JP7138485B2 - game machine - Google Patents
game machine Download PDFInfo
- Publication number
- JP7138485B2 JP7138485B2 JP2018109367A JP2018109367A JP7138485B2 JP 7138485 B2 JP7138485 B2 JP 7138485B2 JP 2018109367 A JP2018109367 A JP 2018109367A JP 2018109367 A JP2018109367 A JP 2018109367A JP 7138485 B2 JP7138485 B2 JP 7138485B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- image
- command
- register
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関する。 The present invention relates to a gaming machine that performs lottery processing based on game operations and executes image effects corresponding to the lottery results.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A pinball game machine such as a pachinko machine is equipped with a pattern starting port provided on a game board, a pattern display section for displaying a series of pattern variations by a plurality of display patterns, and a prize winning port in which an opening/closing plate is opened and closed. configured as follows. When the detection switch provided at the symbol start port detects the passage of the game ball, the winning state is entered, and after the game ball is paid out as a prize ball, the displayed symbols are changed in the symbol display unit for a predetermined period of time. After that, when the symbols stop in a predetermined manner such as 7, 7, 7, etc., a big hit state is entered, and the big winning opening is repeatedly opened to generate a game state advantageous to the player.
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。 Whether or not to generate such a game state is determined by a jackpot lottery that is executed on the condition that a game ball has entered the symbol start opening, and the above-described symbol variation operation is based on the results of this lottery. It is a thing. For example, when the lottery result is a winning state, a performance operation called reach action is executed for about 20 seconds, and then the special symbols are arranged. On the other hand, a similar ready-to-win action may be executed even in the case of a losing state, and in this case, the player will pay attention to the transition of the performance action while strongly hoping for a big win state. Then, when the predetermined symbols are aligned on the stop line at the end of the symbol variation operation, the player is guaranteed a big hit state.
この種の遊技機では、各種の演出を豊富化したい一方で、機器構成を簡素化し、ＣＰＵの制御負担を軽減化したい要請が強い。 In this type of game machine, while it is desired to enrich various effects, there is also a strong demand for simplifying the equipment configuration and reducing the control load of the CPU.
この発明は、上記の課題に鑑みてなされたものであって、ＣＰＵの制御負担を過大化させることなく各種の演出を豊富化できる機器構成を有する遊技機を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a game machine having a device configuration capable of enriching various effects without increasing the control load of the CPU.
上記の目的を達成するため、本発明は、画像演出及び音声演出を統一的に制御するホストＣＰＵを有する演出制御手段（５０）と、前記演出制御手段から受ける画像コマンドリストに基づいて、一又は複数の表示装置の各１フレーム分の画像データを生成して画像演出を実行する画像生成手段（５１）と、前記演出制御手段から受ける指示に基づいて、音声信号を生成しスピーカを駆動して音声演出を実行する音声制御手段（５２）と、前記ホストＣＰＵを経由しないデータ転送動作を実現するデータ転送手段（５３）と、が内蔵された複合チップと、前記画像データや前記音声信号の基礎データとなる不揮発データを記憶する不揮発性メモリと、前記複合チップの内部動作の作業領域として使用可能に構成された揮発性メモリと、を有して構成された遊技機であって、電源投入後、前記データ転送手段を機能させて、前記不揮発性メモリに記憶されている不揮発データの一部を、前記揮発性メモリに自動転送するよう構成され、自動転送される不揮発データには、一単位の音声演出を実現する圧縮状態の基礎データが含まれている。 In order to achieve the above object, the present invention provides an effect control means (50) having a host CPU for unified control of image effects and sound effects, and based on an image command list received from the effect control means, one or An image generating means (51) for generating image data for each one frame of a plurality of display devices and executing an image effect, and based on instructions received from the effect control means, an audio signal is generated and a speaker is driven. A composite chip incorporating an audio control means (52) for executing audio production and a data transfer means (53) for realizing data transfer operation without going through the host CPU, and the basis of the image data and the audio signal. A gaming machine comprising a non-volatile memory for storing non-volatile data as data and a volatile memory usable as a working area for internal operations of the composite chip, wherein after power-on a part of the non-volatile data stored in the non-volatile memory is automatically transferred to the volatile memory by operating the data transfer means ; It contains the basic data in a compressed state that realizes the sound effect .
上記した本発明の遊技機によれば、電源投入後、データ転送手段が不揮発データの一部を揮発性メモリに自動転送するので、高速の揮発性メモリを使用することで音声演出を豊富化することができる。 According to the game machine of the present invention described above, after the power is turned on, the data transfer means automatically transfers part of the non-volatile data to the volatile memory. be able to.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
The present invention will be described in detail below based on examples. FIG. 1 is a perspective view showing the pachinko machine GM of this embodiment. This pachinko machine GM comprises a rectangular wooden
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。
Illuminated lamps such as LED lamps are arranged in a substantially C shape around the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
An
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
A
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
On the right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
As shown in FIG. 2, on the surface of the
中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ～Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ～Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ～Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
A main display device DS1 composed of a large liquid crystal color display (LCD) is arranged in the central opening HO, and a movable sub-display device composed of a small liquid crystal color display is arranged on the right side of the main display device DS1. DS2 is arranged. The main display device DS1 is a device that variably displays specific symbols related to a big win state and also displays a background image, various characters, and the like in an animated manner. This display device DS1 has special symbol display portions Da to Dc in the central portion and a normal
遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５～１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
In the game area where the game ball falls and moves, the first
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始されるよう構成されている。
Above the first
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
The second
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
The normal
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
The first big
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ～Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
That is, when the game ball wins in the first
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ～Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の図柄始動口１５ａ，１５ｂへの入賞時に実行される大当り抽選の抽選結果に基づいて予め決定される。
On the other hand, as a result of the fluctuation operation started by the winning of the game ball to the second
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ～Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
In a typical jackpot state, after the opening/closing plate of the big winning
ところで、本実施例では、大当り状態を決定する大当り抽選や、その他の抽選確率を、係員の設定操作に基づいて、複数段階の何れかに設定できるようになっている。係員による抽選確率の設定操作は、特別な設定キーＳＥＴ（図３）によって電源投入時に限り許可される。 By the way, in this embodiment, the big win lottery for determining the big win state and other lottery probabilities can be set to any of a plurality of stages based on the setting operation of the staff. The setting operation of the lottery probability by the staff is permitted only when the power is turned on by a special setting key SET (FIG. 3).
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４は、演出制御基板２２について、やや詳細に記載したブロック図である。 FIG. 3 is a block diagram showing the overall circuit configuration of the pachinko machine GM that implements each operation described above, and FIG.
図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいて各種の演出動作を統一的に実行する演出制御基板２２と、主制御基板２１から受けた制御コマンドＣＭＤ’に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２３と、遊技者の操作に応答して遊技球を発射させる発射制御基板２４と、を中心に構成されている。
As shown in FIG. 3, the pachinko machine GM receives AC24V and various DC voltages, power failure signals ABN1, ABN2, system reset signal (power reset signal) SYS, etc. A
上記の構成に対応して、主制御部基板２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６～１８に内蔵された検出スイッチのスイッチ信号を受けて、必要な抽選処理を実行すると共に、電動式チューリップなどのソレノイド類を適宜に駆動している。
Corresponding to the above configuration, the
演出制御基板２２には、表示装置ＤＳ１，ＤＳ２に伝送される画像信号を中継する液晶インタフェイス基板（液晶ＩＦ基板）２５が、配線ケーブルを使用することなく、雄雌コネクタで直結されている。また、液晶ＩＦ基板２５には、遊技実績情報などを不揮発的に記憶する不揮発性メモリ２６（強誘電体メモリＦｅＲＡＭ：Ferroelectric Random Access Memory）と、現在時刻を計時可能な時計回路２７（ＲＴＣリアルタイムクロック）とが搭載されている。
A liquid crystal interface board (liquid crystal IF board) 25 for relaying image signals transmitted to the display devices DS1 and DS2 is directly connected to the
なお、主制御基板２１が出力する制御コマンドＣＭＤは、直接的に、演出制御基板２２に伝送されるが、制御コマンドＣＭＤ’は、主基板中継基板３２を経由して、払出制御基板２３に伝送される。これらの制御コマンドＣＭＤ，ＣＭＤ’は、何れも１６ビット長であるが、８ビット長毎に２回に分けてパラレル送信されている。
The control command CMD output by the
主制御基板２１、演出制御基板２２と払出制御基板２３には、ワンチップマイコンによるコンピュータ回路が搭載されている。一方、演出制御基板２２には、画像プロセッサ５１、音声プロセッサ５２、及び、ホストＣＰＵ５０などを内蔵する単一電子素子（複合チップ４０）たるコンピュータ回路が搭載されており、ホストＣＰＵ５０が、音声演出と、ランプ演出と、役物演出と、画像演出を一元的に制御している（図４参照）。なお、音声プロセッサ５２が複合チップ４０に内蔵されているので、以下の説明では、音声プロセッサ５２を、特に、サウンドエンジン５２と呼ぶことがある。また、画像プロセッサ５１は、この機能を実現する複数の回路ブロック６０～６３によって実現される（図５参照）。
The
また、以下の説明において、制御基板２１～２３と液晶ＩＦ基板２５に搭載された回路、及びその回路によって実現される動作を機能的に総称して、主制御部２１、演出制御部２２、及び払出制御部２３と言う。なお、主制御部２１に対して、演出制御部２２と払出制御部２３の全部又は一部がサブ制御部となる。
In the following description, the circuits mounted on the
ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
By the way, this pachinko machine GM is roughly divided into a frame-side member GM1 surrounded by a dashed line in FIG. The frame-side member GM1 includes a
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２３と、発射制御基板２４と、枠中継基板３５と、ＣチャンネルのＬＥＤランプ群を駆動するランプ駆動基板３６と、Ｅチャンネルの役物モータ群を駆動するモータ駆動基板３７と、が含まれており、これらの回路基板が、前枠３の適所に各々固定されている。
As shown in the dashed frame in FIG. 3, the frame-side member GM1 includes a
一方、遊技盤５の背面には、盤側部材ＧＭ２として、主制御基板２１、演出制御基板２２、及び、液晶ＩＦ基板２５が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。ここで、その他の回路基板には、ＤチャンネルのＬＥＤランプ群を駆動するランプ駆動基板２９と、Ｆチャンネルの役物モータ群を駆動するモータ駆動基板３０と、枠中継基板３４と、が含まれている。
On the back side of the
枠側のモータ駆動基板３７や、盤側のモータ駆動基板３０には、役物モータを駆動する複数のモータドライバＤＶｊが配置される他、複数ビット長のパラレル信号を受けて、シリアル信号に変換して出力する信号取得回路ＧＥＴが各々配置されている。そして、モータ駆動基板３７の信号取得回路ＧＥＴには、チャンスボタン１１のスイッチ信号や、役物モータ毎に配置された原点センサのセンサ信号が、複数ビット長のパラレル信号として供給される。
The
モータ駆動基板３０についても同様であり、モータ駆動基板３０の信号取得回路ＧＥＴには、役物モータ毎に配置された原点センサのセンサ信号が、複数ビット長のパラレル信号として供給されるよう構成されている。
The same is true for the
詳しくは後述するが、本実施例の場合、ＣチャンネルのＬＥＤランプ群、ＤチャンネルのＬＥＤランプ群、Ｅチャンネルの役物モータ群、及び、Ｆチャンネルの役物モータ群は、全て、演出制御基板２２のシリアルポート５５からシリアル伝送される駆動データに基づいて駆動されている。ここで、Ｃチャンネル～Ｆチャンネルの称呼は、複合チップ４０に内蔵されたシリアルポート５５のチャネル番号＃Ｃ～＃Ｆに対応している。
Although details will be described later, in the case of this embodiment, the C-channel LED lamp group, the D-channel LED lamp group, the E-channel accessory motor group, and the F-channel accessory motor group are all provided by the effect control board. 22 is driven based on the drive data serially transmitted from the
上記した駆動基板３６，３７を含んだ枠側部材ＧＭ１と、駆動基板２９，３０を含んだ盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１～Ｃ４によって電気的に接続されている。したがって、枠側部材ＧＭ１と盤側部材ＧＭ２は、一の操作で電気接続が完了し、一の操作で電気接続が遮断されることになる。
The frame-side member GM1 including the
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。
The
また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。 Further, when the power monitoring unit MNT detects the interruption of the AC power, it immediately changes the power failure signals ABN1 and ABN2 to the L level. The power failure signals ABN1 and ABN2 quickly become H level after the power is turned on.
本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。 The system reset signal of this embodiment is generated by a DC power supply based on an AC power supply. Therefore, after detecting that the AC power source is turned on (usually, the power switch is turned ON) and increases to the H level, the H level is maintained unless the DC power source voltage drops to an abnormal level. Therefore, the system reset signal SYS will not reset the CPU even if the AC power supply is momentarily interrupted while the DC power supply voltage is maintained. The power supply abnormality signals ABN1 and ABN2 are output even when the AC power supply is instantaneously interrupted.
主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出制御部２２に出力している。そして、演出制御部２２は、受けたシステムリセット信号ＳＹＳに基づいて、基板各部に配置された電子素子を電源リセットしている。
The main
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
On the other hand, the
電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号に基づいて、演出制御部２２を構成する各回路素子が電源リセットされるようになっている。
The system reset signal SYS output by the
但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２３には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２３のＣＰＵが異常リセットされるおそれはない。
However, this system reset signal SYS is not supplied to the
主制御部２１や払出制御部２３に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。
The reset circuit RST provided in the
また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２３のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。
In this embodiment, the RAM clear signal CLR is generated by the
図３に示す通り、初期化スイッチＳＷは、抽選確率などを規定する設定キーＳＥＴと同様に、主制御部２１に供給されている。これら初期化スイッチＳＷや設定キーＳＥＴの操作は、電源投入直後に実行される主制御部２１の初期処理で認識され、抽選確率などの設定処理や内蔵ＲＡＭの初期化処理が実行される。
As shown in FIG. 3, the initialization switch SW is supplied to the
その後、抽選確率などの設定値は、ＣＰＵ割込み許可状態で開始される主制御部２１の定常処理において、所定の制御コマンドの形式で演出制御部２２に通知され、通知された設定値は、液晶ＩＦ基板２５の不揮発性メモリ２６に記憶される。先に説明した通り、設定キーＳＥＴは、大当り抽選などの当選確率を、複数段階の何れかに設定する用途で使用される。そして、設定キーＳＥＴの設定内容は、時計回路２７から読み取った時刻情報と共に、不揮発性メモリ２６に記憶される。
After that, set values such as the lottery probability are notified to the
以上の通り、抽選確率などの設定処理や、内蔵ＲＡＭの初期化処理は、電源投入直後に限り許容され、その後に開始される定常処理で実行されることはない。但し、主制御部２１の定常処理中に、係員が設定キーＳＥＴを操作した場合には、その事実が主制御部２１から演出制御部２２に通知されるようになっている。
As described above, the process of setting the lottery probability and the like and the process of initializing the built-in RAM are permitted only immediately after the power is turned on, and are not executed in the regular process that starts thereafter. However, when the clerk operates the setting key SET during the normal processing of the
そして、設定キーＳＥＴの操作通知を受けた演出制御部２２では、不揮発性メモリ２６に記憶内容を読み出して、表示装置ＤＳ１に画面表示するようになっている。定常処理中における設定キーＳＥＴの操作は、係員が、営業開始前に、抽選確率の設定履歴や、遊技実績履歴を確認したい採られる操作であり、不正行為の痕跡がないことを確認したい場合などに活用される。
Upon receiving the operation notification of the setting key SET, the
そして、この設定キーＳＥＴの操作に対応して、初期化スイッチＳＷが操作された場合には、この通知を受けた演出制御部２２では、不揮発性メモリ２６の記憶内容を全て消去するようになっている。これは、例えば、その遊技機を転売するような場合に、営業秘密ともいうべき、抽選確率の設定履歴や、遊技実績履歴を消去するためである。
When the initialization switch SW is operated in response to the operation of the setting key SET, the
主制御部２１及び払出制御部２３は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２３のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２３は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
The
先に説明した通り、演出制御基板２２と液晶ＩＦ基板２５とはコネクタ連結によって一体化されており、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。
As described above, the
また、演出制御部２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出制御部２２は、ランプ駆動基板２９やランプ駆動基板３６に搭載された多数のランプドライバＤＲ１～ＤＲｎ（図１０（ａ）参照）に、ランプ駆動データＳＰＯｃ，ＳＰＣｄをシリアル伝送することで、Ｃチャンネルのランプ群と、Ｄチャンネルのランプ群を駆動して、制御コマンドＣＭＤに基づくランプ演出を実現している。
Also, the
また、演出制御部２２は、モータ駆動基板３０やモータ駆動基板３７に搭載された多数のモータドライバＤＶ１～ＤＶｍ（図１１（ａ）参照）に、モータ駆動データＳＯｅ，ＳＯｆをシリアル伝送することで、Ｅチャンネルのモータ群と、Ｆチャンネルのモータ群を駆動して、制御コマンドＣＭＤに基づく役物演出を実現している。
In addition, the
特に限定されないが、本実施例の場合、クロック同期式のシリアル伝送方式を採っており、ランプ駆動基板３６とランプ駆動基板２９のランプドライバＤＲｉは、クロック信号ＳＰＣＫｃ，ＳＰＣＫｄに同期してランプ駆動信号ＳＰＯｃ，ＳＰＯｄを受けている。また、モータ駆動基板３７とモータ駆動基板３０のモータドライバＤＶｊは、シリアルクロックＳＣＫｅ，ＳＣＫｆに同期してモータ駆動信号ＳＯｅ，ＳＯｆを受けている（図４参照）。
Although not particularly limited, in the case of the present embodiment, a clock synchronous serial transmission system is adopted, and the lamp drivers DRi of the lamp drive board 36 and the
図４は、演出制御部２２の内部構成をやや詳細に示すブロック図、図５は、複合チップの内部構成を示すブロック図である。図３や図４に示す通り、演出制御部２２は、画像演出、音声演出、ランプ演出、及び、役物演出を一元的に制御する複合チップ４０と、複合チップ４０による演出制御動作の作業領域などとして機能するＤＤＲ３ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）４１と、一元的な演出動作を実現する制御プログラム、圧縮状態の音声データＳＮＤ、及び圧縮状態の画像データＩＭＧなどを不揮発的に記憶するＣＧＲＯＭ４２と、複合チップ４０から受ける音声信号を増幅してスピーカＳＰを駆動するデジタルアンプ４３と、入力バッファ４４，４５Ａ，４５Ｂと、出力バッファ４６Ａ，４６Ｂと、信号切換部４７Ａ，４７Ｂと、を中心に構成されている。
FIG. 4 is a block diagram showing in some detail the internal construction of the
なお、以下の説明では、便宜上、ＤＤＲ３ＳＤＲＡＭ４１を、ＤＤＲメモリ又は外付けＲＡＭ（Random Access Memory）４１と称し、ＣＧＲＯＭ４２を、外付けＲＯＭ（Read Only Memory）４２と称することがある。
In the following description, the
本実施例の複合チップ４０に接続可能なＤＤＲメモリ４１は、最高、８Ｇバイト長であるが、複合チップ４０（ホストＣＰＵ５０）から直接アクセス可能な領域は２５６Ｍバイトである。そこで、本実施例では、この２５６ＭバイトのＤＤＲメモリ４１の直接アクセス領域に、表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを一時保存するフレームバッファＦＢを確保している。また、本実施例では、外付けＲＯＭ４２に記憶されている音声データＳＮＤを、電源投入時に、ＤＤＲメモリ４１の直接アクセス可能領域にコピーして、複合素子４０からの高速アクセスを可能にしている。
The
また、複合チップ４０に接続可能な外付けＲＯＭ４２は、最高１Ｔバイト長（1,099,511,627,776 バイト＝1,024 Ｇバイト）であるが、複合チップ４０（ホストＣＰＵ５０）から直接アクセス可能な領域は１Ｇバイトである。そこで、本実施例では、この１ＧＭバイトの外付けＲＯＭ４２の直接アクセス領域に、演出動作を一元的に制御する演出制御プログラムと、演出制御プログラムが参照する演出制御データと、音声演出の基礎データである音声データＳＮＤと、を不揮発的に記憶している。なお、演出制御データには、ランプ演出や役物演出を実現するための駆動データが含まれている。また、先に説明した通り、外付けＲＯＭ４２の音声データＳＮＤは、電源投入時に、外付けＲＯＭ４２からＤＤＲメモリ４１に転送される。
The
図４や図５に示す通り、複合チップ４０は、ホストＣＰＵ５０と、表示装置ＤＳ１，ＤＳ２を駆動して画像演出を実現する画像プロセッサ５１と、スピーカを駆動して音声演出を実現する音声プロセッサ５２と、ホストＣＰＵ５０を経由しない直接的なデータ伝送を実現するＤＭＡ（Direct Memory Access）コントローラ５３と、パラレル信号を入出力するパラレルポート（ＰＩＯ）５４と、シリアル信号を入出力するシリアルポート（ＳＩＯ）５５と、メインメモリ（Ｍ１）５６と、内蔵ＤＲＡＭ（Ｍ２）５７などを中心的に内蔵している。なお、便宜上、パラレルポートと称するが、実際には、パラレル出力ポート（ＰＯ）と、パラレル入力ポート（ＰＩ）が含まれている。
As shown in FIGS. 4 and 5, the
本実施例のシリアルポート５５は、チャネル＃Ａからチャネル＃Ｆまで、合計６チャネル存在するが、動作モードの設定に基づいて、シリアル出力ポートか又はシリアル入力ポートとして機能させることができる。そこで、本実施例では、チャネル＃Ｃとチャネル＃Ｄを、ランプ演出用のシリアル出力ポートとして使用している。一方、シリアルポート５５のチャネル＃Ｅと、チャネル＃Ｆについては、モータ演出用のシリアル出力ポートとして機能させた後、動作モードを切換え、シリアル信号を受信するシリアル入力ポートとして使用している。
The
このような内部構成を有する複合チップ４０に対応して、入力バッファ４４は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢを受けると共に、電源基板２０からシステムリセット信号ＳＹＳを受けている。そして、制御コマンドＣＭＤとストローブ信号ＳＴＢは、複合チップ４０のパラレルポート５４に伝送され、ストローブ信号ＳＴＢに起因する割込み処理に基づいて、ホストＣＰＵ５０が制御コマンドＣＭＤを取得している。
Corresponding to the
また、枠側入力バッファ４５Ａは、枠中継基板３４を経由して、チャネル＃Ｅのシリアル信号ＳＮｉを受け、盤側入力バッファ４５Ｂは、モータ駆動基板３０から、チャネル＃Ｆのシリアル信号ＳＮｊを受けるよう構成され、各入力バッファ４５Ａ，４５Ｂは、各シリアル信号ＳＮｉ，ＳＮｊを複合チップ４０のシリアルポート５５に伝送している。なお、各シリアル信号ＳＮｉ，ＳＮｊは、出力バッファ４６Ａ，４６Ｂを経由して伝送されるチャネル＃Ｅと、チャネル＃ＦのシリアルクロックＳＣＫｅ，ＳＣＫｆに同期して、クロック同期式でシリアル伝送される。
The frame-
ここで、シリアル信号ＳＮｉには、枠側に配置された役物モータの回転位置を特定する原点信号と、チャンスボタン１１が押下されたことを示すスイッチ信号とが含まれている。一方、シリアル信号ＳＮｊには、盤側に配置された役物モータの回転位置を特定する原点信号が含まれている。
Here, the serial signal SNi includes an origin signal specifying the rotation position of the accessory motor arranged on the frame side, and a switch signal indicating that the
次に、枠側出力バッファ４６Ａと盤側出力バッファ４６Ｂは、複合チップ４０のシリアルポート５５やパラレルポート５４から受ける各種の信号を、各々、枠中継基板３４とランプ駆動基板２９に出力している。
Frame-
図示の通り、枠側出力バッファ４６Ａは、シリアルポート５５からランプ駆動基板３６に伝送されるチャネル＃Ｃの信号群ＳＰＯｃ，ＳＰＣＫｃ，ＯＥｃと、シリアルポート５５からモータ駆動基板３７に伝送されるチャネル＃Ｅの信号群ＳＯｅ，ＳＣＫｅ，ＳＣＫｅと、パラレルポート５４からモータ駆動基板３７に伝送されるチャネル＃ＥのラッチパルスＬＴｅと、を中継している。
As shown, the frame-
一方、盤側出力バッファ４６Ｂは、シリアルポート５５からランプ駆動基板２９に伝送されるチャネル＃Ｄの信号群ＳＰＯｄ，ＳＰＣＫｄ，ＯＥｄと、シリアルポート５５からモータ駆動基板３０に伝送されるチャネル＃Ｆの信号群ＳＯｆ，ＳＣＫｆ，ＳＣＫｆと、パラレルポート５４からモータ駆動基板３０に伝送されるチャネル＃ＦのラッチパルスＬＴｆと、を中継している。
On the other hand, the board-
信号切換器４７は、モータ駆動基板３７に伝送されるチャネル＃ＥのシリアルクロックＳＣＫｅの最終伝送先を切り換える枠側切換器４７Ａと、モータ駆動基板３０に伝送されるチャネル＃ＦのシリアルクロックＳＣＫｆの最終伝送先を切り換える盤側切換器４７Ｂとに区分される。枠側切換器４７Ａと、盤側切換器４７Ｂは、各々、パラレルポート５４から切換制御信号ＣＴＬｅ，ＣＴｆを受けて、シリアルクロックＳＣＫｅ，ＳＣＫｆの伝送先を切り換えている。
The signal switcher 47 is a
本実施例では、チャネル＃Ｅとチャネル＃ＦのシリアルクロックＳＣＫｅ，ＳＣＫｆは、各々、モータ駆動基板３７とモータ駆動基板３０に伝送されが、切換制御信号ＣＴＬｅ，ＣＴｆが第１レベルであれば、各モータ駆動基板３７，３０において、モータドライバＤＶに供給され、切換制御信号ＣＴＬｅ，ＣＴｆが第２レベルであれば、信号取得回路ＧＥＴに供給されるようになっている。
In this embodiment, the serial clocks SCKe and SCKf of channel #E and channel #F are transmitted to the
次に、液晶ＩＦ基板２５について説明すると、液晶ＩＦ基板２５には、不揮発性メモリ（ＦｅＲＡＭ）２６と、時計回路２７の他に、画像プロセッサ５１から第１のＬＶＤＳ（Low voltage differential signaling）信号を受ける信号分配器２８Ａと、画像プロセッサ５１から第２のＬＶＤＳ信号を受ける信号変換器２８Ｂとが搭載されている。第１のＬＶＤＳ信号と、第２のＬＶＤＳ信号は、メイン表示装置ＤＳ１やサブ表示装置ＤＳ２の各一フレームを構築する画像信号であり、一のピクセルについて、ＲＧＢ各８ビットのピクセルデータを、水平／垂直同期信号やピクセルクロック（ドットクロック）を含んで、各々、五対の差動信号線に対して複合チップ４０から出力される。
Next, the liquid crystal IF
信号分配器２８Ａは、メイン表示装置ＤＳ１に伝送すべき第１のＬＶＤＳ信号ＬＶＤＳ１を受けてＲＧＢ信号を復元した後、偶数ピクセル用の画像信号と、奇数ピクセル用のＲＧＢ信号に分配した後、各々を各五対のＬＶＤＳｏ，ＬＶＤＳｅ信号に変換してメイン表示装置ＤＳ１に出力する回路である（図５参照）。 The signal distributor 28A receives the first LVDS signal LVDS1 to be transmitted to the main display device DS1, restores the RGB signal, distributes it to the image signal for even pixels and the RGB signal for odd pixels, and are converted into five pairs of LVDSo and LVDSe signals and output to the main display device DS1 (see FIG. 5).
この信号分配器２８Ａの動作に基づき、メイン表示装置ＤＳ１に伝送されるＬＶＤＳ信号（ＬＶＤＳｏ，ＬＶＤＳｅ）のドットクロックは、元のＬＶＤＳ信号のドットクロックの周波数Ｆｄが１／２に抑制され大幅に耐ノイズ性が向上するので、高画質（高解像度）で大型の表示装置を安定して駆動することができる。なお、メイン表示装置ＤＳ１には、ＬＶＤＳｏ，ＬＶＤＳｅ信号に基づいて、本来のドットクロック周波数ＦｄのＲＧＢデジタル信号を復元する第１復元回路３８Ａが内蔵されており、メイン表示装置ＤＳ１の表示画面には、画像プロセッサ５１が生成した高画質の一フレーム画像が表示される。
Based on the operation of the signal distributor 28A, the dot clock of the LVDS signals (LVDSo, LVDSe) transmitted to the main display device DS1 has a dot clock frequency Fd of the original LVDS signal that is suppressed to 1/2, resulting in a significant tolerance. Since noise resistance is improved, a large display device with high image quality (high resolution) can be stably driven. The main display device DS1 incorporates a
一方、信号変換器２８Ｂは、サブ表示装置ＤＳ２に伝送すべき第２のＬＶＤＳ信号ＬＶＤＳ２を五対の差動信号線で受け、これを一対の差動信号線に纏めて出力する回路である。これは、サブ表示装置ＤＳ２の縦横寸法が、メイン表示装置ＤＳ１より大幅に小型である一方で、垂直同期信号の周波数（１／６０Ｈｚ）が共通するので、ピクセルクロックの周波数が低いことを考慮して、配線数を大幅に減少させるためである。 On the other hand, the signal converter 28B is a circuit that receives the second LVDS signal LVDS2 to be transmitted to the sub-display device DS2 through five pairs of differential signal lines, and outputs them together into a pair of differential signal lines. This is because the vertical and horizontal dimensions of the sub display device DS2 are significantly smaller than those of the main display device DS1, while the frequency of the vertical synchronization signal (1/60 Hz) is common, so the frequency of the pixel clock is low. This is because the number of wirings can be greatly reduced.
本実施例では、一ピクセルを構成するＲＧＢデータを各々８ビットで特定するので、ピクセルクロック一周期の第２のＬＶＤＳ信号には、３×８ビットのＲＧＢデータ、垂直同期信号ＶＳ、水平同期信号ＨＳ、及びデータイネーブル信号ＤＥなどを含め合計２８ビットのデータが含まれるが、信号変換器２８Ｂでは、これら２８ビットに、ＤＣバランス用の制御データなどを加えた、合計３６ビットを、一対の差動信号線に出力している。本実施例では、このような構成を採ることで、五対の信号線を、一対の信号線に大幅に抑制することができる。 In this embodiment, since each of RGB data constituting one pixel is specified by 8 bits, the second LVDS signal of one cycle of the pixel clock includes 3×8-bit RGB data, vertical synchronizing signal VS, and horizontal synchronizing signal. A total of 28 bits of data including HS, data enable signal DE, etc. are included. output to the motion signal line. In this embodiment, by adopting such a configuration, five pairs of signal lines can be greatly reduced to one pair of signal lines.
一対の信号線で伝送された複合画像信号は、サブ表示装置ＤＳ２に近接して配置された第２復元回路３８Ｂにおいてパラレル変換された後、ＲＧＢデジタル信号に復元されて、サブ表示装置ＤＳ２に供給される。
The composite image signal transmitted through the pair of signal lines is parallel-converted in the
図５は、画像演出、音声演出、ランプ演出、及び役物演出を一元的に制御する複合チップ４０の内部構造を、これに関連する外付けＲＯＭ４２やＤＤＲメモリ４１などと共に図示したものである。先に説明した通り、ＤＤＲメモリ４１の直接アクセス可能な記憶領域には、フレームバッファＦＢが確保されると共に、電源投入時に、外付けＲＯＭ４２から転送された音声データＳＮＤが記憶されている。
FIG. 5 shows the internal structure of the
ここで、フレームバッファＦＢは、各表示装置ＤＳ１，ＤＳ２の表示画面を特定する完成状態の画像データが一時保存される記憶領域である。本実施例のフレームバッファＦＢは、各表示装置ＤＳ１，ＤＳ２用に、各々、第１バッファと第２バッファのダブルバッファ構造になっており、各バッファは、垂直同期信号６０Ｈｚに基づき規定される所定の切換え周期（１／３０秒）毎に、描画バンクと表示バンクに切換るよう構成されている。 Here, the frame buffer FB is a storage area in which completed image data specifying the display screen of each of the display devices DS1 and DS2 is temporarily stored. The frame buffer FB of this embodiment has a double-buffer structure of a first buffer and a second buffer for each of the display devices DS1 and DS2. The bank is switched between the drawing bank and the display bank at each switching period (1/30 second).
すなわち、ある動作周期で描画バンクとして機能する第１バッファに生成された画像データは、次の動作周期では表示バンクとして機能する第１バッファから表示装置ＤＳ１，ＤＳ２に出力される。但し、このような構成のフレームバッファＦＢの配置位置は、何ら、ＤＤＲメモリ４１に限定されず、メインメモリ５６や内蔵ＤＲＡＭ５７に配置しても良い。
That is, the image data generated in the first buffer functioning as the drawing bank in one operating cycle is output from the first buffer functioning as the display bank to the display devices DS1 and DS2 in the next operating cycle. However, the arrangement position of the frame buffer FB having such a configuration is not limited to the
次に、外付けＲＯＭ４２には、演出制御プログラムと、演出制御データと、画像データＩＭＧと、音声データＳＮＤと、が不揮発的に記憶されている。なお、音声データＳＮＤには、一単位の音声演出を実現する多数の音声フレーズデータの他に、図８に示す一群のＳＥＱコードや一群のＳＡＣコードも含まれているが、これらについては、後で説明する。
Next, the
ところで、外付けＲＯＭ４２のアクセス速度が問題になる場合には、別途、プログラムＲＯＭ５８を配置して、ここに演出制御プログラムや演出制御データを配置しても良い。この場合には、複合チップ４０のＣＰＵインタフェイス回路６６を経由して、プログラムＲＯＭ５８がアクセスされる。
By the way, when the access speed of the
また、更に多くのデータを記憶可能な安価な素子として、ＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）などのＳＡＴＡ（Serial Advanced Technology Attachment ）モジュール（ＨＳＳデバイス）５９を使用しても良く、ＨＳＳデバイス５９を、SerialＡＴＡに準拠したＨＳＳ（High Speed Serial ）方式で高速アクセスする構成を採るのも好適である。この場合には、複合チップ４０のＨＳＳコントロータ７０を経由して、ＨＳＳデバイス５９がアクセスされる。
Also, as an inexpensive device capable of storing more data, a SATA (Serial Advanced Technology Attachment) module (HSS device) 59 such as a flash SSD (solid state drive) composed of a NAND flash memory may be used. Well, it is also preferable to employ a configuration in which the HSS device 59 is accessed at high speed by the HSS (High Speed Serial) method conforming to SerialATA. In this case, HSS device 59 is accessed via HSS controller 70 of
図５に示す通り、複合チップ４０は、図４に示した内部回路などが内蔵されており、全ての演出動作を一元的に制御するホストＣＰＵ５０と、全体として画像プロセッサ５１として機能する各部６０～６３と、音声プロセッサ５２として機能するサウンドエンジン５２と、外付けＲＯＭ４２やＤＤＲメモリ４１などの外部素子と内部回路との間、及び、内部回路同士のＤＭＡ転送を実現するＤＭＡコントローラ５３と、パラレルデータの送受信を実現するパラレル入出力ポート（ＰＩＯ）５４と、シリアルデータの送受信を実現するシリアル入出力ポート（ＳＩＯ）５５と、３Ｍバイト程度の記憶容量を有するメインメモリ５６と、２５６Ｍバイト程度の記憶容量を有する内蔵ＤＲＡＭ５７と、画像コマンドリストＬＴの発行先として専用的に使用されるＦＩＦＯ（First In First Out）構造の画像コマンドバッファ７１と、画像コマンドバッファ７１への中継レジスタであるコマンドライトレジスタＣＭｗなどが内蔵されている。
As shown in FIG. 5, the
これら、複合チップ４０の内部回路は、リセット制御回路６７の動作に基づいて、各々、最適なタイミングで電源リセットされ、その後、クロック制御回路６５が出力する動作クロックに基づいた速度で動作している。また、ホストＣＰＵ５０の設定に基づいて機能する割込みコントローラ６４によって、各種の割込み処理が実現される。なお、ＤＤＲメモリ４１は、ＤＤＲ３メモリコントローラ６８を経由してアクセスされ、外付けＲＯＭ４２は、ＣＧメモリコントローラ６９を経由してアクセスされる。
These internal circuits of the
複合チップ４０に内蔵されたメインメモリ５６は、高速なランダムアクセスが可能であって、ホストＣＰＵ５０のプログラム処理で必要となるスタック領域や、その他の作業領域として使用される。また、メインメモリ５６の記憶領域（３Ｍバイト）の一部は、ホストＣＰＵが発行する画像コマンドリストＬＴを記憶可能なコマンドメモリ５６としても使用可能である。
A
複合チップ４０に内蔵された画像プロセッサ５１は、詳細には、第１と第２のＬＤＶＳ信号を、信号分配器２８Ａや信号変換器２８Ｂに出力するディスプレイコントローラ６３と、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像データを生成するレンダリングエンジン６１と、圧縮状態の画像データを外付けＲＯＭ４２から読み出してデコードするＣＧデータデコーダ６２と、ホストＣＰＵ５０からの動作指示に基づき、画像プロセッサ５１の各部を制御するＶＤＰコントローラ６０とを有して構成されている。
More specifically, the
そして、ＣＧデータデコータ６２によるデコード出力は、内蔵ＤＲＡＭ５７に一時記憶されるよう構成されている。また、ＶＤＰコントローラに内蔵されたプリローダが機能して、圧縮状態の画像圧縮データ（以下、ＣＧデータという）を、外付けＲＯＭ４２から先読み（プリロード）する場合には、先読みされたＣＧデータ（プリロードデータ）は、内蔵ＤＲＡＭ５７に確保されたプリロードバッファ（図７、図１８参照）に一時記憶される。
A decoded output from the CG data decoder 62 is temporarily stored in the built-in DRAM 57 . Further, when the preloader built into the VDP controller functions to pre-read (preload) the compressed image data (hereinafter referred to as CG data) from the
図５に示す通り、ＶＤＰコントローラ６０は、ホストＣＰＵ５０からＲＥＡＤ／ＷＲＩＴＥ可能な各種の制御レジスタＣＲＧ（Ｒ／Ｗ）を有して構成され、書込み用の制御レジスタ（ＣＲＧＷ）に受ける動作指示に基づいて動作し、内部動作状態をステイタス情報として、読出し用の制御レジスタ（ＣＲＧＲ）に保持している。
As shown in FIG. 5, the
本実施例では、画像コマンドリストＬＴの発行先は、基本的に画像コマンドバッファ７１であるが、追加的に、メインメモリ（コマンドメモリ）５６や、内蔵ＤＲＡＭ５７や、ＤＤＲメモリ４１に、画像コマンドリストＬＴ（後述する補助リストＬＴ’）を発行することもできる。また、定型的な画像コマンドリストＬＴ（補助リストＬＴ’）について、予め、外付けＲＯＭ４２に記憶させておくこともできる。
In this embodiment, the image command list LT is basically issued to the image command buffer 71, but additionally, the image command list LT (auxiliary list LT' described later) can also be issued. Also, a standard image command list LT (auxiliary list LT') can be stored in the
但し、何れの場合でも、ＶＤＰコントローラ６０は、先ず、画像コマンドバッファ７１から画像コマンドリストＬＴを読出し、そこに記載されているＪＵＭＰ命令などに基づいて、メインメモリ５６、内蔵ＤＲＡＭ５７、ＤＤＲメモリ４１、又は外付けＲＯＭ４２に記載されている画像コマンドリストＬＴの処理に移行することになる。
However, in any case, the
何れにしても、画像コマンドリストＬＴとは、各表示装置ＤＳ１，ＤＳ２の各一フレームを特定する一群の描画コマンドなどを列記した指示リストである。本実施例の場合、画像コマンドリストＬＴに列記されるコマンド列は、(a) ＶＤＰコントローラ６０の割込み動作などのＶＤＰ（Video Display Processor ）制御に関する制御コマンドと、(b) レンダリングエンジン６１の描画動作に関する描画コマンドと、(c) ＣＧデータデコーダ６２のデコード動作に関するデコードコマンドとに区分されるが、以下、これら三種類(a) ～(c) のコマンドを総称する場合には画像コマンドと称することにする。
In any case, the image command list LT is an instruction list listing a group of drawing commands that specify one frame of each of the display devices DS1 and DS2. In the case of this embodiment, the command strings listed in the image command list LT are (a) control commands related to VDP (Video Display Processor) control such as interrupt operations of the
これら何れの画像コマンドも３２ビットの整数倍の可変長であり、上記した三種類(a) ～(c) の画像コマンドが、適宜な順番で列記されて画像コマンドリストＬＴが完成状態となる。ホストＣＰＵ５０が完成させた画像コマンドリストＬＴを、例えば、画像コマンドバッファ７１に発行する場合には、ホストＣＰＵ５０は、画像コマンドリストＬＴを構成するコマンド列について、一画像コマンドずつ順番に、コマンドライトレジスタＣＭｗに書込むことになる。すると、コマンドライトレジスタＣＭｗに書込まれた可変長の一画像コマンドは、内部構成に基づき、自動的に、ＦＩＦＯ（First In First Out）の形式で画像コマンドバッファ７１に蓄積されるようになっている。
Each of these image commands has a variable length that is an integral multiple of 32 bits, and the above three types of image commands (a) to (c) are listed in an appropriate order to complete the image command list LT. When the image command list LT completed by the
このような内部動作に対応して、ＶＤＰコントローラ６は、画像コマンドバッファ７１（画像コマンドＦＩＦＯ）の管理機能を有しており、画像コマンドバッファ７１の使用状態などのステイタス情報が、読出し用の制御レジスタ（ＣＲＧＲ）に保持されるよう構成されている。したがって、ホストＣＰＵは、画像コマンドバッファ７１（画像コマンドＦＩＦＯ）がフル状態でないことを確認した上で、コマンドライトレジスタＣＭｗに画像コマンドを書込むことになる。
Corresponding to such an internal operation, the
このようにして、画像コマンドバッファ７１に蓄積された画像コマンド列は、ＶＤＰコントローラ６０によって、ＦＩＦＯ（First In First Out）方式で自動的に読み出され、各画像コマンドの種別に応じて、(a) 制御コマンドは、ＶＤＰコントローラ６０に配布され、(b) 描画コマンドは、レンダリングエンジン６１に配布され、(c) デコードコマンドは、ＣＧデータデコーダ６２に配布される。
The image command string accumulated in the image command buffer 71 in this manner is automatically read by the
そして、ＶＤＰコントローラ６０、レンダリングエンジン６１、及び、ＣＧデータデコーダ６２は、配布された画像コマンドリストＬＴに記載された画像コマンドに基づいた各々の動作を開始する。すなわち、ＶＤＰコントローラ６０の制御動作に基づき、ＣＧデータデコーダ６２やレンダリングエンジン６１によって、画像データの生成動作が開始され、最終的な画像データがフレームバッファＦＢに完成される。
Then, the
後述するように、本実施例のホストＣＰＵ５０は、上記したバンク切換え周期と同じ動作周期Δ（＝１／３０秒）で間欠的に動作するが、上記した一連の動作は、ホストＣＰＵ５０が、画像コマンドバッファ７１に画像コマンドリストＬＴを発行した、その動作周期において実行される。
As will be described later, the
以上、画像コマンドリストＬＴが画像コマンドバッファ７１に発行される場合を説明したが、先に説明した通り、ホストＣＰＵ５０は、メインメモリ（コマンドメモリ）５６、内蔵ＤＲＡＭ５７、又はＤＤＲメモリ４１に画像コマンドリストＬＴを発行することもできる。但し、この場合には、ある動作周期で発行した画像コマンドリストＬＴは、一又はそれ以上遅れた動作周期において実効化される。 The case where the image command list LT is issued to the image command buffer 71 has been described above. LT can also be issued. However, in this case, the image command list LT issued in a certain operating cycle is executed in an operating cycle delayed by one or more.
例えば、コマンドメモリ５６を使用する場合には、図６に示すように、書込み用と読み出し用に切り替えて使用する一対のリストバッファＢＵＦａ，ＢＵＦｂを、コマンドメモリ５６に確保する必要がある。そして、一方のリストバッファＢＵＦａ／ＢＵＦｂに、次サイクルの画像コマンドリストＬＴを発行し、一動作周期後には、一対のリストバッファＢＵＦａ，ＢＵＦｂの用途を切換えるようにしている。
For example, when using the
リストバッファＢＵＦａ，ＢＵＦｂの切換え動作は、ホストＣＰＵ５０が、画像コマンドバッファ７１に発行する制御コマンドリストＬＴｃによって実行され、ある動作周期（Ｔ）に発行される制御コマンドリストＬＴｃは、第１リストバッファＢＵＦａの画像コマンドリストＬＴを実行すべきことを特定するＪＵＭＰ命令（JUMP_BUFa ）と、制御コマンドリストＬＴｃの最終行となるバンクフリップ待ち命令（WAIT_BANKFLIP ）とで構成される。なお、このＪＵＭＰ命令は、いわゆるＣＡＬＬ命令と同じであり、ＪＵＭＰ命令の実行後は、バンクフリップ待ち命令（WAIT_BANKFLIP ）が実行される。
The switching operation of the list buffers BUFa and BUFb is executed by the control command list LTc issued by the
バンクフリップ（Bank Flip ）とは、フレームバッファＦＢにおける描画バンクと表示バンクの切換えを意味し、バンクフリップ待ち命令の実行によって、ＶＤＰコントローラ６０の動作は、次のバンク切換えタイミングまで待機状態となる。バンクフリップ周期（＝バンク切換え周期）は、垂直同期信号の周波数６０Ｈｚに対応して、１／６０秒としても良いが、本実施例では、複合チップ４０の各内部回路の動作時間を十分に確保するため、バンクフリップ周期を敢えて１／３０秒（垂直同期信号の２回分）としている。先に説明した通り、このバンクフリップ周期（バンク切換え周期）は、ホストＣＰＵ５０の動作周期Δと同じである。
Bank flip means switching between a drawing bank and a display bank in the frame buffer FB, and execution of the bank flip wait command puts the operation of the
本実施例では、上記の構成を採るので、次の動作周期（Ｔ＋Δ）は、１／３０秒後となるが、次の動作周期（Ｔ＋Δ）に発行される制御コマンドリストＬＴｃは、第２リストバッファＢＵＦａの画像コマンドリストＬＴを実行すべきことを指示するＪＵＭＰ命令（JUMP_BUFb ）と、制御コマンドリストＬＴｃの最終行に記載されるバンクフリップ待ち命令（WAIT_BANKFLIP ）とで構成される。したがって、この動作周期（Ｔ＋Δ）では、前サイクルに発行された第２リストバッファＢＵＦｂの画像コマンドリストＬＴが実効化されることになる。 In this embodiment, since the above configuration is adopted, the next operation period (T+Δ) will be 1/30 seconds later, but the control command list LTc issued in the next operation period (T+Δ) is the second list It consists of a JUMP instruction (JUMP_BUFb) instructing execution of the image command list LT in the buffer BUFa, and a bank flip wait instruction (WAIT_BANKFLIP) described in the last line of the control command list LTc. Therefore, in this operating cycle (T+Δ), the image command list LT in the second list buffer BUFb issued in the previous cycle is executed.
以下、同じであり、リストバッファＢＵＦａ，ＢＵＦｂの一方に、次サイクルの画像コマンドリストＬＴを発行すると共に、画像コマンドバッファ７１にリストバッファＢＵＦａ，ＢＵＦｂを切換える制御コマンドリストＬＴｃを発行して画像演出動作が進行させる。この構成によれば、画像コマンドリストＬＴの発行処理と、画像コマンドリストＬＴに基づいた画像データの生成処理とを、一の動作周期（Δ）で終える必要がなくなり、画像データの生成処理時間に時間的な余裕が生じるので、表示装置の大型化や高画質化に対応することができる。 Thereafter, in the same manner, an image command list LT for the next cycle is issued to one of the list buffers BUFa and BUFb, and a control command list LTc for switching between the list buffers BUFa and BUFb is issued to the image command buffer 71 to perform image rendering operations. advances. According to this configuration, the process of issuing the image command list LT and the process of generating the image data based on the image command list LT need not be completed in one operation cycle (Δ), and the image data generation processing time is reduced. Since there is time to spare, it is possible to cope with the increase in size and the improvement in image quality of the display device.
なお、画像コマンドリストＬＴの最後には、画像コマンドバッファ７１に記載されているバンクフリップ待ち命令（WAIT_BANKFLIP ）への復帰を意味するＪＵＭＰ命令（JUMP_CFIFO）が記載されており、図６の矢印で示す動作が実現される。 At the end of the image command list LT, there is described a JUMP instruction (JUMP_CFIFO) meaning a return to the bank flip waiting instruction (WAIT_BANKFLIP) described in the image command buffer 71, indicated by an arrow in FIG. Action is realized.
また、表示装置の大型化や高画質化により有効に対応するには、デコード動作に先行してプリローダを機能させて、外付けＲＯＭ４２のＣＧデータ（圧縮状態の画像圧縮データ）をプリロード動作するのも好適である。なお、プリロード動作を実現するには、後述するＣＧデータの転送期間（Δ～３Δ）などを特定した上で、ＶＤＰコントローラ６０を先読み動作モードに設定する必要がある。また、画像コマンドリストＬＴには、プリロード転送を指示する特別なデコードコマンドＤＣｐを記載する必要がある。
In addition, in order to effectively cope with the increase in size and the increase in image quality of the display device, the preloader functions prior to the decoding operation to preload the CG data (compressed image data in a compressed state) in the
この先読み動作モードでは、画像コマンドリストＬＴの発行先は、例えば、ＤＤＲメモリ４１など、十分な記憶容量を有するメモリとし、複数Ｎ個のバッファ領域を確保する必要がある。以下、画像コマンドリストＬＴの発行先を、例えば、ＤＤＲメモリ４１として、バッファ領域を３個とする場合（トリプルバッファＢＵＦａ～ＢＵＦｃ）について図７に基づいて説明する。
In this look-ahead operation mode, the image command list LT is issued to a memory having a sufficient storage capacity, such as the
この場合は、トリプルバッファＢＵＦａ～ＢＵＦｃを循環的に使用して、何れかの領域（ＢＵＦａ～ＢＵＦｃ）に、次々回サイクル用の画像コマンドリストＬＴが発行され、画像コマンドバッファ７１には、バンクフリップ待ち命令（WAIT_BANKFLIP ）だけで構成された制御コマンドリストＬＴｃが発行される。 In this case, the triple buffers BUFa to BUFc are cyclically used, and the image command list LT for the next cycle is issued to one of the areas (BUFa to BUFc). A control command list LTc consisting only of instructions (WAIT_BANKFLIP) is issued.
例えば、動作周期（Ｔ）では、次々回（Ｔ＋２Δ）に実効化される画像コマンドリストＬＴが第１バッファＢＵＦａに発行され、動作周期（Ｔ＋Δ）では、Ｔ＋３Δに実効化される画像コマンドリストＬＴが第２バッファＢＵＦｂに発行され、動作周期（Ｔ＋２Δ）では、Ｔ＋４Δに実効化される画像コマンドリストＬＴが第３バッファＢＵＦｂに発行される。そして、これらの画像コマンドリストＬＴの最終行は、画像コマンドバッファ７１の先頭アドレスへのジャンプ命令（JUMP_CFIFO）となっている。 For example, in the operating cycle (T), the image command list LT to be executed the next time (T+2Δ) is issued to the first buffer BUFa. 2 buffer BUFb, and in the operating period (T+2Δ), the image command list LT to be executed at T+4Δ is issued to the third buffer BUFb. The last line of these image command lists LT is a jump instruction (JUMP_CFIFO) to the top address of the image command buffer 71 .
また、ホストＣＰＵ５０は、各動作周期において、実行されるべき画像コマンドリストＬＴの先頭アドレスを、ＶＤＰコントローラ６０に指定する必要があり、具体的には、動作周期（Ｔ）では、画像コマンドリストＬＴが第１バッファＢＵＦｂに存在すると指定し、動作周期（Ｔ＋Δ）では、画像コマンドリストＬＴが第３バッファＢＵＦｃに存在すると指定し、動作周期（Ｔ＋２Δ）では、画像コマンドリストＬＴが第１バッファＢＵＦａに存在すると指定している。
Also, the
先に説明した通り、何れの画像コマンドリストＬＴも、その最終行は、画像コマンドバッファ７１の先頭アドレスへのジャンプ命令（JUMP_CFIFO）であり、画像コマンドバッファ７１には、毎回、バンクフリップ待ち命令（WAIT_BANKFLIP ）だけで構成された制御コマンドリストＬＴｃが発行される。そのため、ＶＤＰコントローラ６０は、トリプルバッファＢＵＦａ～ＢＵＦｃを循環的に読み出して、必要な処理を実行した後、バンクフリップ待ち命令（WAIT_BANKFLIP ）によって処理を終えることになる。なお、制御コマンドリストＬＴｃは、常に同一内容であるので、必ずしも、毎回発行する必要はなく、一度だけ発行したのでも良い。
As described above, the last line of any image command list LT is a jump instruction (JUMP_CFIFO) to the top address of the image command buffer 71, and the image command buffer 71 contains a bank flip wait instruction ( WAIT_BANKFLIP) is issued. Therefore, the
ところで、先に説明した通り、画像コマンドリストＬＴには、プリロード転送を指示する特別なデコードコマンドＤＣｐが記載されている場合がある。そして、先読み動作モードでは、新規に書込まれた画像コマンドリストＬＴは、その次の動作周期で解釈されるようになっている。 By the way, as described above, the image command list LT may include a special decode command DCp that instructs preload transfer. In the look-ahead operation mode, the newly written image command list LT is interpreted in the next operation cycle.
したがって、動作周期（Ｔ）に書込まれた画像コマンドリストＬＴは、動作周期（Ｔ＋Δ）において、ＶＤＰコントローラ６０によって解釈されるが、この画像コマンドリストＬＴにプリロード転送を指示するデコードコマンドＤＣｐが検出される場合には、ＶＤＰコントローラ６０に内蔵されたプリローダは、動作周期（Ｔ＋Δ）において、必要なＣＧデータを外付けＲＯＭから読出し、読み出したＣＧデータを、内蔵ＤＲＡＭ５７に確保されたプリロードバッファＢＵＦｐに格納する（ＣＧデータの転送期間Δ）。
Therefore, the image command list LT written in the operation period (T) is interpreted by the
そして、プリロードバッファＢＵＦｐに読み出したＣＧデータは、トリプルバッファ（ＢＵＦａ～ＢＵＦｃ）形式を採る場合には、次の動作周期（Ｔ＋２Δ）で、プリロードバッファＢＵＦｐのＣＧデータが、ＣＧデータデコーダ６２によって伸張され、レンダリングエンジン６１の画像生成処理に使用される。 When the CG data read out to the preload buffer BUFp adopts the triple buffer (BUFa to BUFc) format, the CG data in the preload buffer BUFp is decompressed by the CG data decoder 62 in the next operation cycle (T+2Δ). , is used for image generation processing of the rendering engine 61 .
なお、３個のバッファ領域（トリプルバッファ）ではなく、４個のバッファ領域（クアドラブルバッファ）を確保した場合には、動作周期（Ｔ＋Δ）から動作周期（Ｔ＋２Δ）までがＣＧデータの先読み期間（転送期間２Δ）であり、５個のバッファ領域（クインティブルバッファ）を確保した場合には、動作周期（Ｔ＋Δ）から動作周期（Ｔ＋３Δ）までが先読み期間（転送期間３Δ）でとなる。 Note that if four buffer areas (quadruple buffers) instead of three buffer areas (triple buffers) are secured, the CG data look-ahead period ( If five buffer areas (Quintible buffers) are secured, the look-ahead period (transfer period 3Δ) is from the operation period (T+Δ) to the operation period (T+3Δ).
以上の通り、先読み動作モードを採る場合には、一動作周期以上のＣＧデータ転送時間を確保できるので、アクセス速度に劣る外付けＲＯＭ４２を採用した場合でも、表示装置一フレーム用に大量のＣＧデータを転送することができ、表示装置の大型化や高画質化、及び、画像演出の高度化を実現することができる。また、表示装置の個数を３個以上に増やし、それぞれ異なる画像演出を実行する場合にも効果的である。
As described above, when the read-ahead operation mode is adopted, a CG data transfer time of one operation cycle or more can be secured, so even if the
続いて、図８に基づいて、複合チップ４０に内蔵されたサウンドエンジン（音声プロセッサ）５２について説明する、図８に示す通り、サウンドエンジン５２は、ホストＣＰＵ５０やＶＤＰコントローラ６０からアクセス可能な複数のコマンドレジスタ（ＲＧｉ）８０と、間欠的に動作して内部動作を制御するサウンドコントールモジュール８１と、ＤＤＲメモリ４１から読み出した圧縮状態の音声フレーズデータを伸張して、一又は複数チャンネルのデジタル音声（ＰＣＭデータ）を生成するメインジェネレータ８４と、メインジェネレータ８４が生成した複数チャンネルのデジタル音声をミキシングすると共に音声加工するマルチエフェクタ８５と、マルチエフェクタ８５の出力を受けて３本の伝送線に必要な音声情報をデジタルアンプ４３に出力するオーディオインタフェイス８６と、を有して構成され、各コマンドレジスタＲＧｉへのアクセス動作を中継する中継レジスタ８２及びコマンドインタフェイス部８３を経由してホストＣＰＵ５０などに接続されている。
Next, the sound engine (speech processor) 52 built into the
ここで、サウンドコントールモジュールＳＣＭ（以下、ＳＣＭ８１と略すことがある）には、一群のコマンドレジスタＲＧｉ～ＲＧｊに対する、一連の設定動作を自動的に実行するシーケンサＳＥＱｊ（Sequencer ）と、シンプルアクセスコントローラＳＡＣｉ（simple Access Controller）とが、各々、複数個設けられている。一群のコマンドレジスタＲＧｉ～ＲＧｊへの設定値を自動的に設定する点では、何れの動作も同じであるが、一まとまりの設定動作（ステップ動作）を終えた後、所定時間を待機して、次の一まとまりの設定動作（ステップ動作）に移行する間欠設定動作や、一連の設定動作を任意回数だけ繰返す反復設定動作などが可能である点で、シーケンサＳＥＱの設定動作の方が、サウンドコントールモジュールＳＣＭよりやや高度化されている。 Here, the sound control module SCM (hereinafter sometimes abbreviated as SCM81) includes a sequencer SEQj (Sequencer) for automatically executing a series of setting operations for a group of command registers RGi to RGj, and a simple access controller SACi. (simple access controller) are provided in plural numbers, respectively. All of the operations are the same in that the values to be set in the group of command registers RGi to RGj are automatically set. The setting operation of the sequencer SEQ is better than the sound control in that intermittent setting operation that shifts to the next batch of setting operation (step operation) and repetition setting operation that repeats a series of setting operations for an arbitrary number of times are possible. It is slightly more sophisticated than the module SCM.
但し、シンプルアクセスコントローラＳＡＣは、外付けＲＯＭ４２に規定されている所定の定期ＳＡＣ動作を、ＳＣＭ８１の動作周期の整数倍の周期で、定期的に繰り返し実行することができる。後述するように、シンプルアクセスコントローラＳＡＣの動作内容は、０～ＮのＳＡＣコード番号で特定されるが、最終のＳＡＣコード番号（Ｎ）で特定される定期ＳＡＣ動作については、所定時間毎に、定期的に繰り返し実行されるよう内部制御される。
However, the simple access controller SAC can periodically and repeatedly execute a predetermined periodic SAC operation defined in the
そこで、本実施例では、この定期ＳＡＣ動作によって、マルチエフェクタ８５におけるイコライザ機能やコンプレッサ機能を繰り返し再設定するようにしている。そのため、ノイズなどの影響で、仮に、音質に関する設定内容が変化しても、その後の定期ＳＡＣ動作に基づいて、開発者の意図した音質が確実に復元されることになる。なお、後述するように、本実施例では、ＳＣＭ８１の動作周期は３２／４８ｍＳであり、この動作周期の５１２回毎に、定期ＳＡＣ動作が実行される。
Therefore, in this embodiment, the equalizer function and compressor function of the multi-effector 85 are repeatedly reset by this periodic SAC operation. Therefore, even if the sound quality settings change due to noise or the like, the sound quality intended by the developer is reliably restored based on the subsequent periodic SAC operation. As will be described later, in this embodiment, the operation cycle of the
このような定期ＳＡＣ動作も可能なシンプルアクセスコントローラＳＡＣｉや、設定動作がやや高度なシーケンサＳＥＱｊを、各々、有効に機能させるため、外付けＲＯＭ４２には、シンプルアクセスコントローラＳＡＣの動作（定期ＳＡＣ動作を含む）を規定するＳＡＣコードや、シーケンサＳＥＱの動作を規定するＳＥＱコードが、各々、複数種類、記憶されている。なお、電源投入時のＤＭＡ転送動作により、ＤＤＲメモリ４１は、外付けＲＯＭ４２と同じデータがコピーされるので、図８では、この状態を図示している。
In order to make the simple access controller SACi capable of periodic SAC operation and the sequencer SEQj with slightly advanced setting operations function effectively, the
ＳＥＱコードとＳＡＣコードは、何れも、コマンドレジスタＲＧｉを特定する１バイト長のレジスタ番号と、そのコマンドレジスタＲＧｉへの１バイト長の設定値とで一組となる一連２バイト長のデータ列であり、所定の終了コード（ＦＦＦＦｈ）で完結している。但し、ＳＥＱコードについては、上記した間欠設定動作や反復設定動作を実現するため、一まとまりの設定動作（ステップ動作）の完了を示す中断コード（ＦＦＦＥｈ）が含まれている。 Each of the SEQ code and the SAC code is a series of 2-byte length data strings consisting of a 1-byte length register number specifying the command register RGi and a 1-byte length setting value for the command register RGi. It is completed with a predetermined end code (FFFFh). However, the SEQ code includes an interruption code (FFFEh) indicating the completion of a group of setting operations (step operations) in order to realize the above-described intermittent setting operations and repetitive setting operations.
ＳＥＱコードは、一連Ｍ個のＳＥＱデータで構成され（ＳＥＱコード＝Ｍ×ＳＥＱデータ）、ＳＡＣコードは、一連Ｎ個のＳＡＣコードで構成されている（ＳＡＣコード＝Ｎ×ＳＡＣデータ）。そして、ＳＥＱコードやＳＡＣコードの一単位であるＳＥＱデータやＳＡＣデータは、何れも、コマンドレジスタＲＧｉを特定する１バイト長のレジスタ番号と、コマンドレジスタＲＧｉへの１バイト長の設定値の一組である。先に説明した通り、外付けＲＯＭ４１には、このような構成のＳＥＱコードやＳＡＣコードが、各々、複数種類記憶されており、本明細書では、これらを、ＳＡＣコード群（一群のＳＥＱコード）、ＳＥＱコード群（一群のＳＡＣコード）と称することがある。
A SEQ code consists of a series of M SEQ data (SEQ code=M×SEQ data), and a SAC code consists of a series of N SAC codes (SAC code=N×SAC data). SEQ data and SAC data, which are units of the SEQ code and SAC code, are each a set of a 1-byte length register number specifying the command register RGi and a 1-byte length setting value for the command register RGi. is. As described above, the
図５に示す通り、外付けＲＯＭ４２に格納されている音声データＳＮＤには、一単位の音声演出を実現する音声フレーズデータの他に、上記したＳＡＣコード群やＳＥＱコード群が含まれる。そして、一単位の音声演出を実現する音声フレーズデータは、一のフレーズ番号で特定され、終了コード（ＦＦＦＦｈ）で完結する一のＳＡＣコードや一のＳＥＱコードも、各々、一のＳＡＣコード番号や一のＳＥＱコード番号で特定されるようになっている。
As shown in FIG. 5, the audio data SND stored in the
そして、ＳＥＱｊ起動用の一群のコマンドレジスタＲＧｊに、ＳＥＱコード番号やその他の動作条件を設定すれば、シーケンサＳＥＱｊを起動させることができる。また、ＳＡＣｉ起動用の一群のコマンドレジスタＲＧｉに、ＳＡＣコード番号やその他の動作条件を設定すれば、シンプルアクセスコントローラＳＡＣｉを起動させることができる。但し、定期ＳＡＣ動作については、自動的に起動するので、ＳＡＣ起動処理が不要である。 By setting the SEQ code number and other operating conditions in a group of command registers RGj for starting SEQj, the sequencer SEQj can be started. Also, the simple access controller SACi can be activated by setting the SAC code number and other operating conditions in a group of command registers RGi for SACi activation. However, since the regular SAC operation is automatically activated, the SAC activation process is unnecessary.
先に説明した通り、一単位の音声演出を実現する多数の音声フレーズデータは、他のＳＡＣコード群やＳＥＱコード群と共に、電源投入時に、外付けＲＯＭ４２からＤＤＲメモリ４１に転送される。そして、本実施例の場合、ＤＤＲメモリ４１は、高速アクセスが可能なＤＤＲ３ＳＤＲＡＭで構成されているので、音声フレーズデータの高速アクセスが可能となり、サンプリング周波数を４８ｋＨｚ又はそれ以上とする高音質の音声フレーズデータを扱うことができる。
As described above, a large number of voice phrase data for realizing one unit of voice effect are transferred from the
以上を踏まえて、次に、サウンドコントールモジュール８１（ＳＣＭ８１）について説明する。実施例のＳＣＭ８１は、間欠的に動作を開始して、サウンドエンジン５２の内部動作を制御している。具体的には、ＳＣＭ８１は、音声フレーズデータのサンプリング周波数（４８ｋＨｚ）に対応して、例えば、サンプリング周期（１／４８ｋＨｚ）の３２倍であるサウンドエンジン動作周期（３２／４８ｍＳ）毎に、コマンドレジスタＲＧｉの設定値を更新可能に構成されており、もし設定値が更新されると、更新後のコマンドレジスタＲＧｉの設定値に基づいた内部動作が開始される。
Based on the above, the sound control module 81 (SCM 81) will now be described. The
このＳＣＭ８１が参照するコマンドレジスタＲＧｉは、各々、１バイト長のレジスタ番号で特定されるよう構成されており、各コマンドレジスタＲＧｉには、シーケンサＳＥＱやシンプルアクセスコントローラＳＡＣを含んだ、サウンドエンジン５２の内部動作を規定する設定値が設定されるか、或いは、サウンドエンジン５２の内部動作状態を示すステイタス情報が記憶されるになっている。なお、先に説明したシーケンサＳＥＱやシンプルアクセスコントローラＳＡＣの起動時のように、複数のコマンドレジスタＲＧｉ～ＲＧｊへの設定値に基づいて内部動作が規定される場合もあり、また、１バイト長のステイタス情報の１ビット又は複数ビットのフラグ値によって内部動作状態が特定される。
Each command register RGi referred to by the
次に、メインジェネレータ８４には、ＤＤＲメモリ４１から読み出した複数の圧縮状態のフレーズデータを独立的に伸張可能な複数チャンネルの音声デコーダと、音声デコーダの複数チャンネルのデコード出力を受けて、伸張状態の各フレーズデータについて、ボリューム設定や音量パン設定などを実行可能なトーンジェネレータが含まれている。
Next, the main generator 84 includes a multi-channel audio decoder capable of independently decompressing a plurality of compressed phrase data read from the
また、マルチエフェクタ８５には、トーンジェネレータが生成した複数チャンネルのデジタル音声を、最高３チャンネル（R0/L1 ＋R1/L1 ＋SUB0/SUB1 ）のデジタル音声にミキシングするミキサと、デジタルフィルタ処理によって所望の周波数特性を実現するイコライザ機能や入出力ゲイン特性を変化させるコンプレッサ機能を実現するエフェクタと、最終音量を規定するトータルボリュームとが含まれている。 In addition, the multi-effector 85 includes a mixer for mixing multiple channels of digital audio generated by the tone generator into a maximum of 3 channels (R0/L1 + R1/L1 + SUB0/SUB1) of digital audio, and a digital filtering process to produce a desired frequency signal. It includes an equalizer function that realizes characteristics, an effector that realizes a compressor function that changes input/output gain characteristics, and a total volume that defines the final volume.
一方、オーディオインタフェイス８６は、最高３チャンネル（R0/L1 ＋R1/L1 ＋SUB0/SUB1 ）のデジタル音声について、各チャンネルの左右チャンネル（R/L ）を纏めた音声信号線ＳＤ０～ＳＤ２と、クロック信号線ＳＣＬＫと、左右チャンネル（R/L ）の何れを伝送中かを特定する制御信号線ＬＲＯとの３線に出力する。例えば、第１チャンネル（R0/L0 ）と、第２チャンネル（R1/L1 ）と、第３チャンネル（SUB0/SUB1 ）の音声信号を受ける３個のデジタルアンプ４３が存在する場合には、オーディオインタフェイス８６とデジタルアンプ４３との伝送路は、各々、３線となる。但し、本実施例では、第３チャンネル（SUB0/SUB1 ）の音声信号を使用しておらず、また、第２チャンネルはモノラル音声としている（R1=L1 ）。
On the other hand, the audio interface 86 provides audio signal lines SD0 to SD2 that combine the left and right channels (R/L) of each channel for digital audio of up to three channels (R0/L1 + R1/L1 + SUB0/SUB1), and a clock signal line. The signal is output to three lines, a line SCLK and a control signal line LRO specifying which of the left and right channels (R/L) is being transmitted. For example, if there are three
次に、図９は、中継レジスタ８２と、コマンドインタフェイス部（音声コマンドＦＩＦＯ）８３の構成を示す図面である。この実施例では、ホストＣＰＵ５０が、サウンドエンジン５２の内部動作を規定するべく所定のコマンドレジスタＲＧｉをＷＲＩＴＥアクセスする場合も、コマンドレジスタＲＧｉからステイタス情報をＲＥＡＤアクセスする何れの場合も、中継レジスタ８２を経由する間接アクセス方式を採っている。
Next, FIG. 9 is a drawing showing the configuration of the
また、ＷＲＩＴＥアクセス時には、後述するシステム制御アクセス時を除き、コマンドレジスタＲＧｉへの書込みデータ（設定値）が、ＷＲポインタとＲＤポインタで制御されるＦＩＦＯ構造の音声コマンドバッファ８３（音声コマンドＦＩＦＯ）に自動的に蓄積されるようになっている。 At the time of WRITE access, the data (set value) to be written to the command register RGi is stored in the voice command buffer 83 (voice command FIFO) of the FIFO structure controlled by the WR pointer and the RD pointer, except at the time of system control access which will be described later. It is automatically accumulated.
以下、この点を図９（ａ）に基づいて更に説明すると、中継レジスタ８２は、詳細には、アクセス対象となるコマンドレジスタＲＧｉを特定する１バイト長のレジスタ番号を書込む第１中継レジスタＭＣＲと、そのレジスタ番号のコマンドレジスタＲＧｉに設定すべき設定値を書込む第２中継レジスタＭＣＤと、第１中継レジスタＭＣＲと第２中継レジスタＭＣＤの各１バイトの要部データが転記される転記レジスタＴＲＮと、に区分されている。
This point will be further described below with reference to FIG. 9(a). More specifically, the
ここで、転記レジスタＴＲＮは２バイト長であり、第１と第２の中継レジスタＭＣＲ，ＭＣＤは、各々４バイト長である。そして、各中継レジスタＭＣＲ，ＭＣＤの要部である各１バイト部分（レジスタ番号／設定値）は、全体として２バイト長の転記レジスタＴＲＮに接続されており、中継レジスタＭＣＲ，ＭＣＤへの書込み信号（ＷＲ＊ＣＳ）に基づいて、自動的に転記されるよう構成されている。なお、ＷＲ＊ＣＳは、ホストＣＰＵ５０から出力される書込み制御信号ＷＲと、中継レジスタＭＣＲ，ＭＣＤを選択する内部チップセレクト信号ＣＳの論理ＡＮＤ値を意味する。
Here, the transcription register TRN is 2 bytes long, and the first and second relay registers MCR and MCD are each 4 bytes long. Each 1-byte portion (register number/set value), which is the main part of each of the relay registers MCR and MCD, is connected to a transcription register TRN having a length of 2 bytes as a whole, and write signals to the relay registers MCR and MCD. It is configured to be automatically transcribed based on (WR*CS). WR*CS means the logical AND value of the write control signal WR output from the
図９（ｂ）は、この転記動作を説明する図面であり、第１中継レジスタＭＣＲへのＷＲＩＴＥアクセスを示す第１書込み信号（ＷＲ＊ＣＳ）と、第２中継レジスタＭＣＤへのＷＲＩＴＥアクセスを示す第２書込み信号（ＷＲ＊ＣＳ）と、第１書込み信号と第２書込み信号の論理ＯＲ信号とが示されている。そして、この実施例では、第１書込み信号か第２書込み信号のうち、先に発生した先行書込み信号（ＷＲ＊ＣＳ）に基づいて、転記レジスタＴＲＮへの１バイト（レジスタ番号又は設定値）の転記動作が実行されると共に、ＷＲポインタが更新される。 FIG. 9(b) is a drawing for explaining this posting operation, showing a first write signal (WR*CS) indicating WRITE access to the first relay register MCR and a WRITE access to the second relay register MCD. A second write signal (WR*CS) and the logical OR signal of the first write signal and the second write signal are shown. Then, in this embodiment, one byte (register number or set value) is transferred to the transcription register TRN based on the preceding write signal (WR*CS) which is the first write signal or the second write signal. The WR pointer is updated as the posting operation is performed.
そして、その後に発生する後続書込み信号（ＷＲ＊ＣＳ）に基づいて、転記レジスタＴＲＮへの残り１バイト（レジスタ番号又は設定値）の転記動作が実行されると共に、後続書込み信号（ＷＲ＊ＣＳ）の後段エッジに同期して、転記レジスタＴＲＮの２バイトデータ（レジスタ番号＋設定値）が、リングバッファ構造の音声コマンドバッファ８３に書込まれるようになっている。なお、音声コマンドバッファ８３の書込み先は、ＷＲポインタで特定され、読出し先は、ＲＤポインタで特定される。そして、音声コマンドバッファ（音声コマンドＦＩＦＯ）８３の段数は、例えば、５１１段（２バイト×５１１）である。 Then, based on the subsequent write signal (WR*CS) generated thereafter, the remaining 1 byte (register number or set value) is transferred to the transcription register TRN, and the subsequent write signal (WR*CS) is generated. 2-byte data (register number+set value) of the transcription register TRN is written into the voice command buffer 83 having a ring buffer structure in synchronization with the trailing edge. The write destination of the voice command buffer 83 is specified by the WR pointer, and the read destination is specified by the RD pointer. The number of stages of the voice command buffer (voice command FIFO) 83 is, for example, 511 (2 bytes×511).
本実施例は、上記の通りに構成されているので、ホストＣＰＵ５０が、中継レジスタＭＣＲ，ＭＣＤに必要情報（レジスタ番号と設定値）を書込む毎に、その必要情報が自動的に音声コマンドバッファ（音声コマンドＦＩＦＯ）８３に蓄積されることになる。したがって、ホストＣＰＵ５０は、サウンドエンジン５２の内部動作を特に気にすることなく、自らのタイミングで中継レジスタＭＣＲ，ＭＣＤへの書込み動作を繰り返すことができる。但し、音声コマンドバッファ８３の段数が５１１段であること、及び、サウンドエンジン動作周期（３２／４８ｍＳ）に対応して、音声コマンドバッファ８３の読み出し周期が３２／４８ｍＳであることを考慮すべきことは当然である。
Since this embodiment is configured as described above, every time the
なお、ホストＣＰＵは、任意のコマンドレジスタＲＧｉに、任意の設定値を書込む直接ＷＲＩＴＥアクセスだけでなく、ＳＡＣｉ起動用の一群のコマンドレジスタＲＧｉに、ＳＡＣコード番号やその他の動作条件を設定するＳＡＣ起動動作や、ＳＥＱｊ起動用の一群のコマンドレジスタＲＧｊに、ＳＥＱコード番号やその他の動作条件を設定すれＳＥＱ起動動作も可能である。但し、何れの場合も、原則として、中継レジスタ８２や音声コマンドバッファ８３を経由する間接アクセス方式を採る必要がある。
It should be noted that the host CPU not only performs direct WRITE access to write an arbitrary set value to an arbitrary command register RGi, but also performs SAC access to set a SAC code number and other operating conditions to a group of command registers RGi for starting SACi. A SEQ start operation is also possible by setting a SEQ code number and other operating conditions in a group of command registers RGj for start operation and SEQj start. However, in any case, in principle, it is necessary to adopt an indirect access method via the
図９（ｃ）に示す通り、音声コマンドバッファ８３に蓄積された２バイト（レジスタ番号＋設定値）単位のデータ群は、サウンドエンジン動作周期（３２／４８ｍＳ）で、ＳＣＭ８１によって読み出され、レジスタ番号で特定される所定のコマンドレジスタＲＧｉに、所定の設定値が設定されることで、サウンドエンジン５２内部動作が変化する。
As shown in FIG. 9(c), the 2-byte (register number + set value) data group stored in the voice command buffer 83 is read out by the
具体的には、例えば、所定のコマンドレジスタＲＧｉに、特定の音声フレーズ番号が設定されることで、特定一単位の音声演出が開始される。また、所定のコマンドレジスタＲＧｉに、音声ボリュームや音量パンを規定する設定値が設定されることで、その後の音声演出の音量や音量バランスが変化する場合もある。 Specifically, for example, by setting a specific voice phrase number in a predetermined command register RGi, a specific unit of voice effect is started. Also, setting values that define the audio volume and volume pan in a predetermined command register RGi may change the volume and volume balance of subsequent audio effects.
更にまた、所定のコマンドレジスタＲＧｉに、ＳＡＣコード番号やＳＥＱコード番号などを設定することで、シンプルアクセスコントローラＳＡＣやシーケンサＳＥＱが、一連のＳＡＣデータや一連のＳＥＱデータに基づいた設定動作を開始する場合もある。 Furthermore, by setting a SAC code number, a SEQ code number, etc. in a predetermined command register RGi, the simple access controller SAC and the sequencer SEQ start setting operations based on a series of SAC data and a series of SEQ data. In some cases.
以上の通り、コマンドレジスタＲＧｉに設定値を書込む動作は、原則として、音声コマンドバッファ８３を経由させ、ＳＣＭ８１に実行させている。しかし、ＳＣＭ８１は、サウンドエンジン動作周期（３２／４８ｍＳ）で間欠的に動作するので、迅速性に欠ける点に問題がある。そこで、サウンドエンジン５２の内部エラーなどのステイタス情報の読出し動作（ＲＥＡＤアクセス）や、割込み制御など、サウンドエンジンの制御動作に関する設定（システム制御アクセス）については、音声コマンドバッファ８３やＳＣＭ８１を介在させることなく、ホストＣＰＵ５０が直接アクセスする方式を採っている。
As described above, in principle, the operation of writing a set value to the command register RGi is executed by the
すなわち、ホストＣＰＵ５０が、サウンドエンジンの制御動作に関するコマンドレジスタＲＧｉのレジスタ番号を、第１中継レジスタＭＣＲに書き、システム制御設定値を第２中継レジスタＭＣＤに書いた場合には（システム制御アクセス）、システム制御設定値が即座に該当するコマンドレジスタＲＧｉに書込まれる。また、ホストＣＰＵ５０が、所定のコマンドレジスタＲＧｉをＲＥＡＤアクセスした場合は、第１中継レジスタＭＣＲに書き込んだコマンドレジスタＲＧｉから読み出されたステイタス情報が、第２中継レジスタＭＣＤに取得される。
That is, when the
以上、ＳＣＭ８１が機能してコマンドレジスタＲＧｉの設定動作を実行する第１動作モード（通常制御モード）について説明したが、本実施例では、ＳＣＭ８１の動作をＶＤＰコントローラ６０が代用する第２動作モード（簡易制御モード）も可能である。この第２動作モードでは、サウンドエンジン５２を第２動作モードに設定した状態で、ホストＣＰＵ５０は、音声リストバッファＬＢＵＦに、コマンドレジスタＲＧｉへの設定動作を規定した音声コマンドリストＳＬＴを発行することになる。
The first operation mode (normal control mode) in which the
なお、音声リストバッファＬＢＵＦは、メインメモリ５６、内蔵ＤＲＡＭ５７、又はＤＤＲメモリ４１に予め確保されている必要がある。また、音声コマンドリストＳＬＴは、コマンドレジスタＲＧｉへの設定動作が必要となるタイミングで発行される。
Note that the audio list buffer LBUF must be reserved in the
図８の上部に記載した音声リストバッファＬＢＵＦに示す通り、音声コマンドリストＳＬＴは、コマンドレジスタＲＧｉのレジスタ番号（１バイト）と、そのコマンドレジスタＲＧｉへの設定値（１バイト）を組み合わせた２バイト長の音声コマンドを列記した音声コマンド列であり、その先頭には、列記されている音声コマンドのコマンド数が規定されている。 As shown in the voice list buffer LBUF shown in the upper part of FIG. 8, the voice command list SLT is 2 bytes combining the register number (1 byte) of the command register RGi and the set value (1 byte) for the command register RGi. It is a voice command string in which long voice commands are listed, and the command number of the listed voice commands is specified at the beginning thereof.
そして、第２動作モード（簡易制御モード）では、音声リストバッファＬＢＵＦに発行された音声コマンドリストＳＬＴは、ＶＣＰコントローラ６０によって解読され、各音声コマンドが規定するレジスタ番号のコマンドレジスタＲＧｉに、その音声コマンドが規定する設定値が設定される。すなわち、第２動作モードでは、ＳＣＭ８１の動作をＶＤＰコントローラ６０が代用するので、シンプルアクセスコントローラＳＡＣやシーケンサＳＥＱが機能することがない。
Then, in the second operation mode (simple control mode), the voice command list SLT issued to the voice list buffer LBUF is decoded by the
そのため、ＳＡＣ起動動作を規定する音声コマンドや、ＳＥＱ起動動作を規定する音声コマンドを検出したＶＣＰコントローラ６０は、ＳＡＣコード番号で規定される一群のＳＡＣデータや、ＳＥＱコード番号で規定される一群のＳＥＱデータを、ＤＤＲメモリ４１から読み出して、対応するコマンドレジスタＲＧｉ～ＲＧｊに設定することになる。なお、このＶＣＰコントローラ６０による設定動作でも、中継レジスタ８２と音声コマンドバッファ８３が使用される。
Therefore, when the
以上説明した第２動作モード（簡易制御モード）を使用する場合には、ホストＣＰＵ５０は、画像コマンドリストＬＴの発行と同様の手順で、コマンドリストバッファＬＢＵＦに音声コマンドリストＳＬＴを発行することになる。そして、発行された音声コマンドリストは、バンクフリップ周期である一動作周期（Δ＝１／３０秒）後に、ＶＤＰコントローラ６０に読み出されて、上記したコマンドレジスタＲＧｉへの設定動作が実行される。
When using the second operation mode (simple control mode) described above, the
一方、第１動作モードによる設定動作は、サウンドエンジン動作周期（３２／４８ｍＳ）毎に実行されるので、第２動作モードによる設定動作は、その簡易性の反面、迅速性に劣る欠点がある。そこで、この時間遅れが問題になる場合には、コマンドリストバッファＬＢＵＦに代えて、ＶＤＰコントローラ６０に内蔵された制御レジスタＣＲＧの音声コマンドリストレジスタＣＲＧＷＳＬに、一群の音声コマンド列（音声コマンドリストＳＬＴ）を書き込んで、第２動作モードを実行するのが好適である。 On the other hand, since the setting operation in the first operation mode is executed every sound engine operation cycle (32/48 mS), the setting operation in the second operation mode is simple but has the drawback of being slow. Therefore, if this time delay becomes a problem, instead of the command list buffer LBUF , a group of voice command strings (voice command list SLT ) to execute the second mode of operation.
実施例の音声コマンドリストレジスタＣＲＧＷＳＬは、１０４０バイト長であり、音声コマンド（２バイト）を、５１１個程度列記することができる。先に説明した通り、サウンドエンジン５２に内蔵された音声コマンドバッファ（音声コマンドＦＩＦＯ）８３の段数は、例えば、５１１段（２バイト×５１１）であるので、ホストＣＰＵ５０の書込み用の制御負担という意味では、音声コマンドリストレジスタＣＲＧＷＳＬと、音声コマンドバッファ８３とは同等である。 The voice command list register CRG WSL of the embodiment has a length of 1040 bytes and can list about 511 voice commands (2 bytes). As described above, the number of stages of the voice command buffer (voice command FIFO) 83 built into the sound engine 52 is, for example, 511 stages (2 bytes x 511). Now, the voice command list register CRG WSL and the voice command buffer 83 are equivalent.
しかし、ホストＣＰＵ５０が、音声コマンドリストレジスタＣＲＧＷＳＬに音声コマンドリストＳＬＴを発行した後、ＶＤＰコントローラ６０が、サウンドエンジン５２へのＷＲＩＴＥアクセスを開始するに過ぎないので、迅速性においては、ホストＣＰＵ５０による音声コマンドバッファ８３のＷＲＩＴＥアクセスの方が優れている。
However, since the
続いて、図１０に基づいて、ＤＭＡコントローラ５３について説明する。図１０（ａ）は、電源投入時の動作、図１０（ｂ）は、ランプ演出や役物演出の駆動データ更新時の動作を示している。実施例のＤＭＡコントローラ５３は、独立して動作可能な１４チャンネル（ＤＭＡチャネル＃０～ＤＭＡチャネル＃１３）を有しているが、本実施例では、電源投入時にチャネル＃０を機能させて、外付けＲＯＭ４２の音声データＳＮＤを、ＤＤＲメモリ４１にＤＭＡ転送している。
Next, the DMA controller 53 will be described with reference to FIG. FIG. 10(a) shows the operation when the power is turned on, and FIG. 10(b) shows the operation when the drive data for the lamp effect and the character object effect is updated. The DMA controller 53 of the embodiment has 14 independently operable channels (
具体的には、ホストＣＰＵ５０は、ＤＭＡの使用チャンネルとしてＤＭＡチャネル＃０を特定した状態で、（１）転送元の先頭アドレス、（２）転送元からＤＭＡコントローラ５３に対する一回の読出しサイズ（バイト長）、（３）ＤＭＡコントローラ５３へのＲＥＡＤ転送回数、（４）転送先の先頭アドレス、（５）ＤＭＡコントローラ５３から転送先に対する一回の書込みサイズ（バイト長）、（６）転送先へのＷＲＩＴＥ転送回数、などの動作内容を、先ずＤＭＡコントローラ５３の該当レジスタに特定する。
Specifically, the
次に、ホストＣＰＵ５０が、ＤＭＡコントローラ５３の該当レジスタ（チャネル０コントロールレジスタ）に動作開始を指示すると、上記した（１）～（６）の動作条件でＤＭＡ転送が開始され、転送元と転送先のアドレスが適宜に更新されつつ、読出しサイズと書込みサイズの転送動作が繰り返され、全ての転送動作が終わると、ＤＭＡコントローラ５３の該当レジスタ（ＤＭＡ割り込みステータスレジスタ）の完了フラグがセット状態になるようになっている。
Next, when the
したがって、ホストＣＰＵ５０は、（１）～（６）などの動作内容を指示して、動作開始を指示した後は、転送動作をＤＭＡコントローラ５３に任せ、全く別の処理を実行することができる。また、本実施例では、ＤＭＡコントローラ５３に、一回の読出しサイズ、ＲＥＡＤ転送回数、一回の書込みサイズ、及び、書込み転送回数を各々設定できるので、転送元と転送先のアクセス速度の差を円滑に吸収することができ、また、転送元の読出し単位や、転送先の書込み単位が限定されている場合でも、適切な転送動作が実現される。
Therefore, after the
次に、図１０（ｂ）は、ランプ演出や役物演出の駆動データ更新時におけるＤＭＡコントローラ５３の動作を説明する図面である。本実施例では、ランプ演出は、３ｍＳ毎にランプ駆動データが更新されることで進行し、役物演出は、１ｍＳ毎にモータ駆動データが更新されることで進行するよう構成されている。そして、ランプ駆動データやモータ駆動データは、各々、外付けＲＯＭ４２のランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄや、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆに不揮発的に格納されており、これらのデータテーブルＬＭＰ，ＭＯＴが、ＤＭＡコントローラ５３の転送元となる。
Next, FIG. 10(b) is a drawing for explaining the operation of the DMA controller 53 when updating the drive data for lamp effects and character effects. In this embodiment, the lamp effect progresses by updating the lamp drive data every 3 mS, and the character effect progresses by updating the motor drive data every 1 mS. The lamp drive data and the motor drive data are stored in the lamp drive data tables LMPc and LMPd and the motor drive data tables MOTe and MOTf of the
先に説明した通り、本実施例では、シリアルポート５５のチャネル＃Ｃ～チャネル＃Ｆを、シリアル出力ポートに設定して、ランプ演出と役物演出を実現しているので、シリアルポート５５のチャネル＃Ｃ～チャネル＃Ｆが、ＤＭＡコントローラ５３にとっての転送先となる。
As described above, in this embodiment, the channel #C to channel #F of the
また、シリアルポート５５のチャネル＃Ｃ～チャネル＃Ｆには、１６ビット単位の記憶領域６４段で構成された送信ＦＩＦＯｃ～送信ＦＩＦＯｆが各々設けられており、送信ＦＩＦＯｃ～送信ＦＩＦＯｆに蓄積された駆動データが、ＦＩＦＯ（First In First Out）方式で自動的に読み出され、チャネル＃Ｃ～チャネル＃Ｆのシリアル出力ポートからシリアル送信されるようになっている。
Further, channel #C to channel #F of the
ここで、送信ＦＩＦＯｃ～送信ＦＩＦＯｆへのデータ蓄積は、各チャネル＃Ｃ～＃Ｆのインタフェイス部に配置された中継レジスタＩＴＭ（データレジスタ）を経由するようになっており、中継レジスタへの書込みデータが、送信ＦＩＦＯに自動的に蓄積される構成を採っている。したがって、この実施例では、ＤＭＡコントローラ５３にとってＷＲＩＴＥ転送の転送先は、シリアルポート５５のチャネル＃Ｃ～チャネル＃Ｆに配置されている中継レジスタＩＴＭとなり、ＲＥＡＤ転送の転送元が、駆動データテーブルＬＭＰ，ＭＯＴとなる。
Here, the data accumulation in the transmission FIFOc to the transmission FIFOf passes through a relay register ITM (data register) arranged in the interface section of each channel #C to #F. Data is automatically stored in the transmit FIFO. Therefore, in this embodiment, for the DMA controller 53, the transfer destination of the WRITE transfer is the relay register ITM arranged in the channels #C to #F of the
そして、データテーブルＬＭＰｃとデータテーブルＬＭＰｄのランプ駆動データ、及び、データテーブルＭＯＴｅとデータテーブルＭＯＴｅのモータ駆動データは、各々、ＤＭＡチャネル＃１０～ＤＭＡチャネル＃１３を経由して、外付けＲＯＭ４２からシリアルポート５５のチャネル＃Ｃ～＃Ｆの中継レジスタＩＴＭにＤＭＡ転送されるよう構成されている。
The lamp driving data in the data tables LMPc and LMPd, and the motor driving data in the data tables MOTe and MOTe are serially transmitted from the
なお、データテーブルＬＭＰ，ＭＯＴからＤＭＡコントローラ５３（＃１０～＃１３）への転送は、３２バイト毎に実行される一方、ＤＭＡコントローラ５３（＃１０～＃１３）からシリアルポート５５（＃Ｃ～＃Ｆ）の中継レジスタＩＴＭへの転送は、２バイト毎に実行される。すなわち、ＤＭＡコントローラ５３（＃１０～＃１３）は、一の転送で受けた３２バイトを、１６回に分けて転送している。 The transfer from the data tables LMP and MOT to the DMA controller 53 (#10-#13) is executed in units of 32 bytes. The transfer of #F) to the intermediate register ITM is executed every 2 bytes. That is, the DMA controller 53 (#10 to #13) divides the 32 bytes received in one transfer into 16 transfers.
また、書込み転送の実行タイミングを規定する閾値が、予め、ホストＣＰＵ５０によって各シリアルポート５５（＃Ｃ～＃Ｆ）に設定されており、送信ＦＩＦＯ（送信ＦＩＦＯｃ～送信ＦＩＦＯｆ）の蓄積データ量が所定の閾値以下になると、シリアルポート５５からＤＭＡコントローラ５３にＤＭＡ_Request信号が出力され、ＤＭＡコントローラ５３は、ＤＭＡ_Acknowledge信号を返信して、一単位（２バイト長）の書込み転送を実行している。なお、これらのHandshake 動作に、ホストＣＰＵ５０が関与する必要がないので、ＤＭＡコントローラの転送動作を開始させたホストＣＰＵ５０は、その転送動作を待機するだけで足りる。
In addition, the
続いて、図１１～図１３に基づいて、シリアルポート５５（＃Ｃ～＃Ｆ）と、シリアルポート５５（＃Ｃ～＃Ｆ）を使用したシリアル伝送について説明する。先ず、シリアルポートの内部構成を示す図１１（ａ）に基づいて説明すると、シリアルポート５５のチャネル＃Ｅと＃Ｆは、ＳＰＩ通信モードで動作する一方、シリアルポート５５のチャネル＃Ｃと＃Ｄは、ＬＥＤ駆動モードで動作するように設定されている。
Next, serial transmission using the serial ports 55 (#C to #F) and the serial ports 55 (#C to #F) will be described with reference to FIGS. 11 to 13. FIG. First, referring to FIG. 11(a) showing the internal configuration of the serial port, channels #E and #F of the
ここで、ＳＰＩ通信モードとは、Motorola SPIに準拠して、マスター機器とスレーブ機器とのシリアル通信を可能にする動作モードであり、ＳＰＩモジュールが機能することで、チップセレクト（ＣＳ）と、シリアルクロック（ＳＣＫ）と、シリアル入力データ（ＳＩ）と、シリアル出力データ（ＳＯ）とが使用可能となっている。但し、本実施例では、スレーブ機器を選択するチップセレクト信号（ＣＳ）を使用しない。また、以下の説明では、ＳＰＩ通信モードでシリアル送信動作を実行する場合をＳＰＩ送信モードと称し、ＳＰＩ通信モードでシリアル受信動作を実行する場合をＳＰＩ受信モードと称する。 Here, the SPI communication mode is an operation mode that enables serial communication between a master device and a slave device in compliance with Motorola SPI. A clock (SCK), serial input data (SI), and serial output data (SO) are available. However, this embodiment does not use a chip select signal (CS) for selecting a slave device. Further, in the following description, the case where the serial transmission operation is executed in the SPI communication mode will be called the SPI transmission mode, and the case where the serial reception operation is executed in the SPI communication mode will be called the SPI reception mode.
ＳＰＩ送信モードで機能するシリアルポート５５のチャネル＃Ｅと＃Ｆでは、各チャネル（＃Ｅ，＃Ｆ）の送信ＦＩＦＯに蓄積されたシリアル出力データ（モータ駆動データ）が、シリアルクロックＳＣＫに同期して、シリアル送信される。そして、送信ＦＩＦＯの全てのモータ駆動データがシリアル送信され終わると、各チャネル（＃Ｅ，＃Ｆ）のステイタスレジスタ（不図示）が送信完了状態にセットされるようになっている。なお、図１０に関して説明した通り、送信ＦＩＦＯには、Handshake 方式で、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆのモータ駆動データが自動的に転送される。
In the channels #E and #F of the
一方、ＬＥＤ駆動モードは、上記したＳＰＩモジュールに加えて、ＬＥＤドライバ用の追加モジュール（DR IF Moduleと表記）が機能する動作モードである。このＬＥＤ駆動モードでは、シリアルクロック（ＳＰＣＫ）と、シリアル出力データ（ＳＰＯ）と、ＯＥ信号（output enable ）とが出力されるよう構成されている。ＯＥ信号は、一群のシリアル出力データ（ランプ駆動データＳＰＯ）がシリアル送信中であることを示す信号である。なお、このＬＥＤ駆動モードでは、一ブロックのデータ送信完了毎にラッチ信号（ＬＤ）を出力させる動作も可能であるが、本実施例では、そのような動作態様を採っていない。 On the other hand, the LED drive mode is an operation mode in which an additional module for the LED driver (denoted as DR IF Module) functions in addition to the SPI module described above. In this LED driving mode, a serial clock (SPCK), serial output data (SPO), and an OE signal (output enable) are output. The OE signal is a signal indicating that a group of serial output data (lamp driving data SPO) is being serially transmitted. In this LED drive mode, it is possible to output a latch signal (LD) each time data transmission of one block is completed, but this embodiment does not employ such an operation mode.
ＬＥＤ駆動モードで機能するシリアルポート５５のチャネル＃Ｃと＃Ｄでは、各チャネル（＃Ｃ，＃Ｄ）の送信ＦＩＦＯに蓄積されたシリアル出力データ（ランプ駆動データ）が、シリアルクロックＳＣＫに同期して、順次シリアル送信され、このシリアル送信中は、ＯＥ信号がアクティブレベルを維持する。
In channels #C and #D of the
また、このＬＥＤ駆動モードの動作態様でも、送信ＦＩＦＯの全てのモータ駆動データがシリアル送信され終わると、各チャネル（＃Ｃ，＃Ｄ）のステイタスレジスタ（不図示）が送信完了状態にセットされるようになっている。なお、チャネル＃Ｃと＃Ｄの送信ＦＩＦＯには、Handshake 方式で、ランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄのランプ駆動データが自動的に転送される。 Also in this LED drive mode operation mode, when all the motor drive data in the transmission FIFO have been serially transmitted, the status register (not shown) of each channel (#C, #D) is set to the transmission completion state. It's like The lamp drive data of the lamp drive data tables LMPc and LMPd are automatically transferred to the transmission FIFOs of channels #C and #D by the handshake method.
以上を踏まえて、モータ駆動データのシリアル伝送について説明を追加する。図１１（ｃ）は、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆの構造を図示しており、図１１（ｄ）と図１１（ｅ）は、モータ駆動を説明する図面である。 Based on the above, the description of the serial transmission of the motor drive data will be added. FIG. 11(c) shows the structure of the motor drive data tables MOTe and MOTf, and FIGS. 11(d) and 11(e) are diagrams for explaining the motor drive.
先に説明した通り、本実施例では、枠側と盤側のモータ駆動基板３７，３０に配置されたモータドライバＤＶ（図１２（ａ）参照）に対して、モータ駆動データをシリアル送信する。モータ駆動基板３７，３０には、各々、複数のモータドライバＤＶ１～ＤＶｎが配置されているが、図１２（ａ）～図１２（ｂ）に示す通り、各モータドライバＤＶｉは、直列接続された４個のシフトレジスタＳＲ１～ＳＲＥ４と、各シフトレジスタの出力を受けて役物モータＭｉを駆動するドライバＯＵＴ１～ＯＵＴ４と、を有して構成されている。
As described above, in this embodiment, motor drive data is serially transmitted to the motor drivers DV (see FIG. 12A) arranged on the
そのため、シリアルポート（＃Ｅ，＃Ｆ）から、シリアルクロックＳＣＫに同期して、モータ駆動データＳＯを出力すると、モータ駆動データＳＯが、順次、シフトレジスタＳＲｉに転送されることなる。本実施例では、モータドライバＤＶｉの個数Ｎに対応するモータ駆動データが、モータ駆動テーブルＭＯＴに記憶されており、全てのモータ駆動データの送信完了後に、パラレルポート５４からラッチパルスＬＴｅ，ＬＴｆを出力することで、全てのモータドライバＤＶにモータ駆動データを取得させ、役物モータＭ１～Ｍｎを歩進させている。
Therefore, when the motor drive data SO is output from the serial ports (#E, #F) in synchronization with the serial clock SCK, the motor drive data SO are sequentially transferred to the shift register SRi. In this embodiment, motor drive data corresponding to the number N of motor drivers DVi are stored in the motor drive table MOT, and latch pulses LTe and LTf are output from the
役物モータＭ１～Ｍｎは、例えば、ステッピングモータで構成されており、図１１（ｄ）と図１１（ｅ）には、ユニポーラ型ステッピングモータを、例えば、２相励磁する場合が示されている。このような構成の場合、役物モータＭｉの一個に伝送されるべきモータ駆動データは４ビットであり、枠側のモータ駆動基板３７にＫ個の役物モータが配置される本実施例では、モータ駆動データ全体で４×Ｋビットとなる。また、盤側のモータ駆動基板３０にＬ個の役物モータが配置される本実施例では、モータ駆動データ全体で４×Ｌビットとなる。
The accessory motors M1 to Mn are composed of, for example, stepping motors, and FIGS. 11(d) and 11(e) show, for example, a case where a unipolar stepping motor is excited in two phases. . In such a configuration, the motor drive data to be transmitted to one accessory motor Mi is 4 bits, and in this embodiment in which K accessory motors are arranged on the
ところで、本実施例では、ＤＭＡ転送を採用するので、モータ駆動テーブルＭＯＴｅ，ＭＯＴｆからＤＭＡコントローラ６３（チャネル＃１２，＃１３）へのデータ転送、及び、ＤＭＡコントローラ６３（チャネル＃１２，＃１３）からシリアルポート５５（チャネル＃Ｅ，＃Ｆ）へのデータ転送は、何れも所定バイトを一単位として行う必要がある。
By the way, in this embodiment, since DMA transfer is adopted, data transfer from the motor drive tables MOTe, MOTf to the DMA controller 63 (
本実施例では、例えば、２バイト単位にＤＭＡ転送を繰り返しており、ＤＭＡ転送されるモータ駆動データの総ビット数は、１６ビットの整数倍である必要がある。そこで、本実施例では、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆの先頭に、必要ビット（Ｘ，Ｙ）のダミーデータDUMMY を追加することで、４×Ｋ＋Ｘの値や、４×Ｌ＋Ｙの値を１６ビットの整数倍にしている。 In this embodiment, for example, DMA transfer is repeated in units of 2 bytes, and the total number of bits of the motor driving data to be DMA-transferred must be an integral multiple of 16 bits. Therefore, in this embodiment, by adding dummy data DUMMY of the required bits (X, Y) to the head of the motor driving data tables MOTe and MOTf, the value of 4*K+X and the value of 4*L+Y are converted into 16-bit data. is an integral multiple of
図１１（ｃ）は、この状態を図示しており、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆの先頭には、必要個数（Ｘ，Ｙ）のダミーデータDUMMY が付加されている。そのため、シリアルポート（＃Ｅ，＃Ｆ）が出力するシリアルクロックＳＣＫの個数は、４×Ｋ＋Ｘ個、又は４×Ｌ＋Ｙ個となるが、先頭に送信されるＸ個又はＹ個のダミーデータDUMMY は、これを受け取るモータドライバが存在せず消滅するので何の問題も生じない。 FIG. 11(c) illustrates this state, and the required number (X, Y) of dummy data DUMMY is added to the head of the motor drive data tables MOTe and MOTf. Therefore, the number of serial clocks SCK output from the serial ports (#E, #F) is 4*K+X or 4*L+Y, but the X or Y dummy data DUMMY transmitted at the beginning is , no problem occurs because there is no motor driver to receive it and it disappears.
なお、４×Ｋ＋Ｘビット、又は、４×Ｌ＋Ｙビットのモータ駆動データは、ステッピングモータの一動作態様を特定するので、ユニポーラ型ステッピングモータを２相励磁する本実施例では、最低でも、第一動作態様から第四動作態様までの四態様が存在することになり（図１１（ｅ）参照）、モータ駆動データテーブルＭＯＴは、最低でも、この四態様を特定する第一区分データ～第四区分データが必要となり、これらが順番に送信されることになる（図１１（ｃ）参照）。 Since the 4×K+X bit or 4×L+Y bit motor driving data specifies one operation mode of the stepping motor, in this embodiment in which the unipolar stepping motor is excited in two phases, at least the first operation There are four modes from the mode to the fourth operation mode (see FIG. 11(e)). are required, and these are transmitted in order (see FIG. 11(c)).
もっとも、このような動作は、複数個の役物モータが、規則的に同期回転する単純な動作に過ぎず、実際の役物演出では、特定の役物モータだけが不規則に移動する場合も多い。したがって、実際には、役物演出の種類毎に、多数のモータ駆動データテーブルＭＯＴｉが用意されており、ホストＣＰＵ５０は、その時の役物演出に対応して、参照すべきモータ駆動テーブルＭＯＴｉを選択し、シリアル出力すべき一区分のモータ駆動データ（４×Ｋ＋Ｘビット、又は、４×Ｌ＋Ｙビット）を特定して、ＤＭＡ転送動作とシリアル送信動作を開始させることになる。
However, such an operation is merely a simple operation in which a plurality of accessory motors regularly rotate in synchronization. many. Therefore, in practice, a large number of motor drive data tables MOTi are prepared for each type of character performance, and the
以上、ＳＰＩ送信モードについて説明したが、シリアルポート５５のチャネル＃Ｅと＃Ｆは、ＳＰＩ受信モードで機能するタイミングもある。この場合は、シリアルデータの受信個数を、予めチャネル＃Ｅと＃Ｆの該当レジスタに設定した状態で、受信モードの動作を開始する。すると、受信データ個数に対応するシリアルクロックＳＣＫが送信されるので、シリアルクロックＳＣＫに同期してシリアルデータ（センサ信号など）を受信し、所定単位毎に、パラレルデータとしてホストＣＰＵ５０が取得することになる。
Although the SPI transmission mode has been described above, there are times when channels #E and #F of the
図１１（ｄ）は、シリアル受信動作を説明する図面であり、信号取得回路ＧＥＴの回路構成も示されている。なお、図示した構成の信号取得回路ＧＥＴが、枠側及び盤側には、一個又は複数個が連設して配置されている。何れにしても、一の信号取得回路ＧＥＴは、８個のシフトレジスタを有して構成され、各シフトレジスタのパラレル端子ＯＤには、８ビットのパラレル信号（Ａ～Ｈ）が供給されている。そして、各シフトレジスタが、共通的に取得パルスＬＴ（ＬＴｅ，ＬＴｆ）を受けることで、８ビット長のパラレル信号が８個のシフトレジスタに取得される。図示の通り、８個のシフトレジスタは、直列接続されているので、シリアルクロックＳＣＫを受ける毎に、自己の保持データを下流側のシフトレジスタに転送することになる。 FIG. 11D is a diagram for explaining the serial reception operation, and also shows the circuit configuration of the signal acquisition circuit GET. One or a plurality of signal acquisition circuits GET having the illustrated configuration are continuously arranged on the frame side and the board side. In any case, one signal acquisition circuit GET is configured with eight shift registers, and 8-bit parallel signals (A to H) are supplied to the parallel terminals OD of each shift register. . Then, each shift register receives an acquisition pulse LT (LTe, LTf) in common, so that an 8-bit long parallel signal is acquired by the eight shift registers. As shown, the eight shift registers are connected in series, so that each time the serial clock SCK is received, the data held by itself is transferred to the shift register on the downstream side.
枠側及び盤側の信号取得回路ＧＥＴは、何れも上記の通りに動作をするので、本実施例では、パラレルポート５４から、枠側又は盤側の全ての信号取得回路ＧＥＴに対して、先ず、取得パルスＬＴｅ，ＬＴｆを出力し、その後、必要個数のシリアルクロックＳＣＫを出力することで、必要なデータをシリアル受信している。
Since both the frame-side and board-side signal acquisition circuits GET operate as described above, in this embodiment, from the
なお、この実施例では、シリアルポート５５のチャネル＃Ｅと＃ＦをＳＰＩ送信モードと、ＳＰＩ受信モードで使用するので、パラレルポート５４から枠側と盤側の切換器４７Ａ，４７Ｂに対して、切換制御信号ＣＴＬｅ，ＣＴｆを出力して、シリアルクロックＳＣＫｅ，ＳＣＫｆの伝送先を切り換えている。
In this embodiment, channels #E and #F of
すなわち、切換制御信号ＣＴＬｅ，ＣＴｆによって切換器４７Ａ，４７Ｂの内部回路が切換ることで、ＳＰＩ送信モードで機能するチャネル＃Ｅと＃ＦのシリアルクロックＳＣＫｅ，ＳＣＫｆは、モータドライバＤＶに伝送され、ＳＰＩ受信モードで機能するチャネル＃Ｅと＃ＦのシリアルクロックＳＣＫｅ，ＳＣＫｆは、枠側と盤側の信号取得回路ＧＥＴ，ＧＥＴに伝送される。
That is, the internal circuits of the
続いて、図１３に基づいて、ＬＥＤ駆動モードで機能するシリアルポート５５のチャネル＃Ｃと＃Ｄについて、図１３に基づいて説明する。この実施例では、枠側と盤側のランプ駆動基板３６２９には、図１３（ｂ）に示すランプドライバＤＲが各々複数個搭載されている。
Next, channels #C and #D of the
このランプドライバＤＲは、ＲＧＢ三色のＬＥＤランプを各８個（合計２４個）駆動できるよう構成されており、図１３（ｂ）に示す通り、合計２４個の出力端子（ＬＥＤＲ_1-8，ＬＥＤＧ_1-8，ＬＥＤＢ_1-8）と、各素子に固有のスレーブアドレスを規定する５ビットのアドレス端子（Ａ０～Ａ４）と、シリアルクロックＳＰＣＫｃ／ＳＰＣＫｄを受けるクロック端子ＳＣＬＫと、ランプ駆動データＳＰＯｃ／ＳＰＯｄを受けるシリアル端子ＳＤＡＴＡと、動作制御信号ＯＥｃ／ＯＥｄを受ける制御端子ＳＤＥＮとを有して構成されている。 The lamp driver DR is configured to drive 8 LED lamps of three colors of RGB (total 24 lamps), and as shown in FIG. -8, LEDB_1-8), 5-bit address terminals (A0 to A4) that define a unique slave address for each element, clock terminal SCLK for receiving serial clock SPCKc/SPCKd, and lamp driving data SPOc/SPOd. and a control terminal SDEN for receiving the operation control signals OEc/OEd.
図１３（ａ）に示す通り、クロック端子ＳＣＬＫとシリアル端子ＳＤＡＴＡと制御端子ＳＤＥＮは、全てのランプドライバＤＲ１～ＤＲｎに共通的に供給されている。また、図１３（ａ）には、３２個のランプドライバＤＲｉのアドレス端子（Ａ０～Ａ４）に、０００００ｂ～１１１１１ｂのアドレス信号が供給されており、３２個のランプドライバＤＲｉのスレーブアドレスが、０～３１である実施例が示されている。したがって、この構成では、ＲＧＢ各色のＬＥＤランプが、各々、２５６個（＝３２×８）配置できることになる。 As shown in FIG. 13(a), the clock terminal SCLK, the serial terminal SDATA and the control terminal SDEN are commonly supplied to all the lamp drivers DR1 to DRn. Further, in FIG. 13A, address signals 00000b to 11111b are supplied to the address terminals (A0 to A4) of 32 lamp drivers DRi, and the slave address of 32 lamp drivers DRi is 0. ~31 examples are shown. Therefore, in this configuration, 256 (=32×8) LED lamps for each color of RGB can be arranged.
また、このランプドライバＤＲは、２４個（ＲＧＢ各色が８個）のＬＥＤランプについて、各々、発光輝度を階調制御（Brightness Control）できるよう構成されており、８ビットで規定されるデューティ比を設定可能な２４個を含め、合計で３０個の内蔵レジスタ（Ｒ１～Ｒ３０）が内蔵されている。各内蔵レジスタ（Ｒ１～Ｒ３０）には、階調を規定するデューティ比など、８ビット長の設定データが設定される必要があり、各内蔵レジスタには、８ビット長のレジスタアドレス（００ｈ～１Ｄｈ）が付与されている。 Further, this lamp driver DR is configured to be able to perform gradation control (Brightness Control) on the light emission brightness of each of the 24 LED lamps (8 LED lamps for each color of RGB). A total of 30 built-in registers (R1-R30) are built-in, including 24 that can be set. Each built-in register (R1 to R30) needs to be set with 8-bit long setting data such as the duty ratio that defines the gradation. ) is given.
したがって、ランプドライバＤＲが駆動対象とする２４個のＬＥＤランプの発光輝度を制御するには、そのランプドライバＤＲのスレーブアドレスを特定した状態で、合計３０個の内蔵レジスタ（Ｒ１～Ｒ３０）に、必要な設定データを伝送する必要がある。 Therefore, in order to control the light emission brightness of the 24 LED lamps to be driven by the lamp driver DR, a total of 30 built-in registers (R1 to R30) are set to: Required configuration data must be transmitted.
図１３（ｃ）は、ランプドライバＤＲの所定の内蔵レジスタに、８ビット長の設定データを書込む場合の動作手順を示すタイムチャートである。図示の通り、制御端子ＳＤＥＮをアクティブレベルに維持した状態で、クロック端子ＳＣＬＫに供給されるシリアルクロックに同期して、スレーブアドレスをシリアル伝送し、その後、内蔵レジスタを特定するレジスタアドレスをシリアル伝送する必要がある。 FIG. 13(c) is a time chart showing an operation procedure for writing 8-bit length setting data to a predetermined built-in register of the lamp driver DR. As shown in the figure, with the control terminal SDEN maintained at the active level, the slave address is serially transmitted in synchronization with the serial clock supplied to the clock terminal SCLK, and then the register address specifying the internal register is serially transmitted. There is a need.
以上の動作の後、特定された内蔵レジスタに設定すべき設定データをシリアル伝送することになるが、このランプドライバＤＲでは、制御端子ＳＤＥＮがアクティブレベルである状態で、２４個目のシリアルクロックの立ち上がりエッジで、それ以前に特定されている内蔵レジスタに、３番目に伝送された設定データが書込まれるよう構成されている（制御端子ＳＤＥＮへの信号を必要とする３線伝送方式）。 After the above operation, setting data to be set in the specified built-in register is serially transmitted. At the rising edge, the third transmitted setting data is written to the previously specified built-in register (three-wire transmission method requiring a signal to the control terminal SDEN).
以上、特定の内蔵レジスタに設定データを設定する場合を説明したが、全ての内蔵レジスタ（Ｒ１～Ｒ３０）に設定データを設定する場合は、図１３（ｅ）の動作となる。すなわち、制御端子ＳＤＥＮをアクティブレベルに設定した状態で、スレーブアドレスをシリアル伝送し、その後、先頭のレジスタアドレス（００ｈ）をシリアル伝送した上で、その内蔵レジスタへの設定データをシリアル送信する。 The case of setting the setting data in a specific built-in register has been described above, but when setting the setting data in all the built-in registers (R1 to R30), the operation shown in FIG. 13(e) is performed. That is, with the control terminal SDEN set to the active level, the slave address is serially transmitted, then the leading register address (00h) is serially transmitted, and then the set data to the built-in register is serially transmitted.
これらの動作によって、先頭の内蔵レジスタ（Ｒ０）への設定動作は完了するが、その後もシリアル伝送を継続すると、スレーブアドレスが内部動作よってインクリメントされ、その後、シリアル伝送された設定データが８ビットに達する毎に、各内蔵レジスタ（Ｒ１～Ｒ２９）に、設定データが設定されることになる。 By these operations, the setting operation to the first internal register (R0) is completed, but if serial transmission is continued after that, the slave address is incremented by internal operation, and then the serially transmitted setting data is reduced to 8 bits. Each time it reaches, setting data is set in each built-in register (R1 to R29).
実施例のランプドライバＤＲは、上記の通りに動作するので、１個のランプドライバＤＲに設定データを書込むには、合計で、２５６個のシリアルクロックを伝送すべきことになる。なお、この２５６個は、伝送データのビット数と同じであり、スレーブアドレス８ビット分と、レジスタアドレス８ビット分と、３０個の内蔵レジスタに対する３０×８ビット分の総数である。以上の動作に対応して、シリアルポート５５のチャネル＃Ｃとチャネル＃Ｄは、図１３（ｄ）のように動作する必要がある。
Since the lamp driver DR of the embodiment operates as described above, a total of 256 serial clocks should be transmitted to write setting data to one lamp driver DR. The 256 bits are the same as the number of bits of the transmission data, and are the total number of 8 bits for the slave address, 8 bits for the register address, and 30×8 bits for the 30 built-in registers. Corresponding to the above operation, channel #C and channel #D of
ところで、実施例の複合チップでは、ＬＥＤ駆動モードで動作するシリアルポート５５は、シリアル送信の一単位である１サンプルのビット長を規定する必要がある。また、ＬＥＤ駆動モードでは、上記した３線伝送方式に対応するべく、１フレームの単位で、Output Enable 信号として、ＯＥｃ／ＯＥｄ信号が出力されるよう構成されているので、１フレームを構成するサンプル数を特定する必要がある。
By the way, in the composite chip of the embodiment, the
図１３（ａ）に示す通り、ＯＥｃ／ＯＥｄ信号は、ランプドライバＤＲの制御端子ＳＤＥＮに供給されており、このＳＤＥＮ端子がＨレベルであることが、ランプドライバＤＲの動作可能条件となる。そして、先に説明した通り、１個のランプドライバＤＲに伝送されるべきデータの総量は、２５６ビットである。 As shown in FIG. 13(a), the OEc/OEd signal is supplied to the control terminal SDEN of the lamp driver DR, and the H level of this SDEN terminal is a condition for enabling operation of the lamp driver DR. And, as described above, the total amount of data to be transmitted to one lamp driver DR is 256 bits.
そこで、以上の点を考慮して、本実施例では、１サンプルを１６ビット長と、１６個のサンプル（各１６ビット長）で１フレームを構成している。図１１（ｂ）は、この関係を図示したものであり、ランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄには、１６×１６ビットの単位で、各ランプドライバＤＲに伝送すべきランプ駆動データが保存されている。なお、ランプ演出は、時間経過と共に進行するので、最低でも動作態様に対応するランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄが用意されている。 Therefore, in consideration of the above points, in this embodiment, one sample has a length of 16 bits, and 16 samples (each having a length of 16 bits) constitute one frame. FIG. 11(b) illustrates this relationship, and lamp driving data to be transmitted to each lamp driver DR is stored in the lamp driving data tables LMPc and LMPd in units of 16×16 bits. . Incidentally, since the lamp performance progresses with the lapse of time, at least the lamp drive data tables LMPc and LMPd corresponding to the operation modes are prepared.
役物演出の場合と同様、ランプ演出においても、全てのＬＥＤランプが同期的に点灯／消灯するとは限らず、特定一群のＬＥＤランプだけが点灯／消灯する場合もある。そのため、実際には、多数のランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄが用意されている。但し、何れのランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄでも、１個のランプドライバＤＲに伝送すべきランプ駆動データは１６×１６ビット（３２バイト）であり、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆの場合のようなダミーデータDUMMY は不要である。 As in the case of the performance of the character, even in the lamp performance, not all the LED lamps are synchronously turned on/off, and only a specific group of LED lamps may be turned on/off. Therefore, a large number of lamp drive data tables LMPc and LMPd are actually prepared. However, in both the lamp driving data tables LMPc and LMPd, the lamp driving data to be transmitted to one lamp driver DR is 16×16 bits (32 bytes). Dummy data DUMMY is unnecessary.
すなわち、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆからＤＭＡコントローラ６３（チャネル＃１０、＃１１）には、３２バイト単位でＤＭＡ転送動作が実行され、ＤＭＡコントローラ６３（チャネル＃１０、＃１１）からシリアルポート５５（チャネル＃Ｃ、＃Ｄ）の送信ＦＩＦＯに対しては、２バイト単位で、ＤＭＡ転送動作が実行される。そして、送信ＦＩＦＯのランプ駆動データのシリアル送信が完了すれば、各チャネル（＃Ｃ，＃Ｄ）のステイタスレジスタ（不図示）が送信完了状態にセットされる。
That is, a DMA transfer operation is executed in units of 32 bytes from the motor drive data tables MOTe and MOTf to the DMA controller 63 (
以上、１個のモータドライバへの転送データ数が１６×１６ビットの場合を説明したが、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆからＤＭＡコントローラ６３へのデータ転送単位や、ＤＭＡコントローラ６３から送信ＦＩＦＯへのデータ転送単位に整合しない場合には、転送単位に整合するよう適宜なダミーデータDUMMY を付加すれば良い。 A case where the number of data transferred to one motor driver is 16×16 bits has been described above. If it does not match the data transfer unit, appropriate dummy data DUMMY may be added so as to match the transfer unit.
また、図１３では、３線伝送方式について使用したが、ランプドライバの制御端子ＳＤＥＮを使用しない２線伝送方式を採用するのも好適である。この場合には、制御端子ＳＤＥＮを使用しないので、図１４（ａ）に示す通り、ＯＥｃ／ＯＥｄ信号は活用されない。 Also, in FIG. 13, the three-wire transmission system is used, but it is also preferable to adopt the two-wire transmission system that does not use the control terminal SDEN of the lamp driver. In this case, since the control terminal SDEN is not used, the OEc/OEd signals are not utilized as shown in FIG. 14(a).
この２線伝送方式では、伝送されるシリアルビット列が、図１４（ｃ）に示すビット態様のスタート条件を満たすと、各ランプドライバＤＲｉがアクティブ状態となる。但し、スタート条件（９ビット）、スレーブアドレス（８ビット）、レジスタアドレス（８ビット）、設定データ（８ビット）の区切り毎にBLANK ビットを出力する必要がある。そして、BLANK ビットの立ち上がりエッジで、各ビット列がランプドライバＤＲｉに把握され、３０個の内蔵レジスタの何れかにに設定データが取得される、 In this two-wire transmission method, each lamp driver DRi becomes active when the transmitted serial bit string satisfies the start condition of the bit mode shown in FIG. 14(c). However, it is necessary to output a BLANK bit for each division of the start condition (9 bits), slave address (8 bits), register address (8 bits), and setting data (8 bits). At the rising edge of the BLANK bit, each bit string is grasped by the lamp driver DRi, and the setting data is acquired in any of the 30 built-in registers.
この２線伝送方式の動作態様でも、先頭の内蔵レジスタのレジスタアドレスを送信した後は、レジスタアドレスが内部動作によって自動的にインクリメントされるので、一個のランプドライバＤＲの全ての内蔵レジスタ（３０個）に設定データを設定するには、１０＋９＋９＋９×３０＝２９８ビットのシリアルデータの送信が必要となる。このように２線伝送方式の場合には、１個のランプドライバＤＲへの送信データ数が、スタートビット（９ビット）と、BLANK ビットの分だけ増加するが、複数のランプドライバに対して、一気にシリアルデータの伝送を終えることができる利点がある。 Even in this two-wire transmission mode of operation, after the register address of the leading built-in register is transmitted, the register address is automatically incremented by an internal operation. ) requires transmission of 10+9+9+9×30=298-bit serial data. Thus, in the case of the two-wire transmission method, the number of data transmitted to one lamp driver DR increases by the start bit (9 bits) and the BLANK bit. There is an advantage that the transmission of serial data can be finished at once.
すなわち、３線伝送方式の場合には、１個のランプドライバＤＲへの２５６ビットのシリアル伝送毎に、ＯＥ信号を出力し直す必要があるが、２線伝送方式では、Ｎ個のランプドライバＤＲ１～ＤＲｎに対して、合計２９８×Ｎビットのデータを一気に出力することができるので、ホストＣＰＵ５０の制御負担が軽減される。
That is, in the case of the three-wire transmission method, it is necessary to re-output the OE signal every time 256 bits are serially transmitted to one lamp driver DR. A total of 298×N bits of data can be output to DRn at once, so the control load on the
図１４（ｄ）は、ＬＥＤ駆動モードで機能するシリアルポート５５のチャネル＃Ｃや＃Ｄにおいて、例えば、３２個のランプドライバＤＲ１～ＤＲ３２を駆動する場合を図示しており、合計９５３６ビットのデータが、１サンプルを構成する１６ビット毎に、５９６個のサンプルデータとして、シリアル伝送される状態を示している。
FIG. 14(d) shows a case where, for example, 32 lamp drivers DR1 to DR32 are driven in channels #C and #D of the
この実施例の場合、１サンプルは、ＤＭＡ転送の転送単位に一致しており（図１１（ａ）参照）、ＤＭＡコントローラ６３からシリアルポート５５の送信ＦＩＦＯへの転送回数が５９６回である。なお、２線伝送方式では、ＯＥｃ／ＯＥｄ信号を活用しないことは先に説明した通りである。
In this embodiment, one sample corresponds to the transfer unit of DMA transfer (see FIG. 11(a)), and the number of transfers from the DMA controller 63 to the transmission FIFO of the
以上、シリアルポート５５のチャネル＃Ｃや＃Ｄを、ＬＥＤ駆動モードで機能させる場合について説明したが、特に限定されず、ＳＰＩ通信モードを使用することもできる。図１４（ｅ）は、シリアルポート５５のチャネル＃Ｃや＃Ｄを、ＳＰＩ通信モードで機能させ、例えば、１０個のランプドライバＤＲ１～ＤＲ１０を駆動する場合を図示している。
Although the case where the channels #C and #D of the
この場合には、シリアル伝送すべき全データ数は、２９８×１０ビットであるが、ＤＭＡコントローラ６３からシリアルポート５５の送信ＦＩＦＯへの転送単位が１６ビットであるので、１２ビットのダミービットDUMMY を付加して、合計２９９２ビットとしている。
In this case, the total number of data to be serially transmitted is 298.times.10 bits, but since the transfer unit from the DMA controller 63 to the transmission FIFO of the
そして、ＤＭＡコントローラ６３からシリアルポート５５の送信ＦＩＦＯに対して、１８７回（＝２９９２／１６）のデータ転送が繰り返されつつ、合計２９９２ビットのシリアル伝送が一気に実行される。以上の通り、ダミービットDUMMY を付加することで、ランプドライバＤＲの配置個数に拘らず、シリアルポート５５の送信ＦＩＦＯへのＤＭＡ転送を活用したシリアル伝送が可能となる。なお、この点は、ＬＥＤ駆動モードであるか、ＳＰＩ通信モードであるかを問わない。また、ダミービットDUMMY は、スタート条件を満たさないビット列であれば任意である。
Then, while data transfer is repeated 187 times (=2992/16) from the DMA controller 63 to the transmission FIFO of the
以上、演出制御部２２の回路構成や回路動作を中心に説明したので、続いて、図１５～図１６に基づいて、演出制御部２２の制御動作について説明する。演出制御部２２の処理は、電源投入後に実行されるメイン処理（図１５（ａ））と、主制御部２１から制御コマンドＣＭＤを受けると起動される受信割込み処理（図１５（ｂ）と、１ｍＳ毎に繰り返し起動されるタイマ割込み処理（図６（ａ））と、を有して構成されている
Since the circuit configuration and circuit operation of the
図１５（ａ）は、電源投入後のホストＣＰＵ５０の動作を示しており、先ず、複合チップ４０の内蔵レジスタについて初期設定処理を実行して、その後の演出制御の準備を完了させる（ＳＴ１０）。図１５（ｂ）は、初期設定処理の一部を図示したものであり、先ず、ＤＭＡコントローラ６３（チャネル＃０）を使用して、外付けＲＯＭ４２に保存されている音声データＳＮＤを、ＤＤＲメモリ４１にＤＭＡ転送している。
FIG. 15(a) shows the operation of the
具体的には、図１０（ａ）に関して説明した通りであり、音声データＳＮＤのＤＭＡ転送について、先ず、ＤＭＡの使用チャンネルとしてＤＭＡチャネル＃０を特定すると共に、ＭＤＡ転送に必要な動作パラメータをＤＭＡコントローラ６３の該当レジスタに設定する（ＳＴ１）。設定される動作パラメータには、（１）外付けＲＯＭ４２における転送元の先頭アドレス、（２）転送元からＤＭＡコントローラ５３に対する一回の読出しサイズ（バイト長）、（３）外付けＲＯＭ４２からＤＭＡコントローラ５３へのＲＥＡＤ転送回数、（４）ＤＤＲメモリ４１における転送先の先頭アドレス、（５）ＤＭＡコントローラ５３から転送先に対する一回の書込みサイズ（バイト長）、（６）ＤＭＡコントローラ５３からＤＤＲメモリ４１へのＷＲＩＴＥ転送回数が含まれている。
Specifically, as described with reference to FIG. 10(a), for DMA transfer of audio data SND, first,
次に、ホストＣＰＵ５０は、ＤＭＡコントローラ５３の該当レジスタに動作開始を指示すると（ＳＴ２）、その後は、ステップＳＴ１の処理で設定した動作条件でＤＭＡ転送が開始され、転送元と転送先のアドレスが適宜に更新されつつ、読出しサイズと書込みサイズの転送動作が繰り返される。
Next, when the
このＤＭＡ転送に、ホストＣＰＵ５０が関与する必要はないので、続いて、外付けＲＯＭからＣＧデータの先読み動作（プリロード）を実行する場合には、ホストＣＰＵ５０は、ＶＤＰコントローラ６０の該当レジスタにその旨を設定する（ＳＴ２）。次に、ホストＣＰＵ５０は、サウンドエンジン５２に対して、定期ＳＡＣ動作を指示する（ＳＴ４）。
The
先に説明した通り、本実施例で実行される定期ＳＡＣ動作は、マルチエフェクタ８５におけるイコライザ機能やコンプレッサ機能を繰り返し再設定する動作であり、ステップＳＴ４の設定を受けたサウンドエンジン５２は、この後、３２／４８×５１２ｍＳ毎に音質設定動作を繰り返すことになる。なお、サウンドエンジン５２には複数のシンプルアクセスコントローラＳＡＣが内蔵されているので、複数種類の定期ＳＡＣ動作を設定するのも好適である。 As described above, the regular SAC operation executed in this embodiment is an operation for repeatedly resetting the equalizer function and compressor function of the multi-effector 85. After receiving the setting in step ST4, the sound engine 52 , the tone quality setting operation is repeated every 32/48×512 mS. Since the sound engine 52 incorporates a plurality of simple access controller SACs, it is also preferable to set a plurality of types of regular SAC operations.
初期設定処理（ＳＴ１０）には、その他、バンクフリップ周期（１／３０秒）など、ＶＤＰコントローラ６０に関する動作パラメータの設定（ＳＴ５）が含まれているが、これらについては、図１７～図１９に関連して後述する。そして、最後に、電源投入後に開始される初期演出用の演出シナリオを特定して初期処理が終了する（ＳＴ６）。
The initial setting process (ST10) also includes the setting of operating parameters (ST5) related to the
このような初期設定処理（ＳＴ１０）が終わると、その後は、バンクフリップ周期（１／３０秒）毎に、ステップＳＴ１１～ＳＴ２０の処理が無限ループ状に繰り返し実行される。そして、この無限ループ処理（ステップＳＴ１１～ＳＴ２０）の間に、主制御部２１から制御コマンドＣＭＤを受けることがあり、この場合には、受信割込み処理として、図１５（ｂ）の処理が実行される。
After such initialization processing (ST10) is completed, the processing of steps ST11 to ST20 is repeatedly executed in an infinite loop every bank flip cycle (1/30 second). During this infinite loop processing (steps ST11 to ST20), the control command CMD may be received from the
受信割込み処理では、受信した制御コマンドＣＭＤが、先ず、受信バッファに格納される（ＳＴ２２）。そして、格納された制御コマンドＣＭＤは、無限ループ処理のステップＳＴ１９の処理で読み出され、制御コマンドＣＭＤに基づいた演出動作が開始される。また、制御コマンドＣＭＤが抽選処理の結果を当選状態と特定している場合（ＳＴ２３）には、その当選情報を時刻情報と共に、液晶ＩＦ基板２５に配置されている不揮発性メモリ２６に記憶する（ＳＴ２４）。
In the reception interrupt process, the received control command CMD is first stored in the reception buffer (ST22). Then, the stored control command CMD is read out by the process of step ST19 of the infinite loop process, and the effect operation based on the control command CMD is started. Further, when the control command CMD specifies that the result of the lottery process is a winning state (ST23), the winning information is stored in the
なお、設定キーＳＥＴが操作されたことを示す制御コマンドＣＭＤを受けた場合には、不揮発性メモリ２６に記憶されている遊技実績履歴を、表示装置ＤＳＰ１に画面表示する履歴表示動作を起動させる。具体的には、履歴表示用の指令フラグＦＧを１にセットする（ＳＴ２５）。
When the control command CMD indicating that the SET key SET is operated is received, the game performance history stored in the
この指令フラグＦＧは、ステップＳＴ１９の処理で参照され、ステップＳＴ２０などの処理を経て、必要な画像制御動作が実行される。また、この画像制御動作中に、初期化スイッチＳＷが操作されたことを示す制御コマンドＣＭＤを受けた場合には、指令フラグＦＧが２にセットされ、その後、チャンスボタン１１の押下を条件に、不揮発性メモリ２６の記憶内容を全て消去する。なお、チャンスボタンの押下は、１ｍＳ毎のタイマ割込み処理において、リアルタイムに把握される（図１６のＳＴ４２）。
This command flag FG is referred to in the processing of step ST19, and necessary image control operations are executed through the processing of step ST20 and the like. Also, during this image control operation, when a control command CMD indicating that the initialization switch SW has been operated is received, the command flag FG is set to 2, and then, on condition that the
続いて、図１５（ａ）の無限ループ処理について説明する。無限ループ処理では、先ず、ステップＳＴ６の処理や、ステップＳＴ１９の処理で特定された演出シナリオに基づいて、画像演出用の処理（ＳＴ１１）が実行されるが、このコマンドリスト処理については、図１７において後述する。 Next, the infinite loop processing of FIG. 15(a) will be described. In the infinite loop processing, first, processing for image rendering (ST11) is executed based on the processing of step ST6 and the rendering scenario specified in the processing of step ST19. will be described later.
次に、演出開始からの経過時間と、ステップＳＴ２０の処理で更新された演出シナリオとを対比して、音声演出の更新タイミングか否かが判定され（ＳＴ１２）、音声演出の更新タイミングに達している場合には、音声コマンド列を、図５や図９に示す中継バッファ８２に書き込む（ＳＴ１３）。なお、この実施例では、音声コマンドリストＳＬＴを使用しないので、ホストＣＰＵ５０が中継バッファ８２（ＭＣＲ，ＭＣＤ）を直接ＷＲＩＴＥアクセスする。
Next, the elapsed time from the start of the presentation is compared with the presentation scenario updated in the process of step ST20 to determine whether or not it is time to update the voice presentation (ST12). If so, the voice command string is written in the
先に説明した通り、音声コマンドは、サウンドエンジン５２のコマンドレジスタＲＧｉのレジスタ番号（１バイト）と、そのレジスタＲＧｉへの設定値（１バイト）を一組とする２バイト長である。そして、図９に関して説明した通り、ホストＣＰＵ５０は、レジスタ番号を含んだ４バイト長を第１中継レジスタＭＣＲに書込むと共に、設定値を含んだ４バイト長を第２中継レジスタＭＣＤに書込む。
As described above, the voice command has a 2-byte length consisting of a register number (1 byte) of the command register RGi of the sound engine 52 and a set value (1 byte) for the register RGi. Then, as described with reference to FIG. 9, the
すると、中継レジスタ８２から抽出された２バイト長（レジスタ番号＋設定値）は、自動的に音声コマンドＦＩＦＯに蓄積されるので（図９参照）、ホストＣＰＵ５０は、一群の音声コマンド（音声コマンド列）を、同じ中継レジスタ８２に繰り返し書込めば良いことなる。先に説明した通り、音声コマンドＦＩＦＯに蓄積された音声コマンド列は、サウンドエンジン５２の動作周期（３２／４８ｍＳ）毎に、図８に示すＳＣＭ（サウンドコントールモジュール）８１によってＦＩＦＯ方式で読み出され、コマンドレジスタＲＧｉへの設定動作が実行される。
Then, the 2-byte length (register number + set value) extracted from the
以上のようにして音声演出を進行させた後、ランプ演出の更新タイミングか否かが判定され（ＳＴ１４）、更新タイミングであれば、ホストＣＰＵ５０は、ランプ駆動データテーブルＬＭＰｃ，ＬＭＰｄの参照位置を更新する（ＳＴ１５）。なお、枠側と盤側のランプ演出の更新タイミングは必ずしも一致しないので、該当するランプ駆動データテーブルＬＭＰｃ／ＬＭＰｄの参照位置だけが更新される場合もある。また、図１１（ｂ）に示すような規則的な更新に限らず、特定のＬＥＤランプだけが点灯／消灯する場合があることも先に説明した通りである。 After proceeding with the sound effect as described above, it is determined whether or not it is time to update the lamp effect (ST14). (ST15). It should be noted that the update timings of the lamp effects on the frame side and the board side do not always match, so there are cases where only the reference position of the corresponding lamp driving data table LMPc/LMPd is updated. Moreover, as described above, not only the regular update as shown in FIG.
次に、ホストＣＰＵ５０は、ランプ駆動データテーブルＬＭＰｃ／ＬＭＰｄの参照位置で特定される一群のデータを、シリアルポート５５のチャネル＃Ｃ／＃Ｄからシリアル送信するべく各部を制御する（ＳＴ１６）。具体的な動作は、図１５（ｄ）に示す通りであり、ランプドライバＤＲ毎に、ランプ駆動データテーブルＬＭＰの参照位置を特定し（ＳＴ３３）、ＤＭＡ転送に関し、必要な動作パラメータをＤＭＡコントローラの該当レジスタに設定する（ＳＴ３４）。
Next, the
図１０（ｂ）に関し説明した通り、必要な動作パラメータには、（１）ランプ駆動データテーブルＬＭＰｃ／ＬＭＰｄにおける転送元の先頭アドレス、（２）転送元からＤＭＡコントローラ５３（＃１０／＃１１）に対する一回の読出しサイズ（実施例では３２バイト長）、（３）ランプ駆動データテーブルＬＭＰｃ／ＬＭＰｄからＤＭＡコントローラ５３（＃１０／＃１１）へのＲＥＡＤ転送回数（図１０（ｂ）では１回）、（４）シリアルポート５５のチャネル＃Ｃ／＃Ｄにおける転送先のアドレス（実施例では中継レジスタＩＴＭのアドレス）、（５）ＤＭＡコントローラ５３（＃１０／＃１１）から転送先に対する一回の書込みサイズ（実施例では２バイト）、（６）ＤＭＡコントローラ５３からシリアルポート５５のチャネル＃Ｃ／＃ＤへのＷＲＩＴＥ転送回数（図１０（ｂ）では１６回）が含まれている。 As described with reference to FIG. 10B, the necessary operating parameters include (1) the top address of the transfer source in the lamp drive data tables LMPc/LMPd, and (2) the transfer source to the DMA controller 53 (#10/#11). (3) the number of READ transfers from the lamp drive data tables LMPc/LMPd to the DMA controller 53 (#10/#11) (1 time in FIG. 10B); ), (4) the address of the transfer destination in channels #C/#D of the serial port 55 (the address of the relay register ITM in this embodiment), and (5) once from the DMA controller 53 (#10/#11) to the transfer destination. (6) the number of WRITE transfers from the DMA controller 53 to the channels #C/#D of the serial port 55 (16 in FIG. 10(b)).
また、ランプ駆動データのＤＭＡ転送に必要な動作パラメータには、図１０（ｂ）に関して説明したシリアルポート５５のチャネル＃Ｃ／＃Ｄの送信ＦＩＦＯと、ＤＭＡコントローラ５３（＃１０／＃１１）との間のHand Shake動作を実現する、送信ＦＩＦＯの蓄積データ量に関する閾値も含まれる。
Operation parameters required for DMA transfer of lamp driving data include the transmission FIFOs of channels #C/#D of
そして、ＤＭＡコントローラの該当レジスタに所定値を設定して、ＤＭＡコントローラ５３（＃１０／＃１１）の動作を開始させると共に（ＳＴ３４）、シリアルポート５５（チャネル＃Ｃ／＃Ｄ）の該当レジスタに所定値を設定することで、シリアル送信動作を開始させる（ＳＴ３５）。なお、図１５（ｄ）の実施例では、シリアルポート５５（チャネル＃Ｃ／＃Ｄ）は、ＬＥＤ駆動モードで起動するよう、予め、該当レジスタが設定される必要がある（ＳＴ３５）。 Then, a predetermined value is set in the corresponding register of the DMA controller to start the operation of the DMA controller 53 (#10/#11) (ST34), and the corresponding register of the serial port 55 (channel #C/#D) By setting a predetermined value, the serial transmission operation is started (ST35). In the embodiment of FIG. 15(d), the corresponding register needs to be set in advance so that the serial port 55 (channels #C/#D) is activated in the LED drive mode (ST35).
その後の動作は、図１３（ｄ）や、図１４（ｄ）に示す通りであり、シリアルポート５５（チャネル＃Ｃ／＃Ｄ）の送信ＦＩＦＯが空になるまで、シリアル送信処理が実行される。ホストＣＰＵ５０は、このシリアス送信処理に全く関与する必要がないので、その後、ホストＣＰＵ５０は、所定のステイタスレジスタを参照して、シリアルポート５５（チャネル＃Ｃ／＃Ｄ）の送信終了を待つことになる（ＳＴ３６）。
The subsequent operation is as shown in FIG. 13(d) and FIG. 14(d), and serial transmission processing is executed until the transmission FIFO of the serial port 55 (channel #C/#D) becomes empty. . Since the
先に説明した通り、ＬＥＤ駆動モードでは、一フレーム（実施例では１６サンプル＝２５６ビット）の単位でＯＥ信号が出力され、この一フレーム（２５６ビット）の処理で、一のランプドライバＤＲへのシリアル伝送処理が終わる。そこでホストＣＰＵは、全ての処理が終わったか否かを判定し（ＳＴ３７）、次のランプドライバＤＲへのシリアル伝送処理に移行すべき場合は、ステップＳＴ３３の処理を実行する。 As described above, in the LED drive mode, the OE signal is output in units of one frame (16 samples=256 bits in the embodiment), and processing of this one frame (256 bits) allows the signal to be sent to one lamp driver DR. Serial transmission processing ends. Therefore, the host CPU determines whether or not all the processes have been completed (ST37), and if the serial transmission process to the next lamp driver DR should be started, the process of step ST33 is executed.
以上、３線伝送方式におけるＬＥＤ駆動モードについて説明したが、２線伝送方式を採る場合には、シリアルポート５５（チャネル＃Ｃ／＃Ｄ）を、ＬＥＤ駆動モードで使用するか、ＳＰＩ通信モードで使用するかに拘らず、全てのランプドライバＤＲに対して、必要なシリアルデータを一気にシリアル伝送するので、ステップＳＴ３７の処理は不要である。 The LED drive mode in the 3-wire transmission system has been described above. Since necessary serial data is serially transmitted to all the lamp drivers DR at once regardless of whether they are used, the process of step ST37 is unnecessary.
但し、この場合には、ステップＳＴ３４の処理において、（２）転送元からＤＭＡコントローラ５３（＃１０／＃１１）に対する一回の読出しサイズや、（５）ＤＭＡコントローラ５３（＃１０／＃１１）から転送先に対する一回の書込みサイズが、例えば２バイト長とされる（図１０（ｃ）参照）。 However, in this case, in the process of step ST34, (2) the size of one read from the transfer source to the DMA controller 53 (#10/#11) and (5) the DMA controller 53 (#10/#11) The size of one write to the transfer destination is, for example, 2 bytes long (see FIG. 10(c)).
そして、この設定に対応して、図１４（ｄ）に示すＬＥＤ駆動モードのランプ駆動では、（３）ランプ駆動データテーブルＬＭＰｃ／ＬＭＰｄからＤＭＡコントローラ５３（＃１０／＃１１）へのＲＥＡＤ転送回数や、（６）ＤＭＡコントローラ５３からシリアルポート５５のチャネル＃Ｃ／＃ＤへのＷＲＩＴＥ転送回数が、各々、５９６回となり、全体で、２×５９６×８＝９５３６ビットとなる（図１０（ｃ）参照）。
Corresponding to this setting, in the lamp drive in the LED drive mode shown in FIG. and (6) the number of WRITE transfers from the DMA controller 53 to the channels #C/#D of the
なお、図１４（ｅ）に示すＳＰＩ通信モードのランプ駆動では、（３）ＲＥＡＤ転送回数と、（６）ＷＲＩＴＥ転送回数が、各々、１８７回となり、全体で、２×１８７×８＝２９９２ビットとなる（図１０（ｃ）参照）。 In the lamp driving in the SPI communication mode shown in FIG. 14(e), the number of (3) READ transfers and (6) the number of WRITE transfers are each 187, and the total is 2×187×8=2992 bits. (see FIG. 10(c)).
以上のようにして、ステップＳＴ１６の処理が終わると、次に、役物演出の更新タイミングか否かが判定される（ＳＴ１７）。そして、更新タイミングに達している場合には、モータ駆動データテーブルＭＯＴの参照位置が更新される（ＳＴ１８）。但し、役物演出の進行は、１ｍＳ毎のタイマ割込みで実行されるので（図１６）、ホストＣＰＵ５０は、次に、受信割込み処理で受信された制御コマンドを解析する（ＳＴ１９）。
After the process of step ST16 is completed as described above, it is next determined whether or not it is time to update the character effect (ST17). Then, when the update timing has arrived, the reference position of the motor drive data table MOT is updated (ST18). However, since the progress of the performance is executed by a timer interrupt every 1 ms (FIG. 16), the
そして、大当り抽選処理の結果を特定する変動パターンコマンドを受けた場合には、演出抽選などを経て、変動パターンコマンドの種類に応じた演出シナリオを特定する（ＳＴ１９）。なお、この演出シナリオは、画像演出、ランプ演出、役物演出、及び音声演出の全てを、演出進行の時間情報と共に一元的に特定するものである。 Then, when a variation pattern command specifying the result of the jackpot lottery process is received, an effect scenario corresponding to the type of the variation pattern command is specified through an effect lottery (ST19). Note that this production scenario identifies all of the image production, the lamp production, the character production, and the audio production in an integrated manner together with the time information of the progress of the production.
次に、演出開始からの経過時間に基づいて、演出シナリオの参照位置を更新した上で（ＳＴ２０）、バンクフリップを待つ（ＳＴ２１）。先に説明したように、本実施例では、バンプフリップタイミングを、表示装置の垂直同期信号の周期の２倍に設定しており、ステップＳＴ１１の実行開始から１／３０秒以内にステップＳＴ２０までの処理が終わっていれば良いので、ステップＳＴ１１～ＳＴ２０の処理を適宜に複雑化することができる。また、本実施例では、バンプフリップ後、直ちにコマンドリスト処理（ＳＴ１１）を実行して、画像コマンドリストを発行するので、ＶＤＰコントローラには、約１／３０秒の処理時間が確保されることになる。 Next, based on the elapsed time from the start of the presentation, the reference position of the presentation scenario is updated (ST20), and a bank flip is waited (ST21). As described above, in this embodiment, the bump flip timing is set to be twice the period of the vertical synchronization signal of the display device, and the steps up to step ST20 are completed within 1/30 second from the start of execution of step ST11. As long as the processing is completed, the processing of steps ST11 to ST20 can be appropriately complicated. Further, in this embodiment, the command list processing (ST11) is executed immediately after the bump flip and the image command list is issued. Become.
続いて、図１６に基づいて、タイマ割込み処理について説明する。タイマ割込み処理では、各種のセンサ信号を繰り返し取得すると共に、必要時には役物演出を進行させている。そこで、先ず、モータ駆動データを更新すべきか否かが判定される（ＳＴ３０）。そして、役物演出中でない場合には、ステップＳＴ３１～ＳＴ３６の処理がスキップされる。 Next, timer interrupt processing will be described with reference to FIG. In the timer interrupt process, various sensor signals are repeatedly acquired, and the performance of the character is progressed when necessary. Therefore, first, it is determined whether or not the motor drive data should be updated (ST30). Then, when the character object production is not being performed, the processing of steps ST31 to ST36 is skipped.
一方、何れか一以上の役物モータを移動させるべきタイミングであれば、先ず、シリアルポート５５のチャネル＃Ｅと＃ＦをＳＰＩ送信モードに設定する。なお、実際には、枠側のモータ駆動基板３７と、盤側のモータ駆動基板３０の何れか一方だけが動作する場合も多く、以下に説明するステップＳＴ３１～ＳＴ３７の処理が、モータ駆動基板３７かモータ駆動基板３０に関して、何れか一方だけに実行されるか、或いは、ステップＳＴ３１～ＳＴ３７の処理が２回繰り返される。
On the other hand, if it is the timing to move one or more accessory motors, first, channels #E and #F of the
但し、以下の説明では、便宜上、モータ駆動基板３７とモータ駆動基板３０の全てのモータドライバＤＶ～ＤＶが同期的に機能すると簡略化し、全てのモータドライバＤＶ～ＤＶが纏めて制御される仮想事例について説明を続けることにする。
However, in the following description, for the sake of convenience, all the motor drivers DV to DV of the
このような仮想事例においては、ホストＣＰＵ５０は、次に、パラレルポート５４から第１レベルの切換制御信号ＣＴＬｅ，ＣＴＬｆを出力する（ＳＴ３２）。これは、その後に出力されるシリアルクロックＳＣＫｅ，ＳＣＫｆの伝送先を、モータ駆動基板３７，３０に搭載されているモータドライバＤＶとするためである。
In such a hypothetical case,
次に、役物モータを歩進させるべきタイミングであれば、モータ駆動データテーブルＭＯＴｅ，ＭＯＴｆの参照位置を更新する（ＳＴ３３）。そして、モータ駆動データのＤＭＡ転送に必要な動作パラメータを、ＤＭＡコントローラ５３（＃１２／＃１３）の該当レジスタに設定する（ＳＴ３４）。 Next, when it is time to step the accessory motor, the reference positions of the motor drive data tables MOTe and MOTf are updated (ST33). Then, the operation parameters required for the DMA transfer of the motor drive data are set in the corresponding registers of the DMA controller 53 (#12/#13) (ST34).
ここで必要な動作パラメータには、（１）モータ駆動データテーブルＭＯＴｅ／ＭＯＴｆにおける転送元の先頭アドレス、（２）転送元からＤＭＡコントローラ５３（＃１２／＃１３）に対する一回の読出しサイズ（例えば２バイト長）、（３）モータ駆動データテーブルＭＯＴｅ／ＭＯＴｆからＤＭＡコントローラ５３（＃１２／＃１３）へのＲＥＡＤ転送回数、（４）シリアルポート５５のチャネル＃Ｅ／＃Ｆにおける転送先のアドレス（実施例では中継レジスタＩＴＭのアドレス）、（５）ＤＭＡコントローラ５３（＃１２／＃１３）から転送先に対する一回の書込みサイズ（例えば２バイト）、（６）ＤＭＡコントローラ５３からシリアルポート５５のチャネル＃Ｅ／＃ＦへのＷＲＩＴＥ転送回数が含まれている。
The necessary operating parameters here include (1) the start address of the transfer source in the motor drive data tables MOTe/MOTf, (2) the size of one read from the transfer source to the DMA controller 53 (#12/#13) (for example, 2 byte length), (3) the number of READ transfers from the motor drive data table MOTe/MOTf to the DMA controller 53 (#12/#13), (4) the address of the transfer destination in the channel #E/#F of the serial port 55 (address of relay register ITM in this embodiment), (5) size of one write from DMA controller 53 (#12/#13) to transfer destination (for example, 2 bytes), (6) address of
また、モータ駆動データのＤＭＡ転送に必要な動作パラメータには、図１０（ｂ）に関して説明したシリアルポート５５のチャネル＃Ｅ／＃Ｆの送信ＦＩＦＯと、ＤＭＡコントローラ５３（＃１２／＃１３）との間のHand Shake動作を実現する、送信ＦＩＦＯの蓄積データ量に関する閾値も含まれる。
The operation parameters necessary for DMA transfer of motor drive data include the transmission FIFOs of channels #E/#F of
以上の動作パラメータを設定した後、ホストＣＰＵ５０は、ＤＭＡコントローラ５３（＃１２／＃１３）を起動させると共に（ＳＴ３４）、シリアルポート５５のチャネル＃Ｅ／＃Ｆのシリアル送信を開始させる（ＳＴ３５）。すると、その後は、ＤＭＡコントローラ５３（＃１２／＃１３）のHand Shake動作に基づき、チャネル＃Ｅ／＃Ｆの送信ＦＩＦＯにモータ駆動データが転送され、シリアル送信動作が繰り返される。
After setting the above operating parameters, the
そこで、ホストＣＰＵ５０は、所定のステイタスレジスタを参照して、全てのモータ駆動データが転送され終わるのを待つ（ＳＴ３６）。そして、送信完了が確認されたタイミングで、ホストＣＰＵ５０は、パラレルポート５４を通して各モータドライバに対してラッチパルスＬＴｅ，ＬＴｆを出力する（ＳＴ３７）。モータドライバＤＶ１～ＤＶｎは、ラッチパルスＬＴｅ，ＬＴｆを受けることで、取得したモータ駆動データを、役物モータＭ１～Ｍｎに出力するので、役物モータＭ１～Ｍｎが歩進することになる（図１２（ａ）、図１２（ｂ）参照）。
Therefore, the
以上の処理が終わると、ホストＣＰＵ５０は、シリアルポート５５のチャネル＃Ｅと＃Ｆを、ＳＰＩ受信モードに設定すると共に（ＳＴ３８）、パラレルポート５４から第２レベルの切換制御信号ＣＴＬｅ，ＣＴＬｆを出力する（ＳＴ３９）。これは、その後に出力されるクロック信号の伝送先を、モータ駆動基板３７，３０に搭載されている信号取得回路ＧＥＴ，ＧＥＴとするためである。
When the above processing is completed, the
役物モータの駆動動作（ＳＴ３０～ＳＴ３７）の場合とは異なり、以下に説明するシリアル受信処理は、役物演出中であるか否かを問わず、１ｍＳ毎に、必ず実行される。そのため、本実施例では、信号取得回路ＧＥＴ，ＧＥＴに供給されている各種のセンサ信号を、ほぼリアルタイムに把握できることになる。 Unlike the case of the driving operation of the role product motor (ST30 to ST37), the serial reception process described below is always executed every 1 ms regardless of whether or not the role product is being produced. Therefore, in this embodiment, various sensor signals supplied to the signal acquisition circuits GET, GET can be grasped almost in real time.
ステップＳＴ３９の処理が終われば、ホストＣＰＵ５０は、パラレルポート５４を通して、各信号取得回路ＧＥＴ，ＧＥＴに対して、取得パルスＬＴｅ，ＬＴｆを出力する（ＳＴ４０）。図１２（ｃ）に関して説明した通り、信号取得回路ＧＥＴ，ＧＥＴは、取得パルスＬＴｅ，ＬＴｆに基づいて、各種のセンサ信号ＳＮｉ，ＳＮｊを取得することになる。
After completing the process of step ST39, the
そこで、次に、ホストＣＰＵ５０は、シリアルポート５５（チャネル＃Ｅと＃Ｆ）のシリアル入力処理を開始させる（ＳＴ４１）。具体的には、図１６（ｂ）に示す通りであり、先ず、出力すべきシリアルクロックＳＣＫｅ，ＳＣＫｆの個数を特定した上で（ＳＴ４３）、１ビットのダミーデータを、シリアルポート５５（チャネル＃Ｅと＃Ｆ）の送信シフトレジスタに書込む（ＳＴ４４）。
Therefore, next, the
すると、この書込み動作を契機として、シリアルポート５５（チャネル＃Ｅと＃Ｆ）からは、指定された個数のシリアルクロックＳＣＫｅ，ＳＣＫｆの出力動作が開始される。図１２（ｄ）に関し説明した通り、信号取得回路ＧＥＴ，ＧＥＴは、シリアルクロックＳＣＫｅ，ＳＣＫｆに同期して、センサ信号ＳＮｉ，ＳＮｊを１ビット毎に転送するので、シリアルポート５５（チャネル＃Ｅと＃Ｆ）では、これを取得することになる。なお、シリアル受信されたセンサ信号は、１バイト又は２バイト単位で、チャネル＃Ｅと＃Ｆの受信バッファに一時保存される。 Triggered by this write operation, the serial port 55 (channels #E and #F) starts outputting the specified number of serial clocks SCKe and SCKf. As described with reference to FIG. 12(d), the signal acquisition circuits GET, GET transfer the sensor signals SNi, SNj bit by bit in synchronization with the serial clocks SCKe, SCKf. #F) will get this. The serially received sensor signal is temporarily stored in the reception buffers of channels #E and #F in units of 1 byte or 2 bytes.
そして、指定された個数のシリアルクロックＳＣＫｅ，ＳＣＫｆの出力処理の完了は、シリアルポート５５（チャネル＃Ｅと＃Ｆ）の該当ステイタスレジスタによって確認されるので（ＳＴ４５）、シリアル受信処理の完了を把握したホストＣＰＵ５０は、受信バッファに一時保存されたセンサ信号ＳＮｉ，ＳＮｊを、所定のバッファ領域に転記する（ＳＴ４２）。そして、バッファ領域に転記されたセンサ信号ＳＮｉ，ＳＮｊは、その後の画像演出、音声演出、役物演出において適宜に活用されることになる。
Completion of the output processing of the specified number of serial clocks SCKe and SCKf is confirmed by the corresponding status register of the serial port 55 (channels #E and #F) (ST45), so that the completion of the serial reception processing is grasped. The
続いて、図１７に基づいて、画像演出用のコマンドリスト処理（ＳＴ１１）について説明する。図１７（ａ）は、コマンドリストをＤＤＲメモリ４１に発行する場合の画像制御を説明するフローチャートであり、画像演出に関する初期設定処理（ＳＴ１０）についても補足的に記載している。なお、この実施例では、プリローダを使用しないので、図１５（ｃ）のステップＳＴ３の処理は実行されない。
Next, based on FIG. 17, the command list processing (ST11) for image effects will be described. FIG. 17(a) is a flowchart for explaining image control when a command list is issued to the
以上を踏まえて説明すると、ホストＣＰＵ５０は、電源投入後の初期設定処理（ＳＴ１０）として、バンクフリップ周期を１／３０秒とするべく、ＶＤＰコントローラ６０の該当レジスタに、所定の設定値を書込む（ＳＴ５０）。また、画像コマンドリストＬＴの開始アドレスを設定する（ＳＴ５１）。
Based on the above description, the
先に説明した通り、本実施例では、画像コマンドリストＬＴを、コマンドメモリ５６や、内蔵ＤＲＡＭ５７や、ＤＤＲメモリ４１に発行することもできるが、基本的な発行先は、必ず、画像コマンドバッファ７１としている。
As described above, in this embodiment, the image command list LT can be issued to the
そこで、ホストＣＰＵ５０は、画像コマンドリストＬＴの発行先を規定する該当レジスタに、画像コマンドバッファ７１の先頭アドレスに関するＣＢＡ情報とＣＢＭ情報を設定し（ＳＴ５１）、これに続いて、コマンドリストの処理開始を、該当レジスタに許可設定する（ＳＴ５２）。なお、ＣＢＭ情報は、画像コマンドリストの発行先が、画像コマンドバッファ（内蔵レジスタ）７１であるか、或いは、メインメモリ５６、内蔵ＤＲＡＭ５７、ＤＤＲメモリ４１、又は外付けＲＯＭ４２の何れかであるかを特定するメモリ情報であり、ＣＢＡ情報とは、特定されたメモリにおける相対アドレス値である。
Therefore, the
以上の設定処理（ＳＴ５０～ＳＴ５２）の結果、その後、バンクフリップが生じる毎に、ＶＤＰコントローラ６０などの動作が初期化され、ホストＣＰＵ５０が画像コマンドバッファ７１に発行した画像コマンドリストＬＴについて、ＣＢＡ情報／ＣＢＭ情報に基づいて、ＶＤＰコントローラ６０による読出し動作が繰り返されることになる。
As a result of the above setting processing (ST50 to ST52), the operation of the
次に、ホストＣＰＵ５０は、今サイクルの画像コマンドリストＬＴを作成する（ＳＴ５３）。この画像コマンドリストＬＴは、画像演出の進行に応じて種々変化するが、何れの場合も、図１７（ｂ）に示す通り、バンクフリップ待ちを意味するWAIT_BANKFLIP 命令で終了する。
Next, the
ところで、この画像コマンドリストＬＴの途中には、JUMP_DDR命令が記載されている場合がある。ここで、JUMP_DDR命令は、その後に処理を移行すべきＤＤＲメモリ４１の先頭アドレスと、先頭アドレス以降に記載されている画像コマンドリストＬＴ’（以下、補助リストＬＴ’と称する）のデータサイズを特定したＪＵＭＰ命令であり（図１７（ｃ）参照）、実質的には、RETURN命令を記載する必要のないSUBROUTINE_CALL 命令を意味する。なお、以下に説明するJUMP_BUFa 命令や、JUMP_BUFb 命令や、JUMP_CFIFO命令についても同様であり、ゼロの場合も含むデータサイズを特定して、ＪＵＭＰ先アドレスを具体的に特定している。
By the way, a JUMP_DDR command may be written in the middle of this image command list LT. Here, the JUMP_DDR instruction specifies the start address of the
この補助リストＬＴ’は、画像演出の進行に拘らず、一定期間、繰り返される処理を記載したものであり、演出進行の所定タイミングで、ＤＤＲメモリ４１に発行された後は、JUMP_DDR命令を経由して、繰り返し読み出されるようになっている。また、その後のタイミングで、ＤＤＲメモリ４１に新たに発行された補助リストＬＴ’についても、JUMP_DDR命令を経由して、繰り返し読み出されるようになっている。
This auxiliary list LT' describes processes that are repeated for a certain period of time regardless of the progress of the image rendering. are read out repeatedly. Further, at the subsequent timing, the auxiliary list LT' newly issued to the
したがって、ステップＳＴ５３の処理では、画像コマンドリストＬＴの作成に加えて、補助リストＬＴ’が作成される場合や、作成した画像コマンドリストＬＴにJUMP_DDR命令が記載されている場合がある。何れにしても、ステップＳＴ５３に続いて、ホストＣＰＵ５０は、コマンドバッファ７１に画像コマンドリストＬＴを発行し、必要に応じて、ＤＤＲメモリ４１に補助リストＬＴ’を発行して（ＳＴ５４）、今サイクルの処理を終え、次回のバンクフリップを待つことになる（ＳＴ２１）。
Therefore, in the process of step ST53, in addition to the creation of the image command list LT, there are cases where an auxiliary list LT' is created, and a JUMP_DDR instruction is described in the created image command list LT. In any case, after step ST53, the
一方、ＶＤＰコントローラ６０は、今サイクルに発行された画像コマンドリストＬＴを、画像コマンドバッファ７１から順番に読出し、ＣＧデータデコーダ６２やレンダリングエンジン６１を機能させて、表示装置ＤＳ１，ＤＳ２の各一フレームを特定する画像データをフレームバッファＦＢの描画バンクに完成させる。そして、WAIT_BANKFLIP 命令に基づき、次回のバンクフリップを待つ。先に説明した通り、次回のバンクフリップでは、フレームバッファＦＢの描画バンクと表示バンクが切換るので、今回完成させた画像データは、次回のバンクフリップ後に表示装置ＤＳ１，ＤＳ２に表示されることになる。
On the other hand, the
以上の通り、図１７（ａ）の実施例では、画像演出進行の一定期間、繰り返し使用される処理を、補助リストＬＴ’に記載してＤＤＲメモリ４１に保存し、画像演出の進行に対応して、反復して活用するので、画像コマンドリストＬＴを作成するホストＣＰＵの制御負担が軽減される。なお、ここでは、ＤＤＲメモリ４１を例示したが、ＤＤＲメモリ４１に替えて、コマンドメモリ５６や、内蔵ＤＲＡＭ５７や、外付けＲＯＭ４２を使用しても良いのは先に説明した通りである。なお、外付けＲＯＭ４２には、固定的な補助リストＬＴ’が予め記憶されている必要がある。
As described above, in the embodiment shown in FIG. 17(a), the processing that is repeatedly used for a certain period of time during the progress of the image presentation is recorded in the auxiliary list LT' and stored in the
以上、発行した画像コマンドリストＬＴが、そのサイクルで読み出される実施例について説明したが、ＶＤＰコントローラ６０に対する処理時間を確保するため、図６に示した動作を実行する場合について図１７（ｂ）に基づいて説明する。 An embodiment in which the issued image command list LT is read out in that cycle has been described above. will be explained based on
この場合には、初期設定処理（ＳＴ１０）においてコマンドメモリ５６に、一対のバッファ領域（ＢＵＦａ，ＢＵＦｂ）を確保する必要がある（ＳＴ５１’）。なお、バンクフリップ周期を１／３０秒に設定すること（ＳＴ５０）、画像コマンドリストＬＴの発行先として、画像コマンドバッファ７１の先頭アドレスを設定すること（ＳＴ５１）、及び、コマンドリストの処理開始を許可設定すること（ＳＴ５２）については、図１７（ａ）の場合と同じである。
In this case, it is necessary to secure a pair of buffer areas (BUFa, BUFb) in the
以上の処理が終われば、ホストＣＰＵ５０は、先ず、今サイクルで参照されるバッファ領域ＢＵＦａ／ＢＵＦｂに関して、今サイクルの画像コマンドリストＬＴを作成し、これを画像コマンドバッファ７１に発行する（ＳＴ５６）。この画像コマンドリストＬＴは、図６の説明では、制御コマンドリストＬＴｃと称したものであり、今回参照されるべきコマンドメモリ５６のバッファ領域を特定したＪＵＭＰ命令（JUMP_BUFa ／JUMP_BUFb ）と、バンクフリップ待ち命令（WAIT_BANKFLIP ）だけが記載されものである。
After the above processing is completed, the
ステップＳＴ５６の処理によって画像コマンドバッファ７１に発行された画像コマンドリストＬＴ（制御コマンドリストＬＴｃ）は、ＶＤＰコントローラ７１によって、直ちに読み出され、前回サイクルで発行済みの画像コマンドリストＬＴの処理が開始される（図５参照）。したがって、ＶＤＰコントローラ７１に、十分な処理時間が確保される意味において、図１７（ｂ）の処理は、図１７（ａ）の処理より優れている。 The image command list LT (control command list LTc) issued to the image command buffer 71 by the processing of step ST56 is immediately read by the VDP controller 71, and processing of the image command list LT issued in the previous cycle is started. (see Figure 5). Therefore, the processing of FIG. 17B is superior to the processing of FIG.
次に、ホストＣＰＵ５０は、次サイクルで処理される画像コマンドリストＬＴを作成する（ＳＴ５７）。なお、図５に関し説明した通り、この画像コマンドリストＬＴの最終行は、画像コマンドバッファ７１のWAIT_BANKFLIP 命令への復帰を意味するＪＵＭＰ命令（JUMP_CFIFO）である。
Next, the
次に、ホストＣＰＵ５０は、画像コマンドリストＬＴの発行先をトグル的に切換え（ＳＴ５８）、その発行先に、ステップＳＴ５７の処理で作成した画像コマンドリストＬＴを発行する（ＳＴ５９）。すなわち、一対のバッファ領域（ＢＵＦａ，ＢＵＦｂ）の先頭アドレスの何れか一方を、今回の画像コマンドリストＬＴの発行先として選択し（ＳＴ５８）、選択されたバッファ領域に画像コマンドリストＬＴを発行する（ＳＴ５９）。
Next, the
なお、トグル的に切換えられたバッファ領域は、次サイクルのステップＳＴ５６の処理で使用される（図５参照）。また、ステップＳＴ５９の処理で発行された画像コマンドリストＬＴが実効化されるのは、次サイクルである。そして、その後の処理は、図１７（ａ）の場合と同じであり、他の必要な処理（ＳＴ１２～ＳＴ２０）を実行した後、次回のバンクフリップを待つことになる（ＳＴ２１）。 It should be noted that the toggled buffer area is used in the processing of step ST56 in the next cycle (see FIG. 5). Also, the image command list LT issued in the process of step ST59 is executed in the next cycle. The subsequent processing is the same as in the case of FIG. 17(a), and after executing other necessary processing (ST12 to ST20), it waits for the next bank flip (ST21).
続いて、図７に関し先に説明した動作を実現する制御動作について、図１８（ａ）に基づいて説明する。なお、この実施例では、プリローダを機能させるので、図１５（ｃ）のステップＳＴ３の処理が実行される。また、以下に説明する画像コマンドリストＬＴには、プリロード転送を指示する特別なデコードコマンドＤＣｐが記載されている。 Next, a control operation for realizing the operation described above with reference to FIG. 7 will be described with reference to FIG. 18(a). In this embodiment, since the preloader is activated, the processing of step ST3 in FIG. 15(c) is executed. Also, the image command list LT described below describes a special decode command DCp that instructs preload transfer.
そして、図１７の実施例と同様、バンクフリップ周期を１／３０秒に設定するが（ＳＴ６０）、ＤＤＲメモリ４１に、画像コマンドリストＬＴを一時保存すための適当個数のリストバッファＴＧ（＃０，＃１，・・・，＃Ｎ）が確保される必要がある（ＳＴ６１）。なお、図７では、リストバッファＴＧを、ＢＵＦａ、ＢＵＦｂ、ＢＵＦｃと表記しているが、図１８（ｃ）には、リストバッファＴＧの個数ＮがＮ＝２のトリプルバッファＴＧについて、＃０，＃１，＃２と図示している。なお、この実施例では、図１７のステップＳＴ５１、及びステップＳＴ５２の処理が、初期設定時において実行されることはなく、定常処理において個々的に実行される。 17, the bank flip period is set to 1/30 seconds (ST60), and an appropriate number of list buffers TG (#0 , #1, . . . , #N) must be secured (ST61). In FIG. 7, the list buffers TG are denoted by BUFa, BUFb, and BUFc. They are shown as #1 and #2. In this embodiment, the processes of steps ST51 and ST52 in FIG. 17 are not executed at the time of initial setting, but are individually executed during normal processing.
定常処理では、最初に、WAIT_BANKFLIP コマンドのみで構成された画像コマンドリストである制御コマンドリストＬＴｃを、コマンドバッファ７１に発行する（ＳＴ６２）。次に、ホストＣＰＵ５０は、今サイクルで実効化されるべき画像コマンドリストＬＴについて、コマンドリスト開始アドレス（つまり、画像コマンドリストＬＴの先頭アドレス）を設定する（ＳＴ６３）。
In the steady process, first, a control command list LTc, which is an image command list composed only of WAIT_BANKFLIP commands, is issued to the command buffer 71 (ST62). Next, the
具体的には、メモリ種別を特定するＣＢＭ情報として、ＤＤＲメモリ４１であることを特定し、ＤＤＲメモリ４１における相対アドレスを特定するＣＢＡ情報として、該当するリストバッファＴＧの先頭アドレスを特定する。なお、このステップＳＴ６３の処理の容易化ため、リストバッファＴＧ（＃０，＃１，・・・，＃Ｎ）の先頭アドレスを記憶した先頭アドレスバッファ（図１８（ｃ）参照）が用意されており、この先頭アドレスバッファを順番に読み出すことで、ＣＢＡ／ＣＢＭ情報が特定される。
Specifically, the
そして、画像コマンドリストＬＴの処理開始を許可することで（ＳＴ６４）、ステップＳＴ６３で特定された先頭アドレス以降の画像コマンドリストＬＴの処理が開始される（図７参照）。例えば、ステップＳＴ６３の処理で、リストバッファＴＧ＃１が選択されている場合には、ＶＤＰコントローラ７１は、リストバッファＴＧ＃１に記載されている画像コマンドリストＬＴに基づいて、デコード及び描画の処理を実行し、JUMP_CFIFOの実行後、コマンドバッファ７１に格納されている制御コマンドリストＬＴｃのWAIT_BANKFLIP を実行して、バンクフリップを待つことになる（図１８（ｆ）参照）。
Then, by permitting the start of the processing of the image command list LT (ST64), the processing of the image command list LT after the top address specified in step ST63 is started (see FIG. 7). For example, when the list
次に、ホストＣＰＵ５０は、Ｎサイクル後に実効化されるべき画像コマンドリストＬＴを作成する（ＳＴ６５）。なお、この画像コマンドリストＬＴの最後は、常に、コマンドバッファ７１の制御コマンドリストＬＴｃのWAIT_BANKFLIP 命令への復帰を意味するＪＵＭＰ命令（JUMP CFIFO）が記載されている。
Next, the
次に、画像コマンドリストＬＴの発行先を更新し（ＳＴ６５）、そのリストバッファＴＧ（例えばＴＧ＃０）に、ステップＳＴ６４の処理で作成した画像コマンドリストＬＴを発行する（ＳＴ６６）。図７に関して説明した通り、ステップＳＴ６６の処理で、例えばリストバッファＴＧ＃０に発行された画像コマンドリストＬＴは、バンクフリップ後の次サイクルの処理で解釈され、デコードコマンドＤＣｐが検出された場合には、必要なＣＧデータを内蔵ＤＲＡＭ５７に確保されたプリロードバッファにプリロードする。そして、プリロードされたＣＧデータは、更にその次サイクルの処理で、ＣＧデータデコーダ６２によってデコードされ、レンダリングエンジン６１による描画動作に活用される。
Next, the issuing destination of the image command list LT is updated (ST65), and the image command list LT created in the process of step ST64 is issued to the list buffer TG (for example, TG#0) (ST66). As described with reference to FIG. 7, the image command list LT issued to, for example, the list
ホストＣＰＵ５０は、ステップＳＴ６６の処理に続いて、次回サイクルの表示画面を特定する画像コマンドリストＬＴを作成し、ステップＳＴ６６の処理で選択した発行先に発行する（ＳＴ６７）。なお、図７で説明した通り、この画像コマンドリストＬＴの最後には、JUMP_CFIFO命令が記載されている。したがって、JUMP_CFIFO命令の実行の後は、画像コマンドバッファ７１の先頭アドレスに記載されているWAIT_BANKFLIP 命令が実行されバンクフリップを待つことになる。以上の通り、この実施例では、プリロード処理を有効活用することで、表示装置の大型化や高画質化に効果的に対応することができる。
Following the process of step ST66, the
続いて、図１９に基づいて、サウンドエンジン５２を簡易制御モード（第２動作モード）で機能させる場合について説明する。先に説明した通り、簡易制御モードでは、ＶＤＰコントローラ７１が音声コマンドリストＳＬＴに基づいて、サウンドエンジン５２のコマンドレジスタＲＧｉに対する設定動作を実行する。 Next, based on FIG. 19, the case where the sound engine 52 functions in the simple control mode (second operation mode) will be described. As described above, in the simple control mode, the VDP controller 71 sets the command register RGi of the sound engine 52 based on the voice command list SLT.
先ず、初期設定動作として、ＶＤＰコントローラ７１の該当レジスタに、サウンドエンジン５２を簡易制御モード（第２動作モード）で機能させることを設定した上で（ＳＴ１０）、ステップＳＴ１１～ＳＴ２０の定常処理が繰り返される。 First, as an initial setting operation, the sound engine 52 is set to function in the simple control mode (second operation mode) in the corresponding register of the VDP controller 71 (ST10), and then the regular processing of steps ST11 to ST20 is repeated. be
図示の通り、定常処理では、ホストＣＰＵ５０は、適宜な画像コマンドリストを作成し、適宜な発行先に発行した後（ＳＴ１１）、音声演出の更新タイミングか否かを判定する（ＳＴ１２）。そして、サウンドエンジン５２のコマンドレジスタＲＧｉへの設定動作を実行すべきタイミングであれば、設定動作を特定する音声コマンドリストＳＬＴを作成する。
As shown in the figure, in the regular process, the
図８の右上部に示す通り音声コマンドリストＳＬＴは、一連の音声コマンドを列記したものであり、各音声コマンドは、１バイト長のレジスタ番号と、１バイト長の設定値とで構成されている。そして、音声コマンドリストＳＬＴの先頭には、それ以降に列記される音声コマンドのコマンド数が記載されている。 As shown in the upper right part of FIG. 8, the voice command list SLT lists a series of voice commands, and each voice command consists of a 1-byte register number and a 1-byte set value. . At the top of the voice command list SLT, the number of voice commands listed thereafter is described.
このような構成の音声コマンドリストＳＬＴを完成させた後、ホストＣＰＵ５０は、この音声コマンドリストＳＬＴを、ＶＤＰコントローラ７１の音声コマンドリストレジスタＣＲＧＷＳＬに発行する（ＳＴ７１）。すると、図８に関して先に説明した通り、ＶＤＰコントローラ７１は、音声コマンドリストＳＬＴに基づいて、所定の音声レジスタに所定の設定値を設定することになる。
After completing the voice command list SLT having such a configuration, the
また、ＳＡＣコード番号やＳＥＱコード番号が認められる場合には、シンプルアクセスコントローラＳＡＣやシーケンサＳＥＱに代わって、ＤＤＲメモリ４１をアクセスして、中継レジスタ８２を経由して、一連の設定動作を実行する。したがって、やや迅速性に欠けるものの、ホストＣＰＵ５０は、音声演出を簡易に制御できることになる。
When the SAC code number and SEQ code number are recognized, instead of the simple access controller SAC and sequencer SEQ, the
以上、実施例について詳細に説明したが、具体的な記載内容は、特に本発明を限定するものではなく、適宜に修正変更される。また、上記した各実施例では、もっぱら弾球遊技機について説明したが、回胴遊技機など、画像演出を伴う他の遊技機においても好適に活用されることは勿論である。 Although the embodiments have been described in detail above, the specific contents of the description do not particularly limit the present invention, and can be modified and changed as appropriate. Also, in each of the above-described embodiments, the pinball game machine has been mainly explained, but it goes without saying that the present invention can also be suitably used in other game machines involving image effects, such as the reel game machine.
ＧＭ 遊技機
ＤＳ１、ＤＳ２ 表示装置
５０ 画像演出制御手段
４２ データ記憶手段
５１ 画像生成手段
５２ 音声制御手段
５３ データ転送手段
４０ 複合チップ４０
４１ 揮発性メモリ
４２ 不揮発性メモリ
GM game machine DS1,
41
Claims (1)
前記画像データや前記音声信号の基礎データとなる不揮発データを記憶する不揮発性メモリと、
前記複合チップの内部動作の作業領域として使用可能に構成された揮発性メモリと、を有して構成された遊技機であって、
電源投入後、前記データ転送手段を機能させて、前記不揮発性メモリに記憶されている不揮発データの一部を、前記揮発性メモリに自動転送するよう構成され、
自動転送される不揮発データには、一単位の音声演出を実現する圧縮状態の基礎データが含まれている遊技機。 Effect control means (50) having a host CPU for unified control of image effects and sound effects, and image data for one frame for each of one or a plurality of display devices based on an image command list received from the effect control means. and an audio control means (52) for generating an audio signal and driving a speaker to execute an audio effect based on an instruction received from the effect control means. , a data transfer means (53) for realizing data transfer operation without going through the host CPU;
a nonvolatile memory that stores nonvolatile data that serves as basic data for the image data and the audio signal;
and a volatile memory that can be used as a work area for internal operations of the composite chip, wherein
After the power is turned on, the data transfer means is operated to automatically transfer part of the nonvolatile data stored in the nonvolatile memory to the volatile memory,
A gaming machine in which the automatically transferred non-volatile data includes basic data in a compressed state that realizes one unit of sound production .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018109367A JP7138485B2 (en) | 2018-06-07 | 2018-06-07 | game machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018109367A JP7138485B2 (en) | 2018-06-07 | 2018-06-07 | game machine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019208975A JP2019208975A (en) | 2019-12-12 |
| JP7138485B2 true JP7138485B2 (en) | 2022-09-16 |
Family
ID=68846343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018109367A Active JP7138485B2 (en) | 2018-06-07 | 2018-06-07 | game machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7138485B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7267033B2 (en) * | 2019-02-26 | 2023-05-01 | 株式会社平和 | game machine |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009189387A (en) | 2008-02-12 | 2009-08-27 | Seiko Epson Corp | Image display device and game machine |
| JP2013226449A (en) | 2013-07-09 | 2013-11-07 | Fujishoji Co Ltd | Game machine |
| JP2015116391A (en) | 2013-12-19 | 2015-06-25 | 株式会社エルイーテック | Game machine chip, game machine board, and game machine |
| JP2016202843A (en) | 2015-04-28 | 2016-12-08 | 株式会社大一商会 | Game machine |
| JP2017006458A (en) | 2015-06-24 | 2017-01-12 | 株式会社サンセイアールアンドディ | Game machine |
| JP2017038831A (en) | 2015-08-21 | 2017-02-23 | 株式会社三共 | Game machine |
| JP2017079966A (en) | 2015-10-27 | 2017-05-18 | 株式会社藤商事 | Game machine |
| JP2018075246A (en) | 2016-11-10 | 2018-05-17 | 京楽産業．株式会社 | Game machine |
-
2018
- 2018-06-07 JP JP2018109367A patent/JP7138485B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009189387A (en) | 2008-02-12 | 2009-08-27 | Seiko Epson Corp | Image display device and game machine |
| JP2013226449A (en) | 2013-07-09 | 2013-11-07 | Fujishoji Co Ltd | Game machine |
| JP2015116391A (en) | 2013-12-19 | 2015-06-25 | 株式会社エルイーテック | Game machine chip, game machine board, and game machine |
| JP2016202843A (en) | 2015-04-28 | 2016-12-08 | 株式会社大一商会 | Game machine |
| JP2017006458A (en) | 2015-06-24 | 2017-01-12 | 株式会社サンセイアールアンドディ | Game machine |
| JP2017038831A (en) | 2015-08-21 | 2017-02-23 | 株式会社三共 | Game machine |
| JP2017079966A (en) | 2015-10-27 | 2017-05-18 | 株式会社藤商事 | Game machine |
| JP2018075246A (en) | 2016-11-10 | 2018-05-17 | 京楽産業．株式会社 | Game machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019208975A (en) | 2019-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5909569B1 (en) | Game machine | |
| JP5989825B2 (en) | Game machine | |
| JP7214392B2 (en) | game machine | |
| JP7138485B2 (en) | game machine | |
| JP5989823B2 (en) | Game machine | |
| JP7064969B2 (en) | Pachinko machine | |
| JP7166078B2 (en) | game machine | |
| JP7051229B2 (en) | Pachinko machine | |
| JP6302962B2 (en) | Game machine | |
| JP5909570B1 (en) | Game machine | |
| JP2016187663A (en) | Game machine | |
| JP6262297B2 (en) | Game machine | |
| JP6262295B2 (en) | Game machine | |
| JP6262298B2 (en) | Game machine | |
| JP6262294B2 (en) | Game machine | |
| JP6262299B2 (en) | Game machine | |
| JP6262296B2 (en) | Game machine | |
| JP5989826B2 (en) | Game machine | |
| JP5989824B2 (en) | Game machine | |
| JP5989827B2 (en) | Game machine | |
| JP5989830B2 (en) | Game machine | |
| JP6532421B2 (en) | Gaming machine | |
| JP5989828B2 (en) | Game machine | |
| JP5989829B2 (en) | Game machine | |
| JP2022179763A (en) | game machine |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210423 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220809 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220906 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7138485 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |