JP7135401B2 - Electronic device and manufacturing method thereof - Google Patents
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Description
本発明は、第１部品と第２部品とをはんだを介して電気的、機械的に接続した電子装置およびその製造方法に関するものである。 The present invention relates to an electronic device in which a first component and a second component are electrically and mechanically connected via solder, and a method of manufacturing the same.
従来より、例えば、電子部品を搭載部材上にはんだを介して搭載した電子装置が提案されている（例えば、特許文献１参照）。このような電子装置は、搭載部材上にはんだを介して電子部品を搭載した後、加熱してはんだを溶融すると共に溶融した溶融はんだを自然冷却して固化することで製造される。 2. Description of the Related Art Conventionally, there has been proposed an electronic device in which an electronic component is mounted on a mounting member via solder (for example, see Patent Document 1). Such an electronic device is manufactured by mounting an electronic component on a mounting member via solder, heating to melt the solder, and naturally cooling and solidifying the melted solder.
しかしながら、上記電子装置の製造方法では、はんだを溶融した後、溶融はんだを自然冷却している。この際、溶融はんだは、様々な方向から冷却されるために温度ムラが発生し易い。また、溶融はんだは、完全な球状とはならないため、厚みムラが発生し、各部分での冷却速度のばらつきが発生し易い。さらに、溶融はんだが露出した状態となるため、不純物の混入等も発生し易い。したがって、溶融はんだを自然冷却して固化したはんだは、複数の結晶粒を有する多結晶状態となり易く、各結晶粒の面方位がばらつき易い。このため、上記電子装置では、はんだの接続強度がばらつき易くなる。 However, in the electronic device manufacturing method described above, the molten solder is naturally cooled after the solder is melted. At this time, since the molten solder is cooled from various directions, temperature unevenness is likely to occur. Moreover, since the molten solder does not form a perfect sphere, the thickness of the molten solder tends to be uneven, and the cooling rate tends to vary in each part. Furthermore, since the molten solder is exposed, contamination of impurities is likely to occur. Therefore, the solder that is solidified by natural cooling of the molten solder tends to be in a polycrystalline state having a plurality of crystal grains, and the plane orientation of each crystal grain tends to vary. Therefore, in the electronic device, the connection strength of the solder tends to vary.
本発明は上記点に鑑み、はんだの接続強度がばらつくことを抑制できる電子装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide an electronic device and a method of manufacturing the same that can suppress variation in solder connection strength.
上記目的を達成するための請求項１では、第１部材（１０）と第２部材（２０）とがはんだ（３０）を介して電気的、機械的に接続された電子装置の製造方法であって、一面（１０ａ）側に第１絶縁膜（４１）が形成され、第１絶縁膜に第１開口部（４１ａ）が形成されていると共に、第１開口部に第１はんだ（３１）が配置された第１部材を用意することと、一面（２０ａ）側に第２絶縁膜（４２）が形成され、第２絶縁膜に第２開口部（４２ａ）が形成されていると共に、第２開口部に第２はんだ（３２）が配置された第２部材を用意することと、第１部材の一面と第２部材の一面とが対向すると共に第１開口部と第２開口部とが繋がるように第１部材および第２を積層し、第１開口部と第２開口部とが繋がることで構成される開口部（４０ａ）が形成されるように第１絶縁膜と第２絶縁膜とを接合することと、第１絶縁膜と第２絶縁膜とを接合することの後、加熱して第１はんだおよび第２はんだを溶融して溶融はんだ（３０ａ）を構成することと、第１部材と第２部材との積層方向における一方向側から冷却することにより、溶融はんだを一方向側から固化して単結晶とされたはんだを形成することと、を行う。 Claim 1 for achieving the above object provides a method of manufacturing an electronic device in which a first member (10) and a second member (20) are electrically and mechanically connected via solder (30). A first insulating film (41) is formed on the one surface (10a) side, a first opening (41a) is formed in the first insulating film, and a first solder (31) is formed in the first opening. A second insulating film (42) is formed on one surface (20a) side, a second opening (42a) is formed in the second insulating film, and a second opening (42a) is formed in the second insulating film. preparing a second member in which the second solder (32) is arranged in the opening; one surface of the first member and one surface of the second member face each other; The first insulating film and the second insulating film are laminated so as to form an opening (40a) configured by connecting the first opening and the second opening. joining the first insulating film and the second insulating film, then heating to melt the first solder and the second solder to form molten solder (30a); cooling the member and the second member from one side in the stacking direction to solidify the molten solder from one side to form single crystal solder.
これによれば、溶融はんだを絶縁膜の開口部内に配置した状態で一方向側から冷却して固化するため、はんだが多結晶状態となることを抑制できる。つまり、はんだが単結晶になり易くなる。したがって、はんだの接続強度がばらつくことを抑制できる。 According to this, the molten solder is cooled and solidified from one side while being arranged in the opening of the insulating film, so that the solder can be prevented from becoming polycrystalline. In other words, the solder becomes more likely to become a single crystal. Therefore, variations in solder connection strength can be suppressed.
また、請求項１２は、第１部材（１０）と第２部材（２０）とがはんだ（３０）を介して電気的、機械的に接続された電子装置であって、第１部材と、第２部材と、第１部材と第２部材との間に配置され、第１部材と第２部材とを電気的、機械的に接続するはんだと、を備え、開口部は、対向する側面のうちの最も長くなる部分の長さが１００μｍ以下とされ、はんだは、開口部に配置され、単結晶で構成されている。
Further,
これによれば、はんだが単結晶で構成されているため、はんだの接続強度がばらつくことを抑制できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
According to this, since the solder is composed of a single crystal, variations in the connection strength of the solder can be suppressed.
It should be noted that the symbols in parentheses in the above description and the scope of claims indicate the correspondence relationship between the terms described in the scope of claims and the specifics etc. that exemplify the terms described in the embodiments described later. .
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 An embodiment of the present invention will be described below with reference to the drawings. In addition, in each of the following embodiments, portions that are the same or equivalent to each other will be described with the same reference numerals.
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の電子装置は、第１部材１０と第２部材２０とがはんだ３０を介して電気的、機械的に接続されて構成されている。
(First embodiment)
A first embodiment will be described with reference to the drawings. The electronic device of this embodiment is configured by electrically and mechanically connecting a
第１部材１０は、本実施形態では、シリコン基板等の半導体基板で構成される第１基板１１に増幅回路や信号処理回路等が形成された回路基板で構成されている。そして、第１部材１０は、一面１０ａおよび一面１０ａと反対側の他面１０ｂを有し、一面１０ａ側に複数の第１パッド部１２が形成されている。なお、第１パッド部１２は、銅（Ｃｕ）、または銅を主成分とする合金で構成されている。
In the present embodiment, the
第２部材２０は、本実施形態では、シリコン基板等の半導体基板で構成される第２基板２１にトランジスタ等の半導体素子が形成された半導体チップで構成されている。そして、第２部材２０は、一面２０ａおよび一面２０ａと反対側の他面２０ｂを有し、一面２０ａのうちの第１パッド部１２と対向する部分にそれぞれ第２パッド部２２が形成されている。なお、第２パッド部２２は、銅、または銅を主成分とする合金で構成されている。
In this embodiment, the
はんだ３０は、対向する第１パッド部１２と第２パッド部２２との間にそれぞれ配置されており、第１パッド部１２と第２パッド部２２とを電気的、機械的に接続する。はんだ３０は、例えば、錫（Ｓｎ）系のものが用いられる。具体的には、はんだ３０は、Ｓｎ－Ａｇ（銀）系、Ｓｎ－Ｃｕ系、Ｓｎ－Ａｇ－Ｃｕ系合金等であって、Ｐｂ（鉛）フリーで構成されるものが用いられる。そして、本実施形態のはんだ３０は、単結晶で構成されている。
The
また、第１部材１０と第２部材２０との間には、絶縁膜４０が配置されている。絶縁膜４０は、第１部材１０と第２部材２０との間であって、各はんだ３０の周囲に配置されている。つまり、絶縁膜４０には複数の開口部４０ａが形成されており、各はんだ３０は、それぞれ絶縁膜４０に形成された開口部４０ａに配置されているともいえる。なお、絶縁膜４０は、本実施形態では、酸化膜で構成されている。また、開口部４０ａは、対向する側面のうちの最も長くなる部分の長さが１００μｍ以下とされている。本実施形態では、開口部４０ａは、円筒状とされ、直径が１００μｍ以下とされている。
An
以上が本実施形態における電子装置の構成である。次に、上記電子装置の製造方法について説明する。 The above is the configuration of the electronic device according to the present embodiment. Next, a method for manufacturing the electronic device will be described.
まず、図２Ａに示されるように、一面１０ａ側に第１パッド部１２および第１絶縁膜４１が形成され、第１絶縁膜４１に形成された第１パッド部１２を露出させる第１開口部４１ａ内に第１はんだ３１が配置された第１部材１０を用意する。
First, as shown in FIG. 2A, the
なお、第１絶縁膜４１は、上記絶縁膜４０を構成するものであり、第１はんだ３１は、上記はんだ３０を構成するものである。また、第１はんだ３１は、メッキ法等によって形成される。そして、第１開口部４１ａは、直径が１００μｍ以下とされた円筒状とされている。
The first insulating
ここで、本発明者らは、メッキ法によってはんだを形成した場合のはんだの状態について確認し、図３に示す結果を得た。なお、図３は、パッドＪ１００上にはんだＪ１１０をメッキ法によって形成した際のＳＥＭ（Scanning Electron Microscopeの略）写真に基づく模式図である。 Here, the present inventors confirmed the state of solder when solder was formed by plating, and obtained the results shown in FIG. FIG. 3 is a schematic diagram based on a SEM (Scanning Electron Microscope) photograph when the solder J110 is formed on the pad J100 by plating.
すなわち、本発明者らの検討によれば、図３に示されるように、メッキ法によってはんだＪ１１０を形成した場合には、複数の結晶粒を有する多結晶状態となり、各結晶粒の面方位がばらついたはんだＪ１１０が形成されることが確認された、つまり、この工程が終了した後の第１はんだ３１は、複数の結晶粒を有する多結晶状態になっている。
That is, according to the study of the present inventors, as shown in FIG. 3, when the solder J110 is formed by plating, it becomes a polycrystalline state having a plurality of crystal grains, and the plane orientation of each crystal grain is It was confirmed that the uneven solder J110 was formed, that is, the
また、この工程では、図２Ａに示されるように、他面１０ｂと第１はんだ３１における一面１０ａと反対側の部分との間隔Ｌ１ａが、他面１０ｂと第１絶縁膜４１における一面１０ａと反対側の部分との間隔Ｌ１ｂ以下とされた第１部材１０を用意する。なお、以下では、他面１０ｂと第１はんだ３１における一面１０ａと反対側の部分との間隔Ｌ１ａを第１はんだ間隔Ｌ１ａともいう。また、他面１０ｂと第１絶縁膜４１における一面１０ａと反対側の部分との間隔Ｌ１ｂを第１絶縁膜間隔Ｌ１ｂともいう。そして、図２Ａでは、第１はんだ間隔Ｌ１ａと第１絶縁膜間隔Ｌ１ｂとが等しくされている状態を示している。
Further, in this step, as shown in FIG. 2A, the distance L1a between the
次に、図２Ｂに示されるように、一面２０ａ側に第２パッド部２２および第２絶縁膜４２が形成され、第２絶縁膜４２に形成された第２パッド部２２を露出させる第２開口部４２ａ内に第２はんだ３２が配置された第２部材２０を用意する。
Next, as shown in FIG. 2B, the
なお、第２絶縁膜４２は、上記絶縁膜４０を構成するものであり、第２はんだ３２は、上記はんだ３０を構成するものである。また、第２開口部４２ａは、直径が１００μｍ以下とされた円筒状とされ、より詳しくは、第１開口部４１ａと同じ直径とされている。そして、第２はんだ３２は、第１はんだ３１と同様に、メッキ法等によって形成され、複数の結晶粒を有する多結晶状態なっており、各結晶粒の面方位がばらついた状態となっている。
The second insulating
また、図２Ｂの工程では、他面２０ｂと第２はんだ３２における一面２０ａと反対側の部分との間隔Ｌ２ａが、他面２０ｂと第２絶縁膜４２における一面２０ａと反対側の部分との間隔Ｌ２ｂ以下とされた第２部材２０を用意する。なお、以下では、他面２０ｂと第２はんだ３２における一面２０ａと反対側の部分との間隔Ｌ２ａを第２はんだ間隔Ｌ２ａともいう。また、他面２０ｂと第２絶縁膜４２における一面２０ａと反対側の部分との間隔Ｌ２ｂを第２絶縁膜間隔Ｌ２ｂともいう。そして、図２Ｂでは、第２はんだ間隔Ｌ２ａと第２絶縁膜間隔Ｌ２ｂとが等しくされている状態を示している。
2B, the distance L2a between the
続いて、図２Ｃに示されるように、第１部材１０の一面１０ａと第２部材２０の一面２０ａとが対向しつつ、第１開口部４１ａと第２開口部４２ａとが繋がるように、第１部材１０と第２部材２０とを積層する。そして、第１絶縁膜４１と第２絶縁膜４２とを接合することにより、第１開口部４１ａと第２開口部４２ａとが連通した開口部４０ａを形成しつつ、第１絶縁膜４１および第２絶縁膜４２にて構成される絶縁膜４０を形成する。
Subsequently, as shown in FIG. 2C, while the one
なお、この工程では、第１はんだ３１および第２はんだ３２を溶融しない。つまり、絶縁膜４０に形成された開口部４０ａ内には、第１はんだ３１および第２はんだ３２が配置された状態となっている。また、開口部４０ａは、上記第１開口部４１ａと上記第２開口部４２ａとが連通されて構成されるため、直径が１００μｍ以下の円筒状となる。
Note that the
第１絶縁膜４１と第２絶縁膜４２との接合は、例えば、表面活性化接合によって行われる。すなわち、まず、第１部材１０の一面１０ａ側からアルゴン（Ａｒ）イオンビームを照射して第１絶縁膜４１の表面を活性化させると共に、第２部材２０の一面２０ａ側からアルゴンイオンビームを照射して第２絶縁膜４２の表面を活性化させる。そして、第１部材１０および第２部材２０に適宜形成されたアライメントマーク等を用いて赤外顕微鏡等によるアライメントを行い、室温で第１絶縁膜４１と第２絶縁膜４２とを直接接合により接合して絶縁膜４０を構成する。なお、第１絶縁膜４１および第２絶縁膜４２の活性化は、プラズマ処理等で行ってもよい。
Bonding between the first insulating
この際、本実施形態では、第１はんだ間隔Ｌ１ａは、第１絶縁膜間隔Ｌ１ｂ以下とされている。また、第２はんだ間隔Ｌ２ａは、第２絶縁膜間隔Ｌ２ｂ以下とされている。このため、第１部材１０と第２部材２０とを積層した際、第１はんだ３１と第２はんだ３２とが当接することにより、第１はんだ３１および第２はんだ３２の周囲で第１絶縁膜４１と第２絶縁膜４２とが当接しないことを抑制できる。つまり、第１はんだ３１および第２はんだ３２の周囲で第１絶縁膜４１と第２絶縁膜４２とが接合されないことを抑制できる。
At this time, in the present embodiment, the first solder gap L1a is set to be equal to or less than the first insulating film gap L1b. Also, the second solder gap L2a is set to be equal to or less than the second insulating film gap L2b. Therefore, when the
次に、図２Ｄに示されるように、第１はんだ３１および第２はんだ３２の融点以上の温度まで加熱し、第１はんだ３１および第２はんだ３２を溶融して溶融はんだ３０ａを構成する。本実施形態では、図２Ｃの工程まで行ったものを一対の第１、第２治具５１、５２の間に配置し、第１部材１０と第２部材２０との積層方向（以下では、単に積層方向という）に沿って加圧しながら加熱して溶融はんだ３０ａを構成する。これにより、第１絶縁膜４１および第２絶縁膜４２の界面が剥離することを抑制しつつ、溶融はんだ３０ａを構成できる。このため、第１絶縁膜４１と第２絶縁膜４２との界面に沿って溶融はんだ３０ａが流れ出ることを抑制できる。
Next, as shown in FIG. 2D, the
なお、この工程では、加熱温度を３００℃以上にすると、現状の一般的なはんだ加熱装置では対応できずに新たな装置が必要となる。このため、加熱温度は、３００℃未満とされることが好ましい。また、本実施形態では、第１治具５１は、内部に流路５３が設けられており、当該流路５３に、後述するように、一般的な不凍液等の冷却液で構成される冷却用熱媒体５４を流すことができるようになっている。
In this process, if the heating temperature is set to 300° C. or higher, a new device is required because the current general solder heating device cannot cope with it. For this reason, the heating temperature is preferably less than 300°C. Further, in the present embodiment, the
次に、図２Ｅに示されるように、溶融はんだ３０ａを冷却して固化することによってはんだ３０を構成する。本実施形態では、第１部材１０および第２部材２０を積層方向に加圧しつつ、第１治具５１に設けられた流路５３に冷却用熱媒体５４を流すことにより、溶融はんだ３０ａを第１部材１０の他面１０ｂ側から冷却して固化する。つまり、第１部材１０および第２部材２０を積層方向に加圧しつつ、溶融はんだ３０ａを積層方向における一方向側から冷却して固化する。
この際、本実施形態では、溶融はんだ３０ａの冷却速度が自然冷却よりも遅くなるように、冷却用熱媒体５４の温度を順に低下させる。具体的には、溶融はんだ３０ａを室温で自然冷却させた場合には、冷却速度が６℃／ｓｅｃとなる。このため、本実施形態では、溶融はんだ３０ａの冷却速度が自然冷却より遅くなるように、冷却用熱媒体５４の温度を調整する。つまり、溶融はんだ３０の冷却速度が６℃／ｓｅｃ未満となるように、冷却用熱媒体５４の温度を調整する。例えば、溶融はんだ３０の冷却速度は、約０．５℃／ｓｅｃまたは１℃／ｓｅｃとされる。
At this time, in the present embodiment, the temperature of the
これにより、溶融はんだ３０ａは、第１部材１０の他面１０ｂ側から順に固化される。この際、はんだ３０は、溶融はんだ３０ａが他面１０ｂ側から一定の冷却速度で冷却されて構成されるため、温度ムラが発生し難くなることで多結晶状態と成り難くなる。また、はんだ３０は、溶融はんだ３０ａが絶縁膜４０の開口部４０ａ内に配置されているため、溶融はんだ３０ａの厚みムラが発生し難くなって冷却速度がばらつき難くなるため、多結晶状態となり難くなる。そして、はんだ３０は、溶融はんだ３０ａを自然冷却より遅い冷却速度で冷却するためにさらに多結晶状態となり難くなる。さらに、はんだ３０は、溶融はんだ３０ａが絶縁膜４０の開口部４０ａ内に配置されているため、不純物が侵入し難くい状態で構成されることで多結晶状態となり難くなる。したがって、本実施形態のはんだ３０は、多結晶状態となり難く、単結晶として構成され易い。このため、はんだ３０接続強度がばらつくことが抑制される。
As a result, the
ここで、溶融はんだ３０ａを自然冷却した場合と、本実施形態のように一方向側から冷却した場合との本発明者らが実際に検討した結果について、図４、および図５Ａ～図５Ｃを参照しつつ説明する。なお、図４は、パッドＪ１００上にはんだＪ１１０を配置した後、溶融して自然冷却した際のはんだＪ１１０のＳＥＭ写真に基づく模式図である。図５Ａ～図５Ｃは、絶縁膜４０に開口部４０ａを形成して当該開口部４０ａ内にはんだ３０を配置し、当該はんだ３０を溶融した後に図中の下側から１℃／ｓｅｃとなる条件で冷却した際のＳＥＭ写真に基づく模式図である。また、図５Ａは、開口部４０ａを直径５μｍとした場合の模式図である。図５Ｂは、開口部４０ａの直径を３０μｍとした場合の模式図である。図５Ｃは、開口部４０ａの直径を１００μｍとした場合の模式図である。
4 and 5A to 5C for the results of actual studies conducted by the present inventors when the
図４に示されるように、自然冷却した場合には、複数の結晶粒を有する多結晶状態のはんだＪ１１０となっていることが確認される。また、本発明者らの詳細な検討によれば、自然冷却したはんだＪ１１０は、結晶粒が１００μｍより大きいことが確認された。 As shown in FIG. 4, it is confirmed that the solder J110 in a polycrystalline state having a plurality of crystal grains is obtained after natural cooling. Further, according to a detailed study by the present inventors, it was confirmed that the crystal grain size of the naturally cooled solder J110 is larger than 100 μm.
一方、図５Ａ～図５Ｃに示されるように、一方向側から冷却したはんだ３０は、ほぼ単結晶となっていることが確認される。また、図５Ａ～図５Ｃに示されるように、開口部４０ａの直径が１００μｍ以下では、はんだ３０がほぼ単結晶となっていることが確認される。つまり、本実施形態では、上記のように開口部４０ａの直径を１００μｍ以下としている。言い換えると、開口部４０ａは、多結晶状態のはんだにおける結晶粒の大きさ未満とされている。このため、溶融はんだ３０ａからはんだ３０を構成した際、はんだ３０が多結晶状態となることをさらに抑制できる。
On the other hand, as shown in FIGS. 5A to 5C, it is confirmed that the
以上説明したように、本実施形態では、第１はんだ３１および第２はんだ３２を溶融した後、積層方向における一方向側から冷却することによってはんだ３０を構成している。このため、溶融はんだ３０ａを冷却する際に温度ムラが発生し難くなる。また、絶縁膜４０に形成された開口部４０ａ内で溶融はんだ３０ａを冷却するため、厚みムラが発生し難くなると共に外部からの不純物も混入し難くなる。したがって、本実施形態では、はんだ３０が多結晶状態と成り難く、はんだ３０が単結晶で構成され易くなる。以上より、本実施形態では、はんだ３０の接続強度がばらつくことを抑制できる。
As described above, in the present embodiment, after the
また、本実施形態では、一方向側から冷却する際の冷却速度を自然冷却より遅くしている。このため、温度ムラが発生することをさらに抑制できるため、はんだ３０が多結晶状態となることをさらに抑制できる。
Further, in this embodiment, the cooling rate when cooling from one side is made slower than natural cooling. Therefore, the occurrence of temperature unevenness can be further suppressed, so that the
さらに、本実施形態では、開口部４０ａの直径を１００μｍ以下としている。つまり、開口部４０ａを自然冷却にて発生し易い多結晶状態の結晶粒の大きさよりも小さくなるようにしている。このため、溶融はんだ３０ａを冷却した際にはんだ３０が多結晶状態となり難くなり、さらにはんだ３０を単結晶で形成し易くなる。
Furthermore, in this embodiment, the diameter of the
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、第１はんだ３１および第２はんだ３２の充填率を規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
(Second embodiment)
A second embodiment will be described. In the present embodiment, the filling rates of the
本実施形態では、第１部材１０を用意することでは、図６Ａに示されるように、第１開口部４１ａの容積に対する第１はんだ３１が占める割合（以下では、単に充填率という）が９７％以上とされた第１部材１０を用意する。また、図６Ｂに示されるように、第２部材２０を用意することでは、図６Ｂに示されるように、第２開口部４２ａの容積に対する第２はんだ３２の占める割合（以下では、単に充填率という）が９７％以上とされた第２部材２０を用意する。
In the present embodiment, by preparing the
なお、第１開口部４１ａの容積とは、第１開口部４１ａにおける第１はんだ３１が配置され得る領域であり、図６Ａ中の点線Ａで囲まれる領域のことである。同様に、第２開口部４２ａの容積とは、第２開口部４２ａにおける第２はんだ３２が配置され得る領域の体積であり、図６Ｂ中の点線Ｂで囲まれる領域のことである。
The volume of the
その後は、上記図２Ｃ以降の工程を順に行うことにより、上記電子装置が製造される。 After that, the electronic device is manufactured by sequentially performing the steps after FIG. 2C.
以上説明したように、本実施形態では、第１部材１０を用意することでは、第１はんだ３１の充填率が９７％以上となる第１部材１０を用意している。また、第２部材２０を用意することでは、第２はんだ３２の充填率が９７％以上となる第２部材２０を用意している。そして、本発明者らが検討したところ、はんだは、溶融した際に３％程度膨張することが確認された。このため、第１はんだ３１および第２はんだ３２を溶融した際に、溶融した第１はんだ３１と第２はんだ３２とが接触しないことを抑制できる。つまり、はんだ３０を形成した際、はんだ３０内に空洞が形成されることを抑制できる。
As described above, in the present embodiment, by preparing the
（第３実施形態）
本実施形態は、第１実施形態に対し、第１はんだ３１と第１パッド部１２との関係および第２はんだ３２と第２パッド部２２との関係を規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
(Third Embodiment)
The present embodiment defines the relationship between the
本実施形態では、第１部材１０の第１パッド部１２は、銅、または銅を主成分とする合金で構成されている。また、第１はんだ３１は、錫系のものが用いられる。
In this embodiment, the
ここで、銅と錫の状態図は、図７に示されるようになる。そして、図７に示されるように、溶融はんだ３０ａを形成する際の想定される最大加熱温度の３００℃では、銅が溶け切らないようにするためには、錫の原子数に対する銅の原子数が銅／錫［atomic％］≧０．０５を満たせばよいことが確認される。このため、図２Ａの工程では、第１はんだ３１を構成する錫の原子数に対する第１パッド部１２を構成する銅の原子数が銅／錫［atomic％］≧０．０５となる第１部材１０を用意する。
The phase diagram for copper and tin is now as shown in FIG. Then, as shown in FIG. 7, in order to prevent copper from completely melting at the assumed maximum heating temperature of 300° C. when forming the
同様に、第２部材２０の第２パッド部２２は、銅、または銅を主成分とする合金で構成されている。また、第２はんだ３２は、錫系のものが用いられる。このため、図２Ｂの工程では、第２はんだ３２を構成する錫の原子数に対する第２パッド部２２を構成する銅の原子数が銅／錫［atomic％］≧０．０５となる第２部材２０を用意する。
る。
Similarly, the
be.
その後は、上記図２Ｃ以降の工程を順に行うことにより、上記電子装置が製造される。 After that, the electronic device is manufactured by sequentially performing the steps after FIG. 2C.
以上説明したように、本実施形態では、第１部材１０を用意することでは、第１はんだ３１を構成する錫の原子数に対する第１パッド部１２を構成する銅の原子数が銅／錫［atomic％］≧０．０５となる第１部材１０を用意している。また、第２部材２０を用意することでは、第２はんだ３２を構成する錫の原子数に対する第２パッド部２２を構成する銅の原子数が銅／錫［atomic％］≧０．０５となる第２部材２０を用意している。このため、図２Ｄの工程にて第１はんだ３１および第２はんだ３２を溶融する際、第１パッド部１２および第２パッド部２２を構成する銅が完全に溶出してしまうことを抑制できる。つまり、図２Ｄの工程にて第１はんだ３１および第２はんだ３２を溶融する際、第１パッド部１２および第２パッド部２２が残存するようにできる。したがって、はんだ３０と第１パッド部１２および第２パッド部２２との接続強度が低下することを抑制できる。
As described above, in the present embodiment, by preparing the
（第４実施形態）
本実施形態は、第１実施形態に対し、第１、第２ゲッタリング層を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
(Fourth embodiment)
This embodiment is obtained by adding first and second gettering layers to the first embodiment. Others are the same as those of the first embodiment, so description thereof is omitted here.
本実施形態では、図８に示されるように、第１基板１１と第１パッド部１２との間には、不純物をゲッタリング可能な第１ゲッタリング層１３が配置されている。また、第２基板２１と第２パッド部２２との間には、不純物をゲッタリング可能な第２ゲッタリング層２３が配置されている。なお、第１ゲッタリング層１３および第２ゲッタリング層２３は、例えば、チタン（Ｔｉ）で構成される。
In this embodiment, as shown in FIG. 8, a
このような電子装置は、次のように製造される。すなわち、図２Ａの工程において、第１開口部４１ａ内に第１ゲッタリング層１３を形成した後、第１ゲッタリング層１３上に第１パッド部１２を形成する。また、図２Ｂの工程において、第２開口部４２ａ内に第２ゲッタリング層２３を形成した後、第２ゲッタリング層２３上に第２パッド部２２を形成する。その後は、上記図２Ｃ以降の工程を順に行うことにより、図８に示す電子装置が製造される。
Such an electronic device is manufactured as follows. 2A, the
以上説明したように、本実施形態では、第１基板１１と第１パッド部１２との間に第１ゲッタリング層１３が配置されている。また、第２基板２１と第２パッド部２２との間に第２ゲッタリング層２３が配置されている。このため、第１、第２基板１１、２１と絶縁膜４０との隙間から開口部４０ａ内に侵入する可能性がある異物を第１、第２ゲッタリング層１３、２３でゲッタリングすることができる。したがって、上記図２Ｄの工程を行って溶融はんだ３０ａを構成した際に溶融はんだ３０ａ内に不純物が侵入することをさらに抑制できる。
As described above, in this embodiment, the
（第５実施形態）
本実施形態は、第４実施形態に対し、第１、第２ゲッタリング層１３、２３の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
(Fifth embodiment)
In this embodiment, the configurations of the first and second gettering layers 13 and 23 are changed from the fourth embodiment. Others are the same as those of the first embodiment, so description thereof is omitted here.
本実施形態では、図９に示されるように、第１ゲッタリング層１３および第２ゲッタリング層２３は、絶縁膜４０における開口部４０ａの側面にも形成されている。つまり、第１ゲッタリング層１３および第２ゲッタリング層２３は、はんだ３０と絶縁膜４０との間にも配置されている。言い換えると、はんだ３０は、第１、第２パッド部１２、２２および第１、第２ゲッタリング層１３、２３で囲まれた状態となっている。
In this embodiment, as shown in FIG. 9, the
このような電子装置は、次のように製造される。すなわち、図２Ａの工程において、第１開口部４１ａの側面にも第１ゲッタリング層１３が配置されるようにする。そして、第１ゲッタリング層１３上に第１パッド部１２を構成する銅等を形成した後、第１開口部４１ａの側面上に形成された部分を除去して第１パッド部１２を構成する。また、図２Ｂの工程において、第２開口部４２ａの側面にも第２ゲッタリング層２３が配置されるようにする。そして、第２ゲッタリング層２３上に第２パッド部２２を構成する銅等を形成した後、第２開口部４２ａの側面上に形成された部分を除去して第２パッド部２２を構成する。その後は、上記図２Ｃ以降の工程を順に行うことにより、図９に示す電子装置が製造される。
Such an electronic device is manufactured as follows. That is, in the process of FIG. 2A, the
以上説明したように、本実施形態では、絶縁膜４０における開口部４０ａの側面にも第１、第２ゲッタリング層１３、２３が配置されている。このため、上記図２Ｄの工程を行って溶融はんだ３０ａを構成した際に溶融はんだ３０ａ内に不純物が侵入することをさらに抑制できる。
As described above, in the present embodiment, the first and second gettering layers 13 and 23 are also arranged on the side surfaces of the opening 40 a in the insulating
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiments, and can be appropriately modified within the scope of the claims.
上記各実施形態において、第１部材１０は、回路基板に限定されるものではなく、例えば、リードフレーム、ヒートシンク、バスバー等で構成されていてもよく、この場合は、第１パッド部１２が形成されていなくてもよい。なお、上記第３実施形態において、例えば、第１部材１０をリードフレームで構成する場合には、リードフレームを銅、または銅を主成分とする合金で構成することで第１部材１０の全体がこれらの金属で構成されるため、銅／錫［atomic％］≧０．０５を満たすことができる。同様に、第２部材２０は、半導体チップに限定されるものではなく、例えば、抵抗素子や、コンデンサ等が形成された電子部品で構成されていてもよい。
In each of the above embodiments, the
また、上記各実施形態において、第１はんだ３１および第２はんだ３２を溶融して溶融はんだ３０ａを構成する際には、積層方向に加圧しながら行わなくてもよい。同様に、溶融はんだ３０ａを固化してはんだ３０を構成する際には、積層方向に加圧しながら行わなくてもよい。
Further, in each of the above-described embodiments, when the
そして、上記各実施形態において、流路５３は第２治具５２に設けられていてもよい。つまり、溶融はんだ３０ａが第２部材２０の他面２０ｂ側から冷却されるようにしてもよい。さらに、上記各実施形態において、治具５１、５２を用いて冷却するのではなく、例えば、積層方向における一方向側から冷風を吹き付けることによって冷却するようにしてもよい。
Further, in each of the above-described embodiments, the
また、上記各実施形態において、開口部４０ａは、円筒状ではなく、例えば、四角筒状とされていてもよい。この場合は、対向する側面のうちの最も長くなる部分、つまり対角線の長さが１００μｍ以下となるようにすることが好ましい。
Further, in each of the above-described embodiments, the
さらに、上記各実施形態において、開口部４０ａは、直径が１００μｍより長くされていてもよい。また、上記各実施形態において、溶融はんだ３０ａは、自然冷却以上の温度で冷却されてもよい。このような構成としても、絶縁膜４０の開口部４０ａ内に溶融はんだ３０ａが配置され、溶融はんだ３０ａを一方向から冷却することにより、温度ムラや厚さムラが抑制される。また、絶縁膜４０の開口部４０ａ内に溶融はんだ３０ａが配置されるため、不純物の混入等も抑制される。このため、はんだ３０が多結晶状態となることを抑制できる。
Furthermore, in each of the above embodiments, the
さらに、上記第３実施形態において、第１パッド部１２および第２パッド部２２は、銅または銅を主成分とする合金ではなく、例えば、ニッケル（Ｎｉ）、またはニッケルを主成分とする合金で構成されていてもよい。この場合、ニッケルと錫の状態図は、図１０に示されるようになる。そして、最大加熱温度の３００℃でニッケルが溶け切らないようにするためには、錫の原子数に対するニッケルの原子数がニッケル／錫［atomic％］≧０．０１を満たせばよいことが確認される。このため、第１部材１０を用意することでは、第１はんだ３１を構成する錫の原子数に対する第１パッド部１２を構成するニッケルの原子数がニッケル／錫［atomic％］≧０．０１となるようにすればよい。また、第２部材２０を用意することでは、第２はんだ３２を構成する錫の原子数に対する第２パッド部２２を構成するニッケルの原子数が銅／錫［atomic％］≧０．０１となるようにすればよい。これにより、上記第３実施形態と同様の効果を得ることができる。
Furthermore, in the above-described third embodiment, the
そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態を上記第３～第５実施形態に組み合わせ、第１はんだ３１の充填率および第２はんだ３２の充填率が９７％以上となるようにしてもよい。また、上記第３実施形態を上記第４、第５実施形態に組み合わせ、第１、第２はんだ３１、３２を構成する錫と第１、第２パッド部１２、２２を構成する銅との割合を規定するようにしてもよい。
Further, each of the above embodiments may be combined as appropriate. For example, the second embodiment may be combined with the third to fifth embodiments so that the filling rate of the
１０ 第１部材
１０ａ 一面
２０ 第２部材
２０ａ 一面
３０ はんだ
３０ａ 溶融はんだ
３１ 第１はんだ
３２ 第２はんだ
４１ 第１絶縁膜
４２ 第２絶縁膜
10
Claims (12)
一面（１０ａ）側に第１絶縁膜（４１）が形成され、前記第１絶縁膜に第１開口部（４１ａ）が形成されていると共に、前記第１開口部に第１はんだ（３１）が配置された前記第１部材を用意することと、
一面（２０ａ）側に第２絶縁膜（４２）が形成され、前記第２絶縁膜に第２開口部（４２ａ）が形成されていると共に、前記第２開口部に第２はんだ（３２）が配置された前記第２部材を用意することと、
前記第１部材の一面と前記第２部材の一面とが対向すると共に前記第１開口部と前記第２開口部とが繋がるように前記第１部材および前記第２を積層し、前記第１開口部と前記第２開口部とが繋がることで構成される開口部（４０ａ）が形成されるように前記第１絶縁膜と前記第２絶縁膜とを接合することと、
前記第１絶縁膜と前記第２絶縁膜とを接合することの後、加熱して前記第１はんだおよび前記第２はんだを溶融して溶融はんだ（３０ａ）を構成することと、
前記第１部材と前記第２部材との積層方向における一方向側から冷却することにより、前記溶融はんだを前記一方向側から固化して単結晶とされた前記はんだを形成することと、を行う電子装置の製造方法。 A method for manufacturing an electronic device in which a first member (10) and a second member (20) are electrically and mechanically connected via solder (30),
A first insulating film (41) is formed on one surface (10a) side, a first opening (41a) is formed in the first insulating film, and a first solder (31) is formed in the first opening. providing the arranged first member;
A second insulating film (42) is formed on one surface (20a), a second opening (42a) is formed in the second insulating film, and a second solder (32) is formed in the second opening. providing the positioned second member;
The first member and the second member are laminated such that one surface of the first member and one surface of the second member face each other and the first opening and the second opening are connected, and the first opening is formed. bonding the first insulating film and the second insulating film so that an opening (40a) formed by connecting the portion and the second opening is formed;
forming molten solder (30a) by heating to melt the first solder and the second solder after joining the first insulating film and the second insulating film;
cooling the first member and the second member from one side in the stacking direction, thereby solidifying the molten solder from the one side to form the single crystal solder. A method of manufacturing an electronic device.
前記第２部材を用意することでは、前記一面と反対側の他面（２０ｂ）から前記第２はんだのうちの前記一面と反対側の部分までの第２はんだ間隔（Ｌ２ａ）が、前記他面から前記第２絶縁膜のうちの前記一面と反対側の部分までの第２絶縁膜間隔（Ｌ２ｂ）より短くされた前記第２部材を用意する請求項１ないし３のいずれか１つに記載の電子装置の製造方法。 By preparing the first member, the first solder interval (L1a) from the other surface (10b) opposite to the one surface to the portion of the first solder opposite to the one surface is equal to the other surface preparing the first member shorter than the first insulating film interval (L1b) from the first insulating film to a portion of the first insulating film opposite to the one surface;
By preparing the second member, the second solder interval (L2a) from the other surface (20b) opposite to the one surface to the portion of the second solder opposite to the one surface is equal to the other surface 4. The second member according to any one of claims 1 to 3, wherein the second member is prepared shorter than the second insulating film interval (L2b) from the second insulating film to the portion of the second insulating film opposite to the one surface. A method of manufacturing an electronic device.
前記第２部材を用意することでは、対向する側面のうちの最も長い部分の間隔が１００μｍ以下である前記第２開口部が形成された前記第２部材を用意する請求項１ないし５のいずれか１つに記載の電子装置の製造方法。 In preparing the first member, the first member is provided with the first opening having a distance of 100 μm or less between the longest portions of the opposing side surfaces,
6. The second member according to any one of claims 1 to 5, wherein in preparing the second member, the second member is provided with the second opening having a distance of 100 μm or less between the longest portions of the opposing side surfaces. 1. A method of manufacturing an electronic device according to claim 1.
前記第２部材を用意することでは、前記第２開口部の容積における前記第２はんだの占める割合が９７％以上とされた前記第２部材を用意する請求項１ないし６のいずれか１つに記載の電子装置の製造方法。 Preparing the first member includes preparing the first member in which the first solder accounts for 97% or more of the volume of the first opening,
7. The method according to any one of claims 1 to 6, wherein in preparing the second member, the second member is prepared such that the ratio of the second solder to the volume of the second opening is 97% or more. A method of manufacturing the described electronic device.
前記第２部材を用意することでは、前記一面側に形成され、前記第２開口部から露出すると共に、前記第２はんだが配置され、前記溶融はんだを構成することの際に残存する第２パッド部（２２）が配置された前記第２部材を用意する請求項１ないし７のいずれか１つに記載の電子装置の製造方法。 By preparing the first member, a first pad formed on the one surface side, exposed from the first opening, having the first solder disposed thereon and remaining when the molten solder is formed preparing the first member on which the part (12) is arranged;
By preparing the second member, a second pad which is formed on the one surface side, is exposed from the second opening, is disposed with the second solder, and remains when the molten solder is formed. 8. The method of manufacturing an electronic device according to any one of claims 1 to 7, wherein the second member on which the portion (22) is arranged is prepared.
前記第２部材を用意することでは、前記第２パッド部が銅、または銅を主成分とする合金で構成されていると共に前記第２はんだが錫を主成分として構成され、前記第２はんだを構成する錫の原子数に対する前記第２パッド部を構成する銅の原子数が銅／錫［atomic％］≧０．０５となる前記第２部材を用意する請求項８に記載の電子装置の製造方法。 By preparing the first member, the first pad portion is made of copper or an alloy containing copper as a main component, the first solder is made of tin as a main component, and the first solder is preparing the first member in which the number of copper atoms forming the first pad portion with respect to the number of atoms of tin forming satisfies copper/tin [atomic%]≧0.05;
By preparing the second member, the second pad portion is made of copper or an alloy containing copper as a main component, the second solder is made of tin as a main component, and the second solder is made of tin. 9. The manufacturing of the electronic device according to claim 8, wherein the second member is prepared such that the number of atoms of copper forming the second pad portion with respect to the number of atoms of forming tin satisfies copper/tin [atomic %]≧0.05. Method.
前記第２部材を用意することでは、前記第２パッド部がニッケル、またはニッケルを主成分とする合金で構成されていると共に前記第２はんだが錫を主成分として構成され、前記第２はんだを構成する錫の原子数に対する前記第２パッド部を構成するニッケルの原子数がニッケル／錫［atomic％］≧０．０１なる前記第２部材を用意する請求項８に記載の電子装置の製造方法。 By preparing the first member, the first pad portion is made of nickel or an alloy containing nickel as a main component, the first solder is made of tin as a main component, and the first solder is preparing the first member in which the number of nickel atoms constituting the first pad portion with respect to the number of atoms of tin constituting the first pad satisfies nickel/tin [atomic%]≧0.01;
By preparing the second member, the second pad portion is made of nickel or an alloy containing nickel as a main component, and the second solder is made of tin as a main component, and the second solder is 9. The method of manufacturing an electronic device according to claim 8, wherein the second member is prepared such that the number of nickel atoms forming the second pad portion relative to the number of atoms of tin forming the second member satisfies nickel/tin [atomic %]≧0.01. .
前記第２部材を用意することでは、前記第２開口部内に第２ゲッタリング層（２３）が配置された前記第２部材を用意する請求項１ないし１０のいずれか１つに記載の電子装置の製造方法。 preparing the first member includes preparing the first member in which the first gettering layer (13) is arranged in the first opening;
The electronic device according to any one of claims 1 to 10, wherein preparing the second member comprises preparing the second member in which a second gettering layer (23) is arranged in the second opening. manufacturing method.
前記第１部材と、
前記第２部材と、
前記第１部材と前記第２部材との間に配置され、前記第１部材と前記第２部材とを電気的、機械的に接続する前記はんだと、を備え、
前記第１部材と前記第２部材との間には、開口部（４０ａ）が形成された絶縁膜（４０）が配置され、
前記開口部は、対向する側面のうちの最も長くなる部分の長さが１００μｍ以下とされ、
前記はんだは、前記開口部に配置され、単結晶で構成されている電子装置。 An electronic device in which a first member (10) and a second member (20) are electrically and mechanically connected via solder (30),
the first member;
the second member;
the solder disposed between the first member and the second member and electrically and mechanically connecting the first member and the second member;
An insulating film (40) having an opening (40a) is disposed between the first member and the second member,
The opening has a length of 100 μm or less at the longest portion of the opposing side surfaces,
The electronic device, wherein the solder is arranged in the opening and is composed of a single crystal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2018079111A Active JP7135401B2 (en) | 2018-04-17 | 2018-04-17 | Electronic device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7135401B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099575A (en) | 2010-10-29 | 2012-05-24 | Toshiba Corp | Chip-on-chip structure body and manufacturing method thereof |
| JP2013033891A (en) | 2011-08-03 | 2013-02-14 | Hitachi Ltd | Semiconductor device and manufacturing method of the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3383811B2 (en) * | 1996-10-28 | 2003-03-10 | 松下電器産業株式会社 | Semiconductor chip module and method of manufacturing the same |
-
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|---|---|---|---|---|
| JP2012099575A (en) | 2010-10-29 | 2012-05-24 | Toshiba Corp | Chip-on-chip structure body and manufacturing method thereof |
| JP2013033891A (en) | 2011-08-03 | 2013-02-14 | Hitachi Ltd | Semiconductor device and manufacturing method of the same |
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| Publication number | Publication date |
|---|---|
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