JP7103920B2

JP7103920B2 - Manufacturing method of switching element

Info

Publication number: JP7103920B2
Application number: JP2018211724A
Authority: JP
Inventors: 崇石田; 峰司大川; 徹加地; 淳須田
Original assignee: Toyota Motor Corp; Tokai National Higher Education and Research System NUC
Current assignee: Toyota Motor Corp; Tokai National Higher Education and Research System NUC
Priority date: 2018-11-09
Filing date: 2018-11-09
Publication date: 2022-07-20
Anticipated expiration: 2038-11-09
Also published as: JP2020077828A

Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。 The techniques disclosed herein relate to methods of manufacturing switching devices.

特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、ボディ層から下側（ドリフト層側）に向かって突出するｐ型の電界緩和層を有している。電界緩和層は、電界緩和層とトレンチの間に間隔が存在するように設けられている。電界緩和層を設けることで、トレンチ内のゲート絶縁膜に加わる電界を緩和し、スイッチング素子の耐圧を向上させることができる。 Patent Document 1 discloses a trench gate type switching element. This switching element has a p-type electric field relaxation layer that projects downward (drift layer side) from the body layer. The electric field relaxation layer is provided so that there is a gap between the electric field relaxation layer and the trench. By providing the electric field relaxation layer, the electric field applied to the gate insulating film in the trench can be relaxed and the withstand voltage of the switching element can be improved.

特開２０１５－１３８９５８号公報Japanese Unexamined Patent Publication No. 2015-138598

特許文献１のスイッチング素子では、各半導体層がＳｉＣ（炭化シリコン）により構成されている。電界緩和層は、ＳｉＣにより構成されたドリフト層にｐ型不純物をイオン注入することによって形成される。 In the switching element of Patent Document 1, each semiconductor layer is made of SiC (silicon carbide). The electric field relaxation layer is formed by ion-implanting a p-type impurity into a drift layer made of SiC.

近年では、ＧａＮ（窒化ガリウム）系半導体により構成されたスイッチング素子の開発が進んでいる。なお、ＧａＮ系半導体とは、ガリウムと窒素の化合物を主材料とする半導体である。ＧａＮ系半導体には、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等が含まれる。ＧａＮ系半導体のｐ型層をイオン注入によって形成することは極めて難しく、ＧａＮ系半導体のｐ型層はエピタキシャル成長によって形成するのが一般的である。このため、ＧａＮ系半導体を有するスイッチング素子において電界緩和層を設ける場合には、特許文献１のような工程（すなわち、ｐ型不純物のイオン注入によって電界緩和層を形成する工程）を採用することは困難である。したがって、本明細書では、ＧａＮ系半導体を有するスイッチング素子において、電界緩和層を形成する技術を提案する。 In recent years, the development of switching elements composed of GaN (gallium nitride) -based semiconductors has been progressing. The GaN-based semiconductor is a semiconductor whose main material is a compound of gallium and nitrogen. The GaN-based semiconductor includes GaN, AlGaN, AlInGaN and the like. It is extremely difficult to form the p-type layer of a GaN-based semiconductor by ion implantation, and the p-type layer of a GaN-based semiconductor is generally formed by epitaxial growth. Therefore, when providing an electric field relaxation layer in a switching element having a GaN-based semiconductor, it is possible to adopt a process as in Patent Document 1 (that is, a step of forming an electric field relaxation layer by ion implantation of p-type impurities). Have difficulty. Therefore, this specification proposes a technique for forming an electric field relaxation layer in a switching element having a GaN-based semiconductor.

本明細書が開示するスイッチング素子の製造方法は、中間半導体層成長工程と、窓部半導体層形成工程と、ボディ層成長工程と、トレンチ形成工程と、ゲート形成工程と、ソース層形成工程を有する。前記中間半導体層成長工程では、ＧａＮ系半導体によって構成されたｎ型のドリフト層上に、ＧａＮ系半導体によって構成されたｐ型の中間半導体層をエピタキシャル成長させる。前記窓部半導体層形成工程では、前記中間半導体層の表面の一部にｎ型不純物を注入することによって前記中間半導体層内に前記中間半導体層の前記表面から裏面まで分布するｎ型の窓部半導体層を形成するとともに、前記中間半導体層内に前記中間半導体層の前記表面から前記裏面まで分布するｐ型の電界緩和層を残存させる。前記ボディ層成長工程では、前記窓部半導体層及び前記電界緩和層上にｐ型のボディ層をエピタキシャル成長させる。前記トレンチ形成工程では、前記ボディ層を貫通し、底面が前記窓部半導体層内に位置するトレンチを形成する。前記ゲート形成工程では、前記トレンチ内に、ゲート絶縁膜とゲート電極を形成する。前記ソース層形成工程では、前記ボディ層によって前記窓部半導体層から分離されており、前記ゲート絶縁膜に接するｎ型のソース層を形成する。 The method for manufacturing a switching element disclosed in the present specification includes an intermediate semiconductor layer growing step, a window semiconductor layer forming step, a body layer growing step, a trench forming step, a gate forming step, and a source layer forming step. .. In the intermediate semiconductor layer growth step, a p-type intermediate semiconductor layer composed of a GaN-based semiconductor is epitaxially grown on an n-type drift layer composed of a GaN-based semiconductor. In the window semiconductor layer forming step, an n-type window portion is distributed from the front surface to the back surface of the intermediate semiconductor layer in the intermediate semiconductor layer by injecting an n-type impurity into a part of the surface surface of the intermediate semiconductor layer. Along with forming the semiconductor layer, a p-type electric field relaxation layer distributed from the front surface to the back surface of the intermediate semiconductor layer remains in the intermediate semiconductor layer. In the body layer growth step, a p-type body layer is epitaxially grown on the window semiconductor layer and the electric field relaxation layer. In the trench forming step, a trench is formed so as to penetrate the body layer and the bottom surface is located in the window semiconductor layer. In the gate forming step, a gate insulating film and a gate electrode are formed in the trench. In the source layer forming step, an n-type source layer that is separated from the window semiconductor layer by the body layer and is in contact with the gate insulating film is formed.

なお、ソース層形成工程は、ボディ層を形成した後であればいつ行ってもよい。例えば、ソース層は、ゲート絶縁膜より先に形成されてもよいし、ゲート絶縁膜より後に形成されてもよい。すなわち、ソース層とゲート絶縁膜の両方が形成されたときにソース層がゲート絶縁膜に接していれば、ソース層とゲート絶縁膜の何れが先に形成されてもよい。 The source layer forming step may be performed at any time after the body layer is formed. For example, the source layer may be formed before the gate insulating film or after the gate insulating film. That is, as long as the source layer is in contact with the gate insulating film when both the source layer and the gate insulating film are formed, either the source layer or the gate insulating film may be formed first.

この製造方法では、ｐ型の中間半導体層をエピタキシャル成長させ、その中間半導体層にｎ型不純物を注入することでｎ型の窓部半導体層を形成する。中間半導体層のうちの窓部半導体層にならなかった部分（すなわち、ｎ型化しなかった部分）が、電界緩和層となる。すなわち、エピタキシャル成長させたｐ型の中間半導体層が電界緩和層となる。その後、窓部半導体層と電界緩和層上にｐ型のボディ層をエピタキシャル成長させ、ボディ層を貫通するとともに底面が窓部半導体層内に位置するトレンチを形成し、トレンチ内にゲート絶縁膜とゲート電極を形成する。このように各工程を実施することで、電界緩和層がボディ層から下側（ドリフト層側）に突出しており、トレンチ（ゲート絶縁膜）と電界緩和層の間に間隔が設けられた構造が得られる。したがって、電界緩和層によって、ゲート絶縁膜に加わる電界を緩和することができる。このように、この製造方法によれば、ＧａＮ系半導体により構成されたｐ型の電界緩和層をエピタキシャル成長により形成することができる。 In this manufacturing method, a p-type intermediate semiconductor layer is epitaxially grown, and an n-type impurity is injected into the intermediate semiconductor layer to form an n-type window semiconductor layer. The portion of the intermediate semiconductor layer that does not become the window semiconductor layer (that is, the portion that does not become n-type) becomes the electric field relaxation layer. That is, the epitaxially grown p-type intermediate semiconductor layer becomes the electric field relaxation layer. After that, a p-type body layer is epitaxially grown on the window semiconductor layer and the electric field relaxation layer to penetrate the body layer and form a trench whose bottom surface is located in the window semiconductor layer, and a gate insulating film and a gate are formed in the trench. Form an electrode. By carrying out each step in this way, the electric field relaxation layer protrudes from the body layer to the lower side (drift layer side), and a structure in which a space is provided between the trench (gate insulating film) and the electric field relaxation layer is formed. can get. Therefore, the electric field relaxation layer can relax the electric field applied to the gate insulating film. As described above, according to this manufacturing method, a p-type electric field relaxation layer made of a GaN-based semiconductor can be formed by epitaxial growth.

実施例１のスイッチング素子の断面図。FIG. 5 is a cross-sectional view of the switching element of the first embodiment. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例１のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 1. FIG. 実施例２のスイッチング素子の断面図。FIG. 5 is a cross-sectional view of the switching element of the second embodiment. 実施例２のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 2. FIG. 実施例２のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 2. FIG. 実施例２のスイッチング素子の製造方法の説明図。The explanatory view of the manufacturing method of the switching element of Example 2. FIG.

図１に示す実施例１のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、ＧａＮにより構成された半導体基板１２を有している。半導体基板１２の表面（上面）１２ａには、トレンチ２０が形成されている。トレンチ２０内に、ゲート絶縁膜２２とゲート電極２４が配置されている。ゲート絶縁膜２２は、トレンチ２０の内面を覆っている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の表面は、層間絶縁膜２６によって覆われている。半導体基板１２の表面１２ａに、ソース電極３０が配置されている。ソース電極３０は、層間絶縁膜２６によってゲート電極２４から絶縁されている。半導体基板１２の裏面（下面）１２ｂに、ドレイン電極３２が配置されている。 The switching element 10 of the first embodiment shown in FIG. 1 is a MOSFET (metal-oxide-semiconductor field effect transistor). The switching element 10 has a semiconductor substrate 12 made of GaN. A trench 20 is formed on the surface (upper surface) 12a of the semiconductor substrate 12. The gate insulating film 22 and the gate electrode 24 are arranged in the trench 20. The gate insulating film 22 covers the inner surface of the trench 20. The gate electrode 24 is insulated from the semiconductor substrate 12 by the gate insulating film 22. The surface of the gate electrode 24 is covered with an interlayer insulating film 26. The source electrode 30 is arranged on the surface 12a of the semiconductor substrate 12. The source electrode 30 is insulated from the gate electrode 24 by an interlayer insulating film 26. The drain electrode 32 is arranged on the back surface (lower surface) 12b of the semiconductor substrate 12.

半導体基板１２は、ソース層４０、ボディコンタクト層４１、ボディ層４２、電界緩和層４４、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を有している。 The semiconductor substrate 12 has a source layer 40, a body contact layer 41, a body layer 42, an electric field relaxation layer 44, a window semiconductor layer 46, a high concentration layer 48, a drift layer 50, and a drain layer 52.

ソース層４０は、ｎ型層であり、ソース電極３０に接している。ソース層４０は、トレンチ２０の上端でゲート絶縁膜２２に接している。 The source layer 40 is an n-type layer and is in contact with the source electrode 30. The source layer 40 is in contact with the gate insulating film 22 at the upper end of the trench 20.

ボディコンタクト層４１は、ボディ層４２よりもｐ型不純物濃度が高いｐ型層である。ボディコンタクト層４１は、ソース層４０の隣でソース電極３０に接している。 The body contact layer 41 is a p-type layer having a higher concentration of p-type impurities than the body layer 42. The body contact layer 41 is in contact with the source electrode 30 next to the source layer 40.

ボディ層４２は、ｐ型層であり、ソース層４０とボディコンタクト層４１の下側に配置されている。ボディ層４２は、ソース層４０の下側でゲート絶縁膜２２に接している。ボディ層４２によって、ソース層４０は、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２から分離されている。 The body layer 42 is a p-type layer and is arranged below the source layer 40 and the body contact layer 41. The body layer 42 is in contact with the gate insulating film 22 under the source layer 40. The body layer 42 separates the source layer 40 from the window semiconductor layer 46, the high-concentration layer 48, the drift layer 50, and the drain layer 52.

電界緩和層４４は、ボディ層４２の裏面から下側に突出するｐ型層である。電界緩和層４４とトレンチ２０（すなわち、ゲート絶縁膜２２）の間には間隔が設けられている。 The electric field relaxation layer 44 is a p-type layer that projects downward from the back surface of the body layer 42. A space is provided between the electric field relaxation layer 44 and the trench 20 (that is, the gate insulating film 22).

窓部半導体層４６は、ｎ型層であり、２つの電界緩和層４４の間に配置されている。窓部半導体層４６は、電界緩和層４４とトレンチ２０の間に配置されている。窓部半導体層４６は、ボディ層４２の下側でゲート絶縁膜２２に接している。窓部半導体層４６は、トレンチ２０の側面及び底面でゲート絶縁膜２２に接している。 The window semiconductor layer 46 is an n-type layer and is arranged between two electric field relaxation layers 44. The window semiconductor layer 46 is arranged between the electric field relaxation layer 44 and the trench 20. The window semiconductor layer 46 is in contact with the gate insulating film 22 on the lower side of the body layer 42. The window semiconductor layer 46 is in contact with the gate insulating film 22 on the side surface and the bottom surface of the trench 20.

高濃度層４８は、ｎ型層であり、窓部半導体層４６の直下に配置されている。高濃度層４８は、窓部半導体層４６及びドリフト層５０よりも高いｎ型不純物濃度を有している。 The high-concentration layer 48 is an n-type layer and is arranged directly below the window semiconductor layer 46. The high-concentration layer 48 has an n-type impurity concentration higher than that of the window semiconductor layer 46 and the drift layer 50.

ドリフト層５０は、ｎ型層であり、高濃度層４８及び電界緩和層４４の下側に配置されている。 The drift layer 50 is an n-type layer, and is arranged below the high-concentration layer 48 and the electric field relaxation layer 44.

ドレイン層５２は、ｎ型層であり、ドリフト層５０の下側に配置されている。ドレイン層５２は、ドリフト層５０よりも高いｎ型不純物濃度を有している。ドレイン層５２は、ドレイン電極３２に接している。 The drain layer 52 is an n-type layer and is arranged below the drift layer 50. The drain layer 52 has an n-type impurity concentration higher than that of the drift layer 50. The drain layer 52 is in contact with the drain electrode 32.

スイッチング素子１０の使用時には、ドレイン電極３２にソース電極３０よりも高い電位が印加される。ゲート電極２４の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜２２近傍のボディ層４２にチャネルが形成され、チャネルによってソース層４０が窓部半導体層４６に接続される。すると、ソース電極３０から、ソース層４０、チャネル、窓部半導体層４６、高濃度層４８、ドリフト層５０、及び、ドレイン層５２を介して、ドレイン電極３２へ電子が流れる。すなわち、スイッチング素子１０がオンする。窓部半導体層４６の下部にｎ型不純物濃度が高い高濃度層４８が設けられていることで、電子が流れる経路の抵抗の低減が図られている。したがって、このスイッチング素子１０は低いオン抵抗を有している。 When the switching element 10 is used, a potential higher than that of the source electrode 30 is applied to the drain electrode 32. When the potential of the gate electrode 24 is raised to the gate threshold value or higher, a channel is formed in the body layer 42 in the vicinity of the gate insulating film 22, and the source layer 40 is connected to the window semiconductor layer 46 by the channel. Then, electrons flow from the source electrode 30 to the drain electrode 32 via the source layer 40, the channel, the window semiconductor layer 46, the high concentration layer 48, the drift layer 50, and the drain layer 52. That is, the switching element 10 is turned on. By providing the high concentration layer 48 having a high n-type impurity concentration under the window semiconductor layer 46, the resistance of the path through which electrons flow is reduced. Therefore, the switching element 10 has a low on-resistance.

ゲート電極２４の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、ボディ層４２から窓部半導体層４６及びドリフト層５０へ空乏層が広がる。また、ボディ層４２と一体となっている電界緩和層４４からも窓部半導体層４６及びドリフト層５０へ空乏層が広がる。窓部半導体層４６とドリフト層５０に広がった空乏層によって、ボディ層４２とドレイン層５２の間の電位差が保持される。このスイッチング素子１０では、電界緩和層４４がトレンチ２０の底部の側方に配置されている。このため、スイッチング素子１０がオフすると、電界緩和層４４から窓部半導体層４６へ瞬時に空乏層が広がり、トレンチ２０の底部近傍のゲート絶縁膜２２に電界が集中することが抑制される。すなわち、電界緩和層４４によって、トレンチ２０の底部近傍に生じる電界が緩和される。このため、このスイッチング素子１０は、高い耐圧を有している。 When the potential of the gate electrode 24 is lowered below the gate threshold, the channel disappears and the switching element 10 is turned off. When the switching element 10 is turned off, the depletion layer spreads from the body layer 42 to the window semiconductor layer 46 and the drift layer 50. Further, the depletion layer extends from the electric field relaxation layer 44 integrated with the body layer 42 to the window semiconductor layer 46 and the drift layer 50. The depletion layer extending over the window semiconductor layer 46 and the drift layer 50 maintains a potential difference between the body layer 42 and the drain layer 52. In the switching element 10, the electric field relaxation layer 44 is arranged on the side of the bottom of the trench 20. Therefore, when the switching element 10 is turned off, the depletion layer instantly spreads from the electric field relaxation layer 44 to the window semiconductor layer 46, and the electric field is suppressed from concentrating on the gate insulating film 22 near the bottom of the trench 20. That is, the electric field relaxation layer 44 relaxes the electric field generated near the bottom of the trench 20. Therefore, the switching element 10 has a high withstand voltage.

次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ＧａＮにより構成されたドレイン層５２を有する半導体ウエハから製造される。まず、図２に示すように、ドレイン層５２上にＧａＮにより構成されたｎ型のドリフト層５０をエピタキシャル成長させる。ここでは、厚さが約４．９μｍであり、ｎ型不純物濃度が約２×１０^１６／ｃｍ^３であるドリフト層５０を形成する。次に、ドリフト層５０上に、ＧａＮにより構成されたｐ型の中間半導体層５４をエピタキシャル成長させる。ここでは、厚さが約１．１μｍであり、ｐ型不純物濃度が約５×１０^１７／ｃｍ^３である中間半導体層５４を形成する。 Next, a method of manufacturing the switching element 10 will be described. The switching element 10 is manufactured from a semiconductor wafer having a drain layer 52 made of GaN. First, as shown in FIG. 2, an n-type drift layer 50 composed of GaN is epitaxially grown on the drain layer 52. Here, a drift layer 50 having a thickness of about 4.9 μm and an n-type impurity concentration of about 2 × 10 ¹⁶ / cm ³ is formed. Next, a p-type intermediate semiconductor layer 54 composed of GaN is epitaxially grown on the drift layer 50. Here, the intermediate semiconductor layer 54 having a thickness of about 1.1 μm and a p-type impurity concentration of about 5 × 10 ¹⁷ / cm ³ is formed.

次に、図３に示すように、中間半導体層５４の表面にマスク６０を形成し、マスク６０に開口部６０ａを形成する。そして、開口部６０ａ内の中間半導体層５４の表面に、ｎ型不純物（例えば、Ｓｉ（シリコン））をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図３の範囲６２に示すように、中間半導体層５４の表面からドリフト層５０に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６２内の中間半導体層５４をｎ型化し、図４に示すように中間半導体層５４内にｎ型の窓部半導体層４６を形成する。ここでは、ｎ型不純物濃度が約５．５×１０^１７／ｃｍ^３である窓部半導体層４６を形成する。また、窓部半導体層４６の下側には、ｎ型のドリフト層５０にｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層４８が形成される。高濃度層４８は、ドリフト層５０及び窓部半導体層４６よりも高いｎ型不純物濃度を有する。また、中間半導体層５４のうちのｎ型化しなかった領域は、電界緩和層４４となる。 Next, as shown in FIG. 3, a mask 60 is formed on the surface of the intermediate semiconductor layer 54, and an opening 60a is formed in the mask 60. Then, an n-type impurity (for example, Si (silicon)) is ion-implanted on the surface of the intermediate semiconductor layer 54 in the opening 60a. Here, by adjusting the injection energy of the n-type impurities, as shown in the range 62 of FIG. 3, n-type impurities are distributed in the depth range extending from the surface of the intermediate semiconductor layer 54 to the drift layer 50. Inject mold impurities. Next, the injected n-type impurities are activated. As a result, the intermediate semiconductor layer 54 in the range 62 is made n-type, and as shown in FIG. 4, the n-type window semiconductor layer 46 is formed in the intermediate semiconductor layer 54. Here, the window semiconductor layer 46 having an n-type impurity concentration of about 5.5 × 10 ¹⁷ / cm ³ is formed. Further, on the lower side of the window semiconductor layer 46, an n-type impurity is injected into the n-type drift layer 50 to form a high-concentration layer 48 having a high n-type impurity concentration. The high-concentration layer 48 has an n-type impurity concentration higher than that of the drift layer 50 and the window semiconductor layer 46. Further, the non-n-shaped region of the intermediate semiconductor layer 54 becomes the electric field relaxation layer 44.

次に、図５に示すように、中間半導体層５４上（すなわち、窓部半導体層４６と電界緩和層４４の表面上）に、ＧａＮにより構成されたｐ型のボディ層４２をエピタキシャル成長させる。ここでは、厚さが約１．２μｍであるボディ層４２を形成する。中間半導体層５４の表面全体にボディ層４２をエピタキシャル成長させることで、ボディ層４２から下側（ドリフト層側）に電界緩和層４４が突出する構造が得られる。 Next, as shown in FIG. 5, a p-type body layer 42 made of GaN is epitaxially grown on the intermediate semiconductor layer 54 (that is, on the surfaces of the window semiconductor layer 46 and the electric field relaxation layer 44). Here, the body layer 42 having a thickness of about 1.2 μm is formed. By epitaxially growing the body layer 42 on the entire surface of the intermediate semiconductor layer 54, a structure is obtained in which the electric field relaxation layer 44 protrudes from the body layer 42 to the lower side (drift layer side).

次に、図６に示すように、ボディ層４２の表面に、ボディ層４２を貫通して窓部半導体層４６に達するトレンチ２０を形成する。トレンチ２０は、その底面が窓部半導体層４６内に位置するように形成される。また、トレンチ２０は、電界緩和層４４から離れた位置に形成される。したがって、トレンチ２０と電界緩和層４４の間に間隔が設けられ、その間隔に窓部半導体層４６が存在している。 Next, as shown in FIG. 6, a trench 20 is formed on the surface of the body layer 42 so as to penetrate the body layer 42 and reach the window semiconductor layer 46. The trench 20 is formed so that its bottom surface is located in the window semiconductor layer 46. Further, the trench 20 is formed at a position away from the electric field relaxation layer 44. Therefore, a space is provided between the trench 20 and the electric field relaxation layer 44, and the window semiconductor layer 46 exists at the space.

次に、図７に示すように、トレンチ２０の内部に、ゲート絶縁膜２２とゲート電極２４を形成する。次に、ボディ層４２にｎ型不純物とｐ型不純物を選択的に注入することによって、図１に示すように、ソース層４０とボディコンタクト層４１を形成する。次に、ゲート電極２４の表面に層間絶縁膜２６を形成する。さらに、層間絶縁膜２６、ソース層４０、及び、ボディコンタクト層４１の表面を覆うようにソース電極３０を形成する。また、ドレイン層５２の裏面にドレイン電極３２を形成する。以上の工程を実施することで、図１に示すスイッチング素子１０が完成する。 Next, as shown in FIG. 7, a gate insulating film 22 and a gate electrode 24 are formed inside the trench 20. Next, as shown in FIG. 1, the source layer 40 and the body contact layer 41 are formed by selectively injecting n-type impurities and p-type impurities into the body layer 42. Next, the interlayer insulating film 26 is formed on the surface of the gate electrode 24. Further, the source electrode 30 is formed so as to cover the surfaces of the interlayer insulating film 26, the source layer 40, and the body contact layer 41. Further, the drain electrode 32 is formed on the back surface of the drain layer 52. By carrying out the above steps, the switching element 10 shown in FIG. 1 is completed.

以上に説明したように、この製造方法によれば、エピタキシャル成長によって形成された中間半導体層５４のうちのｎ型化しなかった部分が電界緩和層４４となる。すなわち、エピタキシャル成長によって、ＧａＮにより構成されているとともにボディ層４２から下側に突出するｐ型の電界緩和層４４を形成することができる。 As described above, according to this manufacturing method, the non-n-shaped portion of the intermediate semiconductor layer 54 formed by epitaxial growth becomes the electric field relaxation layer 44. That is, by epitaxial growth, it is possible to form the p-type electric field relaxation layer 44 which is composed of GaN and projects downward from the body layer 42.

また、この製造方法によれば、窓部半導体層４６の下部にｎ型不純物濃度が高い高濃度層４８を形成できるので、スイッチング素子１０のオン抵抗を低減することができる。また、高濃度層４８がトレンチ２０に接しない位置に形成されるので、電界緩和層４４から伸びる空乏層がトレンチ２０の底部周辺まで広がり易く、トレンチ２０の底部における電界集中を効果的に緩和することができる。 Further, according to this manufacturing method, since the high concentration layer 48 having a high n-type impurity concentration can be formed under the window semiconductor layer 46, the on-resistance of the switching element 10 can be reduced. Further, since the high-concentration layer 48 is formed at a position where it does not contact the trench 20, the depletion layer extending from the electric field relaxation layer 44 easily spreads to the periphery of the bottom of the trench 20, effectively relaxing the electric field concentration at the bottom of the trench 20. be able to.

図８は、実施例２のスイッチング素子１００を示している。なお、図８では、図１の各部と共通の機能を有する部分に、図１と同じ参照符号を付している。 FIG. 8 shows the switching element 100 of the second embodiment. In FIG. 8, the same reference numerals as those in FIG. 1 are attached to the portions having the same functions as those in FIG. 1.

図８に示すように、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０の電界緩和層４４よりも厚い電界緩和層１４４を有している。また、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０の窓部半導体層４６よりも厚い窓部半導体層１４６を有している。実施例２のスイッチング素子１００では、電界緩和層１４４の厚みが厚い（すなわち、電界緩和層１４４がボディ層４２から下側に突出する長さが長い）ので、トレンチ２０の底部近傍のゲート絶縁膜２２に印加される電界がより緩和される。したがって、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０よりもさらに高い耐圧を有している。 As shown in FIG. 8, the switching element 100 of the second embodiment has an electric field relaxation layer 144 thicker than the electric field relaxation layer 44 of the switching element 10 of the first embodiment. Further, the switching element 100 of the second embodiment has a window semiconductor layer 146 thicker than the window semiconductor layer 46 of the switching element 10 of the first embodiment. In the switching element 100 of the second embodiment, since the electric field relaxation layer 144 is thick (that is, the length of the electric field relaxation layer 144 protruding downward from the body layer 42 is long), the gate insulating film near the bottom of the trench 20 is formed. The electric field applied to 22 is further relaxed. Therefore, the switching element 100 of the second embodiment has a higher withstand voltage than the switching element 10 of the first embodiment.

また、実施例２のスイッチング素子１００では、窓部半導体層１４６の内部に、高濃度層４９が設けられている。高濃度層４９は、高濃度層４９の外部の窓部半導体層１４６（すなわち、窓部半導体層４６、４７）及びドリフト層５０よりも高いｎ型不純物濃度を有している。このように、電流経路となる窓部半導体層１４６内に高濃度層４９が存在することで、スイッチング素子１００のオン抵抗が低減される。また、高濃度層４９をトレンチ２０（ゲート絶縁膜２２）に接触させないことで、トレンチ２０の底部周辺に空乏層が伸びやすくなり、トレンチ２０の底部における電界集中を効果的に緩和することができる。 Further, in the switching element 100 of the second embodiment, the high concentration layer 49 is provided inside the window semiconductor layer 146. The high-concentration layer 49 has an n-type impurity concentration higher than that of the window semiconductor layer 146 (that is, the window semiconductor layers 46 and 47) and the drift layer 50 outside the high-concentration layer 49. As described above, the presence of the high-concentration layer 49 in the window semiconductor layer 146 that serves as the current path reduces the on-resistance of the switching element 100. Further, by not bringing the high-concentration layer 49 into contact with the trench 20 (gate insulating film 22), the depletion layer easily extends around the bottom of the trench 20, and the electric field concentration at the bottom of the trench 20 can be effectively relaxed. ..

次に、実施例２のスイッチング素子１００の製造方法について説明する。実施例２の製造方法では、図４に示す段階まで、実施例１と同様にして各工程を行う。次に、図９に示すように、中間半導体層５４上に、ＧａＮにより構成されたｐ型の中間半導体層５６をエピタキシャル成長させる。中間半導体層５６は、中間半導体層５４と略同じｐ型不純物濃度を有している。 Next, a method of manufacturing the switching element 100 of the second embodiment will be described. In the manufacturing method of Example 2, each step is carried out in the same manner as in Example 1 up to the stage shown in FIG. Next, as shown in FIG. 9, a p-type intermediate semiconductor layer 56 made of GaN is epitaxially grown on the intermediate semiconductor layer 54. The intermediate semiconductor layer 56 has substantially the same p-type impurity concentration as the intermediate semiconductor layer 54.

次に、図１０に示すように、中間半導体層５６の表面にマスク６４を形成し、マスク６４に開口部６４ａを形成する。開口部６４ａは、中間半導体層５４内の窓部半導体層４６（以下、第１窓部半導体層４６という）の上部に形成される。そして、開口部６４ａ内の中間半導体層５６の表面に、ｎ型不純物をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図１０の範囲６６に示すように、中間半導体層５６の表面から第１窓部半導体層４６に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６６内の中間半導体層５６をｎ型化し、図１１に示すように中間半導体層５６内にｎ型の第２窓部半導体層４７を形成する。また、第２窓部半導体層４７の直下には、ｎ型の第１窓部半導体層４６にさらにｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層４９が形成される。第１窓部半導体層４６、高濃度層４９、及び、第２窓部半導体層４７によって、窓部半導体層１４６が形成される。また、中間半導体層５６のうちのｎ型化しなかった領域は、第２電界緩和層４５である。第２電界緩和層４５は、中間半導体層５４内の電界緩和層４４（以下、第１電界緩和層４４という）と一体化する。第１電界緩和層４４と第２電界緩和層４５によって、電界緩和層１４４が形成される。 Next, as shown in FIG. 10, a mask 64 is formed on the surface of the intermediate semiconductor layer 56, and an opening 64a is formed in the mask 64. The opening 64a is formed above the window semiconductor layer 46 (hereinafter, referred to as the first window semiconductor layer 46) in the intermediate semiconductor layer 54. Then, an n-type impurity is ion-implanted on the surface of the intermediate semiconductor layer 56 in the opening 64a. Here, by adjusting the injection energy of the n-type impurities, as shown in the range 66 of FIG. 10, the n-type impurities are distributed in the depth range extending from the surface of the intermediate semiconductor layer 56 to the first window semiconductor layer 46. Inject n-type impurities so as to do so. Next, the injected n-type impurities are activated. As a result, the intermediate semiconductor layer 56 in the range 66 is made n-type, and as shown in FIG. 11, the n-type second window semiconductor layer 47 is formed in the intermediate semiconductor layer 56. Further, immediately below the second window semiconductor layer 47, an n-type impurity is further injected into the n-type first window semiconductor layer 46 to form a high-concentration layer 49 having a high n-type impurity concentration. .. The window semiconductor layer 146 is formed by the first window semiconductor layer 46, the high concentration layer 49, and the second window semiconductor layer 47. Further, the non-n-shaped region of the intermediate semiconductor layer 56 is the second electric field relaxation layer 45. The second electric field relaxation layer 45 is integrated with the electric field relaxation layer 44 (hereinafter, referred to as the first electric field relaxation layer 44) in the intermediate semiconductor layer 54. The electric field relaxation layer 144 is formed by the first electric field relaxation layer 44 and the second electric field relaxation layer 45.

その後、実施例１の製造方法と同様にして、トレンチ２０、ゲート絶縁膜２２、ゲート電極２４、ソース層４０、ボディコンタクト層４１、層間絶縁膜２６、ソース電極３０、及び、ドレイン電極３２を形成することで、図８に示す実施例２のスイッチング素子１００が得られる。 After that, the trench 20, the gate insulating film 22, the gate electrode 24, the source layer 40, the body contact layer 41, the interlayer insulating film 26, the source electrode 30, and the drain electrode 32 are formed in the same manner as in the manufacturing method of Example 1. By doing so, the switching element 100 of the second embodiment shown in FIG. 8 can be obtained.

以上に説明したように、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を繰り返すことで、厚みが厚い電界緩和層１４４を形成することができる。これによって、スイッチング素子１００の耐圧をより向上させることができる。なお、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を３回以上繰り返してもよい。 As described above, the thick electric field relaxation layer 144 can be formed by repeating the epitaxial growth of the intermediate semiconductor layer and the injection of n-type impurities into the intermediate semiconductor layer. Thereby, the withstand voltage of the switching element 100 can be further improved. The epitaxial growth of the intermediate semiconductor layer and the injection of n-type impurities into the intermediate semiconductor layer may be repeated three or more times.

以上に説明したように、実施例１、２の製造方法によれば、ｐ型不純物のイオン注入を行うことなく、エピタキシャル成長とｎ型不純物のイオン注入によって各半導体層を形成することができる。エピタキシャル成長とｎ型不純物のイオン注入は、ＧａＮ系半導体に対して好適に実施することができる。したがって、実施例１、２の製造方法によれば、スイッチング素子を好適に製造することができる。 As described above, according to the production methods of Examples 1 and 2, each semiconductor layer can be formed by epitaxial growth and ion implantation of n-type impurities without performing ion implantation of p-type impurities. Epitaxial growth and ion implantation of n-type impurities can be suitably performed on GaN-based semiconductors. Therefore, according to the manufacturing methods of Examples 1 and 2, the switching element can be suitably manufactured.

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed herein are listed below. The following technical elements are useful independently.

本明細書が開示する一例の製造方法においては、窓部半導体層を形成する工程では、中間半導体層からドリフト層に跨る範囲にｎ型不純物を注入することによって、窓部半導体層の下部に窓部半導体層及びドリフト層よりもｎ型不純物濃度が高い高濃度層を形成してもよい。 In the manufacturing method of the example disclosed in the present specification, in the step of forming the window semiconductor layer, an n-type impurity is injected in the range extending from the intermediate semiconductor layer to the drift layer to form a window under the window semiconductor layer. A high-concentration layer having a higher n-type impurity concentration than the partial semiconductor layer and the drift layer may be formed.

この構成によれば、スイッチング素子のオン抵抗を低減することができる。 According to this configuration, the on-resistance of the switching element can be reduced.

本明細書が開示する一例の製造方法においては、中間半導体層をエピタキシャル成長させる工程と窓部半導体層を形成する工程が、ドリフト層上にＧａＮ系半導体によって構成されたｐ型の第１中間半導体層をエピタキシャル成長させる工程と、第１中間半導体層の表面の一部にｎ型不純物を注入することによって第１中間半導体層内に第１中間半導体層の表面から裏面まで分布するｎ型の第１窓部半導体層を形成する工程と、第１中間半導体層上にＧａＮ系半導体によって構成されたｐ型の第２中間半導体層をエピタキシャル成長させる工程と、第２中間半導体層の表面の一部にｎ型不純物を注入することによって第２中間半導体層内に第２中間半導体層の表面から第１窓部半導体層まで分布するｎ型の第２窓部半導体層を形成する工程を有していてもよい。 In the manufacturing method of the example disclosed in the present specification, the step of epitaxially growing the intermediate semiconductor layer and the step of forming the window semiconductor layer are p-type first intermediate semiconductor layers composed of GaN-based semiconductors on the drift layer. An n-type first window that is distributed from the front surface to the back surface of the first intermediate semiconductor layer in the first intermediate semiconductor layer by injecting n-type impurities into a part of the surface of the first intermediate semiconductor layer. A step of forming a partial semiconductor layer, a step of epitaxially growing a p-type second intermediate semiconductor layer composed of a GaN-based semiconductor on the first intermediate semiconductor layer, and an n-type on a part of the surface of the second intermediate semiconductor layer. It may have a step of forming an n-type second window semiconductor layer distributed from the surface of the second intermediate semiconductor layer to the first window semiconductor layer in the second intermediate semiconductor layer by injecting an impurity. ..

この構成によれば、厚さが厚い電界緩和層を形成することができ、スイッチング素子の耐圧をより向上させることができる。 According to this configuration, a thick electric field relaxation layer can be formed, and the withstand voltage of the switching element can be further improved.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：スイッチング素子
１２：半導体基板
２０：トレンチ
２２：ゲート絶縁膜
２４：ゲート電極
２６：層間絶縁膜
３０：ソース電極
３２：ドレイン電極
４０：ソース層
４２：ボディ層
４４：電界緩和層
４６：窓部半導体層
４８：高濃度層
５０：ドリフト層
５２：ドレイン層 10: Switching element 12: Semiconductor substrate 20: Trench 22: Gate insulating film 24: Gate electrode 26: Interlayer insulating film 30: Source electrode 32: Drain electrode 40: Source layer 42: Body layer 44: Electric field relaxation layer 46: Window Semiconductor layer 48: High concentration layer 50: Drift layer 52: Drain layer

Claims

It is a manufacturing method of switching elements.
A process of epitaxially growing a p-type intermediate semiconductor layer composed of a GaN-based semiconductor on an n-type drift layer composed of a GaN-based semiconductor.
By injecting an n-type impurity into a part of the surface of the intermediate semiconductor layer, an n-type window semiconductor layer distributed from the front surface to the back surface of the intermediate semiconductor layer is formed in the intermediate semiconductor layer, and the intermediate is formed. A step of leaving a p-type electric field relaxation layer distributed from the front surface to the back surface of the intermediate semiconductor layer in the semiconductor layer, and
A step of epitaxially growing a p-type body layer on the window semiconductor layer and the electric field relaxation layer,
A step of penetrating the body layer and forming a trench whose bottom surface is located in the window semiconductor layer.
A step of forming a gate insulating film and a gate electrode in the trench, and
A step of forming an n-type source layer separated from the window semiconductor layer by the body layer before or after the formation of the gate insulating film .
Have,
After the gate insulating film and the source layer are formed, the source layer comes into contact with the gate insulating film.
In the step of forming the window semiconductor layer, the window semiconductor layer and the drift layer are formed below the window semiconductor layer by injecting an n-type impurity into the range extending from the intermediate semiconductor layer to the drift layer. A production method for forming a high-concentration layer having a higher n-type impurity concentration than .

It is a manufacturing method of switching elements.
A process of epitaxially growing a p-type intermediate semiconductor layer composed of a GaN-based semiconductor on an n-type drift layer composed of a GaN-based semiconductor.
By injecting an n-type impurity into a part of the surface of the intermediate semiconductor layer, an n-type window semiconductor layer distributed from the front surface to the back surface of the intermediate semiconductor layer is formed in the intermediate semiconductor layer, and the intermediate is formed. A step of leaving a p-type electric field relaxation layer distributed from the front surface to the back surface of the intermediate semiconductor layer in the semiconductor layer, and
A step of epitaxially growing a p-type body layer on the window semiconductor layer and the electric field relaxation layer,
A step of penetrating the body layer and forming a trench whose bottom surface is located in the window semiconductor layer.
A step of forming a gate insulating film and a gate electrode in the trench, and
A step of forming an n-type source layer separated from the window semiconductor layer by the body layer before or after the formation of the gate insulating film.
Have,
After the gate insulating film and the source layer are formed, the source layer comes into contact with the gate insulating film.
The step of epitaxially growing the intermediate semiconductor layer and the step of forming the window semiconductor layer are
A step of epitaxially growing a p-type first intermediate semiconductor layer composed of a GaN-based semiconductor on the drift layer.
An n-type first window semiconductor that is distributed from the front surface to the back surface of the first intermediate semiconductor layer in the first intermediate semiconductor layer by injecting an n-type impurity into a part of the surface of the first intermediate semiconductor layer. The process of forming layers and
A step of epitaxially growing a p-type second intermediate semiconductor layer composed of a GaN-based semiconductor on the first intermediate semiconductor layer,
By injecting an n-type impurity into a part of the surface of the second intermediate semiconductor layer, the n-type is distributed in the second intermediate semiconductor layer from the surface of the second intermediate semiconductor layer to the first window semiconductor layer. The process of forming the second window semiconductor layer of
Manufacturing method having .