JP7099017B2 - Semiconductor equipment - Google Patents

Semiconductor equipment Download PDF

Info

Publication number
JP7099017B2
JP7099017B2 JP2018072757A JP2018072757A JP7099017B2 JP 7099017 B2 JP7099017 B2 JP 7099017B2 JP 2018072757 A JP2018072757 A JP 2018072757A JP 2018072757 A JP2018072757 A JP 2018072757A JP 7099017 B2 JP7099017 B2 JP 7099017B2
Authority
JP
Japan
Prior art keywords
region
width
semiconductor substrate
axis direction
openings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018072757A
Other languages
Japanese (ja)
Other versions
JP2019186309A (en
Inventor
達也 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018072757A priority Critical patent/JP7099017B2/en
Publication of JP2019186309A publication Critical patent/JP2019186309A/en
Application granted granted Critical
Publication of JP7099017B2 publication Critical patent/JP7099017B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、絶縁ゲート型バイポーラトランジスタ(IGBT)等の半導体装置が知られている(例えば、特許文献1参照)。
特許文献1 特開2010-283205号公報
特許文献2 特開2009-111188号公報
Conventionally, semiconductor devices such as insulated gate bipolar transistors (IGBTs) are known (see, for example, Patent Document 1).
Patent Document 1 Japanese Patent Application Laid-Open No. 2010-283205 Patent Document 2 Japanese Patent Application Laid-Open No. 2009-11188

半導体装置においては、逆回復時の発熱を抑制することが好ましい。 In semiconductor devices, it is preferable to suppress heat generation during reverse recovery.

本発明の第1の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に接して設けられたウェル領域を備えてよい。半導体装置は、半導体基板の上面および下面の間で電流が流れる活性領域を備えてよい。半導体装置は、活性領域に設けられたトランジスタ部を備えてよい。半導体装置は、活性領域に設けられ、半導体基板の上面視で予め定められた配列方向に沿ってトランジスタ部に隣接して配列されたダイオード部を備えてよい。半導体装置は、活性領域の上方に設けられた保護膜を備えてよい。保護膜には、上面視においてウェル領域に挟まれた領域において複数の開口部が設けられていてよい。少なくとも一つの開口部が、トランジスタ部およびダイオード部の両方の上方に設けられてよい。 In the first aspect of the present invention, a semiconductor device including a semiconductor substrate is provided. The semiconductor device may include a well region provided in contact with the upper surface of the semiconductor substrate. The semiconductor device may include an active region in which a current flows between the upper and lower surfaces of the semiconductor substrate. The semiconductor device may include a transistor portion provided in the active region. The semiconductor device may include a diode portion provided in the active region and arranged adjacent to the transistor portion along a predetermined arrangement direction in a top view of the semiconductor substrate. The semiconductor device may include a protective film provided above the active region. The protective film may be provided with a plurality of openings in a region sandwiched between the well regions in a top view. At least one opening may be provided above both the transistor and diode sections.

活性領域は、ウェル領域に囲まれた分割領域を複数有してよい。少なくとも一つの分割領域の上方に、2つ以上の開口部が設けられてよい。 The active region may have a plurality of divided regions surrounded by a well region. Two or more openings may be provided above at least one split region.

ダイオード部は、半導体基板の下面に接して設けられた第1導電型のカソード領域を有してよい。複数の分割領域のそれぞれにおいて、開口部とカソード領域とが重なる面積が、保護膜とカソード領域とが重なる面積よりも大きくてよい。 The diode portion may have a first conductive type cathode region provided in contact with the lower surface of the semiconductor substrate. In each of the plurality of divided regions, the area where the opening and the cathode region overlap may be larger than the area where the protective film and the cathode region overlap.

少なくとも一つの分割領域の上方に、配列方向と直交する延伸方向に開口部が複数配置されてよい。 A plurality of openings may be arranged above the at least one divided region in the extending direction orthogonal to the arrangement direction.

少なくとも一つのダイオード部が、延伸方向において、2つ以上の開口部に渡って連続して設けられていてよい。 At least one diode portion may be continuously provided over two or more openings in the stretching direction.

半導体装置は、トランジスタ部にゲート電圧を供給するゲートランナー部を備えてよい。半導体基板の上面視で、少なくとも一つの分割領域は、ゲートランナー部に挟まれて配置されていてよい。 The semiconductor device may include a gate runner unit that supplies a gate voltage to the transistor unit. In the top view of the semiconductor substrate, at least one divided region may be arranged so as to be sandwiched between the gate runner portions.

半導体装置は、活性領域の上方に設けられた温度センス配線を備えてよい。少なくとも一つの分割領域は、ゲートランナー部および温度センス配線の少なくともいずれかに挟まれて配置されていてよい。 The semiconductor device may include temperature sense wiring provided above the active region. The at least one divided region may be arranged so as to be sandwiched between at least one of the gate runner portion and the temperature sense wiring.

開口部の配列方向における端部が、トランジスタ部の上方に配置されていてよい。 The end portion of the opening in the arrangement direction may be arranged above the transistor portion.

保護膜は、配列方向において隣り合う2つの開口部の間に、開口部を分離する第1分離領域を有してよい。第1分離領域は、トランジスタ部の上方に配置されており、且つ、配列方向において第1分離領域の幅は、トランジスタ部の幅よりも小さくてよい。 The protective film may have a first separation region that separates the openings between two adjacent openings in the arrangement direction. The first separation region is arranged above the transistor portion, and the width of the first separation region in the arrangement direction may be smaller than the width of the transistor portion.

少なくとも一つのダイオード部の、配列方向における少なくとも一部の上方に、保護膜が配置されてよい。 A protective film may be arranged above at least a part of the at least one diode portion in the arrangement direction.

保護膜は、配列方向において隣り合う2つの開口部の間に、開口部を分離する第1分離領域を有してよい。配列方向において第1分離領域の幅は、ダイオード部の幅よりも小さくてよい。 The protective film may have a first separation region that separates the openings between two adjacent openings in the arrangement direction. The width of the first separation region in the arrangement direction may be smaller than the width of the diode portion.

半導体装置は、それぞれの開口部に配置されたボンディングパッドを備えてよい。 The semiconductor device may include a bonding pad arranged in each opening.

半導体装置は、複数のボンディングパッドの上方に、複数のボンディングパッドを電気的に接続するはんだ部を備えてよい。 The semiconductor device may include a solder portion that electrically connects the plurality of bonding pads above the plurality of bonding pads.

半導体基板の上面視で、はんだ部の端部が、ボンディングパッドの端部と、半導体基板の外周端との間に配置されてよい。 In the top view of the semiconductor substrate, the end portion of the solder portion may be arranged between the end portion of the bonding pad and the outer peripheral end of the semiconductor substrate.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The outline of the above invention does not list all the necessary features of the present invention. A subcombination of these feature groups can also be an invention.

本実施形態に係る半導体装置100の上面の一例を示す図である。It is a figure which shows an example of the upper surface of the semiconductor device 100 which concerns on this embodiment. ウェル領域11の上方に設けられる構成の一例を示す図である。It is a figure which shows an example of the structure provided above the well area 11. 分割領域72の配置例を示す図である。It is a figure which shows the arrangement example of the division area 72. 開口部84の配列方向および延伸方向における幅を説明する図である。It is a figure explaining the width in the arrangement direction and the extension direction of the opening 84. それぞれの開口部84を分離する分離領域を説明する図である。It is a figure explaining the separation area which separates each opening 84. 半導体装置100の他の例における上面を示す図である。It is a figure which shows the upper surface in another example of a semiconductor device 100. 比較例の半導体装置150の上面を示す図である。It is a figure which shows the upper surface of the semiconductor device 150 of the comparative example. 図1bにおける領域Aの拡大図である。It is an enlarged view of the region A in FIG. 1b. 図1bにおける領域Bの拡大図である。It is an enlarged view of the region B in FIG. 1b. 図5におけるa-a'断面の一例を示す図である。It is a figure which shows an example of the aa'cross section in FIG. 図5におけるb-b'断面の一例を示す図である。It is a figure which shows an example of the bb'cross section in FIG. 本実施形態に係る半導体装置100の上面の一例を示す図である。It is a figure which shows an example of the upper surface of the semiconductor device 100 which concerns on this embodiment. 図6aに示した構造にはんだ部99を加えて示す図である。It is a figure which adds the solder part 99 to the structure shown in FIG. 6a. 図6bに示した構造にはんだ部99を加えて示す図である。It is a figure which adds the solder part 99 to the structure shown in FIG. 6b.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention to which the claims are made. Also, not all combinations of features described in the embodiments are essential to the means of solving the invention.

本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。 In the present specification, one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as "upper", and the other side is referred to as "lower". Of the two main surfaces of the substrate, layer or other member, one surface is referred to as the upper surface and the other surface is referred to as the lower surface. The "up" and "down" directions are not limited to the gravity direction or the mounting direction to the substrate or the like at the time of mounting the semiconductor device.

本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。本明細書では、半導体基板の上面と垂直な方向から見ることを上面視と称し、上面視における図を上面図と称する。 In the present specification, technical matters may be described using orthogonal coordinate axes of X-axis, Y-axis, and Z-axis. In the present specification, the plane parallel to the upper surface of the semiconductor substrate is defined as the XY plane, and the depth direction of the semiconductor substrate is defined as the Z axis. In the present specification, the view from the direction perpendicular to the upper surface of the semiconductor substrate is referred to as a top view, and the view in the top view is referred to as a top view.

各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。 In each embodiment, an example in which the first conductive type is N-type and the second conductive type is P-type is shown, but the first conductive type may be P-type and the second conductive type may be N-type. In this case, the conductive types such as the substrate, the layer, and the region in each embodiment have opposite polarities.

本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。 As used herein, the doping concentration refers to the concentration of a donor or accepted impurity. In the present specification, the concentration difference between the donor and the acceptor may be referred to as a doping concentration. Further, the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.

図1aは、本実施形態に係る半導体装置100の上面の一例を示す図である。本例の半導体装置100は、トランジスタ部70およびダイオード部80を備える半導体チップである。トランジスタ部70は、IGBT等のトランジスタを含む。ダイオード部80は、半導体基板10の上面においてトランジスタ部70と隣接して設けられたFWD(Free Wheel Diode)等のダイオードを含む。 FIG. 1a is a diagram showing an example of the upper surface of the semiconductor device 100 according to the present embodiment. The semiconductor device 100 of this example is a semiconductor chip including a transistor unit 70 and a diode unit 80. The transistor unit 70 includes a transistor such as an IGBT. The diode section 80 includes a diode such as a FWD (Free Wheel Diode) provided adjacent to the transistor section 70 on the upper surface of the semiconductor substrate 10.

半導体基板10には、活性領域120が設けられる。活性領域120は、半導体装置100をオン状態に制御した場合に、半導体基板10の上面と下面との間で電流が流れる領域である。即ち、半導体基板10の上面から下面、または下面から上面に、半導体基板10の内部を深さ方向に電流が流れる領域である。トランジスタ部70またはダイオード部80が設けられた領域を活性領域120としてよい。また、上面視における半導体基板10の外周端140に沿って配置されたゲートランナー部で囲まれた領域を、活性領域120としてもよい。ゲートランナー部は、トランジスタ部70にゲート電圧を供給する。 The semiconductor substrate 10 is provided with an active region 120. The active region 120 is a region in which a current flows between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 is controlled to be in the ON state. That is, it is a region in which a current flows in the depth direction inside the semiconductor substrate 10 from the upper surface to the lower surface or from the lower surface to the upper surface of the semiconductor substrate 10. The region provided with the transistor portion 70 or the diode portion 80 may be the active region 120. Further, the region surrounded by the gate runner portion arranged along the outer peripheral end 140 of the semiconductor substrate 10 in the top view may be the active region 120. The gate runner unit supplies a gate voltage to the transistor unit 70.

半導体基板10の上面視において、活性領域120と半導体基板10の外周端140との間の領域を、外周領域90とする。外周領域90は、半導体基板10の上面視において活性領域120を囲んで設けられる。外周領域90には、上述したゲートランナー部が設けられてよい。外周領域90には、半導体基板10の上面側の電界集中を緩和するエッジ終端構造部が設けられてもよい。エッジ終端構造部は、ゲートランナー部と、外周端140との間に配置される。エッジ終端構造部は、ガードリング、フィールドプレートおよびリサーフの少なくとも一つを有してよく、これらを組み合わせた構造を有してもよい。 In the top view of the semiconductor substrate 10, the region between the active region 120 and the outer peripheral end 140 of the semiconductor substrate 10 is defined as the outer peripheral region 90. The outer peripheral region 90 is provided so as to surround the active region 120 in the top view of the semiconductor substrate 10. The above-mentioned gate runner portion may be provided in the outer peripheral region 90. The outer peripheral region 90 may be provided with an edge termination structure portion for relaxing the electric field concentration on the upper surface side of the semiconductor substrate 10. The edge termination structure portion is arranged between the gate runner portion and the outer peripheral end 140. The edge termination structure may have at least one of a guard ring, a field plate and a resurf, and may have a structure in which these are combined.

活性領域120には、1つ以上のトランジスタ部70と、1つ以上のダイオード部80とが設けられている。本例の活性領域120には、所定の配列方向(図1aの例ではY軸方向)に沿って、トランジスタ部70とダイオード部80とが交互に配置されている。本明細書では、配列方向をY軸方向と称する場合がある。トランジスタ部70およびダイオード部80は、配列方向とは垂直な延伸方向(図1aの例ではX軸方向)に延伸して設けられている。本明細書では、延伸方向をX軸方向と称する場合がある。トランジスタ部70およびダイオード部80は、延伸方向が長手方向であってよい。 The active region 120 is provided with one or more transistor portions 70 and one or more diode portions 80. In the active region 120 of this example, the transistor portion 70 and the diode portion 80 are alternately arranged along a predetermined arrangement direction (Y-axis direction in the example of FIG. 1a). In the present specification, the arrangement direction may be referred to as a Y-axis direction. The transistor portion 70 and the diode portion 80 are provided so as to be stretched in a stretching direction (X-axis direction in the example of FIG. 1a) perpendicular to the arrangement direction. In the present specification, the stretching direction may be referred to as an X-axis direction. The stretching direction of the transistor portion 70 and the diode portion 80 may be the longitudinal direction.

トランジスタ部70は、半導体基板10の上面側にゲートトレンチ部等のゲート構造と、N+型のエミッタ領域とを含む単位構造が周期的に設けられた領域である。トランジスタ部70は、当該単位構造が周期的に設けられた領域を、半導体基板10の下面まで投影したときに当該領域が通過する半導体基板10の内部の領域を含む。 The transistor portion 70 is a region in which a unit structure including a gate structure such as a gate trench portion and an N + type emitter region is periodically provided on the upper surface side of the semiconductor substrate 10. The transistor unit 70 includes a region inside the semiconductor substrate 10 through which the region is projected when the region in which the unit structure is periodically provided is projected to the lower surface of the semiconductor substrate 10.

ダイオード部80は、半導体基板の下面側にN+型のカソード領域82が設けられた領域である。カソード領域82を、配列方向とは垂直な延伸方向(図1aの例ではX軸方向)に、後述するウェル領域11と接触する位置まで延長した領域も、ダイオード部80に含めてよい。ダイオード部80は、カソード領域82およびカソード領域82を延長した領域を、半導体基板10の下面まで投影したときに当該領域が通過する半導体基板10の内部の領域を含む。カソード領域82は、図1aの点線の枠に示すように、ウェル領域11と接しない範囲に設けられてよい。なお図1aにおいては、Y軸方向におけるカソード領域82の端部と、ダイオード部80の端部との位置をずらして示しているが、Y軸方向におけるカソード領域82の端部位置とダイオード部80の端部位置とは一致している。活性領域120のうち、ダイオード部80以外の領域をトランジスタ部70としてもよい。 The diode portion 80 is a region provided with an N + type cathode region 82 on the lower surface side of the semiconductor substrate. The diode portion 80 may include a region in which the cathode region 82 is extended in the stretching direction perpendicular to the arrangement direction (X-axis direction in the example of FIG. 1a) to a position where it comes into contact with the well region 11 described later. The diode unit 80 includes a region inside the semiconductor substrate 10 through which the cathode region 82 and the region extending the cathode region 82 are projected to the lower surface of the semiconductor substrate 10. The cathode region 82 may be provided in a range not in contact with the well region 11 as shown by the dotted line frame in FIG. 1a. In FIG. 1a, the positions of the end portion of the cathode region 82 and the end portion of the diode portion 80 in the Y-axis direction are shifted, but the end portion position of the cathode region 82 and the diode portion 80 in the Y-axis direction are shown. It coincides with the position of the end of. Of the active region 120, a region other than the diode portion 80 may be used as the transistor portion 70.

半導体基板10の上方には、保護膜36が設けられる。保護膜36は、活性領域120の上方に設けられてよく、活性領域120および外周領域90の上方に設けられてもよい。上面視における保護膜36の端部は、活性領域120の端部よりも外周端140側に配置されてよい。保護膜36は、ポリイミドなどの有機系材料で形成されてよい。保護膜36は、シリコン系の樹脂材料で形成されてもよい。保護膜36の少なくとも一部は、半導体基板10の上面に設けられたエミッタ電極等の上面電極の上方に配置されている。 A protective film 36 is provided above the semiconductor substrate 10. The protective film 36 may be provided above the active region 120, or may be provided above the active region 120 and the outer peripheral region 90. The end portion of the protective film 36 in top view may be arranged closer to the outer peripheral end 140 side than the end portion of the active region 120. The protective film 36 may be formed of an organic material such as polyimide. The protective film 36 may be formed of a silicon-based resin material. At least a part of the protective film 36 is arranged above an upper surface electrode such as an emitter electrode provided on the upper surface of the semiconductor substrate 10.

保護膜36には、複数の開口部84が設けられている。なお本明細書で「保護膜」と述べた場合、開口部84の領域を含まない。例えば保護膜36の上面視における面積には、開口部84の面積が含まれていない。図1aにおいて保護膜36には斜線のハッチングを付している。開口部84は、保護膜36に囲まれた領域である。開口部84は、エミッタ電極の上に配置されてよい。 The protective film 36 is provided with a plurality of openings 84. The term "protective film" as used herein does not include the region of the opening 84. For example, the area of the protective film 36 in the top view does not include the area of the opening 84. In FIG. 1a, the protective film 36 is hatched with diagonal lines. The opening 84 is a region surrounded by the protective film 36. The opening 84 may be located above the emitter electrode.

少なくとも一つの開口部84は、配列方向(Y軸方向)においてトランジスタ部70およびダイオード部80の両方にまたがって、活性領域120の上方に配置されている。一つの開口部84は、配列方向(Y軸方向)における複数のトランジスタ部70にまたがって配置されてよい。一つの開口部84は、配列方向(Y軸方向)における複数のダイオード部80にまたがって配置されてよい。図1aの例では、全ての開口部84が、配列方向(Y軸方向)においてトランジスタ部70およびダイオード部80の両方にまたがって、活性領域120の上方に配置されている。 At least one opening 84 is arranged above the active region 120, straddling both the transistor portion 70 and the diode portion 80 in the arrangement direction (Y-axis direction). One opening 84 may be arranged across a plurality of transistor portions 70 in the arrangement direction (Y-axis direction). One opening 84 may be arranged across a plurality of diode portions 80 in the arrangement direction (Y-axis direction). In the example of FIG. 1a, all openings 84 are arranged above the active region 120, straddling both the transistor portion 70 and the diode portion 80 in the arrangement direction (Y-axis direction).

半導体基板10には、第2導電型のウェル領域11が設けられている。ウェル領域11は、半導体基板10の上面から、後述するベース領域14の下端よりも深い位置まで設けられる。ウェル領域11は、ベース領域14よりもドーピング濃度が高くてよい。本例のウェル領域11はP+型である。 The semiconductor substrate 10 is provided with a second conductive type well region 11. The well region 11 is provided from the upper surface of the semiconductor substrate 10 to a position deeper than the lower end of the base region 14 described later. The well region 11 may have a higher doping concentration than the base region 14. The well region 11 of this example is P + type.

本例のウェル領域11は、半導体基板10の外周端140に沿って環状に設けられた部分を有する。ウェル領域11は、上面視において活性領域120を囲んで配置されていてよい。ウェル領域11は、後述するゲート金属層50に沿って、ゲート金属層50の下方に設けられてよい。ウェル領域11は、ゲート金属層50の下方において、ゲート金属層50と重なる範囲よりも広い範囲に設けられてよい。 The well region 11 of this example has a portion provided in an annular shape along the outer peripheral end 140 of the semiconductor substrate 10. The well region 11 may be arranged so as to surround the active region 120 in top view. The well region 11 may be provided below the gate metal layer 50 along the gate metal layer 50 described later. The well region 11 may be provided below the gate metal layer 50 in a wider range than the range overlapping the gate metal layer 50.

本例のウェル領域11は、活性領域120に設けられた部分を有してよい。ウェル領域11は、上面視において、活性領域120の一端から他端まで活性領域120を横切るように設けられた部分を有してよく、活性領域120の一端から活性領域120の内部まで設けられてもよい。一例としてウェル領域11は、後述するゲートランナー53に沿って、ゲートランナー53の下方に設けられてよい。ウェル領域11は、ゲートランナー53の下方において、ゲートランナー53と重なる範囲よりも広い範囲に設けられてよい。またウェル領域11は、後述する温度センス部78および温度センス配線92に沿って、温度センス部78および温度センス配線92の下方に設けられてよい。ウェル領域11は、温度センス部78および温度センス配線92の下方において、温度センス部78および温度センス配線92と重なる範囲よりも広い範囲に設けられてよい。なお、ウェル領域11が設けられる位置は、上述した位置に限定されない。 The well region 11 of this example may have a portion provided in the active region 120. The well region 11 may have a portion provided so as to cross the active region 120 from one end to the other end of the active region 120 in a top view, and may be provided from one end of the active region 120 to the inside of the active region 120. May be good. As an example, the well region 11 may be provided below the gate runner 53 along the gate runner 53 described later. The well region 11 may be provided below the gate runner 53 in a wider range than the range overlapping the gate runner 53. Further, the well region 11 may be provided below the temperature sense unit 78 and the temperature sense wiring 92 along the temperature sense unit 78 and the temperature sense wiring 92 described later. The well region 11 may be provided below the temperature sense unit 78 and the temperature sense wiring 92 in a wider range than the range in which the temperature sense unit 78 and the temperature sense wiring 92 overlap. The position where the well region 11 is provided is not limited to the above-mentioned position.

保護膜36には、上面視においてウェル領域11に挟まれた単一の領域に、複数の開口部84が設けられている。ウェル領域11に挟まれた領域とは、配列方向(Y軸方向)または延伸方向(X軸方向)の少なくとも一方において、ウェル領域11に挟まれた領域を指してよい。例えば、活性領域120内の各位置について、当該位置を通る配列方向と平行な直線、および、延伸方向と平行な直線の少なくとも一方の直線について、当該直線が当該位置の両側においてウェル領域11と交差する場合に、当該位置はウェル領域11に挟まれているとする。なお、2つのウェル領域11の間に更にウェル領域11が配置されている場合、それぞれのウェル領域11の間の領域を、単一の領域とする。 The protective film 36 is provided with a plurality of openings 84 in a single region sandwiched between the well regions 11 in a top view. The region sandwiched between the well regions 11 may refer to a region sandwiched between the well regions 11 in at least one of the arrangement direction (Y-axis direction) and the stretching direction (X-axis direction). For example, for each position in the active region 120, for at least one of a straight line parallel to the arrangement direction passing through the position and a straight line parallel to the stretching direction, the straight line intersects the well region 11 on both sides of the position. If so, it is assumed that the position is sandwiched between the well regions 11. When the well area 11 is further arranged between the two well areas 11, the area between the well areas 11 is regarded as a single area.

例えば図1aの例では、複数の開口部84-1、84-2、84-3、84-4が、配列方向(および延伸方向)においてウェル領域11に挟まれた一つの領域に配置されている。なお、当該一つの領域をウェル領域11が挟む方向と、当該一つの領域に設けられた複数の開口部84が配列されている方向とは一致していてよく、一致していなくてもよい。ウェル領域11に挟まれた領域は、周囲全体がウェル領域11に囲まれていてもよい。 For example, in the example of FIG. 1a, a plurality of openings 84-1, 84-2, 84-3, 84-4 are arranged in one region sandwiched by the well region 11 in the arrangement direction (and extension direction). There is. The direction in which the well region 11 sandwiches the one region may or may not coincide with the direction in which the plurality of openings 84 provided in the one region are arranged. The entire circumference of the region sandwiched between the well regions 11 may be surrounded by the well regions 11.

それぞれの開口部84の内部には、金属で形成されたボンディングパッドが設けられる。それぞれのボンディングパッドの上方には、複数のボンディングパッドを接続するはんだ部が設けられる。はんだ部の上には、リードフレーム等の電極用金属板またはワイヤ等の配線が接続されてよい。 A bonding pad made of metal is provided inside each opening 84. Above each bonding pad, a solder portion for connecting a plurality of bonding pads is provided. A metal plate for electrodes such as a lead frame or wiring such as a wire may be connected on the solder portion.

上述したように、ウェル領域11に挟まれた単一の領域に、複数の開口部84を設けることで、当該単一の領域に、複数のボンディングパッドを離散的に配置できる。トランジスタ部70およびダイオード部80の動作時の発熱によりボンディングパッドが熱膨張した場合、ボンディングパッドの上面に接するはんだ部、さらに、はんだ部の上面に接するパッケージの電極用金属板等との圧力分布に偏りが生じる場合がある。本例の半導体装置100は、上述した単一の領域において、開口部84とボンディングパッドを分散して配置させる。これにより、ボンディングパッドとはんだ部との接触面、および、はんだ部と電極用金属板との接触面の一部に生じる圧力分布の偏りを分散させ、それぞれの接触面の圧力分布を均一にすることができる。以上により、半導体装置100の特性不良を抑制し、半導体装置100の組立不良を減少させることができる。 As described above, by providing the plurality of openings 84 in a single region sandwiched between the well regions 11, a plurality of bonding pads can be discretely arranged in the single region. When the bonding pad thermally expands due to the heat generated during the operation of the transistor portion 70 and the diode portion 80, the pressure distribution between the solder portion in contact with the upper surface of the bonding pad and the metal plate for electrodes of the package in contact with the upper surface of the solder portion. Bias may occur. In the semiconductor device 100 of this example, the opening 84 and the bonding pad are dispersedly arranged in the above-mentioned single region. As a result, the bias of the pressure distribution generated in the contact surface between the bonding pad and the solder portion and a part of the contact surface between the solder portion and the metal plate for the electrode is dispersed, and the pressure distribution on each contact surface becomes uniform. be able to. As described above, it is possible to suppress the characteristic defect of the semiconductor device 100 and reduce the assembly defect of the semiconductor device 100.

また、開口部84がトランジスタ部70およびダイオード部80の上方において、トランジスタ部70およびダイオード部80の両方にまたがって設けられているので、それぞれのボンディングパッドを、トランジスタ部70およびダイオード部80の両方の上に配置できる。このため、トランジスタ部70およびダイオード部80のいずれが導通状態の場合でも、トランジスタ部70およびダイオード部80からの熱を放熱しやすくなる。 Further, since the opening 84 is provided above both the transistor portion 70 and the diode portion 80 and straddling both the transistor portion 70 and the diode portion 80, each bonding pad is provided for both the transistor portion 70 and the diode portion 80. Can be placed on top. Therefore, regardless of which of the transistor section 70 and the diode section 80 is in a conductive state, the heat from the transistor section 70 and the diode section 80 can be easily dissipated.

図1bは、ウェル領域11の上方に設けられる構成の一例を示す図である。図1bにおいては、図1aに示した保護膜36および開口部84を省略している。本例では、ウェル領域11の上方に、ゲート金属層50、ゲートランナー53、温度センス部78、温度センス配線92および1つ以上の制御用パッドが設けられている。制御用パッドには、半導体装置100と外部の装置とを接続するワイヤ等が固定される。制御用パッドは、ゲート制御用の端子、過熱温度や過電流のセンシング端子であってよい。本例の半導体装置100は、制御用パッドとして、温度測定用パッド94、ゲートパッド55、電流センスパッド58およびケルビンパッド57を含む。1つ以上の制御用パッドを形成した領域を、制御電極部102とする。制御電極部102は、外周領域90に設けられている。 FIG. 1b is a diagram showing an example of a configuration provided above the well region 11. In FIG. 1b, the protective film 36 and the opening 84 shown in FIG. 1a are omitted. In this example, a gate metal layer 50, a gate runner 53, a temperature sense unit 78, a temperature sense wiring 92, and one or more control pads are provided above the well region 11. A wire or the like connecting the semiconductor device 100 and an external device is fixed to the control pad. The control pad may be a terminal for gate control or a sensing terminal for overheated temperature or overcurrent. The semiconductor device 100 of this example includes a temperature measuring pad 94, a gate pad 55, a current sense pad 58, and a Kelvin pad 57 as control pads. The region where one or more control pads are formed is referred to as a control electrode unit 102. The control electrode portion 102 is provided in the outer peripheral region 90.

また、図1bにおいては、半導体基板10の上面の上方に設けられるエミッタ電極52が設けられる範囲を、太い破線で示している。エミッタ電極52は、活性領域120を覆って設けられてよい。エミッタ電極52の端部の少なくとも一部分は、ゲート金属層50と、活性領域120との間のウェル領域11の上方に配置されてよい。 Further, in FIG. 1b, the range in which the emitter electrode 52 provided above the upper surface of the semiconductor substrate 10 is provided is shown by a thick broken line. The emitter electrode 52 may be provided so as to cover the active region 120. At least a portion of the end of the emitter electrode 52 may be located above the well region 11 between the gate metal layer 50 and the active region 120.

活性領域120の上方には、エミッタ電極52が設けられる。図1bにおいて、半導体基板10の上面視でエミッタ電極52が設けられる範囲(すなわちエミッタ電極52の端)を太い破線部101で示す。破線部で囲まれた内側の領域にエミッタ電極52が設けられる。エミッタ電極52は、半導体基板10の上面視において複数形成されてよい。例えば、後述する分割領域ごとに、エミッタ電極52が設けられてよい。活性領域120に設けられる全てのトランジスタ部70およびダイオード部80は、エミッタ電極52に覆われるように設けられてよい。複数のエミッタ電極52は、ワイヤ、リードフレームなどにより互いに電気的に接続されて、同一の電位を保つ。 An emitter electrode 52 is provided above the active region 120. In FIG. 1b, the range in which the emitter electrode 52 is provided (that is, the end of the emitter electrode 52) is shown by a thick broken line portion 101 in the top view of the semiconductor substrate 10. The emitter electrode 52 is provided in the inner region surrounded by the broken line portion. A plurality of emitter electrodes 52 may be formed in the top view of the semiconductor substrate 10. For example, the emitter electrode 52 may be provided for each of the divided regions described later. All the transistor portions 70 and the diode portions 80 provided in the active region 120 may be provided so as to be covered with the emitter electrode 52. The plurality of emitter electrodes 52 are electrically connected to each other by a wire, a lead frame, or the like to maintain the same potential.

図1bの例では、エミッタ電極52が、後述する温度センス部78および温度センス配線92と重ならないように設けられる。他の例ではエミッタ電極52は、温度センス部78および温度センス配線92と重なって設けられてもよい。この場合、エミッタ電極52と、温度センス部78および温度センス配線92との間には絶縁膜が設けられる。 In the example of FIG. 1b, the emitter electrode 52 is provided so as not to overlap the temperature sense portion 78 and the temperature sense wiring 92 described later. In another example, the emitter electrode 52 may be provided so as to overlap the temperature sense portion 78 and the temperature sense wiring 92. In this case, an insulating film is provided between the emitter electrode 52, the temperature sense unit 78, and the temperature sense wiring 92.

ゲート金属層50およびゲートランナー53は、ゲートランナー部の一例である。ゲート金属層50およびエミッタ電極52は、金属を含む材料で形成される。ゲート金属層50は、半導体基板10の上面の上方に配置されている。ゲート金属層50および半導体基板10の間には、絶縁膜が配置されている。ゲート金属層50およびエミッタ電極52は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層50は、トランジスタ部70に電気的に接続され、トランジスタ部70にゲート電圧を供給する。エミッタ電極52は、図1aに示した開口部84に設けられるボンディングパッドを介して、外部の装置と電気的に接続されてよい。 The gate metal layer 50 and the gate runner 53 are examples of the gate runner portion. The gate metal layer 50 and the emitter electrode 52 are made of a material containing metal. The gate metal layer 50 is arranged above the upper surface of the semiconductor substrate 10. An insulating film is arranged between the gate metal layer 50 and the semiconductor substrate 10. The gate metal layer 50 and the emitter electrode 52 may be formed of aluminum or an aluminum-silicon alloy. The gate metal layer 50 is electrically connected to the transistor portion 70 and supplies a gate voltage to the transistor portion 70. The emitter electrode 52 may be electrically connected to an external device via a bonding pad provided in the opening 84 shown in FIG. 1a.

ゲート金属層50は、半導体基板10の上面視で、活性領域120を囲うように設けられている。ゲート金属層50は、半導体基板10の外周端140に沿って設けられてよい。ゲート金属層50は、活性領域120の外に設けられるゲートパッド55と電気的に接続される。ゲートパッド55は、延伸方向(X軸方向)において、ゲート金属層50と活性領域120との間に配置されてよい。 The gate metal layer 50 is provided so as to surround the active region 120 in the top view of the semiconductor substrate 10. The gate metal layer 50 may be provided along the outer peripheral end 140 of the semiconductor substrate 10. The gate metal layer 50 is electrically connected to a gate pad 55 provided outside the active region 120. The gate pad 55 may be arranged between the gate metal layer 50 and the active region 120 in the stretching direction (X-axis direction).

ゲートランナー53は、ゲート金属層50と電気的に接続され、活性領域120の上方まで延伸する。ゲートランナー53は、ゲート金属層50と、トランジスタ部70のゲートトレンチ部のトレンチ内に設けられたポリシリコン等の導電部とを電気的に接続する。ゲートランナー53は、ポリシリコン等の導電材料で形成される。ゲートランナー53は、半導体基板10の上面の上方に配置されてよく、半導体基板10の上面に形成されたトレンチ内に配置されてもよい。ゲートランナー53と半導体基板10との間には、絶縁膜が配置されている。 The gate runner 53 is electrically connected to the gate metal layer 50 and extends above the active region 120. The gate runner 53 electrically connects the gate metal layer 50 and a conductive portion such as polysilicon provided in the trench of the gate trench portion of the transistor portion 70. The gate runner 53 is made of a conductive material such as polysilicon. The gate runner 53 may be arranged above the upper surface of the semiconductor substrate 10, or may be arranged in a trench formed on the upper surface of the semiconductor substrate 10. An insulating film is arranged between the gate runner 53 and the semiconductor substrate 10.

ゲートランナー53は、配列方向(Y軸方向)に活性領域120を横切って配置されてよい。ゲートランナー53の両端は、ゲート金属層50に接続されてよい。活性領域120をY軸方向に横切るゲートランナー53は、延伸方向(X軸方向)に複数配置されてよい。また、ゲートランナー53は、ゲート金属層50に沿って、活性領域120を囲んで配置された環状部分を有してもよい。活性領域120を横切るゲートランナー53は、活性領域120を囲む環状のゲートランナー53に接続されてよい。ゲートランナー53の環状部分は、コンタクトホールを介してゲート金属層50に接続されてよい。 The gate runner 53 may be arranged across the active region 120 in the arrangement direction (Y-axis direction). Both ends of the gate runner 53 may be connected to the gate metal layer 50. A plurality of gate runners 53 that cross the active region 120 in the Y-axis direction may be arranged in the stretching direction (X-axis direction). Further, the gate runner 53 may have an annular portion arranged around the active region 120 along the gate metal layer 50. The gate runner 53 that traverses the active region 120 may be connected to an annular gate runner 53 that surrounds the active region 120. The annular portion of the gate runner 53 may be connected to the gate metal layer 50 via a contact hole.

また、ゲートランナー53は、外周領域90において少なくとも一つの制御用パッドと活性領域120との間にも、設けられてよい。外周領域90に設けられたゲートランナー53は、半導体基板10の上面視で温度センス配線92と交差してよい。当該ゲートランナー53は、温度センス配線92の下方をY軸方向に通過して設けられている。当該ゲートランナー53の両端は、ゲート金属層50に接続されている。 The gate runner 53 may also be provided between at least one control pad and the active region 120 in the outer peripheral region 90. The gate runner 53 provided in the outer peripheral region 90 may intersect the temperature sense wiring 92 in the top view of the semiconductor substrate 10. The gate runner 53 is provided so as to pass below the temperature sense wiring 92 in the Y-axis direction. Both ends of the gate runner 53 are connected to the gate metal layer 50.

温度センス部78は、活性領域120の半導体基板10の上方に設けられる。温度センス部78は、半導体基板10の上面視で、活性領域120の中央に設けられてよい。温度センス部78は、活性領域120の温度を検知する。温度センス部78は、単結晶または多結晶のシリコンで形成されるpn型温度センスダイオードであってよい。本例の温度センス部78は、ウェル領域11の上方に設けられている。 The temperature sense unit 78 is provided above the semiconductor substrate 10 in the active region 120. The temperature sense unit 78 may be provided in the center of the active region 120 in the top view of the semiconductor substrate 10. The temperature sense unit 78 detects the temperature of the active region 120. The temperature sense unit 78 may be a pn type temperature sense diode formed of single crystal or polycrystalline silicon. The temperature sense unit 78 of this example is provided above the well region 11.

温度センス配線92は、半導体基板10の上面視で、活性領域120の上方に設けられる。温度センス配線92は、温度センス部78と接続される。温度センス配線92は、外周領域90まで、予め定められた方向(本例においてはX軸方向)に延伸し、外周領域90に設けられた温度測定用パッド94と接続される。 The temperature sense wiring 92 is provided above the active region 120 in the top view of the semiconductor substrate 10. The temperature sense wiring 92 is connected to the temperature sense unit 78. The temperature sense wiring 92 extends to the outer peripheral region 90 in a predetermined direction (X-axis direction in this example), and is connected to the temperature measuring pad 94 provided in the outer peripheral region 90.

温度センス配線92は、pn型温度センスダイオードのp型層に電気的に接続する配線89と、n型層に電気的に接続する配線91とを含んでよい。配線89は、温度測定用アノードパッド94-2に接続され、配線91は、温度測定用カソードパッド94-1に接続されている。温度測定用パッド94(本例では、温度測定用カソードパッド94-1および温度測定用アノードパッド94-2)を介して温度センス部78の電圧および電流等の特性を測定することで、温度センス部78の温度を検出できる。 The temperature sense wiring 92 may include a wiring 89 electrically connected to the p-type layer of the pn-type temperature sense diode and a wiring 91 electrically connected to the n-type layer. The wiring 89 is connected to the anode pad 94-2 for temperature measurement, and the wiring 91 is connected to the cathode pad 94-1 for temperature measurement. The temperature sense is measured by measuring the characteristics such as the voltage and the current of the temperature sense unit 78 through the temperature measurement pad 94 (in this example, the temperature measurement cathode pad 94-1 and the temperature measurement anode pad 94-2). The temperature of unit 78 can be detected.

図1bにおいては、温度センス配線92を長方形の実線で模式的に表しているが、温度センス配線92は、図1bにおいて点線で示される配線89、配線91のようにアノード用の配線およびカソード用の配線を有してよい。本例の温度センス配線92は、ウェル領域11の上方に配置されている。 In FIG. 1b, the temperature sense wiring 92 is schematically represented by a solid rectangular wire, but the temperature sense wiring 92 is for the anode wiring and the cathode like the wiring 89 and the wiring 91 shown by the dotted line in FIG. 1b. May have wiring. The temperature sense wiring 92 of this example is arranged above the well region 11.

電流センスパッド58は、トランジスタ部70に流れる電流を検出する。本例の半導体装置100は、トランジスタ部70に流れる電流に対応した電流が流れる電流センス部59を更に備える。一例として電流センス部59は、トランジスタ部70と同一の構造を有し、且つ、XY面における面積がトランジスタ部70よりも小さい領域である。電流センス部59は、外周領域90に配置されてよい。なお電流センス部59が配置される領域には、ウェル領域11が設けられていない。ケルビンパッド57は、エミッタ電極52と接続される。 The current sense pad 58 detects the current flowing through the transistor unit 70. The semiconductor device 100 of this example further includes a current sense unit 59 through which a current corresponding to the current flowing through the transistor unit 70 flows. As an example, the current sense unit 59 has the same structure as the transistor unit 70, and the area on the XY surface is smaller than that of the transistor unit 70. The current sense unit 59 may be arranged in the outer peripheral region 90. The well region 11 is not provided in the region where the current sense unit 59 is arranged. The Kelvin pad 57 is connected to the emitter electrode 52.

図1cは、分割領域72の配置例を示す図である。図1cにおいては、保護膜36、エミッタ電極52、トランジスタ部70およびダイオード部80を省略している。分割領域72は、上面視においてウェル領域11に囲まれた活性領域120の部分を指す。活性領域120は、複数の分割領域72を有してよい。本例の活性領域120は、X軸方向において複数の分割領域72を有する。活性領域120は、Y軸方向において複数の分割領域72を有してもよい。 FIG. 1c is a diagram showing an arrangement example of the divided region 72. In FIG. 1c, the protective film 36, the emitter electrode 52, the transistor portion 70, and the diode portion 80 are omitted. The split region 72 refers to a portion of the active region 120 surrounded by the well region 11 in top view. The active region 120 may have a plurality of divided regions 72. The active region 120 of this example has a plurality of divided regions 72 in the X-axis direction. The active region 120 may have a plurality of divided regions 72 in the Y-axis direction.

本例の活性領域120は、ウェル領域11により、複数の分割領域72-1、72-2、72-3、72-4に分割されている。少なくとも一つの分割領域72において、複数の開口部84が設けられてよい。本例では、全ての分割領域72において、複数の開口部84が設けられている。それぞれの分割領域72に設けられる開口部84の数は、同一であってよく異なっていてもよい。分割領域72の上面視における面積が大きいほど、分割領域72に設けられる開口部84の数は多くてよい。 The active region 120 of this example is divided into a plurality of divided regions 72-1, 72-2, 72-3, 72-4 by the well region 11. A plurality of openings 84 may be provided in at least one divided region 72. In this example, a plurality of openings 84 are provided in all the divided regions 72. The number of openings 84 provided in each divided region 72 may be the same or may be different. The larger the area of the divided region 72 in the top view, the larger the number of openings 84 provided in the divided region 72 may be.

少なくとも一つの分割領域72は、ゲートランナー部に挟まれていてよく、ゲートランナー部、温度センス部78および温度センス配線92の少なくともいずれかに挟まれていてもよい。分割領域72-1は、延伸方向(X軸方向)において、制御電極部102と最も離れて配置された分割領域72である。分割領域72-1には、温度センス部78および温度センス配線92が配置されていない。分割領域72-1は、配列方向(Y軸方向)においてゲート金属層50に挟まれており、延伸方向(X軸方向)においてゲート金属層50とゲートランナー53に挟まれている。 The at least one divided region 72 may be sandwiched between the gate runner portion, and may be sandwiched between at least one of the gate runner portion, the temperature sense portion 78, and the temperature sense wiring 92. The divided region 72-1 is a divided region 72 arranged farthest from the control electrode portion 102 in the stretching direction (X-axis direction). The temperature sense unit 78 and the temperature sense wiring 92 are not arranged in the divided region 72-1. The divided region 72-1 is sandwiched between the gate metal layer 50 in the arrangement direction (Y-axis direction), and is sandwiched between the gate metal layer 50 and the gate runner 53 in the stretching direction (X-axis direction).

分割領域72-2は、延伸方向(X軸方向)において、他の2つの分割領域72の間に配置された分割領域72である。本例の分割領域72-2は、半導体基板10の上面のX軸方向における中央を含む領域である。分割領域72-2には、温度センス部78および温度センス配線92が配置されている。分割領域72-2は、配列方向(Y軸方向)においてゲート金属層50に挟まれた部分、および、ゲート金属層50と温度センス部78(および温度センス配線92)に挟まれた部分を有する。分割領域72-2は、延伸方向(X軸方向)においてゲートランナー53に挟まれた部分と、ゲートランナー53および温度センス部78に挟まれた部分とを有する。分割領域72-2は、上面視において最大の面積を有する分割領域72であってよい。分割領域72-2に設けられる開口部84の個数は、他のいずれの分割領域72に設けられる開口部84の個数よりも多くてよい。 The division region 72-2 is a division region 72 arranged between the other two division regions 72 in the stretching direction (X-axis direction). The divided region 72-2 of this example is a region including the center of the upper surface of the semiconductor substrate 10 in the X-axis direction. A temperature sense unit 78 and a temperature sense wiring 92 are arranged in the divided region 72-2. The divided region 72-2 has a portion sandwiched between the gate metal layer 50 and the temperature sense portion 78 (and the temperature sense wiring 92) in the arrangement direction (Y-axis direction). .. The divided region 72-2 has a portion sandwiched between the gate runner 53 and the temperature sense portion 78 in the stretching direction (X-axis direction). The divided region 72-2 may be the divided region 72 having the largest area in the top view. The number of openings 84 provided in the divided region 72-2 may be larger than the number of openings 84 provided in any of the other divided regions 72.

分割領域72-3および分割領域72-4は、延伸方向(X軸方向)において、制御電極部102の最も近くに配置された分割領域である。分割領域72-3および分割領域72-4は、Y軸方向において温度センス配線92を挟んで配置されている。分割領域72-3および分割領域72-4は、配列方向(Y軸方向)においてゲート金属層50と温度センス配線92に挟まれており、延伸方向(X軸方向)においてゲート金属層50とゲートランナー53に挟まれている。 The divided region 72-3 and the divided region 72-4 are divided regions arranged closest to the control electrode portion 102 in the stretching direction (X-axis direction). The divided region 72-3 and the divided region 72-4 are arranged so as to sandwich the temperature sense wiring 92 in the Y-axis direction. The divided region 72-3 and the divided region 72-4 are sandwiched between the gate metal layer 50 and the temperature sense wiring 92 in the arrangement direction (Y-axis direction), and the gate metal layer 50 and the gate in the stretching direction (X-axis direction). It is sandwiched between runners 53.

本例では、それぞれの分割領域72に、複数の開口部84が配置されている。それぞれの開口部84には、ボンディングパッド98が設けられている。つまり、それぞれの分割領域72には、複数のボンディングパッド98が分散して設けられている。ボンディングパッド98は、半導体装置100がパッケージに実装された場合に、半導体装置100と半導体装置100の外部とを電気的に接続する金属ワイヤ等の配線がボンディングされる領域である。ボンディングパッド98は、開口部84により露出したエミッタ電極52上に導電性金属をめっきすることにより形成されてよい。導電性金属としては、一例としてNi(ニッケル)が用いられる。 In this example, a plurality of openings 84 are arranged in each divided region 72. A bonding pad 98 is provided in each opening 84. That is, a plurality of bonding pads 98 are dispersedly provided in each of the divided regions 72. The bonding pad 98 is a region where wiring such as a metal wire that electrically connects the semiconductor device 100 and the outside of the semiconductor device 100 is bonded when the semiconductor device 100 is mounted on the package. The bonding pad 98 may be formed by plating a conductive metal on the emitter electrode 52 exposed by the opening 84. As the conductive metal, Ni (nickel) is used as an example.

なお、開口部84で露出したエミッタ電極52の部分を、ボンディングパッド98としてもよい。例えば、開口部84で露出したエミッタ電極52の表面に、アルミニウム等のワイヤを超音波接合でボンディングする場合の、開口部84内のエミッタ電極52の露出面をボンディングパッド98としてよい。 The portion of the emitter electrode 52 exposed at the opening 84 may be used as the bonding pad 98. For example, the exposed surface of the emitter electrode 52 in the opening 84 when a wire such as aluminum is bonded to the surface of the emitter electrode 52 exposed by the opening 84 by ultrasonic bonding may be used as a bonding pad 98.

分割領域72-1のように、一つの分割領域72における複数の開口部84は、所定の方向(図1cの例では配列方向)に沿って1列に配置されてよい。また分割領域72-2のように、一つの分割領域72における複数の開口部84は、2つ以上の方向(図1cの例では配列方向および延伸方向)に沿って配置されてもよい。一つの分割領域72に設けられる開口部84の上面視における面積は、それぞれ同一であってよく、異なっていてもよい。ある分割領域72に設けられた開口部84は、X軸方向において隣接する他の分割領域72に設けられたいずれかの開口部84と、X軸方向において対向する位置に配置されてよい。 Like the division region 72-1, the plurality of openings 84 in one division region 72 may be arranged in a row along a predetermined direction (arrangement direction in the example of FIG. 1c). Further, as in the division region 72-2, the plurality of openings 84 in one division region 72 may be arranged along two or more directions (arrangement direction and extension direction in the example of FIG. 1c). The area of the opening 84 provided in one divided region 72 in the top view may be the same or different. The opening 84 provided in a certain division region 72 may be arranged at a position facing the opening 84 provided in another division region 72 adjacent to the division region 72 in the X-axis direction.

また、X軸方向において両端に配置された分割領域72には、X軸方向に1つの開口部84が設けられてよい。X軸方向において両端以外に配置された少なくとも一つの分割領域72には、X軸方向に2つ以上の開口部84が設けられてよい。また、温度センス部78が設けられた分割領域72には、X軸方向において2つ以上の開口部84が配置されてもよい。 Further, the divided regions 72 arranged at both ends in the X-axis direction may be provided with one opening 84 in the X-axis direction. At least one divided region 72 arranged at other than both ends in the X-axis direction may be provided with two or more openings 84 in the X-axis direction. Further, in the divided region 72 provided with the temperature sense portion 78, two or more openings 84 may be arranged in the X-axis direction.

幅Wh1は、分割領域72-1の延伸方向(X軸方向)における幅である。幅Wh3は、分割領域72-3および分割領域72-4のX軸方向における幅である。幅Wh1と幅Wh3は、等しくてよい。 The width Wh1 is the width of the divided region 72-1 in the stretching direction (X-axis direction). The width Wh3 is the width of the divided region 72-3 and the divided region 72-4 in the X-axis direction. The width Wh1 and the width Wh3 may be equal.

幅Wh2は、分割領域72-2のX軸方向における幅である。幅Wh2は、幅Wh1および幅Wh3よりも大きくてよい。幅Wh2、幅Wh1および幅Wh3は同一であってもよい。 The width Wh2 is the width of the divided region 72-2 in the X-axis direction. The width Wh2 may be larger than the width Wh1 and the width Wh3. The width Wh2, the width Wh1 and the width Wh3 may be the same.

図1dは、開口部84の配列方向および延伸方向における幅を説明する図である。幅Wcx4は、分割領域72-1に設けられた開口部84のX軸方向の幅である。幅Wcx3は、分割領域72-2に設けられた開口部84のうち、X軸方向において制御電極部102から最も離れる側に配置された開口部84の幅である。幅Wcx2は、分割領域72-2に設けられた開口部84のうち、X軸方向において制御電極部102に最も近い側に配置された開口部84の幅である。幅Wcx1は、分割領域72-3および分割領域72-4に設けられた開口部84のX軸方向の幅である。 FIG. 1d is a diagram illustrating the width of the openings 84 in the arrangement direction and the stretching direction. The width Wcx4 is the width of the opening 84 provided in the division region 72-1 in the X-axis direction. The width Wcx3 is the width of the opening 84 arranged on the side farthest from the control electrode portion 102 in the X-axis direction among the openings 84 provided in the divided region 72-2. The width Wcx2 is the width of the opening 84 arranged on the side closest to the control electrode portion 102 in the X-axis direction among the openings 84 provided in the divided region 72-2. The width Wcx1 is the width of the opening 84 provided in the divided region 72-3 and the divided region 72-4 in the X-axis direction.

幅Wcx1、幅Wcx2、幅Wcx3および幅Wcx4は、全て等しくてよい。図1dは、幅Wcx1、幅Wcx2、幅Wcx3および幅Wcx4が全て等しい一例である。幅Wcx1、幅Wcx2、幅Wcx3および幅Wcx4は、一部または全てが異なっていてもよい。幅Wcx1と幅Wcx4が等しく、幅Wcx2および幅Wcx3が等しく、幅Wcx1と幅Wcx2が異なっていてもよい。幅Wcx1、幅Wcx2、幅Wcx3および幅Wcx4は、1000μm以上3000μm以下であってよい。 The width Wcx1, the width Wcx2, the width Wcx3 and the width Wcx4 may all be equal. FIG. 1d is an example in which the width Wcx1, the width Wcx2, the width Wcx3, and the width Wcx4 are all equal. The width Wcx1, the width Wcx2, the width Wcx3 and the width Wcx4 may be partially or completely different. The width Wcx1 and the width Wcx4 may be equal, the width Wcx2 and the width Wcx3 may be equal, and the width Wcx1 and the width Wcx2 may be different. The width Wcx1, the width Wcx2, the width Wcx3 and the width Wcx4 may be 1000 μm or more and 3000 μm or less.

幅Wcy1および幅Wcy4は、Y軸方向における両端に配置された開口部84のY軸方向における幅である。幅Wcy2は、幅Wcy1の開口部84の隣に配置された開口部84のY軸方向における幅である。幅Wcy3hは、幅Wcy4の開口部84の隣に配置された開口部84のY軸方向における幅である。 The width Wcy1 and the width Wcy4 are the widths of the openings 84 arranged at both ends in the Y-axis direction in the Y-axis direction. The width Wcy2 is the width of the opening 84 arranged next to the opening 84 of the width Wcy1 in the Y-axis direction. The width Wcy3h is the width in the Y-axis direction of the opening 84 arranged next to the opening 84 of the width Wcy4.

幅Wcy1、幅Wcy2、幅Wcy3および幅Wcy4は、全て等しくてよい。図1dは、幅Wcy1、幅Wcy2、幅Wcy3および幅Wcy4が全て等しい一例である。幅Wcy1、幅Wcy2、幅Wcy3および幅Wcy4は、一部または全てが異なっていてもよい。幅Wcy1と幅Wcy4が等しく、幅Wcy2および幅Wcy3が等しく、幅Wcy1と幅Wcy2が異なっていてもよい。幅Wcy1、幅Wcy2、幅Wcy3および幅Wcy4は、1500μm以上5000μm以下であってよい。 The width Wcy1, the width Wcy2, the width Wcy3 and the width Wcy4 may all be equal. FIG. 1d is an example in which the width Wcy1, the width Wcy2, the width Wcy3, and the width Wcy4 are all equal. The width Wcy1, the width Wcy2, the width Wcy3 and the width Wcy4 may be partially or completely different. The width Wcy1 and the width Wcy4 may be equal, the width Wcy2 and the width Wcy3 may be equal, and the width Wcy1 and the width Wcy2 may be different. The width Wcy1, width Wcy2, width Wcy3 and width Wcy4 may be 1500 μm or more and 5000 μm or less.

ゲートランナー53に挟まれる分割領域72(本例では分割領域72-2)には、ゲートランナー53に挟まれる方向(本例では延伸(X軸)方向)に、開口部84が3個以上配置されてもよい。当該3個以上の開口部84のX軸方向における幅は、等しくてもよいし異なっていてもよい。 In the divided region 72 (divided region 72-2 in this example) sandwiched between the gate runners 53, three or more openings 84 are arranged in the direction sandwiched by the gate runner 53 (in the example, the stretching (X-axis) direction). May be done. The widths of the three or more openings 84 in the X-axis direction may be equal or different.

図1eは、それぞれの開口部84を分離する分離領域を説明する図である。本例では、配列方向(Y軸方向)に隣り合う2つの開口部84の間に設けられた保護膜36を、第1分離領域86とする。第1分離領域86は、X軸方向において活性領域120を横切って、X軸方向に沿って延伸して設けられてよい。 FIG. 1e is a diagram illustrating a separation region for separating each opening 84. In this example, the protective film 36 provided between the two openings 84 adjacent to each other in the arrangement direction (Y-axis direction) is referred to as the first separation region 86. The first separation region 86 may be provided so as to extend along the X-axis direction across the active region 120 in the X-axis direction.

第1分離領域86は、X軸方向において複数の開口部84にわたって設けられてよい。本例では、第1分離領域86が、X軸方向に4つの開口部84にわたって設けられている。第1分離領域86は、保護膜36に開口部84を形成した後に残存する、保護膜36の一部であってよい。本例においては、第1分離領域86はY軸方向において異なる位置に複数設けられる。それぞれの第1分離領域86は、配列方向に隣り合って設けられる開口部84をXY平面内において分離する。 The first separation region 86 may be provided over a plurality of openings 84 in the X-axis direction. In this example, the first separation region 86 is provided over four openings 84 in the X-axis direction. The first separation region 86 may be a part of the protective film 36 that remains after forming the opening 84 in the protective film 36. In this example, a plurality of first separation regions 86 are provided at different positions in the Y-axis direction. Each first separation region 86 separates openings 84 provided adjacent to each other in the arrangement direction in the XY plane.

本例では、半導体基板10の上面視で、配列方向に直交する延伸方向(本例ではX軸方向)において隣り合う2つの開口部84の間に設けられた保護膜36を第2分離領域88とする。第2分離領域88は、Y軸方向において活性領域120を横切って、Y軸方向に沿って延伸して設けられてよい。第2分離領域88は、第1分離領域86と交差してよい。第1分離領域86および第2分離領域88は格子状に配置されてよい。第2分離領域88は、Y軸方向に複数の開口部84にわたって設けられてよい。本例では、第2分離領域88が、Y軸方向に4つの開口部84にわたって設けられている。 In this example, in the top view of the semiconductor substrate 10, the protective film 36 provided between two openings 84 adjacent to each other in the stretching direction (X-axis direction in this example) orthogonal to the arrangement direction is provided in the second separation region 88. And. The second separation region 88 may be provided so as to extend along the Y-axis direction across the active region 120 in the Y-axis direction. The second separation region 88 may intersect the first separation region 86. The first separation region 86 and the second separation region 88 may be arranged in a grid pattern. The second separation region 88 may be provided over the plurality of openings 84 in the Y-axis direction. In this example, the second separation region 88 is provided over the four openings 84 in the Y-axis direction.

第2分離領域88は、延伸方向に隣り合う2つの開口部84に挟まれて設けられてよい。第2分離領域88は、保護膜36に開口部84を形成した後に残存する、保護膜36の一部であってよい。本例においては、第2分離領域88はX軸方向において異なる位置に複数設けられる。それぞれの第2分離領域88は、延伸方向に隣り合って設けられる2つの開口部84をXY平面内において分離する。 The second separation region 88 may be provided so as to be sandwiched between two openings 84 adjacent to each other in the stretching direction. The second separation region 88 may be a part of the protective film 36 that remains after forming the opening 84 in the protective film 36. In this example, a plurality of second separation regions 88 are provided at different positions in the X-axis direction. Each second separation region 88 separates two openings 84 provided adjacent to each other in the stretching direction in the XY plane.

第2分離領域88は、少なくとも一部がトランジスタ部70およびダイオード部80の上方に配置されてよく、少なくとも一部がゲートランナー53またはゲート金属層50の上方に配置されていてもよく、少なくとも一部がウェル領域11(図1b参照)の上方に配置されていてもよい。 The second separation region 88 may be at least partly arranged above the transistor portion 70 and the diode portion 80, and at least partly above the gate runner 53 or the gate metal layer 50, at least one. The portion may be arranged above the well region 11 (see FIG. 1b).

本例においては、分割領域72-1の開口部84と、分割領域72-2の開口部84とを分離する第2分離領域88は、ウェル領域11(およびゲートランナー53)の上方に配置され、且つ、ウェル領域11(およびゲートランナー53)に沿ってY軸方向に延伸している。また、分割領域72-3および72-4の開口部84と、分割領域72-2の開口部84とを分離する第2分離領域88は、ウェル領域11(およびゲートランナー53)の上方に配置され、且つ、ウェル領域11(およびゲートランナー53)に沿ってY軸方向に延伸している。分割領域72-2を横切る第2分離領域88は、トランジスタ部70およびダイオード部80の上方に配置される。他の例では、全ての第2分離領域88が、ウェル領域11に沿って配置されてよい。これにより、開口部84(すなわちボンディングパッド98)により覆われるトランジスタ部70およびダイオード部80の面積を大きくできる。 In this example, the second separation region 88 that separates the opening 84 of the division region 72-1 and the opening 84 of the division region 72-2 is arranged above the well region 11 (and the gate runner 53). And, it extends in the Y-axis direction along the well region 11 (and the gate runner 53). Further, the second separation region 88 that separates the opening 84 of the division regions 72-3 and 72-4 and the opening 84 of the division region 72-2 is arranged above the well region 11 (and the gate runner 53). And extends in the Y-axis direction along the well region 11 (and the gate runner 53). The second separation region 88 that crosses the division region 72-2 is arranged above the transistor portion 70 and the diode portion 80. In another example, all second separation regions 88 may be located along well regions 11. As a result, the area of the transistor portion 70 and the diode portion 80 covered by the opening 84 (that is, the bonding pad 98) can be increased.

幅Wdx1は、分割領域72-3および72-4の開口部84と、分割領域72-2の開口部84とを分離する第2分離領域88のX軸方向の幅である。幅Wdx2は、分割領域72-2を横切る第2分離領域88のX軸方向の幅である。幅Wdx3は、分割領域72-1の開口部84と、分割領域72-2の開口部84とを分離する第2分離領域88のX軸方向の幅である。 The width Wdx1 is the width in the X-axis direction of the second separation region 88 that separates the opening 84 of the division regions 72-3 and 72-4 and the opening 84 of the division region 72-2. The width Wdx2 is the width of the second separation region 88 across the division region 72-2 in the X-axis direction. The width Wdx3 is the width in the X-axis direction of the second separation region 88 that separates the opening 84 of the division region 72-1 and the opening 84 of the division region 72-2.

幅Wdy1および幅Wdy3は、複数の第1分離領域86のうち、Y軸方向において両端に配置された第1分離領域86のY軸方向における幅である。幅Wdy2は、複数の第1分離領域86のうち、Y軸方向において両端以外に配置された第1分離領域86のY軸方向における幅である。幅Wdy2は、複数の第1分離領域86のうち、Y軸方向における中央に配置された第1分離領域86のY軸方向における幅であってもよい。 The width Wdy1 and the width Wdy3 are the widths of the first separation regions 86 arranged at both ends in the Y-axis direction in the Y-axis direction among the plurality of first separation regions 86. The width Wdy2 is the width in the Y-axis direction of the first separation region 86 arranged at other than both ends in the Y-axis direction among the plurality of first separation regions 86. The width Wdy2 may be the width in the Y-axis direction of the first separation region 86 arranged in the center in the Y-axis direction among the plurality of first separation regions 86.

幅Wdx1と幅Wdx3は等しく、幅Wdx1と幅Wdx2は、異なっていてよい。図1eは、幅Wdx1と幅Wdx3が等しく、幅Wdx1と幅Wdx2が異なる一例である。幅Wdx1、幅Wdx2および幅Wdx3は、全て等しくてもよく、一部または全てが異なっていてもよい。幅Wdx1、幅Wdx2および幅Wdx3は、100μm以上400μm以下であってよい。 The width Wdx1 and the width Wdx3 may be equal, and the width Wdx1 and the width Wdx2 may be different. FIG. 1e is an example in which the width Wdx1 and the width Wdx3 are equal, but the width Wdx1 and the width Wdx2 are different. The width Wdx1, the width Wdx2 and the width Wdx3 may all be equal, and some or all may be different. The width Wdx1, the width Wdx2 and the width Wdx3 may be 100 μm or more and 400 μm or less.

幅Wdy1、幅Wdy2および幅Wdy3は、全て等しくてよい。図1cは、幅Wdy1、幅Wdy2および幅Wdy3が全て等しい一例である。幅Wdy1、幅Wdy2および幅Wdy3は、一部または全てが異なっていてもよい。幅Wdy1と幅Wdy3が等しく、幅Wdy1と幅Wdy2が異なっていてもよい。幅Wdy1と幅Wdy2が等しく、幅Wdy1と幅Wdy3が異なっていてもよい。幅Wdy1、幅Wdy2および幅Wdy3は、100μm以上400μm以下であってよい。 The width Wdy1, the width Wdy2 and the width Wdy3 may all be equal. FIG. 1c is an example in which the width Wdy1, the width Wdy2, and the width Wdy3 are all equal. The width Wdy1, the width Wdy2 and the width Wdy3 may be partially or completely different. The width Wdy1 and the width Wdy3 may be equal, and the width Wdy1 and the width Wdy2 may be different. The width Wdy1 and the width Wdy2 may be equal, and the width Wdy1 and the width Wdy3 may be different. The width Wdy1, the width Wdy2 and the width Wdy3 may be 100 μm or more and 400 μm or less.

幅Wdy1、幅Wdy2および幅Wdy3は、配列方向におけるダイオード部80の幅WFよりも小さくてよい。幅Wdy1、幅Wdy2および幅Wdy3が幅WFよりも小さいことで、半導体基板10の上面視において、第1分離領域86のY軸方向における位置にかかわらず、ダイオード部80のY軸方向における全体が、保護膜36(第1分離領域86)に覆われることがない。このため、ダイオード部80の導通時や逆回復時といったダイオード部80における発熱時の熱を、エミッタ電極52に放熱しやすくなる。 The width Wdy1, the width Wdy2, and the width Wdy3 may be smaller than the width WF of the diode portion 80 in the arrangement direction. Since the width Wdy1, the width Wdy2, and the width Wdy3 are smaller than the width WF, in the top view of the semiconductor substrate 10, the entire diode portion 80 in the Y-axis direction is formed regardless of the position of the first separation region 86 in the Y-axis direction. , It is not covered with the protective film 36 (first separation region 86). Therefore, the heat generated by the diode portion 80 during conduction or reverse recovery of the diode portion 80 can be easily dissipated to the emitter electrode 52.

第1分離領域86は、トランジスタ部70の上方に配置されてよい。第1分離領域86は、ダイオード部80の上方には配置されなくてよい。さらに、第1分離領域86(すなわち保護膜36)は、隣り合う開口部84に挟まれていて、かつ当該保護膜36が、トランジスタ部70の上方に配置されてよく、さらに当該トランジスタ部70は、隣接する2つのダイオード部80に挟まれてよい。
第1分離領域86のY軸方向における幅Wdyは、トランジスタ部70のY軸方向における幅WIよりも小さくてよい。第1分離領域86のY軸方向における幅Wdyは、ダイオード部80のY軸方向における幅WFよりも小さくてよい。本例の半導体装置100は、第1分離領域86がトランジスタ部70の上方に配置され、ダイオード部80の上方に配置されないので、ダイオード部80の逆回復時における熱を放出しやすくなる。
The first separation region 86 may be arranged above the transistor portion 70. The first separation region 86 does not have to be arranged above the diode portion 80. Further, the first separation region 86 (that is, the protective film 36) may be sandwiched between adjacent openings 84, and the protective film 36 may be arranged above the transistor portion 70, and the transistor portion 70 may further be arranged. , May be sandwiched between two adjacent diode portions 80.
The width Wdy of the first separation region 86 in the Y-axis direction may be smaller than the width WI of the transistor unit 70 in the Y-axis direction. The width Wdy of the first separation region 86 in the Y-axis direction may be smaller than the width WF of the diode portion 80 in the Y-axis direction. In the semiconductor device 100 of this example, since the first separation region 86 is arranged above the transistor portion 70 and not above the diode portion 80, it is easy to release heat during reverse recovery of the diode portion 80.

分割領域72のそれぞれにおいて、半導体基板10の上面視で、開口部84とカソード領域82とが重なる第1面積は、保護膜36とカソード領域82とが重なる第2面積よりも大きくてよい。第1面積が第2面積よりも大きいとは、第2面積がゼロの場合、すなわち、保護膜36とカソード領域82とが重なる領域が存在しない場合も含んでよい。また、保護膜36とカソード領域82とが重なる第2面積がゼロでない有限の値を持ってよく、その場合で、開口部84とカソード領域82とが重なる第1面積は、保護膜36とカソード領域82とが重なる第2面積よりも大きくてよい。開口部84とカソード領域82とが重なる面積は、保護膜36とカソード領域82とが重なる面積の5倍以上あってよく、2倍以上であってもよい。 In each of the divided regions 72, the first area where the opening 84 and the cathode region 82 overlap may be larger than the second area where the protective film 36 and the cathode region 82 overlap in the top view of the semiconductor substrate 10. The case where the first area is larger than the second area may include the case where the second area is zero, that is, the case where the region where the protective film 36 and the cathode region 82 overlap does not exist. Further, the second area where the protective film 36 and the cathode region 82 overlap may have a finite value which is not zero, and in this case, the first area where the opening 84 and the cathode region 82 overlap is the protective film 36 and the cathode. It may be larger than the second area where the region 82 overlaps. The area where the opening 84 and the cathode region 82 overlap may be 5 times or more the area where the protective film 36 and the cathode region 82 overlap, and may be 2 times or more.

図1eの例では、複数の分割領域72のうちX軸方向において両端に配置された分割領域72(分割領域72-1、72-3、72-4)において、半導体基板10の上面視で保護膜36とカソード領域82とは重ならず、開口部84とカソード領域82の全体とが重なっている。他の例では、これらの分割領域72において、保護膜36とカソード領域82(またはダイオード部80)とが配列方向において少なくとも部分的に重なっていてもよい。少なくとも1つの分割領域72においては、半導体基板10の上面視で、第2分離領域88が、カソード領域82と交差してよい。本例では、分割領域72-2において第2分離領域88がカソード領域82と重なっている。 In the example of FIG. 1e, among the plurality of divided regions 72, the divided regions 72 (divided regions 72-1, 72-3, 72-4) arranged at both ends in the X-axis direction are protected by the top view of the semiconductor substrate 10. The film 36 and the cathode region 82 do not overlap, but the opening 84 and the entire cathode region 82 overlap. In another example, in these divided regions 72, the protective film 36 and the cathode region 82 (or the diode portion 80) may overlap at least partially in the arrangement direction. In at least one divided region 72, the second separated region 88 may intersect the cathode region 82 in the top view of the semiconductor substrate 10. In this example, the second separation region 88 overlaps with the cathode region 82 in the division region 72-2.

少なくとも1つの分割領域72においては、保護膜36とカソード領域82とが重なる第2面積よりも、開口部84とカソード領域82とが重なる第1面積の方が大きい。第1面積は、第2面積の10倍以上であってよく、20倍以上であってもよい。 In at least one divided region 72, the first area where the opening 84 and the cathode region 82 overlap is larger than the second area where the protective film 36 and the cathode region 82 overlap. The first area may be 10 times or more, or 20 times or more, the second area.

本例では、分割領域72のそれぞれにおいて、開口部84とカソード領域82とが重なる第1面積が、保護膜36とカソード領域82とが重なる第2面積よりも大きい。このため、ダイオード部80の逆回復時等において生じた熱を、ボンディングパッド98等を介して放熱しやすくなる。 In this example, in each of the divided regions 72, the first area where the opening 84 and the cathode region 82 overlap is larger than the second area where the protective film 36 and the cathode region 82 overlap. Therefore, the heat generated at the time of reverse recovery of the diode portion 80 or the like can be easily dissipated through the bonding pad 98 or the like.

本例の半導体装置100は、保護膜36に設けられた複数の開口部84のそれぞれに、ボンディングパッド98が配置される。ボンディングパッド98は、全ての開口部84に設けられてよい。ボンディングパッド98は、第1分離領域86および第2分離領域88により、XY平面内において分離されている。 In the semiconductor device 100 of this example, the bonding pad 98 is arranged in each of the plurality of openings 84 provided in the protective film 36. The bonding pad 98 may be provided in all openings 84. The bonding pad 98 is separated in the XY plane by the first separation region 86 and the second separation region 88.

少なくとも一つの分割領域72の上方には、延伸方向(本例においてはX軸方向)に、ボンディングパッド98が複数配置されてよい。本例においては、分割領域72-2において、延伸方向(X軸方向)に沿ってボンディングパッド98が複数配置されている。 A plurality of bonding pads 98 may be arranged above at least one divided region 72 in the stretching direction (in this example, the X-axis direction). In this example, in the divided region 72-2, a plurality of bonding pads 98 are arranged along the stretching direction (X-axis direction).

少なくとも一つのダイオード部80は、複数の開口部84の下方に設けられてよい。つまり、延伸方向(X軸方向)に連続して形成された一つのダイオード部80が、X軸方向に離散的に配置された二つ以上の開口部84と重なって配置されてよい。本例においては、分割領域72-2において、それぞれダイオード部80が、X軸方向に沿って設けられた複数のボンディングパッド98の下方に設けられる。なお、本例の分割領域72-1、72-3、72-4においては、X軸方向において1つのダイオード部80が1つのボンディングパッド98と重なって設けられる。 At least one diode portion 80 may be provided below the plurality of openings 84. That is, one diode portion 80 continuously formed in the stretching direction (X-axis direction) may be arranged so as to overlap with two or more openings 84 discretely arranged in the X-axis direction. In this example, in the divided region 72-2, the diode portions 80 are provided below each of the plurality of bonding pads 98 provided along the X-axis direction. In the divided regions 72-1, 72-3, and 72-4 of this example, one diode portion 80 is provided so as to overlap with one bonding pad 98 in the X-axis direction.

配列方向(Y軸方向)では、一つの開口部84と重なって、一つ以上のダイオード部80が設けられている。開口部84の配列方向における端部は、ダイオード部80とは重ならずに、トランジスタ部70と重なる位置に設けられてよい。それぞれの開口部84は、少なくとも一つのダイオード部80の配列方向における幅全体を覆って配置されてよい。また、それぞれの分割領域72において、配列方向に設けられた複数のダイオード部80のそれぞれが、少なくとも部分的に開口部84の下方に配置されてよい。 In the arrangement direction (Y-axis direction), one or more diode portions 80 are provided so as to overlap with one opening 84. The end portion of the opening portion 84 in the arrangement direction may be provided at a position where the opening portion 84 does not overlap with the diode portion 80 but overlaps with the transistor portion 70. Each opening 84 may be arranged so as to cover the entire width of at least one diode portion 80 in the arrangement direction. Further, in each of the divided regions 72, each of the plurality of diode portions 80 provided in the arrangement direction may be arranged at least partially below the opening 84.

また、少なくとも一つの分割領域72において、配列方向に離散的に設けられたダイオード部80の個数は、配列方向に離散的に設けられた第1分離領域86の個数より多くてよい。例えば、分割領域72-1においては、ダイオード部80は配列方向に8個設けられ、第1分離領域86は配列方向に3個設けられている。全ての分割領域72において、配列方向に離散的に設けられたダイオード部80の個数は、配列方向に離散的に設けられた第1分離領域86の個数より多くてよい。これにより、ダイオード部80の逆回復時等における発熱を、半導体基板10の上方に放熱しやすくなる。 Further, in at least one divided region 72, the number of the diode portions 80 discretely provided in the arrangement direction may be larger than the number of the first separation regions 86 discretely provided in the arrangement direction. For example, in the division region 72-1, eight diode portions 80 are provided in the arrangement direction, and three first separation regions 86 are provided in the arrangement direction. In all the divided regions 72, the number of the diode portions 80 discretely provided in the arrangement direction may be larger than the number of the first separated regions 86 discretely provided in the arrangement direction. As a result, heat generated during reverse recovery of the diode portion 80 and the like can be easily dissipated above the semiconductor substrate 10.

図1eにおいて幅WIは、トランジスタ部70の配列方向(Y軸方向)の幅である。幅WFは、ダイオード部80の配列方向の幅である。幅WIは、幅WFよりも大きくてよい。幅WIは、幅WFの2倍以上5倍以下であってよい。幅WIは、一例として幅WFの3倍である。 In FIG. 1e, the width WI is the width of the transistor portions 70 in the arrangement direction (Y-axis direction). The width WF is the width of the diode portions 80 in the arrangement direction. The width WI may be larger than the width WF. The width WI may be 2 times or more and 5 times or less the width WF. The width WI is, for example, three times the width WF.

幅WIは、1200μm以上1800μm以下であってよい。幅WIは、一例として1500μmである。幅WFは、100μm以上900μm以下であってよい。幅WFは、一例として500μmである。 The width WI may be 1200 μm or more and 1800 μm or less. The width WI is 1500 μm as an example. The width WF may be 100 μm or more and 900 μm or less. The width WF is, for example, 500 μm.

配列方向に配置されたトランジスタ部70およびダイオード部80の延伸方向の幅が同じであれば、幅WIと幅WFの比は、すべてのトランジスタ部70およびすべてのダイオード部80の面積比となる。すべてのトランジスタ部70に対するすべてのダイオード部80の面積比は、1/12以上、1/2以下であってよい。 If the widths of the transistor portion 70 and the diode portion 80 arranged in the arrangement direction in the stretching direction are the same, the ratio of the width WI to the width WF is the area ratio of all the transistor portions 70 and all the diode portions 80. The area ratio of all the diode portions 80 to all the transistor portions 70 may be 1/12 or more and 1/2 or less.

一方、トランジスタ部70の内部に囲まれるようにダイオード部80が配置される場合は、トランジスタ部70に対するダイオード部80の面積比と、幅WIと幅WFの比は異なることがある。このような場合も、すべてのトランジスタ部70の面積に対するすべてのダイオード部80の面積比が、1/12以上、1/2以下であってよい。 On the other hand, when the diode portion 80 is arranged so as to be surrounded by the inside of the transistor portion 70, the area ratio of the diode portion 80 to the transistor portion 70 and the ratio of the width WI and the width WF may be different. Even in such a case, the area ratio of all the diode portions 80 to the area of all the transistor portions 70 may be 1/12 or more and 1/2 or less.

図2は、半導体装置100の他の例における上面を示す図である。本例の半導体装置100は、保護膜36に設けられた開口部84の配置が、図1aから図1eにおいて説明した例と相違する。開口部84の配置に伴い、ボンディングパッド98の配置、第1分離領域86および第2分離領域88の配置も、図1aから図1eにおいて説明した例と相違する。他の構造は、図1aから図1eにおいて説明した例と同様である。 FIG. 2 is a diagram showing an upper surface in another example of the semiconductor device 100. In the semiconductor device 100 of this example, the arrangement of the openings 84 provided in the protective film 36 is different from the examples described in FIGS. 1a to 1e. With the arrangement of the openings 84, the arrangement of the bonding pad 98 and the arrangement of the first separation region 86 and the second separation region 88 are also different from the examples described in FIGS. 1a to 1e. Other structures are similar to the examples described in FIGS. 1a-1e.

本例では、分割領域72-2に設けられた開口部84の延伸方向(X軸方向)における幅が、他の分割領域72に設けられた開口部84の延伸方向における幅よりも小さい。分割領域72-2に設けられたそれぞれの開口部84の当該幅は同一であってよく、異なっていてもよい。それぞれの開口部84の配列方向(Y軸方向)における幅は、図1aから図1eにおいて説明した例と同様である。また、分割領域72-2に設けられた第2分離領域88の延伸方向(X軸方向)における幅は、他の第2分離領域88の幅よりも小さくてよい。 In this example, the width of the opening 84 provided in the divided region 72-2 in the stretching direction (X-axis direction) is smaller than the width of the opening 84 provided in the other divided region 72 in the stretching direction. The width of each opening 84 provided in the divided region 72-2 may be the same or different. The width of each opening 84 in the arrangement direction (Y-axis direction) is the same as the example described in FIGS. 1a to 1e. Further, the width of the second separation region 88 provided in the division region 72-2 in the stretching direction (X-axis direction) may be smaller than the width of the other second separation region 88.

このような構成により、分割領域72-2において、比較的に面積が小さい開口部84およびボンディングパッド98を配置できる。このため、比較的に面積が大きい分割領域72-2における上述した圧力分布の偏りを更に分散でき、ボンディングパッド98とはんだ部との接触面、および、はんだ部と電極用金属板との接触面の圧力分布を均一にすることができる。以上により、半導体装置100の特性不良を抑制し、半導体装置100の組立不良を減少させることができる。 With such a configuration, the opening 84 and the bonding pad 98 having a relatively small area can be arranged in the divided region 72-2. Therefore, the above-mentioned bias of the pressure distribution in the divided region 72-2 having a relatively large area can be further dispersed, and the contact surface between the bonding pad 98 and the solder portion and the contact surface between the solder portion and the metal plate for the electrode. The pressure distribution can be made uniform. As described above, it is possible to suppress the characteristic defect of the semiconductor device 100 and reduce the assembly defect of the semiconductor device 100.

図3は、比較例の半導体装置150の上面を示す図である。図3においては、半導体装置100と同様の構造を有する構成要素に、半導体装置100と同一の符号を付している。半導体装置150は、複数の開口部284が設けられた保護膜236を備える。また、半導体装置150は、ウェル領域11に囲まれた複数の分割領域172を備える。 FIG. 3 is a diagram showing the upper surface of the semiconductor device 150 of the comparative example. In FIG. 3, components having the same structure as the semiconductor device 100 are designated by the same reference numerals as those of the semiconductor device 100. The semiconductor device 150 includes a protective film 236 provided with a plurality of openings 284. Further, the semiconductor device 150 includes a plurality of divided regions 172 surrounded by the well region 11.

半導体装置150においては、一つの分割領域172に、一つの開口部284が設けられる。このため、トランジスタ部70およびダイオード部80の動作時の発熱によりボンディングパッドが熱膨張した場合、ボンディングパッドの上面に接するはんだ部、さらに、はんだ部の上面に接するパッケージの電極用金属板等との圧力分布に偏りが生じやすくなる。これに対して半導体装置100は、一つの分割領域72に、複数の開口部84を設けるので、当該圧力分布をより均一にできる。 In the semiconductor device 150, one opening 284 is provided in one division region 172. Therefore, when the bonding pad thermally expands due to heat generated during the operation of the transistor portion 70 and the diode portion 80, the solder portion in contact with the upper surface of the bonding pad, the metal plate for the electrode of the package in contact with the upper surface of the solder portion, and the like. The pressure distribution tends to be biased. On the other hand, in the semiconductor device 100, since the plurality of openings 84 are provided in one divided region 72, the pressure distribution can be made more uniform.

図4は、図1bにおける領域Aの拡大図である。領域Aは、X軸方向において活性領域120から外周端140までを含む領域である。領域Aは、Y軸方向に隣り合う2つのダイオード部80の外周端140側の一部と、当該2つのダイオード部80にY軸方向に挟まれるトランジスタ部70の外周端140側の一部とを含む領域である。 FIG. 4 is an enlarged view of the region A in FIG. 1b. The region A is a region including the active region 120 to the outer peripheral end 140 in the X-axis direction. The region A includes a part on the outer peripheral end 140 side of two diode portions 80 adjacent to each other in the Y-axis direction and a part on the outer peripheral end 140 side of the transistor portion 70 sandwiched between the two diode portions 80 in the Y-axis direction. Area containing.

本例の半導体装置100は、半導体基板10の内部に設けられ、且つ、半導体基板10の上面に露出するゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。また、本例の半導体装置100は、半導体基板10の上面の上方に設けられたエミッタ電極52およびゲート金属層50を備える。エミッタ電極52およびゲート金属層50は、互いに分離して設けられる。 The semiconductor device 100 of this example is provided inside the semiconductor substrate 10 and is exposed on the upper surface of the semiconductor substrate 10, a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, a base region 14, and a contact. A region 15 is provided. Further, the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the upper surface of the semiconductor substrate 10. The emitter electrode 52 and the gate metal layer 50 are provided separately from each other.

エミッタ電極52およびゲート金属層50と、半導体基板10の上面との間には層間絶縁膜が設けられるが、図4では省略している。本例の層間絶縁膜には、コンタクトホール56、コンタクトホール49およびコンタクトホール54が、当該層間絶縁膜を貫通して設けられる。 An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate 10, but this is omitted in FIG. The interlayer insulating film of this example is provided with a contact hole 56, a contact hole 49, and a contact hole 54 penetrating the interlayer insulating film.

エミッタ電極52は、コンタクトホール56を通って、ダミートレンチ部30内のダミー導電部と接続される。エミッタ電極52とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部25が設けられてよい。接続部25と半導体基板10の上面との間には、酸化膜等の絶縁膜が設けられる。 The emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56. A connecting portion 25 made of a conductive material such as polysilicon doped with impurities may be provided between the emitter electrode 52 and the dummy conductive portion. An insulating film such as an oxide film is provided between the connection portion 25 and the upper surface of the semiconductor substrate 10.

ゲート金属層50は、コンタクトホール49を通って、ゲートランナー48と接触する。ゲートランナー48は、半導体基板10の上面視でゲート金属層50と重なって設けられてよい。ゲートランナー48は、半導体基板10の上面視で、活性領域120を囲んで設けられる周回状のゲート金属層50と重なって、活性領域120を囲んで周回状に設けられてよい。 The gate metal layer 50 passes through the contact hole 49 and comes into contact with the gate runner 48. The gate runner 48 may be provided so as to overlap the gate metal layer 50 in the top view of the semiconductor substrate 10. The gate runner 48 may be provided in a circumferential shape around the active region 120 so as to overlap with the circumferential gate metal layer 50 provided surrounding the active region 120 in a top view of the semiconductor substrate 10.

ゲートランナー48は、不純物がドープされたポリシリコン等で形成される。ゲートランナー48は、半導体基板10の上面において、ゲートトレンチ部40内のゲート導電部と接続される。ゲートランナー48は、ダミートレンチ部30内のダミー導電部とは接続されない。 The gate runner 48 is formed of polysilicon or the like doped with impurities. The gate runner 48 is connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate 10. The gate runner 48 is not connected to the dummy conductive portion in the dummy trench portion 30.

本例のゲートランナー48は、コンタクトホール49の下方から、ゲートトレンチ部40の先端部まで形成される。ゲートランナー48と半導体基板10の上面との間には、酸化膜等の絶縁膜が形成される。 The gate runner 48 of this example is formed from below the contact hole 49 to the tip of the gate trench portion 40. An insulating film such as an oxide film is formed between the gate runner 48 and the upper surface of the semiconductor substrate 10.

ゲートトレンチ部40の先端部において、ゲート導電部は半導体基板10の上面側が露出している。ゲートトレンチ部40は、ゲート導電部の当該露出した部分にて、ゲートランナー48と接触する。 At the tip of the gate trench portion 40, the upper surface side of the semiconductor substrate 10 is exposed in the gate conductive portion. The gate trench portion 40 comes into contact with the gate runner 48 at the exposed portion of the gate conductive portion.

エミッタ電極52およびゲート金属層50は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。バリアメタルに関しては後述する。また、エミッタ電極52およびゲート金属層50は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。 The emitter electrode 52 and the gate metal layer 50 may have a barrier metal formed of titanium, a titanium compound, or the like in the lower layer of a region formed of aluminum or the like. The barrier metal will be described later. Further, the emitter electrode 52 and the gate metal layer 50 may have a plug made of tungsten or the like in the contact hole.

1つ以上のゲートトレンチ部40および1つ以上のダミートレンチ部30は、所定の配列方向(本例ではY軸方向)に沿って所定の間隔で配列される。本例のゲートトレンチ部40は、半導体基板10の上面に平行であって配列方向と垂直な延伸方向(本例ではX軸方向)に沿って延伸する2つの延伸部分39と、2つの延伸部分39を接続する接続部分41を有してよい。接続部分41の少なくとも一部は、曲線状に形成されることが好ましい。ゲートトレンチ部40の2つの延伸部分39の端部を接続することで、延伸部分39の端部における電界集中を緩和することができる。本明細書では、ゲートトレンチ部40のそれぞれの延伸部分39を、一つのゲートトレンチ部40として扱う場合がある。ゲートランナー48は、ゲートトレンチ部40の接続部分41において、ゲート導電部と接続してよい。 The one or more gate trench portions 40 and the one or more dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (Y-axis direction in this example). The gate trench portion 40 of this example has two stretched portions 39 and two stretched portions that are parallel to the upper surface of the semiconductor substrate 10 and stretched along a stretching direction (X-axis direction in this example) perpendicular to the arrangement direction. It may have a connecting portion 41 connecting the 39. It is preferable that at least a part of the connecting portion 41 is formed in a curved shape. By connecting the ends of the two stretched portions 39 of the gate trench portion 40, the electric field concentration at the ends of the stretched portion 39 can be relaxed. In the present specification, each extended portion 39 of the gate trench portion 40 may be treated as one gate trench portion 40. The gate runner 48 may be connected to the gate conductive portion at the connecting portion 41 of the gate trench portion 40.

本例のダミートレンチ部30は、ゲートトレンチ部40と同様に、半導体基板10の上面においてU字形状を有してよい。即ち、本例のダミートレンチ部30は、延伸方向に沿って延伸する2つの延伸部分29と、2つの延伸部分29を接続する接続部分31を有してよい。 Like the gate trench portion 40, the dummy trench portion 30 of this example may have a U-shape on the upper surface of the semiconductor substrate 10. That is, the dummy trench portion 30 of this example may have two stretching portions 29 extending along the stretching direction and a connecting portion 31 connecting the two stretching portions 29.

エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に形成される。ウェル領域11は、ゲート金属層50が設けられる側の活性領域120の端部から、予め定められた範囲で形成される。ウェル領域11の拡散深さは、ゲートトレンチ部40およびダミートレンチ部30の深さよりも深くてよい。ゲートトレンチ部40およびダミートレンチ部30の、ゲート金属層50側の一部の領域は、ウェル領域11に形成される。ゲートトレンチ部40およびダミートレンチ部30の延伸方向の端の底は、ウェル領域11に覆われてよい。 The emitter electrode 52 is formed above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15. The well region 11 is formed in a predetermined range from the end of the active region 120 on the side where the gate metal layer 50 is provided. The diffusion depth of the well region 11 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30. A part of the gate trench portion 40 and the dummy trench portion 30 on the gate metal layer 50 side is formed in the well region 11. The bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 11.

半導体基板10の上面と平行な面内において、Y軸方向には各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う2つのトレンチ部に挟まれた半導体基板10の部分である。メサ部は、半導体基板10の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。隣り合う2つのトレンチ部の延伸部分に挟まれる領域をメサ部としてよい。 In the plane parallel to the upper surface of the semiconductor substrate 10, a mesa portion is provided adjacent to each trench portion in the Y-axis direction. The mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions. The mesa portion may be a portion from the upper surface of the semiconductor substrate 10 to the depth of the deepest bottom portion of each trench portion. The region sandwiched between the extended portions of the two adjacent trench portions may be used as the mesa portion.

トランジスタ部70においては、各トレンチ部に隣接して第1メサ部60が設けられる。境界部71においては、隣り合うダミートレンチ部30に挟まれた領域に第2メサ部62が設けられる。ダイオード部80においては、隣り合うダミートレンチ部30に挟まれた領域に第3メサ部64が設けられる。 In the transistor portion 70, a first mesa portion 60 is provided adjacent to each trench portion. At the boundary portion 71, the second mesa portion 62 is provided in the region sandwiched between the adjacent dummy trench portions 30. In the diode portion 80, the third mesa portion 64 is provided in the region sandwiched between the adjacent dummy trench portions 30.

第1メサ部60、第2メサ部62および第3メサ部64のX軸方向における両端部には、一例として、半導体基板10の上面に露出して、第2導電型のベース領域14-eが設けられる。本例のベース領域14は、一例としてP-型である。なお、図4は、当該ベース領域14のX軸方向の一方の端部のみを示している。 As an example, both ends of the first mesa portion 60, the second mesa portion 62, and the third mesa portion 64 in the X-axis direction are exposed on the upper surface of the semiconductor substrate 10 and the base region 14-e of the second conductive type is exposed. Is provided. The base region 14 of this example is P-type as an example. Note that FIG. 4 shows only one end of the base region 14 in the X-axis direction.

第1メサ部60の上面には、ゲートトレンチ部40と接してエミッタ領域12が設けられる。本例のエミッタ領域12は第1導電型である。本例のエミッタ領域12は、一例としてN+型である。エミッタ領域12のドーピング濃度は、ドリフト領域のドーピング濃度よりも高い。 An emitter region 12 is provided on the upper surface of the first mesa portion 60 in contact with the gate trench portion 40. The emitter region 12 of this example is the first conductive type. The emitter region 12 of this example is N + type as an example. The doping concentration in the emitter region 12 is higher than the doping concentration in the drift region.

エミッタ領域12は、第1メサ部60を挟んでX軸方向に延伸する2本のトレンチ部の一方から他方まで、Y軸方向に設けられてよい。エミッタ領域12は、コンタクトホール54の下方にも設けられている。 The emitter region 12 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across the first mesa portion 60 to the other. The emitter region 12 is also provided below the contact hole 54.

エミッタ領域12は、ダミートレンチ部30と接してよく、接しなくてもよい。本例においては、エミッタ領域12がダミートレンチ部30と接して設けられる。 The emitter region 12 may or may not be in contact with the dummy trench portion 30. In this example, the emitter region 12 is provided in contact with the dummy trench portion 30.

第1メサ部60の上面には、ベース領域14よりもドーピング濃度の高い第2導電型のコンタクト領域15が設けられる。本例のコンタクト領域15は、一例としてP+型である。 On the upper surface of the first mesa portion 60, a second conductive type contact region 15 having a doping concentration higher than that of the base region 14 is provided. The contact region 15 of this example is a P + type as an example.

第1メサ部60において、エミッタ領域12およびコンタクト領域15は、ゲートトレンチ部40の延伸方向に交互に設けられてよい。コンタクト領域15は、第1メサ部60を挟んでX軸方向に延伸する2本のトレンチ部の一方から他方まで、Y軸方向に設けられてよい。コンタクト領域15は、コンタクトホール54の下方にも設けられている。 In the first mesa portion 60, the emitter region 12 and the contact region 15 may be provided alternately in the stretching direction of the gate trench portion 40. The contact region 15 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across the first mesa portion 60 to the other. The contact area 15 is also provided below the contact hole 54.

コンタクト領域15は、ゲートトレンチ部40と接してよく、接しなくてもよい。また、コンタクト領域15は、ダミートレンチ部30と接してよく、接しなくてもよい。本例においては、一例として、コンタクト領域15がダミートレンチ部30およびゲートトレンチ部40と接して設けられる。 The contact region 15 may or may not be in contact with the gate trench portion 40. Further, the contact region 15 may or may not be in contact with the dummy trench portion 30. In this example, as an example, the contact region 15 is provided in contact with the dummy trench portion 30 and the gate trench portion 40.

第2メサ部62の上面には、コンタクト領域15が設けられる。一つの第2メサ部62の上面に設けられるコンタクト領域15の面積は、一つの第1メサ部60の上面に設けられるコンタクト領域15の面積よりも大きい。一つの第2メサ部62の上面に設けられるコンタクト領域15の面積は、一つの第3メサ部64の上面に設けられるコンタクト領域15の面積よりも大きくてよい。第2メサ部62において、コンタクト領域15はコンタクトホール54の下方にも設けられている。 A contact region 15 is provided on the upper surface of the second mesa portion 62. The area of the contact region 15 provided on the upper surface of one second mesa portion 62 is larger than the area of the contact region 15 provided on the upper surface of one first mesa portion 60. The area of the contact region 15 provided on the upper surface of one second mesa portion 62 may be larger than the area of the contact region 15 provided on the upper surface of one third mesa portion 64. In the second mesa portion 62, the contact region 15 is also provided below the contact hole 54.

第2メサ部62の上面におけるコンタクト領域15は、第2メサ部62のX軸方向における両端部に設けられるベース領域14-eに挟まれる領域全体に設けられてよい。第2メサ部62では、第1メサ部60と比べてターンオフ時のキャリアの引き抜きを効果的に行う。 The contact region 15 on the upper surface of the second mesa portion 62 may be provided over the entire region sandwiched between the base regions 14-e provided at both ends of the second mesa portion 62 in the X-axis direction. The second mesa section 62 effectively pulls out the carrier at the time of turn-off as compared with the first mesa section 60.

第3メサ部64の上面には、X軸方向における両端部にコンタクト領域15が設けられる。また、第3メサ部64の上面において、第3メサ部64のX軸方向における両端部に設けられるコンタクト領域15に挟まれる領域には、ベース領域14が設けられる。ベース領域14は、X軸方向において当該コンタクト領域15に挟まれる領域全体に設けられてよい。第3メサ部64において、ベース領域14は、コンタクトホール54の下方にも設けられている。コンタクト領域15は、コンタクトホール54の下方にも設けられてよい。 On the upper surface of the third mesa portion 64, contact regions 15 are provided at both ends in the X-axis direction. Further, on the upper surface of the third mesa portion 64, a base region 14 is provided in a region sandwiched between contact regions 15 provided at both ends of the third mesa portion 64 in the X-axis direction. The base region 14 may be provided over the entire region sandwiched between the contact regions 15 in the X-axis direction. In the third mesa portion 64, the base region 14 is also provided below the contact hole 54. The contact area 15 may also be provided below the contact hole 54.

第3メサ部64には、コンタクト領域15およびベース領域14が、第3メサ部64を挟む一方のダミートレンチ部30から、他方のダミートレンチ部30に渡って形成される。即ち、半導体基板10の上面において、第3メサ部64のY軸方向の幅と、第3メサ部64に設けられたコンタクト領域15またはベース領域14のY軸方向の幅は、等しい。 In the third mesa portion 64, a contact region 15 and a base region 14 are formed from one dummy trench portion 30 sandwiching the third mesa portion 64 to the other dummy trench portion 30. That is, on the upper surface of the semiconductor substrate 10, the width of the third mesa portion 64 in the Y-axis direction and the width of the contact region 15 or the base region 14 provided in the third mesa portion 64 in the Y-axis direction are equal.

第3メサ部64には、エミッタ領域12が形成されなくてよく、形成されてもよい。本例においては、第3メサ部64にエミッタ領域12が形成されない。 The emitter region 12 does not have to be formed in the third mesa portion 64, and may be formed. In this example, the emitter region 12 is not formed in the third mesa portion 64.

本例の半導体装置100は、ダイオード部80において、ダミートレンチ部30が設けられる。隣接するダミートレンチ部30のそれぞれの直線状の延伸部分29は、接続部分31で接続されてよい。第3メサ部64は、それぞれのダミートレンチ部30に挟まれる領域である。 In the semiconductor device 100 of this example, a dummy trench portion 30 is provided in the diode portion 80. The linear extending portions 29 of the adjacent dummy trench portions 30 may be connected by the connecting portion 31. The third mesa portion 64 is a region sandwiched between the respective dummy trench portions 30.

ダイオード部80は、半導体基板10の下面側において、第1導電型のカソード領域82を有する。本例のカソード領域82は、一例としてN+型である。図4に、半導体基板10の上面視でカソード領域82が設けられる領域を破線部で示している。ダイオード部80は、カソード領域82を半導体基板10の上面に投影した領域であってよい。また、カソード領域82が部分的に設けられた第3メサ部64全体と、当該第3メサ部64に隣接するダミートレンチ部30とをダイオード部80に含めてもよい。カソード領域82を半導体基板10の上面に投影した領域は、コンタクト領域15からX軸方向正側に離れていてよい。 The diode portion 80 has a first conductive type cathode region 82 on the lower surface side of the semiconductor substrate 10. The cathode region 82 of this example is N + type as an example. In FIG. 4, a region where the cathode region 82 is provided in the top view of the semiconductor substrate 10 is shown by a broken line portion. The diode portion 80 may be a region in which the cathode region 82 is projected onto the upper surface of the semiconductor substrate 10. Further, the diode portion 80 may include the entire third mesa portion 64 in which the cathode region 82 is partially provided and the dummy trench portion 30 adjacent to the third mesa portion 64. The region in which the cathode region 82 is projected onto the upper surface of the semiconductor substrate 10 may be separated from the contact region 15 on the positive side in the X-axis direction.

トランジスタ部70は、Y軸方向における両端において、半導体基板10の下面側に設けられたコレクタ領域22を有する。本例のコレクタ領域22は、第2導電型である。本例のコレクタ領域22は、一例としてP+型である。コレクタ領域22は、カソード領域82に隣接して設けられてよい。 The transistor portion 70 has collector regions 22 provided on the lower surface side of the semiconductor substrate 10 at both ends in the Y-axis direction. The collector region 22 of this example is a second conductive type. The collector area 22 of this example is a P + type as an example. The collector region 22 may be provided adjacent to the cathode region 82.

境界部71を除くトランジスタ部70において、コンタクトホール54は、コンタクト領域15およびエミッタ領域12の各領域の上方に形成される。境界部71を除くトランジスタ部70において、コンタクトホール54は、半導体基板10の上面視で、第1メサ部60のX軸方向最も負側に設けられるコンタクト領域15の上方から、X軸方向の最も正側に設けられるコンタクト領域15の上方まで、連続して設けられてよい。コンタクトホール54は、半導体基板10の上面視で、第1メサ部60のX軸方向最も負側に設けられるコンタクト領域15の少なくとも一部と重なるように設けられてよい。コンタクトホール54は、半導体基板10の上面視で、第1メサ部60のX軸方向最も正側に設けられるコンタクト領域15の少なくとも一部と重なるように設けられてよい。 In the transistor portion 70 excluding the boundary portion 71, the contact hole 54 is formed above each region of the contact region 15 and the emitter region 12. In the transistor portion 70 excluding the boundary portion 71, the contact hole 54 is the most in the X-axis direction from above the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in the top view of the semiconductor substrate 10. It may be continuously provided up to the upper part of the contact area 15 provided on the positive side. The contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in the top view of the semiconductor substrate 10. The contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the most positive side in the X-axis direction of the first mesa portion 60 in the top view of the semiconductor substrate 10.

境界部71において、コンタクトホール54は、コンタクト領域15の上方に形成される。境界部71において、コンタクトホール54は、半導体基板10の上面視で、第2メサ部62に設けられるコンタクト領域15の上方に、X軸方向に連続して設けられてよい。 At the boundary portion 71, the contact hole 54 is formed above the contact region 15. At the boundary portion 71, the contact hole 54 may be continuously provided in the X-axis direction above the contact region 15 provided in the second mesa portion 62 in the top view of the semiconductor substrate 10.

ダイオード部80において、コンタクトホール54は、ベース領域14およびコンタクト領域15の上方に形成される。ダイオード部80において、コンタクトホール54は、半導体基板10の上面視で、第3メサ部64のX軸方向最も負側に設けられるコンタクト領域15の上方から、X軸方向の最も正側に設けられるコンタクト領域15の上方まで、連続して設けられてよい。コンタクトホール54は、半導体基板10の上面視で、第3メサ部64のX軸方向負側に設けられるコンタクト領域15の少なくとも一部と重なるように設けられてよい。コンタクトホール54は、半導体基板10の上面視で、第3メサ部64のX軸方向正側に設けられるコンタクト領域15の少なくとも一部と重なるように設けられてよい。 In the diode portion 80, the contact hole 54 is formed above the base region 14 and the contact region 15. In the diode portion 80, the contact hole 54 is provided on the most positive side in the X-axis direction from above the contact region 15 provided on the most negative side in the X-axis direction of the third mesa portion 64 in the top view of the semiconductor substrate 10. It may be continuously provided up to the upper part of the contact area 15. The contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the negative side in the X-axis direction of the third mesa portion 64 in the top view of the semiconductor substrate 10. The contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the positive side in the X-axis direction of the third mesa portion 64 in the top view of the semiconductor substrate 10.

半導体基板10の内部において、ベース領域14の下方には第1導電型の蓄積領域16が設けられてよい。蓄積領域16とは、ドリフト領域よりもドーパントが高濃度に蓄積された領域である。即ち、蓄積領域16のドーピング濃度は、ドリフト領域のドーピング濃度よりも高い。本例の蓄積領域16は、一例としてN+型である。蓄積領域16を設けることで、キャリアの注入促進効果(IE効果)を高めて、トランジスタ部70のオン電圧を低減することができる。図4において、蓄積領域16が形成される範囲を破線で示している。蓄積領域16は、半導体基板10の上面視で、+X軸方向の端のコンタクト領域15とコンタクトホール54とが重なる領域から、-X軸方向側に形成されてよい。 Inside the semiconductor substrate 10, a first conductive type storage region 16 may be provided below the base region 14. The storage region 16 is a region in which the dopant is stored at a higher concentration than the drift region. That is, the doping concentration in the accumulation region 16 is higher than the doping concentration in the drift region. The storage area 16 of this example is N + type as an example. By providing the storage region 16, it is possible to enhance the carrier injection promoting effect (IE effect) and reduce the on-voltage of the transistor portion 70. In FIG. 4, the range in which the storage region 16 is formed is shown by a broken line. The storage region 16 may be formed on the −X axis direction side from the region where the contact region 15 at the end in the + X axis direction and the contact hole 54 overlap in the top view of the semiconductor substrate 10.

外周領域90にはガードリング93が設けられる。ガードリング93は、第2導電型である。本例のガードリング93は、一例としてP+型である。ガードリング93は、半導体基板10の上面側の電界集中を緩和する。 A guard ring 93 is provided in the outer peripheral region 90. The guard ring 93 is a second conductive type. The guard ring 93 of this example is a P + type as an example. The guard ring 93 relaxes the electric field concentration on the upper surface side of the semiconductor substrate 10.

ガードリング93は、複数設けられてよい。本例においては、一例として、ガードリング93-1、ガードリング93-2およびガードリング93-3の3つが設けられる。ガードリング93は、半導体基板10の上面視で活性領域120を囲って設けられる外周領域90と重なって、周回状に設けられてよい。 A plurality of guard rings 93 may be provided. In this example, three guard rings 93-1, guard ring 93-2, and guard ring 93-3 are provided as an example. The guard ring 93 may be provided in a circumferential shape so as to overlap with the outer peripheral region 90 provided so as to surround the active region 120 in the top view of the semiconductor substrate 10.

図4において、保護膜36と、開口部84との境界位置を、一点鎖線で示している。保護膜36は、ウェル領域11よりも、エミッタ領域12側まで設けられてよい。本例の保護膜36は、X軸方向において少なくとも一つのエミッタ領域12を覆っているが、他の例では、保護膜36は、エミッタ領域12と重ならない位置に設けられてもよい。本例の保護膜36は、X軸方向において少なくとも一つのコンタクト領域15を覆っているが、他の例では、保護膜36は、コンタクト領域15と重ならない位置に設けられてもよい。保護膜36のX軸方向における端部は、ベース領域14-eの上方に配置されてもよい。 In FIG. 4, the boundary position between the protective film 36 and the opening 84 is shown by a alternate long and short dash line. The protective film 36 may be provided from the well region 11 to the emitter region 12 side. The protective film 36 of this example covers at least one emitter region 12 in the X-axis direction, but in another example, the protective film 36 may be provided at a position that does not overlap with the emitter region 12. The protective film 36 of this example covers at least one contact region 15 in the X-axis direction, but in another example, the protective film 36 may be provided at a position that does not overlap with the contact region 15. The end of the protective film 36 in the X-axis direction may be located above the base region 14-e.

また図4の例では、保護膜36は、延伸方向(X軸方向)においてカソード領域82と重なる位置まで設けられている。つまりカソード領域82の延伸方向における外周端140側の端部は、上面視で保護膜36の内部に位置してよい。他の例では、図1a等において模式的に示されているように保護膜36は、カソード領域82と重ならない位置に設けられてもよい。 Further, in the example of FIG. 4, the protective film 36 is provided up to a position overlapping with the cathode region 82 in the stretching direction (X-axis direction). That is, the end portion of the cathode region 82 on the outer peripheral end 140 side in the stretching direction may be located inside the protective film 36 in a top view. In another example, the protective film 36 may be provided at a position that does not overlap with the cathode region 82 as schematically shown in FIG. 1a and the like.

図5は、図1bにおける領域Bの拡大図である。図5は、ゲートランナー53のX軸方向における両側に設けられるトランジスタ部70およびダイオード部80の近傍を、拡大して示している。ゲートランナー53のX軸方向の両側において、トランジスタ部70およびダイオード部80は、図4に示したゲートランナー48の近傍と同様の構造を有する。例えば、ゲートトレンチ部40の接続部分41は、ゲートランナー53と重なる位置に設けられている。 FIG. 5 is an enlarged view of the region B in FIG. 1b. FIG. 5 shows an enlarged view of the vicinity of the transistor portion 70 and the diode portion 80 provided on both sides of the gate runner 53 in the X-axis direction. On both sides of the gate runner 53 in the X-axis direction, the transistor portion 70 and the diode portion 80 have the same structure as the vicinity of the gate runner 48 shown in FIG. For example, the connection portion 41 of the gate trench portion 40 is provided at a position overlapping the gate runner 53.

領域Bにおいて、ウェル領域11は、ゲートランナー53に沿って、Y軸方向に延伸して設けられている。ゲートランナー53は、ゲートトレンチ部40の導電部と接続され、ゲートトレンチ部40にゲート電圧を供給する。本例のゲートランナー53は、活性領域120を囲んで設けられる周回状のゲートランナー48と接続される。 In the region B, the well region 11 is provided so as to extend in the Y-axis direction along the gate runner 53. The gate runner 53 is connected to the conductive portion of the gate trench portion 40 and supplies a gate voltage to the gate trench portion 40. The gate runner 53 of this example is connected to a circular gate runner 48 provided surrounding the active region 120.

保護膜36および開口部84のX軸方向における端部の位置は、図4における開口部84と同様であってよい。つまり、保護膜36は、ウェル領域11よりも、エミッタ領域12側まで設けられてよい。本例の保護膜36は、X軸方向において少なくとも一つのエミッタ領域12を覆っているが、他の例では、保護膜36は、エミッタ領域12と重ならない位置に設けられてもよい。本例の保護膜36は、X軸方向において少なくとも一つのコンタクト領域15を覆っているが、他の例では、保護膜36は、コンタクト領域15と重ならない位置に設けられてもよい。保護膜36のX軸方向における端部は、ベース領域14-eの上方に配置されてもよい。 The positions of the ends of the protective film 36 and the opening 84 in the X-axis direction may be the same as those of the opening 84 in FIG. That is, the protective film 36 may be provided from the well region 11 to the emitter region 12 side. The protective film 36 of this example covers at least one emitter region 12 in the X-axis direction, but in another example, the protective film 36 may be provided at a position that does not overlap with the emitter region 12. The protective film 36 of this example covers at least one contact region 15 in the X-axis direction, but in another example, the protective film 36 may be provided at a position that does not overlap with the contact region 15. The end of the protective film 36 in the X-axis direction may be located above the base region 14-e.

保護膜36および開口部84のY軸方向における端部の位置は、トランジスタ部70と重なる位置に設けられてよい。開口部84のY軸方向における端部は、第2メサ部62の上方に配置されてよく、第1メサ部60の上方に配置されてよく、第2メサ部62と第1メサ部60との間のトレンチ部の上方に配置されてもよい。 The positions of the ends of the protective film 36 and the opening 84 in the Y-axis direction may be provided at positions overlapping with the transistor portion 70. The end portion of the opening 84 in the Y-axis direction may be arranged above the second mesa portion 62 or above the first mesa portion 60, with the second mesa portion 62 and the first mesa portion 60. It may be placed above the trench portion between.

図6aは、図5におけるa-a'断面の一例を示す図である。a-a'断面は、トランジスタ部70においてX軸方向において隣り合う2つの開口部84の一部と、2つの開口部84の間に配置された第2分離領域88を通るXZ面である。 FIG. 6a is a diagram showing an example of a'a'cross section in FIG. The aa'cross section is an XZ plane passing through a part of two openings 84 adjacent to each other in the X-axis direction in the transistor portion 70 and a second separation region 88 arranged between the two openings 84.

半導体基板10は、第1導電型のドリフト領域18を備える。本例のドリフト領域18は、一例としてN-型である。ドリフト領域18は、半導体基板10において、他のドーピング領域が設けられずに残存した領域であってよい。 The semiconductor substrate 10 includes a first conductive type drift region 18. The drift region 18 of this example is N-type as an example. The drift region 18 may be a region remaining in the semiconductor substrate 10 without being provided with another doping region.

半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板または酸化ガリウム基板等であってもよい。本例の半導体基板10はシリコン基板である。 The semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, a gallium oxide substrate, or the like. The semiconductor substrate 10 of this example is a silicon substrate.

ドリフト領域18の下方には、第1導電型のバッファ領域20が設けられてよい。本例のバッファ領域20は、一例としてN+型である。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ベース領域14の下面側から広がる空乏層が、P+型のコレクタ領域22およびN+型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。 A first conductive type buffer region 20 may be provided below the drift region 18. The buffer area 20 of this example is an N + type as an example. The doping concentration in the buffer region 20 is higher than the doping concentration in the drift region 18. The buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the lower surface side of the base region 14 from reaching the P + type collector region 22 and the N + type cathode region 82.

バッファ領域20の下方には、半導体基板10の下面23に露出してコレクタ領域22が設けられる。下面23にはコレクタ電極24が設けられる。コレクタ電極24は、金属等の導電材料で形成される。 Below the buffer region 20, a collector region 22 is provided exposed on the lower surface 23 of the semiconductor substrate 10. A collector electrode 24 is provided on the lower surface 23. The collector electrode 24 is made of a conductive material such as metal.

ドリフト領域18の上方には、半導体基板10の上面21に露出してウェル領域11およびベース領域14-eが設けられる。ウェル領域11は、X軸方向において2つのベース領域14-eに挟まれて設けられる。 Above the drift region 18, a well region 11 and a base region 14-e are provided exposed on the upper surface 21 of the semiconductor substrate 10. The well region 11 is provided so as to be sandwiched between the two base regions 14-e in the X-axis direction.

ウェル領域11の上方には、上面21に接して層間絶縁膜38が設けられる。層間絶縁膜38のX軸方向の幅は、ウェル領域11のX軸方向の幅よりも小さくてよい。 An interlayer insulating film 38 is provided above the well region 11 in contact with the upper surface 21. The width of the interlayer insulating film 38 in the X-axis direction may be smaller than the width of the well region 11 in the X-axis direction.

ウェル領域11の上方には、上面21から離間して、ゲートランナー53が設けられる。ゲートランナー53は、XZ平面内において層間絶縁膜38に囲まれるように設けられてよい。なお、ゲートランナー53は、ウェル領域11の内部にトレンチ形状に設けられてもよい。 A gate runner 53 is provided above the well region 11 at a distance from the upper surface 21. The gate runner 53 may be provided so as to be surrounded by the interlayer insulating film 38 in the XZ plane. The gate runner 53 may be provided in a trench shape inside the well region 11.

層間絶縁膜38のX軸方向における両側において、上面21の上方にエミッタ電極52が設けられる。エミッタ電極52は、層間絶縁膜38の上にも設けられてよい。 Emitter electrodes 52 are provided above the upper surface 21 on both sides of the interlayer insulating film 38 in the X-axis direction. The emitter electrode 52 may also be provided on the interlayer insulating film 38.

エミッタ電極52の上方には、保護膜36が設けられる。保護膜36は、2つのエミッタ電極52に挟まれた領域にも設けられてよい。 A protective film 36 is provided above the emitter electrode 52. The protective film 36 may also be provided in a region sandwiched between the two emitter electrodes 52.

保護膜36に設けられた開口部84には、エミッタ電極52の上面に接してボンディングパッド98が配置される。開口部84はエミッタ電極52の上に設けられてよい。ボンディングパッド98は、エミッタ電極52の上面に、Ni(ニッケル)等の導電性金属をめっきすることにより形成されてよい。 A bonding pad 98 is arranged in contact with the upper surface of the emitter electrode 52 in the opening 84 provided in the protective film 36. The opening 84 may be provided above the emitter electrode 52. The bonding pad 98 may be formed by plating the upper surface of the emitter electrode 52 with a conductive metal such as Ni (nickel).

ボンディングパッド98の上面には、Au等の金属で形成された酸化防止膜28が設けられてよい。酸化防止膜28は、ボンディングパッド98の酸化を防止する。酸化防止膜28は、ボンディングパッド98の上面に、Au等の金属をめっきすることにより形成されてよい。 An antioxidant film 28 made of a metal such as Au may be provided on the upper surface of the bonding pad 98. The antioxidant film 28 prevents oxidation of the bonding pad 98. The antioxidant film 28 may be formed by plating the upper surface of the bonding pad 98 with a metal such as Au.

幅WEは、エミッタ電極52のZ軸方向の厚みである。幅Wpは、エミッタ電極52の上面に設けられた保護膜36のZ軸方向の厚みである。幅Wmkは、エミッタ電極52の上面に設けられたボンディングパッド98のZ軸方向における厚みである。 The width WE is the thickness of the emitter electrode 52 in the Z-axis direction. The width Wp is the thickness of the protective film 36 provided on the upper surface of the emitter electrode 52 in the Z-axis direction. The width Wmk is the thickness of the bonding pad 98 provided on the upper surface of the emitter electrode 52 in the Z-axis direction.

保護膜36をX軸方向に挟んで配置される2つのボンディングパッド98のZ軸方向の幅Wmkは、等しくてよい。それぞれの開口部84に配置される全てのボンディングパッド98のZ軸方向の幅Wmkは、等しくてよい。他の例では、少なくとも一部のボンディングパッド98のZ軸方向の幅Wmkは、他のボンディングパッド98の幅Wmkと異なっていてもよい。 The widths Wmk of the two bonding pads 98 arranged so as to sandwich the protective film 36 in the X-axis direction in the Z-axis direction may be equal. The widths Wmk of all the bonding pads 98 arranged in the respective openings 84 in the Z-axis direction may be equal. In another example, the width Wmk of at least some of the bonding pads 98 in the Z-axis direction may be different from the width Wmk of the other bonding pads 98.

幅WEは、幅Wpと等しくてよく、異なっていてもよい。幅Wmkは、幅Wpよりも小さくてよい。幅WEおよび幅Wpは、2μm以上10μm以下であってよい。幅WEおよび幅Wpは、一例として5μmである。幅Wmkは、1μm以上8μm以下であってよい。幅Wmkは、一例として4μmである。 The width WE may be equal to or different from the width Wp. The width Wmk may be smaller than the width Wp. The width WE and the width Wp may be 2 μm or more and 10 μm or less. The width WE and the width Wp are, for example, 5 μm. The width Wmk may be 1 μm or more and 8 μm or less. The width Wmk is 4 μm as an example.

なお、コレクタ電極24の下方に、コレクタ電極24の下面に接してめっき部110が設けられてよい。めっき部110のZ軸方向の幅、即ち厚さは、ボンディングパッド98の幅Wmkと等しくてもよい。 A plating portion 110 may be provided below the collector electrode 24 in contact with the lower surface of the collector electrode 24. The width, that is, the thickness of the plating portion 110 in the Z-axis direction may be equal to the width Wmk of the bonding pad 98.

図6bは、図5におけるb-b'断面の一例を示す図である。b-b'断面は、トランジスタ部70におけるエミッタ領域12を通過するYZ面である。本例の半導体装置100は、b-b'断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。エミッタ電極52は、上面21および層間絶縁膜38の上面の上方に設けられる。エミッタ電極52は、コンタクトホール54を介して、半導体基板10と接続されてよい。コンタクトホール54には、一つ以上のチタン膜および一つ以上の窒化チタン膜が積層されたバリアメタル26が設けられてよい。また、コンタクトホール54には、タングステンで形成されたプラグを設けてもよい。 FIG. 6b is a diagram showing an example of a bb'cross section in FIG. The bb'cross section is a YZ plane that passes through the emitter region 12 of the transistor portion 70. The semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 in a bb'cross section. The emitter electrode 52 is provided above the upper surface 21 and the upper surface of the interlayer insulating film 38. The emitter electrode 52 may be connected to the semiconductor substrate 10 via the contact hole 54. The contact hole 54 may be provided with a barrier metal 26 in which one or more titanium films and one or more titanium nitride films are laminated. Further, the contact hole 54 may be provided with a plug made of tungsten.

半導体基板10の上面21には、1つ以上のゲートトレンチ部40および1つ以上のダミートレンチ部30が設けられる。各トレンチ部は、上面21から、ベース領域14を貫通して、ドリフト領域18に到達して設けられている。 The upper surface 21 of the semiconductor substrate 10 is provided with one or more gate trench portions 40 and one or more dummy trench portions 30. Each trench portion is provided from the upper surface 21 through the base region 14 and reaches the drift region 18.

ゲートトレンチ部40は、上面21に設けられたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に設けられる。即ち、ゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。 The gate trench portion 40 has a gate trench provided on the upper surface 21, a gate insulating film 42, and a gate conductive portion 44. The gate insulating film 42 is provided so as to cover the inner wall of the gate trench. The gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench. The gate conductive portion 44 is provided inside the gate trench inside the gate insulating film 42. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10. The gate conductive portion 44 is formed of a conductive material such as polysilicon.

ゲート導電部44は、深さ方向において、ゲート絶縁膜42を挟んで、少なくとも隣接するベース領域14と対向する領域を含む。当該断面におけるゲートトレンチ部40は、上面21において層間絶縁膜38により覆われる。ゲート導電部44に所定の電圧が印加されると、ベース領域14のうちゲートトレンチ部40に接する界面の表層に電子の反転層によるチャネルが形成される。 The gate conductive portion 44 includes a region facing at least the adjacent base region 14 with the gate insulating film 42 interposed therebetween in the depth direction. The gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21. When a predetermined voltage is applied to the gate conductive portion 44, a channel due to an electron inversion layer is formed on the surface layer of the interface of the base region 14 in contact with the gate trench portion 40.

ダミートレンチ部30は、当該断面において、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、上面21側に設けられたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー絶縁膜32は、ダミートレンチの内壁を覆って設けられる。ダミー導電部34は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜32よりも内側に設けられる。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。 The dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section. The dummy trench portion 30 has a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 provided on the upper surface 21 side. The dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench. The dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32. The dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.

ダミー導電部34は、ゲート導電部44と同一の材料で形成されてよい。例えば、ダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。当該断面におけるダミートレンチ部30は、上面21において層間絶縁膜38により覆われる。なお、ダミートレンチ部30およびゲートトレンチ部40の底部は下方側に凸の曲面状(断面においては曲線状)であってよい。 The dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44. For example, the dummy conductive portion 34 is formed of a conductive material such as polysilicon. The dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction. The dummy trench portion 30 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21. The bottom portions of the dummy trench portion 30 and the gate trench portion 40 may be curved downward (curved in cross section).

第1メサ部60において、ドリフト領域18の上方には、ゲートトレンチ部40に接して蓄積領域16が設けられてよい。蓄積領域16とは、ドリフト領域18よりもドーパントが高濃度に蓄積された領域である。蓄積領域16を設けることで、キャリアの注入促進効果(IE効果)を高めて、トランジスタ部70のオン電圧を低減することができる。 In the first mesa portion 60, an accumulation region 16 may be provided above the drift region 18 in contact with the gate trench portion 40. The storage region 16 is a region in which the dopant is stored at a higher concentration than the drift region 18. By providing the storage region 16, it is possible to enhance the carrier injection promoting effect (IE effect) and reduce the on-voltage of the transistor portion 70.

第1メサ部60において、蓄積領域16はダミートレンチ部30に接していてよいが、離れていてもよい。図6bは、蓄積領域16がダミートレンチ部30と接して設けられる一例を示している。 In the first mesa portion 60, the accumulation region 16 may be in contact with the dummy trench portion 30, but may be separated from the dummy trench portion 30. FIG. 6b shows an example in which the storage region 16 is provided in contact with the dummy trench portion 30.

第1メサ部60には、上面21に接して、且つ、ゲートトレンチ部40と接して、エミッタ領域12が設けられる。図5に示すように、第1メサ部60には、X軸方向に沿って、エミッタ領域12およびコンタクト領域15とが交互に設けられてよい。 The first mesa portion 60 is provided with an emitter region 12 in contact with the upper surface 21 and in contact with the gate trench portion 40. As shown in FIG. 5, the first mesa portion 60 may be provided with the emitter region 12 and the contact region 15 alternately along the X-axis direction.

エミッタ電極52の上面には、保護膜36が設けられる。保護膜36に設けられた開口部84には、エミッタ電極52の上面に接してボンディングパッド98が配置される。ボンディングパッド98の上面には、酸化防止膜28が設けられてよい。ボンディングパッド98は、一例としてニッケルメッキである。 A protective film 36 is provided on the upper surface of the emitter electrode 52. A bonding pad 98 is arranged in contact with the upper surface of the emitter electrode 52 in the opening 84 provided in the protective film 36. An antioxidant film 28 may be provided on the upper surface of the bonding pad 98. The bonding pad 98 is nickel-plated as an example.

図7は、本実施形態に係る半導体装置100の上面の一例を示す図である。図7は、図1aに示す半導体装置100における保護膜36の上方に設けられる、はんだ部99を示している。図7においては、はんだ部99に斜線のハッチングを付している。また図7においては保護膜36のハッチングを省略している。また、分割領域72の図示を省略している。また、半導体基板10の上面視で開口部84が設けられる位置を、一点鎖線部にて示している。 FIG. 7 is a diagram showing an example of the upper surface of the semiconductor device 100 according to the present embodiment. FIG. 7 shows a solder portion 99 provided above the protective film 36 in the semiconductor device 100 shown in FIG. 1a. In FIG. 7, the solder portion 99 is hatched with diagonal lines. Further, in FIG. 7, the hatching of the protective film 36 is omitted. Further, the illustration of the divided region 72 is omitted. Further, the position where the opening 84 is provided in the top view of the semiconductor substrate 10 is indicated by the alternate long and short dash line portion.

本例の半導体装置100は、複数の開口部84に配置されたボンディングパッド98の上方に、複数のボンディングパッド98を電気的に接続するはんだ部99をさらに備える。はんだ部99は、パッケージのエミッタ電極端子に接続する。パッケージのエミッタ電極端子は、例えばリードフレーム、所定の厚さに成形された銅やモリブデンなどの金属板であってよい。 The semiconductor device 100 of this example further includes a solder portion 99 for electrically connecting the plurality of bonding pads 98 above the bonding pads 98 arranged in the plurality of openings 84. The solder portion 99 is connected to the emitter electrode terminal of the package. The emitter electrode terminal of the package may be, for example, a lead frame or a metal plate such as copper or molybdenum molded to a predetermined thickness.

本例においては、一例として、はんだ部99は、半導体装置100に設けられるボンディングパッド98の全てを電気的に接続する。他の例では、半導体装置100は複数のはんだ部99を備えてもよい。それぞれのはんだ部99は、一つ以上のボンディングパッド98と接続する。半導体装置100に設けられるボンディングパッド98のそれぞれは、いずれかのはんだ部99に接続されてよい。 In this example, as an example, the solder portion 99 electrically connects all of the bonding pads 98 provided in the semiconductor device 100. In another example, the semiconductor device 100 may include a plurality of solder portions 99. Each solder portion 99 is connected to one or more bonding pads 98. Each of the bonding pads 98 provided in the semiconductor device 100 may be connected to any solder portion 99.

端部Eは、複数の開口部84のうちY軸方向における端に配置された開口部84の、Y軸方向の外周端140側の端部である。端部Eは、ボンディングパッド98の端部であってもよい。ボンディングパッド98がめっきにより形成される場合は、端部Eは、Y軸方向の端に設けられるめっき部の端部であってよい。 The end portion E is an end portion of the opening portion 84 arranged at the end of the plurality of openings 84 in the Y-axis direction on the outer peripheral end 140 side in the Y-axis direction. The end E may be the end of the bonding pad 98. When the bonding pad 98 is formed by plating, the end portion E may be the end portion of the plating portion provided at the end in the Y-axis direction.

端部Fは、複数の開口部84のうちX軸方向における端に配置された開口部84の、X軸方向の外周端140側の端部である。端部Fは、ボンディングパッド98の端部であってもよい。ボンディングパッド98がめっきにより形成される場合は、端部Fは、X軸方向の端に設けられるめっき部の端部であってよい。 The end portion F is an end portion of the opening portion 84 arranged at the end of the plurality of openings 84 in the X-axis direction on the outer peripheral end 140 side in the X-axis direction. The end portion F may be the end portion of the bonding pad 98. When the bonding pad 98 is formed by plating, the end portion F may be the end portion of the plating portion provided at the end in the X-axis direction.

端部Gは、はんだ部99のY軸方向の端部である。端部Hは、はんだ部99のX軸方向の端部である。 The end portion G is an end portion of the solder portion 99 in the Y-axis direction. The end portion H is an end portion of the solder portion 99 in the X-axis direction.

端部Gは、半導体基板10の上面視で、端部Eと外周端140との間に配置されてよい。端部Hは、半導体基板10の上面視で、端部Fと外周端140との間に配置されてよい。さらに、端部Gおよび端部Hは、エッジ終端領域の内端95よりも内周側に配置されてよい。エッジ終端領域は、ガードリング、フィールドプレート、リサーフ等の耐圧構造が設けられた領域である。 The end portion G may be arranged between the end portion E and the outer peripheral end 140 in the top view of the semiconductor substrate 10. The end portion H may be arranged between the end portion F and the outer peripheral end 140 in the top view of the semiconductor substrate 10. Further, the end portion G and the end portion H may be arranged on the inner peripheral side of the inner end 95 of the edge termination region. The edge termination region is an region provided with a pressure resistant structure such as a guard ring, a field plate, and a resurf.

端部Gが端部Eと外周端140との間に配置され、端部Hが端部Fと外周端140との間に配置されることで、はんだ部99が下面23側に設けられるめっき部110と接触しにくくなる。このため、はんだ部99とめっき部110とのショートを防ぐことができる。また、エッジ終端領域は外周端140に向かって、エミッタ電極52よりも高い電圧となる。そのため、はんだ部99がエッジ終端領域よりも外周側にはみ出ると、放電のおそれがある。よってエッジ終端領域の内端95よりもはんだ部99を内周側に位置させることで、放電を抑制できる。 The end portion G is arranged between the end portion E and the outer peripheral end 140, and the end portion H is arranged between the end portion F and the outer peripheral end 140, so that the solder portion 99 is provided on the lower surface 23 side. It becomes difficult to come into contact with the portion 110. Therefore, it is possible to prevent a short circuit between the solder portion 99 and the plating portion 110. Further, the edge end region has a voltage higher than that of the emitter electrode 52 toward the outer peripheral end 140. Therefore, if the solder portion 99 protrudes from the edge end region to the outer peripheral side, there is a risk of electric discharge. Therefore, by locating the solder portion 99 on the inner peripheral side of the inner end 95 of the edge end region, discharge can be suppressed.

さらに、制御電極部102側の端部Hは、制御電極部102よりも内周側に位置してよい。制御電極部102はパッケージの各制御端子に接続する。そのため、はんだ部99が制御電極部102に接触して短絡しないよう、はんだ部99を制御電極部102より内周側に後退させて設けてよい。 Further, the end portion H on the control electrode portion 102 side may be located on the inner peripheral side of the control electrode portion 102. The control electrode unit 102 is connected to each control terminal of the package. Therefore, the solder portion 99 may be provided so as to be retracted to the inner peripheral side from the control electrode portion 102 so that the solder portion 99 does not come into contact with the control electrode portion 102 and cause a short circuit.

図8aは、図6aに示した構造にはんだ部99を加えて示す図である。図7において説明したように、本例のはんだ部99は、保護膜36およびボンディングパッド98の上方に設けられる。 FIG. 8a is a diagram showing the structure shown in FIG. 6a with the solder portion 99 added. As described with reference to FIG. 7, the solder portion 99 of this example is provided above the protective film 36 and the bonding pad 98.

幅Whdは、はんだ部99のZ軸方向の厚みである。幅Whdは、幅Wpの20倍以上であってよく、10倍以上であってよく、5倍以上であってもよい。 The width Whd is the thickness of the solder portion 99 in the Z-axis direction. The width Whd may be 20 times or more, 10 times or more, or 5 times or more the width Wp.

幅Whdは、はんだ部99のXY平面内における異なる位置において、等しくてよい。即ち、はんだ部99の厚さは、図7におけるはんだ部99の全体にわたり、等しい厚さであってよい。 The width Whd may be equal at different positions in the XY plane of the solder section 99. That is, the thickness of the solder portion 99 may be the same over the entire solder portion 99 in FIG. 7.

幅Whdは、100μm以上であってよく、50μm以上であってよく、25μm以上であってもよい。本例の幅Whdは、一例として100μmである。 The width Whd may be 100 μm or more, 50 μm or more, or 25 μm or more. The width Whd of this example is 100 μm as an example.

図8bは、図6bに示した構造にはんだ部99を加えて示す図である。図7において説明したように、本例のはんだ部99は、保護膜36およびボンディングパッド98の上方に設けられる。 FIG. 8b is a diagram showing the structure shown in FIG. 6b with the solder portion 99 added. As described with reference to FIG. 7, the solder portion 99 of this example is provided above the protective film 36 and the bonding pad 98.

なお、本例では半導体装置100がトレンチ型ゲートの場合を説明したが、ゲート電極およびチャネルが上面21と平行な方向に設けられるプレーナ型ゲートの半導体装置の場合においても、本例と同様の効果を得ることができる。 In this example, the case where the semiconductor device 100 is a trench type gate has been described, but the same effect as in this example is also obtained in the case of a planar type gate semiconductor device in which the gate electrode and the channel are provided in the direction parallel to the upper surface 21. Can be obtained.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be apparent to those skilled in the art that various changes or improvements can be made to the above embodiments. It is clear from the description of the claims that the form with such changes or improvements may be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operation, procedure, step, and step in the apparatus, system, program, and method shown in the claims, specification, and drawings is particularly "before" and "prior to". It should be noted that it can be realized in any order unless the output of the previous process is used in the subsequent process. Even if the scope of claims, the specification, and the operation flow in the drawings are explained using "first", "next", etc. for convenience, it means that it is essential to carry out in this order. It's not a thing.

10・・・半導体基板、11・・・ウェル領域、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・上面、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、25・・・接続部、26・・・バリアメタル、28・・・酸化防止膜、29・・・延伸部分、30・・・ダミートレンチ部、31・・・接続部分、32・・・ダミー絶縁膜、34・・・ダミー導電部、36・・・保護膜、38・・・層間絶縁膜、39・・・延伸部分、40・・・ゲートトレンチ部、41・・・接続部分、42・・・ゲート絶縁膜、44・・・ゲート導電部、48・・・ゲートランナー、49・・・コンタクトホール、50・・・ゲート金属層、52・・・エミッタ電極、53・・・ゲートランナー、54・・・コンタクトホール、55・・・ゲートパッド、56・・・コンタクトホール、57・・・ケルビンパッド、58・・・電流センスパッド、59・・・電流センス部、60・・・第1メサ部、62・・・第2メサ部、64・・・第3メサ部、70・・・トランジスタ部、71・・・境界部、72・・・分割領域、78・・・温度センス部、80・・・ダイオード部、82・・・カソード領域、84・・・開口部、86・・・第1分離領域、88・・・第2分離領域、89・・・配線、90・・・外周領域、91・・・配線、92・・・温度センス配線、93・・・ガードリング、93-1・・・ガードリング、93-2・・・ガードリング、93-3・・・ガードリング、94・・・温度測定用パッド、95・・・内端、96・・・検知部、98・・・ボンディングパッド、99・・・はんだ部、100・・・半導体装置、101・・・破線部、102・・・制御電極部、110・・・めっき部、120・・・活性領域、140・・・外周端、150・・・半導体装置、172・・・分割領域、200・・・半導体装置、236・・・保護膜、284・・・開口 10 ... Semiconductor substrate, 11 ... Well region, 12 ... Emitter region, 14 ... Base region, 15 ... Contact region, 16 ... Storage region, 18 ... Drift region, 20 ... Buffer area, 21 ... Top surface, 22 ... Collector area, 23 ... Bottom surface, 24 ... Collector electrode, 25 ... Connection part, 26 ... Barrier metal, 28 ... Antioxidant film, 29 ... Stretched part, 30 ... Dummy trench part, 31 ... Connection part, 32 ... Dummy insulating film, 34 ... Dummy conductive part, 36 ... Protective film, 38 ... Interlayer insulating film, 39 ... Stretched part, 40 ... Gate trench part, 41 ... Connection part, 42 ... Gate insulating film, 44 ... Gate conductive part, 48 ... Gate Runner, 49 ... contact hole, 50 ... gate metal layer, 52 ... emitter electrode, 53 ... gate runner, 54 ... contact hole, 55 ... gate pad, 56 ... contact Hall, 57 ... Kelvin pad, 58 ... Current sense pad, 59 ... Current sense part, 60 ... 1st mesa part, 62 ... 2nd mesa part, 64 ... 3rd mesa Unit, 70 ... Transistor part, 71 ... Boundary part, 72 ... Divided region, 78 ... Temperature sense part, 80 ... Diode part, 82 ... Cathode region, 84 ... Opening Unit, 86 ... 1st separation area, 88 ... 2nd separation area, 89 ... wiring, 90 ... outer peripheral area, 91 ... wiring, 92 ... temperature sense wiring, 93 ...・ Guard ring, 93-1 ・ ・ ・ guard ring, 93-2 ・ ・ ・ guard ring, 93-3 ・ ・ ・ guard ring, 94 ・ ・ ・ temperature measurement pad, 95 ・ ・ ・ inner end, 96 ・ ・Detection unit, 98 ... bonding pad, 99 ... solder part, 100 ... semiconductor device, 101 ... broken line part, 102 ... control electrode part, 110 ... plating part, 120 ... -Active region, 140 ... outer peripheral edge, 150 ... semiconductor device, 172 ... divided region, 200 ... semiconductor device, 236 ... protective film, 284 ... opening

Claims (13)

半導体基板と、
前記半導体基板の上面に接して設けられたウェル領域と、
前記半導体基板の上面および下面の間で電流が流れる活性領域と、
前記活性領域に設けられたトランジスタ部と、
前記活性領域に設けられ、前記半導体基板の上面視で予め定められた配列方向に沿って前記トランジスタ部に隣接して配列されたダイオード部と、
前記活性領域の上方に設けられた保護膜と、
を備え、
前記保護膜には、上面視において前記ウェル領域に挟まれた領域において複数の開口部が設けられており、 少なくとも一つの開口部が、前記トランジスタ部および前記ダイオード部の両方の上方に設けられ、
前記活性領域は、前記ウェル領域に囲まれた分割領域を複数有し、
少なくとも一つの前記分割領域の上方に、2つ以上の前記開口部が設けられた、
半導体装置。
With a semiconductor substrate
A well region provided in contact with the upper surface of the semiconductor substrate and
An active region in which a current flows between the upper surface and the lower surface of the semiconductor substrate, and
The transistor section provided in the active region and
A diode portion provided in the active region and arranged adjacent to the transistor portion along a predetermined arrangement direction in a top view of the semiconductor substrate, and a diode portion.
A protective film provided above the active region and
Equipped with
The protective film is provided with a plurality of openings in a region sandwiched between the well regions in a top view, and at least one opening is provided above both the transistor portion and the diode portion.
The active region has a plurality of divided regions surrounded by the well region.
Two or more of the openings are provided above the at least one split region.
Semiconductor device.
前記ダイオード部は、前記半導体基板の下面に接して設けられた第1導電型のカソード領域を有し、
複数の前記分割領域のそれぞれにおいて、前記開口部と前記カソード領域とが重なる面積が、前記保護膜と前記カソード領域とが重なる面積よりも大きい、請求項に記載の半導体装置。
The diode portion has a first conductive type cathode region provided in contact with the lower surface of the semiconductor substrate.
The semiconductor device according to claim 1 , wherein in each of the plurality of divided regions, the area where the opening and the cathode region overlap is larger than the area where the protective film and the cathode region overlap.
少なくとも一つの前記分割領域の上方に、前記配列方向と直交する延伸方向に前記開口部が複数配置された、請求項またはに記載の半導体装置。 The semiconductor device according to claim 1 or 2 , wherein a plurality of the openings are arranged above the at least one divided region in a stretching direction orthogonal to the arrangement direction. 少なくとも一つの前記ダイオード部が、前記延伸方向において、2つ以上の前記開口部に渡って連続して設けられている、請求項に記載の半導体装置。 The semiconductor device according to claim 3 , wherein at least one diode portion is continuously provided over the two or more openings in the stretching direction. 前記トランジスタ部にゲート電圧を供給するゲートランナー部をさらに備え、
前記半導体基板の上面視で、少なくとも一つの前記分割領域は、前記ゲートランナー部に挟まれて配置されている
請求項またはに記載の半導体装置。
A gate runner unit that supplies a gate voltage to the transistor unit is further provided.
The semiconductor device according to claim 1 or 4 , wherein at least one of the divided regions is arranged between the gate runner portions in a top view of the semiconductor substrate.
前記活性領域の上方に設けられた温度センス配線をさらに備え、
少なくとも一つの前記分割領域は、前記ゲートランナー部および前記温度センス配線の少なくともいずれかに挟まれて配置されている
請求項に記載の半導体装置。
Further provided with a temperature sense wiring provided above the active region,
The semiconductor device according to claim 5 , wherein the divided region is arranged so as to be sandwiched between at least one of the gate runner portion and the temperature sense wiring.
前記開口部の前記配列方向における端部が、前記トランジスタ部の上方に配置されている
請求項1からのいずれか一項に記載の半導体装置。
The semiconductor device according to any one of claims 1 to 6 , wherein the end portion of the opening portion in the arrangement direction is arranged above the transistor portion.
半導体基板と、With a semiconductor substrate
前記半導体基板の上面に接して設けられたウェル領域と、A well region provided in contact with the upper surface of the semiconductor substrate and
前記半導体基板の上面および下面の間で電流が流れる活性領域と、An active region in which a current flows between the upper surface and the lower surface of the semiconductor substrate, and
前記活性領域に設けられたトランジスタ部と、The transistor section provided in the active region and
前記活性領域に設けられ、前記半導体基板の上面視で予め定められた配列方向に沿って前記トランジスタ部に隣接して配列されたダイオード部と、A diode portion provided in the active region and arranged adjacent to the transistor portion along a predetermined arrangement direction in a top view of the semiconductor substrate, and a diode portion.
前記活性領域の上方に設けられた保護膜と、A protective film provided above the active region and
を備え、Equipped with
前記保護膜には、上面視において前記ウェル領域に挟まれた領域において複数の開口部が設けられており、 少なくとも一つの開口部が、前記トランジスタ部および前記ダイオード部の両方の上方に設けられ、The protective film is provided with a plurality of openings in a region sandwiched between the well regions in a top view, and at least one opening is provided above both the transistor portion and the diode portion.
前記配列方向に二つ以上の前記開口部が設けられたTwo or more openings are provided in the arrangement direction.
半導体装置。Semiconductor device.
前記保護膜は、前記配列方向において隣り合う2つの前記開口部の間に、前記開口部を分離する第1分離領域を有し、
前記第1分離領域は、前記トランジスタ部の上方に配置されており、且つ、前記配列方向において前記第1分離領域の幅は、前記トランジスタ部の幅よりも小さい
請求項8に記載の半導体装置。
The protective film has a first separation region that separates the openings between two adjacent openings in the arrangement direction.
The semiconductor device according to claim 8, wherein the first separation region is arranged above the transistor portion, and the width of the first separation region is smaller than the width of the transistor portion in the arrangement direction.
少なくとも一つの前記ダイオード部の、前記配列方向における少なくとも一部の上方に、前記保護膜が配置された、
請求項1からのいずれか一項に記載の半導体装置。
The protective film is arranged above at least a part of the diode portion in the arrangement direction of the at least one diode portion.
The semiconductor device according to any one of claims 1 to 6 .
前記保護膜は、前記配列方向において隣り合う2つの前記開口部の間に、前記開口部を分離する第1分離領域を有し、
前記配列方向において前記第1分離領域の幅は、前記ダイオード部の幅よりも小さい
請求項1から10のいずれか一項に記載の半導体装置。
The protective film has a first separation region that separates the openings between two adjacent openings in the arrangement direction.
The semiconductor device according to any one of claims 1 to 10, wherein the width of the first separation region is smaller than the width of the diode portion in the arrangement direction.
半導体基板と、
前記半導体基板の上面に接して設けられたウェル領域と、
前記半導体基板の上面および下面の間で電流が流れる活性領域と、
前記活性領域に設けられたトランジスタ部と、
前記活性領域に設けられ、前記半導体基板の上面視で予め定められた配列方向に沿って前記トランジスタ部に隣接して配列されたダイオード部と、
前記活性領域の上方に設けられた保護膜と、
を備え、
前記保護膜には、上面視において前記ウェル領域に挟まれた領域において複数の開口部が設けられており、 少なくとも一つの開口部が、前記トランジスタ部および前記ダイオード部の両方の上方に設けられ、
それぞれの前記開口部に配置されたボンディングパッドを更に備え、
複数の前記ボンディングパッドの上方に、複数の前記ボンディングパッドを電気的に接続するはんだ部をさらに備えた、
半導体装置。
With a semiconductor substrate
A well region provided in contact with the upper surface of the semiconductor substrate and
An active region in which a current flows between the upper surface and the lower surface of the semiconductor substrate, and
The transistor section provided in the active region and
A diode portion provided in the active region and arranged adjacent to the transistor portion along a predetermined arrangement direction in a top view of the semiconductor substrate, and a diode portion.
A protective film provided above the active region and
Equipped with
The protective film is provided with a plurality of openings in a region sandwiched between the well regions in a top view, and at least one opening is provided above both the transistor portion and the diode portion.
Further equipped with a bonding pad arranged in each of the openings,
Above the plurality of the bonding pads, a solder portion for electrically connecting the plurality of the bonding pads is further provided.
Semiconductor device.
前記半導体基板の上面視で、前記はんだ部の端部が、前記ボンディングパッドの端部と、前記半導体基板の外周端との間に配置された、請求項12に記載の半導体装置。 The semiconductor device according to claim 12 , wherein the end portion of the solder portion is arranged between the end portion of the bonding pad and the outer peripheral end of the semiconductor substrate in a top view of the semiconductor substrate.
JP2018072757A 2018-04-04 2018-04-04 Semiconductor equipment Active JP7099017B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018072757A JP7099017B2 (en) 2018-04-04 2018-04-04 Semiconductor equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018072757A JP7099017B2 (en) 2018-04-04 2018-04-04 Semiconductor equipment

Publications (2)

Publication Number Publication Date
JP2019186309A JP2019186309A (en) 2019-10-24
JP7099017B2 true JP7099017B2 (en) 2022-07-12

Family

ID=68337432

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018072757A Active JP7099017B2 (en) 2018-04-04 2018-04-04 Semiconductor equipment

Country Status (1)

Country Link
JP (1) JP7099017B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7459703B2 (en) 2020-07-15 2024-04-02 富士電機株式会社 Semiconductor Device
WO2022080495A1 (en) * 2020-10-16 2022-04-21 富士電機株式会社 Semiconductor device
WO2022219930A1 (en) * 2021-04-14 2022-10-20 富士電機株式会社 Semiconductor device and semiconductor module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049341A (en) 2004-07-30 2006-02-16 Renesas Technology Corp Semiconductor device and manufacturing method thereof
JP2010251772A (en) 2002-06-13 2010-11-04 Panasonic Corp Semiconductor device, and method of manufacturing the same
JP2014003095A (en) 2012-06-15 2014-01-09 Denso Corp Semiconductor device
JP2015207736A (en) 2014-04-23 2015-11-19 富士電機株式会社 Method of manufacturing semiconductor device, method of estimating semiconductor device and semiconductor device
JP2017069569A (en) 2016-11-16 2017-04-06 三菱電機株式会社 Semiconductor device
JP2017103400A (en) 2015-12-03 2017-06-08 富士電機株式会社 Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251772A (en) 2002-06-13 2010-11-04 Panasonic Corp Semiconductor device, and method of manufacturing the same
JP2006049341A (en) 2004-07-30 2006-02-16 Renesas Technology Corp Semiconductor device and manufacturing method thereof
JP2014003095A (en) 2012-06-15 2014-01-09 Denso Corp Semiconductor device
JP2015207736A (en) 2014-04-23 2015-11-19 富士電機株式会社 Method of manufacturing semiconductor device, method of estimating semiconductor device and semiconductor device
JP2017103400A (en) 2015-12-03 2017-06-08 富士電機株式会社 Semiconductor device
JP2017069569A (en) 2016-11-16 2017-04-06 三菱電機株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP2019186309A (en) 2019-10-24

Similar Documents

Publication Publication Date Title
US10396189B2 (en) Semiconductor device
JP5509908B2 (en) Semiconductor device and manufacturing method thereof
US11876131B2 (en) Semiconductor device
JP6958011B2 (en) Semiconductor devices and manufacturing methods for semiconductor devices
JP7187787B2 (en) semiconductor equipment
JP7091693B2 (en) Semiconductor device
US11245013B2 (en) Silicon carbide semiconductor device having a step film formed between a plating film and a first electrode
JP7383917B2 (en) Semiconductor device and semiconductor device manufacturing method
JP7099017B2 (en) Semiconductor equipment
JP7024891B2 (en) Semiconductor device
JP6984732B2 (en) Semiconductor device
WO2022239285A1 (en) Semiconductor device
US11276621B2 (en) Semiconductor device
US20240170570A1 (en) Semiconductor device
JP2019068036A (en) Semiconductor device
JP2020191441A (en) Super junction semiconductor device and method of manufacturing super junction semiconductor device
JP2024019464A (en) Semiconductor device
JP7102808B2 (en) Semiconductor equipment
JP2021136241A (en) Semiconductor device and manufacturing method for semiconductor device
JP7371335B2 (en) semiconductor equipment
JP2021197384A (en) Semiconductor device
US20220352360A1 (en) Semiconductor device
WO2022239284A1 (en) Semiconductor device
JP2021114529A (en) Semiconductor device
JP2021044274A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220613

R150 Certificate of patent or registration of utility model

Ref document number: 7099017

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150