JP7076482B2 - Sboxを有する暗号プロセスを高次サイドチャネル攻撃からセキュアにする方法 - Google Patents
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Description
- コンピュータ可読メモリ回路内で前記最初のサブスティテューションボックスS0にアクセスするステップと、
- 最初のサブスティテューションボックスS0の任意の入力値xについて、m1、m2を一様分布乱数値として、S1(x XOR m1)=S0(x) XOR m2であるように前記最初のサブスティテューションボックスS0をマスクすることによって、第1のランダム化されたサブスティテューションボックスS1を生成するステップと、
- 第1のトランスランダム化されたサブスティテューションボックスS(1,1)の任意の入力値xについて、S(1,1)[x]=S1[x xor(m1 xor m1,1)]xor(m2 xor m’1,1)であるように、第1のランダム化されたサブスティテューションボックスS1から、およびマスクm1,1、m’1,1から、第1のトランスランダム化されたサブスティテューションボックスS(1,1)を生成するステップと、
- iを{2,..N-1}に含まれる整数として、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)の任意の入力値xについて、S(1,i)[x]=S(1,i-1)[x xor (m1,i-1 xor m1,i)]xor(m’1,i-1 xor m’1,i)であるように、i-1番目のトランスランダム化されたサブスティテューションボックスS(1,i-1)から、および複数のマスクm1,i、m’1,i、m1,i-1、m’1,i-1から、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)を生成するステップを反復的にN-2回行うことによって、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を第1のトランスランダム化されたサブスティテューションボックスS(1,1)から生成するステップと、
- 暗号プロセスの少なくとも前記第1のラウンドにおいて、最初のサブスティテューションボックスS0の代わりに、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を用いて暗号プロセスを行うステップと
を含み、
前記マスクは一様分布乱数値であり、「XOR」はブール排他的論理和演算であり、(mi,mj)から(mk,ml)へのサブスティテューションボックスSの前記演算「トランスランダム化」は、i、j、kおよびlを{2,..N-1}に含まれる整数として、前記マスクmiおよびmjでマスクされた前記サブスティテューションボックスSから、トランスランダム化されたサブスティテューションボックスと呼ばれる前記マスクmkおよびmlでマスクされた前記サブスティテューションボックスSを算出することにある、方法に関する。
- 現ラウンドについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,1)[x]=S(r-1,N-1)[x xor (mr-1,N-1 xor mr,1)]xor(m’r-1,N-1 xor m’r,1)であるように、現ラウンドrの前に行われた最後のラウンド(r-1)において最初のサブスティテューションボックスS0の代わりに使用されたN-1番目のトランスランダム化されたサブスティテューションボックスS(r-1,N-1)から、およびマスクmr,1、m’r,1から、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)を生成するステップと、
- iを{2,..N-1}に含まれる整数として、現ラウンドについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,i)[x]=S(r,i-1)[x xor(mr,i-1 xor mr,i)]xor(m’r,i-1 xor m’r,i)であるように、現ラウンドrについてのi-1番目のトランスランダム化されたサブスティテューションボックスS(r,i-1)から、および複数のマスクmr,i、m’r,i、mr,i-1、m’r,i-1から、現ラウンドrについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,i)の生成のステップを反復的にN-2回行うことによって、現ラウンドrについてのN-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)から生成するステップと、
- 暗号プロセスの前記現ラウンドrにおいて、最初のサブスティテューションボックスS0の代わりに、現ラウンドrについてのN-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を使用するステップと
をさらに含むこともできる。
- 第1の態様による方法のステップを実行するように構成された少なくとも1つのハードウェアプロセッサを有する処理システムと、
- 前記サブスティテューションボックスを記憶するために構成されたコンピュータ可読メモリ回路と
を備えた暗号デバイスにも関する。
- m1を用いたS1の入力マスキングを、m3を用いたS2の入力マスキングで置き換える、(m1 xor m3)でS1の入力をマスクし、
- m2を用いたS1の出力マスキングを、m4を用いたS2の出力マスキングで置き換える、(m2 xor m4)でS2の出力をマスクする
ことによってS1から取得することができる。
- ブロック暗号暗号化の解析から、(m3,m4)でマスクされたxまたはS(x)に関する漏洩を、
- および元のSBOXのマスキング、すなわち、S1の算出の解析から、(m1,m2)に関する漏洩を
得る。
- ブロック暗号暗号化の解析から、RNでマスクされたxまたはS(x)に関する漏洩を、
- マスクされたSBOX Siを算出する任意のトランスランダム化から、Ri-1 xor Riに関する漏洩を、
- および最初のSBOXのマスキング、すなわち、S1の算出の解析から、R1に関する漏洩を
得る。
- 第1の初期化ステップE11中に、コンピュータ可読メモリ回路内で前記最初のサブスティテューションボックスS0にアクセスするステップと、
- 第2の初期化ステップE12中に、最初のサブスティテューションボックスS0の任意の入力値xについて、m1、m2を一様分布乱数値として、S1(x XOR m1)=S0(x) XOR m2であるように、前記最初のサブスティテューションボックスS0をマスクすることによって、第1のランダム化されたサブスティテューションボックスS1を生成するステップと、
- 第3の初期化ステップE13中に、第1のトランスランダム化されたサブスティテューションボックスS(1,1)の任意の入力値xについて、S(1,1)[x]=S1[x xor(m1 xor m1,1)]xor(m2 xor m’1,1)であるように、第1のランダム化されたサブスティテューションボックスS1から、およびマスクm1,1、m’1,1から、第1のトランスランダム化されたサブスティテューションボックスS(1,1)を生成するステップと、
- 第4の初期化ステップE14中に、iを{2,..N-1}に含まれる整数として、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)の任意の入力値xについて、S(1,i)[x]=S(1,i-1)[x xor (m1,i-1 xor m1,i)]xor(m’1,i-1 xor m’1,i)であるように、i-1番目のトランスランダム化されたサブスティテューションボックスS(1,i-1)から、および複数のマスクm1,i、m’1,i、m1,i-1、m’1,i-1から、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)の生成のステップを反復的にN-2回行うことによって、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を第1のトランスランダム化されたサブスティテューションボックスS(1,1)から生成するステップと、
- 第5の初期化ステップE15中の暗号プロセスの少なくとも前記第1のラウンド中に、最初のサブスティテューションボックスS0の代わりに、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を用いて暗号プロセスを行うステップと
を含む、方法に関する。
- 第1の暗号化後ステップE21中に、現ラウンドについての第1のランダム化サブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,1)[x]=S(r-1,N-1)[x xor (mr-1,N-1 xor mr,1)]xor(m’r-1,N-1 xor m’r,1)であるように、現ラウンドrの前に行われた最後のラウンド(r-1)において、最初のサブスティテューションボックスS0の代わりに使用されたN-1番目のトランスランダム化されたサブスティテューションボックスS(r-1,N-1)から、およびマスクmr,1、m’r,1から、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)を生成するステップと、
- 第2の暗号化後ステップE22中に、iを{2,..N-1}に含まれる整数として、現ラウンドについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,i)[x]=S(r,i-1)[x xor(mr,i-1 xor mr,i)]xor(m’r,i-1 xor m’r,i)であるように、現ラウンドrについてのi-1番目のトランスランダム化されたサブスティテューションボックスS(r,i-1)から、および複数のマスクmr,i、m’r,i、mr,i-1、m’r,i-1から、現ラウンドrについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,i)の生成のステップを反復的にN-2回行うことによって、現ラウンドrについてのN-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)から生成するステップと、
- 第3の暗号化後ステップE23中、暗号プロセスの前記現ラウンドrにおいて、最初のサブスティテューションボックスS0の代わりに、N-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を使用するステップと
を含むこともできる。
- ラウンドrにおけるブロック暗号暗号化の解析から、Rr,N-1でマスクされたxまたはS(x)に関する漏洩、
- ラウンドrおよびr-1におけるブロック暗号暗号化の間に行われるトランスランダム化から、iを{2,...,N-1}として、(Rr-1,N-1 xor Rr,1)およびRr,i-1 xor Rr,iに関する漏洩、ならびに
- ラウンドr-1におけるブロック暗号暗号化の解析から、Rr-1,N-1でマスクされたxまたはS(x)に関する漏洩
を得る。
- 第1の態様による方法のステップを実行するように構成された少なくとも1つのハードウェアプロセッサを有する処理システム201と、
- 前記サブスティテューションボックスを記憶するために構成されたコンピュータ可読メモリ回路203、204、205と
を備えた暗号デバイス101にも関する。
Claims (9)
- Nを所定の整数とするN次サイドチャネル攻撃から、暗号プロセスをセキュアにする方法であって、少なくとも1つのハードウェアプロセッサを有する処理システムを含む暗号デバイス(101)のコンピュータ可読メモリ回路に記憶された最初のサブスティテューションボックスS0を、複数の暗号化ラウンドにおいて使用し、処理システムによって行われる、
コンピュータ可読メモリ回路内で前記最初のサブスティテューションボックスS0にアクセスするステップ(E11)と、
最初のサブスティテューションボックスS0の任意の入力値xについて、m1、m2を一様分布乱数値として、S1(x XOR m1)=S0(x) XOR m2であるように、前記最初のサブスティテューションボックスS0をマスクすることによって、第1のランダム化されたサブスティテューションボックスS1を生成するステップ(E12)と、
第1のトランスランダム化されたサブスティテューションボックスS(1,1)の任意の入力値xについて、S(1,1)[x]=S1[x xor(m1 xor m1,1)]xor(m2 xor m’1,1)であるように、第1のランダム化されたサブスティテューションボックスS1から、およびマスクm1,1、m’1,1から、第1のトランスランダム化されたサブスティテューションボックスS(1,1)を生成するステップ(E13)と、
iを{2,..N-1}に含まれる整数として、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)の任意の入力値xについて、S(1,i)[x]=S(1,i-1)[x xor (m1,i-1 xor m1,i)]xor(m’1,i-1 xor m’1,i)であるように、i-1番目のトランスランダム化されたサブスティテューションボックスS(1,i-1)から、および複数のマスクm1,i、m’1,i、m1,i-1、m’1,i-1から、i番目のトランスランダム化されたサブスティテューションボックスS(1,i)の生成のステップを反復的にN-2回行うことによって、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を第1のトランスランダム化されたサブスティテューションボックスS(1,1)から生成するステップ(E14)と、
暗号プロセスの少なくとも前記第1のラウンドにおいて、最初のサブスティテューションボックスS0の代わりに、N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)を用いて暗号プロセスを行うステップ(E15)と
を含み、
前記マスクは一様分布乱数値であり、「XOR」はブール排他的論理和演算であり、(mi,mj)から(mk,ml)へのサブスティテューションボックスSの前記演算「トランスランダム化」は、i、j、kおよびlを{2,..N-1}に含まれる整数として、前記マスクmiおよびmjでマスクされた前記サブスティテューションボックスSから、トランスランダム化されたサブスティテューションボックスと呼ばれる前記マスクmkおよびmlでマスクされた前記サブスティテューションボックスSを算出することにある、方法。 - N-1番目のトランスランダム化されたサブスティテューションボックスS(1,N-1)は、暗号プロセス全てのラウンドにおいて最初のサブスティテューションボックスS0の代わりに使用される、請求項1に記載の方法。
- 現ラウンドと呼ばれる、前記複数の暗号化ラウンドのうちの各ラウンドr、r>1を行うときに、
現ラウンドについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,1)[x]=S(r-1,N-1)[x xor (mr-1,N-1 xor mr,1)]xor(m’r-1,N-1 xor m’r,1)であるように、現ラウンドrの前に行われた最後のラウンド(r-1)において、最初のサブスティテューションボックスS0の代わりに使用されたN-1番目のトランスランダム化されたサブスティテューションボックスS(r-1,N-1)から、およびマスクmr,1、m’r,1から、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)を生成するステップ(E21)と、
iを{2,..N-1}に含まれる整数として、現ラウンドについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,1)の任意の入力値xについて、S(r,i)[x]=S(r,i-1)[x xor(mr,i-1 xor mr,i)]xor(m’r,i-1 xor m’r,i)であるように、現ラウンドrについてのi-1番目のトランスランダム化されたサブスティテューションボックスS(r,i-1)から、および複数のマスクmr,i、m’r,i、mr,i-1、m’r,i-1から、現ラウンドrについてのi番目のトランスランダム化されたサブスティテューションボックスS(r,i)の生成のステップを反復的にN-2回行うことによって、現ラウンドrについてのN-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を、現ラウンドrについての第1のトランスランダム化されたサブスティテューションボックスS(r,1)から生成するステップ(E22)と、
暗号プロセスの前記現ラウンドrにおいて、最初のサブスティテューションボックスS0の代わりに、現ラウンドrについてのN-1番目のトランスランダム化されたサブスティテューションボックスS(r,N-1)を使用するステップ(E23)と
を含む、請求項1に記載の方法。 - 暗号プロセスは、ブロック暗号アルゴリズムである、請求項1に記載の方法。
- ブロック暗号アルゴリズムは、高度暗号化標準(AES)アルゴリズム、データ暗号化標準(DES)、ブローフィッシュ、サーペント、Gostアルゴリズムのうちの1つである、請求項4に記載の方法。
- メモリスクランブリングは、iを{1,..N-1}に含まれる整数として、ラウンドrにおいてトランスランダム化されたサブスティテューションボックスS(r,i)を生成するように行われる、請求項3に記載の方法。
- 少なくとも1つのコンピュータのメモリの中に直接ロード可能なコンピュータプログラム製品であって、前記製品がコンピュータ上で動かされるときに請求項1に記載の方法のステップを行うためのソフトウェアコード命令を含む、コンピュータプログラム製品。
- 少なくとも1つのハードウェアプロセッサを有する処理システムを備えた暗号デバイスによって実行されるときに、請求項1に記載の方法を行う実行可能なコンピュータコードを記憶する、非一時的なコンピュータ可読媒体。
- 少なくとも1つのハードウェアプロセッサ(201)を有する処理システムと、
前記サブスティテューションボックスと、少なくとも1つのハードウェアプロセッサ(201)により、処理システムに請求項1に記載の方法を実行させるように構成されたコンピュータプログラムコードとを記憶するために構成されたコンピュータ可読メモリ回路(203、204、205)と
を備えた、暗号デバイス(101)。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP17305806.6 | 2017-06-28 | ||
EP17305806.6A EP3422176A1 (en) | 2017-06-28 | 2017-06-28 | Method for securing a cryptographic process with sbox against high-order side-channel attacks |
PCT/EP2018/067421 WO2019002470A1 (en) | 2017-06-28 | 2018-06-28 | METHOD FOR SECURING A CRYPTOGRAPHIC PROCESS WITH SBOX AGAINST HIGH-ORDER LATERAL CHANNEL ATTACKS |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020527743A JP2020527743A (ja) | 2020-09-10 |
JP7076482B2 true JP7076482B2 (ja) | 2022-05-27 |
Family
ID=59982318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019572084A Active JP7076482B2 (ja) | 2017-06-28 | 2018-06-28 | Sboxを有する暗号プロセスを高次サイドチャネル攻撃からセキュアにする方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11256478B2 (ja) |
EP (2) | EP3422176A1 (ja) |
JP (1) | JP7076482B2 (ja) |
KR (1) | KR102413846B1 (ja) |
ES (1) | ES2890138T3 (ja) |
WO (1) | WO2019002470A1 (ja) |
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---|---|---|---|---|
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- 2018-06-28 JP JP2019572084A patent/JP7076482B2/ja active Active
- 2018-06-28 ES ES18732824T patent/ES2890138T3/es active Active
- 2018-06-28 EP EP18732824.0A patent/EP3646165B1/en active Active
- 2018-06-28 KR KR1020207002622A patent/KR102413846B1/ko active IP Right Grant
- 2018-06-28 US US16/626,887 patent/US11256478B2/en active Active
- 2018-06-28 WO PCT/EP2018/067421 patent/WO2019002470A1/en unknown
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Publication number | Publication date |
---|---|
EP3422176A1 (en) | 2019-01-02 |
EP3646165A1 (en) | 2020-05-06 |
KR20200022018A (ko) | 2020-03-02 |
EP3646165B1 (en) | 2021-08-04 |
US20200125333A1 (en) | 2020-04-23 |
ES2890138T3 (es) | 2022-01-17 |
KR102413846B1 (ko) | 2022-06-27 |
US11256478B2 (en) | 2022-02-22 |
WO2019002470A1 (en) | 2019-01-03 |
JP2020527743A (ja) | 2020-09-10 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220119 |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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