JP2013511057A - カスタマイズされたマスキングによって保護される低複雑度の電子回路 - Google Patents
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Abstract
【選択図】 図2
Description
ここで、
rはラウンド数、
iはランダムに引き出された4ビットの数、
Qは2つの連続する二次マスクkr iとkr+1 iの間の置換割合を制御するための整数、
Sはビットで表わされる部分マスクの長さ、
Wはビットで表わされる主要マスクの長さ、
mod()は、mod(a,b)=a modulo bのような定義された関数であり、aおよびbは整数である。
k0 i=ki
k1 i=P(k0 i)
k2 i=P(k1 i)
関数P(bin)は置換関数、例えば2進ワードbinの環状置換を表わす。さらに、主要マスクkiは主要マスクの所定のグループからランダムに引き出され得る。主要マスクに基づくマスク置換の一例は、図3を用いて明細書の中で与えられている。
ここで、
rはラウンド数、
iは発生器300によりランダムに引き出された4ビットの数、
Qは2つの連続する二次マスクkr iとkr+1 iとの間の、置換割合を確認できるようにする整数、
Sはビットで表わされる部分マークの長さ、
Wはビットで表わされるマスクkiの長さ、
mod()は、mod(a,b)=a modulo bであるように定義された関数で、aおよびbは整数である。
Claims (17)
- マスキングにより保護された暗号化回路であって、前記回路が少なくとも1つの鍵kr cを用いた2進ワードを暗号化する手段と、前記ワードに線形処理(216)および非線形処理(226)を適用する手段と、前記ワードをマスキングする手段とを含み、前記2進ワードが、マスクkr iを用いることによって前記非線形処理の上流で脱マスキング(214)され、そしてマスクkr+1 iを用いることによって前記非線形処理の下流でマスキング(215)され、前記マスクkr iおよびkr+1 iが前記回路の各実例に固有の、一組のマスクの部分を形成することを特徴とする回路。
- 前記非線形処理と、前記非線形処理の上流での脱マスキング(214)と、前記線形処理の下流での前記マスキング(215)とが、ROMタイプのメモリ(209)内に実装されることを特徴とする、請求項1に記載の回路。
- 前記マスクkr iが、kr+1 i=P(kr i)およびk0 i=kiであるような、主要マスクkiから推定される二次マスクであり、関数P(x)がxの要素を置換するための関数に相当し、前記ROMメモリが不変のままであることを特徴とする、請求項1〜2のいずれか一項に記載の回路。
- 前記関数P(x)が環状置換であり、添え字r+1の二次マスクが、選ばれたビット数dのマスクkr iを環状に置換することにより、添え字rの二次マスクから推測されることを特徴とする、請求項3に記載の回路。
- 前記主要マスクkiが長さWであって、長さSの整数の部分マスクからなり、前記二次マスクkr iが前記部分マスクの置換により生成されることを特徴とする、請求項3に記載の回路。
- 前記二次マスクの前記部分マスクが、次の式:
ここで、
rはラウンド数、
iはランダムに引き出された4ビットの数、
Qは2つの連続する二次マスクkr iとkr+1 iの間の置換割合を制御するための整数、
Sはビットで表わされる部分マスクの長さ、
Wはビットで表わされる前記主要マスクの長さ、
mod()は、mod(a,b)=a modulo bのような定義された関数であり、aおよびbは整数である
ことを特徴とする、請求項5に記載の回路。 - 前記主要な暗号化マスクkiが、回路内に記憶された一組の主要マスクから、マスクkiをランダムに選ぶことにより規則的に変更されることを特徴とする、請求項3〜6のいずれか一項に記載の回路。
- 回路(303)内に記憶された前記主要マスクのグループが回路ごとに異なることを特徴とする、請求項7に記載の回路。
- 前記主要マスクのグループが、内部マスク生成回路を用いて得られることを特徴とする、請求項8に記載の回路。
- 2つのマスクkr iとkr+1 iの間のハミング(Hamming)距離がS/2に等しいことを特徴とする、請求項1〜9のいずれか一項に記載の回路。
- マスクkiのハミング重量がW/2に等しいことを特徴とする、請求項1〜10のいずれか一項に記載の回路。
- 前記非線形処理がSボックス(213、310)を用いて実行されることを特徴とする、請求項1〜11のいずれか一項に記載の回路。
- 前記非線形処理が、レジスター内における結果のサンプリングの直前に、同一の組み合わせブロックにおいて前記線形処理の後に適用されることを特徴とする、請求項1〜12のいずれか一項に記載の回路。
- FPGA内に実装されることを特徴とする、請求項1〜13のいずれか一項に記載の回路。
- 前記主要マスクのグループが、FPGA回路構成ファイルの変更を用いて得られることを特徴とする、請求項13に記載の回路。
- 前記非線形処理に対応する前記回路の部分を実装する、主要マスクとテーブルのグループを更新できるようにする、動的再構成手段を含むことを特徴とする、請求項13または14のいずれか一項に記載の回路。
- ASIC内に実装されることを特徴とする、請求項1〜13のいずれか一項に記載の回路。
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