JP7034385B2 - 遅延回路及び線路切換型移相器 - Google Patents
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Description
この発明は、遅延回路及び線路切換型移相器に関するものである。
フェーズドアレー方式の無線通信装置又はレーダ装置等の通信装置は、信号の位相を変化させる移相器が必要となる。広帯域のシステムに適用する通信装置に使用される移相器は、広帯域において高い移相精度を有することが必要となる。
移相器における遅延回路としては、電界効果トランジスタ等により構成されたデジタル遅延回路が広く使われていている。また、デジタル遅延回路を用いた移相器としては、例えば、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を含むデジタル遅延回路とＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を含むデジタル遅延回路とをスイッチにより切り換え、ＨＰＦとＬＰＦとの通過位相の差を移相量として得る線路切換型移相器が広く使われていている。
線路切換型移相器において、広帯域における移相量の高精度化を図るためには、遅延回路におけるＨＰＦ及びＬＰＦの広帯域化を図る必要がある。
移相器における遅延回路としては、電界効果トランジスタ等により構成されたデジタル遅延回路が広く使われていている。また、デジタル遅延回路を用いた移相器としては、例えば、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を含むデジタル遅延回路とＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）を含むデジタル遅延回路とをスイッチにより切り換え、ＨＰＦとＬＰＦとの通過位相の差を移相量として得る線路切換型移相器が広く使われていている。
線路切換型移相器において、広帯域における移相量の高精度化を図るためには、遅延回路におけるＨＰＦ及びＬＰＦの広帯域化を図る必要がある。
例えば、非特許文献１には、遅延回路に２個のキャパシタと２個のインダクタとを備えた全帯域通過フィルタを用いることにより、移相器の広帯域における移相量の高精度化を図った線路切換型移相器が開示されている。
Xinyi Tang, et al、"Large Bandwidth Digital Phase Shifters With All-pass, High -pass, and Low-pass Networks"、 "IEEE Transactions on MTTS, Vol61"、２０１３年６月、"p.2325-p.2331"
しかしながら、理想的な全帯域通過フィルタは、全周波数において完全整合であるため、広帯域において一様に動作するが、全帯域通過フィルタが、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の集積回路に集積された場合、全帯域通過フィルタは、全帯域通過フィルタを構成する各素子が有する寄生成分の影響により、不整合を生じる。そのたため、全帯域通過フィルタを広帯域において一様に動作させることは困難である。
例えば、非特許文献１に開示された従来の線路切換型移相器における遅延回路がＭＭＩＣに集積された場合、全帯域通過フィルタは、一般的に、スパイラルインダクタ及びＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－ＭＩＭ）容量を用いて構成される。スパイラルインダクタ及びＭＩＭ容量は、寄生成分を含むため、特定の周波数において自己共振する。各素子が示す実効的な素子値は、自己共振周波数付近の周波数において大きく変動するため、従来の遅延回路の動作帯域は、素子の自己共振周波数により制約されてしまう。したがって、従来の遅延回路における良好な動作帯域は、各素子の自己共振周波数よりも十分に低い周波数帯となってしまう。
例えば、非特許文献１に開示された従来の線路切換型移相器における遅延回路がＭＭＩＣに集積された場合、全帯域通過フィルタは、一般的に、スパイラルインダクタ及びＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－ＭＩＭ）容量を用いて構成される。スパイラルインダクタ及びＭＩＭ容量は、寄生成分を含むため、特定の周波数において自己共振する。各素子が示す実効的な素子値は、自己共振周波数付近の周波数において大きく変動するため、従来の遅延回路の動作帯域は、素子の自己共振周波数により制約されてしまう。したがって、従来の遅延回路における良好な動作帯域は、各素子の自己共振周波数よりも十分に低い周波数帯となってしまう。
この発明は、上述の問題点を解決するためのもので、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作可能な遅延回路、及び遅延回路を用いた線路切換型移相器を提供することを目的とする。
この発明に係る遅延回路は、第１入出力端子と、第２入出力端子と、一端が第１入出力端子に接続された第１インダクタと、一端が第２入出力端子に接続され、他端が第１インダクタの他端に接続された第２インダクタと、一端が第１入出力端子に接続された第１キャパシタと、一端が第１キャパシタの他端に接続され、他端が第２入出力端子に接続された第３インダクタと、一端が第１インダクタの他端と第２インダクタの他端とに接続された第２キャパシタと、一端が第２キャパシタの他端に接続され、他端が接地された第４インダクタと、を有する全帯域通過フィルタを備え、第３インダクタのインダクタンス値、及び第４インダクタのインダクタンス値は、第１キャパシタ及び第３インダクタによる合成回路の自己共振周波数、並びに、第２キャパシタ及び第４インダクタによる合成回路の自己共振周波数と、第１インダクタの自己共振周波数、及び、第２インダクタの自己共振周波数とが一致するように設定された。
この発明によれば、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
図１、図２、及び図１２を参照して実施の形態１に係る遅延回路１について説明する。
図１、図２、及び図１２を参照して実施の形態１に係る遅延回路１について説明する。
図１を参照して、実施の形態１に係る遅延回路１の要部の構成を説明する。
図１は、実施の形態１に係る遅延回路１の要部の構成の一例を示す回路図である。
遅延回路１は、第１入出力端子２、第２入出力端子３、第１インダクタ４、第２インダクタ５、第１キャパシタ６、第３インダクタ７、第２キャパシタ８、及び第４インダクタ９を備える。
第１入出力端子２は、外部から信号を受けるための端子である。
第２入出力端子３は、外部に信号を出力するための端子である。
なお、第２入出力端子３は、外部から信号を受けるための端子であり、且つ、第１入出力端子２は、外部に信号を出力するための端子であっても良い。
図１は、実施の形態１に係る遅延回路１の要部の構成の一例を示す回路図である。
遅延回路１は、第１入出力端子２、第２入出力端子３、第１インダクタ４、第２インダクタ５、第１キャパシタ６、第３インダクタ７、第２キャパシタ８、及び第４インダクタ９を備える。
第１入出力端子２は、外部から信号を受けるための端子である。
第２入出力端子３は、外部に信号を出力するための端子である。
なお、第２入出力端子３は、外部から信号を受けるための端子であり、且つ、第１入出力端子２は、外部に信号を出力するための端子であっても良い。
第１インダクタ４は、一端が第１入出力端子２に接続されている。
第２インダクタ５は、一端が第２入出力端子３に接続され、他端が第１インダクタ４の他端に接続されている。
第１キャパシタ６は、一端が第１入出力端子２に接続されている。
第３インダクタ７は、一端が第１キャパシタ６の他端に接続され、他端が第２入出力端子３に接続されている。
第２キャパシタ８は、一端が第１インダクタ４の他端と第２インダクタ５の他端とに接続されている。
第４インダクタ９は、一端が第２キャパシタ８の他端に接続され、他端が接地されている。
第２インダクタ５は、一端が第２入出力端子３に接続され、他端が第１インダクタ４の他端に接続されている。
第１キャパシタ６は、一端が第１入出力端子２に接続されている。
第３インダクタ７は、一端が第１キャパシタ６の他端に接続され、他端が第２入出力端子３に接続されている。
第２キャパシタ８は、一端が第１インダクタ４の他端と第２インダクタ５の他端とに接続されている。
第４インダクタ９は、一端が第２キャパシタ８の他端に接続され、他端が接地されている。
上述のように接続された第１インダクタ４、第２インダクタ５、第１キャパシタ６、第３インダクタ７、第２キャパシタ８、及び第４インダクタ９により全帯域通過フィルタ（以下「ＡＰＦ（Ａｌｌ Ｐａｓｓ Ｆｉｌｔｅｒ）１０」という。）が構成されている。
遅延回路１は、ＡＰＦ１０を備える。
遅延回路１は、ＡＰＦ１０により、遅延回路１に入力された信号を所定の遅延量だけ遅延させて、遅延後の信号を出力するものである。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
なお、所定の移相量は、第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８がそれぞれ有する素子値等により決定される。そのため、所定の移相量は、任意に設定することができる。
遅延回路１は、ＡＰＦ１０を備える。
遅延回路１は、ＡＰＦ１０により、遅延回路１に入力された信号を所定の遅延量だけ遅延させて、遅延後の信号を出力するものである。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
なお、所定の移相量は、第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８がそれぞれ有する素子値等により決定される。そのため、所定の移相量は、任意に設定することができる。
第３インダクタ７及び第４インダクタ９は、ＡＰＦ１０の周波数特性を補正するためのインダクタである。
具体的には、第３インダクタ７及び第４インダクタ９は、第１キャパシタ６が示すサセプタンス値の周波数特性、及び、第２キャパシタ８が示すサセプタンス値の周波数特性を補正するためのものである。
より具体的には、第３インダクタ７のインダクタンス値、及び第４インダクタ９のインダクタンス値は、第１キャパシタ６及び第３インダクタ７による合成回路の自己共振周波数、並びに、第２キャパシタ８及び第４インダクタ９による合成回路の自己共振周波数と、第１インダクタ４の自己共振周波数、及び、第２インダクタ５の自己共振周波数とが一致するように設定されたものである。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
具体的には、第３インダクタ７及び第４インダクタ９は、第１キャパシタ６が示すサセプタンス値の周波数特性、及び、第２キャパシタ８が示すサセプタンス値の周波数特性を補正するためのものである。
より具体的には、第３インダクタ７のインダクタンス値、及び第４インダクタ９のインダクタンス値は、第１キャパシタ６及び第３インダクタ７による合成回路の自己共振周波数、並びに、第２キャパシタ８及び第４インダクタ９による合成回路の自己共振周波数と、第１インダクタ４の自己共振周波数、及び、第２インダクタ５の自己共振周波数とが一致するように設定されたものである。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
図２及び図１２を参照して、実施の形態１に係るＡＰＦにおける第１インダクタ４及び第２インダクタ５のリアクタンス値、第１キャパシタ６及び第２キャパシタ８のサセプタンス値、並びに、第３インダクタ７及び第４インダクタ９のインダクタンス値について説明する。
図２Ａは、非特許文献１に開示された従来のＡＰＦの要部の構成の一例を示す回路図である。
従来のＡＰＦは、実施の形態１に係るＡＰＦ１０から第３インダクタ７及び第４インダクタ９を除いたものである。以下、従来のＡＰＦの説明において、実施の形態１に係るＡＰＦ１０が備える第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８それぞれに対応する従来のＡＰＦの素子を、第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８と称して説明する。
従来のＡＰＦにおいて、第１インダクタ４及び第２インダクタ５のリアクタンス値であるＸ、第１キャパシタ６のサセプタンス値であるＢ１、及び、第２キャパシタ８のサセプタンス値であるＢ２は、当該ＡＰＦに入力される信号の周波数により変化する。
図２Ａは、非特許文献１に開示された従来のＡＰＦの要部の構成の一例を示す回路図である。
従来のＡＰＦは、実施の形態１に係るＡＰＦ１０から第３インダクタ７及び第４インダクタ９を除いたものである。以下、従来のＡＰＦの説明において、実施の形態１に係るＡＰＦ１０が備える第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８それぞれに対応する従来のＡＰＦの素子を、第１インダクタ４、第２インダクタ５、第１キャパシタ６、及び第２キャパシタ８と称して説明する。
従来のＡＰＦにおいて、第１インダクタ４及び第２インダクタ５のリアクタンス値であるＸ、第１キャパシタ６のサセプタンス値であるＢ１、及び、第２キャパシタ８のサセプタンス値であるＢ２は、当該ＡＰＦに入力される信号の周波数により変化する。
図２Ｂは、図２Ａに示す従来のＡＰＦに入力される信号の周波数と、当該ＡＰＦが有する第１インダクタ４及び第２インダクタ５のリアクタンス値、並びに、当該ＡＰＦが有する第１キャパシタ６及び第２キャパシタ８のサセプタンス値との関係の一例を示すグラフである。
図２Ｂにおいて、横軸は、従来のＡＰＦに入力される信号の周波数を所定の周波数により規格化した従来のＡＰＦに入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第１インダクタ４及び第２インダクタ５のリアクタンス値により規格化した第１インダクタ４及び第２インダクタ５のリアクタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第１キャパシタ６のサセプタンス値により規格化した第１キャパシタ６のサセプタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第２キャパシタ８のサセプタンス値により規格化した第２キャパシタ８のサセプタンス値の変化量を示している。
図２Ｂにおいて、横軸は、従来のＡＰＦに入力される信号の周波数を所定の周波数により規格化した従来のＡＰＦに入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第１インダクタ４及び第２インダクタ５のリアクタンス値により規格化した第１インダクタ４及び第２インダクタ５のリアクタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第１キャパシタ６のサセプタンス値により規格化した第１キャパシタ６のサセプタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第２キャパシタ８のサセプタンス値により規格化した第２キャパシタ８のサセプタンス値の変化量を示している。
図２Ｃは、実施の形態１に係るＡＰＦ１０の要部の構成の一例を示す回路図である。図２Ｃに示すＡＰＦ１０は、図１に示すＡＰＦ１０と同様のものである。
ＡＰＦ１０において、第１インダクタ４及び第２インダクタ５のリアクタンス値であるＸ、第１キャパシタ６及び第３インダクタ７による合成回路のサセプタンス値であるＢ１、及び、第２キャパシタ８及び第４インダクタ９による合成回路のサセプタンス値であるＢ２は、ＡＰＦ１０に入力される信号の周波数により変化する。
ＡＰＦ１０において、第１インダクタ４及び第２インダクタ５のリアクタンス値であるＸ、第１キャパシタ６及び第３インダクタ７による合成回路のサセプタンス値であるＢ１、及び、第２キャパシタ８及び第４インダクタ９による合成回路のサセプタンス値であるＢ２は、ＡＰＦ１０に入力される信号の周波数により変化する。
図２Ｄは、図２Ｃに示すＡＰＦ１０に入力される信号の周波数と、当該ＡＰＦ１０が有する第１インダクタ４及び第２インダクタ５のリアクタンス値、第１キャパシタ６及び第３インダクタ７による合成回路のサセプタンス値、並びに、第２キャパシタ８及び第４インダクタ９による合成回路のサセプタンス値との関係の一例を示すグラフである。
図２Ｄにおいて、横軸は、ＡＰＦ１０に入力される信号の周波数を所定の周波数により規格化したＡＰＦ１０に入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第１インダクタ４及び第２インダクタ５のリアクタンス値により規格化した第１インダクタ４及び第２インダクタ５のリアクタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第１キャパシタ６及び第３インダクタ７による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第２キャパシタ８及び第４インダクタ９による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。
図２Ｄにおいて、横軸は、ＡＰＦ１０に入力される信号の周波数を所定の周波数により規格化したＡＰＦ１０に入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第１インダクタ４及び第２インダクタ５のリアクタンス値により規格化した第１インダクタ４及び第２インダクタ５のリアクタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第１キャパシタ６及び第３インダクタ７による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第２キャパシタ８及び第４インダクタ９による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。
従来のＡＰＦの場合も、実施の形態１に係るＡＰＦ１０の場合も、第１インダクタ４及び第２インダクタ５のリアクタンス値、並びに、第１キャパシタ６及び第２キャパシタ８のサセプタンス値は、入力される周波数が高くなるほど増加し、入力される周波数が自己共振周波数に近付くと発散することが分かる。
また、従来のＡＰＦの場合、各素子の自己共振周波数が異なり、各素子のリアクタンス値又はサセプタンス値の変化量は、入力される信号の周波数に対して異なることが分かる。
また、従来のＡＰＦの場合、各素子の自己共振周波数が異なり、各素子のリアクタンス値又はサセプタンス値の変化量は、入力される信号の周波数に対して異なることが分かる。
これに対して、実施の形態１に係るＡＰＦ１０の場合、第３インダクタ７及び第４インダクタ９を追加し、第３インダクタ７及び第４インダクタ９に適切なインダクタンス値を設定することにより、第１キャパシタ６及び第３インダクタ７による合成回路の自己共振周波数、並びに、第２キャパシタ８及び第４インダクタ９による合成回路の自己共振周波数と、第１インダクタ４の自己共振周波数、及び、第２インダクタ５の自己共振周波数とは、ほぼ一致しており、各素子のリアクタンス値又はサセプタンス値の変化量は、入力される信号の周波数に対して同様であることが分かる。
ＡＰＦの整合条件は、各素子の自己共振周波数が同等である場合の方が、ＡＰＦにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、実施の形態に係るＡＰＦ１０を含む遅延回路１は、従来のＡＰＦを含む遅延回路と比較して、広帯域において良好に動作することができる。
ＡＰＦの整合条件は、各素子の自己共振周波数が同等である場合の方が、ＡＰＦにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、実施の形態に係るＡＰＦ１０を含む遅延回路１は、従来のＡＰＦを含む遅延回路と比較して、広帯域において良好に動作することができる。
図１２Ａは、図２Ｃに示す実施の形態１に係るＡＰＦ１０のインダクタにおける等価回路である。図１２Ｂは、図２Ｃに示す実施の形態１に係るＡＰＦ１０のキャパシタにおける等価回路である。
図１２Ａにおいて、インダクタ１１は、ＡＰＦ１０におけるインダクタンスの合計を示すものであり、インダクタ１１のインダクタンス値は、Ｌであるものとする。キャパシタ１２，１３，１４は、インダクタ１１の寄生キャパシタンスを示すものであり、キャパシタ１２のキャパシタンス値は、Ｃｐであり、キャパシタ１３，１４のキャパシタンス値はＣｓであるものとする。
図１２Ａにおいて、インダクタ１１は、ＡＰＦ１０におけるインダクタンスの合計を示すものであり、インダクタ１１のインダクタンス値は、Ｌであるものとする。キャパシタ１２，１３，１４は、インダクタ１１の寄生キャパシタンスを示すものであり、キャパシタ１２のキャパシタンス値は、Ｃｐであり、キャパシタ１３，１４のキャパシタンス値はＣｓであるものとする。
図１２Ｂにおいて、インダクタ１５は、ＡＰＦ１０における第３インダクタ７が有するインダクタンスと、第４インダクタ９が有するインダクタンスとの合計を示すものであり、インダクタ１５のインダクタンス値は、Ｌａであるものとする。インダクタ１６は、ＡＰＦ１０から第３インダクタ７及び第４インダクタ９を除いた従来のＡＰＦにおけるインダクタの合計を示すものであり、インダクタ１６のインダクタンス値は、Ｌｓであるものとする。キャパシタ１７は、ＡＰＦ１０におけるキャパシタの合計を示すものであり、キャパシタ１７のキャパシタンス値は、Ｃであるものとする。
ここで、ＡＰＦ１０における共振周波数における角周波数をω０とすると、図１２Ｂに示すＡＰＦ１０のキャパシタにおける等価回路の角周波数は、ω０＝１／｛Ｃ×（Ｌａ＋Ｌｓ）１／２｝と表すことができる。これをＬａについて解くと、Ｌａ＝（Ｃ／ω０）２―Ｌｓとなり、第３インダクタ７が有するインダクタンスと、第４インダクタ９が有するインダクタンスとの合計値を決定することができる。
ここで、ＡＰＦ１０における共振周波数における角周波数をω０とすると、図１２Ｂに示すＡＰＦ１０のキャパシタにおける等価回路の角周波数は、ω０＝１／｛Ｃ×（Ｌａ＋Ｌｓ）１／２｝と表すことができる。これをＬａについて解くと、Ｌａ＝（Ｃ／ω０）２―Ｌｓとなり、第３インダクタ７が有するインダクタンスと、第４インダクタ９が有するインダクタンスとの合計値を決定することができる。
以上のように、遅延回路１は、第１入出力端子２と、第２入出力端子３と、一端が第１入出力端子２に接続された第１インダクタ４と、一端が第２入出力端子３に接続され、他端が第１インダクタ４の他端に接続された第２インダクタ５と、一端が第１入出力端子２に接続された第１キャパシタ６と、一端が第１キャパシタ６の他端に接続され、他端が第２入出力端子３に接続された第３インダクタ７と、一端が第１インダクタ４の他端と第２インダクタ５の他端とに接続された第２キャパシタ８と、一端が第２キャパシタ８の他端に接続され、他端が接地された第４インダクタ９と、を有する全帯域通過フィルタを備えた。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、遅延回路１は、第３インダクタ７のインダクタンス値、及び第４インダクタ９のインダクタンス値が、第１キャパシタ６及び第３インダクタ７による合成回路の自己共振周波数、並びに、第２キャパシタ８及び第４インダクタ９による合成回路の自己共振周波数と、第１インダクタ４の自己共振周波数、及び、第２インダクタ５の自己共振周波数とが一致するように設定されるように構成した。
ＡＰＦの整合条件は、各素子の自己共振周波数が同等である場合の方が、ＡＰＦにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
ＡＰＦの整合条件は、各素子の自己共振周波数が同等である場合の方が、ＡＰＦにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、このように構成することにより、遅延回路１は、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
実施の形態２．
実施の形態２では、実施の形態１に係る遅延回路１を１つ以上備えた遅延回路（以下「多段遅延回路」という。）について説明する。
図３を参照して、実施の形態２に係る多段遅延回路１００の要部の構成について説明する。
図３は、実施の形態２に係る多段遅延回路１００の要部の構成の一例を示すブロック図である。
多段遅延回路１００は、第１入出力端子１０１、第２入出力端子１０２、及び、Ｎ（Ｎは１以上の自然数）個の遅延回路１－１，１－２，・・・，１－Ｎを備える。
Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、それぞれ、実施の形態１に係る遅延回路１である。
実施の形態２では、実施の形態１に係る遅延回路１を１つ以上備えた遅延回路（以下「多段遅延回路」という。）について説明する。
図３を参照して、実施の形態２に係る多段遅延回路１００の要部の構成について説明する。
図３は、実施の形態２に係る多段遅延回路１００の要部の構成の一例を示すブロック図である。
多段遅延回路１００は、第１入出力端子１０１、第２入出力端子１０２、及び、Ｎ（Ｎは１以上の自然数）個の遅延回路１－１，１－２，・・・，１－Ｎを備える。
Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、それぞれ、実施の形態１に係る遅延回路１である。
第１入出力端子１０１は、外部から信号を受けるための端子である。
第２入出力端子１０２は、外部に信号を出力するための端子である。
なお、第２入出力端子１０２は、外部から信号を受けるための端子であり、且つ、第１入出力端子１０１は、外部に信号を出力するための端子であっても良い。
第１入出力端子１０１は、遅延回路１－１と接続されている。
第２入出力端子１０２は、遅延回路１－Ｎと接続されている。
Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、それぞれ、実施の形態１に係るＡＰＦ１０を備えた遅延回路１である。
Ｎが２以上である場合、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、縦続接続される。
第２入出力端子１０２は、外部に信号を出力するための端子である。
なお、第２入出力端子１０２は、外部から信号を受けるための端子であり、且つ、第１入出力端子１０１は、外部に信号を出力するための端子であっても良い。
第１入出力端子１０１は、遅延回路１－１と接続されている。
第２入出力端子１０２は、遅延回路１－Ｎと接続されている。
Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、それぞれ、実施の形態１に係るＡＰＦ１０を備えた遅延回路１である。
Ｎが２以上である場合、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、縦続接続される。
Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎは、各遅延回路１－１，１－２，・・・，１－Ｎに入力された信号を、各遅延回路１－１，１－２，・・・，１－Ｎが有するＡＰＦ１０により所定の遅延量だけ遅延させて、遅延後の信号を各遅延回路１－１，１－２，・・・，１－Ｎから出力する。各遅延回路１－１，１－２，・・・，１－Ｎにおける遅延量は、任意に設定することができる。
多段遅延回路１００は、多段遅延回路１００に入力された信号を、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎにより所定の遅延量だけ遅延させて、遅延後の信号を多段遅延回路１００から出力する。多段遅延回路１００における遅延量は、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎにおける遅延量を任意に設定することにより、任意に設定することができる。
多段遅延回路１００は、多段遅延回路１００に入力された信号を、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎにより所定の遅延量だけ遅延させて、遅延後の信号を多段遅延回路１００から出力する。多段遅延回路１００における遅延量は、Ｎ個の遅延回路１－１，１－２，・・・，１－Ｎにおける遅延量を任意に設定することにより、任意に設定することができる。
以上のように、多段遅延回路１００は、実施の形態１に係る遅延回路１を１つ以上備えた。
このように構成することにより、多段遅延回路１００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、多段遅延回路１００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、多段遅延回路１００は、複数の遅延回路１を備える場合、当該複数の遅延回路１が縦続接続されるように構成した。
このように構成することにより、多段遅延回路１００は、遅延量を任意に設定しつつ、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、多段遅延回路１００は、遅延量を任意に設定しつつ、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
実施の形態３．
図４を参照して、実施の形態３に係る線路切換型移相器２００の要部の構成について説明する。
線路切換型移相器２００は、実施の形態１に係る遅延回路１を備えたものである。
図４は、実施の形態３に係る線路切換型移相器２００の要部の構成の一例を示すブロック図である。
図４を参照して、実施の形態３に係る線路切換型移相器２００の要部の構成について説明する。
線路切換型移相器２００は、実施の形態１に係る遅延回路１を備えたものである。
図４は、実施の形態３に係る線路切換型移相器２００の要部の構成の一例を示すブロック図である。
線路切換型移相器２００は、第１入出力端子２０１、第２入出力端子２０２、２個のスイッチ２０３，２０４、及び、Ｎ個の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎを備える。
Ｎ個の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎは、それぞれ、第１遅延回路１ａ及び第２遅延回路１ｂを有する。以下、遅延回路組２１０－ｉ（ｉは１以上Ｎ以下の自然数）は、第１遅延回路１ａ－ｉ及び第２遅延回路１ｂ－ｉを有するものとして説明する。
すなわち、線路切換型移相器２００は、第１入出力端子２０１、第２入出力端子２０２、２個のスイッチ２０３，２０４、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎ、及びＮ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを備える。また、線路切換型移相器２００において、第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎの個数と、第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎの個数は、同数である。
Ｎ個の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎは、それぞれ、第１遅延回路１ａ及び第２遅延回路１ｂを有する。以下、遅延回路組２１０－ｉ（ｉは１以上Ｎ以下の自然数）は、第１遅延回路１ａ－ｉ及び第２遅延回路１ｂ－ｉを有するものとして説明する。
すなわち、線路切換型移相器２００は、第１入出力端子２０１、第２入出力端子２０２、２個のスイッチ２０３，２０４、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎ、及びＮ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを備える。また、線路切換型移相器２００において、第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎの個数と、第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎの個数は、同数である。
第１入出力端子２０１は、信号を外部から受けるための端子である。
第２入出力端子２０２は、外部に信号を出力するための端子である。
なお、第２入出力端子２０２は、外部から信号を受けるための端子であり、且つ、第１入出力端子２０１は、外部に信号を出力するための端子であっても良い。
第２入出力端子２０２は、外部に信号を出力するための端子である。
なお、第２入出力端子２０２は、外部から信号を受けるための端子であり、且つ、第１入出力端子２０１は、外部に信号を出力するための端子であっても良い。
Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎは、それぞれ、実施の形態１に係るＡＰＦ１０を備えた遅延回路１である。
Ｎが２以上である場合、各第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎは、縦続接続される。
以下、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎを含む線路を第１線路という。
Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎは、実施の形態２で説明したように、多段遅延回路（以下「第１多段遅延回路１００－１」という。）として動作する。
すなわち、第１線路は、第１多段遅延回路１００－１を含む線路である。
Ｎが２以上である場合、各第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎは、縦続接続される。
以下、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎを含む線路を第１線路という。
Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎは、実施の形態２で説明したように、多段遅延回路（以下「第１多段遅延回路１００－１」という。）として動作する。
すなわち、第１線路は、第１多段遅延回路１００－１を含む線路である。
Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎは、それぞれ、実施の形態１に係るＡＰＦ１０を備えた遅延回路１である。
Ｎが２以上である場合、各第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎは、縦続接続される。
以下、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを含む線路を第２線路という。
Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎは、実施の形態２で説明したように、多段遅延回路（以下「第２多段遅延回路１００－２」という。）として動作する。
すなわち、第２線路は、第２多段遅延回路１００－２を含む線路である。
Ｎが２以上である場合、各第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎは、縦続接続される。
以下、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを含む線路を第２線路という。
Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎは、実施の形態２で説明したように、多段遅延回路（以下「第２多段遅延回路１００－２」という。）として動作する。
すなわち、第２線路は、第２多段遅延回路１００－２を含む線路である。
２個のスイッチ２０３，２０４は、それぞれ、例えば、ＳＰＤＴ（Ｓｉｎｇｌｅ－Ｐｏｌｅ Ｄｏｕｂｌｅ－Ｔｈｒｏｗ）スイッチにより構成され、線路切換型移相器２００における第１線路と第２線路とを切り換えるためのものである。
スイッチ２０３は、第１入出力端子２０１と、遅延回路組２１０－１が有する第１遅延回路１ａ－１及び第２遅延回路１ｂ－１とに接続されている。また、スイッチ２０４は、第２入出力端子２０２と、遅延回路組２１０－Ｎが有する第１遅延回路１ａ－Ｎ及び第２遅延回路１ｂ－Ｎとに接続されている。
２個のスイッチ２０３，２０４は、第１多段遅延回路１００－１を含む第１線路と、第２多段遅延回路１００－２を含む第２線路とを切り換えるためのものである。
線路切換型移相器２００は、上述のように構成することにより、単ビット移相器として動作する第１多段遅延回路１００－１を含む第１線路と、単ビット移相器として動作する第２多段遅延回路１００－２を含む第２線路とを切り換える線路切換型の単ビット移相器として動作する。
スイッチ２０３は、第１入出力端子２０１と、遅延回路組２１０－１が有する第１遅延回路１ａ－１及び第２遅延回路１ｂ－１とに接続されている。また、スイッチ２０４は、第２入出力端子２０２と、遅延回路組２１０－Ｎが有する第１遅延回路１ａ－Ｎ及び第２遅延回路１ｂ－Ｎとに接続されている。
２個のスイッチ２０３，２０４は、第１多段遅延回路１００－１を含む第１線路と、第２多段遅延回路１００－２を含む第２線路とを切り換えるためのものである。
線路切換型移相器２００は、上述のように構成することにより、単ビット移相器として動作する第１多段遅延回路１００－１を含む第１線路と、単ビット移相器として動作する第２多段遅延回路１００－２を含む第２線路とを切り換える線路切換型の単ビット移相器として動作する。
線路切換型移相器２００の動作について説明する。
第１多段遅延回路１００－１は、第１多段遅延回路１００－１に入力された信号を、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎにより所定の遅延量だけ遅延させて、遅延後の信号を第１多段遅延回路１００－１から出力する。第１多段遅延回路１００－１における遅延量は、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎにおける遅延量を任意に設定することにより、任意に設定することができる。第１多段遅延回路１００－１は、第１多段遅延回路１００－１に入力された信号を所定の遅延量だけ遅延させて、位相の基準となる信号である位相基準信号を出力する。
すなわち、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第１遅延回路１ａ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第１遅延回路１ａ－Ｎとが接続された場合、位相基準信号を出力する。
第１多段遅延回路１００－１は、第１多段遅延回路１００－１に入力された信号を、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎにより所定の遅延量だけ遅延させて、遅延後の信号を第１多段遅延回路１００－１から出力する。第１多段遅延回路１００－１における遅延量は、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎにおける遅延量を任意に設定することにより、任意に設定することができる。第１多段遅延回路１００－１は、第１多段遅延回路１００－１に入力された信号を所定の遅延量だけ遅延させて、位相の基準となる信号である位相基準信号を出力する。
すなわち、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第１遅延回路１ａ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第１遅延回路１ａ－Ｎとが接続された場合、位相基準信号を出力する。
第２多段遅延回路１００－２は、第２多段遅延回路１００－２に入力された信号を、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎにより所定の遅延量だけ遅延させて、遅延後の信号を第２多段遅延回路１００－２から出力する。第２多段遅延回路１００－２における遅延量は、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎにおける遅延量を任意に設定することにより、任意に設定することができる。第２多段遅延回路１００－２の遅延量は、第１多段遅延回路１００－１の遅延量を基準として、所定量だけ異なる。すなわち、第２多段遅延回路１００－２は、第２多段遅延回路１００－２に入力された信号を、第１多段遅延回路１００－１の遅延量に当該所定量だけ加算、又は、第１多段遅延回路１００－１の遅延量から当該所定量だけ減算した遅延量を遅延させて、位相基準信号から当該所定量だけ遅延又は進相した信号である位相遅延信号を出力する。
すなわち、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第２遅延回路１ｂ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第２遅延回路１ｂ－Ｎとが接続された場合、位相遅延信号を出力する。
すなわち、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第２遅延回路１ｂ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第２遅延回路１ｂ－Ｎとが接続された場合、位相遅延信号を出力する。
具体的には、遅延回路組２１０－ｉが有する第２遅延回路１ｂ－ｉの遅延量は、遅延回路組２１０－ｉが有する第１遅延回路１ａ－ｉの遅延量を基準として、所定量だけ異なる。
すなわち、遅延回路組２１０－ｉにおいて、第１遅延回路１ａ－ｉが出力する信号と、第２遅延回路１ｂ－ｉに入力された信号との位相差は、第１遅延回路１ａ－ｉが出力する信号と、第２遅延回路１ｂ－ｉに入力された信号との位相差に当該所定量を加算又は減算したものとなる。
したがって、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第２遅延回路１ｂ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第２遅延回路１ｂ－Ｎとが接続された場合、線路切換型移相器２００が出力する位相基準信号に対して、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎそれぞれの遅延量と、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎそれぞれの遅延量との差を、全て加えた量だけ、遅延又は進相した位相遅延信号を出力する。
このように、遅延回路組２１０－ｉが、第１遅延回路１ａ－ｉと第２遅延回路１ｂ－ｉとを有することにより、線路切換型移相器２００は、広帯域において安定した遅延又は進相した位相遅延信号を出力することができる。
すなわち、遅延回路組２１０－ｉにおいて、第１遅延回路１ａ－ｉが出力する信号と、第２遅延回路１ｂ－ｉに入力された信号との位相差は、第１遅延回路１ａ－ｉが出力する信号と、第２遅延回路１ｂ－ｉに入力された信号との位相差に当該所定量を加算又は減算したものとなる。
したがって、線路切換型移相器２００は、スイッチ２０３により第１入出力端子２０１と第２遅延回路１ｂ－１とが接続され、スイッチ２０４により第２入出力端子２０２と第２遅延回路１ｂ－Ｎとが接続された場合、線路切換型移相器２００が出力する位相基準信号に対して、Ｎ個の第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎそれぞれの遅延量と、Ｎ個の第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎそれぞれの遅延量との差を、全て加えた量だけ、遅延又は進相した位相遅延信号を出力する。
このように、遅延回路組２１０－ｉが、第１遅延回路１ａ－ｉと第２遅延回路１ｂ－ｉとを有することにより、線路切換型移相器２００は、広帯域において安定した遅延又は進相した位相遅延信号を出力することができる。
図５を参照して、遅延回路組２１０－ｉが有する第２遅延回路１ｂ－ｉの遅延量と、遅延回路組２１０－ｉが有する第１遅延回路１ａ－ｉの遅延量との差の算出方法について説明する。
図５Ａは、実施の形態３に係る遅延回路組２１０－ｉが有する第１遅延回路１ａ－ｉにおけるＡＰＦ１０の要部の構成を示す回路図である。
図５Ｂは、実施の形態３に係る遅延回路組２１０－ｉが有する第２遅延回路１ｂ－ｉにおけるＡＰＦ１０の要部の構成を示す回路図である。
図５Ａは、実施の形態３に係る遅延回路組２１０－ｉが有する第１遅延回路１ａ－ｉにおけるＡＰＦ１０の要部の構成を示す回路図である。
図５Ｂは、実施の形態３に係る遅延回路組２１０－ｉが有する第２遅延回路１ｂ－ｉにおけるＡＰＦ１０の要部の構成を示す回路図である。
図５Ａに示す第１遅延回路１ａ－ｉにおけるＡＰＦ１０は、キャパシタンス値がＣｉ／２である第１キャパシタ６、キャパシタンス値が２Ｃｉである第２キャパシタ８、インダクタンス値がＬｉである第１インダクタ４及び第２インダクタ５、インダクタンス値がＬａｉである第３インダクタ７、並びに、インダクタンス値がＬｂｉである第４インダクタ９を備える。
図５Ｂに示す第２遅延回路１ｂ－ｉにおけるＡＰＦ１０は、キャパシタンス値がＣｉ’／２である第１キャパシタ６、キャパシタンス値が２Ｃｉ’である第２キャパシタ８、インダクタンス値がＬｉ’である第１インダクタ４及び第２インダクタ５、インダクタンス値がＬａｉ’である第３インダクタ７、並びに、インダクタンス値がＬｂｉ’である第４インダクタ９を備える。
図５Ｂに示す第２遅延回路１ｂ－ｉにおけるＡＰＦ１０は、キャパシタンス値がＣｉ’／２である第１キャパシタ６、キャパシタンス値が２Ｃｉ’である第２キャパシタ８、インダクタンス値がＬｉ’である第１インダクタ４及び第２インダクタ５、インダクタンス値がＬａｉ’である第３インダクタ７、並びに、インダクタンス値がＬｂｉ’である第４インダクタ９を備える。
第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０の整合条件は、各定数が、式（１）及び式（３）、又は、式（２）及び式（４）を満たすことである。式（１）及び式（３）、又は、式（２）及び式（４）の関係を、第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のリアクタンスＸｉ及びサセプタンスＢｉを用いて表すと次式（６）となる。
Ｂｉ／Ｘｉ＝１／Ｚ０ ２ （６）
式（６）より、第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０が整合条件を満たすためには、Ｂｉ／Ｘｉが一定の比率であることが必要であることが分かる。
Ｂｉ／Ｘｉ＝１／Ｚ０ ２ （６）
式（６）より、第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０が整合条件を満たすためには、Ｂｉ／Ｘｉが一定の比率であることが必要であることが分かる。
図６は、第１遅延回路１ａ－ｉにおけるＡＰＦ１０のＢｉ／Ｘｉ（以下「Ｂ１ｉ／Ｘｉ」と表記する。）、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のＢｉ／Ｘｉ（以下「Ｂ２ｉ／Ｘｉ」と表記する。）を示すグラフである。
図６において、横軸は、線路切換型移相器２００に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、Ｂｉ／Ｘｉの大きさである。
図６において、実線は、実施の形態３に係る第１遅延回路１ａ－ｉにおけるＡＰＦ１０のＢ１ｉ／Ｘｉ、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のＢ２ｉ／Ｘｉを示すものである。破線は、第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０をそれぞれ従来のＡＰＦに置き換えた場合の、第１遅延回路１ａ－ｉにおけるＡＰＦのＢ１ｉ／Ｘｉ、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のＢ２ｉ／Ｘｉを示すものである。
図６において、横軸は、線路切換型移相器２００に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、Ｂｉ／Ｘｉの大きさである。
図６において、実線は、実施の形態３に係る第１遅延回路１ａ－ｉにおけるＡＰＦ１０のＢ１ｉ／Ｘｉ、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のＢ２ｉ／Ｘｉを示すものである。破線は、第１遅延回路１ａ－ｉにおけるＡＰＦ１０、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０をそれぞれ従来のＡＰＦに置き換えた場合の、第１遅延回路１ａ－ｉにおけるＡＰＦのＢ１ｉ／Ｘｉ、及び、第２遅延回路１ｂ－ｉにおけるＡＰＦ１０のＢ２ｉ／Ｘｉを示すものである。
図６において、遅延回路におけるＡＰＦが、寄生成分を含まない理想的な素子により構成された場合、Ｂｉ／Ｘｉの大きさは「１」となる。
従来のＡＰＦを備えた遅延回路は、寄生成分を含めたリアクタンス及びサセプタンスの値が周波数に対してばらついているのに対して、実施の形態３に係る第１遅延回路１ａ－ｉ及び第２遅延回路１ｂ－ｉは、広帯域にわたって、Ｂｉ／Ｘｉの大きさが「１」の近傍となっており、ＡＰＦ１０の整合条件が広帯域に亘って満たされていることが分かる。
従来のＡＰＦを備えた遅延回路は、寄生成分を含めたリアクタンス及びサセプタンスの値が周波数に対してばらついているのに対して、実施の形態３に係る第１遅延回路１ａ－ｉ及び第２遅延回路１ｂ－ｉは、広帯域にわたって、Ｂｉ／Ｘｉの大きさが「１」の近傍となっており、ＡＰＦ１０の整合条件が広帯域に亘って満たされていることが分かる。
図７を参照して、実施の形態３に係る線路切換型移相器２００の位相特性について説明する。
図７は、線路切換型移相器２００が３個の遅延回路組２１０－１，２１０－２，２１０－３を備え、位相遅延信号が位相基準信号に対して１８０度遅延するように線路切換型移相器２００を設計した場合について示すものである。
図７は、実施の形態３に係る線路切換型移相器２００に入力される信号の周波数と、線路切換型移相器２００が出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図７において、横軸は、線路切換型移相器２００に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器２００が出力する位相基準信号に対する線路切換型移相器２００が出力する位相遅延信号の遅延量である。
図７は、実施の形態３に係る線路切換型移相器２００に入力される信号の周波数と、線路切換型移相器２００が出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図７において、横軸は、線路切換型移相器２００に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器２００が出力する位相基準信号に対する線路切換型移相器２００が出力する位相遅延信号の遅延量である。
なお、図７は、線路切換型移相器２００における位相遅延信号の遅延量と、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量、及び、従来のＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量とを比較するために、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量を点線により示し、従来のＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量を破線により示している。
図７に示すように、線路切換型移相器２００は、従来のＡＰＦにより構成された線路切換型移相器と比較して、広帯域に亘ってほぼ同等の位相特性を得ることができる。
図７に示すように、線路切換型移相器２００は、従来のＡＰＦにより構成された線路切換型移相器と比較して、広帯域に亘ってほぼ同等の位相特性を得ることができる。
以上のように、線路切換型移相器２００は、実施の形態１に係る遅延回路１である第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎ、及び、実施の形態１に係る遅延回路１である第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを有する遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎと、第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎを含む第１線路と、第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎを含む第２線路とを切り換えるスイッチ２０３，２０４と、を備え、第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎが備えるＡＰＦ１０と、第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎが備えるＡＰＦ１０とが、周波数特性又は通過位相特性が互いに異なるように構成した。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、線路切換型移相器２００は、上述の構成において、線路切換型移相器２００が複数の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎを備える場合、各遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎが有する第１遅延回路１ａ－１，１ａ－２，・・・，１ａ－Ｎが縦続接続され、各遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎが有する第２遅延回路１ｂ－１，１ｂ－２，・・・，１ｂ－Ｎが縦続接続されるように構成した。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
また、線路切換型移相器２００は、上述の構成において、遅延回路組２１０－ｉが有する第２遅延回路１ｂ－ｉの移相量が、当該遅延回路組２１０－ｉが有する第１遅延回路１ａ－ｉの移相量を基準として、所定量だけ異なるように構成した。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
このように構成することにより、線路切換型移相器２００は、遅延回路１が、ＡＰＦ１０が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
なお，実施の形態３では、一例として、線路切換型移相器２００の移相量が１８０度となるように設計したものを示したが、例えば、移相量が１８０度となるように設計した第１の線路切換型移相器２００に、移相量が、第１の線路切換型移相器２００の移相量と異なる９０度等となるように設計した第２の線路切換型移相器２００を縦続接続することにより、多ビット移相器として動作するように構成しても良い。
実施の形態４．
図８から図１１を参照して実施の形態４に係る線路切換型移相器２００ａについて説明する。
実施の形態４に係る線路切換型移相器２００ａは、実施の形態３に係る線路切換型移相器２００に帯域阻止フィルタ回路２２０（以下「ＢＲＦ（Ｂａｎｄ Ｒｅｊｅｃｔｉｏｎ Ｆｉｌｔｅｒ）２２０」という。）を追加したものである。
図８を参照して、線路切換型移相器２００ａの要部の構成の一例について説明する。
図８は、実施の形態４に係る線路切換型移相器２００ａの要部の構成の一例を示すブロック図である。
図８から図１１を参照して実施の形態４に係る線路切換型移相器２００ａについて説明する。
実施の形態４に係る線路切換型移相器２００ａは、実施の形態３に係る線路切換型移相器２００に帯域阻止フィルタ回路２２０（以下「ＢＲＦ（Ｂａｎｄ Ｒｅｊｅｃｔｉｏｎ Ｆｉｌｔｅｒ）２２０」という。）を追加したものである。
図８を参照して、線路切換型移相器２００ａの要部の構成の一例について説明する。
図８は、実施の形態４に係る線路切換型移相器２００ａの要部の構成の一例を示すブロック図である。
実施の形態４に係る線路切換型移相器２００ａの構成において、実施の形態３に係る線路切換型移相器２００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図４に記載した符号と同じ符号を付した図８の構成については、説明を省略する。
線路切換型移相器２００ａは、第１入出力端子２０１、第２入出力端子２０２、２個のスイッチ２０３，２０４、Ｎ個の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎ、及びＢＲＦ２０を備える。
線路切換型移相器２００ａは、第１入出力端子２０１、第２入出力端子２０２、２個のスイッチ２０３，２０４、Ｎ個の遅延回路組２１０－１，２１０－２，・・・，２１０－Ｎ、及びＢＲＦ２０を備える。
ＢＲＦ２０は、線路切換型移相器２００ａの動作帯域よりも高い周波数帯域を阻止する帯域阻止フィルタである。
ＢＲＦ２０は、遅延回路組２１０－Ｎが有する第１遅延回路１ａ－Ｎ及びスイッチ２０４に接続される。すなわち、第１経路は、ＢＲＦ２０を含むものである。
図９を参照して、ＢＲＦ２２０の要部の構成の一例について説明する。
図９は、実施の形態４に係るＢＲＦ２２０の要部の構成の一例を示す回路図である。
図９に示すように、ＢＲＦ２２０は、例えば、第３キャパシタ２２１、第４キャパシタ２２２、第５インダクタ２２３、及び第６インダクタ２２４を備える。
ＢＲＦ２２０において、第３キャパシタ２２１と第５インダクタ２２３とによる並列回路は、第１遅延回路１ａ－Ｎ及びスイッチ２０４に直列接続される。また、第４キャパシタ２２２と第６インダクタ２２４とによる直列回路は、シャント接続される。
ＢＲＦ２０は、遅延回路組２１０－Ｎが有する第１遅延回路１ａ－Ｎ及びスイッチ２０４に接続される。すなわち、第１経路は、ＢＲＦ２０を含むものである。
図９を参照して、ＢＲＦ２２０の要部の構成の一例について説明する。
図９は、実施の形態４に係るＢＲＦ２２０の要部の構成の一例を示す回路図である。
図９に示すように、ＢＲＦ２２０は、例えば、第３キャパシタ２２１、第４キャパシタ２２２、第５インダクタ２２３、及び第６インダクタ２２４を備える。
ＢＲＦ２２０において、第３キャパシタ２２１と第５インダクタ２２３とによる並列回路は、第１遅延回路１ａ－Ｎ及びスイッチ２０４に直列接続される。また、第４キャパシタ２２２と第６インダクタ２２４とによる直列回路は、シャント接続される。
図１０及び図１１を参照して、実施の形態４に係る線路切換型移相器２００ａの通過特性及び位相特性について説明する。
図１０Ａは、ＢＲＦ２２０に入力される信号の周波数と、ＢＲＦ２２０における通過位相との関係の一例を示すグラフである。
図１０Ａにおいて、横軸は、ＢＲＦ２２０に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、ＢＲＦ２２０における通過位相の大きさである。
図１０Ｂは、実施の形態４に係るＢＲＦ２２０に入力される信号の周波数と、ＢＲＦ２２０における通過振幅との関係の一例を示すグラフである。
図１０Ｂにおいて、横軸は、ＢＲＦ２２０に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、ＢＲＦ２２０における通過振幅の大きさである。
図１０Ａは、ＢＲＦ２２０に入力される信号の周波数と、ＢＲＦ２２０における通過位相との関係の一例を示すグラフである。
図１０Ａにおいて、横軸は、ＢＲＦ２２０に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、ＢＲＦ２２０における通過位相の大きさである。
図１０Ｂは、実施の形態４に係るＢＲＦ２２０に入力される信号の周波数と、ＢＲＦ２２０における通過振幅との関係の一例を示すグラフである。
図１０Ｂにおいて、横軸は、ＢＲＦ２２０に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、ＢＲＦ２２０における通過振幅の大きさである。
図１０Ａ及び図１０Ｂに示すように、ＢＲＦ２２０は、ＢＲＦ２２０の阻止帯域より低域において、ＢＲＦ２２０における損失を増大させることなく、ＢＲＦ２２０に入力された信号を位相遅延させて出力する。すなわち、ＢＲＦ２２０の阻止帯域を線路切換型移相器２００ａの動作帯域よりも高い周波数帯域に設定することにより、ＢＲＦ２２０は、線路切換型移相器２００ａにおける損失を増大させることなく、線路切換型移相器２００ａの動作帯域における高域側の移相量を変化させることができる。
図１１は、線路切換型移相器２００ａが３個の遅延回路組２１０－１，２１０－２，２１０－３を備え、位相遅延信号が位相基準信号に対して１８０度遅延するように線路切換型移相器２００ａを設計した場合について示すものである。
図１１は、実施の形態４に係る線路切換型移相器２００ａに入力される信号の周波数と、線路切換型移相器２００ａが出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図１１において、横軸は、線路切換型移相器２００ａに入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器２００ａが出力する位相基準信号に対する線路切換型移相器２００ａが出力する位相遅延信号の遅延量である。
図１１は、実施の形態４に係る線路切換型移相器２００ａに入力される信号の周波数と、線路切換型移相器２００ａが出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図１１において、横軸は、線路切換型移相器２００ａに入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器２００ａが出力する位相基準信号に対する線路切換型移相器２００ａが出力する位相遅延信号の遅延量である。
なお、図１１は、線路切換型移相器２００ａにおける位相遅延信号の遅延量と、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量とを比較するために、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量を点線により示している。
図１１に示すように、線路切換型移相器２００ａにおける位相遅延信号の遅延量は、図７に示す線路切換型移相器２００における位相遅延信号の遅延量と比較して、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量に、広帯域に亘って近付いている。すなわち、線路切換型移相器２００ａは、線路切換型移相器２００ａの動作帯域における損失を増大させることなく、線路切換型移相器２００と比較して、線路切換型移相器２００ａにおける位相遅延信号の遅延量を広帯域に亘って平坦化でき、良好な位相特性を得ることができる。
図１１に示すように、線路切換型移相器２００ａにおける位相遅延信号の遅延量は、図７に示す線路切換型移相器２００における位相遅延信号の遅延量と比較して、理想的なＡＰＦにより構成された線路切換型移相器における位相遅延信号の遅延量に、広帯域に亘って近付いている。すなわち、線路切換型移相器２００ａは、線路切換型移相器２００ａの動作帯域における損失を増大させることなく、線路切換型移相器２００と比較して、線路切換型移相器２００ａにおける位相遅延信号の遅延量を広帯域に亘って平坦化でき、良好な位相特性を得ることができる。
以上のように、線路切換型移相器２００ａは、線路切換型移相器２００の構成に加えて、線路切換型移相器２００ａの動作帯域よりも高い周波数帯域を阻止するＢＲＦ２２０を備え、第１経路が、ＢＲＦ２２０を含むように構成した。
このように構成することにより、線路切換型移相器２００ａは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、線路切換型移相器２００ａは、ＢＲＦ２２０が、第３キャパシタ２２１、第４キャパシタ２２２、第５インダクタ２２３、及び第６インダクタ２２４を備え、第３キャパシタ２２１と第５インダクタ２２３とによる並列回路が直列接続され、且つ、第４キャパシタ２２２と第６インダクタ２２４とによる直列回路がシャント接続されるように構成した。
このように構成することにより、線路切換型移相器２００ａは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、線路切換型移相器２００ａは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、線路切換型移相器２００ａは、ＢＲＦ２２０が、第３キャパシタ２２１、第４キャパシタ２２２、第５インダクタ２２３、及び第６インダクタ２２４を備え、第３キャパシタ２２１と第５インダクタ２２３とによる並列回路が直列接続され、且つ、第４キャパシタ２２２と第６インダクタ２２４とによる直列回路がシャント接続されるように構成した。
このように構成することにより、線路切換型移相器２００ａは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
なお、この発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係る遅延回路又は線路切換型移相器は、通信装置に適用することができる。
１，１－１，１－２，・・・，１－Ｎ 遅延回路、１ａ，１ａ－１，１ａ－２，・・・，１ａ－ｉ，・・・，１ａ－Ｎ 第１遅延回路、１ｂ，１ｂ－１，１ｂ－２，・・・，１ｂ－ｉ，・・・，１ｂ－Ｎ 第２遅延回路、２ 第１入出力端子、３ 第２入出力端子、４ 第１インダクタ、５ 第２インダクタ、６ 第１キャパシタ、７ 第３インダクタ、８ 第２キャパシタ、９ 第４インダクタ、１０ ＡＰＦ、１１，１５，１６ インダクタ、１２，１３，１４，１７ キャパシタ、１００ 多段遅延回路、１００－１ 第１多段遅延回路、１００－２ 第２多段遅延回路、１０１ 第１入出力端子、１０２ 第２入出力端子、２００，２００ａ 線路切換型移相器、２０１ 第１入出力端子、２０２ 第２入出力端子、２０３，２０４ スイッチ、２１０－１，２１０－２，・・・，２１０－ｉ，・・・，２１０－Ｎ 遅延回路組、２２０ 帯域阻止フィルタ回路、２２１ 第３キャパシタ、２２２ 第４キャパシタ、２２３ 第５インダクタ、２２４ 第６インダクタ。
Claims (8)
- 第１入出力端子と、
第２入出力端子と、
一端が前記第１入出力端子に接続された第１インダクタと、
一端が前記第２入出力端子に接続され、他端が前記第１インダクタの他端に接続された第２インダクタと、
一端が前記第１入出力端子に接続された第１キャパシタと、
一端が前記第１キャパシタの他端に接続され、他端が前記第２入出力端子に接続された第３インダクタと、
一端が前記第１インダクタの他端と前記第２インダクタの他端とに接続された第２キャパシタと、
一端が前記第２キャパシタの他端に接続され、他端が接地された第４インダクタと、
を有する全帯域通過フィルタを備え、
前記第３インダクタのインダクタンス値、及び前記第４インダクタのインダクタンス値は、前記第１キャパシタ及び前記第３インダクタによる合成回路の自己共振周波数、並びに、前記第２キャパシタ及び前記第４インダクタによる合成回路の自己共振周波数と、前記第１インダクタの自己共振周波数、及び、前記第２インダクタの自己共振周波数とが一致するように設定されたこと
を特徴とする遅延回路。 - 請求項１記載の遅延回路を１つ以上備えたこと
を特徴とする遅延回路。 - 複数の前記遅延回路を備える場合、前記複数の前記遅延回路が縦続接続されること
を特徴とする請求項２記載の遅延回路。 - 請求項１記載の遅延回路である第１遅延回路、及び、請求項１記載の遅延回路である第２遅延回路を有する遅延回路組と、
前記第１遅延回路を含む第１線路と、前記第２遅延回路を含む第２線路とを切り換えるスイッチと、
を備え、
前記第１遅延回路が備える前記全帯域通過フィルタと、前記第２遅延回路が備える前記全帯域通過フィルタとは、周波数特性又は通過位相特性が互いに異なること
を特徴とする線路切換型移相器。 - 複数の前記遅延回路組を備える場合、
前記各遅延回路組が有する前記第１遅延回路は、縦続接続され、
前記各遅延回路組が有する前記第２遅延回路は、縦続接続されること
を特徴とする請求項４記載の線路切換型移相器。 - 前記遅延回路組が有する前記第２遅延回路の遅延量は、当該遅延回路組が有する前記第１遅延回路の遅延量を基準として、所定量だけ異なること
を特徴とする請求項４又は請求項５記載の線路切換型移相器。 - 請求項４から請求項６のいずれか１項記載の線路切換型移相器の動作帯域よりも高い周波数帯域を阻止する帯域阻止フィルタを備え、
前記第１線路は、前記帯域阻止フィルタを含むこと
を特徴とする線路切換型移相器。 - 前記帯域阻止フィルタは、第３キャパシタ、第４キャパシタ、第５インダクタ、及び第６インダクタを備え、
前記第３キャパシタと前記第５インダクタとによる並列回路が直列接続され、且つ、前記第４キャパシタと前記第６インダクタとによる直列回路がシャント接続されたこと
を特徴とする請求項７記載の線路切換型移相器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2019/020706 WO2020240626A1 (ja) | 2019-05-24 | 2019-05-24 | 遅延回路及び線路切換型移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2020240626A1 JPWO2020240626A1 (ja) | 2021-10-14 |
| JP7034385B2 true JP7034385B2 (ja) | 2022-03-11 |
Family
ID=73553612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021523153A Active JP7034385B2 (ja) | 2019-05-24 | 2019-05-24 | 遅延回路及び線路切換型移相器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP7034385B2 (ja) |
| WO (1) | WO2020240626A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7382481B1 (ja) * | 2022-12-20 | 2023-11-16 | 株式会社フジクラ | デジタル移相回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030222691A1 (en) | 2001-12-14 | 2003-12-04 | Philippe Dueme | Broadband phase-shifter |
| WO2005093951A1 (ja) | 2004-03-26 | 2005-10-06 | Mitsubishi Denki Kabushiki Kaisha | 移相回路、高周波スイッチ並びに移相器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476685B1 (en) * | 2000-03-01 | 2002-11-05 | William S. H. Cheung | Network for providing group delay equalization for filter networks |
-
2019
- 2019-05-24 JP JP2021523153A patent/JP7034385B2/ja active Active
- 2019-05-24 WO PCT/JP2019/020706 patent/WO2020240626A1/ja active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030222691A1 (en) | 2001-12-14 | 2003-12-04 | Philippe Dueme | Broadband phase-shifter |
| WO2005093951A1 (ja) | 2004-03-26 | 2005-10-06 | Mitsubishi Denki Kabushiki Kaisha | 移相回路、高周波スイッチ並びに移相器 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020240626A1 (ja) | 2020-12-03 |
| JPWO2020240626A1 (ja) | 2021-10-14 |
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Legal Events
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