JP7034385B2 - 遅延回路及び線路切換型移相器 - Google Patents
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Description
移相器における遅延回路としては、電界効果トランジスタ等により構成されたデジタル遅延回路が広く使われていている。また、デジタル遅延回路を用いた移相器としては、例えば、HPF(High Pass Filter)を含むデジタル遅延回路とLPF(Low Pass Filter)を含むデジタル遅延回路とをスイッチにより切り換え、HPFとLPFとの通過位相の差を移相量として得る線路切換型移相器が広く使われていている。
線路切換型移相器において、広帯域における移相量の高精度化を図るためには、遅延回路におけるHPF及びLPFの広帯域化を図る必要がある。
例えば、非特許文献1に開示された従来の線路切換型移相器における遅延回路がMMICに集積された場合、全帯域通過フィルタは、一般的に、スパイラルインダクタ及びMIM(Metal-Insulator-MIM)容量を用いて構成される。スパイラルインダクタ及びMIM容量は、寄生成分を含むため、特定の周波数において自己共振する。各素子が示す実効的な素子値は、自己共振周波数付近の周波数において大きく変動するため、従来の遅延回路の動作帯域は、素子の自己共振周波数により制約されてしまう。したがって、従来の遅延回路における良好な動作帯域は、各素子の自己共振周波数よりも十分に低い周波数帯となってしまう。
図1、図2、及び図12を参照して実施の形態1に係る遅延回路1について説明する。
図1は、実施の形態1に係る遅延回路1の要部の構成の一例を示す回路図である。
遅延回路1は、第1入出力端子2、第2入出力端子3、第1インダクタ4、第2インダクタ5、第1キャパシタ6、第3インダクタ7、第2キャパシタ8、及び第4インダクタ9を備える。
第1入出力端子2は、外部から信号を受けるための端子である。
第2入出力端子3は、外部に信号を出力するための端子である。
なお、第2入出力端子3は、外部から信号を受けるための端子であり、且つ、第1入出力端子2は、外部に信号を出力するための端子であっても良い。
第2インダクタ5は、一端が第2入出力端子3に接続され、他端が第1インダクタ4の他端に接続されている。
第1キャパシタ6は、一端が第1入出力端子2に接続されている。
第3インダクタ7は、一端が第1キャパシタ6の他端に接続され、他端が第2入出力端子3に接続されている。
第2キャパシタ8は、一端が第1インダクタ4の他端と第2インダクタ5の他端とに接続されている。
第4インダクタ9は、一端が第2キャパシタ8の他端に接続され、他端が接地されている。
遅延回路1は、APF10を備える。
遅延回路1は、APF10により、遅延回路1に入力された信号を所定の遅延量だけ遅延させて、遅延後の信号を出力するものである。
このように構成することにより、遅延回路1は、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
なお、所定の移相量は、第1インダクタ4、第2インダクタ5、第1キャパシタ6、及び第2キャパシタ8がそれぞれ有する素子値等により決定される。そのため、所定の移相量は、任意に設定することができる。
具体的には、第3インダクタ7及び第4インダクタ9は、第1キャパシタ6が示すサセプタンス値の周波数特性、及び、第2キャパシタ8が示すサセプタンス値の周波数特性を補正するためのものである。
より具体的には、第3インダクタ7のインダクタンス値、及び第4インダクタ9のインダクタンス値は、第1キャパシタ6及び第3インダクタ7による合成回路の自己共振周波数、並びに、第2キャパシタ8及び第4インダクタ9による合成回路の自己共振周波数と、第1インダクタ4の自己共振周波数、及び、第2インダクタ5の自己共振周波数とが一致するように設定されたものである。
このように構成することにより、遅延回路1は、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
図2Aは、非特許文献1に開示された従来のAPFの要部の構成の一例を示す回路図である。
従来のAPFは、実施の形態1に係るAPF10から第3インダクタ7及び第4インダクタ9を除いたものである。以下、従来のAPFの説明において、実施の形態1に係るAPF10が備える第1インダクタ4、第2インダクタ5、第1キャパシタ6、及び第2キャパシタ8それぞれに対応する従来のAPFの素子を、第1インダクタ4、第2インダクタ5、第1キャパシタ6、及び第2キャパシタ8と称して説明する。
従来のAPFにおいて、第1インダクタ4及び第2インダクタ5のリアクタンス値であるX、第1キャパシタ6のサセプタンス値であるB1、及び、第2キャパシタ8のサセプタンス値であるB2は、当該APFに入力される信号の周波数により変化する。
図2Bにおいて、横軸は、従来のAPFに入力される信号の周波数を所定の周波数により規格化した従来のAPFに入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第1インダクタ4及び第2インダクタ5のリアクタンス値により規格化した第1インダクタ4及び第2インダクタ5のリアクタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第1キャパシタ6のサセプタンス値により規格化した第1キャパシタ6のサセプタンス値の変化量を示している。また、縦軸は、寄生成分の影響の少ない低周波信号における第2キャパシタ8のサセプタンス値により規格化した第2キャパシタ8のサセプタンス値の変化量を示している。
APF10において、第1インダクタ4及び第2インダクタ5のリアクタンス値であるX、第1キャパシタ6及び第3インダクタ7による合成回路のサセプタンス値であるB1、及び、第2キャパシタ8及び第4インダクタ9による合成回路のサセプタンス値であるB2は、APF10に入力される信号の周波数により変化する。
図2Dにおいて、横軸は、APF10に入力される信号の周波数を所定の周波数により規格化したAPF10に入力される信号の規格化周波数である。縦軸は、寄生成分の影響の少ない低周波信号における第1インダクタ4及び第2インダクタ5のリアクタンス値により規格化した第1インダクタ4及び第2インダクタ5のリアクタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第1キャパシタ6及び第3インダクタ7による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。また、縦軸は、寄生成分の影響の少ない低周波信号における第2キャパシタ8及び第4インダクタ9による合成回路のサセプタンス値により規格化した当該合成回路のサセプタンス値の変化量である。
また、従来のAPFの場合、各素子の自己共振周波数が異なり、各素子のリアクタンス値又はサセプタンス値の変化量は、入力される信号の周波数に対して異なることが分かる。
APFの整合条件は、各素子の自己共振周波数が同等である場合の方が、APFにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、実施の形態に係るAPF10を含む遅延回路1は、従来のAPFを含む遅延回路と比較して、広帯域において良好に動作することができる。
図12Aにおいて、インダクタ11は、APF10におけるインダクタンスの合計を示すものであり、インダクタ11のインダクタンス値は、Lであるものとする。キャパシタ12,13,14は、インダクタ11の寄生キャパシタンスを示すものであり、キャパシタ12のキャパシタンス値は、Cpであり、キャパシタ13,14のキャパシタンス値はCsであるものとする。
ここで、APF10における共振周波数における角周波数をω0とすると、図12Bに示すAPF10のキャパシタにおける等価回路の角周波数は、ω0=1/{C×(La+Ls)1/2}と表すことができる。これをLaについて解くと、La=(C/ω0)2―Lsとなり、第3インダクタ7が有するインダクタンスと、第4インダクタ9が有するインダクタンスとの合計値を決定することができる。
このように構成することにより、遅延回路1は、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
APFの整合条件は、各素子の自己共振周波数が同等である場合の方が、APFにおける各素子の自己共振周波数が異なる場合と比較して、広帯域において安定したものとなる。したがって、このように構成することにより、遅延回路1は、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
実施の形態2では、実施の形態1に係る遅延回路1を1つ以上備えた遅延回路(以下「多段遅延回路」という。)について説明する。
図3を参照して、実施の形態2に係る多段遅延回路100の要部の構成について説明する。
図3は、実施の形態2に係る多段遅延回路100の要部の構成の一例を示すブロック図である。
多段遅延回路100は、第1入出力端子101、第2入出力端子102、及び、N(Nは1以上の自然数)個の遅延回路1-1,1-2,・・・,1-Nを備える。
N個の遅延回路1-1,1-2,・・・,1-Nは、それぞれ、実施の形態1に係る遅延回路1である。
第2入出力端子102は、外部に信号を出力するための端子である。
なお、第2入出力端子102は、外部から信号を受けるための端子であり、且つ、第1入出力端子101は、外部に信号を出力するための端子であっても良い。
第1入出力端子101は、遅延回路1-1と接続されている。
第2入出力端子102は、遅延回路1-Nと接続されている。
N個の遅延回路1-1,1-2,・・・,1-Nは、それぞれ、実施の形態1に係るAPF10を備えた遅延回路1である。
Nが2以上である場合、N個の遅延回路1-1,1-2,・・・,1-Nは、縦続接続される。
多段遅延回路100は、多段遅延回路100に入力された信号を、N個の遅延回路1-1,1-2,・・・,1-Nにより所定の遅延量だけ遅延させて、遅延後の信号を多段遅延回路100から出力する。多段遅延回路100における遅延量は、N個の遅延回路1-1,1-2,・・・,1-Nにおける遅延量を任意に設定することにより、任意に設定することができる。
このように構成することにより、多段遅延回路100は、遅延回路1が、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、多段遅延回路100は、遅延量を任意に設定しつつ、遅延回路1が、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
図4を参照して、実施の形態3に係る線路切換型移相器200の要部の構成について説明する。
線路切換型移相器200は、実施の形態1に係る遅延回路1を備えたものである。
図4は、実施の形態3に係る線路切換型移相器200の要部の構成の一例を示すブロック図である。
N個の遅延回路組210-1,210-2,・・・,210-Nは、それぞれ、第1遅延回路1a及び第2遅延回路1bを有する。以下、遅延回路組210-i(iは1以上N以下の自然数)は、第1遅延回路1a-i及び第2遅延回路1b-iを有するものとして説明する。
すなわち、線路切換型移相器200は、第1入出力端子201、第2入出力端子202、2個のスイッチ203,204、N個の第1遅延回路1a-1,1a-2,・・・,1a-N、及びN個の第2遅延回路1b-1,1b-2,・・・,1b-Nを備える。また、線路切換型移相器200において、第1遅延回路1a-1,1a-2,・・・,1a-Nの個数と、第2遅延回路1b-1,1b-2,・・・,1b-Nの個数は、同数である。
第2入出力端子202は、外部に信号を出力するための端子である。
なお、第2入出力端子202は、外部から信号を受けるための端子であり、且つ、第1入出力端子201は、外部に信号を出力するための端子であっても良い。
Nが2以上である場合、各第1遅延回路1a-1,1a-2,・・・,1a-Nは、縦続接続される。
以下、N個の第1遅延回路1a-1,1a-2,・・・,1a-Nを含む線路を第1線路という。
N個の第1遅延回路1a-1,1a-2,・・・,1a-Nは、実施の形態2で説明したように、多段遅延回路(以下「第1多段遅延回路100-1」という。)として動作する。
すなわち、第1線路は、第1多段遅延回路100-1を含む線路である。
Nが2以上である場合、各第2遅延回路1b-1,1b-2,・・・,1b-Nは、縦続接続される。
以下、N個の第2遅延回路1b-1,1b-2,・・・,1b-Nを含む線路を第2線路という。
N個の第2遅延回路1b-1,1b-2,・・・,1b-Nは、実施の形態2で説明したように、多段遅延回路(以下「第2多段遅延回路100-2」という。)として動作する。
すなわち、第2線路は、第2多段遅延回路100-2を含む線路である。
スイッチ203は、第1入出力端子201と、遅延回路組210-1が有する第1遅延回路1a-1及び第2遅延回路1b-1とに接続されている。また、スイッチ204は、第2入出力端子202と、遅延回路組210-Nが有する第1遅延回路1a-N及び第2遅延回路1b-Nとに接続されている。
2個のスイッチ203,204は、第1多段遅延回路100-1を含む第1線路と、第2多段遅延回路100-2を含む第2線路とを切り換えるためのものである。
線路切換型移相器200は、上述のように構成することにより、単ビット移相器として動作する第1多段遅延回路100-1を含む第1線路と、単ビット移相器として動作する第2多段遅延回路100-2を含む第2線路とを切り換える線路切換型の単ビット移相器として動作する。
第1多段遅延回路100-1は、第1多段遅延回路100-1に入力された信号を、N個の第1遅延回路1a-1,1a-2,・・・,1a-Nにより所定の遅延量だけ遅延させて、遅延後の信号を第1多段遅延回路100-1から出力する。第1多段遅延回路100-1における遅延量は、N個の第1遅延回路1a-1,1a-2,・・・,1a-Nにおける遅延量を任意に設定することにより、任意に設定することができる。第1多段遅延回路100-1は、第1多段遅延回路100-1に入力された信号を所定の遅延量だけ遅延させて、位相の基準となる信号である位相基準信号を出力する。
すなわち、線路切換型移相器200は、スイッチ203により第1入出力端子201と第1遅延回路1a-1とが接続され、スイッチ204により第2入出力端子202と第1遅延回路1a-Nとが接続された場合、位相基準信号を出力する。
すなわち、線路切換型移相器200は、スイッチ203により第1入出力端子201と第2遅延回路1b-1とが接続され、スイッチ204により第2入出力端子202と第2遅延回路1b-Nとが接続された場合、位相遅延信号を出力する。
すなわち、遅延回路組210-iにおいて、第1遅延回路1a-iが出力する信号と、第2遅延回路1b-iに入力された信号との位相差は、第1遅延回路1a-iが出力する信号と、第2遅延回路1b-iに入力された信号との位相差に当該所定量を加算又は減算したものとなる。
したがって、線路切換型移相器200は、スイッチ203により第1入出力端子201と第2遅延回路1b-1とが接続され、スイッチ204により第2入出力端子202と第2遅延回路1b-Nとが接続された場合、線路切換型移相器200が出力する位相基準信号に対して、N個の第2遅延回路1b-1,1b-2,・・・,1b-Nそれぞれの遅延量と、N個の第1遅延回路1a-1,1a-2,・・・,1a-Nそれぞれの遅延量との差を、全て加えた量だけ、遅延又は進相した位相遅延信号を出力する。
このように、遅延回路組210-iが、第1遅延回路1a-iと第2遅延回路1b-iとを有することにより、線路切換型移相器200は、広帯域において安定した遅延又は進相した位相遅延信号を出力することができる。
図5Aは、実施の形態3に係る遅延回路組210-iが有する第1遅延回路1a-iにおけるAPF10の要部の構成を示す回路図である。
図5Bは、実施の形態3に係る遅延回路組210-iが有する第2遅延回路1b-iにおけるAPF10の要部の構成を示す回路図である。
図5Bに示す第2遅延回路1b-iにおけるAPF10は、キャパシタンス値がCi’/2である第1キャパシタ6、キャパシタンス値が2Ci’である第2キャパシタ8、インダクタンス値がLi’である第1インダクタ4及び第2インダクタ5、インダクタンス値がLai’である第3インダクタ7、並びに、インダクタンス値がLbi’である第4インダクタ9を備える。
Bi/Xi=1/Z0 2 (6)
式(6)より、第1遅延回路1a-iにおけるAPF10、及び、第2遅延回路1b-iにおけるAPF10が整合条件を満たすためには、Bi/Xiが一定の比率であることが必要であることが分かる。
図6において、横軸は、線路切換型移相器200に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、Bi/Xiの大きさである。
図6において、実線は、実施の形態3に係る第1遅延回路1a-iにおけるAPF10のB1i/Xi、及び、第2遅延回路1b-iにおけるAPF10のB2i/Xiを示すものである。破線は、第1遅延回路1a-iにおけるAPF10、及び、第2遅延回路1b-iにおけるAPF10をそれぞれ従来のAPFに置き換えた場合の、第1遅延回路1a-iにおけるAPFのB1i/Xi、及び、第2遅延回路1b-iにおけるAPF10のB2i/Xiを示すものである。
従来のAPFを備えた遅延回路は、寄生成分を含めたリアクタンス及びサセプタンスの値が周波数に対してばらついているのに対して、実施の形態3に係る第1遅延回路1a-i及び第2遅延回路1b-iは、広帯域にわたって、Bi/Xiの大きさが「1」の近傍となっており、APF10の整合条件が広帯域に亘って満たされていることが分かる。
図7は、実施の形態3に係る線路切換型移相器200に入力される信号の周波数と、線路切換型移相器200が出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図7において、横軸は、線路切換型移相器200に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器200が出力する位相基準信号に対する線路切換型移相器200が出力する位相遅延信号の遅延量である。
図7に示すように、線路切換型移相器200は、従来のAPFにより構成された線路切換型移相器と比較して、広帯域に亘ってほぼ同等の位相特性を得ることができる。
このように構成することにより、線路切換型移相器200は、遅延回路1が、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
このように構成することにより、線路切換型移相器200は、遅延回路1が、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
このように構成することにより、線路切換型移相器200は、遅延回路1が、APF10が寄生成分を含む素子により構成された場合でも、広帯域において良好に動作しつつ、移相量設計の自由度を向上させることができる。
図8から図11を参照して実施の形態4に係る線路切換型移相器200aについて説明する。
実施の形態4に係る線路切換型移相器200aは、実施の形態3に係る線路切換型移相器200に帯域阻止フィルタ回路220(以下「BRF(Band Rejection Filter)220」という。)を追加したものである。
図8を参照して、線路切換型移相器200aの要部の構成の一例について説明する。
図8は、実施の形態4に係る線路切換型移相器200aの要部の構成の一例を示すブロック図である。
線路切換型移相器200aは、第1入出力端子201、第2入出力端子202、2個のスイッチ203,204、N個の遅延回路組210-1,210-2,・・・,210-N、及びBRF20を備える。
BRF20は、遅延回路組210-Nが有する第1遅延回路1a-N及びスイッチ204に接続される。すなわち、第1経路は、BRF20を含むものである。
図9を参照して、BRF220の要部の構成の一例について説明する。
図9は、実施の形態4に係るBRF220の要部の構成の一例を示す回路図である。
図9に示すように、BRF220は、例えば、第3キャパシタ221、第4キャパシタ222、第5インダクタ223、及び第6インダクタ224を備える。
BRF220において、第3キャパシタ221と第5インダクタ223とによる並列回路は、第1遅延回路1a-N及びスイッチ204に直列接続される。また、第4キャパシタ222と第6インダクタ224とによる直列回路は、シャント接続される。
図10Aは、BRF220に入力される信号の周波数と、BRF220における通過位相との関係の一例を示すグラフである。
図10Aにおいて、横軸は、BRF220に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、BRF220における通過位相の大きさである。
図10Bは、実施の形態4に係るBRF220に入力される信号の周波数と、BRF220における通過振幅との関係の一例を示すグラフである。
図10Bにおいて、横軸は、BRF220に入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、BRF220における通過振幅の大きさである。
図11は、実施の形態4に係る線路切換型移相器200aに入力される信号の周波数と、線路切換型移相器200aが出力する位相遅延信号と位相基準信号との位相差との関係の一例を示すグラフである。
図11において、横軸は、線路切換型移相器200aに入力される信号の周波数を所定の周波数により規格化した規格化周波数である。縦軸は、線路切換型移相器200aが出力する位相基準信号に対する線路切換型移相器200aが出力する位相遅延信号の遅延量である。
図11に示すように、線路切換型移相器200aにおける位相遅延信号の遅延量は、図7に示す線路切換型移相器200における位相遅延信号の遅延量と比較して、理想的なAPFにより構成された線路切換型移相器における位相遅延信号の遅延量に、広帯域に亘って近付いている。すなわち、線路切換型移相器200aは、線路切換型移相器200aの動作帯域における損失を増大させることなく、線路切換型移相器200と比較して、線路切換型移相器200aにおける位相遅延信号の遅延量を広帯域に亘って平坦化でき、良好な位相特性を得ることができる。
このように構成することにより、線路切換型移相器200aは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
また、線路切換型移相器200aは、BRF220が、第3キャパシタ221、第4キャパシタ222、第5インダクタ223、及び第6インダクタ224を備え、第3キャパシタ221と第5インダクタ223とによる並列回路が直列接続され、且つ、第4キャパシタ222と第6インダクタ224とによる直列回路がシャント接続されるように構成した。
このように構成することにより、線路切換型移相器200aは、全帯域通過フィルタが寄生成分を含む素子により構成された場合でも、広帯域において良好に動作することができる。
Claims (8)
- 第1入出力端子と、
第2入出力端子と、
一端が前記第1入出力端子に接続された第1インダクタと、
一端が前記第2入出力端子に接続され、他端が前記第1インダクタの他端に接続された第2インダクタと、
一端が前記第1入出力端子に接続された第1キャパシタと、
一端が前記第1キャパシタの他端に接続され、他端が前記第2入出力端子に接続された第3インダクタと、
一端が前記第1インダクタの他端と前記第2インダクタの他端とに接続された第2キャパシタと、
一端が前記第2キャパシタの他端に接続され、他端が接地された第4インダクタと、
を有する全帯域通過フィルタを備え、
前記第3インダクタのインダクタンス値、及び前記第4インダクタのインダクタンス値は、前記第1キャパシタ及び前記第3インダクタによる合成回路の自己共振周波数、並びに、前記第2キャパシタ及び前記第4インダクタによる合成回路の自己共振周波数と、前記第1インダクタの自己共振周波数、及び、前記第2インダクタの自己共振周波数とが一致するように設定されたこと
を特徴とする遅延回路。 - 請求項1記載の遅延回路を1つ以上備えたこと
を特徴とする遅延回路。 - 複数の前記遅延回路を備える場合、前記複数の前記遅延回路が縦続接続されること
を特徴とする請求項2記載の遅延回路。 - 請求項1記載の遅延回路である第1遅延回路、及び、請求項1記載の遅延回路である第2遅延回路を有する遅延回路組と、
前記第1遅延回路を含む第1線路と、前記第2遅延回路を含む第2線路とを切り換えるスイッチと、
を備え、
前記第1遅延回路が備える前記全帯域通過フィルタと、前記第2遅延回路が備える前記全帯域通過フィルタとは、周波数特性又は通過位相特性が互いに異なること
を特徴とする線路切換型移相器。 - 複数の前記遅延回路組を備える場合、
前記各遅延回路組が有する前記第1遅延回路は、縦続接続され、
前記各遅延回路組が有する前記第2遅延回路は、縦続接続されること
を特徴とする請求項4記載の線路切換型移相器。 - 前記遅延回路組が有する前記第2遅延回路の遅延量は、当該遅延回路組が有する前記第1遅延回路の遅延量を基準として、所定量だけ異なること
を特徴とする請求項4又は請求項5記載の線路切換型移相器。 - 請求項4から請求項6のいずれか1項記載の線路切換型移相器の動作帯域よりも高い周波数帯域を阻止する帯域阻止フィルタを備え、
前記第1線路は、前記帯域阻止フィルタを含むこと
を特徴とする線路切換型移相器。 - 前記帯域阻止フィルタは、第3キャパシタ、第4キャパシタ、第5インダクタ、及び第6インダクタを備え、
前記第3キャパシタと前記第5インダクタとによる並列回路が直列接続され、且つ、前記第4キャパシタと前記第6インダクタとによる直列回路がシャント接続されたこと
を特徴とする請求項7記載の線路切換型移相器。
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