JP7028517B2 - 高速通信用ジャック - Google Patents

Description

［関連出願の相互参照］
本開示は、２０１３年１月１１日に出願された「HIGH SPEED COMMUNICATION JACK（高速通信用ジャック）」という名称の米国特許第８，８５８，２６６号に対する優先権を主張する、２０１４年１０月１日に出願された「HIGH SPEED COMMUNICATION JACK（高速通信用ジャック）」という名称の米国特許第９，３３７，５９２号に対する優先権を主張する、２０１５年１２月１日に出願された「HIGH SPEED COMMUNICATION JACK（高速通信用ジャック）」という名称の米国特許出願第１４／９５５１６６号の一部継続出願である。これらの米国特許及び米国特許出願の全ては、引用することにより、その全体が本明細書の一部をなす。

本開示は、ネットワークケーブルを装置に接続するように用いるネットワーク接続用ジャックに関する。

電気通信機器及び電気通信機器の関連アプリケーションがより精巧かつ強力になるにつれ、電気通信機器の、情報を収集するとともに他の機器と情報を共有する能力もより重要になる。これらのインテリジェントなネットワーク間機器の普及により、これらの機器が接続されるネットワーク上のデータ処理能力を増大させ、この要求を満たすのに必要な向上したデータレートを提供することが必要となっている。結果として、既存の通信プロトコル標準が絶えず改良されるか、又は新しい標準がつくられている。これらの標準の略全ては、直接的又は間接的に、有線ネットワークを介する高品位信号の通信を必要とするか、又はそのような通信から著しく利益を受ける。これらの高品位信号の伝送は、より高い帯域幅及び相応してより高い周波数要件を有する場合があり、一貫した様式でサポートされる必要がある。しかし、種々の標準のより新しいバージョンが理論上はより高いデータレート又はデータ速度を提供するとしても、これらの高品位信号は、依然として或る特定の物理構成要素の現行の設計によって速度制限を受ける。残念ながら、このような物理構成要素の設計は、マルチギガヘルツ及びより高い周波数における一貫した信号品質を達成するのに必要であるものが理解されていないことにより、困難に直面している。

例えば、通信機器と、通信されるデータを表す電気信号を送受信するのに用いられるケーブルを接続又は連結する装置とにおいて、通信用ジャックが用いられる。レジスタードジャック（ＲＪ）は、電気通信及びデータ装置を接続するのに用いる標準化物理インターフェースである。ＲＪ標準化物理インターフェースは、ジャック構造部と配線パターンとの双方を有する。データ装置に一般的に用いられるＲＪ標準化物理インターフェースは、ＲＪ４５ジャックとも呼ばれるＲＪ４５物理ネットワークインターフェースである。ＲＪ４５ジャックは、電気電子技術者協会（ＩＥＥＥ）８０２．３イーサネット（登録商標）プロトコルを実施するネットワーク等のローカルエリアネットワークに広く用いられる。ＲＪ４５ジャックは、ＡＮＳＩ／ＴＩＡ－１０９６－Ａにおいて米国国家規格協会（ＡＮＳＩ）／米国電気通信工業会（ＴＩＡ）によって発布された標準を含む種々の標準に記載されている。

ＲＪ４５ジャックを含むケーブル及びジャック等の全ての電気インターフェース構成要素は、電流の初期流に抵抗するだけでなく、いかなる電流の変化にも逆らう。この特性はリアクタンスと呼ばれる。リアクタンスの２つの関連タイプは、誘導性リアクタンス及び容量性リアクタンスである。誘導性リアクタンスは、例えば、抵抗を生じるケーブルを流れる電流の動きに基づき発生する場合があり、ケーブルにおいて或る電圧を誘導する磁場を引き起こす。一方、容量性リアクタンスは、２つの対向する表面からの電子が互いに近づいたときに現れる帯電によって発生する。

送信される信号のいかなる劣化も低減又は回避するように、通信回路の種々の構成要素は、整合インピーダンスを有することが好ましい。そうでなければ、１つのインピーダンス値を有する負荷が、異なるインピーダンスレベルを有するケーブルによって運ばれている信号の一部を反射又は反響し、信号故障が引き起こされる。この理由で、ケーブル配線業者等のデータ通信機器の設計者及び製造業者は、ケーブルのインピーダンス値並びに抵抗レベル及び静電容量レベルが、或る特定の性能パラメーターを満たすことを検証するために、自身のケーブルを設計及び試験する。また、ＲＪ４５ジャックは略全ての通信回路において重要な構成要素であるが、ジャックの製造業者はジャックの性能に対して同程度の注意を払ってきていない。このように、既存のＲＪ４５ジャックに関する問題が試験において十分に立証され、高周波数信号線に対する既存のＲＪ４５ジャックの悪影響が理解されているが、当業界は、物理層のこの重要な構成要素に関する問題への対処に意欲的ではないようである。その結果として、改善された高速通信用ジャックが必要とされている。

本開示の１つの実施形態は、
プラグを受け入れ、該プラグの対応する信号線にそれぞれ接続される複数のピンを有するポートを有するハウジングと、
前記ハウジングを囲むシールドケースと、
前記ハウジングにおけるリジッド回路であって、
基板と、
各第１のビアが前記ハウジング上の前記複数のピンのうちひとつを収容するように構成される、前記基板を貫通する複数の第１のビアと、
第２のビアの各々が導電性材料で充填された状態で前記基板を貫通し、前記基板の両端の接地面であって、第２のビアの各々を囲むような前記接地面を接続する第２のセットのビアと、
各トレースが前記複数の第１のビアのうち対応する１つから延びる、前記基板の中間層上の複数のトレースと、
前記基板の前記中間層の第１の側にある第１のシールド層と、
前記基板の前記中間層の第２の側にある第２のシールド層と、
前記第２のシールド層に隣接する第３のシールド層と、
を有する、リジッド回路基板と、
を備える、高速通信用ジャックを含む。

別の実施形態において、励起されるとき、前記複数のトレースの各トレースが、前記複数のトレースの隣接する第２のトレースに差動的に整合する。

別の実施形態において、整合対のトレースにおける第１のトレースのインピーダンス値が、前記整合対のトレースにおける前記第２のトレースのインピーダンス値に略等しくなるように調整される。

別の実施形態において、トレース層と、誘電層に埋め込まれている戻り信号線とによって、コンデンサーが各第１のビアに形成される。

別の実施形態において、前記戻り信号層と前記トレース層との間の距離が、前記コンデンサーがおよそ０．１ｐｆ～およそ０．５ｐｆの値を有するように調整される。

別の実施形態において、整合組のトレースにおける各トレースの幅、高さ、又は長さが、前記第１のトレースのインピーダンスが前記第２のトレースのインピーダンスと整合するように調整される。

別の実施形態において、第２のコンデンサーを形成するように、第２の戻り信号層が前記第１の戻り信号層の下方の前記誘電層に形成される。

別の実施形態において、前記第２のコンデンサーの値を０．１ｐｆ～０．５ｐｆに調整するように、前記第１の信号層と前記第２の信号層との間の距離が調整される。

別の実施形態において、前記第１のトレース及び前記第２のトレースのインピーダンスは、第１の信号が前記第１のトレース上に送信され、第２の信号が前記第２のトレース上に送信されるとき、前記トレースが整合するように調整される。

別の実施形態において、前記コンデンサーと、前記トレースと、前記戻り信号層とが、前記整合組のトレースに対するコモンモードフィルターを形成する。

別の実施形態において、前記コンデンサーの値は、前記コモンモードフィルターが前記整合するトレースからの信号の反射を防止するように調整される。

別の実施形態において、前記基板の前記第１のシールドとは反対側に第２のシールドタブがある。

別の実施形態において、前記トレースは金でめっきされる。

別の実施形態において、前記基板は３．０よりも大きい誘電率を有する誘電性材料を含む。

本開示の別の実施形態は、プラグを受け入れ、該プラグの対応する信号線に接続される複数のピンを有するポートを有する標準ＲＪ４５ハウジングを備える高速通信用ジャックであって、該ジャックは、
前記ハウジングを囲むシールドケースと、
前記ハウジングの下部におけるリジッド回路基板であって、
基板と、
各第１のビアが前記ハウジング上の前記複数のピンのうちひとつを収容するように構成される、前記基板を貫通する複数の第１のビアと、
第２のビアの各々が導電性材料で充填された状態で前記基板を貫通し、前記基板の両端の接地面であって、第２のビアの各々を囲むような前記接地面を接続する第２のセットのビアと、
各トレースが前記複数の第１のビアのうち対応する１つから延びる、前記基板の中間層上の複数のトレースと、
前記基板の前記中間層の第１の側にある第１のシールド層と、
前記基板の前記中間層の第２の側にある第２のシールド層と、
前記第２のシールド層に隣接する第３のシールド層と、
を有する、リジッド回路と、
を備える、高速通信用ジャックを含む。

本開示の別の実施形態は、
第１の接地層を形成すること、
前記第１の層の片側に誘電性材料の第２の層を形成すること、
前記第２の層の前記第１の層とは反対側にあるとともに導電性材料で作成される接地面を有する第３の層を形成すること、
前記第３の層の前記第２の層とは反対側にあるとともに誘電性材料で作成される第４の層を形成すること、
前記第４の層の前記第３の層とは反対側にあるとともに導電性材料で作成される接地面を有する第５の層を形成すること、
前記第５の層の前記第４の層とは反対側に形成されるとともに誘電性材料で作成される第６の層を形成すること、
前記第６の層の前記第５の層とは反対側に形成されるとともに導電性材料で作成される接地面を有する第７の層を形成すること、
前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を通して第１のビアを形成すること、
第２のビアの各々が導電性材料で充填された状態で、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通し、第２のビアの各々を囲むような前記接地面を接続する第２のセットのビアを形成すること、
を含み、前記第３の層は、各第１のビアから延びる複数のトレースを有する、高速通信用ジャックを形成する方法を含む。

本開示の別の実施形態は、
プラグを受け入れ、該プラグの対応する信号線にそれぞれ接続される複数のピンを有するポートを有するハウジングと、
前記ハウジングを囲むシールドケースと、
前記ハウジングにおける多層リジッド回路板であって、
第１の接地層と、
前記第１の層の片側にある誘電性材料の第２の層と、
前記第２の層の前記第１の層とは反対側にあるとともに導電性材料から作成される接地面を有する第３の層と、
前記第３の層の前記第２の層と反対側にあるとともに誘電性材料で作成される第４の層と、
前記第４の層の前記第３の層とは反対側にあるとともに導電性材料で作成される接地面を有する第５の層と、
前記第５の層の前記第４の層とは反対側に形成されるとともに誘電性材料で作成される第６の層と、
前記第６の層の前記第５の層とは反対側に形成されるとともに導電性材料で作成される接地面を有する第７の層と、
各第１のビアが前記ハウジング上のピンを収容するように構成される、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通する複数の第１のビアと、
第２のビアの各々が導電性材料で充填された状態で、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通し、第２のビアの各々を囲むような接地面に接続する第２のセットのビアと、
を有する、多層リジッド回路板と、
を備える、高速通信用ジャックを含む。

別の実施形態において、前記第１の層、前記第２の層、及び前記第３の層上の前記複数のトレースのうちの１つの組合せによって、コンデンサーが各ビアに形成される。

別の実施形態において、前記第２の層の深さは、各ビアにおける前記コンデンサーがおよそ０．１ｐｆ～およそ０．５ｐｆの値を有するように調整される。

別の実施形態において、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を通して複数の接地ビアが形成される。

本開示の種々の態様の１つの実施形態に従って構成された、ＲＪ４５ジャックを備える高速通信用ジャックを示す図である。 図１のＲＪ４５ジャックの左側部の下面斜視部の図である。 図１のＲＪ４５ジャック及びフレキシブルプリント回路板用のシールドを提供するジャックシールドの下面及び右側面図である。 図１のプリント回路板の前面の平面概略図である。 図１のプリント回路板の別の実施形態の前面の平面概略図である。 図４のプリント回路板の後面の平面概略図である。 図４のプリント回路板の別の実施形態の後面の平面概略図である。 線ＢＢに沿った図４のプリント回路板の基板の断面図である。 図４のプリント回路板におけるビアの断面図である。 図４のプリント回路板におけるビアの別の例の断面図である。 互いに整合及び均衡する送信ケーブル及び受信ケーブル対を有するＲＪ４５ジャックの概略図である。 差動的に均衡される１対の信号線の概略図である。 第１の信号及び第２の信号に基づき、図４における２つのトレースを差動的に均衡させるのに用いるプロセスの概略図である。 シールドが除去された図１のＲＪ４５ジャックの後面斜視図である。 シールドが除去された図１のＲＪ４５ジャックの別の実施形態の後面斜視図である。 リジッド基板を備える高速通信用ジャックの１つの実施形態を示す図である。 リジッドな高速通信用ジャック内の層の概略図である。 高速通信用ジャックの側面図である。 リジッド基板の上面図である。 リジッド基板の最上層を示す図である。 リジッド基板の第３の層を示す図である。 リジッド基板の第４の層を示す図である。 基板の底面図である。 基板の上面図である。

図１は、本開示の種々の態様の１つの実施形態に従って構成された高速通信用ジャックを示している。この高速通信用ジャックは、ＲＪ４５ジャック１１０と、フレキシブルプリント回路板（ＰＣＢ）１２０と、ジャックシールド１３０とを備える。本明細書に記載するように、本開示の種々の態様によれば、フレキシブルＰＣＢ１２０は、ＲＪ４５ジャック１１０の各ピンに直接はんだ付けすることができる平衡型無線周波数同調回路を提供する。その一方で、ジャックシールド１３０は、ＲＪ４５ジャック１１０及びフレキシブルＰＣＢ１２０用のシールドと、筐体接地としての機能とを提供する。ＲＪ４５ジャック１１０と、フレキシブルＰＣＢ１２０と、ジャックシールド１３０とは、組み合わされると、同調導波路、及び、通信信号が送信されるときに通過することができる管と同様の機能を提供してもよい。この場合、通信信号のエネルギー部は管の外側でジャックシールド１３０を通して伝わり、通信信号の情報部は、管内の非抵抗性金線に沿って伝わる。それにより、高速データ信号速度を得ることが可能になる。例えば、４０ギガビット（Ｇｂｓ）以上のデータ速度をサポートできることが想定される。

ＲＪ４５通信用ジャックが以下で用いられるが、本通信用ジャックは、ＲＪ４５通信用ジャックに限定されず、任意のタイプの高速通信用ジャックにおいて用いてもよい。高速通信用ジャックとしては、全てのクラスのモジュラーＲＪタイプコネクタ、ユニバーサルシリアルバス（ＵＳＢ）コネクタ及びジャック、ファイヤーワイヤー（１３９４）コネクタ及びジャック、ＨＤＭＩ（高品位マルチメディアインターフェース）コネクタ及びジャック、Ｄサブミニアチュアタイプコネクタ及びジャック、リボンタイプコネクタ若しくはジャック、又は、高速通信信号を受信する任意の他のコネクタ若しくはジャックが挙げられる。

本開示の種々の態様において、本明細書に開示される種々のピン及びトレースは、金、銀、若しくは銅、又は合金等の任意の好適な導電性元素及び任意の好適な導電性元素の組合せから構成されてもよい。例えば、ＲＪ４５ジャック１１０の１組のピン及びプラグ接点は金めっき銅ピン又は銅線を含んでもよい。一方で、フレキシブルＰＣＢ１２０の１組のトレースは金めっきされた銅製の経路を含んでもよい。金めっきは、通常は酸化し易い材料である銅に耐腐食導電層を付けるために用いられる。代替的には、金めっきを施す前に、ニッケル等の好適な障壁金属層を銅基板上に堆積してもよい。ニッケル層は、金層に対して機械的なバッキングを提供することにより、金めっきの耐摩耗性を向上させる場合がある。また、ニッケル層は、金層に存在する場合がある細孔の影響を低減する場合がある。より高い周波数において、金めっきは、信号損失を低減させるだけでなく、導体の外側縁上で電流密度が最も高くなる表皮効果により、帯域幅を増大させる場合もある。対照的に、ニッケルを単独で使用すると、同効果に起因して、より高い周波数において信号劣化が生じる。したがって、ニッケルめっきを単独で用いるＲＪ４５ジャックではより高い速度は達成されない場合がある。例えば、ニッケルのみでめっきされたピン又はトレースは、信号がＧＨｚ範囲に入ると、それ自体の有効な信号長が３倍ほど短縮される場合がある。銅製の経路の表面上に金めっきを用いることのいくつかの利益が本明細書に記載されているが、他の導電性元素を、銅製の経路をめっきするように用いてもよい。例えば、金の代わりに、同様に非抵抗性であるが良好な導体であるプラチナを、銅製の経路をめっきするように用いてもよい。

高速通信用ジャックの主要な構成要素のそれぞれ、すなわち、ＲＪ４５ジャック１１０と、フレキシブルプリント回路板（ＰＣＢ）１２０と、ジャックシールド１３０とが、これらの構成要素が高速通信のサポートを達成するのにどのように連携するかの議論を提供する前に、本明細書で簡潔に記載される。

図２は、図１のＲＪ４５ジャック１１０の前部の下面斜視図を示している。ここで、プラグ（図示せず）を挿入するプラグ開口２３０が設けられているのを見て取ることができる。プラグ開口２３０は、プラグを受けて、プラグ上の接点を、ＲＪ４５ジャック１１０にある１組のプラグ接点２１２に結合するように構成してもよい。プラグはＲＪ４５ ８極８芯（８Ｐ８Ｃ）モジュラープラグとしてもよい。１組のプラグ接点２１２は、回路板上の通信回路に取り付けられるように構成される１組のピン２１０へと形成される。例えば、ＲＪ４５ジャック１１０は、１対のポスト２２０の使用によってネットワークスイッチ装置の回路板に取り付けてもよい。その後、１組のピン２１０を、装置の回路板上のそれぞれの接点パッドにはんだ付けしてもよい。図２に示されているようなＲＪ４５ジャック１１０と同様のジャックは単独で、ＲＪ４５ケーブルのプラグと、ジャックが一体化される装置の回路板との間に基本的な接続性をもたらす。しかし、そのジャックは、高速通信に必要な通信周波数を処理するように設計されていない。本明細書に記載の開示される手法の種々の態様に従って構成されるＲＪ４５ジャック１１０は、ジャックシールド１３０及びフレキシブルＰＣＢ１２０等の他の構成要素と一体化されてもよく、それにより、ＲＪ４５ジャック１１０を用いて、遷移信号から干渉されることなく、より高い速度で通信することができる。

図３は、ＲＪ４５ジャック１１０及びフレキシブルＰＣＢ１２０用のシールドを提供するジャックシールドの下面及び右側面図を示している。ジャックシールド１３０は、上部３０２と、下部３０４と、後部３０６と、前部３０８と、左側部（図示しないが、右側部と略同一である）と、右側部３１０とを有する。所望のシールド特性をもたらすために、本開示の１つの実施形態において、ジャックシールド１３０は、限定はしないが、鋼、銅、又は任意の他の導電性材料等の導電性材料を含んでもよい。ジャックシールド１３０の右側３１０及び左側（図示せず）の双方上で、下部３０４の近くにある１対のタブ３２０を用いて、ジャックシールド１３０を接地するとともに装置（図示せず）内の回路板に固定してもよい。例えば、ジャックシールド１３０上の１対のタブ３２０は、回路板上の１対の整合する取付け穴に挿入して、回路板にはんだ付けしてもよい。

図４ＡはＲＪ４５ジャックのＰＣＢ１２０の前面の平面概略図を示している。ＰＣＢ１２０はストリップラインフレックス又は同等の技術を組み込んだ誘電性材料で作成される多層基板４０２を含む。基板４０２の縁は保護層４０４によって囲まれる。保護層４０４は、限定はしないが、プラスチック又はフレキシブルはんだマスク等の非導電性材料で作成される。基板４０２の前面は、基板４０２を通して作成される複数のビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０を有する。各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０は、基板４０２を通過し、ピン２１０を収容するサイズである。各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０を囲む領域は金等の導電性材料でコートされる。各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０を囲むコーティングは、実質的に正方形又は実質的に矩形とすることができる。図４Ｂに示されている別の実施形態において、各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０を囲むコーティングは、実質的に円形とすることができる。コーティングを円形とすることで、隣接するビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０間の干渉が低減される。

複数のトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０からＰＣＢ１２０の端に向かって延びる。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、銅又は金を含む導電性材料で作成される。１つの実施形態において、ニッケル層が基板４０２上に形成され、金層がニッケル層上に形成され、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６を形成する。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６が、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０とは反対側のＰＣＢ１２０の縁の近くにあるシールドトレース層４９０に達するまで、ＰＣＢ１２０の後端に向かって延びる。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、第１の部分４５４、４５６、４５８、４６０、４６２、４６４、４６６、及び４６８を有し、第１の部分は、第２の部分４７０、４７２、４７４、４７６、４７８、４８０、４８２、及び４８４に隣接する。各第２の部分４７０、４７２、４７４、４７６、４７８、４８０、４８２、及び４８４は、シールドトレース層４９０に接触することなくシールドトレース層４９０に延びる。各第１の部分４５４、４５６、４５８、４６０、４６２、４６４、４６６、及び４６８は、それぞれの第２の部分４７０、４７２、４７４、４７６、４７８、４８０、４８２、及び４８４からそれぞれのビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、又は４２０に向かって次第に細くなる。各第２の部分４７０、４７２、４７４、４７６、４７８、４８０、４８２、及び４８４は、トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６に応じて変化する長さを有する。

２つのシールドタブ４８６及び４８８は、ＰＣＢ１２０の互いに反対側の縁上に位置決めされる。各シールドタブ４８６及び４８８は、導電性材料、例えば、金又は銅で被覆される基板で作成される。シールドタブ４８６及び４８８は、基板４０２上のシールドトレース層４９０によって電気的に接続される。シールドトレース層４９０は、シールドタブ４８６と４８８との間に延び、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の第２の部分４７０、４７２、４７４、４７６、４７８、４８０、４８２、及び４８４と、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０とは反対側のＰＣＢ１２０の縁との間に位置決めされる。

図５Ａは、図４Ａのプリント回路板の後面の平面概略図を示している。後面は、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０と、シールドタブ４８６及び４８８と、各シールドタブ４８６の後面と４８８の後面との間に延びるシールドトレース層５０２とを有する。シールドトレース層５０２は、ＰＣＢ１２０の後面の、シールドタブ４８６と４８８との間の部分を被覆する。シールドタブ４８６及び４８８は、基板４０２を通してシールドトレース層４９０とシールドトレース層５０２とを接続する戻りビア（return vias）５０４、５０６、５０８、５１０、５１２、５１４、５１６、及び５１８を有する。図５Ｂは、図４Ｂのプリント回路板の別の実施形態の後面の平面図を示している。

図６Ａは、図４の線ＢＢに沿った、ＰＣＢ１２０の多層基板４０２の断面図を示している。多層基板４０２の第１の層６０２は、ＰＳＲ９０００ＦＳＴフレキシブルはんだマスク等の材料で作成されるはんだマスク部を有する。第２の層６０４は、最上層の下方に形成され、トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の各々を有する。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、長さ（Ｌ）と高さ（Ｈ）と幅（Ｗ）とを有し、隣接するトレースから距離（Ｓ）だけ離間している。各トレースの長さ（Ｌ）は、トレースが、フレキシブル回路板１２０の表面に沿って、フレキシブル回路板１２０のそれぞれのビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０の縁からシールドトレース層４９０まで延びる長さである。

各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６がフレキシブルはんだマスクによって被覆されないように、第１の層６０２を通して延びる。また、シールドトレース層４９０が、第２の層６０４の一部分の上に形成され、シールドトレース層４９０は第１の層６０２を通して延びる。第３の誘電層６０６が第２の層６０４の下方に形成される。第３の層６０６は、およそ０．００２ミル～およそ０．００５ミルの深さ（Ｄ）を有し、３．０を上回る誘電率を有する材料で作成される。この材料は、限定はしないが、Rogerson MaterialのＲＯ ＸＴ８１００、又は、高周波数電気信号を隔離することが可能な任意の他の材料等である。

第４の層６０８が第３の層６０６の下方に形成される。第４の層６０８は信号戻り部及びシールドトレース部５０２を含む。信号戻り部及びシールドトレース部５０２の双方は、導電性材料、好ましくは金又は銅で作成される。第５の層６１０が、第４の層６０８上に形成される。第５の層６１０は、フレキシブルはんだマスク部及びシールドトレース層５０２部を有する。フレキシブルはんだマスク部は、第１の層６０２のフレキシブルはんだマスク部と同じ材料で作成される。代替的な一例において、フレキシブルはんだマスク部は、第１の層６０２のフレキシブルはんだマスクとは異なる材料から作成される。代替的な一例において、第２の信号戻り層（図示せず）は誘電性材料に位置決めしてもよい。

隣接するトレースによって生じるクロストークを排除するように、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６は、隣接するトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６に電気的に結合される。例示的な一例として、トレース４２２をトレース４２４に結合してもよい。動作中、第１の信号が第１のトレースに沿って送信され、逆極性を有する同一の信号が整合するトレースに沿って送信され、それにより、トレースがともに差動的に結合される。トレースがともに差動的に結合されるため、各トレースのインピーダンスは、トレースがどのように駆動されるかを決める。それに応じて、各組の整合するトレースのインピーダンスは略等しいものとする。

整合組のトレースにおける各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の物理特性は、各トレースを介して送信される送信信号及び戻り信号のために、整合するトレース間でインピーダンスを均衡させるように調整される。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６のインピーダンスは、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６を通して送信される各信号のために、各トレースの長さ（Ｌ）、幅（Ｗ）、高さ（Ｈ）、及び整合するトレース間の間隔（Ｓ）のうちの任意の１つ又は組合せを調整することにより調整される。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の高さ（Ｈ）は、およそ２ミル～およそ６ミルとしてもよく、隣接するトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６間の間隔（Ｓ）はおよそ３ミル～およそ１０ミルとしてもよい。

図４に戻ると、各トレースは、第１の部分４５４、４５６、４５８、４６０、４６２、４６４、４６６、及び４６８における可変の幅と、第２の部分４７０、４７２、４７４、４７６、４７８、４８０、及び４８２における略一定の幅とを有する。それに応じて、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の幅は、第１の部分４５４、４５６、４５８、４６０、４６２、４６４、４６６、及び４６８か若しくは第２の部分４７０、４７２、４７４、４７６、４７８、４８０、及び４８２のどちらかにおいて、又は、第１の部分４５４、４５６、４５８、４６０、４６２、４６４、４６６、及び４６８並びに第２の部分４７０、４７２、４７４、４７６、４７８、４８０、及び４８２の双方において、トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６の高さ（Ｈ）とともに調整される。それにより、整合組における各トレースは、整合するトレースが距離（Ｓ）だけ離間するとき、略同じインピーダンスを有する。

製造及び材料の非一貫性に起因して、各組の差動的に整合するトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６を通して駆動される信号は同一でない場合があるが、それにより、信号の一部が反射して戻り、コモンモード干渉が引き起こされる。いかなるコモンモード干渉も排除するように、整合組のトレースにおける各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６は、整合組におけるいかなるコモンモード干渉も排除するように調節されるコモンモードフィルターを有する。各フィルターは、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６のビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、又は４２０と、多層基板４０２の第４の層６０８とによって形成されるコンデンサーから構成される。各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０は、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０の周縁の回りで基板４０２の第２の層６０４及び第４の層６０８の上に形成される、金又は銅等の導電性材料層を有する。第１の層６０２上の導電性材料は、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０に対応するトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６に接続され、第４の層６０８上の導電性材料は、第４の層６０８の信号戻り部に接続される。各コンデンサーのサイズは、第２の層６０４及び第４の層６０８上の導電性材料間の距離によって決まる。それに応じて、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０上の導電性材料に対して第３の層６０６の深さを調整することにより、各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０の静電容量効果を調整することが可能になる。ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０と、第４の層６０８の戻り部とによって作り出されるコンデンサーは、およそ０．１ピコファラッド（ｐｆ）～およそ０．５ｐｆのサイズである。基板４０２の上面及び下面は、回路の動作を更に向上させるように、プラスチック絶縁層で被覆されてもよい。

各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０において作り出されるコンデンサーと、信号戻り層の特徴的なインダクタンスとの組合せにより、各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６のためのコモンモードフィルターが作り出される。トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６のインピーダンスに基づき、各コンデンサーの静電容量値を調整することにより、コモンモードノイズが大幅に低減し、それにより各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６上での信号処理が向上する。

図６Ｂは、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、又は４２０の断面概略図を示している。各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０は、第１の層６０２、第２の層６０４、第３の層６０６、第４の層６０８、及び第５の層６１０を通して形成される。第２の層６０４は、金又は銅等の導電性材料で作成されるとともに、各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０の外周を囲む。また、第２の層６０４は、各ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０を第２の層６０４のそれぞれのトレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６に接続する。第３の層６０６は図６Ａに記載するように誘電層として機能する。第４の層６０８は、第３の層６０６に形成されるとともに、信号戻り層として機能する。第５の層６１０も、同様に銅又は金等の導電性材料から作成されるとともに、第２の層６０２と同じようにビアの外周を同様に囲む。シール層（図示せず）も第５の層６１０上に形成してもよい。

第４の層６０８は、第２の層６０４から距離Ｄ１だけ、かつ第５の層６１０から第２の距離Ｄ２だけ離間する。第２の層６０４と、第３の誘電層６０６と、第４の戻り信号層６０８との組合せにより、およそ０．１ｐｆ～０．５ｐｆの静電容量値を有するコンデンサーが作り出される。第２の層６０４に対する第４の層６０８の距離Ｄ１を調整することにより、ビアコンデンサーの静電容量値が調整される。ビアがそれ自体の関連トレースを第４の戻り信号層６０８に接続するため、第２の層６０４と、第３の誘電層６０６と、第４の戻り信号層６０８との組合せによりコモンモードフィルターが形成される。このコモンモードフィルターは、製造プロセスの不全から生じる信号反射によって生じるいかなる干渉も除去する。ビアコンデンサーの静電容量値を調整することにより、コモンモードフィルターは、送信信号又は戻り信号の反射によって引き起こされる略全ての信号ノイズを排除するように調節してもよい。

図６Ｃは、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０の断面図の別の例を示している。第２の戻り信号層６１２が、第１の戻り信号層６０８と第５の層６１０との間の第３の層６０６に付加される。第２の戻り信号層６１２は、第１の信号層６０８に対して平行に延び、コモンモードフィルターのフィルター処理効果を向上させる。第１の戻り信号層６０８と第２の戻り信号層６１２との間の距離Ｄ３を調整することにより、第１の戻り信号層６０８と、第３の層６０６と、第２の戻り信号層６１２とによって形成される第２のコンデンサーがビアに作り出される。距離Ｄ３を調整することにより、第２のビアコンデンサーの値を、コモンモードフィルターの動作を向上させるように調整してもよい。さらに、本発明者らが突き止めたところでは、ビアに第２のコンデンサーを形成することにより、ＰＣＢ１０２の離間した端上でトレースを整合させることが可能になる。例示的な一例として、トレース４２２をトレース４３６に整合させてもよい。それに応じて、第２のコンデンサーを形成することにより、ＲＪ４５標準に従って位置決めされた複数対の信号線を実現することができる。

図７は、整合する送信トレース及び受信トレースを有するＲＪ４５ジャックの概略図を示している。各トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、又は４３６の高さ（Ｈ）、幅（Ｗ）、及び長さ（Ｌ）を調整することにより、送信線及び受信線をインピーダンス整合させることができる。ジャックの動作を向上させるように、逆極性を有する同一の高周波数信号が各対に沿って送信される。整合するトレースはシールドを介して結合されるため、これらの対は互いのコモンモードフィルターとして機能する。また、１つの信号を伝達することができない場合も、対応する逆の信号線は同一の信号を伝達する。整合するトレースがシールドに結合されたフィルターとして機能するため、高帯域幅伝送によって生じるノイズが信号からフィルターを通して除去される。さらに、送信線は受信線と整合するため、信号のフィルター処理はより高い正確性を伴って実行される。なぜなら、フィルターの基準点は、接地接続であるのではなく、信号自体であるからである。

図８は、差動的に均衡された対の信号線の概略図を示している。図が示すように、各トレースの特性は、前述した方法を用いて、第１のトレースのインピーダンスを第２のトレースのインピーダンスに整合させるように調整される。さらに、各ビアに形成されたコンデンサーは、戻り信号線がＰＣＢ１２０に埋め込まれているコモンモードフィルターを形成する。送信信号及び応答信号の双方の送信中に２つのトレースを差動的に均衡させることにより、十分に均衡された双方向通信用回路が達成される。

図９は、送信信号及び戻り信号のために整合するトレースを均衡させる方法の概略図を示している。ステップ９０２において、整合対のトレースにおける各トレースの物理特性をトレースのインピーダンスが略等しくなるように調整する。この物理特性は、各トレースの高さ、長さ、及び幅、並びに、整合組のトレースにおける各トレースを隔離する距離を含んでもよい。ステップ９０４において、第１の極性を有する第１の信号を整合組のトレースにおける第１のトレースに沿って送信する。第１の信号は、１０ギガヘルツ（「ＧＨｚ」）よりも高い周波数において動作する高周波数通信信号としてもよい。ステップ９０６において、第１の信号と略同一であるとともに第１の信号の極性とは逆の極性を有する第２の信号を、第１の信号と同時に、整合組のトレースの第２のトレース上に送信する。ステップ９０８において、第１の信号をトレースの始端及び終端において測定し、これらの２つの測定値を比較して、トレースの長さに沿って損失したデータ量を判定する。ステップ９１０において、測定した信号損失量に基づき、第１のトレース又は第２のトレースの少なくとも１つの物理特性を調整する。このプロセスは、信号損失量がおよそ１０デシベル（「ｄｂ」）未満になるまでステップ９０４に戻ってもよい。

ステップ９１２において、第３の信号を整合組のトレースの第２のトレース上に送信する。ステップ９１４において、第３の信号と略同一であるが第３の信号とは逆の極性を有する第４の信号を、第１のトレース上に送信する。ステップ９１６において、第３の信号をトレースの始端及び終端において測定し、これらの２つの測定値を比較して、トレースの長さに沿って損失したデータ量を判定する。ステップ９１８において、測定した信号損失量に基づき、第１のトレース又は第２のトレースの少なくとも１つの物理特性を調整する。このプロセスは、信号損失量がおよそ１０デシベル（「ｄｂ」）未満になるまでステップ９１２に戻ってもよい。別の例において、このプロセスは、第１の信号の信号損失が第３の信号損失に応じて行われる調整によって影響されないことを確実にするようにステップ９０４に戻ってもよい。

図１０は、ジャック１１０に位置決めされているＰＣＢ１２０を示している。ＰＣＢ１２０の基板４０２は、ＰＣＢ１２０の第１の部分がおよそ９０度の角度でＰＣＢ１２０の第２の部分に向くことを可能にする可撓性材料から作成される。それに応じて、ＰＣＢ１２０は、ビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０がジャックのピン２１０上に位置決めされ、トレース４２２、４２４、４２６、４２８、４３０、４３２、４３４、及び４３６がビア４０６、４０８、４１０、４１２、４１４、４１６、４１８、及び４２０からジャック用の接点パッドまで延びるように屈曲される。シールドタブ４８６及び４８８は、ＰＣＢ１２０に対しておよそ９０度の角度にあるように屈曲される。シールドタブ４８６及び４８８は、ジャックのジャックシールド１３０がシールドタブ４８６及び４８８に係合するようにジャックの側面に沿って位置決めされる。

フレキシブルＰＣＢ１２０は、フレキシブルＰＣＢ１２０の屈曲を可能にする任意のフレキシブルプラスチック基板を用いて実施してもよい。本明細書に記載するように、フレキシブルＰＣＢ１２０は、撓むか又は屈曲して、ＲＪ４５ジャック１１０の既存のフォームファクターに適合されるとともにジャックシールド１３０によってシールドされてもよい。例えば、フレキシブルＰＣＢ１２０は、ＲＪ４５ジャック１１０とジャックシールド１３０との間に配置して、ＲＪ４５ジャック１１０に取り付けてもよい。フレキシブルＰＣＢ１２０のシールドタブ４８６及び４８８は、フレキシブルＰＣＢ１２０上のフレックス回路に共通接続をもたらすようにジャックシールド１３０に取り付けてもよい。その場合、ＲＪ４５ジャック１１０の１組のピン２１０は、ＲＪ４５ジャック１１０が用いられる装置の回路板に電気的に結合されてもよい。

フレキシブルＰＣＢ１２０は、ジャックシールド１３０等の既存のエンクロージャーに対してより良好に嵌入するように、折り曲げられてＲＪ４５ジャック１１０の形状に適合するように構成されてもよい。例えば、開示される手法の１つの態様において、フレキシブルＰＣＢ１２０は、およそ９０度の角度でフレキシブルＰＣＢ１２０の中間セクションに向かって屈曲し、折り曲げられてジャックシールド１３０に入る。フレキシブルＰＣＢ１２０のシールドタブ４８６及び４８８は、ジャックシールド１３０上に折り曲げられて接触することになり、はんだ付けして、フレキシブルＰＣＢ１２０をジャックシールド１３０に固定してもよい。当業者であれば、ジャックシールド１３０内でのＲＪ４５ジャック１１０に対するフレキシブルＰＣＢ１２０の向きが本開示の種々の態様によって変化してもよいことを認識する。例えば、フレキシブルＰＣＢ１２０は、撓んで折り曲げられてジャックシールド１３０の他方の側面に入るように十分薄くてもよい。フレキシブルＰＣＢ１２０は、ジャックシールド１３０の下セクション３０４に全体的に沿うような形状にしてもよい。このとき、撓んで又は屈曲してジャックシールド１３０に入ることは必要とされない。

前述の詳細な説明は、単に、本開示のいくつかの例及び実施形態であり、開示された実施形態に対する数多くの変更を、本明細書における本開示の趣旨及び範囲から逸脱することなく本開示に従って行うことができる。したがって、前述の記載は、本開示の範囲を限定することを意図するものではなく、過度の負担を伴わずに当業者が本発明を実施するのに十分な開示を提供することを意図している。

図１１は、リジッド基板を備える高速通信用ジャックの１つの実施形態を示している。高速通信用ジャック１１００は、通信プラグ（図示せず）を受け入れるように構成されるジャックハウジング１１０２を備える。基板１３００は、ハウジングの下面に位置決めされ、したがって、設置されると、ピン１３０６は、ジャックが取り付けられる回路板と係合するように基板１３００から延びる。

図１２は、リジッドな高速通信用ジャック内の層の概略図である。基板１３００は、それぞれピンを収容するサイズの複数のビア（図示せず）を有する最上層１２０２と、上述した複数のインピーダンス整合トレースを有する第２の層１２０４と、第１の層１２０２のビアと同心に位置合わせされるビアを有する第３の層１２０６及び第４の層１２０８とを備える。第１の層１２０２は、限定はしないが、Rogers社の材料等の非導電性材料で作成される第１の中間層１２１０によって、第２の層１２０４から離隔される。第２の層１２０４は、第２の中間層１２１２によって第３の層１２０６から離隔され、第３の層１２０６と第４の層１２０８とは、第３の中間層１２１４によって離隔される。最上はんだマスク層１２１６は、第１の層１２０２の第１の中間層１２１０とは反対側に形成される。１つの実施形態において、第１の層１２０２、第２の層１２０４、第３の層１２０６及び第４の層１２０８は、１／４ｏｚの銅及び１／４ｏｚの仕上げ銀（finished silver）から構成される。１つの実施形態において、第１の中間層１２１０、第２の中間層１２１２及び第３の中間層１２１４は、Rogers社のＲ０４００３材料で作成される。別の実施形態において、第１の層１２０２は、接着剤によって第１の中間層１２１０に接着され、第２の層１２０４及び第３の層１２０６は、接着剤によって第２の中間層１２１２に接着され、第３の層１２０６及び第４の層１２０８は、接着剤によって第３の中間層１２１４に接着される。

図１３Ａは、高速通信用ジャックの側面図を示している。ジャックは、リジッド基板１３００と、接地部１３０２と、ソケット１３０４と、ソケット１３０４におけるピン１３０６とを備える。リジッド基板１３００は、図１２に記載される積層構造を有する。図１３Ｂは、リジッド基板１３００の上面図を示している。リジッド基板１３００は、ピン１３００６が基板１３０２を貫通するように、それぞれピン１３０６を収容するサイズの複数のピンビア１４０２を有する。リジッド基板は、基板１３００を貫通する複数の接地ビア１３１０を有する。

図１４Ａは、リジッド基板１３００の最上層１２０２を示している。最上層１２０２は、リジッド基板１３００の一端部に位置決めされているピンビア１４０２を有する。第１の層１２０２の表面は、接地面を形成するように導電性材料でコートされる。１つの実施形態において、その材料は、１／４ｏｚの銅及び１／４ｏｚの銀である。このコーティングは、各ピンビア１４０２の外周の周りの領域を除いて、第１の層１２０２の実質的に全表面を覆う。図１４Ｂは、リジッド基板１３００の第２の層１４０４を示している。第２の層１２０４は、導電性材料で被覆され、この被覆は、ピンビア１４０２の周りの領域及び各ピンビア１４０２から延びるトレース１４０６の周りの領域を除いて、第２の層１２０４の実質的に全表面を覆う。各トレース１４０６は、第１の部分１４０８及び第２の部分１４１０を有する。２つの隣接するトレースの第１の部分１４０８及び第２の部分１４１０の長さ、幅及び深さは、前述した技術のうちの任意のものを用いて、トレースがインピーダンス整合されるように調整される。１つの実施形態において、第２の層１２０４を被覆する材料は、１／４ｏｚの銅及び１／４ｏｚの銀である。

図１４Ｃは、リジッド基板１３００の第３の層１２０６を示している。第３の層１２０６は、ピンビア１４０２の領域を除いて、導電性材料で実質的に被覆される。１つの実施形態において、第２の層１２０４を被覆する材料は、１／４ｏｚの銅及び１／４ｏｚの銀である。図１４Ｄは、リジッド基板１３００の第４の層１２０８を示している。第４の層１２０８は、ピンビア１４０２の外周を除いて、導電性材料で被覆される。１つの実施形態において、第２の層１２０４を被覆する材料は、１／４ｏｚの銅及び１／４ｏｚの銀である。

図１５は、基板１３００の底面図である。ピン１３０６は、ピン１３０６が基板を貫通するように、ピンビア１４０２のそれぞれに挿入される。接地ビア１３１０のそれぞれには、基板１３００の底面を基板１３００の第１の層１２０２、第２の層１２０４、第３の層１２０６及び第４の層１２０８と接続するように、導電性材料が充填される。基板１３００の両端部において、２つの接地面１５０２が形成される。接地面１５０２は、接地面１５０２を基板の第１の層１２０２、第２の層１２０４、第３の層１２０６及び第４の層１２０８に接続するように、少なくとも２つの接地ビア１３０６にわたって形成される。ジャックハウジング１１０２が回路板（図示せず）に接続されると、接地面１５１０は、回路板上の対応する接地面に係合し、ジャックを回路板に接地する。

図１６は、基板１３００の上面図を示している。ソケット１３０４が、ピンビア１４０２に形成されている。各ソケットは、ジャックハウジング１１００に挿入される対応するプラグ内の導線に係合する導線（図示せず）に係合するサイズである。接地ビア１３１０に対応する接地ビア１３０１が、基板１３００の裏側にある。

本開示では、数量を特定しない語は、単数のもの及び複数のものの両方を含むように解釈されるべきである。逆に、複数の要素に対するいかなる言及も、適切である場合は、単数のものを含むものとする。

本明細書に開示される、本発明における好ましい実施形態に対する様々な変更及び修正は、当業者には明らかであろうと理解されるべきである。そのような変更及び修正は、本開示の趣旨及び範囲から逸脱することなく、かつその意図された利点を減らすことなく行われ得る。したがって、そのような変更及び修正は、添付の特許請求の範囲に含まれるものと解釈される。

Claims (19)

1. プラグを受け入れ、該プラグの対応する信号線にそれぞれ接続される複数のピンを有するポートを有するハウジングと、
   前記ハウジングを囲むシールドケースと、
   前記ハウジングにおけるリジッド回路板であって、
   基板と、
   各第１のビアが前記ハウジング上の前記複数のピンのうちひとつを収容するように構成される、前記基板を貫通する複数の第１のビアと、
   第２のビアの各々が導電性材料で充填された状態で前記基板を貫通し、前記基板の両端の接地面であって、第２のビアの各々を囲むような前記接地面を接続する第２のセットのビアと、
   各トレースが前記複数の第１のビアのうちの対応する１つから延びる、前記基板の中間層上の複数のトレースと、
   前記基板の前記中間層の第１の側にある第１のシールド層と、
   前記基板の前記中間層の第２の側にある第２のシールド層と、
   前記第２のシールド層に隣接する第３のシールド層と、
   を有する、リジッド回路板と、
   を備える、高速通信用ジャック。
   
2. 励起されるとき、前記複数のトレースの各トレースが、前記複数のトレースの隣接する第２のトレースに差動的に整合する、請求項１に記載のジャック。
3. 整合対のトレースにおける第１のトレースのインピーダンス値が、前記整合対のトレースにおける前記第２のトレースのインピーダンス値に略等しくなるように調整される、請求項２に記載のジャック。
4. トレース層と、誘電層に埋め込まれている戻り信号層とによって、コンデンサーが各第１のビアに形成される、請求項１に記載のジャック。
5. 前記戻り信号層と前記トレース層との間の距離が、前記コンデンサーがおよそ０．１ｐｆ～およそ０．５ｐｆの値を有するように調整される、請求項４に記載のジャック。
6. 整合組のトレースにおける各トレースの幅、高さ、又は長さが、前記第１のトレースのインピーダンスが前記第２のトレースのインピーダンスと整合するように調整される、請求項３に記載のジャック。
7. 第２のコンデンサーを形成するために、第２の戻り信号層が前記第１の戻り信号層の下方の前記誘電層に形成される、請求項４に記載のジャック。
8. 前記第２のコンデンサーの値を０．１ｐｆ～０．５ｐｆに調整するために、前記第１の信号層と前記第２の信号層との間の距離が調整される、請求項７に記載のジャック。
9. 前記第１のトレース及び前記第２のトレースのインピーダンスは、第１の信号が前記第１のトレース上に送信され、第２の信号が前記第２のトレース上に送信されるとき、前記トレースが整合するように調整される、請求項３に記載のジャック。
10. 前記コンデンサーと、前記トレースと、前記戻り信号層とが、前記整合組のトレースに対するコモンモードフィルターを形成する、請求項４に記載のジャック。
11. 前記コンデンサーの値は、前記コモンモードフィルターが前記整合するトレースからの信号の反射を防止するように調整される、請求項１０に記載のジャック。
12. 前記基板の前記第１のシールド層とは反対側に第２のシールドタブを備える、請求項１１に記載のジャック。
13. 前記トレースは金でめっきされる、請求項１に記載のジャック。
14. 前記基板は３．０よりも大きい誘電率を有する誘電性材料を含む、請求項１に記載のジャック。
15. プラグを受け入れ、該プラグの対応する信号線に接続される複数のピンを有するポートを有する標準ＲＪ４５ハウジングを備える高速通信用ジャックであって、該ジャックは、
    前記ハウジングを囲むシールドケースと、
    前記ハウジングの下部におけるリジッド回路板であって、
    基板と、
    各第１のビアが前記ハウジング上の前記複数のピンのうちひとつを収容するように構成される、前記基板を貫通する複数の第１のビアと、
    第２のビアの各々が導電性材料で充填された状態で前記基板を貫通し、前記基板の両端の接地面であって、第２のビアの各々を囲むような前記接地面を接続する第２のセットのビアと、
    各トレースが前記複数の第１のビアのうちの対応する１つから延びる、前記基板の中間層上の複数のトレースと、
    前記基板の前記中間層の第１の側にある第１のシールド層と、
    前記基板の前記中間層の第２の側にある第２のシールド層と、
    前記第２のシールド層に隣接する第３のシールド層と、
    を有する、リジッド回路板と、
    を備える、高速通信用ジャック。
    
16. 第１の接地層を形成することと、
    前記第１の層の片側に誘電性材料の第２の層を形成することと、
    前記第２の層の前記第１の層とは反対側にあるとともに導電性材料から作成される接地面を有する第３の層を形成することと、
    前記第３の層の前記第２の層とは反対側にあるとともに誘電性材料で作成される第４の層を形成すること、
    前記第４の層の前記第３の層とは反対側にあるとともに導電性材料で作成される接地面を有する第５の層を形成することと、
    前記第５の層の前記第４の層とは反対側に形成されるとともに誘電性材料で作成される第６の層を形成することと、
    前記第６層の前記第５の層とは反対側に形成されるとともに導電性材料で作成される接地面を有する第７の層を形成することと、
    前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を通して第１のビアを形成することと、
    第２のビアの各々が導電性材料で充填された状態で、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通し、第２のビアの各々を囲むような接地面を接続する第２のセットのビアを形成すること、
    を含み、前記第３の層は、各第１のビアから延びる複数のトレースを有する、高速通信用ジャックを形成する方法。
    
17. プラグを受け入れ、該プラグに対応する信号線にそれぞれ接続される複数の第１のピンを有するポートを有するハウジングと、
    前記ハウジングを囲むシールドケースと、
    前記ハウジングにおける多層リッジド回路板であって、
    第１の接地層と、
    前記第１の層の片側にある誘電性材料の第２の層と、
    前記第２の層の前記第１の層とは反対側にあるとともに導電性材料から作成される接地面を有する第３の層と、
    前記第３の層の前記第２の層とは反対側にあるとともに誘電性材料で作成される第４の層と、
    前記第４の層の前記第３の層とは反対側にあるとともに導電性材料で作成される接地面を有する第５の層と、
    前記第５の層の前記第４の層とは反対側に形成されるとともに誘電性材料で作成される第６の層と、
    前記第６の層の前記第５の層とは反対側に形成されるとともに導電性材料で作成される接地面を有する第７の層と、
    各第１のビアが前記複数のピンからひとつを収容するように構成される、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通する複数の第１のビアと、
    第２のビアの各々が導電性材料で充填された状態で、前記第１の層、前記第２の層、前記第３の層、前記第４の層、前記第５の層、前記第６の層及び前記第７の層を貫通し、第２のビアの各々を囲むような接地面を接続する第２のセットのビアと、
    を有する、多層リジッド回路板と、
    を備え、前記第３の層は、各第１のビアから延びる複数のトレースを有する、高速通信用ジャック。
    
    
18. 前記第１の層、前記第２の層、及び前記第３の層上の前記複数のトレースのうちの１つの組合せによって、コンデンサーが各第１のビアに形成される、請求項１７に記載のジャック。
19. 前記第２の層の深さは、各第１のビアにおける前記コンデンサーがおよそ０．１ｐｆ～およそ０．５ｐｆの値を有するように調整される、請求項１８に記載のジャック。

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