JP7024119B2

JP7024119B2 - Ｆｐｇａ回路、システム、設置方法及びコンピュータ可読媒体

Info

Publication number: JP7024119B2
Application number: JP2020560322A
Authority: JP
Inventors: 浩徐
Original assignee: 深▲セン▼市紫光同創電子有限公司
Priority date: 2019-05-29
Filing date: 2020-05-28
Publication date: 2022-02-22
Anticipated expiration: 2040-05-28
Also published as: WO2020239027A1; CN110347620A; JP2021529361A

Description

本願は、２０１９年０５月２９日に中国専利局に提出された、出願番号が２０１９１０４５９４５７．１であり、発明の名称が「ＦＰＧＡ回路及びシステム」である中国特許出願の優先権を主張するものであり、先願の内容をすべて組み込んでいる。

本発明は、集積回路設計分野に関するが、この限りではない。具体的には、ＦＰＧＡ（Ｆｉｅｌｄ－ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、フィールド・プログラマブル・ゲート・アレイ）回路、システム、設置方法及びコンピュータ可読媒体に関するが、この限りではない。

ＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ、ダブルデータレート同期式ダイナミックランダムアクセスメモリ）メモリにおいて、その入力データ及び出力データは、クロックの立ち上がりエッジ及び立ち下がりエッジと同期するため、読み取り及び書き込み操作においてデータをキャプチャするには、クロックと同じ周波数の双方向ＤＱＳ（ＤａｔａＳｔｒｏｂｅＳｉｇｎａｌ、データストローブ信号）信号が必要とされる。当該ＤＱＳ信号は、使用されていないときハイインピーダンス状態にあり、通常、ＤＱＳ－ＧＡＴＥ関連回路によりＤＱＳ信号ウィンドウを取得することにより正しいＤＱＳ信号を取得する。同時に、ＤＱＳ－ＧＡＴＥ検出回路が実際の使用においてＶＴ条件の変化に応じて遅延を動的に調整できることを保証するために、ＤＱＳ－ＧＡＴＥ回路は、送信されたＤＱＳウィンドウイネーブル信号をループにより出力し、再び入力する。ＤＱＳ信号とウィンドウ制御信号は異なるパスを通過してＤＱＳ－ＧＡＴＥ回路の内部に到達するので、両者のＶＴの変化により発生する遅延が完全に一致するわけがない。そのため、従来の補償方式では、ＤＱＳ信号とウィンドウ信号の相対位置がＶＴの変化により変化しないことを保証できない場合があり、その結果、インターフェースの動作が不安定になる。

本発明に係る実施例により提供されるＦＰＧＡ回路、システム、設置方法及びコンピュータ可読媒体は、データストローブ信号とウィンドウ信号との相対的な遅延の不確定によるＦＰＧＡＤＤＲインターフェースの動作が不安定になるという問題を解決することを目的とする。

本発明のある様態によれば、物理層と、物理層に接続されるデータストローブ信号ゲート制御回路と、データストローブ信号ゲート制御回路に接続されるデータストローブ信号ゲート制御遅延補償回路と、を含むＦＰＧＡ回路であって、物理層は、読取コマンドを外部メモリに送信するとともにウィンドウ制御信号を前記データストローブ信号ゲート制御回路に送信することにより、することにより、前記外部メモリが読み取り操作を完了したとき、データストローブ信号が前記データストローブ信号ゲート制御回路に出力され、前記ウィンドウ制御信号は、前記データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路を順に通過し、前記データストローブ信号ゲート制御遅延補償回路を通過した信号をターゲットウィンドウ信号とし、前記データストローブ信号ゲート制御遅延補償回路は、遅延回路と、前記遅延回路における任意の二つのデバイスの間に設けられるとともに異なるインピーダンス値により少なくとも２種類の遅延した通路を形成する補償通路と、を含み、前記データストローブ信号ゲート制御回路は、ターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対するターゲットウィンドウ信号の位置を調整するＦＰＧＡ回路が提供される。

好ましく、前記ＦＰＧＡ回路は、第１回路をさらに含み、物理層は、第１回路により読取コマンドを外部メモリに送信し、前記第１回路は、順に接続される第１入出力ロジックと、第１入出力モジュールと、第１パッドと、を含み、第１入出力ロジックは、物理層に接続され、第１パッドは、前記外部メモリに接続される。

好ましく、前記ＦＰＧＡ回路は、第２回路をさらに含み、前記第２回路は、前記外部メモリが読み取り操作を完了したときに前記外部メモリからフィードバックされる前記データストローブ信号を前記データストローブ信号ゲート制御回路に送信する。

好ましく、前記第２回路は、順に接続される第２パッドと、第２入出力モジュールと、第２入出力ロジックと、を含み、第２パッドは、外部メモリに接続され、第２入出力ロジックは、データストローブ信号ゲート制御回路に接続される。

好ましく、前記遅延回路は、順に接続される第３入出力ロジックと、第３入出力モジュールと、第３パッドと、第４パッドと、第４入出力モジュールと、第４入出力ロジックと、を含み、第３入出力ロジック及び第４入出力ロジックは、それぞれデータストローブ信号ゲート制御回路の両端に接続され、前記補償通路は、前記遅延回路における任意の二つの隣り合うデバイスの間に設けられる。

好ましく、前記補償通路は、第３パッドと第４パッドとの間に位置するように前記遅延回路に設けられる。

好ましく、前記補償通路は、並列に接続される少なくとも二つのサブ通路を含み、前記サブ通路の間には、異なるインピーダンスにより異なる遅延が形成される。

好ましく、前記補償通路は、並列に接続される四つのサブ通路を含み、前記サブ通路のインピーダンスは、それぞれ５０％、７５％、１００％、及び１２０％である。

好ましく、前記補償通路は、少なくとも一つのサブ通路を含み、前記サブ通路のインピーダンスは、調整可能なインピーダンスである。

好ましく、前記補償通路は、一つのサブ通路を含み、前記サブ通路のインピーダンスは、調整可能なインピーダンスである。前記サブ通路のインピーダンスの大きさを調節することにより、異なる遅延が形成される。

好ましく、前記データストローブ信号ゲート制御回路は、パラレルの前記ウィンドウ制御信号をシリアルのウィンドウ制御信号に変換するウィンドウ生成モジュールと、シリアルのウィンドウ制御信号の位置を調整するウィンドウ位置調整モジュールと、ターゲットウィンドウ制御信号とウィンドウ位置調整モジュールにより調整されたウィンドウ制御信号から一つの信号を選択してデータストローブ信号ゲート制御処理モジュールに出力する選択モジュールと、データストローブ信号及び選択モジュールにより選択された信号に対して論理演算を行うデータストローブ信号ゲート制御処理モジュールと、を含む。

好ましく、前記選択モジュールは、２入力セレクタを含む。

好ましく、前記２入力セレクタは、二つの入力信号から一つの入力信号を出力として選択する。

好ましく、前記ウィンドウ生成モジュールは、第１ターミナルが前記物理層に接続され、第２ターミナルが前記ウィンドウ位置調整モジュールに接続される。

好ましく、前記ウィンドウ位置調整モジュールの第２ターミナルは、それぞれ選択モジュールの第１ターミナル及び遅延回路の第３入出力ロジックに接続される。

好ましく、前記選択モジュールは、第１ターミナルが遅延回路の第３入出力ロジックに接続され、第２ターミナルが前記遅延回路の第４入出力ロジックに接続され、第３ターミナルが前記データストローブ信号ゲート制御処理モジュールに接続される。

好ましく、前記データストローブ信号ゲート制御処理モジュールの第１ターミナルは、前記選択モジュールの第３ターミナルに接続され、前記データストローブ信号ゲート制御処理モジュールの第１ターミナルは、第２回路の第２入出力ロジックに接続される。

本発明の他の様態によれば、ＦＰＧＡシステムが提供される。当該ＦＰＧＡシステムは、メモリと、上述したＦＰＧＡ回路と、を含み、前記メモリは、前記ＦＰＧＡ回路における物理層から送信された読取コマンドを受信し、読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力する。

本発明の他の様態によれば、上述したＦＰＧＡシステムに用いられるＦＰＧＡ回路設置方法が提供される。当該ＦＰＧＡシステムは、メモリと、上述したＦＰＧＡ回路と、を含み、ＦＰＧＡ回路は、物理層と、物理層に接続されるデータストローブ信号ゲート制御回路と、データストローブ信号ゲート制御回路に接続されるデータストローブ信号ゲート制御遅延補償回路と、を含む。当該方法は、物理層が読取コマンドを外部メモリに送信するとともに、ウィンドウ制御信号をＦＰＧＡ回路のデータストローブ信号ゲート制御回路に送信するステップと、ウィンドウ制御信号を、順に前記データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路に通過させることにより、ターゲットウィンドウ信号を取得するステップと、外部メモリが前記物理層から送信された読取コマンドを受信し、読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力するステップと、データストローブ信号ゲート制御回路がターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対するターゲットウィンドウ信号の位置を調整するステップと、を含む。

本発明の他の様態によれば、プロセッサにより実行されるプログラムコードを有するコンピュータ可読媒体が提供される。前記プログラムコードは、前記プロセッサに上述した方法を実行させる。

本発明の実施例によれば、ＦＰＧＡ回路、ＦＰＧＡシステム、回路設置方法、及びコンピュータ可読媒体が提供される。ＦＰＧＡ回路は、物理層と、物理層に接続されるデータストローブ信号ゲート制御回路と、データストローブ信号ゲート制御回路に接続されるデータストローブ信号ゲート制御遅延補償回路と、を含む。物理層は、外部メモリが読み取り操作を完了したとき、読取コマンドを外部メモリに送信するとともにウィンドウ制御信号をデータストローブ信号ゲート制御回路に送信することにより、データストローブ信号がデータストローブ信号ゲート制御回路に出力され、ウィンドウ制御信号は、データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路を順に通過し、データストローブ信号ゲート制御遅延補償回路を通過した信号をターゲットウィンドウ信号とし、データストローブ信号ゲート制御遅延補償回路は、遅延回路と、前記遅延回路における任意の二つのデバイスの間に設けられるとともに異なるインピーダンス値により少なくとも２種類の遅延した通路を形成する補償通路と、を含み、データストローブ信号ゲート制御回路は、ターゲットウィンドウ信号及び前記データストローブ信号に基づいて、データストローブ信号に対する前記ターゲットウィンドウ信号の位置を調整する。これにより、遅延補償回路に補償通路を設けることにより、遅延補償の柔軟性が向上し、ＦＰＧＡＤＤＲインターフェースの動作の安定性も向上する。

本発明の他の特徴及び対応する有益な効果は、本明細書の後半に記載されており、少なくとも一部の有益な効果が明細書の説明から明らかになることを理解されたい。

本発明の実施例１に係るＦＰＧＡ回路の構造ブロック図である。本発明の実施例１に係るＦＰＧＡシステムの構造ブロック図である。本発明の実施例に係るＦＰＧＡ回路設置方法のフローチャートである。本発明の実施例に係る記憶ユニットであり、記憶ユニットは、本発明の実施例に係るＦＰＧＡ回路設置方法を実行するためのプログラムコードを記憶又は保持する。

以下、本発明の目的、技術的解決策、及び利点をより明確に説明するために、図面を参照しながら、本発明の実施例をさらに詳しく説明する。ここで、記載される具体的な実施例は、本発明を説明するためのものに過ぎず、本発明を限定するものではない。

実施例１
本実施例によれば、ＦＰＧＡ回路が提供される。図１に示すように、当該回路は、物理層（ＰｈｙｓｉｃａｌＬａｙｅｒ、ＰＨＹ）１０１、物理層１０１に接続されるデータストローブ信号ゲート制御回路（ＤａｔａＳｔｒｏｂｅＳｉｇｎａｌＧＡＴＩＮＧ、ＤＱＳＧＡＴＩＮＧ）１０２と、データストローブ信号ゲート制御回路１０２に接続されるデータストローブ信号ゲート制御遅延補償回路１０３と、を含む。

物理層１０１は、読取コマンドを外部メモリに送信するとともにウィンドウ制御信号をデータストローブ信号ゲート制御回路１０２に送信し、前記ウィンドウ制御信号は、ＧＡＴＥウィンドウ制御信号であってもよい。

外部メモリが読み取り操作を完了したとき、データストローブ信号（ＤＱＳ信号）をデータストローブ信号ゲート制御回路１０２に出力する。ここで、外部メモリは、物理層１０１から送信された読取コマンドに基づいて、コマンドに対応する読み取り操作を実行する。

ウィンドウ制御信号は、データストローブ信号ゲート制御回路１０２、データストローブ信号ゲート制御遅延補償回路１０３を順に通過し、データストローブ信号ゲート制御遅延補償回路１０３を通過した信号をターゲットウィンドウ信号とする。ここで、データストローブ信号ゲート制御遅延補償回路１０３は、遅延回路１０３１と、補償通路１０３２と、を含む。補償通路１０３２は、遅延回路１０３１における任意の二つのデバイスの間に設けられるとともに異なるインピーダンス値により少なくとも２種類の遅延した通路を形成する。データストローブ信号ゲート制御遅延補償回路１０３は、データストローブ信号ゲート制御回路１０２から出発し、再びデータストローブ信号ゲート制御回路１０２に戻る回路であり、遅延回路１０３１と、補償通路１０３２と、を含む。ここで、補償通路１０３２は、遅延回路１０３１における任意の二つのデバイスの間に設けられるとともに、補償通路１０３２を通過するウィンドウ制御信号の遅延を調整して、ウィンドウ制御信号に対応するターゲットウィンドウ信号を取得するために、当該遅延回路１０３１の遅延への補償のみに用いられる。

データストローブ信号ゲート制御回路１０２は、ターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対するターゲットウィンドウ信号の位置を調整する。

ある実施例において、物理層１０１が読取コマンドを外部メモリに送信することは、物理層１０１が第１回路により読取コマンドを外部メモリに送信することを含む。第１回路は、順に接続される第１入出力ロジック（ＩｎＯｕｔＬｏｇｉｃ、ＩＯＬ）１１と、第１入出力モジュール（ＩｎＯｕｔＢｌｏｃｋ、ＩＯＢ）１２と、第１パッド（ＰＡＤ）１３と、を含む。第１入出力ロジック１１は、物理層１０１に接続され、第１パッド１３は、外部メモリに接続される。

ある実施例において、外部メモリが読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路１０２に出力することは、外部メモリが読み取り操作を完了したときに第２回路によりデータストローブ信号をデータストローブ信号ゲート制御回路１０２に出力することを含む。第２回路は、順に接続される第２パッド２３と、第２入出力モジュール２２と、第２入出力ロジック２１と、を含む。第２パッド２３は、外部メモリに接続され、第２入出力ロジック２１は、データストローブ信号ゲート制御回路１０２に接続される。

ある実施例において、遅延回路１０３１は、順に接続される第３入出力ロジック３１と、第３入出力モジュール３２と、第３パッド３３と、第４パッド４３と、第４入出力モジュール４２と、第４入出力ロジック４１と、を含んでもよい。ここで、第３入出力ロジック３１及び第４入出力ロジック４１は、それぞれデータストローブ信号ゲート制御回路１０２の両端に接続され、補償通路１０３２は、遅延回路１０３１における任意の二つの隣り合うデバイスの間に設けられる。

具体的には、補償通路１０３２は、遅延回路１０３１における第３パッド３３と第４パッド４３との間に設けられる。

ある実施例において、補償通路１０３２は、並列に接続される少なくとも二つのサブ通路を含み、サブ通路の間には、異なるインピーダンスにより異なる遅延が形成される。ここで、補償通路１０３２は、並列に接続される四つのサブ通路を含んでもよい。当該サブ通路のインピーダンスは、それぞれ５０％、７５％、１００％、及び１２０％である。

ある実施例において、補償通路１０３２は、少なくとも一つのサブ通路を含み、サブ通路のインピーダンスは、調整可能なインピーダンスである。上記は、二種類の補償通路１０３２の設置方式について説明した。そのうちの一つの設置方式とは、複数のサブ通路を並列に接続し、サブ通路において設置される異なるインピーダンスに応じて、異なるサブ通路にアクセスすることにより異なる遅延を実現する。そのうちの二つの設置方式とは、一つ以上のサブ通路を設置し、当該サブ通路のインピーダンスを調節できるように設置し、インピーダンスの大きさを調節することにより異なる遅延を実現する。

ある実施例において、データストローブ信号ゲート制御回路１０２は、パラレルの前記ウィンドウ制御信号をシリアルのウィンドウ制御信号に変換するウィンドウ生成モジュール１０２１と、シリアルのウィンドウ制御信号の位置を調整するウィンドウ位置調整モジュール１０２２と、ターゲットウィンドウ制御信号とウィンドウ位置調整モジュール１０２２により調整されたシリアルのウィンドウ制御信号から一つの信号を選択してデータストローブ信号ゲート制御処理モジュール（ＤＱＳＧＡＴＥ処理モジュール）１０２４に出力する選択モジュール（Ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸ選択モジュール）１０２３と、データストローブ信号及び選択モジュール１０２３により選択された信号に対して論理演算を行うとともに、ゲート制御及びフィルタリングを行った後のデータストローブ信号、すなわちＤＱＳ＿ＧＡＴＥＤ信号を出力するデータストローブ信号ゲート制御処理モジュール１０２４と、を含んでもよい。

ある実施例において、選択モジュール１０２３は、２入力セレクタを含む。２入力セレクタは、二つの入力信号から一つの入力信号を出力として選択する。本実施例において、２入力セレクタを採用すれば、選択要求に足りる。もちろん、当業者は、必要に応じて他の入力セレクタを選択してもよく、本実施例において特に限定されない。

ある様態としては、ウィンドウ生成モジュール１０２１は、第１ターミナルが物理層に接続され、第２ターミナルがウィンドウ位置調整モジュール１０２２に接続される。ウィンドウ位置調整モジュール１０２２の第２ターミナルは、それぞれ選択モジュール１０２３の第１ターミナル及び遅延回路の第３入出力ロジック３１に接続される。また、選択モジュール１０２３は、第１ターミナルが遅延回路の第３入出力ロジック３１に接続され、選択モジュール１０２３の第２ターミナルが遅延回路の第４入出力ロジック４１に接続され、第３ターミナルがデータストローブ信号ゲート制御処理モジュール１０２４に接続される。データストローブ信号ゲート制御処理モジュール１０２４の第１ターミナルは、選択モジュール１０２３の第３ターミナルに接続され、データストローブ信号ゲート制御処理モジュール１０２４の第１ターミナルは、第２回路の第２入出力ロジック２１に接続される。

本実施例により提供されるＦＰＧＡ回路は、物理層と、物理層に接続されるデータストローブ信号ゲート制御回路と、データストローブ信号ゲート制御回路に接続されるデータストローブ信号ゲート制御遅延補償回路と、を含む。物理層は、読取コマンドを外部メモリに送信するとともにウィンドウ制御信号をデータストローブ信号ゲート制御回路に送信する。外部メモリが読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力する。ウィンドウ制御信号は、データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路を順に通過し、データストローブ信号ゲート制御遅延補償回路を通過した信号をターゲットウィンドウ信号とする。ここで、データストローブ信号ゲート制御遅延補償回路は、遅延回路と、補償通路と、を含む。補償通路は、遅延回路における任意の二つのデバイスの間に設けられるとともに異なるインピーダンス値により少なくとも２種類の遅延した通路を形成する。データストローブ信号ゲート制御回路は、ターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対する前記ターゲットウィンドウ信号の位置を調整する。これにより、遅延補償回路に補償通路を設けることにより、遅延補償の柔軟性が向上し、ＦＰＧＡＤＤＲインターフェースの動作の安定性も向上する。

図２に示すように、本実施例によれば、ＦＰＧＡシステムが提供される。当該ＦＰＧＡシステム２０は、メモリ２１と、上述した実施例に係るＦＰＧＡ回路１０と、を含む。ここで、メモリ２１は、ＦＰＧＡ回路１０における物理層１０１から送信された読取コマンドを受信し、読み取り操作が完了されたとき、データストローブ信号をデータストローブ信号ゲート制御回路１０２に出力する。

図３に示すように、本実施例によれば、ＦＰＧＡシステムに用いられる回路設置方法が提供される。当該ＦＰＧＡシステムは、メモリと、ＦＰＧＡ回路と、を含む。ＦＰＧＡ回路は、物理層と、物理層に接続されるデータストローブ信号ゲート制御回路と、データストローブ信号ゲート制御回路に接続されるデータストローブ信号ゲート制御遅延補償回路と、を含む。当該回路設置方法は、ステップＳ３０１からステップＳ３０４を含む。

ステップＳ３０１において、物理層は、読取コマンドを外部メモリに送信するとともに、ウィンドウ制御信号をＦＰＧＡ回路のデータストローブ信号ゲート制御回路に送信する。

ステップＳ３０２において、ウィンドウ制御信号を、順にデータストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路に通過させることにより、ターゲットウィンドウ信号を取得する。

ステップＳ３０３において、外部メモリは、物理層から送信された読取コマンドを受信し、読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力する。

ステップＳ３０４において、データストローブ信号ゲート制御回路は、ターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対するターゲットウィンドウ信号の位置を調整する。

図４に示すように、本実施例によれば、コンピュータ可読記憶媒体が提供される。当該コンピュータ可読記憶媒体４１０は、情報（例えば、コンピュータ可読命令、データ構造、コンピュータプログラムモジュール又はその他のデータ）を記憶するための任意の方法又は技術において実施される揮発性又は非揮発性、取り外し可能又は取り外し不可能な媒体を含む。コンピュータ可読記憶媒体４１０は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ランダムアクセスメモリ）、ＲＯＭ（Ｒｅａｄ－ＯｎｌｙＭｅｍｏｒｙ、読み出し専用メモリ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅｒｅａｄｏｎｌｙｍｅｍｏｒｙ、電気的に消去、書き換え可能な読み取り専用メモリ）、フラッシュメモリ又はその他のメモリ技術、ＣＤ－ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｃＲｅａｄ－ＯｎｌｙＭｅｍｏｒｙ、コンパクトディスク読み出し専用メモリ）、デジタル多機能ディスク（ＤＶＤ）又はその他の光ディスクメモリ、磁気ボックス、磁気テープ、磁気ディスク記憶装置又はその他の磁気記憶システム、或いは必要な情報を記憶可能であるとともに、コンピュータからアクセス可能なその他の媒体を含むが、この限りではない。

本実施例において、コンピュータ可読記憶媒体４１０は、一つ又は複数のコンピュータプログラム４１１を記憶することに用いられ、記憶される一つ又は複数のコンピュータプログラム４１１は、プロセッサにより実行される。これにより、上述した各実施例におけるＦＰＧＡ設置方法が実現される。

本実施例によれば、コンピュータプログラム４１１（コンピュータソフトウェアとも呼ばれる）が提供される。当該コンピュータプログラム４１１は、コンピュータ可読媒体に記憶され、コンピューティング可能なシステムにより実行される。これにより、上述した各実施例中におけるＦＰＧＡ設置方法が実現される。

本実施例によれば、コンピュータプログラム製品がさらに提供される。当該コンピュータプログラム製品は、コンピュータ可読システムを含む。当該コンピュータ可読システムには、上述したコンピュータプログラムが記憶される。本実施例において、当該コンピュータ可読システムは、上述したコンピュータ可読記憶媒体を含んでもよい。

当業者が理解できるように、上記に開示された方法における全部又は一部のステップ、システム、システムにおける機能モジュール／ユニットは、ソフトウェア（コンピューティングシステムにより実行可能なコンピュータプログラムコードで実現される）、ファームウェア、ハードウェア及びそれらの適切な組み合わせとして実施される。ハードウェアの実施様態において、上記の説明で説明した機能モジュール/ユニット間の分割は、必ずしも物理コンポーネントの分割に対応しているわけではない。例えば、一つの物理コンポーネントが複数の機能を持つことも、一つの機能又はステップが複数の物理コンポーネントによって連携して実行されることもある。一部又はすべての物理コンポーネントは、中央処理装置、デジタル信号プロセッサ、又はマイクロプロセッサなどのプロセッサによって実行されるソフトウェア、ハードウェア、又は特定用途向け集積回路などの集積回路として実行される。

さらに、当業者に知られているように、通信媒体は、通常、コンピュータ可読指令、データ構造、コンピュータプログラムモジュール又はキャリア波その他の伝送メカニズムなどの変調データ信号における他のデータを含み、任意の情報配信媒体を含んでもよい。したがって、本発明は、いずれのハードウェアとソフトウェアの特定の組み合わせにも限定されない。

上記の内容は、具体的な実施様態に基づいて本発明の実施例をさらに詳しく説明したものであり、本発明の具体的な実施がこれらの説明に限定されると考えることはできない。当業者は、本発明の精神から逸脱しない限り、若干の改良及び修正を加えることができる。これらの改良及び修正も本発明の保護の範囲と見なされる。

Claims

物理層と、前記物理層に接続されるデータストローブ信号ゲート制御回路と、前記データストローブ信号ゲート制御回路に接続される遅延補償回路と、を含むＦＰＧＡ回路であって、
前記物理層は、読取コマンドを外部メモリに送信するとともにウィンドウ制御信号を前記データストローブ信号ゲート制御回路に送信することにより、前記外部メモリが読み取り操作を完了したとき、前記外部メモリは、データストローブ信号を前記物理層を経由することなく、前記データストローブ信号ゲート制御回路に出力し、
前記ウィンドウ制御信号は、前記データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路を順に通過し、前記データストローブ信号ゲート制御遅延補償回路を通過した信号をターゲットウィンドウ信号とし、前記データストローブ信号ゲート制御遅延補償回路は、遅延回路と、前記遅延回路における任意の二つのデバイスの間に設けられるとともに異なるインピーダンス値により少なくとも２種類の遅延した通路を形成する補償通路と、を含み、
前記データストローブ信号ゲート制御回路は、ターゲットウィンドウ信号及び前記データストローブ信号に基づいて、前記データストローブ信号に対する前記ターゲットウィンドウ信号の位置を調整する
ことを特徴とするＦＰＧＡ回路。
請求項１に記載のＦＰＧＡ回路であって、
第１回路をさらに含み、
前記物理層は、前記第１回路により読取コマンドを前記外部メモリに送信し、
前記第１回路は、順に接続される第１入出力ロジックと、第１入出力モジュールと、第１パッドと、を含み、
第１入出力ロジックは、前記物理層に接続され、
前記第１パッドは、前記外部メモリに接続される
ことを特徴とするＦＰＧＡ回路。
請求項１に記載のＦＰＧＡ回路であって、
第２回路をさらに含み、
前記第２回路は、前記外部メモリが読み取り操作を完了したときに前記外部メモリからフィードバックされる前記データストローブ信号を前記データストローブ信号ゲート制御回路に送信する
ことを特徴とするＦＰＧＡ回路。
請求項３に記載のＦＰＧＡ回路であって、
前記第２回路は、順に接続される第２パッドと、第２入出力モジュールと、第２入出力ロジックと、を含み、
前記第２パッドは、前記外部メモリに接続され、
前記第２入出力ロジックは、前記データストローブ信号ゲート制御回路に接続される
ことを特徴とするＦＰＧＡ回路。
請求項１に記載のＦＰＧＡ回路であって、
前記遅延回路は、順に接続される第３入出力ロジックと、第３入出力モジュールと、第３パッドと、第４パッドと、第４入出力モジュールと、第４入出力ロジックと、を含み、
前記第３入出力ロジック及び第４入出力ロジックは、それぞれ前記データストローブ信号ゲート制御回路の両端に接続され、
前記補償通路は、前記遅延回路における任意の二つの隣り合うデバイスの設けられる、
ことを特徴とするＦＰＧＡ回路。
請求項５に記載のＦＰＧＡ回路であって、
前記補償通路は、前記第３パッドと前記第４パッドとの間に位置するように前記遅延回路に設けられる
ことを特徴とするＦＰＧＡ回路。
請求項１から６のいずれか一項に記載のＦＰＧＡ回路であって、
前記補償通路は、並列に接続される少なくとも二つのサブ通路を含み、
前記サブ通路の間には、異なるインピーダンスにより異なる遅延が形成される
ことを特徴とするＦＰＧＡ回路。
請求項７に記載のＦＰＧＡ回路であって、
前記補償通路は、並列に接続される四つのサブ通路を含み、
前記サブ通路のインピーダンスは、それぞれ５０％、７５％、１００％、及び１２０％である
ことを特徴とするＦＰＧＡ回路。
請求項１から６のいずれか一項に記載のＦＰＧＡ回路であって、
前記補償通路は、少なくとも一つのサブ通路を含み、
前記サブ通路のインピーダンスは、調整可能なインピーダンスである
ことを特徴とするＦＰＧＡ回路。
請求項１から６のいずれか一項に記載のＦＰＧＡ回路であって、
前記補償通路は、一つのサブ通路を含み、
前記サブ通路のインピーダンスは、調整可能なインピーダンスである
ことを特徴とするＦＰＧＡ回路。
請求項１から６のいずれか一項に記載のＦＰＧＡ回路であって、
前記データストローブ信号ゲート制御回路は、
パラレルの前記ウィンドウ制御信号をシリアルのウィンドウ制御信号に変換するウィンドウ生成モジュールと、
シリアルの前記ウィンドウ制御信号の位置を調整するウィンドウ位置調整モジュールと、
ターゲットウィンドウ制御信号と前記ウィンドウ位置調整モジュールにより調整されたシリアルのウィンドウ制御信号から一つの信号を選択してデータストローブ信号ゲート制御処理モジュールに出力する選択モジュールと、
前記データストローブ信号及び前記選択モジュールにより選択された信号に対して論理演算を行うデータストローブ信号ゲート制御処理モジュールと、を含む
ことを特徴とするＦＰＧＡ回路。
請求項１１に記載のＦＰＧＡ回路であって、
前記選択モジュールは、２入力セレクタを含む
ことを特徴とするＦＰＧＡ回路。
請求項１２に記載のＦＰＧＡ回路であって、
前記２入力セレクタは、二つの入力信号から一つの入力信号を出力として選択する
ことを特徴とするＦＰＧＡ回路。
請求項１１に記載のＦＰＧＡ回路であって、
前記ウィンドウ生成モジュールは、第１ターミナルが前記物理層に接続され、第２ターミナルが前記ウィンドウ位置調整モジュールに接続される
ことを特徴とするＦＰＧＡ回路。
請求項１１に記載のＦＰＧＡ回路であって、
前記ウィンドウ位置調整モジュールの第２ターミナルは、それぞれ選択モジュールの第１ターミナル及び遅延回路の第３入出力ロジックに接続される
ことを特徴とするＦＰＧＡ回路。
請求項１１に記載のＦＰＧＡ回路であって、
前記選択モジュールは、第１ターミナルが前記遅延回路の第３入出力ロジックに接続され、第２ターミナルが前記遅延回路の第４入出力ロジックに接続され、第３ターミナルが前記データストローブ信号ゲート制御処理モジュールに接続される
ことを特徴とするＦＰＧＡ回路。
請求項１１に記載のＦＰＧＡ回路であって、
前記データストローブ信号ゲート制御処理モジュールの第１ターミナルは、前記選択モジュールの第３ターミナルに接続され、
前記データストローブ信号ゲート制御処理モジュールの第１ターミナルは、第２回路の第２入出力ロジックに接続される
ことを特徴とするＦＰＧＡ回路。
メモリと、請求項１から１７のいずれか一項に記載のＦＰＧＡ回路と、を含むＦＰＧＡシステムであって、
前記メモリは、前記ＦＰＧＡ回路における物理層から送信された読取コマンドを受信し、読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力する
ことを特徴とするＦＰＧＡシステム。
請求項１８に記載のＦＰＧＡシステムに用いられる回路設置方法であって、
前記物理層が読取コマンドを外部メモリに送信するとともに、ウィンドウ制御信号をＦＰＧＡ回路のデータストローブ信号ゲート制御回路に送信するステップと、
ウィンドウ制御信号を、順に前記データストローブ信号ゲート制御回路、及びデータストローブ信号ゲート制御遅延補償回路に通過させることにより、ターゲットウィンドウ信号を取得するステップと、
外部メモリが前記物理層から送信されたた読取コマンドを受信し、読み取り操作を完了したとき、データストローブ信号をデータストローブ信号ゲート制御回路に出力するステップと、
データストローブ信号ゲート制御回路がターゲットウィンドウ信号及びデータストローブ信号に基づいて、データストローブ信号に対するターゲットウィンドウ信号の位置を調整するステップと、を含む、
ことを特徴とするＦＰＧＡ回路設置方法。
プログラムコードが記憶されるコンピュータ可読媒体であって、
前記プログラムコードは、プロセッサにおいて請求項１９に記載の方法が実行されるように用いられる
ことを特徴とするコンピュータ可読媒体。