JP7013360B2 - 情報処理装置、情報処理方法、およびプログラム - Google Patents
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Description
なお、上記実施の形態では、情報処理の手順の説明時に、変更部12Fが変更処理を実行しない形態を、一例として示した。
なお、上記実施の形態では、決定部12Dは、導出部12Cが導出したメモリアクセス特性42Bが第1閾値より大きい場合、第2アクセス方式を決定する形態を説明した。また、決定部12Dは、該メモリアクセス特性42Bが第1閾値以下の場合、第1アクセス方式を決定する形態を説明した。
12 処理回路
12A 取得部
12B 学習部
12C 導出部
12D 決定部
12E 実行部
12F 変更部
14 記憶部
14A 第1記憶部
14B 第2記憶部
20 予測モデル
Claims (11)
- 処理回路の動作統計情報を取得する取得部と、
前記動作統計情報から前記処理回路のメモリアクセス特性を導出するための予測モデルに基づいて、取得した前記動作統計情報から前記メモリアクセス特性を導出する導出部と、
導出した前記メモリアクセス特性に基づいて、第1記憶部より前記処理回路によるアクセス速度が遅い第2記憶部のデータを前記第1記憶部へ転送し、前記第1記憶部内の該データにアクセスする第1アクセス方式、または、前記第2記憶部内のデータにアクセスする第2アクセス方式、の何れかのアクセス方式を決定する決定部と、
前記動作統計情報と前記メモリアクセス特性との対応を示す教師データを複数含む教師データセットを用いて、前記予測モデルを学習する学習部と、
を備え、
前記教師データは、アプリケーションの命令単位ごとの、前記動作統計情報と前記メモリアクセス特性との対応を示し、
前記学習部は、学習用のアプリケーションを少なくとも2回実行し、一方の回の該アプリケーションの実行によって前記動作統計情報を取得し、他方の回の該アプリケーションの実行によって前記メモリアクセス特性を取得し、該アプリケーションの命令単位ごとに、取得した前記動作統計情報と取得した前記メモリアクセス特性との対応を示す前記教師データを生成する、
情報処理装置。 - 決定された前記アクセス方式に応じて、前記データの前記第2記憶部から前記第1記憶部への転送および前記第1記憶部内の該データへのアクセス、または、前記第2記憶部内のデータへのアクセス、を実行する実行部、
を備える請求項1に記載の情報処理装置。 - 前記動作統計情報は、
前記処理回路が実行中のアプリケーションに割当てられた物理メモリサイズ、および、TLB(Translation Lookaside Buffer)ミスに関する動作統計情報、の少なくとも一方を含む、
請求項1または請求項2に記載の情報処理装置。 - 前記メモリアクセス特性は、
前記処理回路が単位期間あたりに使用したメモリサイズを示す、
請求項1~請求項3の何れか1項に記載の情報処理装置。 - 前記決定部は、
導出した前記メモリアクセス特性が第1閾値より大きい場合、前記第2アクセス方式を決定し、該メモリアクセス特性が前記第1閾値以下の場合、前記第1アクセス方式を決定する、
請求項4に記載の情報処理装置。 - 第1閾値は、前記処理回路が利用可能な、前記第1記憶部のサイズ以上の値である、請求項5に記載の情報処理装置。
- 前記決定部は、
取得した前記動作統計情報に関する1または複数のアプリケーションの各々に割当てられた物理メモリサイズの合計値に対する、前記メモリアクセス特性の比率が、第2閾値より大きい場合、前記第2アクセス方式を決定し、前記第2閾値以下の場合、前記第1アクセス方式を決定する、
請求項1~請求項3の何れか1項に記載の情報処理装置。 - 前記第2閾値は、前記合計値のN分の1である(Nは、2以上の整数)、請求項7に記載の情報処理装置。
- 前記第1アクセス方式を決定した場合、
前記第1記憶部の利用可能なメモリサイズを変更する変更部、
を備える、請求項1~請求項8の何れか1項に記載の情報処理装置。 - コンピュータによって実行される情報処理方法であって、
処理回路の動作統計情報を取得するステップと、
前記動作統計情報から前記処理回路のメモリアクセス特性を導出するための予測モデルに基づいて、取得した前記動作統計情報から前記メモリアクセス特性を導出する導出ステップと、
導出した前記メモリアクセス特性に基づいて、第1記憶部より前記処理回路によるアクセス速度が遅い第2記憶部のデータを前記第1記憶部へ転送し、前記第1記憶部内の該データにアクセスする第1アクセス方式、または、前記第2記憶部内のデータにアクセスする第2アクセス方式、の何れかのアクセス方式を決定する決定ステップと、
前記動作統計情報と前記メモリアクセス特性との対応を示す教師データを複数含む教師データセットを用いて、前記予測モデルを学習する学習ステップと、
を含み、
前記教師データは、アプリケーションの命令単位ごとの、前記動作統計情報と前記メモリアクセス特性との対応を示し、
前記学習ステップは、学習用のアプリケーションを少なくとも2回実行し、一方の回の該アプリケーションの実行によって前記動作統計情報を取得し、他方の回の該アプリケーションの実行によって前記メモリアクセス特性を取得し、該アプリケーションの命令単位ごとに、取得した前記動作統計情報と取得した前記メモリアクセス特性との対応を示す前記教師データを生成する、
情報処理方法。 - 処理回路の動作統計情報を取得するステップと、
前記動作統計情報から前記処理回路のメモリアクセス特性を導出するための予測モデルに基づいて、取得した前記動作統計情報から前記メモリアクセス特性を導出する導出ステップと、
導出した前記メモリアクセス特性に基づいて、第1記憶部より前記処理回路によるアクセス速度が遅い第2記憶部のデータを前記第1記憶部へ転送し、前記第1記憶部内の該データにアクセスする第1アクセス方式、または、前記第2記憶部内のデータにアクセスする第2アクセス方式、の何れかのアクセス方式を決定する決定ステップと、
前記動作統計情報と前記メモリアクセス特性との対応を示す教師データを複数含む教師データセットを用いて、前記予測モデルを学習する学習ステップと、
をコンピュータに実行させるためのプログラムであって、
前記教師データは、アプリケーションの命令単位ごとの、前記動作統計情報と前記メモリアクセス特性との対応を示し、
前記学習ステップは、学習用のアプリケーションを少なくとも2回実行し、一方の回の該アプリケーションの実行によって前記動作統計情報を取得し、他方の回の該アプリケーションの実行によって前記メモリアクセス特性を取得し、該アプリケーションの命令単位ごとに、取得した前記動作統計情報と取得した前記メモリアクセス特性との対応を示す前記教師データを生成する、
プログラム。
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US11449346B2 (en) * | 2019-12-18 | 2022-09-20 | Advanced Micro Devices, Inc. | System and method for providing system level sleep state power savings |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007513437A (ja) | 2003-12-31 | 2007-05-24 | インテル・コーポレーション | メモリ管理に対する動的なパフォーマンスモニタリングベースのアプローチ |
JP2010157218A (ja) | 2008-12-29 | 2010-07-15 | John Rudelic | 不揮発性メモリに置き換えるためにramメモリオブジェクトをプロファイルする方法及び装置 |
JP2017138852A (ja) | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置、記憶装置およびプログラム |
JP2018156573A (ja) | 2017-03-21 | 2018-10-04 | 東芝メモリ株式会社 | メモリ装置および情報処理システム |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10528489B2 (en) * | 2018-02-28 | 2020-01-07 | Micron Technology, Inc. | Multiple memory type memory module systems and methods |
US10846004B2 (en) * | 2018-05-03 | 2020-11-24 | Mediatek Inc. | Memory management system and memory management method for dynamic memory management by monitoring whether memory is accessed and predicting when memory is to be accessed |
US10817426B2 (en) * | 2018-09-24 | 2020-10-27 | Arm Limited | Prefetching techniques |
US11455392B2 (en) * | 2018-11-01 | 2022-09-27 | Intel Corporation | Methods and apparatus of anomalous memory access pattern detection for translational lookaside buffers |
-
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-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007513437A (ja) | 2003-12-31 | 2007-05-24 | インテル・コーポレーション | メモリ管理に対する動的なパフォーマンスモニタリングベースのアプローチ |
JP2010157218A (ja) | 2008-12-29 | 2010-07-15 | John Rudelic | 不揮発性メモリに置き換えるためにramメモリオブジェクトをプロファイルする方法及び装置 |
JP2017138852A (ja) | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置、記憶装置およびプログラム |
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