JP7011946B2 - Wiring board - Google Patents
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Description
本開示は、微細配線を有する配線基板に関するものである。 The present disclosure relates to a wiring board having fine wiring.
現在、微細な配線導体が絶縁層に高密度に位置する配線基板が開発されている。このような配線基板は、サーバーやスーパーコンピューター等に代表される高機能な電子機器に用いられる。なお、このような配線基板に用いられる絶縁層は、絶縁樹脂と絶縁樹脂中に分散して位置する絶縁粒子とを含んでいる。 Currently, wiring boards in which fine wiring conductors are located at high density in the insulating layer are being developed. Such wiring boards are used in high-performance electronic devices such as servers and supercomputers. The insulating layer used for such a wiring board contains an insulating resin and insulating particles dispersed and located in the insulating resin.
配線基板の配線導体は、特に高周波信号を効率良く伝送する上では、配線導体の表面が平坦状であることが望まれる。一方で、配線導体と絶縁層とを強く密着させる上では、絶縁樹脂を粗面化することが望まれる。しかしながら、上述のような配線基板に用いられる絶縁層は、配線基板の熱膨張率を抑えて配線導体の断線を防ぐために高密度に分散された絶縁粒子を有している場合がある。このような場合、絶縁粒子による凹凸の影響を抑えるために絶縁樹脂の粗面化を小さくすると配線導体の密着強度が低下してしまう。一方で、密着強度を上げるために絶縁樹脂の粗面化を大きくすると配線導体の表面の凹凸が大きくなり高周波信号の伝送特性が低下してしまう。このように、伝送特性と密着性とを両立させることが困難になる虞がある。 It is desirable that the wiring conductor of the wiring board has a flat surface, particularly in order to efficiently transmit high frequency signals. On the other hand, in order to strongly adhere the wiring conductor and the insulating layer, it is desirable to roughen the insulating resin. However, the insulating layer used for the wiring board as described above may have insulating particles dispersed at high density in order to suppress the thermal expansion rate of the wiring board and prevent the wiring conductor from being broken. In such a case, if the roughening of the insulating resin is reduced in order to suppress the influence of the unevenness caused by the insulating particles, the adhesion strength of the wiring conductor is lowered. On the other hand, if the roughening of the insulating resin is increased in order to increase the adhesion strength, the unevenness of the surface of the wiring conductor becomes large and the transmission characteristic of the high frequency signal deteriorates. As described above, it may be difficult to achieve both transmission characteristics and adhesion.
本開示の配線基板は、凹凸を含む表面を有する第1絶縁層と、凹凸を含む表面を有しているとともに、第1絶縁層に積層されており第1絶縁層と同じ種類の絶縁材料を持つ第2絶縁層と、第1絶縁層および第2絶縁層に、それぞれ40~80wt%の割合で含まれており、表面の一部分が第1絶縁層の表面および第2絶縁層の表面に露出している部分露出粒子を含む複数の絶縁粒子と、第1絶縁層の表面から表層内にわたり位置している第1下地金属層と、第2絶縁層の表面から表層内にわたり位置している第2下地金属層と、第1下地金属層表面に位置している第1配線導体と、第2下地金属層表面に位置している第2配線導体と、を有しており 、第1絶縁層の表面において第1配線導体が位置する領域の
部分露出粒子による凹凸の第1高低差よりも、第2絶縁層の表面において第2配線導体が位置する領域の部分露出粒子による凹凸の第2高低差の方が小さく、第2高低差は、絶縁粒子の平均粒径の2/5以下であり、第1絶縁層の表面に占める部分露出粒子の露出部分の面積割合が20~30%および第2絶縁層の表面に占める部分露出粒子の露出部分の面積割合が5~12%であることを特徴とするものである。
The wiring board of the present disclosure has a first insulating layer having a surface including irregularities and a surface including irregularities, and is laminated on the first insulating layer to provide the same type of insulating material as the first insulating layer. The second insulating layer, the first insulating layer, and the second insulating layer each contain 40 to 80 wt%, and a part of the surface is exposed on the surface of the first insulating layer and the surface of the second insulating layer. A plurality of insulating particles including partially exposed particles, a first base metal layer located from the surface of the first insulating layer to the inside of the surface layer, and a second base metal layer located from the surface of the second insulating layer to the inside of the surface layer. It has two base metal layers, a first wiring conductor located on the surface of the first base metal layer, and a second wiring conductor located on the surface of the second base metal layer, and has a first insulating layer. In the area where the first wiring conductor is located on the surface of
The second height difference of the unevenness due to the partially exposed particles is smaller than the first height difference of the unevenness due to the partially exposed particles in the region where the second wiring conductor is located on the surface of the second insulating layer. The average particle size of the insulating particles is 2/5 or less, the area ratio of the exposed portion of the partially exposed particles on the surface of the first insulating layer is 20 to 30%, and the partially exposed particles occupying the surface of the second insulating layer. It is characterized in that the area ratio of the exposed portion is 5 to 12% .
本開示の配線基板によれば、高周波信号の伝送特性および配線導体と絶縁層との密着性に優れた配線基板を提供することができる。 According to the wiring board of the present disclosure, it is possible to provide a wiring board having excellent transmission characteristics of a high frequency signal and adhesion between a wiring conductor and an insulating layer.
次に、本開示の配線基板を、図1~図4を基にして説明する。配線基板20は、コア用絶縁層1と、ビルドアップ用絶縁層2と、絶縁粒子3と、下地金属層4と、配線導体5と、ソルダーレジスト6とを有している。配線基板20は、例えば上面に高機能集積回路Sおよび複数の広帯域メモリMが搭載される。
Next, the wiring board of the present disclosure will be described with reference to FIGS. 1 to 4. The
コア用絶縁層1は、例えば補強用のガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等を含浸させた絶縁材料を含んでいる。コア用絶縁層1は、配線基板20における補強用の支持体としての機能を有している。コア用絶縁層1は、上下に貫通する複数のスルーホール7を有している。コア用絶縁層1の厚みは、例えば200~1200μmに設定されている。スルーホール7の径は、例えば50~200μmに設定されている。配線基板20は、平面視で四角形状の平板状である。また、配線基板20の1辺の長さは20~80mm、厚みが0.3~1.6mm程度である。
The
コア用絶縁層1は、強化用のガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させたプリプレグを複数積層して加熱下でプレス加工を行うことで平板状に形成される。スルーホール7は、コア用絶縁層1に、ドリル加工、レーザー加工またはブラスト加工等の処理を行うことで形成される。コア用絶縁層1の上下表面の配線導体5同士が、スルーホール7内の配線導体5を介して電気的に接続される。
The
ビルドアップ用絶縁層2は、第1絶縁層2aおよび第2絶縁層2bを含んでいる。コア用絶縁層1の上側にある第1絶縁層2aの上面には、主に高機能集積回路Sと配線基板20下面に位置する配線導体5とをつなぐための配線導体5が位置している。コア用絶縁層1の上側にある第2絶縁層2bの上面には、高機能集積回路Sと広帯域メモリMとをつなぐための配線導体5が位置している。第1絶縁層2aおよび第2絶縁層2bは、それぞれ凹凸を含む表面を有している。
The build-up insulating
第1絶縁層2aおよび第2絶縁層2bは、例えばエポキシ樹脂やフェノール樹脂やシアネートエステル等の同じ種類の絶縁材料を含んでいる。これにより、第1絶縁層2aと第2絶縁層2bとの間で、熱伸縮差を抑制することが可能になり、配線基板20の反りの抑制等に有利である。なお、同じ種類とは、基本的には第1絶縁層2aと第2絶縁層2bが同一の樹脂組成物のことを指す。ただし、上記樹脂を主成分とするネットワークポリマーが形成可能な組み合わせであればよい。このようなネットワークポリマーからなるいずれか1つの組み合わせであればよい。
The first
ビルドアップ用絶縁層2は、コア用絶縁層1の上下面において、後述する配線導体5を被覆しており、互いに隣接する配線導体5同士の絶縁性を確保する機能を有している。また、ビルドアップ用絶縁層2は、配線導体5を底面とする複数のビアホール8を有している。ビアホール8は、第1絶縁層2aに位置する第1ビアホール8a、および第2絶縁層2bに位置する第2ビアホール8bを有している。
The build-up insulating
第1絶縁層2aの厚みは、例えば30~40μmに設定されている。第1絶縁層2aは、配線導体5を底面とする複数の第1ビアホール8aを有している。第1ビアホール8aの径は、例えば30~60μmに設定されている。
The thickness of the first
第2絶縁層2bの厚みは、例えば5~15μmに設定されている。第2絶縁層2bは、配線導体5を底面とする複数の第2ビアホール8bを有している。第2ビアホール8bの径は、例えば10~20μmに設定されている。
The thickness of the second
ビルドアップ用絶縁層2は、例えばエポキシ樹脂等の熱硬化性樹脂中に絶縁粒子3を分散させた絶縁層用のフィルムを、真空下でコア用絶縁層1の上下面に配線導体5を被覆するように被着して熱硬化することで形成される。
The build-up insulating
絶縁粒子3は、第1絶縁層2aおよび第2絶縁層2bに位置している。絶縁粒子3は、例えばシリカ(SiO2)や硝子やアルミナ等が挙げられる。絶縁粒子3は、例えば球状の形状を有しており、平均粒径は、例えば0.1~0.5μmに設定されている。第1絶縁層2aおよび第2絶縁層2bにおける絶縁粒子3の含有割合は、例えば40~80wt%に設定されている。球状の形状は、絶縁粒子3を高密度に含有するために有利である。絶縁粒子3は、第1絶縁層2aおよび第2絶縁層2bにおいて、熱膨張係数を小さくして、配線導体5の断線を抑制する等の役割を有している。
The insulating particles 3 are located in the first insulating
絶縁粒子3は、表面の一部分が第1絶縁層2aの表面および第2絶縁層2bの表面に露出している部分露出粒子3aを含んでいる。平面視において、第1絶縁層2aの表面に占める部分露出粒子3aの露出部分の面積割合は、例えば20~30%に設定されている。また、図2に示すように、断面視における絶縁粒子3による第1絶縁層2aの凹凸の第1高低差L1は、例えば160~600nmに設定されている。なお、面積割合とは、平面視における部分露出粒子3aの露出部分の面積(A)が、第1絶縁層2aまたは第2絶縁層2bの表面(上記Aを含む)に占める割合を指す。
The insulating particles 3 include partially exposed
平面視において、第2絶縁層2bの表面に占める部分露出粒子3aの露出部分の面積割合は、例えば5~12%に設定されている。また、図3に示すように、断面視における絶縁粒子3による第2絶縁層2bの凹凸の第2高低差L2は、例えば10~100nmに設定されている。なお、上述のような部分露出粒子3aの面積割合は、例えばXPS分析により算出が可能である。
In a plan view, the area ratio of the exposed portion of the partially exposed
このような第2絶縁層2bの表面に絶縁粒子3を露出させるには、例えば酸素プラズマ、窒素プラズマあるいはアルゴンプラズマ処理を行えばよい。プラズマ処理は、エッチング液による処理に比べて処理時間を要するものの、微細な研削が可能であるため絶縁粒子3の露出量の精度向上に有利である。
In order to expose the insulating particles 3 to the surface of such a second
下地金属層4は、図4に示すように、第1下地金属層4aおよび第2下地金属層4bを含んでいる。第1下地金属層4aは、後述する第1配線導体5aの下側に対応するビルドアップ用絶縁層2の表面から表層内にわたり位置している。さらに第1下地金属層4aは、ビアホール8の底面に露出する配線導体5の表面にも位置している。
As shown in FIG. 4, the
第1下地金属層4aは、例えば銅等の良導電性金属を含んでいる。このような第1下地金属層4aは、例えば無電解めっき工法により形成される。このようなめっき工法は、比較的加工時間が短い点で有利である。
The first
第2下地金属層4bは、後述する第2配線導体5bの下側に対応するビルドアップ用絶縁層2の表面から表層内にわたり位置している。さらに第2下地金属層4bは、ビアホール8の底面に露出する配線導体5の表面にも位置している。
The second
第2下地金属層4bは、例えばチタン等の周期表における4族に属する金属、またはクロムおよびモリブデン等の周期表における6族に属する金属と、これらの金属上に位置する銅とを含んでいる。4族に属する金属、または6族に属する金属の厚みは、例えば20~25nmに設定されている。銅の厚みは、例えば200~220nmに設定されている。このように、4族の金属または6族の金属の厚みを、銅の厚みよりも薄くすることで、第2下地金属層4bの上に位置する第2配線導体5bを結晶粒の凝集が無い連続した均質な結晶粒により構成することが可能になる。
The second
さらに、4族または6族の金属は、例えば配線導体5を構成する材料として用いられる銅の拡散を抑える点で有利である。これにより、配線導体5と絶縁層との密着強度の向上や、銅が絶縁層内に拡散することで発生するマイグレーションを抑制することが可能である。
Further, the
第2下地金属層4bは、ビルドアップ用絶縁層2の表面から厚み方向に200nmより小さい深さの表層内にわたり位置している。なお、上述のような第2下地金属層4bの厚みは、例えばオージェ分析により算出が可能である。
The second
4族または6族の金属、およびこの金属上に位置する銅は、例えばスパッタ工法により形成される。このようなスパッタ工法は、4族または6族の金属、および銅をビルドアップ用絶縁層2の表面から表層内に向けて打ち込む処理を行うため、無電解めっき工法に比べてビルドアップ用絶縁層2と第2下地金属層4bとの密着強度の向上に有利である。これにより、第2配線導体5bとビルドアップ用絶縁層2との密着強度が向上するため、特に第2配線導体5bが微細配線の場合に有利である。
なお、配線導体5が位置する領域以外の下地金属層4は、短絡防止のためにエッチングにより除去される。
The
配線導体5は、コア用絶縁層1の上下面、スルーホール7内、ビルドアップ用絶縁層2の表面、およびビアホール8内に位置している。配線導体5は、第1配線導体5aおよび第2配線導体5bを含んでいる。配線導体5は、例えばセミアディティブ法等のめっき工法により形成され、銅等の良導電性金属を含んでいる。
The
第1配線導体5aは、第1絶縁層2aの表面および第1ビアホール8a内に位置しており、上述のように主に高機能集積回路Sと配線基板20下面に位置する配線導体5とをつなぐ役割を有している。第1配線導体5aの線幅は、例えば15~20μmであり、厚さは、例えば10~20μmに設定されている。このように、第1配線導体5aは、比較的大きな線幅および厚さを有しているので、上述した第1絶縁層2aの凹凸の第1高低差L1が160~600nmという比較的大きな値であっても、凹凸の影響を受けにくい。
The
第2配線導体5bは、第2絶縁層2bの表面および第2ビアホール8b内に位置しており、上述のように主に高機能集積回路Sと広帯域メモリMとをつなぐ役割を有している。第2配線導体5bの線幅は、例えば2~6μmであり、厚さは、例えば2~15μmに設定されている。このように、第2配線導体5bは、微細な線幅および厚さを有しているものの、上述した第2絶縁層2bの凹凸の第2高低差L2が10~100nmという比較的小さな値であることから凹凸の影響が小さい。
The
ソルダーレジスト6は、最上層および最下層の第2絶縁層2b表面に位置している。ソルダーレジスト6は、最上層の第2配線導体5bを露出する開口6a、および最下層の第2配線導体5bを露出する開口6bを有している。ソルダーレジスト6は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂のフィルムを第2絶縁層2bの表面に貼着し、露光および現像により開口6a、6bを形成して熱硬化することで形成される。
The solder resist 6 is located on the surface of the second insulating
上述のように、本開示の配線基板20は、第1絶縁層2a表面の凹凸の第1高低差L1よりも、第2絶縁層2b表面の凹凸の第2高低差L2の方が小さい。そして、第2高低差L2は、絶縁粒子の平均粒径の2/5以下に抑えられている。これによって、第2絶縁層2bの表面に、第1配線導体5aの配線幅および厚みよりも微細で、かつ平坦状の表面を有する第2配線導体5bを位置させることができる。
As described above, in the
第2高低差L2が、絶縁粒子3の平均粒径の2/5以下(L2=0も含む)であれば、平均値として、絶縁粒子3(特に部分露出粒子3a)のうち第2絶縁層2b内に位置する部分が露出する部分よりも大きくなり絶縁粒子3の脱落抑制に有利である。
If the second height difference L2 is 2/5 or less of the average particle size of the insulating particles 3 (including L2 = 0), the second insulating layer of the insulating particles 3 (particularly the partially exposed
第2高低差L2が、絶縁粒子3の平均粒径の1/10未満であれば、第2絶縁層2bを熱硬化するときに生成される脆弱な表面層の影響を強く受けて、第2配線導体5bと第2絶縁層2bとの密着性が不十分になる虞がある。また、第2絶縁層2b表面の第2下地金属層4bをエッチングにより除去するときに、第2配線導体5b直下の第2下地金属層4bにエッチング液が浸入し易くなり、第2配線導体5bが剥がれ易くなる虞がある。
If the second height difference L2 is less than 1/10 of the average particle size of the insulating particles 3, the second insulating
第2高低差L2が、絶縁粒子3の平均粒径の2/5以下であるとともに1/10以上であれば、第2絶縁層2bの表面に第2配線導体5bを形成するのに適した樹脂表面状態を得ることが可能になり、第2絶縁層2bと第2配線導体5bとの密着強度の向上を図りつつ高周波信号の伝送特性に優れた配線形成に有利となる。
If the second height difference L2 is 2/5 or less and 1/10 or more of the average particle size of the insulating particles 3, it is suitable for forming the
第2高低差L2が、絶縁粒子3の平均粒径の2/5を超える場合であれば、第2絶縁層2bに位置する絶縁粒子3が脱落し易くなるために、第2絶縁層2bの表層の凹凸が大きくなってしまい、微細配線加工が困難になる。また、第2絶縁層2bの表層の凹凸の影響を強く受けて、第2配線導体5b表面の凹凸が大きくなってしまい、高周波信号の伝送特性が低下してしまう虞がある。
When the second height difference L2 exceeds 2/5 of the average particle size of the insulating particles 3, the insulating particles 3 located in the second insulating
第1高低差L1は、絶縁粒子3の粒径に対して任意に設定できる。ただし、第1絶縁層2aにある絶縁粒子3の脱落抑制という観点から、絶縁粒子3の平均粒径の4/5以下とするのがよい。
The first height difference L1 can be arbitrarily set with respect to the particle size of the insulating particles 3. However, from the viewpoint of suppressing the falling off of the insulating particles 3 in the first insulating
さらに、本開示の配線基板20は、第2下地金属層4bが、ビルドアップ用絶縁層2の表面から表層内にかけて位置していることから、ビルドアップ用絶縁層2と第2下地金属層4bとの密着強度が強い。これにより、第2下地金属層4b上に位置する第2配線導体5bとビルドアップ用絶縁層2との密着強度も強くなる。
Further, in the
これらのことから、本開示の配線基板20によれば、高周波信号の伝送特性および配線導体と絶縁層との密着性に優れた配線基板を提供することができる。
From these facts, according to the
なお、本開示は、上述の実施形態の一例に限定されるものではなく、本開示の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例においては、第1下地金属層4aが、無電解銅めっきにより構成されている一例を示したが、第2下地金属層4bと同様に、例えばチタン等の周期表における4族に属する金属、またはクロムおよびモリブデン等の周期表における6族に属する金属を含んでいても構わない。第1下地金属層4aが、4族に属する金属または6族に属する金属を含んでいる場合には、第1下地金属層4aは、第1絶縁層2aの表面から厚み方向に600nmより小さい深さの表層内にわたり位置している。この場合、生産時間が長くなるものの、第1絶縁層2aと第1配線導体5aとの密着強度の向上には有利である。
The present disclosure is not limited to the above-mentioned example of the embodiment, and various changes can be made as long as it does not deviate from the gist of the present disclosure. For example, in the above-mentioned example of the embodiment, an example in which the first
また、図5に示すように、第2ビアホール8bの壁面と、第2下地金属層4bとの間に、中間層7が位置していても構わない。中間層7は、例えば第2絶縁層2bの一部と、絶縁粒子3と、銅を含有する金属相とを含んでいる。銅を含有する金属相は、第2ビアホール8b内に位置する第2配線導体5bを構成する金属相の一部を含んでいる。第2ビアホール8bの壁面において、ともに銅を含む第2配線導体5bと中間層7とが第2下地金属層4bを挟んで位置している。なお、中間層7における金属相は、単に中間層7全体と同じ程度の範囲に存在するものであるため図示を省略している。
Further, as shown in FIG. 5, the
中間層7の厚みは、例えば100~1000nm程度に設定される。100nmよりも小さい場合には、第2配線導体5bと第2ビアホール8bとの密着力の向上が望めない虞がある。1000nmよりも大きい場合には、第2ビアホール8b同士の間の絶縁信頼性が低下する虞がある。
The thickness of the
このような中間層7は、例えば次のようにして形成することができる。まず、第2絶縁層2bに、配線導体5を底面とする孔をレーザー加工により形成する。このとき、孔の壁面には、レーザー加工時の熱により微細な凹凸が形成される。凹凸の表面は、第2絶縁層2bおよび絶縁粒子3により構成される。凹凸の程度は、最大高さで300~500nm程度に設定する。レーザー加工条件は、例えば照射エネルギーを0.05~0.7Wに設定する。さらに限定すれば0.1~0.3Wの範囲がより顕著に本技術を発現させることができる。
Such an
次に、孔の内面をデスミア処理により洗浄することで第2ビアホール8bを形成する。デスミア処理条件は、例えば濃度0.2~0.5mol/Lの過マンガン酸塩とアルカリ金属水酸化物とを含む薬液を温度30~80℃に調整して、時間0.5~10分間処理する。
Next, the inner surface of the hole is washed by desmear treatment to form the second via
次に、第2ビアホール8bの壁面および配線導体5の表面に第2下地金属層4bを形成する。第2下地金属層4bの厚みは、孔の壁面の凹凸を完全に被覆しないように、周期表において4族または6族に属する金属層の厚みを、例えば5~20nm程度に、銅の厚みを50~150nm程度に設定する。
Next, the second
最後に第2ビアホール8b内にセミアディティブ法により銅を含む第2配線導体5bを形成する。このとき、第2配線導体5bを構成する金属相の一部が、第2下地金属層4bを介して孔の壁面の凹凸にも入り込み、凹凸表面を構成する第2絶縁層2bおよび絶縁粒子3と密着する。この第2絶縁層2bの凹凸部分と、絶縁粒子3と、入り込んだ金属相とが層状になる。これにより、第2絶縁層2bの一部と、絶縁粒子3と、銅を含有する金属相と、を含む中間層7が形成される。
Finally, a
このように、中間層7においては、第2配線導体5bを構成する金属相の一部が、第2下地金属層4bを介して第2絶縁層2bおよび絶縁粒子3と密着した状態で位置している。中間層7に位置する金属相と、第2配線導体5bを構成する金属相とは連続した結晶で構成されている。このため、第2配線導体5bは、第2ビアホール8bのように接触面積の小さな小径のビアホール8とも大きな密着力で位置することができる。
As described above, in the
なお、中間層7は、第2ビアホール8bの壁面に加えて底面の周辺に位置していても構わない。このような底面周辺の中間層7は、例えば底面から最大で6μmの範囲に存在している。この場合には、第2配線導体5bと第2ビアホール8bとの密着力の向上に有利である。
The
また、第1ビアホール8aの壁面と、第1下地金属層4aとの間に、中間層7が位置していても構わない。この場合には、第1配線導体5aと第1ビアホール8aとの密着力の向上に有利である。
Further, the
2a 第1絶縁層
2b 第2絶縁層
3 絶縁粒子
3a 部分露出粒子
4a 第1下地金属層
4b 第2下地金属層
5a 第1配線導体
5b 第2配線導体
7 中間層
L1 第1高低差
L2 第2高低差
20 配線基板
2a
Claims (4)
凹凸を含む表面を有しているとともに、前記第1絶縁層に積層されており該第1絶縁層と同じ種類の絶縁材料を持つ第2絶縁層と、
前記第1絶縁層および前記第2絶縁層に、それぞれ40~80wt%の割合で含まれており、表面の一部分が前記第1絶縁層の表面および前記第2絶縁層の表面に露出している部分露出粒子を含む複数の絶縁粒子と、
前記第1絶縁層の表面から表層内にわたり位置している第1下地金属層と、
前記第2絶縁層の表面から表層内にわたり位置している第2下地金属層と、
前記第1下地金属層表面に位置している第1配線導体と、
前記第2下地金属層表面に位置している第2配線導体と、
を有しており 、
前記第1絶縁層の表面において前記第1配線導体が位置する領域の前記部分露出粒子による凹凸の第1高低差よりも、前記第2絶縁層の表面において前記第2配線導体が位置する領域の前記部分露出粒子による凹凸の第2高低差の方が小さく、前記第2高低差は、前記絶縁粒子の平均粒径の2/5以下であり、前記第1絶縁層の表面に占める前記部分露出粒子の露出部分の面積割合が20~30%および前記第2絶縁層の表面に占める前記部分露出粒子の露出部分の面積割合が5~12%であることを特徴とする配線基板。 A first insulating layer having a surface including irregularities,
A second insulating layer having a surface including unevenness and being laminated on the first insulating layer and having the same type of insulating material as the first insulating layer,
The first insulating layer and the second insulating layer are each contained in a proportion of 40 to 80 wt%, and a part of the surface is exposed on the surface of the first insulating layer and the surface of the second insulating layer. With multiple insulating particles, including partially exposed particles,
The first base metal layer located from the surface of the first insulating layer to the inside of the surface layer,
A second base metal layer located from the surface of the second insulating layer to the inside of the surface layer,
The first wiring conductor located on the surface of the first base metal layer and
The second wiring conductor located on the surface of the second base metal layer and
Have,
In the region where the second wiring conductor is located on the surface of the second insulating layer, rather than the first height difference of the unevenness due to the partially exposed particles in the region where the first wiring conductor is located on the surface of the first insulating layer. The second height difference of the unevenness due to the partially exposed particles is smaller, the second height difference is 2/5 or less of the average particle size of the insulating particles, and the portion occupied on the surface of the first insulating layer. A wiring board characterized in that the area ratio of the exposed portion of the exposed particles is 20 to 30% and the area ratio of the exposed portion of the partially exposed particles to the surface of the second insulating layer is 5 to 12% .
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/129,847 US10602622B2 (en) | 2017-10-27 | 2018-09-13 | Wiring board |
TW107133418A TWI665772B (en) | 2017-10-27 | 2018-09-21 | Wiring substrate |
CN201811121632.8A CN109729638B (en) | 2017-10-27 | 2018-09-26 | Wiring board |
KR1020180114864A KR102117242B1 (en) | 2017-10-27 | 2018-09-27 | Wiring substrate |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017207874 | 2017-10-27 | ||
JP2017207874 | 2017-10-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019083303A JP2019083303A (en) | 2019-05-30 |
JP7011946B2 true JP7011946B2 (en) | 2022-01-27 |
Family
ID=66671191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018009458A Active JP7011946B2 (en) | 2017-10-27 | 2018-01-24 | Wiring board |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP7011946B2 (en) |
TW (1) | TWI665772B (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7273660B2 (en) * | 2019-08-30 | 2023-05-15 | キオクシア株式会社 | Semiconductor manufacturing equipment and method for manufacturing semiconductor device |
WO2022254917A1 (en) * | 2021-05-31 | 2022-12-08 | 株式会社村田製作所 | Terminal structure and electronic component |
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JP2011249661A (en) | 2010-05-28 | 2011-12-08 | Kyocera Corp | Interposer and packaging structure using it |
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JP2014175485A (en) | 2013-03-08 | 2014-09-22 | Ibiden Co Ltd | Wiring board and manufacturing method of the same |
JP2014225632A (en) | 2013-04-17 | 2014-12-04 | 新光電気工業株式会社 | Wiring board |
JP2016025217A (en) | 2014-07-22 | 2016-02-08 | 日立化成株式会社 | Printed wiring board, method for manufacturing the same, thermosetting resin composition, and resin film |
JP2016031985A (en) | 2014-07-28 | 2016-03-07 | 住友ベークライト株式会社 | Wiring board, semiconductor package, electronic equipment, method for manufacturing wiring board, and method for manufacturing semiconductor package |
JP2016122728A (en) | 2014-12-25 | 2016-07-07 | イビデン株式会社 | Wiring board with cavity and manufacturing method thereof |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000015015A1 (en) * | 1998-09-03 | 2000-03-16 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for manufacturing the same |
JP4392157B2 (en) * | 2001-10-26 | 2009-12-24 | パナソニック電工株式会社 | WIRING BOARD SHEET MATERIAL AND ITS MANUFACTURING METHOD, AND MULTILAYER BOARD AND ITS MANUFACTURING METHOD |
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-
2018
- 2018-01-24 JP JP2018009458A patent/JP7011946B2/en active Active
- 2018-09-21 TW TW107133418A patent/TWI665772B/en active
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2014175485A (en) | 2013-03-08 | 2014-09-22 | Ibiden Co Ltd | Wiring board and manufacturing method of the same |
JP2014225632A (en) | 2013-04-17 | 2014-12-04 | 新光電気工業株式会社 | Wiring board |
JP2016025217A (en) | 2014-07-22 | 2016-02-08 | 日立化成株式会社 | Printed wiring board, method for manufacturing the same, thermosetting resin composition, and resin film |
JP2016031985A (en) | 2014-07-28 | 2016-03-07 | 住友ベークライト株式会社 | Wiring board, semiconductor package, electronic equipment, method for manufacturing wiring board, and method for manufacturing semiconductor package |
JP2016122728A (en) | 2014-12-25 | 2016-07-07 | イビデン株式会社 | Wiring board with cavity and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
TWI665772B (en) | 2019-07-11 |
TW201924006A (en) | 2019-06-16 |
JP2019083303A (en) | 2019-05-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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RD02 | Notification of acceptance of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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