JP6998995B2 - Solid-state image sensor, its control method, image pickup system and camera - Google Patents

Solid-state image sensor, its control method, image pickup system and camera Download PDF

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    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Description

本発明は、固体撮像装置、その制御方法、撮像システム及びカメラに関する。 The present invention relates to a solid-state image sensor, a control method thereof, an image pickup system, and a camera.

広いダイナミックレンジ又は高速な読み出しを実現するために、画素が生成した１つの画素信号に対して複数のゲインを適用する固体撮像装置が知られている。特許文献１及び特許文献２には、あるゲインで画素信号を増幅することによって得られた信号のレベルに応じて、別のゲインで当該画素信号を増幅することが記載されている。増幅された画素信号はＡＤ変換器でデジタル信号に変換される。画素信号の増幅に用いられたゲインに対応する値でこのデジタル信号を割ることによって、ゲインの相違が補正された画素値が得られる。 In order to realize a wide dynamic range or high-speed readout, a solid-state image sensor that applies a plurality of gains to one pixel signal generated by a pixel is known. Patent Document 1 and Patent Document 2 describe that a pixel signal is amplified with a different gain depending on the level of the signal obtained by amplifying the pixel signal with a certain gain. The amplified pixel signal is converted into a digital signal by an AD converter. By dividing this digital signal by the value corresponding to the gain used for amplifying the pixel signal, a pixel value in which the difference in gain is corrected can be obtained.

特開２００５－１７５５１７号公報Japanese Unexamined Patent Publication No. 2005-175517 特開２０１４－１３１１４７号公報Japanese Unexamined Patent Publication No. 2014-131147

後述するように、増幅後のデジタル信号をゲインに対応する値で割るだけでは、生成される画素値が良好な直線性を有しない場合がある。本発明は、画素信号を増幅する増幅回路のゲインを切り替え可能な固体撮像装置において、良好な直線性を有する画素値を生成するための技術を提供することを目的とする。 As will be described later, if the amplified digital signal is simply divided by the value corresponding to the gain, the generated pixel value may not have good linearity. An object of the present invention is to provide a technique for generating a pixel value having good linearity in a solid-state imaging device capable of switching the gain of an amplifier circuit that amplifies a pixel signal.

上記課題に鑑みて、入力されるアナログ信号を増幅する増幅回路と、前記増幅回路によって増幅された前記アナログ信号を、前記増幅回路に設定されたゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する補正回路と、を備え、前記増幅回路は、アナログ信号を異なる複数のゲインのそれぞれで増幅し、前記アナログ信号を増幅中にゲインを変更することを特徴とする固体撮像装置が提供される。 In view of the above problems, the amplifier circuit that amplifies the input analog signal, the analog signal amplified by the amplifier circuit, the first correction value corresponding to the gain set in the amplifier circuit, and the gain. The amplifier circuit comprises a correction circuit that corrects using a second correction value corresponding to the offset of the amplifier circuit, and the amplifier circuit amplifies the analog signal at each of a plurality of different gains, and is amplifying the analog signal. A solid-state imaging device characterized by changing the gain is provided.

上記手段により、画素信号を増幅する増幅回路のゲインを切り替え可能な固体撮像装置において、良好な直線性を有する画素値を生成するための技術が提供される。 By the above means, a technique for generating a pixel value having good linearity is provided in a solid-state image sensor capable of switching the gain of an amplifier circuit that amplifies a pixel signal.

第１実施形態に係る固体撮像装置の構成例を説明する図。The figure explaining the structural example of the solid-state image pickup apparatus which concerns on 1st Embodiment. 図１の固体撮像装置の各回路構成例を説明する図。The figure explaining each circuit configuration example of the solid-state image sensor of FIG. 図１の固体撮像装置の画素信号読み取り動作を説明する図。The figure explaining the pixel signal reading operation of the solid-state image sensor of FIG. 図１の固体撮像装置の画素値補正動作を説明する図。The figure explaining the pixel value correction operation of the solid-state image sensor of FIG. 図１の固体撮像装置の補正値算出動作を説明する図。The figure explaining the correction value calculation operation of the solid-state image sensor of FIG. 図１の固体撮像装置の第１変形例の回路構成例を説明する図。The figure explaining the circuit configuration example of the 1st modification of the solid-state image pickup apparatus of FIG. 図１の固体撮像装置の第１変形例の画素信号読み取り動作を説明する図。The figure explaining the pixel signal reading operation of the 1st modification of the solid-state image pickup apparatus of FIG. 図１の固体撮像装置の第２変形例の構成例を説明する図。It is a figure explaining the structural example of the 2nd modification of the solid-state image pickup apparatus of FIG. 図１の固体撮像装置の第２変形例の回路構成例を説明する図。The figure explaining the circuit configuration example of the 2nd modification of the solid-state image pickup apparatus of FIG. 図１の固体撮像装置の第２変形例の画素信号読み取り動作を説明する図。The figure explaining the pixel signal reading operation of the 2nd modification of the solid-state image pickup apparatus of FIG. 図１の固体撮像装置の第３変形例の回路構成例を説明する図。The figure explaining the circuit configuration example of the 3rd modification of the solid-state image sensor of FIG. 第２実施形態に係る固体撮像装置の構成例を説明する図。The figure explaining the structural example of the solid-state image pickup apparatus which concerns on 2nd Embodiment. 図１２の固体撮像装置の各回路構成例を説明する図。The figure explaining each circuit configuration example of the solid-state image sensor of FIG. 図１２の固体撮像装置の画素値補正動作を説明する図。The figure explaining the pixel value correction operation of the solid-state image sensor of FIG. 図１２の固体撮像装置の補正値算出動作を説明する図。The figure explaining the correction value calculation operation of the solid-state image sensor of FIG. 第３実施形態に係る撮像システムの構成例を説明する図。The figure explaining the configuration example of the image pickup system which concerns on 3rd Embodiment.

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。 Embodiments of the present invention will be described below with reference to the accompanying drawings. Similar elements are designated by the same reference numerals throughout the various embodiments, and duplicate description is omitted. Moreover, each embodiment can be changed and combined as appropriate.

＜第１実施形態＞
図１の回路ブロック図を参照して、第１実施形態に係る固体撮像装置ＩＭ１の構成について説明する。固体撮像装置ＩＭ１は図１に示す各構成要素を有する。行列状に配置された複数の画素１００によって画素アレイ１０１が構成される。図１では一例として画素アレイ１０１が４行３列の画素１００を有する場合を説明する。しかし、画素アレイ１０１の配置はこれに限られない。各画素１００は、画素１００への入射光に応じた画素信号を生成する。同じ行を構成する複数の画素１００は、１つの駆動線に共通に接続される。駆動線を通じて垂直走査回路１０３から画素１００に、画素１００の動作を制御するための制御信号が供給される。また、同じ列を構成する複数の画素１００は、１つの垂直線１０２に共通に接続される。垂直線１０２を通じて増幅回路１０４に供給される電圧信号を垂直線信号Ｖｖｌと呼ぶ。画素１００から垂直線１０２に画素信号が読み出された場合に、垂直線信号Ｖｖｌは画素信号に応じた値となる。 <First Embodiment>
The configuration of the solid-state image sensor IM1 according to the first embodiment will be described with reference to the circuit block diagram of FIG. The solid-state image sensor IM1 has each component shown in FIG. The pixel array 101 is composed of a plurality of pixels 100 arranged in a matrix. FIG. 1 describes a case where the pixel array 101 has pixels 100 having 4 rows and 3 columns as an example. However, the arrangement of the pixel array 101 is not limited to this. Each pixel 100 generates a pixel signal according to the light incident on the pixel 100. A plurality of pixels 100 constituting the same row are commonly connected to one drive line. A control signal for controlling the operation of the pixel 100 is supplied from the vertical scanning circuit 103 to the pixel 100 through the drive line. Further, a plurality of pixels 100 constituting the same row are commonly connected to one vertical line 102. The voltage signal supplied to the amplifier circuit 104 through the vertical line 102 is called a vertical line signal Vvl. When the pixel signal is read from the pixel 100 to the vertical line 102, the vertical line signal Vvl becomes a value corresponding to the pixel signal.

増幅回路１０４は、垂直線信号Ｖｖｌを増幅することによって増幅信号Ｖａｍｐを生成し、増幅信号Ｖａｍｐを設定回路１０５及び比較回路１０７に供給する。後述するように、増幅回路１０４は複数のゲインの何れかで垂直線信号Ｖｖｌを増幅することによって増幅信号Ｖａｍｐを生成する。垂直線信号Ｖｖｌが画素信号に応じた値である場合に、増幅回路１０４は画素信号を増幅する。 The amplifier circuit 104 generates an amplifier signal Vamp by amplifying the vertical line signal Vvl, and supplies the amplifier signal Vamp to the setting circuit 105 and the comparison circuit 107. As will be described later, the amplifier circuit 104 generates an amplified signal Vamp by amplifying the vertical line signal Vvr with any of a plurality of gains. When the vertical line signal Vvr is a value corresponding to the pixel signal, the amplifier circuit 104 amplifies the pixel signal.

設定回路１０５は、増幅信号Ｖａｍｐと所定の閾値電圧Ｖｓｈとを比較し、その比較結果に基づいて増幅回路１０４のゲインを設定する。設定回路１０５は、増幅回路１０４のゲインの設定を示す設定信号ＡＴＴを増幅回路１０４及びメモリ部１０９に供給する。一例として、本実施形態の設定回路１０５は、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合に設定信号ＡＴＴをＬレベルとし、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合に設定信号ＡＴＴをＨレベルとする。増幅回路１０４は、設定信号ＡＴＴのレベルに応じて、垂直線信号Ｖｖｌの増幅に用いるゲインを維持又は変更する。すなわち、設定回路１０５は、増幅回路１０４がゲインを変更すべきかを判定する。ゲインの変更は、増幅回路１０４が画素信号を増幅中に行われる。 The setting circuit 105 compares the amplifier signal Vamp with the predetermined threshold voltage Vsh, and sets the gain of the amplifier circuit 104 based on the comparison result. The setting circuit 105 supplies the setting signal ATT indicating the gain setting of the amplifier circuit 104 to the amplifier circuit 104 and the memory unit 109. As an example, the setting circuit 105 of the present embodiment sets the setting signal ATT to L level when the amplification signal Vamp is smaller than the threshold voltage Vsh, and sets the setting signal ATT to H level when the amplification signal Vamp is larger than the threshold voltage Vsh. And. The amplifier circuit 104 maintains or changes the gain used for amplifying the vertical line signal Vvr according to the level of the set signal ATT. That is, the setting circuit 105 determines whether the amplifier circuit 104 should change the gain. The gain change is made while the amplifier circuit 104 is amplifying the pixel signal.

比較回路１０７には、増幅回路１０４からの増幅信号Ｖａｍｐのほかに、参照信号発生回路１０６から参照信号Ｖｒが供給される。参照信号発生回路１０６は、制御回路１１３からの指示に応じて、参照信号Ｖｒとしてランプ信号を出力する。ランプ信号とは、時間の経過に対して一定の比率で変化する信号である。比較回路１０７は、増幅信号Ｖａｍｐと参照信号Ｖｒとを比較し、その比較結果に応じた比較信号Ｖｃｍｐをメモリ部１０９に供給する。一例として、本実施形態の比較回路１０７は、増幅信号Ｖａｍｐが参照信号Ｖｒよりも大きい場合に比較信号ＶｃｍｐをＬレベルとし、増幅信号Ｖａｍｐが参照信号Ｖｒよりも小さい場合に比較信号ＶｃｍｐをＨレベルとする。比較回路１０７として例えば比較器が用いられる。 In addition to the amplifier signal Vamp from the amplifier circuit 104, the reference signal Vr is supplied to the comparison circuit 107 from the reference signal generation circuit 106. The reference signal generation circuit 106 outputs a lamp signal as a reference signal Vr in response to an instruction from the control circuit 113. A lamp signal is a signal that changes at a constant rate with the passage of time. The comparison circuit 107 compares the amplified signal Vamp with the reference signal Vr, and supplies the comparison signal Vcmp according to the comparison result to the memory unit 109. As an example, in the comparison circuit 107 of the present embodiment, the comparison signal Vcmp is set to L level when the amplification signal Vamp is larger than the reference signal Vr, and the comparison signal Vcmp is set to H level when the amplification signal Vamp is smaller than the reference signal Vr. And. For example, a comparator is used as the comparison circuit 107.

メモリ部１０９には、設定回路１０５からの設定信号ＡＴＴ及び比較回路１０７からの比較信号Ｖｃｍｐのほかに、カウンタ１０８からカウント信号ＣＮＴが供給される。カウンタ１０８は、制御回路１１３からの指示に応じて、参照信号発生回路１０６がランプ信号の供給を開始するとともにカウントを開始し、カウント信号ＣＮＴが表すカウント値を時間の経過とともにカウントアップする。メモリ部１０９は、メモリ１０９Ｓと、メモリ１０９Ｎと、メモリ１０９Ｄとを含む。メモリ１０９Ｄは、設定回路１０５から供給された設定信号ＡＴＴのレベルを保持する。メモリ１０９Ｓ及びメモリ１０９Ｎはそれぞれ、比較信号Ｖｃｍｐのレベルが切り替わった時点のカウント値を保持する。すなわち、参照信号発生回路１０６と、比較回路１０７と、カウンタ１０８と、メモリ部１０９とによって、増幅信号Ｖａｍｐをデジタル値に変換するＡＤ変換回路が構成される。メモリ１０９Ｎは、画素１００がリセットされた状態で増幅回路１０４が出力する増幅信号Ｖａｍｐに対応するデジタル値を保持する。メモリ１０９Ｓは、画素１００から画素信号が読み出された状態で増幅回路１０４が出力する増幅信号Ｖａｍｐに対応するデジタル値を保持する。 In addition to the setting signal ATT from the setting circuit 105 and the comparison signal Vcmp from the comparison circuit 107, the count signal CNT is supplied to the memory unit 109 from the counter 108. In response to an instruction from the control circuit 113, the counter 108 starts supplying the lamp signal and starts counting, and counts up the count value represented by the count signal CNT with the passage of time. The memory unit 109 includes a memory 109S, a memory 109N, and a memory 109D. The memory 109D holds the level of the setting signal ATT supplied from the setting circuit 105. The memory 109S and the memory 109N each hold a count value at the time when the level of the comparison signal Vcmp is switched. That is, the reference signal generation circuit 106, the comparison circuit 107, the counter 108, and the memory unit 109 form an AD conversion circuit that converts the amplified signal Vamp into a digital value. The memory 109N holds a digital value corresponding to the amplification signal Vamp output by the amplifier circuit 104 in a state where the pixel 100 is reset. The memory 109S holds a digital value corresponding to the amplifier signal Vamp output by the amplifier circuit 104 in a state where the pixel signal is read from the pixel 100.

増幅回路１０４、設定回路１０５、比較回路１０７及びメモリ部１０９は、垂直線１０２ごとに個別に配置される。水平走査回路１１０は、複数のメモリ部１０９からデジタル値を順次、信号処理回路１１１に読み出す。信号処理回路１１１は、メモリ部１０９から読み出されたデジタル値に基づいて、画素信号に対応するデジタル信号Ｄを生成し、デジタル信号Ｄを固体撮像装置ＩＭ１の外部へ出力する。デジタル信号Ｄは、各画素１００の画素値を表す。制御回路１１３は、固体撮像装置ＩＭ１の各構成要素に対して後述の制御信号を供給することによって、各構成要素の動作を制御する。 The amplifier circuit 104, the setting circuit 105, the comparison circuit 107, and the memory unit 109 are individually arranged for each vertical line 102. The horizontal scanning circuit 110 sequentially reads digital values from the plurality of memory units 109 to the signal processing circuit 111. The signal processing circuit 111 generates a digital signal D corresponding to the pixel signal based on the digital value read from the memory unit 109, and outputs the digital signal D to the outside of the solid-state imaging device IM1. The digital signal D represents the pixel value of each pixel 100. The control circuit 113 controls the operation of each component by supplying a control signal described later to each component of the solid-state image sensor IM1.

続いて、図２を参照して、図１の画素１００、増幅回路１０４及び設定回路１０５の回路構成例について説明する。図２（ａ）は、画素１００の回路構成例を説明する。画素１００はフォトダイオードＰＤ、増幅トランジスタＭＳＦ、転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ及び選択トランジスタＭＳＥＬを含む。フォトダイオードＰＤは、画素１００への入射光に応じた電荷を発生し、この電荷を蓄積する。転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ及び選択トランジスタＭＳＥＬは、それぞれ垂直走査回路１０３から供給される制御信号φＰＴＸ、φＰＲＳ、φＰＳＥＬによって導通状態または非導通状態となるように制御される。増幅トランジスタＭＳＦのゲートは、フローティングディフュージョンＦＤに接続される。また、増幅トランジスタＭＳＦのソースは選択トランジスタＭＳＥＬを介して垂直線１０２に接続される。制御信号φＰＲＳがＨレベルになると、リセットトランジスタＭＲＳが導通状態となり、フローティングディフュージョンＦＤが電源電圧ＶＤＤに接続され、フローティングディフュージョンＦＤの電圧がリセットされる。フローティングディフュージョンＦＤの電圧がリセットされることを、画素１００がリセットされるという。制御信号φＰＴＸがＨレベルになると、転送トランジスタＭＴＸが導通状態になり、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。制御信号φＰＳＥＬがＨレベルになると、選択トランジスタＭＳＥＬが導通状態となり、不図示の電流源から垂直線１０２を介して増幅トランジスタＭＳＦに電流が供給される。それによって、フローティングディフュージョンＦＤの電圧に基づいた信号（すなわち、画素信号）が垂直線１０２に読み出される。 Subsequently, with reference to FIG. 2, a circuit configuration example of the pixel 100, the amplifier circuit 104, and the setting circuit 105 of FIG. 1 will be described. FIG. 2A describes a circuit configuration example of the pixel 100. Pixel 100 includes a photodiode PD, an amplification transistor MSF, a transfer transistor MTX, a reset transistor MRS and a selection transistor MSEL. The photodiode PD generates an electric charge according to the light incident on the pixel 100 and accumulates the electric charge. The transfer transistor MTX, the reset transistor MRS, and the selection transistor MSEL are controlled to be in a conductive state or a non-conducting state by the control signals φPTX, φPRS, and φPSEL supplied from the vertical scanning circuit 103, respectively. The gate of the amplification transistor MSF is connected to the floating diffusion FD. Further, the source of the amplification transistor MSF is connected to the vertical line 102 via the selection transistor MSEL. When the control signal φPRS reaches the H level, the reset transistor MRS becomes conductive, the floating diffusion FD is connected to the power supply voltage VDD, and the voltage of the floating diffusion FD is reset. When the voltage of the floating diffusion FD is reset, the pixel 100 is reset. When the control signal φPTX reaches the H level, the transfer transistor MTX becomes conductive, and the charge accumulated in the photodiode PD is transferred to the floating diffusion FD. When the control signal φPSEL reaches the H level, the selection transistor MSEL becomes conductive, and a current is supplied from a current source (not shown) to the amplification transistor MSF via the vertical line 102. Thereby, a signal (that is, a pixel signal) based on the voltage of the floating diffusion FD is read out to the vertical line 102.

図２（ｂ）は、増幅回路１０４の回路構成例を説明する。増幅回路１０４は、反転増幅器ＡＭＰ、容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２及びスイッチＳ１、Ｓ２を含む。反転増幅器ＡＭＰの入力端子には容量ＣＩＮを介して垂直線信号Ｖｖｌが供給される。反転増幅器ＡＭＰの入力端子と出力端子との間には、スイッチＳ１と、容量ＣＦＢ１と、直列に接続されたスイッチＳ２及び容量ＣＦＢ２とが並列に接続される。容量ＣＦＢ１は、フィードバック容量として作用する。スイッチＳ２のオン・オフは、設定信号ＡＴＴと制御信号φＦＢ２との論理和により制御され、この論理和がＨレベルの場合にスイッチＳ２がオンとなり、容量ＣＦＢ２がフィードバック容量として作用する。スイッチＳ１は、制御信号φＡＲＳがＨレベルの場合にオンとなり、容量ＣＦＢ１、ＣＦＢ２に蓄積された電荷がリセットされる。一例として、本実施形態の容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２の容量値をそれぞれＣ、Ｃ、３Ｃとする。そのため、スイッチＳ２がオフの場合に増幅回路１０４のゲインは１倍に設定され、スイッチＳ２がオンの場合に増幅回路１０４のゲインは４倍に設定される。反転増幅器ＡＭＰは、設定されたゲインで垂直線信号Ｖｖｌを増幅することによって得られた信号を増幅信号Ｖａｍｐとして出力する。容量ＣＩＮ、ＣＦＢ１、ＣＦＢ２の容量値は、増幅回路１０４に設定したいゲインによって適宜設定される。 FIG. 2B describes a circuit configuration example of the amplifier circuit 104. The amplifier circuit 104 includes an inverting amplifier AMP, capacitances CIN, CFB1, CFB2 and switches S1 and S2. A vertical line signal Vvr is supplied to the input terminal of the inverting amplifier AMP via the capacitive CIN. A switch S1, a capacitive CFB1, a switch S2 connected in series, and a capacitive CFB2 are connected in parallel between the input terminal and the output terminal of the inverting amplifier AMP. The capacitance CFB1 acts as a feedback capacitance. The on / off of the switch S2 is controlled by the logical sum of the setting signal ATT and the control signal φFB2, and when this logical sum is H level, the switch S2 is turned on and the capacitance CFB2 acts as a feedback capacitance. The switch S1 is turned on when the control signal φARS is H level, and the charges accumulated in the capacitances CFB1 and CFB2 are reset. As an example, the capacity values of the capacities CIN, CFB1 and CFB2 of the present embodiment are C, C and 3C, respectively. Therefore, when the switch S2 is off, the gain of the amplifier circuit 104 is set to 1 times, and when the switch S2 is on, the gain of the amplifier circuit 104 is set to 4 times. The inverting amplifier AMP outputs the signal obtained by amplifying the vertical line signal Vvl with the set gain as the amplified signal Vmp. The capacitance values of the capacitance CIN, CFB1 and CFB2 are appropriately set according to the gain to be set in the amplifier circuit 104.

一例として、本実施形態の反転増幅器ＡＭＰは、ＮＭＯＳトランジスタであるトランジスタＭ１及びＭ２と、ＰＭＯＳトランジスタであるトランジスタＭ３及びＭ４とから構成されたＮＭＯＳソース接地増幅回路によって実現される。トランジスタＭ１は、ソース接地増幅トランジスタとして動作する。トランジスタＭ２は、ゲート接地増幅トランジスタとして動作する。また、トランジスタＭ３とＭ４とは、カスコード接続され、定電流負荷を構成する。トランジスタＭ２、Ｍ３、Ｍ４のゲートにはＤＣバイアス電圧Ｖｂｎ１、Ｖｂｐ１、Ｖｂｐ２がそれぞれ供給され、これらのＤＣバイアスによって各トランジスタの動作点が定まる。 As an example, the inverting amplifier AMP of the present embodiment is realized by an IGMP source grounded amplifier circuit composed of transistors M1 and M2 which are IGMP transistors and transistors M3 and M4 which are polyclonal transistors. The transistor M1 operates as a source ground amplification transistor. The transistor M2 operates as a grounded gate amplification transistor. Further, the transistors M3 and M4 are cascode-connected to form a constant current load. DC bias voltages Vbn1, Vbp1 and Vbp2 are supplied to the gates of the transistors M2, M3 and M4, respectively, and the operating point of each transistor is determined by these DC biases.

図２（ｃ）は、設定回路１０５の回路構成例を説明する。設定回路１０５は、比較器ＣＭＰ１、Ｄラッチ回路ＤＬ及びＡＮＤゲートを含む。比較器ＣＭＰ１の非反転入力端子には増幅信号Ｖａｍｐが供給される。比較器ＣＭＰ１の反転入力端子には閾値電圧Ｖｓｈが供給される。比較器ＣＭＰ１は、増幅信号Ｖａｍｐと閾値電圧Ｖｓｈとの大小関係を判定し、判定結果に応じた信号をＤラッチ回路ＤＬのＤ端子に供給する。比較器ＣＭＰ１は、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合にＬレベルの信号を出力し、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合にＨレベルの信号を出力する。Ｄラッチ回路ＤＬは、Ｅ端子に供給される制御信号φＤＬに応じて、Ｄ端子に供給されている信号のレベルを保持し、保持しているレベルをＡＮＤゲートの入力端子に供給する。ＡＮＤゲートの別の入力端子には制御信号φＤＬＯが供給される。ＡＮＤゲートは、制御信号φＤＬＯがＨレベルの場合に、ＡＮＤゲートはＤラッチ回路ＤＬが保持しているレベルを設定信号ＡＴＴとして設定回路１０５の外部へ出力する。また、ＡＮＤゲートは、制御信号φＤＬＯがＬレベルの場合に、Ｌレベルを設定信号ＡＴＴとして設定回路１０５の外部へ出力する。 FIG. 2C describes a circuit configuration example of the setting circuit 105. The setting circuit 105 includes a comparator CMP1, a D latch circuit DL, and an AND gate. An amplified signal Vamp is supplied to the non-inverting input terminal of the comparator CMP1. The threshold voltage Vsh is supplied to the inverting input terminal of the comparator CMP1. The comparator CMP1 determines the magnitude relationship between the amplified signal Vamp and the threshold voltage Vsh, and supplies a signal corresponding to the determination result to the D terminal of the D latch circuit DL. The comparator CMP1 outputs an L level signal when the amplified signal Vamp is smaller than the threshold voltage Vsh, and outputs an H level signal when the amplified signal Vamp is larger than the threshold voltage Vsh. The D-latch circuit DL holds the level of the signal supplied to the D terminal according to the control signal φDL supplied to the E terminal, and supplies the held level to the input terminal of the AND gate. A control signal φDLO is supplied to another input terminal of the AND gate. When the control signal φDLO is H level, the AND gate outputs the level held by the D latch circuit DL as the setting signal ATT to the outside of the setting circuit 105. Further, when the control signal φDLO is L level, the AND gate outputs the L level to the outside of the setting circuit 105 as the setting signal ATT.

続いて、図３～図５を参照して、固体撮像装置ＩＭ１の動作について説明する。固体撮像装置ＩＭ１の動作は、制御回路１１３が固体撮像装置ＩＭ１の各構成要素の動作を制御することによって行われる。画素１００の動作は、制御回路１１３が垂直走査回路１０３を制御することによって行われる。また、メモリ部１０９から信号処理回路１１１へのデジタル値の読出しは、制御回路１１３が水平走査回路１１０を制御することによって行われる。固体撮像装置ＩＭ１は、主に、画素信号読み出し動作と、補正値算出動作と、画素値算出動作とを行う。画素信号読み出し動作とは、画素から画素信号を読み出し、画素信号に対応するデジタル値をメモリ部１０９に保持する動作のことである。補正値算出動作とは、このデジタル値を補正するための補正値を算出する動作のことである。画素値算出動作とは、このデジタル値を補正することによって画素値を算出する動作のことである。固体撮像装置ＩＭ１は、補正値算出動作、画素信号読み出し動作、画素値算出動作の順に行う。これらの動作は、画素１００ごとに行われる。以下では、画素信号読み出し動作、画素値算出動作、補正値算出動作の順に説明する。 Subsequently, the operation of the solid-state image pickup device IM1 will be described with reference to FIGS. 3 to 5. The operation of the solid-state image sensor IM1 is performed by the control circuit 113 controlling the operation of each component of the solid-state image sensor IM1. The operation of the pixel 100 is performed by the control circuit 113 controlling the vertical scanning circuit 103. Further, the reading of the digital value from the memory unit 109 to the signal processing circuit 111 is performed by the control circuit 113 controlling the horizontal scanning circuit 110. The solid-state image sensor IM1 mainly performs a pixel signal reading operation, a correction value calculation operation, and a pixel value calculation operation. The pixel signal reading operation is an operation of reading a pixel signal from a pixel and holding a digital value corresponding to the pixel signal in the memory unit 109. The correction value calculation operation is an operation of calculating a correction value for correcting this digital value. The pixel value calculation operation is an operation of calculating a pixel value by correcting this digital value. The solid-state image sensor IM1 performs a correction value calculation operation, a pixel signal reading operation, and a pixel value calculation operation in this order. These operations are performed for each pixel 100. Hereinafter, the pixel signal reading operation, the pixel value calculation operation, and the correction value calculation operation will be described in this order.

図３のタイミング図を参照して、画素信号読み出し動作について説明する。図３は、１つの画素１００から画素信号を１回読み出すための動作を説明する。同じ行を構成する複数の画素１００に対して、図３に説明される動作が同時に行われる。固体撮像装置ＩＭ１は、画素アレイ１０１を構成する複数の画素行のそれぞれに対して図３に説明される動作を行うことによって、画素アレイ１０１の各画素から画素信号を読み出す。垂直走査回路１０３は、図３に示す期間を通じて、画素信号読み出し動作の対象の画素１００に供給する制御信号φＰＳＥＬをＨレベルに維持し、他の画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。 The pixel signal reading operation will be described with reference to the timing diagram of FIG. FIG. 3 describes an operation for reading a pixel signal from one pixel 100 once. The operations described in FIG. 3 are simultaneously performed on a plurality of pixels 100 constituting the same row. The solid-state image sensor IM1 reads a pixel signal from each pixel of the pixel array 101 by performing the operation described in FIG. 3 for each of the plurality of pixel rows constituting the pixel array 101. The vertical scanning circuit 103 maintains the control signal φPSEL supplied to the target pixel 100 of the pixel signal reading operation at the H level and the control signal φPSEL supplied to the other pixels 100 at the L level throughout the period shown in FIG. do.

画素信号読み出し動作が開始されると、垂直走査回路１０３は、制御信号φＰＲＳを一時的にＨレベルにすることによって、画素１００をリセットする。これにより、リセット状態にある画素１００に応じた信号が垂直線１０２に読み出される。この信号を画素リセット信号と呼ぶ。画素リセット信号が垂直線１０２に読み出されると、垂直線信号Ｖｖｌはこの信号に応じた値となる。制御回路１１３は、画素のリセットに並行して、制御信号φＡＲＳ、φＦＢ２をそれぞれ一時的にＨレベルにすることによって、容量ＣＦＢ１、ＣＦＢ２に蓄積された電荷をリセットする。垂直走査回路１０３が制御信号φＰＲＳをＬレベルにした後、制御回路１１３は、制御信号φＡＲＳ、φＦＢ２をそれぞれＬレベルにする。 When the pixel signal reading operation is started, the vertical scanning circuit 103 resets the pixel 100 by temporarily setting the control signal φPRS to the H level. As a result, the signal corresponding to the pixel 100 in the reset state is read out to the vertical line 102. This signal is called a pixel reset signal. When the pixel reset signal is read out to the vertical line 102, the vertical line signal Vvl becomes a value corresponding to this signal. The control circuit 113 resets the charges accumulated in the capacitances CFB1 and CFB2 by temporarily setting the control signals φARS and φFB2 to H levels in parallel with the reset of the pixels. After the vertical scanning circuit 103 sets the control signal φPRS to the L level, the control circuit 113 sets the control signals φARS and φFB2 to the L level, respectively.

上述の動作中に、制御回路１１３は、制御信号φＤＬＯをＬレベルとする。その結果、設定回路１０５が出力する設定信号ＡＴＴはＬレベルとなる。設定信号ＡＴＴと制御信号φＦＢ２とが両方ともＬレベルであるので、増幅回路１０４のスイッチＳ２はオフとなり、反転増幅器ＡＭＰに接続されているフィードバック容量の容量値はＣとなる。反転増幅器ＡＭＰに接続されている入力容量の容量値もＣであるので、増幅回路１０４のゲインは１倍に設定される。 During the above operation, the control circuit 113 sets the control signal φDLO to the L level. As a result, the setting signal ATT output by the setting circuit 105 becomes the L level. Since both the setting signal ATT and the control signal φFB2 are at L level, the switch S2 of the amplifier circuit 104 is turned off, and the capacitance value of the feedback capacitance connected to the inverting amplifier AMP is C. Since the capacitance value of the input capacitance connected to the inverting amplifier AMP is also C, the gain of the amplifier circuit 104 is set to 1 time.

その後、参照信号発生回路１０６は、制御回路１１３からの指示に応じて、参照信号Ｖｒとしてランプ信号を供給し始める。言い換えると、参照信号発生回路１０６は、参照信号Ｖｒの値を時間の経過に対して一定の比率で変化し始める。これと同時に、カウンタ１０８は、制御回路１１３からの指示に応じて、出力するカウント値をゼロからカウントアップし始める。参照信号Ｖｒが増幅信号Ｖａｍｐを上回り、比較信号ＶｃｍｐがＬレベルからＨレベルに切り替わると、メモリ１０９Ｎは、その時点のカウンタ１０８からのカウント値を保持する。このカウント値は、画素リセット信号を１倍のゲインで増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換したデジタル値に対応する。以下、このデジタル値をＮと呼ぶ。 After that, the reference signal generation circuit 106 starts supplying the lamp signal as the reference signal Vr in response to the instruction from the control circuit 113. In other words, the reference signal generation circuit 106 begins to change the value of the reference signal Vr at a constant rate with respect to the passage of time. At the same time, the counter 108 starts counting up the output count value from zero in response to the instruction from the control circuit 113. When the reference signal Vr exceeds the amplification signal Vamp and the comparison signal Vcmp switches from the L level to the H level, the memory 109N holds the count value from the counter 108 at that time. This count value corresponds to a digital value obtained by AD-converting the amplified signal Vamp obtained by amplifying the pixel reset signal with a gain of 1 times. Hereinafter, this digital value is referred to as N.

その後、垂直走査回路１０３は、制御信号φＰＴＸを一時的にＨレベルにすることによって、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する。これにより、画素１００から画素信号が垂直線１０２に読み出され、垂直線信号Ｖｖｌが画素信号に応じた値となる。画素１００のリセット時を基準としたこの時点における垂直線信号Ｖｖｌの変化量（すなわち、画素信号と画素リセット信号との差分）をΔＶｖｌで表す。ΔＶｖｌは画素１００への入射光量に応じた値となる。垂直線信号Ｖｖｌの変化に伴い、増幅信号Ｖａｍｐも変化する。増幅回路１０４のゲインが１倍に設定されている状態の増幅信号Ｖａｍｐの変化量をΔＶａｍｐ１と呼ぶ。ここで、閾値電圧Ｖｓｈは、増幅回路１０４の出力ダイナミックレンジの１／４以下となるように設定されている。そのため、増幅信号Ｖａｍｐが、閾値電圧Ｖｓｈ以上となる場合と、閾値電圧Ｖｓｈ未満となる場合とで、固体撮像装置ＩＭ１は互いに異なる動作を行う。以下では、画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きい場合について説明する。 After that, the vertical scanning circuit 103 transfers the charge accumulated in the photodiode PD to the floating diffusion FD by temporarily setting the control signal φPTX to the H level. As a result, the pixel signal is read from the pixel 100 to the vertical line 102, and the vertical line signal Vvl becomes a value corresponding to the pixel signal. The amount of change in the vertical line signal Vvl at this time point with respect to the time when the pixel 100 is reset (that is, the difference between the pixel signal and the pixel reset signal) is represented by ΔVvl. ΔVvl is a value corresponding to the amount of incident light on the pixel 100. Along with the change of the vertical line signal Vvr, the amplification signal Vamp also changes. The amount of change in the amplification signal Vamp in a state where the gain of the amplifier circuit 104 is set to 1 is called ΔVamp1. Here, the threshold voltage Vsh is set to be 1/4 or less of the output dynamic range of the amplifier circuit 104. Therefore, the solid-state image sensor IM1 operates differently depending on whether the amplified signal Vamp is equal to or higher than the threshold voltage Vsh or lower than the threshold voltage Vsh. Hereinafter, a case where the amplified signal Vamp obtained by amplifying the pixel signal with a gain of 1 is larger than the threshold voltage Vsh will be described.

垂直走査回路１０３が制御信号φＰＴＸをＬレベルにしてから所定の時間が経過した後に、制御回路１１３は、制御信号φＤＬを一時的にＨレベルにする。増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きいので、Ｄラッチ回路ＤＬにＨレベルが保持される。次に、制御回路１１３は、制御信号φＤＬＯをＨレベルにする。設定回路１０５はＤラッチ回路ＤＬに保持された信号を出力し、設定信号ＡＴＴはＨレベルとなる。その結果、増幅回路１０４のスイッチＳ２がオンとなり、容量ＣＦＢ２が反転増幅器ＡＭＰに接続され、反転増幅器ＡＭＰに接続されているフィードバック容量の容量値が４Ｃとなる。反転増幅器ＡＭＰに接続されている入力容量の容量値がＣであるので、増幅回路１０４のゲインは１／４倍に設定される。それに伴い、増幅信号Ｖａｍｐの値も変化する。増幅回路１０４のゲインが１／４倍に設定されている状態の増幅信号Ｖａｍｐの変化量をΔＶａｍｐ２と呼ぶ。 After a predetermined time has elapsed from the vertical scanning circuit 103 setting the control signal φPTX to the L level, the control circuit 113 temporarily sets the control signal φDL to the H level. Since the amplified signal Vamp is larger than the threshold voltage Vsh, the H level is held in the D latch circuit DL. Next, the control circuit 113 sets the control signal φDLO to the H level. The setting circuit 105 outputs a signal held in the D latch circuit DL, and the setting signal ATT becomes H level. As a result, the switch S2 of the amplifier circuit 104 is turned on, the capacitance CFB2 is connected to the inverting amplifier AMP, and the capacitance value of the feedback capacitance connected to the inverting amplifier AMP becomes 4C. Since the capacitance value of the input capacitance connected to the inverting amplifier AMP is C, the gain of the amplifier circuit 104 is set to 1/4 times. Along with that, the value of the amplified signal Vamp also changes. The amount of change in the amplification signal Vamp in a state where the gain of the amplifier circuit 104 is set to 1/4 times is called ΔVamp2.

その後、固体撮像装置ＩＭ１は、画素リセット信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換したのと同様にして、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換する。メモリ１０９Ｓは、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡ／Ｄ変換したデジタル値を保持する。以下、このデジタル値をＳと呼ぶ。その後、メモリ１０９Ｄは、設定信号ＡＴＴのレベルを保持する。最後に、制御回路１１３は、制御信号φＤＬＯをＬレベルとすることによって、次の行の読み出しに移るために判定信号ＡＴＴをＬレベルとする。 After that, the solid-state imaging device IM1 A / D amplifies the amplified signal Vamp obtained by amplifying the pixel signal in the same manner as the A / D conversion of the amplified signal Vamp obtained by amplifying the pixel reset signal. Convert to D. The memory 109S holds a digital value obtained by A / D converting the amplified signal Vamp obtained by amplifying the pixel signal. Hereinafter, this digital value is referred to as S. After that, the memory 109D holds the level of the setting signal ATT. Finally, the control circuit 113 sets the determination signal ATT to the L level in order to move to the reading of the next line by setting the control signal φDLO to the L level.

以上の動作によって、画素信号をＡ／Ｄ変換した際の設定信号ＡＴＴのレベルがメモリ１０９Ｄに保持され、増幅された画素リセット信号を表すデジタル値Ｎがメモリ１０９Ｎに保持され、増幅された画素信号を表すデジタル値Ｓがメモリ１０９Ｓに保持される。上述の例のように、増幅回路１０４のゲインが１倍から１／４倍に変更された場合に、メモリ１０９ＤにはＨレベルの設定信号ＡＴＴが保持され、メモリ１０９Ｓには１／４倍のゲインで増幅された画素信号を表すデジタル値が保持される。一方、画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも小さい場合に、増幅回路１０４のゲインは１倍のまま維持される。この場合に、メモリ１０９ＤにはＬレベルの設定信号ＡＴＴが保持され、メモリ１０９Ｓには１倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持される。増幅回路１０４のゲインが１倍から１／４倍に変更された場合と１倍のまま維持された場合との両方において、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持される。 By the above operation, the level of the set signal ATT when the pixel signal is A / D converted is held in the memory 109D, and the digital value N representing the amplified pixel reset signal is held in the memory 109N, and the amplified pixel signal is held. The digital value S representing the above is held in the memory 109S. As in the above example, when the gain of the amplifier circuit 104 is changed from 1 times to 1/4 times, the H level setting signal ATT is held in the memory 109D and 1/4 times in the memory 109S. A digital value representing the pixel signal amplified by the gain is retained. On the other hand, when the amplification signal Vamp obtained by amplifying the pixel signal with a gain of 1 times is smaller than the threshold voltage Vsh, the gain of the amplifier circuit 104 is maintained at 1 times. In this case, the memory 109D holds the L-level setting signal ATT, and the memory 109S holds the digital value S representing the pixel signal amplified with a gain of 1 times. In both the case where the gain of the amplifier circuit 104 is changed from 1 times to 1/4 times and the case where it is maintained at 1 times, the memory 109N is a digital that represents the pixel reset signal amplified by 1 times gain. The value N is retained.

続いて、画素値算出動作について説明する。信号処理回路１１１は、メモリ部１０９に保持されたデジタル値に基づいて画素値を算出する。まず、メモリ１０９ＤにＬレベルの設定信号ＡＴＴが保持されている場合について説明する。この場合に、メモリ１０９Ｓには１倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持され、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持されている。従って、信号処理回路１１１は、デジタルＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を行うことによって画素値を算出する。具体的に、信号処理回路１１１は、Ｓ－Ｎを算出し、この値を画素値とする。 Subsequently, the pixel value calculation operation will be described. The signal processing circuit 111 calculates the pixel value based on the digital value held in the memory unit 109. First, a case where the L level setting signal ATT is held in the memory 109D will be described. In this case, the memory 109S holds a digital value S representing a pixel signal amplified with a 1x gain, and the memory 109N holds a digital value N representing a pixel reset signal amplified with a 1x gain. ing. Therefore, the signal processing circuit 111 calculates the pixel value by performing digital CDS (Correlated Double Sampleting) processing. Specifically, the signal processing circuit 111 calculates SN, and uses this value as a pixel value.

次に、メモリ１０９ＤにＨレベルの設定信号ＡＴＴが保持されている場合について説明する。この場合に、メモリ１０９Ｓには１／４倍のゲインで増幅された画素信号を表すデジタル値Ｓが保持され、メモリ１０９Ｎには１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎが保持されている。そのため、信号処理回路１１１は、デジタル値Ｓ、Ｎを用いて単にデジタルＣＤＳ処理を行っただけでは、正しい画素値を算出できない。図４を参照してその理由について説明する。 Next, a case where the H level setting signal ATT is held in the memory 109D will be described. In this case, the memory 109S holds a digital value S representing a pixel signal amplified with a gain of 1/4, and the memory 109N has a digital value N representing a pixel reset signal amplified with a gain of 1x. It is being held. Therefore, the signal processing circuit 111 cannot calculate a correct pixel value simply by performing digital CDS processing using the digital values S and N. The reason will be described with reference to FIG.

図４のグラフの横軸は、垂直線信号Ｖｖｌの変化量ΔＶｖｌを示す。図４のグラフの縦軸は、デジタル値を表す。変化量ΔＶｖｌは、画素１００へ入射した光の光量に対応する。垂直線信号Ｖｖｌが画素リセット信号に応じた値である場合に、変化量ΔＶｖｌはゼロとなる。 The horizontal axis of the graph of FIG. 4 indicates the amount of change ΔVvl of the vertical line signal Vvl. The vertical axis of the graph of FIG. 4 represents a digital value. The amount of change ΔVvl corresponds to the amount of light incident on the pixel 100. When the vertical line signal Vvl is a value corresponding to the pixel reset signal, the change amount ΔVvl becomes zero.

直線４０１は、増幅回路１０４のゲインが１倍に設定される範囲に含まれる変化量ΔＶｖｌと、以下の式（１）に従って算出されるデジタル信号Ｄ１との関係を示す。
Ｄ１＝Ｓ－Ｎ …式（１）
デジタル値Ｓとデジタル値Ｎとはともに、増幅回路１０４のゲインが１倍に設定された状態で生成された値であるので、デジタルＣＤＳ処理を行うことによって入射光量を適切に表すデジタル信号Ｄ１が求まる。例えば、変化量ΔＶｖｌ（入射光量）がゼロの場合に、デジタル信号Ｄ１もゼロとなる。信号処理回路１１１は、増幅回路１０４のゲインが１倍に設定されている場合（すなわち、メモリ１０９ＤにＬレベルが保持されている場合）に、デジタル信号Ｄ１を上述のデジタル信号Ｄとして出力する。 The straight line 401 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1 time and the digital signal D1 calculated according to the following equation (1).
D1 = SN ... Equation (1)
Since both the digital value S and the digital value N are values generated in a state where the gain of the amplifier circuit 104 is set to 1 times, the digital signal D1 that appropriately represents the incident light amount by performing the digital CDS processing is obtained. Wanted. For example, when the change amount ΔVvr (incident light amount) is zero, the digital signal D1 is also zero. The signal processing circuit 111 outputs the digital signal D1 as the above-mentioned digital signal D when the gain of the amplifier circuit 104 is set to 1 times (that is, when the L level is held in the memory 109D).

直線４０２は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、以下の式（２）に従って算出されるデジタル信号Ｄ２との関係を示す。
Ｄ２＝４（Ｓ－Ｎ） …式（２）
デジタルＣＤＳ処理によって得られたＳ－Ｎにゲインの逆数（４）を掛けているので、直線４０２の傾きは直線４０１の傾きと一致する。しかし、容量ＣＦＢ２を接続することにより発生するスイッチＳ２のフィードスルー等により、１倍のゲインで増幅された画素リセット信号と、１／４倍のゲインで増幅された画素リセット信号とは互いに異なるオフセットを有する。そのため、図４に示すように、ゲイン設定か切り替わるΔＶｖｌの値において、デジタル信号Ｄ２とデジタル信号Ｄ１との間にαのずれが生じる。 The straight line 402 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1/4 times, and the digital signal D2 calculated according to the following equation (2).
D2 = 4 (SN) ... Equation (2)
Since the SN obtained by the digital CDS processing is multiplied by the reciprocal of the gain (4), the slope of the straight line 402 coincides with the slope of the straight line 401. However, due to the feed-through of the switch S2 generated by connecting the capacitive CFB2, the pixel reset signal amplified with 1x gain and the pixel reset signal amplified with 1/4 gain are offset differently from each other. Has. Therefore, as shown in FIG. 4, a deviation of α occurs between the digital signal D2 and the digital signal D1 at the value of ΔVvl that is switched from the gain setting.

そこで、信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合に、以下の式（３）に従ってデジタル信号Ｄ３を算出する。
Ｄ３＝４（Ｓ－Ｎ）－α …式（３）
直線４０３は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（３）に従って算出されるデジタル信号Ｄ３との関係を示す。図４に示すように、直線４０３は、直線４０１に対して良好な直線性を有する。信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合（すなわち、メモリ１０９ＤにＨレベルが保持されている場合）に、デジタル信号Ｄ３を上述のデジタル信号Ｄとして出力する。 Therefore, the signal processing circuit 111 calculates the digital signal D3 according to the following equation (3) when the gain of the amplifier circuit 104 is set to 1/4 times.
D3 = 4 (SN) -α ... Equation (3)
The straight line 403 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1/4 times, and the digital signal D3 calculated according to the above equation (3). As shown in FIG. 4, the straight line 403 has good linearity with respect to the straight line 401. The signal processing circuit 111 outputs the digital signal D3 as the above-mentioned digital signal D when the gain of the amplifier circuit 104 is set to 1/4 times (that is, when the H level is held in the memory 109D). do.

ここで、増幅回路１０４のゲインをＧとして一般化すると、信号処理回路１１１は、以下の式（４）に従ってデジタル信号Ｄを算出する。
Ｄ＝βG×（Ｓ－Ｎ）－αG …式（４）
αGは、増幅回路１０４のオフセットに対応するオフセット補正値であり、βGは、増幅回路１０４のゲインに対応するゲイン補正値である。αG及びβGはそれぞれ、ゲインごとに設定され、メモリ１１２に保持されている。上述の例では、α1＝０、α1/4＝α、β1＝１、β1/4＝４となる。本実施形態では、１倍のゲインで増幅された画素リセット信号を表すデジタル値Ｎを用いてデジタルＣＤＳ処理を行うので、α1＝０となる。αは、後述する補正値算出動作によって算出される。βGは、ゲインの逆数である。βGは、増幅器ＡＭＰに接続される容量値に基づいて理論的に算出され、固体撮像装置ＩＭ１の製造時にメモリ１１２に格納される。信号処理回路１１１は、上述のようにして算出された画素値を表すデジタル信号Ｄを生成し、このデジタル信号Ｄを固体撮像装置ＩＭ１の外部へ出力する。上述のように、信号処理回路１１１は、画素信号を表すデジタル値Ｓを補正しているので、補正回路と称されてもよい。 Here, if the gain of the amplifier circuit 104 is generalized as G, the signal processing circuit 111 calculates the digital signal D according to the following equation (4).
D = β G × (SN) -α G ... Equation (4)
α G is an offset correction value corresponding to the offset of the amplifier circuit 104, and β G is a gain correction value corresponding to the gain of the amplifier circuit 104. α G and β G are set for each gain and are held in the memory 112. In the above example, α 1 = 0, α 1/4 = α, β 1 = 1, and β 1/4 = 4. In the present embodiment, since the digital CDS processing is performed using the digital value N representing the pixel reset signal amplified with 1 times the gain, α 1 = 0. α is calculated by the correction value calculation operation described later. β G is the reciprocal of the gain. The β G is theoretically calculated based on the capacitance value connected to the amplifier AMP, and is stored in the memory 112 at the time of manufacturing the solid-state image sensor IM1. The signal processing circuit 111 generates a digital signal D representing the pixel value calculated as described above, and outputs the digital signal D to the outside of the solid-state imaging device IM1. As described above, since the signal processing circuit 111 corrects the digital value S representing the pixel signal, it may be referred to as a correction circuit.

図５のタイミング図を参照して、補正値算出動作について説明する。図５は、１つの増幅回路１０４に対する補正値を算出する動作を説明する。この補正値は、当該増幅回路１０４に共通に接続された複数の画素１００に対して使用される。画素アレイ１０１は、画像生成に寄与せず、補正値を算出するための画素１００からなる行を１つ以上有する。垂直走査回路１０３は、図５に示す期間を通じて、補正値算出用の画素１００に供給する制御信号φＰＳＥＬをＨレベルに維持し、他の画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。また、垂直走査回路１０３は、図５に示す期間を通じて、補正値算出用の画素１００に供給する制御信号φＰＲＳをＨレベルに維持し、制御信号φＰＴＸをＬレベルに維持する。従って、図５に示す期間を通じて、垂直線信号Ｖｖｌとして画素リセット信号が供給される。 The correction value calculation operation will be described with reference to the timing diagram of FIG. FIG. 5 describes an operation of calculating a correction value for one amplifier circuit 104. This correction value is used for a plurality of pixels 100 commonly connected to the amplifier circuit 104. The pixel array 101 does not contribute to image generation and has one or more rows of pixels 100 for calculating a correction value. The vertical scanning circuit 103 maintains the control signal φPSEL supplied to the pixel 100 for calculating the correction value at the H level and the control signal φPSEL supplied to the other pixels 100 at the L level throughout the period shown in FIG. Further, the vertical scanning circuit 103 maintains the control signal φPRS supplied to the pixel 100 for calculating the correction value at the H level and the control signal φPTX at the L level throughout the period shown in FIG. Therefore, the pixel reset signal is supplied as the vertical line signal Vvl throughout the period shown in FIG.

補正値算出動作は、期間Ｈ１に行われる動作と、その後の期間Ｈ２に行われる動作とによって構成される。期間Ｈ１において、制御回路１１３は、画素信号読み出し動作と同様にして、メモリ１０９Ｎにデジタル値Ｎ１を保持した後にメモリ１０９Ｓにデジタル値Ｓ１を保持する。期間Ｈ１において、制御回路１１３が制御信号φＤＬＯをＬレベルとすることによって、Ｌレベルの設定信号ＡＴＴが出力される。従って、これらのデジタル値Ｎ１、Ｓ１はともに、１倍のゲインで得られた増幅信号Ｖａｍｐを表す。信号処理回路１１１は、デジタル値Ｎ１、Ｓ１を読み出し、メモリ１１２に保持する。 The correction value calculation operation is composed of an operation performed in the period H1 and an operation performed in the subsequent period H2. In the period H1, the control circuit 113 holds the digital value N1 in the memory 109N and then holds the digital value S1 in the memory 109S in the same manner as in the pixel signal reading operation. In the period H1, the control circuit 113 sets the control signal φDLO to the L level, so that the L level setting signal ATT is output. Therefore, both of these digital values N1 and S1 represent the amplified signal Vamp obtained with a gain of 1 times. The signal processing circuit 111 reads out the digital values N1 and S1 and holds them in the memory 112.

続いて、期間Ｈ２において、制御回路１１３は、期間Ｈ１と同様の処理を行うことによって、メモリ１０９Ｎにデジタル値Ｎ２を保持した後にメモリ１０９Ｓにデジタル値Ｓ２を保持する。ただし、制御回路１１３は、デジタル値Ｓ２を生成する前に、制御信号φＦＢ２をＨレベルに切り替えることによって、増幅回路１０４のゲインを１／４倍に設定する。そのため、デジタル値Ｎ２は１倍のゲインで得られた増幅信号Ｖａｍｐを表し、デジタル値Ｓ２は１／４倍のゲインで得られた増幅信号Ｖａｍｐを表す。信号処理回路１１１は、デジタル値Ｎ２、Ｓ２を読み出し、メモリ１１２に保持する。 Subsequently, in the period H2, the control circuit 113 holds the digital value N2 in the memory 109N and then holds the digital value S2 in the memory 109S by performing the same processing as in the period H1. However, the control circuit 113 sets the gain of the amplifier circuit 104 to 1/4 times by switching the control signal φFB2 to the H level before generating the digital value S2. Therefore, the digital value N2 represents the amplified signal Vamp obtained with a gain of 1 times, and the digital value S2 represents the amplified signal Vamp obtained with a gain of 1/4 times. The signal processing circuit 111 reads out the digital values N2 and S2 and holds them in the memory 112.

続いて、信号処理回路１１１は、以下の式（５）に従ってオフセット補正値α1/4を算出する。
α1/4＝（Ｓ２－Ｎ２）－（Ｓ１－Ｎ１） …式（５）
ここで、デジタル値Ｎ１、Ｎ２の何れも、画素リセット信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。デジタル値Ｓ１は、ΔＶｖｌ＝０である場合の画素信号を１倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。デジタル値Ｓ２は、ΔＶｖｌ＝０である場合の画素信号を１／４倍のゲインで増幅することによって得られる増幅信号Ｖａｍｐの値を表す。よって、この式（５）に従って得られるα1/4は図４に示したαに一致する。 Subsequently, the signal processing circuit 111 calculates the offset correction value α 1/4 according to the following equation (5).
α 1/4 = (S2-N2)-(S1-N1) ... Equation (5)
Here, both the digital values N1 and N2 represent the value of the amplified signal Vamp obtained by amplifying the pixel reset signal with a gain of 1 times. The digital value S1 represents the value of the amplified signal Vamp obtained by amplifying the pixel signal when ΔVvl = 0 with a gain of 1 times. The digital value S2 represents the value of the amplified signal Vamp obtained by amplifying the pixel signal when ΔVvl = 0 with a gain of 1/4 times. Therefore, α 1/4 obtained according to this equation (5) corresponds to α shown in FIG.

以上のように、本実施形態によれば、増幅回路１０４のゲイン変更によるフィードスルー等に起因したオフセット誤差を除去することができ、良好な直線性を有する固体撮像装置を実現できる。本実施形態の補正値算出動作では、画素リセット信号に基づいてデジタル値Ｓ１、Ｓ２を算出したが、これに代えて、画素１００とは異なる別の電圧源から一定値のテスト信号を増幅回路１０４に供給してもよい。固体撮像装置ＩＭ１の各構成要素は同一の半導体基板上に実装されてもよいし、信号処理回路１１１と他の構成要素とが別個の半導体基板上に実装されてもよい。 As described above, according to the present embodiment, it is possible to eliminate the offset error caused by feedthrough or the like due to the gain change of the amplifier circuit 104, and it is possible to realize a solid-state image sensor having good linearity. In the correction value calculation operation of the present embodiment, the digital values S1 and S2 are calculated based on the pixel reset signal, but instead of this, a constant value test signal is amplified from a voltage source different from the pixel 100. May be supplied to. Each component of the solid-state imaging device IM1 may be mounted on the same semiconductor substrate, or the signal processing circuit 111 and other components may be mounted on separate semiconductor substrates.

＜第１実施形態の第１変形例＞
図６及び図７を参照して、固体撮像装置ＩＭ１の第１変形例について説明する。第１変形では、設定回路１０５の構成が異なる。第１変形例の設定回路１０５は、増幅信号Ｖａｍｐを閾値電圧Ｖｓｈ以下にクリップする機能を有する。図６は、第１変形例における設定回路１０５の回路構成例を説明する。 <First modification of the first embodiment>
A first modification of the solid-state image sensor IM1 will be described with reference to FIGS. 6 and 7. In the first modification, the configuration of the setting circuit 105 is different. The setting circuit 105 of the first modification has a function of clipping the amplified signal Vamp to the threshold voltage Vsh or less. FIG. 6 describes a circuit configuration example of the setting circuit 105 in the first modification.

設定回路１０５は、ＰＭＯＳトランジスタであるトランジスタＭ５と、ＮＭＯＳトランジスタであるトランジスタＭ６及びＭ７とを含む。トランジスタＭ５のソースは増幅回路１０４の出力端子に接続され、トランジスタＭ５は増幅信号Ｖａｍｐをクリップする。クリップ動作の閾値電圧ＶｓｈはトランジスタＭ５のゲートに入力された電圧Ｖｃｌｐによって決定される。トランジスタＭ６のゲートにはＤＣバイアス電圧Ｖｂｎ２が入力され、トランジスタＭ５がクリップ動作を行った際に、トランジスタＭ５のドレインに定電流を供給する。トランジスタＭ５のドレインは、さらに、トランジスタＭ７のゲートと、インバータとに接続される。トランジスタＭ７のソースはＧＮＤ電位に接地されており、トランジスタＭ７のドレインは増幅回路１０４の出力端子に接続される。また、インバータからの出力は、制御信号φＤＲＳとのＮＯＲ処理が行われた後、ＲＳラッチ回路ＬＣＨのＳ端子に入力される。ＲＳラッチ回路ＬＣＨのもう一方の入力であるＲ端子には、制御信号φＤＲＳが入力される。従って、制御信号φＤＲＳがＨレベルとなると、Ｒ端子がＨレベル、Ｓ端子がＬレベルとなるためＲＳラッチ回路ＬＣＨがリセットされる。ＲＳラッチ回路ＬＣＨの出力は、設定回路１０５の出力となり設定信号ＡＴＴを出力する。 The setting circuit 105 includes transistors M5, which are polyclonal transistors, and transistors M6 and M7, which are EtOAc transistors. The source of the transistor M5 is connected to the output terminal of the amplifier circuit 104, and the transistor M5 clips the amplification signal Vamp. The threshold voltage Vsh of the clip operation is determined by the voltage Vclp input to the gate of the transistor M5. A DC bias voltage Vbn2 is input to the gate of the transistor M6, and when the transistor M5 performs a clipping operation, a constant current is supplied to the drain of the transistor M5. The drain of the transistor M5 is further connected to the gate of the transistor M7 and the inverter. The source of the transistor M7 is grounded to the GND potential, and the drain of the transistor M7 is connected to the output terminal of the amplifier circuit 104. Further, the output from the inverter is input to the S terminal of the RS latch circuit LCH after performing NOR processing with the control signal φDRS. The control signal φDRS is input to the R terminal, which is the other input of the RS latch circuit LCH. Therefore, when the control signal φDRS becomes H level, the R terminal becomes H level and the S terminal becomes L level, so that the RS latch circuit LCH is reset. The output of the RS latch circuit LCH becomes the output of the setting circuit 105 and outputs the setting signal ATT.

増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも低い場合に、トランジスタＭ５は非導通状態である。トランジスタＭ６のゲートにはＤＣバイアス電圧が入力されているため、トランジスタＭ７のゲート電圧は、概ねＧＮＤレベルとなる。従って、トランジスタＭ７は非導通状態となる。この場合に、トランジスタＭ５、Ｍ７はともに非導通状態であるため、反転増幅器ＡＭＰの動作に対して影響を与えない。一方、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈを超えると、トランジスタＭ５は導通状態となる。この場合に、トランジスタＭ７のゲート電圧も上昇し、トランジスタＭ７も導通状態となる。この結果、トランジスタＭ３及びＭ４から供給される反転増幅器ＡＭＰの負荷電流が設定回路１０５にも供給され、増幅信号Ｖａｍｐが概ね閾値電圧Ｖｓｈより上昇しないクリップ状態となる。 When the amplified signal Vamp is lower than the threshold voltage Vsh, the transistor M5 is in a non-conducting state. Since the DC bias voltage is input to the gate of the transistor M6, the gate voltage of the transistor M7 is approximately the GND level. Therefore, the transistor M7 is in a non-conducting state. In this case, since both the transistors M5 and M7 are in a non-conducting state, they do not affect the operation of the inverting amplifier AMP. On the other hand, when the amplified signal Vamp exceeds the threshold voltage Vsh, the transistor M5 becomes conductive. In this case, the gate voltage of the transistor M7 also rises, and the transistor M7 also becomes conductive. As a result, the load current of the inverting amplifier AMP supplied from the transistors M3 and M4 is also supplied to the setting circuit 105, and the amplification signal Vamp is in a clip state in which the amplification signal Vamp does not rise above the threshold voltage Vsh.

図７のタイミング図を参照して、第１変形例における画素信号読み出し動作について説明する。第１変形例における補正値算出動作及び画素値算出動作は、上述の第１実施形態のものと同一であってもよい。第１変形例における画素信号読み出し動作は、制御回路１１３が制御信号φＤＬ、φＤＬＯに代えて、制御信号φＤＲＳを設定回路１０５に供給する点で第１実施形態における画素信号読み出し動作とは異なり、他の点は同様であってもよい。 The pixel signal reading operation in the first modification will be described with reference to the timing diagram of FIG. 7. The correction value calculation operation and the pixel value calculation operation in the first modification may be the same as those in the above-described first embodiment. The pixel signal reading operation in the first modification is different from the pixel signal reading operation in the first embodiment in that the control circuit 113 supplies the control signal φDRS to the setting circuit 105 instead of the control signals φDL and φDLO. The points may be similar.

画素信号読み出し動作が開始されると、制御回路１１３は、制御信号φＤＲＳを一時的にＨレベルにすることによって、ＲＳラッチ回路ＬＣＨをリセットする。これにより、設定回路１０５はＬレベルの設定信号ＡＴＴを出力する。その後、第１実施形態と同様の処理が行われた後、画素１００から画素信号が垂直線１０２に読み出され、垂直線信号Ｖｖｌが画素信号に応じた値となる。 When the pixel signal reading operation is started, the control circuit 113 resets the RS latch circuit LCH by temporarily setting the control signal φDRS to the H level. As a result, the setting circuit 105 outputs the L level setting signal ATT. After that, after the same processing as in the first embodiment is performed, the pixel signal is read from the pixel 100 to the vertical line 102, and the vertical line signal Vvl becomes a value corresponding to the pixel signal.

増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも低い場合に、トランジスタＭ７のゲート電圧は概ねＧＮＤレベルとなっている。従って、ＲＳラッチ回路ＬＣＨのＳ端子にＬレベルが入力され続けるため、設定信号ＡＴＴはＬレベルを維持する。一方、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈに到達すると、トランジスタＭ７のゲート電圧もインバータの閾値に到達する。その結果、ＲＳラッチ回路ＬＣＨのＳ端子への入力がＨレベルに反転する。これに伴って、ＲＳラッチ回路ＬＣＨは、Ｈレベルの設定信号ＡＴＴを出力するとともに、この状態を維持する。設定信号ＡＴＴがＨレベルとなると、増幅回路１０４のゲインが１／４倍に変更され、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈ以下となりクリップが解除される。このとき、設定信号ＡＴＴはＨレベルに保持されているため、垂直線信号Ｖｖｌはゲイン１／４倍で増幅される。増幅信号Ｖａｍｐが十分にセトリングした後、第１実施形態と同様の処理が行われ、デジタル値Ｓが生成される。 When the amplified signal Vamp is lower than the threshold voltage Vsh, the gate voltage of the transistor M7 is approximately the GND level. Therefore, since the L level is continuously input to the S terminal of the RS latch circuit LCH, the setting signal ATT maintains the L level. On the other hand, when the amplification signal Vamp reaches the threshold voltage Vsh, the gate voltage of the transistor M7 also reaches the threshold of the inverter. As a result, the input to the S terminal of the RS latch circuit LCH is inverted to the H level. Along with this, the RS latch circuit LCH outputs the H level setting signal ATT and maintains this state. When the set signal ATT reaches the H level, the gain of the amplifier circuit 104 is changed to 1/4 times, the amplification signal Vamp becomes the threshold voltage Vsh or less, and the clip is released. At this time, since the setting signal ATT is held at the H level, the vertical line signal Vvl is amplified with a gain of 1/4 times. After the amplified signal Vamp is sufficiently settled, the same processing as in the first embodiment is performed, and the digital value S is generated.

第１変形例においても第１実施形態と同様の効果が得られる。また、第１変形例では、設定回路１０５のクリップ機能により、増幅信号Ｖａｍｐが閾値電圧Ｖｓｈよりも大きくなることがない。そのため、閾値電圧Ｖｓｈを増幅回路１０４の出力飽和レベルに設定でき、増幅回路１０４のダイナミックレンジを有効に活用できる。なお、増幅信号Ｖａｍｐがクリップ電圧に近い値になる場合、増幅信号Ｖａｍｐは、トランジスタＭ５の影響を大きく受けて精度が高い信号を出力できない。そこで、画素信号に応じた垂直線信号Ｖｖｌが増幅回路１０４に入力されてから設定回路１０５が判定する期間以外は、設定回路１０５のクリップ機能を無効にしてもよい。例えば、制御回路１１３は、画素信号が垂直線１０２に読み出される前と、設定回路１０５が判定した後とに、電圧Ｖｃｌｐを高くすると、より精度の良いデジタル値を得られる。 The same effect as that of the first embodiment can be obtained in the first modification. Further, in the first modification, the amplification signal Vamp does not become larger than the threshold voltage Vsh due to the clip function of the setting circuit 105. Therefore, the threshold voltage Vsh can be set to the output saturation level of the amplifier circuit 104, and the dynamic range of the amplifier circuit 104 can be effectively utilized. When the amplified signal Vamp has a value close to the clip voltage, the amplified signal Vamp is greatly affected by the transistor M5 and cannot output a highly accurate signal. Therefore, the clip function of the setting circuit 105 may be disabled except for the period after the vertical line signal Vvl corresponding to the pixel signal is input to the amplifier circuit 104 and determined by the setting circuit 105. For example, the control circuit 113 can obtain a more accurate digital value by increasing the voltage Vclp before the pixel signal is read out to the vertical line 102 and after the setting circuit 105 determines.

＜第１実施形態の第２変形例＞
図８～図１０を参照して、固体撮像装置ＩＭ１の第２変形例である固体撮像装置ＩＭ２について説明する。図８に示すように、第２変形例の固体撮像装置ＩＭ２は、設定回路１０５及び比較回路１０７にかえて設定回路８０５を有する点で固体撮像装置ＩＭ１と異なり、他の点は同様であってもよい。図９を参照して、設定回路８０５の回路構成例について説明する。図９に示すように、設定回路８０５は、図１に示した設定回路１０５と比較回路１０７とを共通化した構成を有する。 <Second variant of the first embodiment>
The solid-state image sensor IM2, which is a second modification of the solid-state image sensor IM1, will be described with reference to FIGS. 8 to 10. As shown in FIG. 8, the solid-state image sensor IM2 of the second modification is different from the solid-state image sensor IM1 in that it has a setting circuit 805 instead of the setting circuit 105 and the comparison circuit 107, and is the same in other respects. May be good. A circuit configuration example of the setting circuit 805 will be described with reference to FIG. 9. As shown in FIG. 9, the setting circuit 805 has a configuration in which the setting circuit 105 and the comparison circuit 107 shown in FIG. 1 are shared.

続いて、図１０のタイミング図を参照して、第２変形例における画素信号読み出し動作について説明する。第２変形例における補正値算出動作及び画素値算出動作は、上述の第１実施形態のものと同一であってもよい。第２変形例における画素信号読み出し動作は、参照信号発生回路１０６が供給する参照信号Ｖｒが異なる点で第１実施形態における画素信号読み出し動作とは異なり、他の点は同様であってもよい。制御回路１１３は、デジタル値Ｎをメモリ１０９Ｎに保持した後に、参照信号発生回路１０６が供給する参照信号Ｖｒの値を閾値電圧Ｖｓｈに変更する。これによって、設定回路８０５によって、増幅信号Ｖａｍｐと閾値電圧Ｖｓｈとが比較され、比較結果が設定信号ＡＴＴとして出力される。 Subsequently, the pixel signal reading operation in the second modification will be described with reference to the timing diagram of FIG. The correction value calculation operation and the pixel value calculation operation in the second modification may be the same as those in the first embodiment described above. The pixel signal reading operation in the second modification is different from the pixel signal reading operation in the first embodiment in that the reference signal Vr supplied by the reference signal generation circuit 106 is different, and other points may be the same. After holding the digital value N in the memory 109N, the control circuit 113 changes the value of the reference signal Vr supplied by the reference signal generation circuit 106 to the threshold voltage Vsh. As a result, the amplification signal Vamp and the threshold voltage Vsh are compared by the setting circuit 805, and the comparison result is output as the setting signal ATT.

＜第１実施形態の第３変形例＞
図１１を参照して、固体撮像装置ＩＭ１の第３変形例である固体撮像装置ＩＭ３について説明する。図１１に示すように、第３変形例の固体撮像装置ＩＭ３は、カウンタ１０８及びメモリ部１０９にかえてカウンタ１１０８及びメモリ部１１０９を有する点で固体撮像装置ＩＭ１と異なり、他の点は同様であってもよい。 <Third variant of the first embodiment>
The solid-state image sensor IM3, which is a third modification of the solid-state image sensor IM1, will be described with reference to FIG. As shown in FIG. 11, the solid-state imaging device IM3 of the third modification is different from the solid-state imaging device IM1 in that it has the counter 1108 and the memory unit 1109 instead of the counter 108 and the memory unit 109, and is the same in other respects. There may be.

カウンタ１１０８は、アップダウンカウント機能を有する。カウンタ１１０８は、画素列ごとに配置されている。画素リセット信号を増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換する際に、カウンタ１１０８は、制御回路１１３からの指示に応じて、ゼロからダウンカウントを開始する。これにより、カウンタ１１０８には、第１実施形態のデジタル値Ｎの符号を変えた値が保持される。続いて、画素信号を増幅することによって得られた増幅信号ＶａｍｐをＡＤ変換する際に、カウンタ１１０８は、制御回路１１３からの指示に応じて、保持されている値（すなわち、－Ｎ）を初期値としてアップカウントを開始する。このＡＤ変換が終了した時点で、カウンタ１１０８は、第１実施形態のＳ－Ｎに対応する値を出力する。メモリ部１１０９のメモリ１１０９Ｖはこの値を保持する。信号処理回路１１１は、メモリ１１０９Ｖに保持された値（Ｓ－Ｎ）を用いて上述の画素値算出動作を行う。また、補正値算出動作では、メモリ１１０９Ｖに、Ｓ１－Ｎ１、Ｓ２－Ｎ２に対応する値が保持されるので、信号処理回路１１１はこれらの値を用いて補正値を算出する。 The counter 1108 has an up / down count function. The counter 1108 is arranged for each pixel row. When the amplified signal Vamp obtained by amplifying the pixel reset signal is AD-converted, the counter 1108 starts down counting from zero in response to an instruction from the control circuit 113. As a result, the counter 1108 holds the value obtained by changing the sign of the digital value N of the first embodiment. Subsequently, when the amplified signal Vamp obtained by amplifying the pixel signal is AD-converted, the counter 1108 initially resets the held value (that is, −N) according to the instruction from the control circuit 113. Start upcounting as a value. When the AD conversion is completed, the counter 1108 outputs the value corresponding to the SN of the first embodiment. The memory 1109V of the memory unit 1109 holds this value. The signal processing circuit 111 performs the above-mentioned pixel value calculation operation using the value (SN) held in the memory 1109V. Further, in the correction value calculation operation, the values corresponding to S1-N1 and S2-N2 are held in the memory 1109V, and the signal processing circuit 111 calculates the correction value using these values.

＜第２実施形態＞
図１２～図１５を参照して、第２実施形態に係る固体撮像装置ＩＭ４について説明する。固体撮像装置ＩＭ４は、テスト信号生成回路１２０１を更に備える点で固体撮像装置ＩＭ１と異なる。テスト信号生成回路１２０１は、複数の垂直線１０２のそれぞれに、テスト信号を供給する。第１実施形態では、ゲイン補正値β1/4として、フィードバック容量の容量値に基づいて理論的に算出した値（４）を用いる。しかし、ゲインを精確に制御することは困難であるので、増幅回路１０４のゲインが１／４倍に設定されたとしても、実際の増幅信号Ｖａｍｐは異なる値のゲインで増幅されることがある。 <Second Embodiment>
The solid-state image sensor IM4 according to the second embodiment will be described with reference to FIGS. 12 to 15. The solid-state image sensor IM4 differs from the solid-state image sensor IM1 in that it further includes a test signal generation circuit 1201. The test signal generation circuit 1201 supplies a test signal to each of the plurality of vertical lines 102. In the first embodiment, the value (4) theoretically calculated based on the capacity value of the feedback capacitance is used as the gain correction value β 1/4 . However, since it is difficult to accurately control the gain, even if the gain of the amplifier circuit 104 is set to 1/4 times, the actual amplified signal Vamp may be amplified with a gain of a different value.

図１４のグラフの横軸は、垂直線信号Ｖｖｌの変化量ΔＶｖｌを示す。図１４のグラフの縦軸は、デジタル値を表す。変化量ΔＶｖｌは、画素１００へ入射した光の光量に対応する。垂直線信号Ｖｖｌが画素リセット信号に応じた値である場合に、変化量ΔＶｖｌはゼロとなる。 The horizontal axis of the graph of FIG. 14 indicates the amount of change ΔVvl of the vertical line signal Vvl. The vertical axis of the graph of FIG. 14 represents a digital value. The amount of change ΔVvl corresponds to the amount of light incident on the pixel 100. When the vertical line signal Vvl is a value corresponding to the pixel reset signal, the change amount ΔVvl becomes zero.

直線１４０１は、直線４０１と同様に、増幅回路１０４のゲインが１倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（１）に従って算出されるデジタル信号Ｄ１との関係を示す。 Similar to the straight line 401, the straight line 1401 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1 time and the digital signal D1 calculated according to the above equation (1).

直線１４０２は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（２）に従って算出されるデジタル信号Ｄ２との関係を示す。デジタルＣＤＳ処理によって得られたＳ－Ｎに、ゲインの逆数（４）を掛けているので、直線１４０２の傾きは直線１４０１の傾きと理論的には一致する。しかし、ゲイン誤差により、これらの直線の傾きが一致しないことがある。この場合に、図１の実施形態のようにオフセット補正を行ったとしても、デジタル信号Ｄは良好な直線性を有しない。そこで、本実施形態の信号処理回路１１１は、上述の式（４）のゲイン補正値β1/4を理論値からではなく実際に得られた増幅信号Ｖａｍｐに基づいて決定する。 The straight line 1402 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1/4 times, and the digital signal D2 calculated according to the above equation (2). Since the SN obtained by the digital CDS processing is multiplied by the reciprocal of the gain (4), the slope of the straight line 1402 theoretically matches the slope of the straight line 1401. However, due to gain error, the slopes of these straight lines may not match. In this case, even if the offset correction is performed as in the embodiment of FIG. 1, the digital signal D does not have good linearity. Therefore, the signal processing circuit 111 of the present embodiment determines the gain correction value β 1/4 of the above equation (4) based on the amplified signal Vamp actually obtained, not from the theoretical value.

一例では、信号処理回路１１１は、ゲイン補正値を補正するための補正係数ｂを算出し、この補正係数ｂをゲインの理論値の逆数（４）に乗じることによって得られる値を上述のゲイン補正値β1/4とする。具体的に、信号処理回路１１１は、以下の式（６）に従って算出されるデジタル信号Ｄ４を表す直線１４０３の傾きが直線１４０１の傾きと一致するように補正係数ｂを算出する。
Ｄ４＝４ｂ（Ｓ－Ｎ） …式（６）
補正係数ｂの算出方法については後述する。 In one example, the signal processing circuit 111 calculates a correction coefficient b for correcting a gain correction value, and the value obtained by multiplying this correction coefficient b by the reciprocal of the theoretical gain (4) is the gain correction described above. The value is β 1/4 . Specifically, the signal processing circuit 111 calculates the correction coefficient b so that the slope of the straight line 1403 representing the digital signal D4 calculated according to the following equation (6) matches the slope of the straight line 1401.
D4 = 4b (SN) ... Equation (6)
The calculation method of the correction coefficient b will be described later.

その後、信号処理回路１１１は、Ｄ４からオフセット補正値αを引くことによって、デジタル値を算出する。すなわち、信号処理回路１１１は、以下の式（７）に従ってデジタル信号Ｄ５を算出する。
Ｄ５＝４ｂ（Ｓ－Ｎ）－α …式（７）
直線１４０４は、増幅回路１０４のゲインが１／４倍に設定される範囲に含まれる変化量ΔＶｖｌと、上記の式（７）に従って算出されるデジタル信号Ｄ５との関係を示す。図１４に示すように、直線１４０４は、直線１４０１に対して良好な直線性を有する。信号処理回路１１１は、増幅回路１０４のゲインが１／４倍に設定されている場合（すなわち、メモリ１０９ＤにＨレベルが保持されている場合）に、デジタル信号Ｄ５を上述のデジタル信号Ｄとして出力する。 After that, the signal processing circuit 111 calculates the digital value by subtracting the offset correction value α from D4. That is, the signal processing circuit 111 calculates the digital signal D5 according to the following equation (7).
D5 = 4b (SN) -α ... Equation (7)
The straight line 1404 shows the relationship between the amount of change ΔVvl included in the range in which the gain of the amplifier circuit 104 is set to 1/4 times, and the digital signal D5 calculated according to the above equation (7). As shown in FIG. 14, the straight line 1404 has good linearity with respect to the straight line 1401. The signal processing circuit 111 outputs the digital signal D5 as the above-mentioned digital signal D when the gain of the amplifier circuit 104 is set to 1/4 times (that is, when the H level is held in the memory 109D). do.

図１３を参照して、テスト信号生成回路１２０１の回路構成例について説明する。テスト信号生成回路１２０１は、制御信号φＴＳ１により制御されるマルチプレクサＭＸ１と、制御信号φＴＳ２により制御されるマルチプレクサＭＸ２と、各列の垂直線１０２に接続されるトランジスタＭ８とを備える。トランジスタＭ８は、ＮＭＯＳトランジスタである。トランジスタＭ８のソースは垂直線１０２に接続され、トランジスタＭ８のドレインは電源に接続される。トランジスタＭ８は、マルチプレクサＭＸ２により制御されるゲート電圧に応じて垂直線１０２の電圧を制御する。マルチプレクサＭＸ２には、電圧Ｖ５と、マルチプレクサＭＸ１の出力とが供給される。マルチプレクサＭＸ１には、電圧Ｖ３とＶ４とが供給される。マルチプレクサＭＸ１は、制御信号φＴＳ１がＬレベルの場合に電圧Ｖ３を出力し、制御信号φＴＳ１がＨレベルの場合に電圧Ｖ４を出力する。トランジスタＭ８のゲートに電圧Ｖ３が供給された場合にテスト信号生成回路１２０１が垂直線１０２に供給する信号を第１テスト信号と呼ぶ。トランジスタＭ８のゲートに電圧Ｖ４が供給された場合にテスト信号生成回路１２０１が垂直線１０２に供給する信号を第２テスト信号と呼ぶ。第１テスト信号と第２テスト信号とは互いに異なる値である。 A circuit configuration example of the test signal generation circuit 1201 will be described with reference to FIG. The test signal generation circuit 1201 includes a multiplexer MX1 controlled by a control signal φTS1, a multiplexer MX2 controlled by a control signal φTS2, and a transistor M8 connected to a vertical line 102 in each row. The transistor M8 is an HCl transistor. The source of the transistor M8 is connected to the vertical line 102 and the drain of the transistor M8 is connected to the power supply. The transistor M8 controls the voltage of the vertical line 102 according to the gate voltage controlled by the multiplexer MX2. The voltage V5 and the output of the multiplexer MX1 are supplied to the multiplexer MX2. Voltages V3 and V4 are supplied to the multiplexer MX1. The multiplexer MX1 outputs the voltage V3 when the control signal φTS1 is L level, and outputs the voltage V4 when the control signal φTS1 is H level. The signal supplied by the test signal generation circuit 1201 to the vertical line 102 when the voltage V3 is supplied to the gate of the transistor M8 is referred to as a first test signal. The signal supplied by the test signal generation circuit 1201 to the vertical line 102 when the voltage V4 is supplied to the gate of the transistor M8 is referred to as a second test signal. The first test signal and the second test signal have different values.

制御信号φＴＳ２がＬレベルになると、マルチプレクサＭＸ２は電圧Ｖ５を選択し、トランジスタＭ８のゲートに電圧Ｖ５を供給される。一方、制御信号φＴＳ２がＨレベルになると、マルチプレクサＭＸ２はマルチプレクサＭＸ１の出力を選択し、電圧Ｖ３又はＶ４をトランジスタＭ８のゲートに供給する。補正値算出動作において、制御信号φＴＳ２はＨレベルとなり、電圧Ｖ３又はＶ４に応じた電圧が垂直線信号Ｖｖｌとして垂直線１０２に供給される。また、画素信号読み出し動作において、制御信号φＴＳ２がＬレベルとなり、電圧Ｖ５に応じて垂直線１０２がクリップされる。テスト信号生成回路１２０１がこのようなクリップ機能を有することによって、画素信号のレベルが局所的に増大した際に生じる垂直線１０２の過度な電圧低下を防ぎ、スミア抑制の効果が得られる。 When the control signal φTS2 reaches the L level, the multiplexer MX2 selects the voltage V5, and the voltage V5 is supplied to the gate of the transistor M8. On the other hand, when the control signal φTS2 reaches the H level, the multiplexer MX2 selects the output of the multiplexer MX1 and supplies the voltage V3 or V4 to the gate of the transistor M8. In the correction value calculation operation, the control signal φTS2 becomes the H level, and the voltage corresponding to the voltage V3 or V4 is supplied to the vertical line 102 as the vertical line signal Vvl. Further, in the pixel signal reading operation, the control signal φTS2 becomes L level, and the vertical line 102 is clipped according to the voltage V5. By having such a clip function in the test signal generation circuit 1201, it is possible to prevent an excessive voltage drop of the vertical line 102 that occurs when the level of the pixel signal is locally increased, and an effect of suppressing smear can be obtained.

図１５のタイミング図を参照して、補正値算出動作について説明する。第２実施形態の補正値算出動作では、オフセット補正値だけでなく、ゲイン補正値も算出する。図１５は、１つの増幅回路１０４に対する補正値を算出する動作を説明する。この補正値は、当該増幅回路１０４に共通に接続された複数の画素１００に対して使用される。垂直走査回路１０３は、図１５に示す期間を通じて、すべての画素１００に供給する制御信号φＰＳＥＬをＬレベルに維持する。 The correction value calculation operation will be described with reference to the timing diagram of FIG. In the correction value calculation operation of the second embodiment, not only the offset correction value but also the gain correction value is calculated. FIG. 15 describes an operation of calculating a correction value for one amplifier circuit 104. This correction value is used for a plurality of pixels 100 commonly connected to the amplifier circuit 104. The vertical scanning circuit 103 maintains the control signal φPSEL supplied to all the pixels 100 at the L level throughout the period shown in FIG.

補正値算出動作は、連続する期間Ｈ１～期間Ｈ４に行われる動作によって構成される。各期間に行われる動作は、図５の期間Ｈ１に行われる動作と同様のため、主に相違点について説明する。 The correction value calculation operation is composed of operations performed in consecutive periods H1 to H4. Since the operation performed in each period is the same as the operation performed in the period H1 of FIG. 5, the differences will be mainly described.

期間Ｈ１では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ１が生成され、その後に、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｓ１が生成される。期間Ｈ２では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ２が生成され、その後に、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１／４倍に設定されている状態でデジタル値Ｓ２が生成される。期間Ｈ３では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ３が生成され、その後に、垂直線信号Ｖｖｌが第２テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｓ３が生成される。期間Ｈ４では、垂直線信号Ｖｖｌが第１テスト信号であり、ゲインが１倍に設定されている状態でデジタル値Ｎ４が生成され、その後に、垂直線信号Ｖｖｌが第２テスト信号であり、ゲインが１／４倍に設定されている状態でデジタル値Ｓ４が生成される。信号処理回路１１１は、これらのデジタル値をメモリ部１０９からメモリ１１２に適宜読み出す。 In the period H1, the vertical line signal Vvl is the first test signal and the digital value N1 is generated with the gain set to 1 times, and then the vertical line signal Vvl is the first test signal and the gain. The digital value S1 is generated with the value set to 1 times. In the period H2, the vertical line signal Vvl is the first test signal and the digital value N2 is generated with the gain set to 1 times, and then the vertical line signal Vvl is the first test signal and the gain. The digital value S2 is generated with the value set to 1/4 times. In the period H3, the vertical line signal Vvl is the first test signal and the digital value N3 is generated with the gain set to 1 times, and then the vertical line signal Vvl is the second test signal and the gain. The digital value S3 is generated with the value set to 1 times. In the period H4, the vertical line signal Vvl is the first test signal and the digital value N4 is generated with the gain set to 1 times, and then the vertical line signal Vvl is the second test signal and the gain. The digital value S4 is generated with the value set to 1/4 times. The signal processing circuit 111 appropriately reads these digital values from the memory unit 109 to the memory 112.

増幅回路１０４に設定された変更後のゲインをＧ（上記の例では１／４）とすると、信号処理回路１１１は、以下の式（８）～（１０）に従って補正係数ｂ、ゲイン補正値βG及びオフセット補正値αGをそれぞれ算出する。
ｂ＝｛（Ｓ３－Ｎ３）－（Ｓ１－Ｎ１）｝／｛（Ｓ４－Ｎ４）／Ｇ－（Ｓ２－Ｎ２）／Ｇ｝ …式（８）
βG＝ｂ／Ｇ …式（９）
αG＝ｂ（Ｓ２－Ｎ２）／Ｇ－（Ｓ１－Ｎ１） …式（１０）
信号処理回路１１１は、このようにして算出したゲイン補正値βG及びオフセット補正値αGをメモリ１１２に格納する。信号処理回路１１１は、式（１０）に代えて、以下の式（１１）に従ってオフセット補正値αGを算出してもよい。
αG＝ｂ（Ｓ４－Ｎ４）／Ｇ－（Ｓ３－Ｎ３） …式（１１） Assuming that the changed gain set in the amplifier circuit 104 is G (1/4 in the above example), the signal processing circuit 111 has a correction coefficient b and a gain correction value β according to the following equations (8) to (10). Calculate G and the offset correction value α G , respectively.
b = {(S3-N3)-(S1-N1)} / {(S4-N4) / G- (S2-N2) / G} ... Equation (8)
β G = b / G ... Equation (9)
α G = b (S2-N2) / G- (S1-N1) ... Equation (10)
The signal processing circuit 111 stores the gain correction value β G and the offset correction value α G thus calculated in the memory 112. The signal processing circuit 111 may calculate the offset correction value α G according to the following equation (11) instead of the equation (10).
α G = b (S4-N4) / G- (S3-N3) ... Equation (11)

本実施形態では、増幅信号Ｖａｍｐに基づいて増幅回路のゲインを補正することによって、さらに良好な直線性を有する固体撮像装置を実現できる。第２実施形態に対して、第１実施形態の第１変形例～第３変形例を組み合わせてもよい。 In the present embodiment, a solid-state image sensor having even better linearity can be realized by correcting the gain of the amplifier circuit based on the amplification signal Vamp. The first modification to the third modification of the first embodiment may be combined with the second embodiment.

上述の各実施形態では、画素列ごとに補正値を算出し、画素値を補正する場合について説明した。これに代えて、画素列ごとに算出した補正値から平均値又は中間値を算出し、この値を複数の画素列からの画素値の補正に共通に用いてもよい。また、上述の各実施形態では、増幅回路１０４が２種類のゲインを切り替える場合について説明したが、これに限られず、増幅回路１０４は、３種類以上の複数のゲインを切り替えてもよい。この場合に、オフセット補正値、ゲイン補正値は、複数のゲインのそれぞれに対して設定される。 In each of the above-described embodiments, a case where a correction value is calculated for each pixel sequence and the pixel value is corrected has been described. Instead of this, an average value or an intermediate value may be calculated from the correction value calculated for each pixel string, and this value may be commonly used for correction of the pixel value from a plurality of pixel strings. Further, in each of the above-described embodiments, the case where the amplifier circuit 104 switches between two types of gains has been described, but the present invention is not limited to this, and the amplifier circuit 104 may switch between three or more types of gains. In this case, the offset correction value and the gain correction value are set for each of the plurality of gains.

＜第３実施形態＞
図１６を参照して、第３実施形態に係る撮像システムについて説明する。図１６において、撮像システムは、レンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。さらに撮像システムは、撮像装置１５４から出力される信号の処理を行う信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２及び絞り１５３は撮像装置１５４に光を集光する光学系を構成する。 <Third Embodiment>
The imaging system according to the third embodiment will be described with reference to FIG. In FIG. 16, the image pickup system has a barrier 151 for protecting the lens, a lens 152 for forming an optical image of a subject on the image pickup device 154, and a diaphragm 153 for varying the amount of light passing through the lens 152. Further, the image pickup system has a signal processing unit 155 that processes a signal output from the image pickup device 154. The signal output from the image pickup apparatus 154 is an image pickup signal for generating an image of a subject. The signal processing unit 155 performs various corrections and compressions as necessary on the image pickup signal output from the image pickup apparatus 154 to generate an image. The lens 152 and the aperture 153 form an optical system that collects light on the image pickup device 154.

図１６に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する制御・演算部１５１０を有する。 The imaging system illustrated in FIG. 16 further includes a buffer memory unit 156 for temporarily storing image data, and an external interface unit 157 for communicating with an external computer or the like. Further, the imaging system includes a detachable recording medium 159 such as a semiconductor memory for recording or reading imaging data, and a recording medium control interface unit 158 for recording or reading on the recording medium 159. Further, the imaging system has a control / calculation unit 1510 that controls various calculations and the entire digital still camera.

図１６に示した撮像システムでは、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４とは別の半導体基板上に設けられた信号処理部１５５が有する形態とすることができる。この形態の場合には、信号処理部１５５が、補正部を有する信号処理部である。この形態としても、本実施形態の撮像システムは、第１実施形態及び第２実施形態で説明した効果と同様の効果を得ることができる。他の形態として、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４とは別の半導体基板上に設けられた制御・演算部１５１０が有する形態とすることもできる。この形態の場合には、制御・演算部１５１０が、補正部を有する信号処理部である。 In the image pickup system shown in FIG. 16, the signal processing circuit 111 described in the first embodiment and the second embodiment is provided by a signal processing unit 155 provided on a semiconductor substrate different from the image pickup device 154. be able to. In the case of this form, the signal processing unit 155 is a signal processing unit having a correction unit. Also in this embodiment, the imaging system of the present embodiment can obtain the same effects as those described in the first embodiment and the second embodiment. As another embodiment, the signal processing circuit 111 described in the first embodiment and the second embodiment may be included in the control / calculation unit 1510 provided on a semiconductor substrate different from the image pickup apparatus 154. .. In the case of this form, the control / calculation unit 1510 is a signal processing unit having a correction unit.

本実施形態の上述の説明では、第１実施形態及び第２実施形態で説明した信号処理回路１１１を、撮像装置１５４の外部に有する形態としたが、一部の機能のみを撮像装置１５４の外部に有する形態としてもよい。例えば、信号処理回路１１１は、Ｓ１－Ｎ１、Ｓ２－Ｎ２、さらにＳ３－Ｎ３、Ｓ４－Ｎ４を撮像装置１５４の外部へと出力する。信号処理部１５５または制御・演算部１５１０がオフセット補正値αGおよびゲイン補正値βGを算出する。信号処理部１５５または制御・演算部１５１０は求めたオフセット補正値αGおよびゲイン補正値βGを撮像装置１５４が備える信号処理回路１１１に返す。撮像装置１５４の信号処理回路１１１はこれら補正値を用いて、画素信号読み出し動作を行う。このような形態としても、第１実施形態及び第２実施形態で説明した効果と同様の効果を得ることができる。 In the above description of the present embodiment, the signal processing circuit 111 described in the first embodiment and the second embodiment is provided outside the image pickup apparatus 154, but only a part of the functions are outside the image pickup apparatus 154. It may be in the form of having. For example, the signal processing circuit 111 outputs S1-N1, S2-N2, and further S3-N3 and S4-N4 to the outside of the image pickup apparatus 154. The signal processing unit 155 or the control / calculation unit 1510 calculates the offset correction value α G and the gain correction value β G. The signal processing unit 155 or the control / calculation unit 1510 returns the obtained offset correction value α G and gain correction value β G to the signal processing circuit 111 included in the image pickup apparatus 154. The signal processing circuit 111 of the image pickup apparatus 154 uses these correction values to perform a pixel signal reading operation. Even in such an embodiment, the same effects as those described in the first embodiment and the second embodiment can be obtained.

また、撮像装置１５４が設けられた半導体基板と、補正部である信号処理部１５５あるいは制御・演算部１５１０が設けられた別の半導体基板とが積層されていてもよい。 Further, a semiconductor substrate provided with the image pickup apparatus 154 and another semiconductor substrate provided with the signal processing unit 155 as a correction unit or the control / calculation unit 1510 may be laminated.

ＩＭ１～ＩＭ４ 固体撮像装置、１００ 画素、１０４ 増幅回路、１０５ 判定回路、１１１ 信号処理回路、１１１ 信号処理回路 IM1 to IM4 solid-state imaging device, 100 pixels, 104 amplifier circuit, 105 judgment circuit, 111 signal processing circuit, 111 signal processing circuit

Claims (28)

入力されるアナログ信号を増幅する増幅回路と、
前記増幅回路によって増幅された前記アナログ信号を、前記増幅回路に設定されたゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する補正回路と、を備え、
前記増幅回路は、
アナログ信号を異なる複数のゲインのそれぞれで増幅し、
前記アナログ信号を増幅中にゲインを変更することを特徴とする固体撮像装置。 An amplifier circuit that amplifies the input analog signal and
The analog signal amplified by the amplifier circuit is corrected by using a first correction value corresponding to a gain set in the amplifier circuit and a second correction value corresponding to the offset of the amplifier circuit at the gain. With a correction circuit,
The amplifier circuit is
Amplifies the analog signal at each of multiple different gains ,
A solid-state image sensor, characterized in that the gain is changed during amplification of the analog signal . 入力されるアナログ信号を増幅する増幅回路と、
前記増幅回路によって増幅された前記アナログ信号を、前記増幅回路に設定されたゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する補正回路と、を備え、
前記増幅回路は、
アナログ信号を、第１ゲインと、前記第１ゲインとは異なる第２ゲインとを含む異なる複数のゲインのそれぞれで増幅し、
リセット状態の画素から供給される画素リセット信号を前記第１ゲインで増幅し、
前記補正回路は、
前記第１ゲインで増幅された前記アナログ信号を、前記第１ゲインで増幅された画素リセット信号を用いて補正し、
前記第２ゲインで増幅された前記アナログ信号を、前記第１補正値と、前記第２補正値と、前記第１ゲインで増幅された画素リセット信号とを用いて補正することを特徴とする固体撮像装置。 An amplifier circuit that amplifies the input analog signal and
The analog signal amplified by the amplifier circuit is corrected by using a first correction value corresponding to a gain set in the amplifier circuit and a second correction value corresponding to the offset of the amplifier circuit at the gain. With a correction circuit,
The amplifier circuit is
The analog signal is amplified at each of a plurality of different gains, including a first gain and a second gain different from the first gain .
The pixel reset signal supplied from the pixel in the reset state is amplified by the first gain, and then
The correction circuit
The analog signal amplified by the first gain is corrected by using the pixel reset signal amplified by the first gain.
A solid body characterized in that the analog signal amplified by the second gain is corrected by using the first correction value, the second correction value, and the pixel reset signal amplified by the first gain. Image sensor. 前記第２ゲインで増幅された前記アナログ信号の値をＳ、前記第１ゲインで増幅された前記画素リセット信号の値をＮ、前記第１補正値をβ、前記第２補正値をαとして、前記補正回路は、
β×（Ｓ－Ｎ）－α
に従って前記アナログ信号を補正することを特徴とする請求項２に記載の固体撮像装置。 The value of the analog signal amplified by the second gain is S, the value of the pixel reset signal amplified by the first gain is N, the first correction value is β, and the second correction value is α. The correction circuit is
β × (SN) -α
The solid-state image sensor according to claim 2 , wherein the analog signal is corrected according to the above. 前記アナログ信号は、第１アナログ信号であり、
前記増幅回路は更に、第２アナログ信号を異なる複数のゲインのそれぞれで増幅することを特徴とする請求項１乃至３の何れか１項に記載の固体撮像装置。 The analog signal is a first analog signal and is
The solid-state image sensor according to any one of claims 1 to 3, wherein the amplifier circuit further amplifies the second analog signal at each of a plurality of different gains. 前記増幅回路は、前記第１アナログ信号を異なる複数のゲインのそれぞれで増幅した後、前記第２アナログ信号を異なる複数のゲインのそれぞれで増幅することを特徴とする請求項４に記載の固体撮像装置。 The fourth aspect of claim 4 , wherein the amplifier circuit amplifies the first analog signal at each of a plurality of different gains, and then amplifies the second analog signal at each of the plurality of different gains. Solid-state image sensor. 前記アナログ信号を異なる複数のゲインで増幅して得られた複数の信号のそれぞれをデジタル信号に変換するＡＤ変換回路を更に備えることを特徴とする請求項１乃至５の何れか１項に記載の固体撮像装置。 The invention according to any one of claims 1 to 5 , further comprising an AD conversion circuit that converts each of the plurality of signals obtained by amplifying the analog signal with a plurality of different gains into a digital signal. The solid-state imaging device described. 前記アナログ信号は、第１アナログ信号であり、
前記増幅回路は更に、第２アナログ信号を異なる複数のゲインのそれぞれで増幅し、
前記ＡＤ変換回路は更に、前記第２アナログ信号を異なる複数のゲインで増幅して得られた複数の信号のそれぞれをデジタル信号に変換することを特徴とする請求項６に記載の固体撮像装置。 The analog signal is a first analog signal and is
The amplifier circuit further amplifies the second analog signal at each of a plurality of different gains.
The solid-state imaging device according to claim 6 , wherein the AD conversion circuit further converts each of the plurality of signals obtained by amplifying the second analog signal with a plurality of different gains into a digital signal. .. 前記アナログ信号を生成する画素を更に備えることを特徴とする請求項１乃至７の何れか１項に記載の固体撮像装置。 The solid-state image sensor according to any one of claims 1 to 7 , further comprising pixels for generating the analog signal. 前記第１補正値及び前記第２補正値のそれぞれは、前記アナログ信号を異なる複数のゲインで増幅して得られた複数の信号に基づいて決定されることを特徴とする請求項１乃至８の何れか１項に記載の固体撮像装置。 Claims 1 to 1, wherein each of the first correction value and the second correction value is determined based on a plurality of signals obtained by amplifying the analog signal with a plurality of different gains. 8. The solid-state image sensor according to any one of 8. 前記アナログ信号は、第１アナログ信号であり、
前記第１補正値及び前記第２補正値のそれぞれは、第２アナログ信号を異なる複数のゲインで増幅して得られた複数の信号に更に基づいて決定されることを特徴とする請求項９に記載の固体撮像装置。 The analog signal is a first analog signal and is
9. The first correction value and the second correction value are each determined based on a plurality of signals obtained by amplifying the second analog signal with a plurality of different gains. The solid-state image sensor according to the above. 前記固体撮像装置は、
前記入力されるアナログ信号として入射光に応じた画素信号を生成する複数の画素と、
画素ごとに前記増幅回路のゲインを設定する設定回路と、を更に備えることを特徴とする請求項１乃至１０の何れか１項に記載の固体撮像装置。 The solid-state image sensor
A plurality of pixels that generate a pixel signal according to the incident light as the input analog signal, and
The solid-state image pickup device according to any one of claims 1 to 10 , further comprising a setting circuit for setting the gain of the amplifier circuit for each pixel. 前記複数の画素が複数の列に渡って配され、
前記複数の列のそれぞれに対応して、複数の前記増幅回路のそれぞれが配され、
前記複数の増幅回路によって増幅された複数の前記画素信号に対して、前記補正回路は、共通の前記第１補正値と、共通の前記第２補正値とを用いて補正することを特徴とする請求項１１に記載の固体撮像装置。 The plurality of pixels are arranged over a plurality of columns, and the plurality of pixels are arranged over a plurality of columns.
Each of the plurality of amplifier circuits is arranged corresponding to each of the plurality of columns.
The correction circuit is characterized in that the plurality of pixel signals amplified by the plurality of amplifier circuits are corrected by using the common first correction value and the common second correction value. The solid-state imaging device according to claim 11 . 前記固体撮像装置は、増幅された前記アナログ信号をデジタル値に変換するＡＤ変換回路を更に備え、
前記補正回路は、デジタル値に変換された前記アナログ信号を補正することを特徴とする請求項１乃至１２の何れか１項に記載の固体撮像装置。 The solid-state image sensor further includes an AD conversion circuit that converts the amplified analog signal into a digital value.
The solid-state image sensor according to any one of claims 1 to 12 , wherein the correction circuit corrects the analog signal converted into a digital value. 前記増幅回路は、複数のゲインのそれぞれを用いてテスト信号を増幅することによって複数の増幅されたテスト信号を生成し、
前記補正回路は、前記複数の増幅されたテスト信号に基づいて前記第２補正値を決定することを特徴とする請求項１乃至１３の何れか１項に記載の固体撮像装置。 The amplifier circuit produces a plurality of amplified test signals by amplifying the test signal using each of the plurality of gains.
The solid-state image pickup device according to any one of claims 1 to 13 , wherein the correction circuit determines the second correction value based on the plurality of amplified test signals. 前記テスト信号は、リセット状態の画素から前記増幅回路に供給される信号であることを特徴とする請求項１４に記載の固体撮像装置。 The solid-state image pickup device according to claim 14 , wherein the test signal is a signal supplied from the reset pixel to the amplifier circuit. 前記増幅回路は、複数のゲインのそれぞれを用いて、第１テスト信号と、前記第１テスト信号とは異なる値の第２テスト信号とを増幅することによって複数の増幅されたテスト信号を生成し、
前記補正回路は、前記複数の増幅されたテスト信号に基づいて前記第１補正値を決定することを特徴とする請求項１乃至１５の何れか１項に記載の固体撮像装置。 The amplifier circuit generates a plurality of amplified test signals by amplifying a first test signal and a second test signal having a value different from that of the first test signal by using each of the plurality of gains. ,
The solid-state image pickup device according to any one of claims 1 to 15 , wherein the correction circuit determines the first correction value based on the plurality of amplified test signals. 前記第１補正値及び前記第２補正値を保持するメモリを更に備え、
前記補正回路は、前記メモリから読み出した前記第１補正値及び前記第２補正値を用いて、増幅された前記アナログ信号を補正することを特徴とする請求項１乃至１６の何れか１項に記載の固体撮像装置。 A memory for holding the first correction value and the second correction value is further provided.
The correction circuit according to any one of claims 1 to 16 , wherein the correction circuit corrects the amplified analog signal by using the first correction value and the second correction value read from the memory. The solid-state image sensor described. 増幅された前記アナログ信号と閾値との比較結果に基づいて前記増幅回路がゲインを変更すべきかを判定する設定回路を更に備えることを特徴とする請求項１乃至１７の何れか１項に記載の固体撮像装置。 The invention according to any one of claims 1 to 17 , further comprising a setting circuit for determining whether the amplifier circuit should change the gain based on the comparison result between the amplified analog signal and the threshold value. Solid-state image sensor. 前記増幅回路は、前記増幅回路がゲインを変更すべきと前記設定回路が判定した場合に、ゲインを小さくすることを特徴とする請求項１８に記載の固体撮像装置。 The solid-state image pickup device according to claim 18 , wherein the amplifier circuit reduces the gain when the setting circuit determines that the amplifier circuit should change the gain. 増幅された前記アナログ信号をクリップする回路を更に備えることを特徴とする請求項１乃至１９の何れか１項に記載の固体撮像装置。 The solid-state image sensor according to any one of claims 1 to 19 , further comprising a circuit for clipping the amplified analog signal. 請求項１乃至２０の何れか１項に記載の固体撮像装置と、
前記固体撮像装置によって得られた画素値を処理する信号処理部と、
を備えることを特徴とするカメラ。 The solid-state image sensor according to any one of claims 1 to 20 and
A signal processing unit that processes the pixel values obtained by the solid-state image sensor, and
A camera characterized by being equipped with. 入力されるアナログ信号を増幅する増幅回路を有する固体撮像装置と、
前記増幅回路によって増幅された前記アナログ信号を補正するための第１補正値と第２補正値とを得る補正回路とを備える撮像システムであって、
前記第１補正値は、前記増幅回路に設定されたゲインに対応する補正値であり、
前記第２補正値は、当該ゲインにおける前記増幅回路のオフセットに対応する補正値であり、
前記増幅回路は、
アナログ信号を異なる複数のゲインのそれぞれで増幅し、
前記アナログ信号を増幅中にゲインを変更することを特徴とする撮像システム。 A solid-state image sensor with an amplifier circuit that amplifies the input analog signal,
An image pickup system including a correction circuit for obtaining a first correction value and a second correction value for correcting the analog signal amplified by the amplifier circuit.
The first correction value is a correction value corresponding to the gain set in the amplifier circuit.
The second correction value is a correction value corresponding to the offset of the amplifier circuit at the gain.
The amplifier circuit is
Amplifies the analog signal at each of multiple different gains ,
An imaging system characterized in that the gain is changed during amplification of the analog signal . 入力されるアナログ信号を増幅する増幅回路を有する固体撮像装置と、
前記増幅回路によって増幅された前記アナログ信号を補正するための第１補正値と第２補正値とを得る補正回路とを備える撮像システムであって、
前記第１補正値は、前記増幅回路に設定されたゲインに対応する補正値であり、
前記第２補正値は、当該ゲインにおける前記増幅回路のオフセットに対応する補正値であり、
前記増幅回路は、
アナログ信号を、第１ゲインと、前記第１ゲインとは異なる第２ゲインとを含む複数のゲインのそれぞれで増幅し、
リセット状態の画素から供給される画素リセット信号を前記第１ゲインで増幅し、
前記補正回路は、
前記第１ゲインで増幅された前記アナログ信号を、前記第１ゲインで増幅された画素リセット信号を用いて補正し、
前記第２ゲインで増幅された前記アナログ信号を、前記第１補正値と、前記第２補正値と、前記第１ゲインで増幅された画素リセット信号とを用いて補正することを特徴とする撮像システム。 A solid-state image sensor with an amplifier circuit that amplifies the input analog signal,
An image pickup system including a correction circuit for obtaining a first correction value and a second correction value for correcting the analog signal amplified by the amplifier circuit.
The first correction value is a correction value corresponding to the gain set in the amplifier circuit.
The second correction value is a correction value corresponding to the offset of the amplifier circuit at the gain.
The amplifier circuit is
The analog signal is amplified at each of a plurality of gains including a first gain and a second gain different from the first gain .
The pixel reset signal supplied from the pixel in the reset state is amplified by the first gain, and then
The correction circuit
The analog signal amplified by the first gain is corrected by using the pixel reset signal amplified by the first gain.
Imaging characterized in that the analog signal amplified by the second gain is corrected by using the first correction value, the second correction value, and the pixel reset signal amplified by the first gain. system. 前記固体撮像装置は、前記補正回路から前記第１補正値と前記第２補正値とが入力される信号処理回路を備え、
前記信号処理回路は、前記第１補正値と前記第２補正値とを用いて、前記増幅回路に設定されたゲインで増幅された前記アナログ信号を補正することを特徴とする請求項２２又は２３に記載の撮像システム。 The solid-state image sensor includes a signal processing circuit in which the first correction value and the second correction value are input from the correction circuit.
22 or 23, wherein the signal processing circuit uses the first correction value and the second correction value to correct the analog signal amplified by the gain set in the amplifier circuit. The imaging system described in. 前記固体撮像装置は第１半導体基板に設けられ、
前記補正回路は、前記第１半導体基板とは別の第２半導体基板に設けられていることを特徴とする請求項２２乃至２４の何れか１項に記載の撮像システム。 The solid-state image sensor is provided on the first semiconductor substrate, and the solid-state image sensor is provided on the first semiconductor substrate.
The imaging system according to any one of claims 22 to 24 , wherein the correction circuit is provided on a second semiconductor substrate different from the first semiconductor substrate. 前記第１半導体基板と前記第２半導体基板とが積層されていることを特徴とする請求項２５に記載の撮像システム。 The imaging system according to claim 25, wherein the first semiconductor substrate and the second semiconductor substrate are laminated. 固体撮像装置の制御方法であって、
前記固体撮像装置は、入力されるアナログ信号を増幅する増幅回路を備え、
前記制御方法は、
前記増幅回路によって増幅された前記アナログ信号を、前記増幅回路に設定されたゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する工程と、
前記増幅回路によってアナログ信号を異なる複数のゲインのそれぞれで増幅し、前記アナログ信号を増幅中にゲインを変更する工程と、を有することを特徴とする制御方法。 It is a control method for a solid-state image sensor.
The solid-state image sensor includes an amplifier circuit that amplifies an input analog signal.
The control method is
The analog signal amplified by the amplifier circuit is corrected by using a first correction value corresponding to a gain set in the amplifier circuit and a second correction value corresponding to the offset of the amplifier circuit at the gain. Process and
A control method comprising: a step of amplifying an analog signal with each of a plurality of different gains by the amplifier circuit and changing the gain during amplification of the analog signal . 固体撮像装置の制御方法であって、
前記固体撮像装置は、入力されるアナログ信号を増幅する増幅回路を備え、
前記制御方法は、
前記増幅回路によって増幅された前記アナログ信号を、前記増幅回路に設定されたゲインに対応する第１補正値と、当該ゲインにおける前記増幅回路のオフセットに対応する第２補正値とを用いて補正する工程と、
前記増幅回路によってアナログ信号を、第１ゲインと、前記第１ゲインとは異なる第２ゲインとを含む複数のゲインのそれぞれで増幅する工程と、
前記増幅回路によって、リセット状態の画素から供給される画素リセット信号を前記第１ゲインで増幅する工程と、を有し、
前記増幅回路によって増幅された前記アナログ信号を補正する工程は、
前記第１ゲインで増幅された前記アナログ信号を、前記第１ゲインで増幅された画素リセット信号を用いて補正することと、
前記第２ゲインで増幅された前記アナログ信号を、前記第１補正値と、前記第２補正値と、前記第１ゲインで増幅された画素リセット信号とを用いて補正することと、を含む
ことを特徴とする制御方法。 It is a control method for a solid-state image sensor.
The solid-state image sensor includes an amplifier circuit that amplifies an input analog signal.
The control method is
The analog signal amplified by the amplifier circuit is corrected by using a first correction value corresponding to a gain set in the amplifier circuit and a second correction value corresponding to the offset of the amplifier circuit at the gain. Process and
A step of amplifying an analog signal by the amplifier circuit at each of a plurality of gains including a first gain and a second gain different from the first gain .
The amplifier circuit comprises a step of amplifying a pixel reset signal supplied from a pixel in a reset state with the first gain .
The step of correcting the analog signal amplified by the amplifier circuit is
Correcting the analog signal amplified by the first gain by using the pixel reset signal amplified by the first gain, and
The analog signal amplified by the second gain is corrected by using the first correction value, the second correction value, and the pixel reset signal amplified by the first gain.
A control method characterized by that.
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