JP6991493B2 - データセキュリティを提供するメモリデバイス - Google Patents

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Description

本発明は、メモリデバイスに関する。そして、特には、データセキュリティを提供するメモリデバイスに関する。
情報技術および通信技術が進歩するにつれて,情報セキュリティは電子回路の大きな懸念（concern）となってきている。情報セキュリティは、不正なデータアクセス、使用、変更、検査、および記録を防止することを含んでいる。記憶装置について情報セキュリティを維持することが重要である。
本発明の一つの実施形態に従って、メモリデバイスは、物理複製困難関数（physically unclonable function、PUF）ユニット、コントローラ、およびメモリアレイを含む。PUFユニットは、ランダムビットプールを提供するために使用される。コントローラは、PUFユニットに結合されており、そして、ランダムビットプールからランダムビットシーケンスを抽出するために使用される。コントローラは、マスキングエンジン（masking engine）を含む。マスキングエンジンは、キー派生（key derivation）機能を実行するために使用され、抽出されたランダムビットシーケンスを伸張し、かつ、入力信号をマスクする。メモリアレイはマスキングエンジンに結合されており、そして、マスクされた入力信号に応じて保管するために使用される。
本発明のこれら及び他の目的は、様々な図および図面において示されている好ましい実施形態に係る以下の詳細な説明を読んだ後で、当業者にとって間違いなく明らかになるだろう。
図1は、本発明の一つの実施形態に従った、暗号（cryptographic）システムのブロック図である。 図2は、本発明の別の実施形態に従った、暗号システムのブロック図である。 図3は、本発明の別の実施形態に従った、暗号システムのブロック図である。
ここにおいて使用されるように、用語「真のランダム（“true random”）」は、ハミング重み（hamming weight）およびデバイス間(inter-device、ID)ハミング距離において実質的に50%であり、かつ、最小エントロピー(min-entropy)において実質的に1である、ビットストリームまたはデータシーケンスを参照する。
図1は、本発明の一実施形態に従った暗号システム1のブロック図である。暗号システム1は、メモリデバイス10、および、それに結合されたマイクロプロセッサ（MCU）12を含み得る。暗号システム1は、モノのインターネット(IoT)ネットワークにおいて適用可能である。MCU 12は、外部装置からデータを取得し、または、メモリデバイス10からのデータにアクセスすることができる。外部装置は、センサまたはネットワークであってよい。メモリデバイス10は、セキュアなデータの保管、ユニークなアイデンティティ（identity）の生成、真の乱数生成、およびセキュアなキーの保管を含む、セキュリティ機能を提供することができ、それによって、MCU 12のデータ処理リソースを節約（save）し、不正アクセスからデータを保護し、そして、データセキュリティを強化している。
MCU 12は、暗号エンジン120を含み得る。暗号エンジン120は、MCU 12によって実行可能なソフトウェアコードによって実装され得る。メモリデバイス10は、コントローラ100、物理複製困難関数(PUF)ユニット105、およびメモリアレイ106を含み得る。コントローラ100は、MCU 12、PUFユニット105、およびメモリアレイ106に結合され得る。コントローラ100は、マスキングエンジン101、乱数発生器（RNG）102、およびユニーク識別子（unique identifier、UID）ユニット103を含み得る。マスキングエンジン101、乱数発生器102、およびUIDユニット103は、PUFユニット105に結合され得る。マスキングエンジン101は、メモリアレイ106に結合され得る。PUFユニット105、メモリアレイ106、およびコントローラ100は、集積回路を形成することができる。
暗号エンジン120は、認証プロセスを実行することができ、データアクセスの真正性（authenticity）の保証を提供し、そして、従って、メモリデバイス10へのデータアクセスを制御する。一旦、認可された（authorized）アクセスを検証すると、暗号エンジン120は、メモリアレイ106へのデータアクセスを許可するために、メモリデバイス10に対してセキュリティコマンドCsを送信することができる。メモリデバイス10は、セキュリティコマンドCsを受信し、そして、セキュリティコマンドCsに従って、メモリアレイ106へのデータアクセスを制御することができる。メモリアレイ106はNANDフラッシュメモリであり得る。データアクセスは、読出しアクセス及び／又は書込みアクセスであり得る。
PUFユニット105は、ランダムビットプールを保管し、そして、PUFチャレンジに応じてランダムビットプールからPUFレスポンスを生成することができる。OTPメモリはアンチヒューズベース（antifuse-base）であってよく、そして、ランダムビットプールは、製造セットアップの最中にOTPメモリの中へプログラムされてよい。ランダムビットプールは、真にランダムな複数のPUFビットを含み得る。PUFユニット105は、事前設定された選択アルゴリズムに従って、PUFレスポンスを出力することができる。いくつかの実施形態において、PUFユニット105は、PUFレスポンスとして第１の1K PUFビットを選択し得る。他の実施形態において、PUFユニット105は、PUFレスポンスとして機能するために、事前設定された行順序（row order）でメモリセルの行からPUFビットを選択することができ、例えば、奇数行から昇順でPUFビットを選択する。PUFユニット105は、ワンタイムプログラマブル(OTP)メモリを含み得る。いくつかの実施形態において、ワンタイムプログラマブルメモリは、複数の真のランダムビットを含んでいる不揮発性メモリと置き換えることができる。例えば、不揮発性メモリは、64ビット×64ビットのフラッシュメモリセルであってよく、そして、メモリセルの各行、列、または対角線は真のランダムビットを含んでよい。いくつかの実施形態において、複数の真のランダムビットは、定期的に更新され得る。
コントローラ100は、セキュアなデータの保管を提供するように、PUFユニット105およびマスキングエンジン101を動かす（operate）することができる。一旦、データアクセスを許可する（granting）セキュリティコマンドCsを受信すると、コントローラ100は、PUFユニット105におけるランダムビットプールからランダムビットシーケンスを抽出することができ、マスキングエンジン101は、抽出されたランダムビットシーケンスを伸張し、かつ、伸張されたランダムビットシーケンスを用いて入力信号をマスクするために、キー派生関数（key derivation function）を実行することができ、メモリアレイ106は、マスクされた入力信号に応じて保管することができる。入力信号は、アクセスアドレスAddrまたはデータシーケンスDataを含んでよい。伸張されたランダムビットシーケンスを用いた入力信号のマスキングは、データマスキングまたはアドレスマスキングであってよく、そして、伸張されたランダムビットシーケンスおよびデータシーケンスData、またはアクセスアドレスAddrについて、ビット単位で（in bitwise manner）XOR演算を実行することを含んでよい。データマスキングにおいて、マスキングエンジン101は、派生キー（derived key）を生成するために、伸張されたランダムビットシーケンスを用いてアクセスアドレスAddrをマスクすることができ、かつ、マスクされたデータシーケンスDatamを生成するために、派生キーを用いてデータシーケンスDataをマスクすることができる。そして、メモリアレイ106は、マスクされたデータシーケンスDatamをアクセスアドレスAddrに保管することができる。いくつかの実施形態において、マスキングエンジン101は、読出し動作において、マスクされたデータシーケンスDatamを回復するために、ローカルメモリ内に派生キーを保管することができる。例えば、読出し動作において、マスキングエンジン101は、アクセスアドレスAddrにおいてマスクされたデータシーケンスDatamを読出し、データシーケンスDataを回復するために、派生キーを用いてマスクされたデータシーケンスDatamをマスクし、そして、データシーケンスDataをMCU 12へ送信することができる。アドレスマスキングにおいて、マスキングエンジン101は、派生キーを生成するために、データシーケンスDataを伸張されたランダムビットシーケンスを用いてマスクすることができ、かつ、マスクされたアクセスアドレスAddrmを生成するために、派生キーを用いてアクセスアドレスAddrをマスクすることができる。そして、メモリアレイ106は、データシーケンスDataをマスクされたアクセスアドレスAddrmに保管することができる。いくつかの実施形態において、マスキングエンジン101は、読出し動作においてマスクされたアクセスアドレスAddrmを再現（reproduce）するために、派生キーをローカルメモリに保管することができる。例えば、読出し動作において、マスキングエンジン101は、MCU 12からアクセスアドレスAddrを受信し、アクセスアドレスAddrおよび派生キーをマスクすることによってマスクされたアクセスアドレスAddrmを再現し、マスクされたアクセスアドレスAddrmにおいてデータシーケンスDataを読出し、そして、データシーケンスDataをMCU 12へ送信することができる。データマスキング動作およびアドレスマスキング動作は、データセキュリティを強化し、そして、データを不正アクセスから保護する。
乱数発生器102は、真の乱数を生成することができる。いくつかの実施形態において、暗号エンジン120は、真の乱数に対するリクエスト（request）を含むセキュリティコマンドCsをコントローラ100へ送信することができ、コントローラ100は、リクエストに応じて、PUFユニット105内のランダムビットプールからランダムビットシーケンスを抽出することができる。そして、乱数発生器102は、抽出されたランダムビットシーケンスを用いて真の乱数TRNを生成することができ、かつ、真の乱数TRNを暗号エンジン120へ送信することができる。
UIDユニット103は、ユニーク識別子を生成することができる。いくつかの実施形態において、暗号エンジン120は、ユニーク識別子のリクエストを含むセキュリティコマンドCｓをコントローラ100へ送信することができ、コントローラ100は、リクエストに応じて、PUFユニット105内のランダムビットプールからランダムビットシーケンスを抽出することができる。そして、UIDユニット103は、抽出されたランダムビットシーケンスに従ってユニーク識別子UIDを生成することができ、かつ、ユニーク識別子UIDを暗号エンジン120へ送信することができる。
PUFユニット105は、セキュアなキーの保管（secure key storage）を提供することができる。具体的には、PUFユニット105内のOTPメモリの一部が、セキュアなキーの保管のためにリザーブ（reserve）され得る。いくつかの実施形態において、暗号エンジン120は、セキュアなキーを保管するためのリクエストを含むセキュリティコマンドCsをセキュアなキーと一緒にコントローラ100へ送信することができ、そして、PUFユニット105は、セキュアなキーをOTPメモリのリザーブされた部分において保管することができる。
マスキングエンジン101は、データシーケンス及び／又はアクセスアドレスに対してデータマスキング及び／又はアドレスマスキングを実行することができるので、メモリデバイス10は、エグゼキュート・イン・プレイス（execute in place、XIP）で実行する方法において使用することができる。そこでは、プログラムを揮発性メモリの中へコピーするのではなく、メモリアレイ106からプログラムが直接的に実行され、それによって、必要とされるメモリの総量を低減している。
暗号システム1は、セキュアなデータの保管、ユニーク識別子の生成、真の乱数の生成、およびセキュアなキーの保管を含む、セキュリティ機能を提供するためにメモリデバイス10を使用して、MCU 12のデータ処理リソースの保全し、不正アクセスからデータを保護しながらXIP動作を可能にし、そして、データセキュリティを強化している。
図2は、本発明の別の実施形態に従った暗号システム2のブロック図である。暗号システム2は、MCU 22が認証コード220を保管するための不揮発性メモリを含んでよく、かつ、メモリデバイス20が暗号エンジン200をさらに含み得る点で、暗号システム1とは異なっている。暗号エンジン200は、電源投入（power-on）の際にMCU 12から認証コード220をロードすることができ、かつ、それを実行することができるハードウェア回路によって実装され得る。以下の説明は、認証コード220および暗号エンジン200の構成および動作（operations）についてフォーカスする。暗号エンジン200は、コントローラ100に結合され得る。
暗号エンジン200は、認証プロセスを実行するために認証コード220を実行することができる。認証プロセスは、認証動作のシーケンスを含み得る。認証コード220は、認証動作のシーケンスを実行するように暗号エンジン200に指示するためのファームウェアコードであってよい。いくつかの実施形態において、コントローラ100は、MCU 22からセキュリティコマンドCsのシーケンスを受信し得る。セキュリティコマンドCsのシーケンスは、認証動作のシーケンスを実行するために使用されるものである。コントローラ100は、セキュリティコマンドCsのシーケンスに応じて、暗号エンジン200に認証動作のシーケンスを実行するように、かつ、認証動作のシーケンスの結果に従って、メモリアレイ106に対するデータアクセスを制御するように、暗号エンジン120に指示することができる。コントローラ100は、認証プロセスが成功した際にメモリアレイ106に対するデータアクセスを承認（grant）することができ、そして、認証プロセスが失敗した際にメモリアレイ106に対するデータアクセスを拒否することができる。
暗号エンジン200は、抽出されたランダムビットシーケンス、及び／又は、真の乱数TRNを使用することによってエントロピーSを生成することができる。MCU 22は、エントロピーに対するリクエストを含むセキュリティコマンドCsをコントローラ100へ送信することができる。一つの実施形態においては、リクエストに応じて、コントローラ100は、PUFユニット105内のランダムビットプールからランダムビットシーケンスを抽出し、かつ、真の乱数TRNを生成するよう乱数発生器102に指示することができる。そして、暗号エンジン200は、抽出されたランダムビットシーケンスを用いて真の乱数TRNをマスクすることができ、エントロピーSを生成し、かつ、エントロピーSをMCU 12へ送信する。真の乱数TRN、抽出されたランダムビットシーケンス、およびエントロピーSは、長さが等しくてよい。別の実施形態において、暗号エンジン200は、エントロピーSを生成し、かつ、エントロピーSをMCU 12へ送信するように、事前設定された期間、例えば３クロックサイクルで、真の乱数TRN内の複数のビットをエントロピービットの中へ結合することによってエントロピーSを生成することができる。エントロピーSは、真の乱数TRNの長さよりも短くてよい。さらに別の実施形態において、暗号エンジン200は、エントロピーSを生成し、かつ、エントロピーSをMCU 12へ送信するように、事前設定された期間で抽出されたランダムビットシーケンス内の複数のビットをエントロピービットの中へ結合することによってエントロピーSを生成することができる。エントロピーSは、抽出されたランダムビットシーケンスの長さよりも短くてよい。
暗号エンジン200は、ハードウェアによって実装されるので、認証プロセスは、より速く、かつ、より効率的な方法で実行され得る。さらに、暗号エンジン200はメモリデバイス20内に配置されているため、認証プロセスで使用する全ての認証データは、外部回路に対して曝されることなく、メモリデバイス20内に保持することができ、セキュリティレベルを高めている。暗号システム2は、暗号エンジン200および認証コード220を使用して、認証プロセスの動作速度および効率を高め、認証キーが外部回路に対して曝されるリスクを低減し、データを不正アクセスから保護し、そして、MCU 22のデータ処理リソースを節約する。
図3は、本発明の別の実施形態に従った暗号システム3のブロック図である。暗号システム3は、MCU 32が認証コード220を有さなくてよく、かつ、メモリデバイス30が暗号プロセッサ300をさらに含んでよいという点で、暗号システム2とは異なっている。以下の説明は、暗号プロセッサ300の構成および動作についてフォーカスする。暗号プロセッサ300は、暗号エンジン200に結合されてよい。
暗号プロセッサ300は、認証動作のシーケンスを指示する回路を含むことができ、それによって、認証プロセスの動作速度および効率をさらに高めている。コントローラ100は、認証プロセスを開始するためにセキュリティコマンドCsを受信することができる。コントローラ100は、セキュリティコマンドCsに応じて、認証プロセスを開始するように暗号プロセッサ300に指示することができる。次に、暗号プロセッサ300は、認証動作のシーケンスを実行するように暗号エンジンに指示することができる。続いて、暗号エンジン200は、認証結果を生成するために、認証動作のシーケンスを実行することができる。コントローラ100は、認証結果に従ってメモリアレイ106へのデータアクセスを制御することができる。特に、コントローラ100は、認証プロセスが成功した際にメモリアレイ106に対するデータアクセスを承認することができ、かつ、認証プロセスが失敗した際にメモリアレイ106に対するデータアクセスを拒否することができる。
暗号プロセッサ300は、エントロピーSおよび抽出されたランダムビットシーケンスを使用することによってキーKを生成することができる。MCU 32は、キーに対するリクエストを含むセキュリティコマンドCsをコントローラ100へ送信することができる。リクエストに応じて、コントローラ100は、PUFユニット105内のランダムビットプールからランダムビットシーケンスを抽出し、かつ、エントロピーSを生成するように暗号エンジン200に指示することができる。そして、暗号エンジン200は、抽出されたランダムビットシーケンスを用いてエントロピーSをマスクすることができ、キーKを生成し、かつ、キーKをMCU 12へ送信する。エントロピーS、抽出されたランダムビットシーケンス、およびキーKは、長さが等しくてよい。
暗号プロセッサ300および暗号エンジン200は、両方ともハードウェアによって実装されるので、認証プロセスは、より速く、かつ、より効率的な方法で実行され得る。暗号プロセッサ300および暗号エンジン200は、両方ともメモリデバイス30内に配置されるので、認証プロセスにおいて使用する全ての認証データは、外部回路に対して曝されることなく、メモリデバイス30内に保持することができ、セキュリティレベルを高めている。暗号システム3は、暗号プロセッサ300を使用して、認証プロセスの動作速度および効率を高め、認証キーが外部回路に対して曝されるリスクを低減し、データを不正アクセスから保護し、そして、MCU 32のデータ処理リソースを節約する。
当業者であれば、本発明の教示を保持しつつ、装置および方法に係る多くの変更および代替がなされ得ることを容易に気付くであろう。従って、上記の開示は、添付の請求項の範囲境界によってだけ限定されるものとして解釈されるべきである。
１０、２０、３０ メモリデバイス
１００ コントローラ
２００ 暗号エンジン
３００ 暗号プロセッサ

Claims (11)

  1. ランダムビットプールを提供するように構成された物理複製困難関数(ＰＵＦ)ユニットと、
    前記ＰＵＦユニットに結合されており、かつ、前記ランダムビットプールからランダムビットシーケンスを抽出するように構成されたコントローラであり、
    キー派生関数（key derivation function）を実行するように構成されており、前記抽出されたランダムビットシーケンスを伸張し、かつ、入力信号をマスクする、マスキングエンジンを有する、
    コントローラと、
    前記マスキングエンジンに結合されており、かつ、前記マスクされた入力信号に応じて保管するように構成されたメモリアレイと、
    を含み、
    前記入力信号は、アクセスアドレスおよびデータシーケンスを含み、
    前記マスキングエンジンは、派生キー（derived key）を生成するために、前記伸張されたランダムビットシーケンスを用いて前記アクセスアドレスをマスクし、次いで、マスクされたデータシーケンスを生成するために、前記派生キーを用いて前記データシーケンスをマスクする、メモリデバイス。
  2. ランダムビットプールを提供するように構成された物理複製困難関数(ＰＵＦ)ユニットと、
    前記ＰＵＦユニットに結合されており、かつ、前記ランダムビットプールからランダムビットシーケンスを抽出するように構成されたコントローラであり、
    キー派生関数（key derivation function）を実行するように構成されており、前記抽出されたランダムビットシーケンスを伸張し、かつ、入力信号をマスクする、マスキングエンジンを有する、
    コントローラと、
    前記マスキングエンジンに結合されており、かつ、前記マスクされた入力信号に応じて保管するように構成されたメモリアレイと、
    を含み、
    前記入力信号は、アクセスアドレスおよびデータシーケンスを含み、
    前記マスキングエンジンは、派生キー（derived key）を生成するために、前記伸張されたランダムビットシーケンスを用いて前記データシーケンスをマスクし、次いで、マスクされたアクセスアドレスを生成するために、前記派生キーを用いて前記アクセスアドレスをマスクする、メモリデバイス。
  3. 前記メモリアレイは、前記マスクされたデータシーケンスを前記アクセスアドレスに保管する、
    請求項１に記載のメモリデバイス。
  4. 前記メモリアレイは、前記データシーケンスを前記マスクされたアクセスアドレスに保管する、
    請求項２に記載のメモリデバイス。
  5. 前記コントローラは、さらに、
    前記抽出されたランダムビットシーケンスに従ってユニーク識別子を生成するように構成された、ユニーク識別子(ＵＩＤ)ユニット、
    を含む、請求項１又は２に記載のメモリデバイス。
  6. 前記コントローラは、さらに、
    前記ＰＵＦユニットに結合されており、かつ、抽出されたランダムビットシーケンスを用いて真の乱数を生成するように構成された、乱数発生器、
    を含む、請求項１又は２に記載のメモリデバイス。
  7. 前記コントローラは、さらに、
    前記コントローラに結合されており、かつ、前記抽出されたランダムビットシーケンス、及び／又は、前記真の乱数を使用してエントロピーを生成するように構成された、暗号エンジン、
    を含む、請求項６に記載のメモリデバイス。
  8. 前記コントローラは、さらに、
    前記暗号エンジンに結合されており、かつ、前記エントロピーおよび前記抽出されたランダムビットシーケンスを使用してキーを生成するように構成された、暗号プロセッサ、
    を含む、請求項７に記載のメモリデバイス。
  9. 前記ＰＵＦユニット、前記メモリアレイ、および、前記コントローラは、集積回路において形成されている、
    請求項１又は２に記載のメモリデバイス。
  10. 前記ＰＵＦユニットは、ワンタイムプログラマブルメモリを含む、
    請求項１又は２に記載のメモリデバイス。
  11. 前記コントローラは、セキュリティコマンドを受信し、かつ、前記セキュリティコマンドに従って、前記メモリアレイへのデータアクセスを制御するように構成されている、
    請求項１又は２に記載のメモリデバイス。
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