JP6982513B2 - Buck-boost DC / DC converter - Google Patents
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Description
本発明は、昇降圧ＤＣ／ＤＣコンバータに関する。 The present invention relates to a buck-boost DC / DC converter.
従来、昇圧・降圧のいずれも行うことが可能であるＤＣ−ＤＣコンバータが知られている。このような従来の昇降圧ＤＣ−ＤＣコンバータの一構成例を図２６に示す。 Conventionally, a DC-DC converter capable of performing both step-up and step-down is known. FIG. 26 shows an example of a configuration of such a conventional buck-boost DC-DC converter.
図２６に示す従来の昇降圧ＤＣ−ＤＣコンバータ１００は、ｐチャネルＭＯＳＦＥＴで構成される第１上側トランジスタＨ１と、ｎチャネルＭＯＳＦＥＴで構成される第１下側トランジスタＬ１と、ｐチャネルＭＯＳＦＥＴで構成される第２上側トランジスタＨ２と、ｎチャネルＭＯＳＦＥＴで構成される第２下側トランジスタＬ２と、出力コンデンサＣ１と、スイッチ制御部１０５と、コイル１１０と、を有する。
The conventional buck-boost DC-
第１上側トランジスタＨ１のソースは入力電圧ＶＩＮの印加端に接続され、ドレインは第１下側トランジスタＬ１のドレインに接続される。第１下側トランジスタＬ１のソースは、グランドに接続される。すなわち、第１上側トランジスタＨ１と第１下側トランジスタＬ１とは、入力電圧ＶＩＮとグランドとの間で直列接続される。 The source of the first upper transistor H1 is connected to the application end of the input voltage VIN, and the drain is connected to the drain of the first lower transistor L1. The source of the first lower transistor L1 is connected to the ground. That is, the first upper transistor H1 and the first lower transistor L1 are connected in series between the input voltage VIN and the ground.
第２上側トランジスタＨ２のソースは、出力コンデンサＣ１の一端に接続される。出力コンデンサＣ１の他端は、グランドに接続される。第２上側トランジスタＨ２のドレインは、第２下側トランジスタＬ２のドレインに接続される。第２下側トランジスタＬ２のソースは、グランドに接続される。 The source of the second upper transistor H2 is connected to one end of the output capacitor C1. The other end of the output capacitor C1 is connected to the ground. The drain of the second upper transistor H2 is connected to the drain of the second lower transistor L2. The source of the second lower transistor L2 is connected to the ground.
コイル１１０の一端は、第１上側トランジスタＨ１と第１下側トランジスタＬ１とが接続される第１接続ノードＮ１に接続される。コイル１１０の他端は、第２上側トランジスタＨ２と第２下側トランジスタＬ２とが接続される第２接続ノードＮ２に接続される。第２上側トランジスタＨ２のソースと出力コンデンサＣ１の一端には、出力端子Ｔ１が接続される。出力端子Ｔ１に出力電圧ＶＯＵＴが生じる。出力端子Ｔ１に負荷が接続され、当該負荷に出力電流ＩＯＵＴが流れる。
One end of the
スイッチ制御部１０５は、第１上側トランジスタＨ１、第１下側トランジスタＬ１、第２上側トランジスタＨ２、第２下側トランジスタＬ２の各ゲートに電圧を印加することで、各トランジスタのオンオフ制御を行う。
The
このような構成の昇降圧ＤＣ−ＤＣコンバータ１００では、入力電圧ＶＩＮ＞出力電圧ＶＯＵＴとする降圧動作の場合、第２上側トランジスタＨ２をオン、第２下側トランジスタＬ２をオフとした状態で、第１上側トランジスタＨ１と第１下側トランジスタＬ１とを相補的（排他的）にスイッチングさせる。なお、本明細書中で用いられる「相補的（排他的）」という文言は、２つのスイッチのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から、２つのスイッチのオン／オフ遷移タイミングで双方がオフとなる期間（デッドタイム）が設けられている場合も含む。
In the buck-boost DC-
一方、入力電圧ＶＩＮ＜出力電圧ＶＯＵＴとする昇圧動作の場合、第１上側トランジスタＨ１をオン、第１下側トランジスタＬ１をオフとした状態で、第２上側トランジスタＨ２と第２下側トランジスタＬ２とを相補的（排他的）にスイッチングさせる。 On the other hand, in the case of boosting operation in which the input voltage VIN <output voltage VOUT, the second upper transistor H2 and the second lower transistor L2 are in a state where the first upper transistor H1 is turned on and the first lower transistor L1 is turned off. Is switched in a complementary (exclusive) manner.
すなわち、第１上側トランジスタＨ１と第１下側トランジスタＬ１とで降圧用スイッチセットが構成され、第２上側トランジスタＨ２と第２下側トランジスタＬ２とで昇圧用スイッチセットが構成される。 That is, the first upper transistor H1 and the first lower transistor L1 form a step-down switch set, and the second upper transistor H2 and the second lower transistor L2 form a step-up switch set.
なお、上記従来技術に関連する文献としては、例えば、特許文献１が挙げられる。 Examples of documents related to the above-mentioned prior art include Patent Document 1.
ここで、上記のような昇降圧ＤＣ−ＤＣコンバータ１００の場合、降圧動作・昇圧動作ともに、負荷が軽負荷である場合、各トランジスタの通常のスイッチング動作（以下、通常動作）時に、コイル１１０に流れるコイル電流ＩＬがマイナス方向（プラス方向は前段から後段側へ流れる方向とする）に逆流することが生じうる。このとき、出力コンデンサＣ１からの逆流となるので、効率が低下する。
Here, in the case of the buck-boost DC-
そこで、負荷が軽負荷であることを検出し、スイッチング動作を通常動作からスリープ動作に切り替えることで効率を改善できる。軽負荷の検出はコイル電流をモニターすることで行うことができ、コイル電流ＩＬがプラス方向からマイナス方向となる切替わり点を検出して、検出時にスイッチング動作を切替える制御方法が考えられる。 Therefore, efficiency can be improved by detecting that the load is light and switching the switching operation from the normal operation to the sleep operation. The light load can be detected by monitoring the coil current, and a control method can be considered in which the switching point at which the coil current IL changes from the positive direction to the negative direction is detected and the switching operation is switched at the time of detection.
ここで、図２７は、負荷が軽負荷の降圧動作時において通常動作からスリープ動作へ切替える制御を行った例を示すタイミングチャートである。図２７において、上段から下段へかけて順に、コイル電流ＩＬ、第１接続ノードＮ１に生じる電圧である第１スイッチング電圧ＳＷ１、第２接続ノードＮ２に生じる電圧である第２スイッチング電圧ＳＷ２、第１上側トランジスタＨ１のオンオフ状態、第１下側トランジスタＬ１のオンオフ状態、第２上側トランジスタＨ２のオンオフ状態、および第２下側トランジスタＬ２のオンオン状態を示す。 Here, FIG. 27 is a timing chart showing an example in which control is performed to switch from the normal operation to the sleep operation when the load is lightly lowered. In FIG. 27, in order from the upper stage to the lower stage, the coil current IL, the first switching voltage SW1 which is the voltage generated in the first connection node N1, the second switching voltage SW2 which is the voltage generated in the second connection node N2, and the first The on / off state of the upper transistor H1, the on / off state of the first lower transistor L1, the on / off state of the second upper transistor H2, and the on / on state of the second lower transistor L2 are shown.
図２７に示すように、通常動作（WAKE UP）では、第２上側トランジスタＨ２をオン、第２下側トランジスタＬ２をオフとした状態で、第１上側トランジスタＨ１をオン、第１下側トランジスタＬ１をオフとする。すると、プラス方向のコイル電流ＩＬが増加する。そして、第１上側トランジスタＨ１をオフ、第１下側トランジスタＬ１をオンとすると、プラス方向のコイル電流ＩＬは減少する。そして、コイル電流ＩＬがプラス方向からマイナス方向へ切替わったこと（すなわちゼロクロス）をスイッチング制御部１０５が検出する。すると、スイッチング制御部１０５は、モードを通常動作からスリープ動作(SLEEP)へ切替え、４つの全てのトランジスタをオフとする。
As shown in FIG. 27, in normal operation (WAKE UP), the first upper transistor H1 is turned on and the first lower transistor L1 is turned on with the second upper transistor H2 turned on and the second lower transistor L2 turned off. Is turned off. Then, the coil current IL in the positive direction increases. Then, when the first upper transistor H1 is turned off and the first lower transistor L1 is turned on, the coil current IL in the positive direction decreases. Then, the
これにより、コイル電流ＩＬがマイナス方向に逆流することが回避され、効率低下を抑制することができる。なお、コイル電流ＩＬのゼロクロス検出は、例えば、第１下側トランジスタＬ１のドレイン・ソース間電圧を監視することで行うことができる。 As a result, it is possible to prevent the coil current IL from flowing back in the negative direction, and it is possible to suppress a decrease in efficiency. The zero cross detection of the coil current IL can be performed, for example, by monitoring the voltage between the drain and the source of the first lower transistor L1.
しかしながら、コイル電流ＩＬのゼロクロス検出が早かったり、遅い場合が生じる。ゼロクロス検出が早い場合、スリープ動作へ移行したときにプラス方向のコイル電流ＩＬが残っていることになる。この場合、全てのトランジスタがオフであるので、コイル電流ＩＬは、第１下側トランジスタＬ１のボディダイオード、コイル１１０、第２上側トランジスタＨ２のボディダイオードを介した経路で流れ、出力電圧ＶＯＵＴ側へ回生される。
However, the zero cross detection of the coil current IL may be early or late. If the zero cross detection is early, the coil current IL in the positive direction remains when the sleep operation is started. In this case, since all the transistors are off, the coil current IL flows through the body diode of the first lower transistor L1, the
一方、ゼロクロス検出が遅かった場合、スリープ動作へ移行したときにマイナス方向のコイル電流ＩＬが残っていることになる。この場合、全てのトランジスタがオフであるので、コイル電流ＩＬは、第２下側トランジスタＬ２のボディダイオード、コイル１１０、第１上側トランジスタＨ１のボディダイオードを介した経路で流れ、入力電圧ＶＩＮ側へ回生される。
On the other hand, if the zero cross detection is slow, the coil current IL in the negative direction remains when the sleep operation is started. In this case, since all the transistors are off, the coil current IL flows through the body diode of the second lower transistor L2, the
すなわち、ゼロクロス検出のずれがいずれの場合でも、電流が回生されることとなるので、電力の無駄はほとんど生じないことになる。 That is, in any case of the deviation of the zero cross detection, the current is regenerated, so that there is almost no waste of power.
しかしながら、スリープ動作時にすべてのトランジスタをオフとすると、入力電圧ＶＩＮ、第１上側トランジスタＨ１、コイル１１０、第２上側トランジスタＨ２、出力電圧ＶＯＵＴという順の経路でリーク電流が生じる場合に、出力電圧ＶＯＵＴが持ち上がってしまうという問題点がある。
However, if all the transistors are turned off during sleep operation, the output voltage VOUT occurs when a leak current occurs in the order of the input voltage VIN, the first upper transistor H1, the
ここで、図２８は、負荷が軽負荷の降圧動作時において通常動作から上記図２７とは異なる方法でのスリープ動作へ切替える制御を行った例を示すタイミングチャートである。図２８の制御では、スリープ動作へ切替えたときに、両方の上側トランジスタをオフとし、両方の下側トランジスタをオンとする。 Here, FIG. 28 is a timing chart showing an example in which control is performed to switch from the normal operation to the sleep operation by a method different from that of FIG. 27 when the load is lightly lowered. In the control of FIG. 28, when switching to the sleep operation, both upper transistors are turned off and both lower transistors are turned on.
これにより、入力電圧ＶＩＮから第１上側トランジスタＨ１を介して流れるリーク電流が生じた場合でも、リーク電流は第１下側トランジスタＬ１を介してグランド側へ流れる。従って、出力電圧ＶＯＵＴが持ち上がることを回避できる。 As a result, even when a leak current that flows from the input voltage VIN via the first upper transistor H1 is generated, the leak current flows to the ground side via the first lower transistor L1. Therefore, it is possible to prevent the output voltage VOUT from rising.
しかしながら、コイル電流ＩＬのゼロクロス検出が早かったり、遅かったりしていずれかの方向のコイル電流ＩＬが残った場合、残った電流は、第１下側トランジスタＬ１、第２下側トランジスタＬ２、およびコイル１１０を介したループ経路で流れ続ける。すると、トランジスタのオン抵抗、およびコイル１１０の抵抗成分（ＤＣＲ）により、電力損失が生じてしまう問題がある。
However, if the zero cross detection of the coil current IL is early or late and the coil current IL in either direction remains, the remaining current is the first lower transistor L1, the second lower transistor L2, and the coil. It continues to flow in the loop path via 110. Then, there is a problem that power loss occurs due to the on-resistance of the transistor and the resistance component (DCR) of the
上記状況に鑑み、本発明は、軽負荷状態において、電力損失が生じることを抑制し、且つ、リーク電流による出力電圧上昇を抑制できる昇降圧ＤＣ−ＤＣコンバータを提供することを目的とする。 In view of the above circumstances, it is an object of the present invention to provide a buck-boost DC-DC converter capable of suppressing power loss in a light load state and suppressing an increase in output voltage due to a leak current.
本発明の第１態様に係る昇降圧ＤＣ／ＤＣコンバータは、第１上側トランジスタと第１下側トランジスタとの接続構成を有し、入力電圧が印加される降圧用スイッチセットと、
第２上側トランジスタと第２下側トランジスタとの接続構成を有し、出力電圧を出力する昇圧用スイッチセットと、
前記降圧用スイッチセットの第１接続ノードと前記昇圧用スイッチセットの第２接続ノードとを接続するコイルと、
前記降圧用スイッチセットおよび前記昇圧用スイッチセットの各トランジスタをスイッチ制御するスイッチ制御部と、
を有し、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行する第１スリープ動作と、前記第１スリープ動作の後に移行する第２スリープ動作を行い、
前記第１スリープ動作では、前記各トランジスタのうちオフとしたトランジスタのボディダイオードを介して前記コイル電流を前記入力電圧側または前記出力電圧側に流し、
前記第２スリープ動作では、前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの電流経路を形成する構成としている。
The buck-boost DC / DC converter according to the first aspect of the present invention has a connection configuration of a first upper transistor and a first lower transistor, and includes a step-down switch set to which an input voltage is applied.
A step-up switch set that has a connection configuration between the second upper transistor and the second lower transistor and outputs an output voltage,
A coil connecting the first connection node of the step-down switch set and the second connection node of the step-up switch set,
A switch control unit that switches and controls each transistor of the step-down switch set and the step-up switch set.
Have,
The switch control unit performs a first sleep operation that shifts from the normal operation when a light load is detected, and a second sleep operation that shifts after the first sleep operation.
In the first sleep operation, the coil current is passed to the input voltage side or the output voltage side via the body diode of the transistor turned off among the transistors.
In the second sleep operation, a current path from at least one of the first connection node and the second connection node to the ground is formed.
本発明の第２態様に係る昇降圧ＤＣ／ＤＣコンバータは、第１上側トランジスタと第１ダイオードまたは第１下側トランジスタとが接続されて構成され、入力電圧が印加される第１接続構成と、
第２ダイオードまたは第２上側トランジスタと第２下側トランジスタとが接続されて構成され、出力電圧を出力する第２接続構成と、
前記第１接続構成の第１接続ノードと前記第２接続構成の第２接続ノードとを接続するコイルと、
前記第１接続構成と前記第２接続構成の各トランジスタをスイッチ制御するスイッチ制御部と、を備え、
前記第１ダイオードと前記第２ダイオードの少なくともいずれかは備え、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行する第１スリープ動作と、前記第１スリープ動作の後に移行する第２スリープ動作を行い、
前記第１スリープ動作では、前記第２下側トランジスタおよび前記第１下側トランジスタを少なくともオフとし、
前記第２スリープ動作では、前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの電流経路を形成する構成としている。
The buck-boost DC / DC converter according to the second aspect of the present invention includes a first connection configuration in which a first upper transistor and a first diode or a first lower transistor are connected and an input voltage is applied.
A second connection configuration in which a second diode or a second upper transistor and a second lower transistor are connected to output an output voltage, and a second connection configuration.
A coil connecting the first connection node of the first connection configuration and the second connection node of the second connection configuration,
A switch control unit for switch-controlling each transistor of the first connection configuration and the second connection configuration is provided.
At least one of the first diode and the second diode is provided.
The switch control unit performs a first sleep operation that shifts from the normal operation when a light load is detected, and a second sleep operation that shifts after the first sleep operation.
In the first sleep operation, the second lower transistor and the first lower transistor are turned off at least.
In the second sleep operation, a current path from at least one of the first connection node and the second connection node to the ground is formed.
本発明の第３態様に係る昇降圧ＤＣ／ＤＣコンバータは、第１上側トランジスタと第１下側トランジスタとの接続構成を有し、入力電圧が印加される降圧用スイッチセットと、
第２上側トランジスタと第２下側トランジスタとの接続構成を有し、出力電圧を出力する昇圧用スイッチセットと、
前記降圧用スイッチセットの第１接続ノードと前記昇圧用スイッチセットの第２接続ノードとを接続するコイルと、
前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの経路に配置される抵抗およびスイッチと、
前記降圧用スイッチセットおよび前記昇圧用スイッチセットの各トランジスタと、前記スイッチをスイッチ制御するスイッチ制御部と、
を有し、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行するスリープ動作を行い、
前記スリープ動作では、前記各トランジスタのうちオフとしたトランジスタのボディダイオードを介して前記コイル電流を前記入力電圧側または前記出力電圧側に流し、
前記スリープ動作では、前記スイッチをオンとする構成としている。
The buck-boost DC / DC converter according to the third aspect of the present invention has a connection configuration of a first upper transistor and a first lower transistor, and includes a step-down switch set to which an input voltage is applied.
A step-up switch set that has a connection configuration between the second upper transistor and the second lower transistor and outputs an output voltage,
A coil connecting the first connection node of the step-down switch set and the second connection node of the step-up switch set,
Resistors and switches located on the path from at least one of the first connection node and the second connection node to ground.
Each transistor of the step-down switch set and the step-up switch set, a switch control unit that switches and controls the switch, and the like.
Have,
The switch control unit performs a sleep operation that shifts from the normal operation when a light load is detected.
In the sleep operation, the coil current is passed to the input voltage side or the output voltage side via the body diode of the transistor turned off among the transistors.
In the sleep operation, the switch is turned on.
本発明の第４態様に係る昇降圧ＤＣ／ＤＣコンバータは、第１上側トランジスタと第１ダイオードまたは第１下側トランジスタとが接続されて構成され、入力電圧が印加される第１接続構成と、
第２ダイオードまたは第２上側トランジスタと第２下側トランジスタとが接続されて構成され、出力電圧を出力する第２接続構成と、
前記第１接続構成の第１接続ノードと前記第２接続構成の第２接続ノードとを接続するコイルと、
前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの経路に配置される抵抗およびスイッチと、
前記第１接続構成と前記第２接続構成の各トランジスタと、前記スイッチをスイッチ制御するスイッチ制御部と、
を備え、
前記第１ダイオードと前記第２ダイオードの少なくともいずれかは備え、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行するスリープ動作を行い、
前記スリープ動作では、前記第１ダイオードと前記第２ダイオードの少なくともいずれかを介して前記コイル電流を前記出力電圧側に流し、
前記スリープ動作では、前記スイッチをオンとする構成としている。
The buck-boost DC / DC converter according to the fourth aspect of the present invention includes a first connection configuration in which a first upper transistor and a first diode or a first lower transistor are connected and an input voltage is applied.
A second connection configuration in which a second diode or a second upper transistor and a second lower transistor are connected to output an output voltage, and a second connection configuration.
A coil connecting the first connection node of the first connection configuration and the second connection node of the second connection configuration,
Resistors and switches located on the path from at least one of the first connection node and the second connection node to ground.
Each transistor of the first connection configuration and the second connection configuration, a switch control unit that switches and controls the switch, and the like.
Equipped with
At least one of the first diode and the second diode is provided.
The switch control unit performs a sleep operation that shifts from the normal operation when a light load is detected.
In the sleep operation, the coil current is passed to the output voltage side via at least one of the first diode and the second diode.
In the sleep operation, the switch is turned on.
本発明の昇降圧ＤＣ−ＤＣコンバータによれば、軽負荷状態において、電力損失が生じることを抑制し、且つ、リーク電流による出力電圧上昇を抑制できる。 According to the buck-boost DC-DC converter of the present invention, it is possible to suppress the occurrence of power loss in a light load state and suppress the increase in output voltage due to the leak current.
以下に本発明の一実施形態について図面を参照して説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
＜１．第１実施形態＞
図１は、本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータの構成を示す。図１の昇降圧ＤＣ−ＤＣコンバータ１０の構成については、先述した図２６に示した構成と同様であるので、ここでは説明を省く。以下では、本発明の主な特徴となるスリープ動作の方法について特に説明する。また、以下で説明する各種のスイッチ制御およびコイル電流ＩＬのゼロクロス検出を行う主体は、スイッチ制御部１５であるとする。
<1. First Embodiment>
FIG. 1 shows the configuration of a buck-boost DC-DC converter according to an embodiment of the present invention. Since the configuration of the buck-boost DC-
＜１−１．スリープ動作の基本的な実施形態＞
ここでは、昇降圧ＤＣ−ＤＣコンバータ１０において実行されるスリープ動作の基本的な実施形態について説明する。図２は、負荷が軽負荷の降圧動作時において通常動作から本実施形態に係るスリープ動作へ切替える制御を行った例を示すタイミングチャートである。
<1-1. Basic embodiment of sleep operation>
Here, a basic embodiment of the sleep operation executed in the buck-boost DC-
図２に示すように、本実施形態では、通常動作（WAKE UP）によりコイル電流ＩＬが増加・減少し、コイル電流ＩＬのゼロクロス検出がされると、通常動作からスリープ動作へ切替わる。具体的には、まず第１スリープ動作（SLEEP1）へ移行し、その後、第２スリープ動作（SLEEP2）へ移行する。 As shown in FIG. 2, in the present embodiment, the coil current IL is increased / decreased by the normal operation (WAKE UP), and when the zero cross detection of the coil current IL is detected, the normal operation is switched to the sleep operation. Specifically, it first shifts to the first sleep operation (SLEEP1), and then shifts to the second sleep operation (SLEEP2).
第１スリープ動作へ移行すると、昇降圧ＤＣ−ＤＣコンバータ１０における４つの全てのトランジスタがオフとされる。このとき、ゼロクロス検出が早く、プラス方向のコイル電流ＩＬが残った場合、図３に示すように、コイル電流ＩＬは、第１下側トランジスタＬ１のボディダイオード、コイル２０、第２上側トランジスタＨ２のボディダイオードの順の経路で流れ、出力電圧ＶＯＵＴ側へ回生される。一方、ゼロクロス検出が遅く、マイナス方向のコイル電流ＩＬが残った場合、図４に示すように、コイル電流ＩＬは、第２下側トランジスタＬ２のボディダイオード、コイル２０、第１上側トランジスタＨ１のボディダイオードの順の経路で流れ、入力電圧ＶＩＮ側へ回生される。
When shifting to the first sleep operation, all four transistors in the buck-boost DC-
このように、ゼロクロス検出がいずれにずれた場合でも、電流は出力電圧ＶＯＵＴ側または入力電圧ＶＩＮ側へ回生されるので、電力損失を抑制できる。 In this way, regardless of which direction the zero cross detection deviates, the current is regenerated to the output voltage VOUT side or the input voltage VIN side, so that power loss can be suppressed.
図２に示すように、第１スリープ動作へ移行したタイミングから一定時間が経過すると、第２スリープ動作へ移行される。第２スリープ動作に移行すると、２つの上側トランジスタはオフとされ、２つの下側トランジスタはオンとされる。 As shown in FIG. 2, when a certain period of time elapses from the timing of transition to the first sleep operation, the transition to the second sleep operation is performed. When shifting to the second sleep operation, the two upper transistors are turned off and the two lower transistors are turned on.
このとき、図５に示すように、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介して流れるリーク電流が生じた場合に、リーク電流はオンとなった第１下側トランジスタＬ１を介してグランドへ流れる。従って、リーク電流が出力電圧ＶＯＵＴ側へ流れて出力電圧ＶＯＵＴが持ち上がってしまうことを抑制できる。 At this time, as shown in FIG. 5, when a leak current flows from the input voltage VIN side via the first upper transistor H1, the leak current goes to ground via the turned on first lower transistor L1. It flows. Therefore, it is possible to prevent the leak current from flowing to the output voltage VOUT side and raising the output voltage VOUT.
このように、本実施形態のスリープ動作であれば、コイル電流のゼロクロス検出がずれた場合でも電力損失が生じることを抑制し、且つ、リーク電流による出力電圧上昇を抑制できる。 As described above, in the sleep operation of the present embodiment, it is possible to suppress the occurrence of power loss even when the zero cross detection of the coil current is deviated, and it is possible to suppress the increase in output voltage due to the leak current.
なお、図６に示すように、負荷が軽負荷の昇圧動作の場合でも、上述した降圧動作の場合と同様のスリープ動作を行うことができる。すなわち、本実施形態であれば、入力電圧ＶＩＮと出力電圧ＶＯＵＴの大小関係に依らず、同様のスリープ動作を行うことができ、同様の効果を得ることができる。 As shown in FIG. 6, even when the load is a light load boosting operation, the same sleep operation as in the above-mentioned step-down operation can be performed. That is, in the present embodiment, the same sleep operation can be performed regardless of the magnitude relationship between the input voltage VIN and the output voltage VOUT, and the same effect can be obtained.
＜１−２．第１スリープ動作の変形例＞
第１スリープ動作については、上述したものとは他に、次のようなものとしてもよい。ここでの変形例に係る第１スリープ動作では、降圧動作時と昇圧動作時とで制御を切替える。
<1-2. Modification example of the first sleep operation>
The first sleep operation may be as follows, in addition to the above-mentioned one. In the first sleep operation according to the modification here, the control is switched between the step-down operation and the step-up operation.
具体的には、降圧動作で入力電圧ＶＩＮ＞出力電圧ＶＯＵＴの場合、図７、図８に示すように、第２上側トランジスタＨ２をオンとし、それ以外のトランジスタをオフとする。 Specifically, when the input voltage VIN> the output voltage VOUT in the step-down operation, as shown in FIGS. 7 and 8, the second upper transistor H2 is turned on and the other transistors are turned off.
この場合、コイル電流ＩＬのゼロクロス検出が早く、プラス方向のコイル電流ＩＬが残った場合、図７に示すように、コイル電流ＩＬは、第１下側トランジスタＬ１のボディダイオード、コイル２０、第２上側トランジスタＨ２のチャネルの順の経路で流れ、出力電圧ＶＯＵＴ側へ回生される。一方、ゼロクロス検出が遅く、マイナス方向のコイル電流ＩＬが残った場合、図８に示すように、コイル電流ＩＬは、出力電圧ＶＯＵＴ側から第２上側トランジスタＨ２のチャネル、コイル２０、第１上側トランジスタＨ１のボディダイオードの順の経路で流れ、入力電圧ＶＩＮ側へ回生される。
In this case, when the zero cross detection of the coil current IL is quick and the coil current IL in the positive direction remains, as shown in FIG. 7, the coil current IL is the body diode of the first lower transistor L1, the
また、昇圧動作で入力電圧ＶＩＮ＜出力電圧ＶＯＵＴの場合、図９、図１０に示すように、第１上側トランジスタＨ１をオンとし、それ以外のトランジスタをオフとする。 When the input voltage VIN <output voltage VOUT in the boosting operation, as shown in FIGS. 9 and 10, the first upper transistor H1 is turned on and the other transistors are turned off.
この場合、コイル電流ＩＬのゼロクロス検出が早く、プラス方向のコイル電流ＩＬが残った場合、図９に示すように、コイル電流ＩＬは、入力電圧ＶＩＮ側から第１上側トランジスタＨ１のチャネル、コイル２０、第２上側トランジスタＨ２のボディダイオードの順の経路で流れ、出力電圧ＶＯＵＴ側へ回生される。一方、ゼロクロス検出が遅く、マイナス方向のコイル電流ＩＬが残った場合、図１０に示すように、コイル電流ＩＬは、第２下側トランジスタＬ２のボディダイオード、コイル２０、第１上側トランジスタＨ１のチャネルの順の経路で流れ、入力電圧ＶＩＮ側へ回生される。
In this case, when the zero cross detection of the coil current IL is quick and the coil current IL in the positive direction remains, the coil current IL is the channel of the first upper transistor H1 from the input voltage VIN side and the
このように、本変形例に係る第１スリープ動作であっても、コイル電流ＩＬのゼロクロス検出のずれが生じた場合でも、電流は入力電圧ＶＩＮまたは出力電圧ＶＯＵＴ側へ回生されるので、電力損失を抑制することができる。 As described above, even in the first sleep operation according to this modification, even if the zero cross detection of the coil current IL is deviated, the current is regenerated to the input voltage VIN or the output voltage VOUT side, so that the power loss. Can be suppressed.
＜１−３．第２スリープ動作の変形例＞
第２スリープ動作については、上述したものとは他に、次のようなものとしてもよい。例えば、図１１に示すように、第２スリープ動作では、第１下側トランジスタＬ１をオンとし、それ以外のトランジスタをオフとしてもよい。この場合、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介して流れるリーク電流が生じた場合に、リーク電流はオンとなった第１下側トランジスタＬ１を介してグランドへ流れる。従って、リーク電流が出力電圧ＶＯＵＴ側へ流れて出力電圧ＶＯＵＴが持ち上がってしまうことを抑制できる。
<1-3. Modification example of the second sleep operation>
The second sleep operation may be as follows, in addition to the above-mentioned one. For example, as shown in FIG. 11, in the second sleep operation, the first lower transistor L1 may be turned on and the other transistors may be turned off. In this case, when a leak current that flows from the input voltage VIN side via the first upper transistor H1 is generated, the leak current flows to the ground via the first lower transistor L1 that is turned on. Therefore, it is possible to prevent the leak current from flowing to the output voltage VOUT side and raising the output voltage VOUT.
また、図１２に示すように、第２スリープ動作では、第２下側トランジスタＬ２をオンとし、それ以外のトランジスタをオフとしてもよい。この場合、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介して流れるリーク電流が生じた場合に、リーク電流はコイル２０、およびオンとなった第２下側トランジスタＬ２を介してグランドへ流れる。従って、リーク電流が出力電圧ＶＯＵＴ側へ流れて出力電圧ＶＯＵＴが持ち上がってしまうことを抑制できる。
Further, as shown in FIG. 12, in the second sleep operation, the second lower transistor L2 may be turned on and the other transistors may be turned off. In this case, when a leak current flows from the input voltage VIN side through the first upper transistor H1, the leak current flows to the ground via the
なお、第２スリープ動作の前に行う第１スリープ動作では、いずれの下側トランジスタもオフとするので、第２スリープ動作では、図１１、図１２で示したようにいずれかの下側トランジスタをオフとする方法のほうがオフを維持できるので、スイッチングの切替を行う必要がない。 In the first sleep operation performed before the second sleep operation, any lower transistor is turned off. Therefore, in the second sleep operation, one of the lower transistors is turned off as shown in FIGS. 11 and 12. Since the method of turning it off can keep it off, there is no need to switch the switching.
＜１−４．第１スリープ動作から第２スリープ動作へ移行するタイミングについて＞
先述したように、第１スリープ動作に移行したタイミングから一定時間経過したタイミングで、第２スリープ動作へ移行する。ここでは、この一定時間について説明する。
<1-4. Timing of transition from the first sleep operation to the second sleep operation>
As described above, the operation shifts to the second sleep operation at the timing when a certain time has elapsed from the timing of shifting to the first sleep operation. Here, this fixed time will be described.
図１３は、昇降圧ＤＣ−ＤＣコンバータ１０（図１）において、降圧動作のときにコイル電流ＩＬのゼロクロス検出が早かった場合の一例を示すタイミングチャートである。この場合、プラス方向のコイル電流ＩＬが残った状態で通常動作から第１スリープ動作へ移行する。 FIG. 13 is a timing chart showing an example of a case where the zero cross detection of the coil current IL is early in the step-down operation in the buck-boost DC-DC converter 10 (FIG. 1). In this case, the normal operation is shifted to the first sleep operation with the coil current IL in the positive direction remaining.
この場合、図３に示すように第１スリープ動作では全てのトランジスタをオフとし、電流がトランジスタのボディダイオードを流れるので、第１接続ノードＮ１に生じる電圧である第１スイッチング電圧ＳＷ１は、グランドより低くなり、第２接続ノードＮ２に生じる電圧である第２スイッチング電圧ＳＷ２は、出力電圧ＶＯＵＴよりも高くなる。 In this case, as shown in FIG. 3, in the first sleep operation, all the transistors are turned off and the current flows through the body diode of the transistor. Therefore, the first switching voltage SW1 which is the voltage generated in the first connection node N1 is from the ground. The second switching voltage SW2, which is the voltage generated at the second connection node N2, becomes lower than the output voltage VOUT.
その後、コイル電流ＩＬがゼロになると、第１接続ノードＮ１および第２接続ノードＮ２の各寄生容量とコイル２０により共振が発生し、第１スイッチング電圧ＳＷ１および第２スイッチング電圧ＳＷ２が揺れる。従って、第１スリープ動作へ移行したタイミングから、共振が発生して第１スイッチング電圧ＳＷ１および第２スイッチング電圧ＳＷ２に揺れが生じたときまでの時間を上記一定時間として予め設定することが望ましい。これにより、コイル電流ＩＬがゼロになるのを待って第２スリープ動作へ移行することができる。
After that, when the coil current IL becomes zero, resonance occurs due to the parasitic capacitances of the first connection node N1 and the second connection node N2 and the
同様に、図１４は、昇降圧ＤＣ−ＤＣコンバータ１０において、降圧動作のときにコイル電流ＩＬのゼロクロス検出が遅かった場合の一例を示すタイミングチャートである。この場合、マイナス方向のコイル電流ＩＬが残った状態で通常動作から第１スリープ動作へ移行する。
Similarly, FIG. 14 is a timing chart showing an example of a case where the zero cross detection of the coil current IL is delayed during the step-down operation in the buck-boost DC-
この場合、図４に示すように第１スリープ動作では全てのトランジスタをオフとし、電流がトランジスタのボディダイオードを流れるので、第１スイッチング電圧ＳＷ１は、入力電圧ＶＩＮよりも高くなり、第２スイッチング電圧ＳＷ２は、グランドよりも低くなる。 In this case, as shown in FIG. 4, in the first sleep operation, all the transistors are turned off and the current flows through the body diode of the transistor. Therefore, the first switching voltage SW1 becomes higher than the input voltage VIN and the second switching voltage. SW2 is lower than the ground.
その後、コイル電流ＩＬがゼロになると、共振の発生により第１スイッチング電圧ＳＷ１および第２スイッチング電圧ＳＷ２が揺れることは先述と同様である。従って、上記一定時間を先述のように設定することが望ましい。 After that, when the coil current IL becomes zero, the first switching voltage SW1 and the second switching voltage SW2 fluctuate due to the occurrence of resonance, which is the same as described above. Therefore, it is desirable to set the above-mentioned fixed time as described above.
＜１−５．ダイオード整流型の昇降圧ＤＣ−ＤＣコンバータ＞
ここでは、ダイオード整流型の昇降圧ＤＣ−ＤＣコンバータを用いた実施形態について説明する。図１５は、本発明の一実施形態に係るダイオード整流型の昇降圧ＤＣ−ＤＣコンバータ２００の構成を示す図である。昇降圧ＤＣ−ＤＣコンバータ２００は、上側トランジスタＨ１と、ダイオードＤ１と、コイル２０と、ダイオードＤ２と、下側トランジスタＬ２と、出力コンデンサＣ１と、スイッチ制御部１５２と、を備える。
<1-5. Diode rectification type buck-boost DC-DC converter>
Here, an embodiment using a diode rectifying type buck-boost DC-DC converter will be described. FIG. 15 is a diagram showing a configuration of a diode rectifying type buck-boost DC-
上側トランジスタＨ１のソースには、入力電圧ＶＩＮの印加端が接続され、上側トランジスタＨ１のドレインには、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、グランドが接続される。 The application end of the input voltage VIN is connected to the source of the upper transistor H1, and the cathode of the diode D1 is connected to the drain of the upper transistor H1. A ground is connected to the anode of the diode D1.
下側トランジスタＬ２のソースには、グランドが接続され、下側トランジスタＬ２のドレインには、ダイオードＤ２のアノードが接続される。ダイオードＤ２のカソードには、出力コンデンサＣ１の一端が接続される。ダイオードＤ２と出力コンデンサＣ１との接続点に、出力電圧ＶＯＵＴが発生する。 The ground is connected to the source of the lower transistor L2, and the anode of the diode D2 is connected to the drain of the lower transistor L2. One end of the output capacitor C1 is connected to the cathode of the diode D2. An output voltage VOUT is generated at the connection point between the diode D2 and the output capacitor C1.
上側トランジスタＨ１とダイオードＤ１とが接続される第１接続ノードＮ１にコイル２０の一端が接続され、ダイオードＤ２と下側トランジスタＬ２とが接続される第２接続ノードＮ２にコイル２０の他端が接続される。
One end of the
スイッチ制御部１５２は、上側トランジスタＨ１と下側トランジスタＬ２のスイッチ制御を行う。スイッチ制御部１５２は、下記の通常動作およびスリープ動作の制御を行う主体となる。
The
降圧動作では、下側トランジスタＬ２をオフに維持した状態で、上側トランジスタＨ１のオンオフを繰り返す。昇圧動作では、上側トランジスタＨ１をオンに維持した状態で、下側トランジスタＬ２のオンオフを繰り返す。 In the step-down operation, the upper transistor H1 is repeatedly turned on and off while the lower transistor L2 is kept off. In the boosting operation, the lower transistor L2 is repeatedly turned on and off while the upper transistor H1 is kept on.
本実施形態でスリープ動作は、第１スリープ動作と、その後に行う第２スリープ動作を含む。スイッチ制御部１５２は、軽負荷状態での降圧動作または昇圧動作のときに、コイル電流ＩＬのゼロクロスを検出すると、第１スリープ動作へ移行し、上側トランジスタＨ１および下側トランジスタＬ２をともにオフとする（図１５）。これにより、ゼロクロスの検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬはダイオードＤ１、コイル２０、およびダイオードＤ２を介して流れ、出力電圧ＶＯＵＴ側へ回生される。従って、電力損失を抑えることができる。
In the present embodiment, the sleep operation includes a first sleep operation and a second sleep operation that is performed thereafter. When the
第１スリープ動作の後、第２スリープ動作へ移行し、図１６に示すように、上側トランジスタＨ１をオフ、下側トランジスタＬ２をオンとする。これにより、図１６の実線矢印で示すように、入力電圧ＶＩＮから上側トランジスタＨ１を介して流れるリーク電流が生じた場合でも、リーク電流は下側トランジスタＬ２を介してグランド側へ流れる。従って、出力電圧ＶＯＵＴが持ち上がることを回避できる。 After the first sleep operation, the operation proceeds to the second sleep operation, and as shown in FIG. 16, the upper transistor H1 is turned off and the lower transistor L2 is turned on. As a result, as shown by the solid arrow in FIG. 16, even when a leak current flows from the input voltage VIN through the upper transistor H1, the leak current flows to the ground side via the lower transistor L2. Therefore, it is possible to prevent the output voltage VOUT from rising.
なお、第１スリープ動作では、下側トランジスタＬ２はオフとし、ＶＩＮ＞ＶＯＵＴの場合は、上側トランジスタＨ１をオフ、ＶＩＮ＜ＶＯＵＴの場合は、上側トランジスタＨ１をオンとしてもよい。 In the first sleep operation, the lower transistor L2 may be turned off, the upper transistor H1 may be turned off when VIN> VOUT, and the upper transistor H1 may be turned on when VIN <VOUT.
また、昇降圧ＤＣ−ＤＣコンバータ２００の構成において、ダイオードＤ１を下側トランジスタＬ１に置き換えてもよい。この場合、降圧動作では、下側トランジスタＬ２をオフとし、上側トランジスタＨ１と下側トランジスタＬ１を相補的にスイッチングする。昇圧動作では、上側トランジスタＨ１をオンとした状態で、下側トランジスタＬ２をオンオフする。
Further, in the configuration of the buck-boost DC-
この構成においては、第１スリープ動作では、全てのトランジスタをオフとする。これにより、ゼロクロス検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬは、オフとなった下側トランジスタＬ１のボディダイオード、コイル２０、およびダイオードＤ２を介して流れ、出力電圧ＶＯＵＴ側に回生される。そして、第２スリープ動作では、上側トランジスタＨ１をオフとし、下側トランジスタＬ１、Ｌ２の少なくとも一方をオンとする。これにより、リーク電流はグランドへ流れるので、出力電圧ＶＯＵＴが持ち上がることを回避できる。
In this configuration, all transistors are turned off in the first sleep operation. As a result, even if the zero cross detection is quick and the coil current IL remains in the positive direction, the coil current IL flows through the body diode, the
また、昇降圧ＤＣ−ＤＣコンバータ２００の構成において、ダイオードＤ２を上側トランジスタＨ２に置き換えてもよい。この場合、降圧動作では、下側トランジスタＬ２をオフとし、上側トランジスタＨ２をオンとし、上側トランジスタＨ１をオンオフする。昇圧動作では、上側トランジスタＨ１をオンとした状態で、上側トランジスタＨ２と下側トランジスタＬ２を相補的にスイッチングする。
Further, in the configuration of the buck-boost DC-
この構成においては、第１スリープ動作では、全てのトランジスタをオフとする。これにより、ゼロクロス検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬは、ダイオードＤ１、コイル２０、およびオフとなった上側トランジスタＨ２のボディダイオードを介して流れ、出力電圧ＶＯＵＴ側に回生される。そして、第２スリープ動作では、上側トランジスタＨ１をオフとし、下側トランジスタＬ２をオンとする。これにより、リーク電流はグランドへ流れるので、出力電圧ＶＯＵＴが持ち上がることを回避できる。
In this configuration, all transistors are turned off in the first sleep operation. As a result, even if the zero cross detection is quick and the coil current IL remains in the positive direction, the coil current IL flows through the diode D1, the
＜２．第２実施形態＞
次に、本発明の第２実施形態について述べる。
<2. 2nd Embodiment>
Next, a second embodiment of the present invention will be described.
＜２−１．昇降圧ＤＣ−ＤＣコンバータの構成＞
図１７は、本発明の一実施形態に係る昇降圧ＤＣ−ＤＣコンバータ１０の構成を示す図である。図１７に示す昇降圧ＤＣ−ＤＣコンバータ１０は、先述した図２６に示す昇降圧ＤＣ−ＤＣコンバータ１００と同様の構成に対して、抵抗Ｒ１およびスイッチ２１を追加した構成となる。
<2-1. Configuration of buck-boost DC-DC converter>
FIG. 17 is a diagram showing a configuration of a buck-boost DC-
昇降圧ＤＣ−ＤＣコンバータ１０において、第１上側トランジスタＨ１、第１下側トランジスタＬ１、第２上側トランジスタＨ２、第２下側トランジスタＬ２、コイル１１０、出力コンデンサＣ１、出力端子Ｔ１から構成される部分については、図２６と同様であるので、ここでは詳述を省く。
A portion of the buck-boost DC-
抵抗Ｒ１およびスイッチ２１に関する構成について具体的に述べると、第１接続ノードＮ１には、抵抗Ｒ１の一端が接続される。抵抗Ｒ１の他端は、ｎチャネルＭＯＳＦＥＴで構成されるスイッチ２１のドレインに接続される。スイッチ２１のソースは、グランドに接続される。すなわち、第１接続ノードＮ１は、グランドにプルダウンされる。
Specifically, the configuration relating to the resistor R1 and the
また、昇降圧ＤＣ−ＤＣコンバータ１０はスイッチ制御部１５を有しており、スイッチ制御部１５は、上側トランジスタおよび下側トランジスタのオンオフ制御を行うとともに、スイッチ２１のオンオフ制御を行う。スイッチ制御部１５は、以下で説明するスリープ動作を行う主体となる。また、スイッチ制御部１５は、コイル電流ＩＬのゼロクロス検出も行う。
Further, the buck-boost DC-
＜２−２．スリープ動作の第１実施形態＞
ここでは、昇降圧ＤＣ−ＤＣコンバータ１０において実行されるスリープ動作の第１実施形態について説明する。図１８は、負荷が軽負荷の降圧動作時において通常動作から第１実施形態に係るスリープ動作へ切替える制御を行った例を示すタイミングチャートである。なお、図１８において、上段から下段へかけて順に、コイル電流ＩＬ、第１接続ノードＮ１に生じる電圧である第１スイッチング電圧ＳＷ１、第２接続ノードＮ２に生じる電圧である第２スイッチング電圧ＳＷ２、第１上側トランジスタＨ１のオンオフ状態、第１下側トランジスタＬ１のオンオフ状態、第２上側トランジスタＨ２のオンオフ状態、および第２下側トランジスタＬ２のオンオン状態を示し、最下段には、スイッチ２１のオンオフ状態を示す。
<2-2. First Embodiment of sleep operation>
Here, the first embodiment of the sleep operation executed in the buck-boost DC-
図１８に示すように、本実施形態では、通常動作（WAKE UP）においては、第２上側トランジスタＨ２をオンとし、第２下側トランジスタＬ２をオフとした状態で、第１上側トランジスタＨ１と第１下側トランジスタＬ１を相補的にスイッチングする。このとき、スイッチ２１はオフとする。通常動作においてプラス方向のコイル電流ＩＬが増加・減少し、コイル電流ＩＬのゼロクロス検出がされると、通常動作からスリープ動作(SLEEP)へ切替わる。
As shown in FIG. 18, in the present embodiment, in the normal operation (WAKE UP), the first upper transistor H1 and the first upper transistor H1 are turned on with the second upper transistor H2 turned on and the second lower transistor L2 turned off. 1 The lower transistor L1 is switched in a complementary manner. At this time, the
スリープ動作へ移行すると、昇降圧ＤＣ−ＤＣコンバータ１０における上側トランジスタと下側トランジスタの全てがオフとされるとともに、スイッチ２１がオンとされる。このときのスイッチパターンを図１９に示す。
When the sleep operation is started, all the upper and lower transistors in the buck-boost DC-
このとき、ゼロクロス検出が早く、プラス方向のコイル電流ＩＬが残った場合、図１９の破線矢印に示すように、コイル電流ＩＬは、第１下側トランジスタＬ１のボディダイオード、コイル１１０、第２上側トランジスタＨ２のボディダイオードの順の経路で流れ、出力電圧ＶＯＵＴ側へ回生される。一方、ゼロクロス検出が遅く、マイナス方向のコイル電流ＩＬが残った場合、図１９の一点鎖線矢印に示すように、コイル電流ＩＬは、第２下側トランジスタＬ２のボディダイオード、コイル１１０、第１上側トランジスタＨ１のボディダイオードの順の経路で流れ、入力電圧ＶＩＮ側へ回生される。
At this time, when the zero cross detection is quick and the coil current IL in the positive direction remains, the coil current IL is the body diode of the first lower transistor L1, the
このように、ゼロクロス検出がいずれにずれた場合でも、電流は出力電圧ＶＯＵＴ側または入力電圧ＶＩＮ側へ回生されるので、電力損失を抑制できる。 In this way, regardless of which direction the zero cross detection deviates, the current is regenerated to the output voltage VOUT side or the input voltage VIN side, so that power loss can be suppressed.
また、このとき、図１９の実線矢印に示すように、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介してリーク電流が流れた場合に、リーク電流は第１接続ノード、抵抗Ｒ１、およびスイッチ２１を介してグランドへ流れる。従って、リーク電流が出力電圧ＶＯＵＴ側へ流れて、出力電圧ＶＯＵＴが上昇することを回避できる。
At this time, as shown by the solid arrow in FIG. 19, when a leak current flows from the input voltage VIN side through the first upper transistor H1, the leak current is the first connection node, the resistor R1, and the
なお、抵抗Ｒ１の抵抗値が小さいと、コイル電流ＩＬの一部が抵抗Ｒ１に流れるため、電力損失が生じる。しかしながら、抵抗Ｒ１の抵抗値は、リーク電流を吸収できれば或る程度大きな値でもよく、リーク電流と抵抗Ｒ１の抵抗値との積により算出される電圧値が出力電圧ＶＯＵＴよりも低ければ、出力電圧ＶＯＵＴが持ち上がることはない。 If the resistance value of the resistor R1 is small, a part of the coil current IL flows through the resistor R1, so that a power loss occurs. However, the resistance value of the resistor R1 may be a certain large value as long as the leak current can be absorbed, and if the voltage value calculated by the product of the leak current and the resistance value of the resistor R1 is lower than the output voltage VOUT, the output voltage. VOUT never lifts.
このように本実施形態に係るスリープ動作を行うことにより、コイル電流ＩＬのゼロクロス検出がずれた場合でも電力損失が生じることを抑制し、且つ、リーク電流による出力電圧ＶＯＵＴの上昇を抑制できる。 By performing the sleep operation according to the present embodiment in this way, it is possible to suppress the occurrence of power loss even when the zero cross detection of the coil current IL is deviated, and it is possible to suppress the increase in the output voltage VOUT due to the leak current.
また、図２０に示すように、負荷が軽負荷の昇圧動作の場合でも、上述した降圧動作の場合と同様のスリープ動作を行うことができる。すなわち、本実施形態であれば、入力電圧ＶＩＮと出力電圧ＶＯＵＴの大小関係に依らず、同様のスリープ動作を行うことができ、同様の効果を得ることができる。 Further, as shown in FIG. 20, even when the load is a light load boosting operation, the same sleep operation as in the above-described step-down operation can be performed. That is, in the present embodiment, the same sleep operation can be performed regardless of the magnitude relationship between the input voltage VIN and the output voltage VOUT, and the same effect can be obtained.
＜２−３．昇降圧ＤＣ−ＤＣコンバータの構成に関する変形例＞
図２１は、昇降圧ＤＣ−ＤＣコンバータの第１変形例の構成を示す図である。図２１に示す昇降圧ＤＣ−ＤＣコンバータ１０Ａの構成は、先述した図１７に示す構成との相違点として、抵抗Ｒ１の一端が第２接続ノードＮ２に接続されることである。すなわち、第２接続ノードＮ２がプルダウンされる構成となる。昇降圧ＤＣ−ＤＣコンバータ１０Ａの有するスイッチ制御部１５Ａは、上側トランジスタと下側トランジスタのオンオフ制御を行うとともに、スイッチ２１のオンオフ制御を行う。
<2-3. Modification example regarding the configuration of the buck-boost DC-DC converter>
FIG. 21 is a diagram showing a configuration of a first modification of the buck-boost DC-DC converter. The configuration of the buck-boost DC-
このような昇降圧ＤＣ−ＤＣコンバータ１０Ａにおいても、先述した第１実施形態に係るスリープ動作と同様のスリープ動作を行うことができる。すなわち、スリープ動作に移行すると、図２１に示すように、上側トランジスタと下側トランジスタを全てオフとするとともに、スイッチ２１をオンとする。
Even in such a buck-boost DC-
これにより、図２１の矢印に示すように、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介して流れるリーク電流は、コイル１１０、抵抗Ｒ１、およびスイッチ２１を介してグランドへ流れる。これにより、リーク電流による出力電圧ＶＯＵＴの上昇を回避できる。
As a result, as shown by the arrow in FIG. 21, the leak current flowing from the input voltage VIN side through the first upper transistor H1 flows to the ground via the
また、図２２は、昇降圧ＤＣ−ＤＣコンバータの第２変形例の構成を示す図である。図２２に示す昇降圧ＤＣ−ＤＣコンバータ１０Ｂの構成では、第１接続ノードＮ１とグランドの間に抵抗Ｒ１およびスイッチ２１が設けられるとともに、第２接続ノードＮ２とグランドの間に抵抗Ｒ２およびスイッチ２５が設けられる。すなわち、第１接続ノードＮ１と第２接続ノードＮ２の両方がプルダウンされる構成となる。
Further, FIG. 22 is a diagram showing a configuration of a second modification of the buck-boost DC-DC converter. In the configuration of the buck-boost DC-
このような昇降圧ＤＣ−ＤＣコンバータ１０Ｂにおいても、先述した第１実施形態に係るスリープ動作と同様のスリープ動作を行うことができる。すなわち、スリープ動作に移行すると、図２２に示すように、上側トランジスタと下側トランジスタを全てオフとするとともに、スイッチ２１およびスイッチ２５をともにオンとする。
Even in such a buck-boost DC-
これにより、図２２の矢印に示すように、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介して流れるリーク電流は、抵抗Ｒ１、およびスイッチ２１を介してグランドへ流れる。これにより、リーク電流による出力電圧ＶＯＵＴの上昇を回避できる。
As a result, as shown by the arrow in FIG. 22, the leak current flowing from the input voltage VIN side through the first upper transistor H1 flows to the ground via the resistor R1 and the
＜２−４．スリープ動作の第２実施形態＞
次に、先述した図１７に示す昇降圧ＤＣ−ＤＣコンバータ１０において行われるスリープ動作の第２実施形態について説明する。
<2-4. Second embodiment of sleep operation>
Next, a second embodiment of the sleep operation performed in the buck-boost DC-
図２３は、負荷が軽負荷の降圧動作時において通常動作から第２実施形態に係るスリープ動作へ切替える制御を行った例を示すタイミングチャートである。本実施形態では、スリープ動作は、第１スリープ動作と、第１スリープ動作の後に行う第２スリープ動作から構成される。 FIG. 23 is a timing chart showing an example in which control is performed to switch from the normal operation to the sleep operation according to the second embodiment when the load is a light load step-down operation. In the present embodiment, the sleep operation is composed of a first sleep operation and a second sleep operation performed after the first sleep operation.
図２３に示すように、通常動作（WAKE UP）においてプラス方向のコイル電流ＩＬが増加・減少し、コイル電流ＩＬのゼロクロス検出がされると、まず第１スリープ動作（SLEEP1）へ移行する。第１スリープ動作では、上側トランジスタと下側トランジスタの全てがオフとされるとともに、スイッチ２１がオフとされる。
As shown in FIG. 23, when the coil current IL in the positive direction increases or decreases in the normal operation (WAKE UP) and the zero cross detection of the coil current IL is detected, the operation first shifts to the first sleep operation (SLEEP1). In the first sleep operation, all of the upper transistor and the lower transistor are turned off, and the
このとき、先述した図１９でも示した通り、ゼロクロス検出が早い場合、遅い場合のいずれの場合（コイル電流ＩＬの向きがいずれの方向）でも、コイル電流ＩＬはオフとなったトランジスタのボディダイオードを介して流れ、出力電圧ＶＯＵＴ側または入力電圧ＶＩＮ側へ回生される。但し、本実施形態の第１スリープ動作では、図１９においてスイッチ２１はオフとした状態であるので、コイル電流ＩＬの一部が抵抗Ｒ１に流れることは回避され、電力損失の発生を抑制することができる。
At this time, as shown in FIG. 19 described above, the body diode of the transistor in which the coil current IL is turned off is used regardless of whether the zero cross detection is early or late (in which direction the coil current IL is oriented). It flows through and is regenerated to the output voltage VOUT side or the input voltage VIN side. However, in the first sleep operation of the present embodiment, since the
第１スリープ動作へ移行したタイミングから一定時間が経過したタイミングにて、図２３に示すように、第２スリープ動作へ移行する。この一定時間は、第１スリープ動作時に回生されるコイル電流ＩＬが減少してゼロとなるのに必要な時間に設定されることが望ましい。 As shown in FIG. 23, the operation shifts to the second sleep operation at the timing when a certain time has elapsed from the timing of shifting to the first sleep operation. It is desirable that this fixed time is set to the time required for the coil current IL regenerated during the first sleep operation to decrease to zero.
第２スリープ動作では、上側トランジスタと下側トランジスタの全てがオフとされるとともに、スイッチ２１がオンとされる。これにより、スイッチパターンとしては図１９で示したものと同様となり、図１９の実線矢印で示したように、入力電圧ＶＩＮ側から第１上側トランジスタＨ１を介してリーク電流が流れた場合に、リーク電流は、抵抗Ｒ１およびスイッチ２１を介してグランドへ流れる。従って、リーク電流が出力電圧ＶＯＵＴ側へ流れて出力電圧ＶＯＵＴが上昇することが回避される。
In the second sleep operation, all of the upper transistor and the lower transistor are turned off, and the
なお、図１７に示す昇降圧ＤＣ−ＤＣコンバータ１０の構成において、抵抗Ｒ１およびスイッチ２１を設けない構成として、第２スリープ動作時には、両方の上側トランジスタはオフとし、下側トランジスタの少なくともいずれか一方をオンとすることでも、リーク電流を下側トランジスタを介してグランドへ流すことができる。
In the configuration of the buck-boost DC-
しかしながら、下側トランジスタのオン抵抗は小さいため、第１上側トランジスタＨ１のドレイン・ソース間がショートした場合、入力電圧ＶＩＮ側からグランドへの短絡経路が形成され、過電流が生じる虞がある。これに対し、本実施形態であれば、第１上側トランジスタＨ１のドレイン・ソース間がショートした場合でも、電流は抵抗Ｒ１を介してグランドへ流れるので、抵抗Ｒ１によって電流は制限され、過電流の発生は抑制される。 However, since the on-resistance of the lower transistor is small, if the drain and source of the first upper transistor H1 are short-circuited, a short-circuit path from the input voltage VIN side to the ground may be formed and an overcurrent may occur. On the other hand, in the present embodiment, even if the drain and source of the first upper transistor H1 are short-circuited, the current flows to the ground via the resistor R1, so that the current is limited by the resistor R1 and the overcurrent is increased. Occurrence is suppressed.
なお、図２４に示すように、軽負荷時の昇圧動作の場合においても、先述した図２３の降圧動作の場合と同様のスイッチ制御にて、第１スリープ動作、および第２スリープ動作を行う。 As shown in FIG. 24, even in the case of the step-up operation at the time of a light load, the first sleep operation and the second sleep operation are performed by the same switch control as in the case of the step-down operation of FIG. 23 described above.
また、第１スリープ動作と第２スリープ動作の２段階を行う本実施形態に係るスリープ動作については、図１７に示す構成の昇降圧ＤＣ−ＤＣコンバータに限らず、図２１または図２２に示す構成の昇降圧ＤＣ−ＤＣコンバータにおいても実施することができる。 Further, the sleep operation according to the present embodiment in which the first sleep operation and the second sleep operation are performed in two stages is not limited to the buck-boost DC-DC converter having the configuration shown in FIG. 17, but the configuration shown in FIG. 21 or 22. It can also be carried out in the buck-boost DC-DC converter.
すなわち、図２１に示す構成の昇降圧ＤＣ−ＤＣコンバータ１０Ａの場合は、第２接続ノードＮ２に接続されたスイッチ２１を第１スリープ動作ではオフとし、第２スリープ動作ではオンとする。また、図２２に示す構成の昇降圧ＤＣ−ＤＣコンバータ１０Ｂの場合は、第１接続ノードＮ１に接続されたスイッチ２１と第２接続ノードＮ２に接続されたスイッチ２５をともに、第１スリープ動作ではオフとし、第２スリープ動作ではオンとする。
That is, in the case of the buck-boost DC-
これにより、図２１、図２２のいずれの構成であっても、第１スリープ動作によって、コイル電流ＩＬのゼロクロス検出がずれた場合に電流の回生を行い、その際、コイル電流ＩＬの一部が抵抗に流れることを回避できる。そして、第２スリープ動作によって、リーク電流をグランドへ流し、リーク電流によって出力電圧ＶＯＵＴが上昇することを回避できる。 As a result, regardless of the configuration shown in FIGS. 21 and 22, when the zero cross detection of the coil current IL is deviated by the first sleep operation, the current is regenerated, and at that time, a part of the coil current IL is generated. It is possible to avoid flowing to the resistance. Then, the second sleep operation causes the leak current to flow to the ground, and it is possible to prevent the output voltage VOUT from rising due to the leak current.
＜２−５．ダイオード整流型の昇降圧ＤＣ−ＤＣコンバータ＞
ここでは、ダイオード整流型の昇降圧ＤＣ−ＤＣコンバータを用いた実施形態について説明する。図２５は、本発明の一実施形態に係るダイオード整流型の昇降圧ＤＣ−ＤＣコンバータ１５Ｃの構成を示す図である。昇降圧ＤＣ−ＤＣコンバータ１５Ｃは、上側トランジスタＨ１と、ダイオードＤ１と、コイル１１０と、ダイオードＤ２と、下側トランジスタＬ２と、出力コンデンサＣ１と、抵抗Ｒ１と、スイッチ２１と、スイッチ制御部１５Ｃと、を備える。
<2-5. Diode rectification type buck-boost DC-DC converter>
Here, an embodiment using a diode rectifying type buck-boost DC-DC converter will be described. FIG. 25 is a diagram showing a configuration of a diode rectifying type buck-boost DC-
上側トランジスタＨ１のソースには、入力電圧ＶＩＮの印加端が接続され、上側トランジスタＨ１のドレインには、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、グランドが接続される。 The application end of the input voltage VIN is connected to the source of the upper transistor H1, and the cathode of the diode D1 is connected to the drain of the upper transistor H1. A ground is connected to the anode of the diode D1.
下側トランジスタＬ２のソースには、グランドが接続され、下側トランジスタＬ２のドレインには、ダイオードＤ２のアノードが接続される。ダイオードＤ２のカソードには、出力コンデンサＣ１の一端が接続される。ダイオードＤ２と出力コンデンサＣ１との接続点に、出力電圧ＶＯＵＴが発生する。 The ground is connected to the source of the lower transistor L2, and the anode of the diode D2 is connected to the drain of the lower transistor L2. One end of the output capacitor C1 is connected to the cathode of the diode D2. An output voltage VOUT is generated at the connection point between the diode D2 and the output capacitor C1.
上側トランジスタＨ１とダイオードＤ１とが接続される第１接続ノードＮ１にコイル１１０の一端が接続され、ダイオードＤ２と下側トランジスタＬ２とが接続される第２接続ノードＮ２にコイル１１０の他端が接続される。
One end of the
抵抗Ｒ１とスイッチ２１は、第１接続ノードＮ１とグランドとの間に接続される。
The resistor R1 and the
スイッチ制御部１５Ｃは、上側トランジスタＨ１、下側トランジスタＬ２、およびスイッチ２１のスイッチ制御を行う。スイッチ制御部１５Ｃは、下記の通常動作およびスリープ動作の制御を行う主体となる。
The
降圧動作では、下側トランジスタＬ２をオフに維持した状態で、上側トランジスタＨ１のおオンオフを繰り返す。昇圧動作では、上側トランジスタＨ１をオンに維持した状態で、下側トランジスタＬ２のオンオフを繰り返す。なお、昇降圧動作時には、スイッチ２１はオフである。
In the step-down operation, the upper transistor H1 is repeatedly turned on and off while the lower transistor L2 is kept off. In the boosting operation, the lower transistor L2 is repeatedly turned on and off while the upper transistor H1 is kept on. The
スイッチ制御部１５Ｃは、軽負荷状態での降圧動作または昇圧動作のときに、コイル電流ＩＬのゼロクロスを検出すると、スリープ動作へ移行し、上側トランジスタＨ１および下側トランジスタＬ２をともにオフとする（図２５）。これにより、ゼロクロスの検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬはダイオードＤ１、コイル１１０、およびダイオードＤ２を介して流れ、出力電圧ＶＯＵＴ側へ回生される。従って、電力損失を抑えることができる。
When the
このとき、スイッチ２１をオンとする。これにより、図２５の実線矢印で示すように、入力電圧ＶＩＮから上側トランジスタＨ１を介して流れるリーク電流が生じた場合でも、リーク電流は抵抗Ｒ１およびスイッチ２１を介してグランド側へ流れる。従って、出力電圧ＶＯＵＴが持ち上がることを回避できる。
At this time, the
なお、スリープ動作は、第１スリープ動作、および第２スリープ動作の２段階で行ってもよい。この場合、第１スリープ動作では、スイッチ２１はオフとして、上側トランジスタＨ１と下側トランジスタＬ２をともにオフとする。これにより、コイル電流ＩＬの一部がグランドに流れることを抑制できる。第２スリープ動作では、上側トランジスタＨ１と下側トランジスタＬ２をともにオフとした状態で、スイッチ２１をオンとする。
The sleep operation may be performed in two stages, a first sleep operation and a second sleep operation. In this case, in the first sleep operation, the
また、上記の昇降圧ＤＣ−ＤＣコンバータ１０Ｃにおいて、抵抗とスイッチの組の構成を、第１接続ノードＮ１側ではなく第２接続ノードＮ２側に接続してもよいし、各接続ノードに接続するよう２つの組を設けてもよい。
Further, in the buck-boost DC-
また、昇降圧ＤＣ−ＤＣコンバータ１０Ｃの構成において、ダイオードＤ１を下側トランジスタＬ１に置き換えてもよい。この場合、スリープ動作では、上側トランジスタＨ１、下側トランジスタＬ１、および下側トランジスタＬ２をともにオフとする。これにより、ゼロクロスの検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬはオフとなった下側トランジスタＬ１のボディダイオード、コイル１１０、およびダイオードＤ２を介して流れ、出力電圧ＶＯＵＴ側へ回生される。
Further, in the configuration of the buck-boost DC-
また、昇降圧ＤＣ−ＤＣコンバータ１０Ｃの構成において、ダイオードＤ２を上側トランジスタＨ２に置き換えてもよい。この場合、スリープ動作では、上側トランジスタＨ１、上側トランジスタＨ２、および下側トランジスタＬ２をともにオフとする。これにより、ゼロクロスの検出が早くてコイル電流ＩＬがプラス方向に残ったとしても、コイル電流ＩＬはダイオードＤ１、コイル１１０、およびオフとなった上側トランジスタＨ２のボディダイオードを介して流れ、出力電圧ＶＯＵＴ側へ回生される。
Further, in the configuration of the buck-boost DC-
＜３．その他＞
以上、本発明の実施形態について説明したが、上記実施形態の他、発明の主旨を逸脱しない範囲で様々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものでないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
<3. Others>
Although the embodiments of the present invention have been described above, various modifications can be made in addition to the above embodiments without departing from the gist of the invention. That is, the embodiment should be considered to be exemplary in all respects and not restrictive, and the technical scope of the invention is indicated by the claims rather than the description of the embodiment. It should be understood that it includes all changes that fall within the meaning and scope of the claims.
本発明は、各種機器に搭載される昇降圧ＤＣ−ＤＣコンバータに利用することができる。 The present invention can be used in a buck-boost DC-DC converter mounted on various devices.
１０、１０Ａ〜１０Ｃ、２００ 昇降圧ＤＣ−ＤＣコンバータ
１５、１５Ａ〜１５Ｃ、１５２ スイッチ制御部
２０、１１０ コイル
２１、２５ スイッチ
Ｈ１ 第１上側トランジスタ
Ｌ１ 第１下側トランジスタ
Ｈ２ 第２上側トランジスタ
Ｌ２ 第２下側トランジスタ
Ｎ１ 第１接続ノード
Ｎ２ 第２接続ノード
Ｃ１ 出力コンデンサ
Ｔ１ 出力端子
Ｒ１、Ｒ２ 抵抗
Ｄ１、Ｄ２ ダイオード
10, 10A to 10C, 200 buck-boost DC-
Claims (11)
第２上側トランジスタと第２下側トランジスタとの接続構成を有し、出力電圧を出力する昇圧用スイッチセットと、
前記降圧用スイッチセットの第１接続ノードと前記昇圧用スイッチセットの第２接続ノードとを接続するコイルと、
前記降圧用スイッチセットおよび前記昇圧用スイッチセットの各トランジスタをスイッチ制御するスイッチ制御部と、
を有し、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行する第１スリープ動作と、前記第１スリープ動作の後に移行する第２スリープ動作を行い、
前記第１スリープ動作では、前記各トランジスタのうちオフとしたトランジスタのボディダイオードを介して前記コイル電流を前記入力電圧側または前記出力電圧側に流し、
前記第２スリープ動作では、前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの電流経路を形成する、
ことを特徴とする昇降圧ＤＣ−ＤＣコンバータ。 A step-down switch set having a connection configuration between the first upper transistor and the first lower transistor and to which an input voltage is applied,
A step-up switch set that has a connection configuration between the second upper transistor and the second lower transistor and outputs an output voltage,
A coil connecting the first connection node of the step-down switch set and the second connection node of the step-up switch set,
A switch control unit that switches and controls each transistor of the step-down switch set and the step-up switch set.
Have,
The switch control unit performs a first sleep operation that shifts from the normal operation when a light load is detected, and a second sleep operation that shifts after the first sleep operation.
In the first sleep operation, the coil current is passed to the input voltage side or the output voltage side via the body diode of the transistor turned off among the transistors.
In the second sleep operation, a current path from at least one of the first connection node and the second connection node to ground is formed.
A buck-boost DC-DC converter characterized by this.
第２ダイオードまたは第２上側トランジスタと第２下側トランジスタとが接続されて構成され、出力電圧を出力する第２接続構成と、
前記第１接続構成の第１接続ノードと前記第２接続構成の第２接続ノードとを接続するコイルと、
前記第１接続構成と前記第２接続構成の各トランジスタをスイッチ制御するスイッチ制御部と、を備え、
前記第１ダイオードと前記第２ダイオードの少なくともいずれかは備え、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行する第１スリープ動作と、前記第１スリープ動作の後に移行する第２スリープ動作を行い、
前記第１スリープ動作では、前記第２下側トランジスタおよび前記第１下側トランジスタを少なくともオフとし、
前記第２スリープ動作では、前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの電流経路を形成する、
ことを特徴とする昇降圧ＤＣ−ＤＣコンバータ。 A first connection configuration in which a first upper transistor and a first diode or a first lower transistor are connected and an input voltage is applied, and
A second connection configuration in which a second diode or a second upper transistor and a second lower transistor are connected to output an output voltage, and a second connection configuration.
A coil connecting the first connection node of the first connection configuration and the second connection node of the second connection configuration,
A switch control unit for switch-controlling each transistor of the first connection configuration and the second connection configuration is provided.
At least one of the first diode and the second diode is provided.
The switch control unit performs a first sleep operation that shifts from the normal operation when a light load is detected, and a second sleep operation that shifts after the first sleep operation.
In the first sleep operation, the second lower transistor and the first lower transistor are turned off at least.
In the second sleep operation, a current path from at least one of the first connection node and the second connection node to ground is formed.
A buck-boost DC-DC converter characterized by this.
第２上側トランジスタと第２下側トランジスタとの接続構成を有し、出力電圧を出力する昇圧用スイッチセットと、
前記降圧用スイッチセットの第１接続ノードと前記昇圧用スイッチセットの第２接続ノードとを接続するコイルと、
前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの経路に配置される抵抗およびスイッチと、
前記降圧用スイッチセットおよび前記昇圧用スイッチセットの各トランジスタと、前記スイッチをスイッチ制御するスイッチ制御部と、
を有し、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行するスリープ動作を行い、
前記スリープ動作では、前記各トランジスタのうちオフとしたトランジスタのボディダイオードを介して前記コイル電流を前記入力電圧側または前記出力電圧側に流し、
前記スリープ動作では、前記スイッチをオンとする、
ことを特徴とする昇降圧ＤＣ−ＤＣコンバータ。 A step-down switch set having a connection configuration between the first upper transistor and the first lower transistor and to which an input voltage is applied,
A step-up switch set that has a connection configuration between the second upper transistor and the second lower transistor and outputs an output voltage,
A coil connecting the first connection node of the step-down switch set and the second connection node of the step-up switch set,
Resistors and switches located on the path from at least one of the first connection node and the second connection node to ground.
Each transistor of the step-down switch set and the step-up switch set, a switch control unit that switches and controls the switch, and the like.
Have,
The switch control unit performs a sleep operation that shifts from the normal operation when a light load is detected.
In the sleep operation, the coil current is passed to the input voltage side or the output voltage side via the body diode of the transistor turned off among the transistors.
In the sleep operation, the switch is turned on.
A buck-boost DC-DC converter characterized by this.
前記第１スリープ動作では、前記各トランジスタのスイッチ制御とともに前記スイッチはオフとされ、
前記第２スリープ動作では、前記第１スリープ動作での前記各トランジスタのオンオフ状態は維持されるとともに、前記スイッチはオンとされる、ことを特徴とする請求項７に記載の昇降圧ＤＣ−ＤＣコンバータ。 The sleep operation includes a first sleep operation and a second sleep operation performed after the first sleep operation.
In the first sleep operation, the switch is turned off together with the switch control of each transistor.
The buck-boost DC-DC according to claim 7, wherein in the second sleep operation, the on / off state of each transistor in the first sleep operation is maintained and the switch is turned on. converter.
第２ダイオードまたは第２上側トランジスタと第２下側トランジスタとが接続されて構成され、出力電圧を出力する第２接続構成と、
前記第１接続構成の第１接続ノードと前記第２接続構成の第２接続ノードとを接続するコイルと、
前記第１接続ノードと前記第２接続ノードの少なくともいずれかからグランドへの経路に配置される抵抗およびスイッチと、
前記第１接続構成と前記第２接続構成の各トランジスタと、前記スイッチをスイッチ制御するスイッチ制御部と、
を備え、
前記第１ダイオードと前記第２ダイオードの少なくともいずれかは備え、
前記スイッチ制御部は、軽負荷を検出したときに通常動作から移行するスリープ動作を行い、
前記スリープ動作では、前記第１ダイオードと前記第２ダイオードの少なくともいずれかを介して前記コイル電流を前記出力電圧側に流し、
前記スリープ動作では、前記スイッチをオンとする、
ことを特徴とする昇降圧ＤＣ−ＤＣコンバータ。 A first connection configuration in which a first upper transistor and a first diode or a first lower transistor are connected and an input voltage is applied, and
A second connection configuration in which a second diode or a second upper transistor and a second lower transistor are connected to output an output voltage, and a second connection configuration.
A coil connecting the first connection node of the first connection configuration and the second connection node of the second connection configuration,
Resistors and switches located on the path from at least one of the first connection node and the second connection node to ground.
Each transistor of the first connection configuration and the second connection configuration, a switch control unit that switches and controls the switch, and the like.
Equipped with
At least one of the first diode and the second diode is provided.
The switch control unit performs a sleep operation that shifts from the normal operation when a light load is detected.
In the sleep operation, the coil current is passed to the output voltage side via at least one of the first diode and the second diode.
In the sleep operation, the switch is turned on.
A buck-boost DC-DC converter characterized by this.
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