JP6974254B2 - データ処理装置 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 91
- 238000012790 confirmation Methods 0.000 claims description 17
- 230000005856 abnormality Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 21
- 101100537690 Arabidopsis thaliana TPC1 gene Proteins 0.000 description 18
- 101150008810 cch1 gene Proteins 0.000 description 18
- 239000002041 carbon nanotube Substances 0.000 description 16
- 230000015654 memory Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 8
- 125000006519 CCH3 Chemical group 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
- G06F9/45558—Hypervisor-specific management and integration aspects
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
- G06F9/45558—Hypervisor-specific management and integration aspects
- G06F2009/45591—Monitoring or debugging support
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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Description
図1は、実施形態1に基づくデータ処理装置1を車両200に用いた場合の構成例を示すブロック図である。
また、カメラ220は、車両200の周辺の映像を取得する。
図4を参照して、仮想マシン情報は、仮想マシン管理データVMDと、仮想マシン識別データVMIDとを有する。
図5(A)を参照して、VM一致判定部45は、仮想マシン情報判定部46を含む。
図6を参照して、比較回路GT0,GT1と、AND回路AD5,AD6,AD7と、OR回路OR1,OR2とを含む。
OR回路OR1は、AND回路AD5からの出力信号と、チャネル指定データCHEの反転データとを受けて、OR論理演算結果をAND回路AD7に出力する。
OR回路OR2は、AND回路AD6からの出力信号と、優先指定データPREの反転データとを受けて、OR論理演算結果をAND回路AD7に出力する。
チャネル指定データCHEが「0」、優先指定データPREが「0」の場合には、OR回路OR1,OR2は、共に「1」を出力する。したがって、AND回路AD7は、一致信号Chitを「1」に設定する。この場合、付加条件判定部50の条件判定処理は実行されない。
図7を参照して、カウント指示部55は、AND回路AD7を含む。
図8は、実施形態1に基づくカウント処理の具体例について説明する図である。
具体的には、チャネルCH10,CH11,CH20,CH21に対応する割込み情報を受け付けた場合が示されている。
カウンタチャネルCCH0に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「1」)をカウント指示部55に出力する。付加条件判定部50は、一致信号Chit(「1」)をカウント指示部55に出力する。カウント指示部55は、VM一致判定部45の一致信号Vhit(「1」)および付加条件判定部50の一致信号Chit(「1」)に基づいてカウンタチャネルCCH0のカウント指示信号を出力する。これに伴いカウンタチャネルCCH0の回数CNTが更新される。
カウンタチャネルCCH0に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「1」)をカウント指示部55に出力する。付加条件判定部50は、一致信号Chit(「1」)をカウント指示部55に出力する。カウント指示部55は、VM一致判定部45の一致信号Vhit(「1」)および付加条件判定部50の一致信号Chit(「1」)に基づいてカウンタチャネルCCH0のカウント指示信号を出力する。これに伴いカウンタチャネルCCH0の回数CNTが更新される。
カウンタチャネルCCH2に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「1」)をカウント指示部55に出力する。付加条件判定部50は、一致信号Chit(「1」)をカウント指示部55に出力する。カウント指示部55は、VM一致判定部45の一致信号Vhit(「1」)および付加条件判定部50の一致信号Chit(「1」)に基づいてカウンタチャネルCCH2のカウント指示信号を出力する。これに伴いカウンタチャネルCCH2の回数CNTが更新される。
カウンタチャネルCCH2に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「1」)をカウント指示部55に出力する。付加条件判定部50は、一致信号Chit(「1」)をカウント指示部55に出力する。カウント指示部55は、VM一致判定部45の一致信号Vhit(「1」)および付加条件判定部50の一致信号Chit(「1」)に基づいてカウンタチャネルCCH2のカウント指示信号を出力する。これに伴いカウンタチャネルCCH2の回数CNTが更新される。
図9は、実施形態1に基づくアクセス対象設定情報ACFGについて説明する図である。
アドレスデコード回路26は、アクセス要求AQに含まれるアドレス信号に基づいてカウンタチャネル番号を抽出する。
AND回路AD8は、アクセス対象設定情報ACFGに格納されている仮想マシンモニタ(VMM)に対応して設けられているビット信号と、選択信号SEL_ACFGとのAND論理演算結果をアクセス対象設定情報ACFGに対するアクセス許可信号APとして出力する。
図13は、実施形態1に基づくアクセス処理の具体例について説明する図である。
カウンタチャネルCCH0に対して、仮想マシンモニタVMMからのアクセスであるためアクセス許可信号APが「1」に設定される。したがって、アクセス設定情報ACFGに対するアクセスは許可される。一方、アクセス設定情報ACFG以外に対してはアクセスは許可されない。
カウンタチャネルCCH0に対して、仮想マシンVM0からのアクセスであるためカウンタアクセス要求信号CAQが「1」に設定される。したがって、カウンタアクセス要求信号(「1」)に従ってカウンタ部30に対するアクセスは許可される。一方、アクセス設定情報ACFGに対してはアクセスは許可されない。
カウンタチャネルCCH0に対して、仮想マシンVM1からのアクセスであるためカウンタアクセス要求信号CAQが「0」に設定される。したがって、カウンタ部30に対するアクセスは許可されない。また、アクセス設定情報ACFGに対してもアクセスは許可されない。
図14は、実施形態2に基づくデータ処理装置1#およびその周辺回路を説明する図である。
図15を参照して、図6の構成と比較して入力するデータが異なる。
OR回路OR1は、AND回路AD5からの出力信号と、チャネル識別指定データCIEの反転データとを受けて、OR論理演算結果をAND回路AD7に出力する。
図16は、実施形態2に基づくカウント処理の具体例について説明する図である。
具体的には、チャネルCH0,CH10,CH11,CH20,CH21に対応する割込み情報を受け付けた場合が示されている。
具体的には、カウンタ部30には、カウンタチャネルCCH0〜CCH2が設定されている。
カウンタチャネルCCH0に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「0」)をカウント指示部55に出力する。カウント指示部55は、カウンタチャネルCCH0のカウント指示信号を出力しない。これに伴いカウンタチャネルCCH0の回数CNTは更新されない。
次に、チャネルCH10に対応する割込み処理について説明する。
次に、チャネルCH10に対応する割込み処理について説明する。
次に、チャネルCH11に対応する割込み処理について説明する。
次に、チャネルCH20に対応する割込み処理について説明する。
カウンタチャネルCCH2に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「0」)をカウント指示部55に出力する。
カウンタチャネルCCH0に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「1」)をカウント指示部55に出力する。付加条件判定部50は、一致信号Chit(「1」)をカウント指示部55に出力する。カウント指示部55は、VM一致判定部45の一致信号Vhit(「1」)および付加条件判定部50の一致信号Chit(「1」)に基づいてカウンタチャネルCCH0のカウント指示信号を出力する。これに伴いカウンタチャネルCCH0の回数CNTが更新される。
カウンタチャネルCCH2に対応して設けられるカウンタ制御部40は、VM一致判定部45において、一致信号Vhit(「0」)をカウント指示部55に出力する。
図17は、実施形態3に基づくデータ処理装置1Pおよびその周辺回路を説明する図である。
例えば、仮想マシンモニタVMMに制御を切り替えて、エラー処理を実行することが可能である。
たとえば、条件OVCNDは、オーバーフローの判定対象とするビット位置を指し示す情報であっても良い。例えば、閾値を「32」とする場合に6ビットを判定対象として指定する。6ビット目が「0」から「1」に変化した場合には、オーバーフローと判定し、CPU5に例外通知信号を出力するようにしてもよい。
Claims (13)
- 複数の仮想マシンをそれぞれ実行する演算部と、
前記複数の仮想マシンのうちの少なくとも1つを指定する仮想マシン情報と共に割り込み処理の実行を前記演算部に指示する割込制御部とを備え、
前記割込制御部は、前記仮想マシン情報に基づいて、仮想マシン毎に割り込み回数をカウントするカウンタを含み、
前記割込制御部は、前記複数の仮想マシンを管理する仮想マシンマネージャを指定する前記仮想マシン情報とともに割り込み処理の実行を前記演算部をさらに指示し、
前記カウンタは、前記仮想マシン情報に基づいて、前記仮想マシンおよび前記仮想マシンマネージャ毎に割り込み回数をカウントする、データ処理装置。 - 前記割込制御部は、前記割り込み処理の要求を受け付けるための複数の割込チャネルを有し、
前記割込制御部は、前記複数の割込チャネルのうちの少なくとも1つを指定する割込チャネル情報を前記演算部に出力し、
前記カウンタは、前記仮想マシン情報と前記割込チャネル情報とに基づいて、前記仮想マシン毎に割り込み回数をカウントする、請求項1に記載のデータ処理装置。 - 複数の仮想マシンをそれぞれ実行する演算部と、
前記複数の仮想マシンのうちの少なくとも1つを指定する仮想マシン情報と共に割り込み処理の実行を前記演算部に指示する割込制御部とを備え、
前記割込制御部は、前記仮想マシン情報に基づいて、仮想マシン毎に割り込み回数をカウントするカウンタを含み、
前記割込制御部は、
前記カウンタによるカウント条件を設定するためのカウント条件設定部と、
前記カウント条件設定部で設定されたカウント条件に基づいて前記仮想マシン毎に割込み回数をカウントする前記カウンタを制御するカウンタ制御部とをさらに含む、データ処理装置。 - 前記割込制御部は、前記演算部の状態に基づいて前記カウンタ制御部に対して動作の実行を指示する割込確定部をさらに含む、請求項3記載のデータ処理装置。
- 前記カウンタ制御部は、
前記割り込み処理する仮想マシンの情報を受け付けて、前記カウント条件を満たすか否かを判定する判定部と、
前記判定部の判定結果に基づいて前記カウンタにカウント指示するカウント指示部とを有する、請求項3記載のデータ処理装置。 - 前記判定部は、前記カウント条件設定部で設定されたカウント対象として設定されている仮想マシンの識別情報と、受け付けた前記仮想マシンの情報に含まれる前記割り込み処理する仮想マシンの識別情報とを比較し、
前記カウント指示部は、比較結果に基づいて前記カウンタにカウント指示する、請求項5記載のデータ処理装置。 - 前記判定部は、前記カウント条件設定部で設定されたカウント対象として設定されているチャネル情報と、前記受け付けた前記仮想マシンの情報に対応付けられたチャネル情報とを比較し、
前記カウント指示部は、比較結果に基づいて前記カウンタにカウント指示する、請求項5記載のデータ処理装置。 - 前記判定部は、前記カウント条件設定部で設定されたカウント対象として設定されている優先度情報と、前記受け付けた前記仮想マシンの情報に対応付けられた優先度情報とを比較し、
前記カウント指示部は、比較結果に基づいて前記カウンタにカウント指示する、請求項5記載のデータ処理装置。 - 前記カウント条件設定部は、前記カウント条件に関する情報にアクセス可能な条件を示すアクセス条件をさらに含み、
前記割込制御部は、
前記アクセス条件に基づいて前記仮想マシンの実行による前記カウント条件に関する情報のアクセスを制御するアクセス許可判定部をさらに含む、請求項3記載のデータ処理装置。 - 前記判定部は、前記カウント条件設定部で設定されたカウント対象として設定されているチャネル識別情報と、前記受け付けた前記仮想マシンの情報に対応付けられたチャネル識別情報とを比較し、
前記カウント指示部は、比較結果に基づいて前記カウンタにカウント指示する、請求項5記載のデータ処理装置。 - 前記割込制御部は、前記カウンタのカウント値に基づいて前記演算部に通知する通知部をさらに含む、請求項1〜10のいずれか1項に記載のデータ処理装置。
- 前記通知部は、前記カウンタのカウント値が所定値を示す仮想マシンを異常として前記演算部に通知する、請求項11記載のデータ処理装置。
- 前記割込制御部は、前記カウンタのカウント値に基づいて前記演算部に通知する通知部をさらに含み、
前記カウント条件設定部は、前記カウンタのカウント値に基づいて前記演算部に通知する条件を示す通知条件をさらに含み、
前記通知部は、前記カウンタのカウント値と前記通知条件とに基づいて前記演算部に通知する、請求項3記載のデータ処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018096329A JP6974254B2 (ja) | 2018-05-18 | 2018-05-18 | データ処理装置 |
US16/404,162 US11188373B2 (en) | 2018-05-18 | 2019-05-06 | Executing interrupt processing of virtual machines using processor's arithmetic unit |
EP19175063.7A EP3570174A1 (en) | 2018-05-18 | 2019-05-17 | Data processing device |
CN201910414057.9A CN110502388A (zh) | 2018-05-18 | 2019-05-17 | 数据处理装置 |
US17/509,768 US11915032B2 (en) | 2018-05-18 | 2021-10-25 | Interrupt processing using virtual machines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018096329A JP6974254B2 (ja) | 2018-05-18 | 2018-05-18 | データ処理装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2019200707A JP2019200707A (ja) | 2019-11-21 |
JP2019200707A5 JP2019200707A5 (ja) | 2020-10-22 |
JP6974254B2 true JP6974254B2 (ja) | 2021-12-01 |
Family
ID=66589415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018096329A Active JP6974254B2 (ja) | 2018-05-18 | 2018-05-18 | データ処理装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US11188373B2 (ja) |
EP (1) | EP3570174A1 (ja) |
JP (1) | JP6974254B2 (ja) |
CN (1) | CN110502388A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11501295B2 (en) * | 2019-07-24 | 2022-11-15 | Advanced New Technologies Co., Ltd. | Object distribution processing |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06187178A (ja) | 1992-12-18 | 1994-07-08 | Hitachi Ltd | 仮想計算機システムの入出力割込み制御方法 |
JPH06250850A (ja) | 1993-02-26 | 1994-09-09 | Hitachi Ltd | 入出力割込み要因の処理方法 |
DE10063449B4 (de) | 2000-12-20 | 2018-07-12 | Robert Bosch Gmbh | Steuergerät mit einer Konsistenzüberwachung von Interrupts und ein Verfahren zur Durchführung einer Konsistenzüberwachung von Interrupts bei einem Steuergerät |
US7222203B2 (en) * | 2003-12-08 | 2007-05-22 | Intel Corporation | Interrupt redirection for virtual partitioning |
JP4756603B2 (ja) * | 2006-10-10 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
JP5223596B2 (ja) * | 2008-10-30 | 2013-06-26 | 富士通株式会社 | 仮想計算機システム及びその管理方法、管理プログラム並びに記録媒体、制御方法 |
JP5352848B2 (ja) * | 2008-11-28 | 2013-11-27 | 株式会社日立製作所 | 仮想計算機の制御方法及び計算機装置 |
US8234432B2 (en) * | 2009-01-26 | 2012-07-31 | Advanced Micro Devices, Inc. | Memory structure to store interrupt state for inactive guests |
JP2010271993A (ja) | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | 割込み処理装置及び方法 |
WO2011072423A1 (en) | 2009-12-17 | 2011-06-23 | Intel Corporation | Cooperated interrupt moderation for a virtualization environment |
US8819680B2 (en) * | 2010-06-25 | 2014-08-26 | Panasonic Intellectual Property Corporation Of America | Computer system for controlling the execution of virtual machines |
JP5970461B2 (ja) * | 2011-09-07 | 2016-08-17 | パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカPanasonic Intellectual Property Corporation of America | 仮想計算機制御装置、仮想計算機制御方法、仮想計算機制御プログラム、及び集積回路 |
US9436626B2 (en) * | 2012-08-09 | 2016-09-06 | Freescale Semiconductor, Inc. | Processor interrupt interface with interrupt partitioning and virtualization enhancements |
US10331589B2 (en) * | 2013-02-13 | 2019-06-25 | Red Hat Israel, Ltd. | Storing interrupt location for fast interrupt register access in hypervisors |
US9329880B2 (en) * | 2013-02-13 | 2016-05-03 | Red Hat Israel, Ltd. | Counter for fast interrupt register access in hypervisors |
JP6191686B2 (ja) * | 2013-03-21 | 2017-09-06 | 富士通株式会社 | 情報処理装置、資源割当方法、及びプログラム |
JP6337676B2 (ja) * | 2014-07-29 | 2018-06-06 | 富士通株式会社 | 情報処理システム及び方法 |
-
2018
- 2018-05-18 JP JP2018096329A patent/JP6974254B2/ja active Active
-
2019
- 2019-05-06 US US16/404,162 patent/US11188373B2/en active Active
- 2019-05-17 EP EP19175063.7A patent/EP3570174A1/en active Pending
- 2019-05-17 CN CN201910414057.9A patent/CN110502388A/zh active Pending
-
2021
- 2021-10-25 US US17/509,768 patent/US11915032B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP3570174A1 (en) | 2019-11-20 |
US11188373B2 (en) | 2021-11-30 |
US11915032B2 (en) | 2024-02-27 |
CN110502388A (zh) | 2019-11-26 |
JP2019200707A (ja) | 2019-11-21 |
US20220043666A1 (en) | 2022-02-10 |
US20190354393A1 (en) | 2019-11-21 |
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A521 | Request for written amendment filed |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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