JP6972438B1 - 3D mounting integrated circuit - Google Patents
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Abstract
本開示技術に係る3次元実装集積回路は、N枚(N:2以上の自然数)の疑似ウェハを備える3次元実装集積回路であって、前記疑似ウェハは天面に第1の端子群を有し、底面に第2の端子群を有し、集積回路と、前記第1の端子群及び前記第2の端子群のいずれかの端子と前記集積回路とを電気的に接続する接続配線群と、前記第1の端子群と前記第2の端子群の端子間を天面から底面に貫通するように電気的に接続する貫通配線群とを内部に有し、n(n:2以上N以下の自然数)枚目の前記疑似ウェハの前記第1の端子群と、(n−1)枚目の前記疑似ウェハの前記第2の端子群とが電気的に接続されたことを特徴とする。The three-dimensional mounted integrated circuit according to the present disclosure technique is a three-dimensional mounted integrated circuit including N pseudo-wafers (N: 2 or more natural numbers), and the pseudo-wafer has a first terminal group on the top surface. A connection wiring group having a second terminal group on the bottom surface and electrically connecting the integrated circuit to any of the terminals of the first terminal group and the second terminal group and the integrated circuit. , N (n: 2 or more and N or less) internally provided with a penetrating wiring group that electrically connects between the terminals of the first terminal group and the terminals of the second terminal group so as to penetrate from the top surface to the bottom surface. The first terminal group of the pseudo-wafer (n-1) and the second terminal group of the pseudo-wafer (n-1) are electrically connected.
Description
本開示技術は、複数の集積回路を積層した3次元実装集積回路に関する。 The present disclosure technique relates to a three-dimensional mounted integrated circuit in which a plurality of integrated circuits are stacked.
電子部品の高密度集積に有効な技術として、ファンアウトウェハレベルパッケージ(FOWLP:Fan Out Wafer Level Package)が知られている。例えば、FOWLP技術により作製した再構築ウェハ(以下「疑似ウェハ」という)を用いて高密度集積した電子装置(例えば、特許文献1)が知られている。 A fan-out wafer level package (FOWLP: Fan Out Wafer Level Package) is known as an effective technique for high-density integration of electronic components. For example, an electronic device (for example, Patent Document 1) that is densely integrated using a reconstructed wafer (hereinafter referred to as “pseudo-wafer”) manufactured by FOWLP technology is known.
特許文献1では、底面に支持用の金属部材を有する集積回路と有しない集積回路を交互に配置し、FOWLPを施し、1枚の疑似ウェハで3次元構造とすることにより、高密度な集積回路実装を実現している。 In Patent Document 1, an integrated circuit having a metal member for support and an integrated circuit not having a supporting metal member are alternately arranged on the bottom surface, and FOWLP is applied to form a three-dimensional structure with one pseudo-wafer, thereby forming a high-density integrated circuit. The implementation is realized.
特許文献1に記載の装置は、高密度集積化を可能にするが、底面に支持用の金属部材を有しており、RF端子、制御端子、及び電源端子を片面にしか形成できないため、端子が高密度となり基板への実装が困難であった。 The device described in Patent Document 1 enables high-density integration, but has a metal member for support on the bottom surface, and an RF terminal, a control terminal, and a power supply terminal can be formed on only one side. Was dense and difficult to mount on the substrate.
本開示技術は、上記課題を解消するためのものであり、集積回路を高密度集積した上で、RF端子、制御端子、及び電源端子を両面に形成し、端子密度を軽減することができる3次元実装集積回路を提供することを目的とする。 The present disclosure technique is for solving the above-mentioned problems, and can reduce the terminal density by forming RF terminals, control terminals, and power supply terminals on both sides after integrating integrated circuits at high density. It is an object of the present invention to provide a three-dimensional mounted integrated circuit.
本開示技術に係る3次元実装集積回路は、Nを2以上の自然数としたときに、N枚の疑似ウェハを備える3次元実装集積回路であって、前記疑似ウェハは天面に第1の端子群を有し、底面に第2の端子群を有し、集積回路と、前記第1の端子群及び前記第2の端子群のいずれかの端子と前記集積回路とを電気的に接続する接続配線群と、前記第1の端子群と前記第2の端子群の端子間を天面から底面に貫通するように電気的に接続する貫通配線群とを内部に有し、nを2以上N以下の自然数としたときに、n枚目の前記疑似ウェハの前記第1の端子群とn−1枚目の前記疑似ウェハの前記第2の端子群とが電気的に接続され、天面から底面へ透過的に見たときに異なる前記疑似ウェハが有する前記集積回路同士の一部が重なるように前記集積回路が配置され、前記集積回路、前記接続配線群、前記貫通配線群、前記第1の端子群、及び前記第2の端子群による周期構造を備える。 The three-dimensional mounted integrated circuit according to the present disclosure technique is a three-dimensional mounted integrated circuit including N pseudo-waels when N is a natural number of 2 or more, and the pseudo-wafer is a first terminal on the top surface. A connection having a group, having a second terminal group on the bottom surface, and electrically connecting the integrated circuit to any of the terminals of the first terminal group and the second terminal group and the integrated circuit. It has a wiring group and a through wiring group that electrically connects between the terminals of the first terminal group and the terminals of the second terminal group so as to penetrate from the top surface to the bottom surface, and n is 2 or more N. When the following natural numbers are used, the first terminal group of the nth pseudo-wafer and the second terminal group of the n-1st pseudo-wafer are electrically connected from the top surface. The integrated circuits are arranged so that parts of the integrated circuits of the pseudo-wafers that are different when viewed transparently to the bottom surface overlap with each other, and the integrated circuits, the connection wiring group, the through wiring group, and the first. It has a periodic structure with the terminal group of No. 1 and the second terminal group .
本開示技術に係る3次元実装集積回路は上記構成を備えるため、集積回路を高密度集積した上で、RF端子、制御端子、及び電源端子を両面に形成し、端子密度を軽減する効果を奏する。 Since the three-dimensional mounted integrated circuit according to the present disclosure technology has the above configuration, it has the effect of reducing the terminal density by forming RF terminals, control terminals, and power supply terminals on both sides after integrating the integrated circuits at high density. ..
本開示技術に係る3次元実装集積回路の内容は、以下の図にそった説明により明らかにされる。 The contents of the three-dimensional mounted integrated circuit according to the present disclosed technology will be clarified by the explanation according to the following figure.
実施の形態1.
図1は、実施の形態1に係る3次元実装集積回路の一構成例を示す断面図である。図1が示すとおり実施の形態1に係る3次元実装集積回路は、第1の疑似ウェハ10と、第2の疑似ウェハ20とを備え、第1の疑似ウェハ10と第2の疑似ウェハ20を縦積みして、第1の疑似ウェハ10の第2の端子群5と第2の疑似ウェハ20の第1の端子群11とを電気的に接続されている。第2の端子群5と第1の端子群11との接続は、はんだバンプ、金バンプ等を用いてよい。Embodiment 1.
FIG. 1 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the first embodiment. As shown in FIG. 1, the three-dimensional mounting integrated circuit according to the first embodiment includes a
第1の疑似ウェハ10は、第1の端子群1と、第1の貫通配線群2と、第1の接続配線群3と、両面に端子を備えた第1の集積回路4と、第2の端子群5と、第1の樹脂膜6とを備える。また、第1の端子群1は、第1の貫通配線群2または第1の接続配線群3と電気的に接続され、第1の集積回路4は、第1の接続配線群3と電気的に接続され、第2の端子群5は、第1の貫通配線群2または第1の集積回路4と電気的に接続される。
The first pseudo-wafer 10 includes a first terminal group 1, a first through
第2の疑似ウェハ20は、第1の端子群11と、第2の貫通配線群12と、第2の接続配線群13と、両面に端子を備えた第2の集積回路14と、第2の端子群15と、第2の樹脂膜16とを備える。また、第1の端子群11は、第2の貫通配線群12または第2の接続配線群13と電気的に接続され、第2の集積回路14は、第2の接続配線群13と電気的に接続され、第2の端子群15は、第2の貫通配線群12または第2の集積回路14と電気的に接続される。
The
以上のように、実施の形態1に係る3次元実装集積回路は上記の構成を備えるため、集積回路が高密度集積され、RF端子、制御端子、及び電源端子が両面に形成され、端子密度を軽減することができる。 As described above, since the three-dimensional mounted integrated circuit according to the first embodiment has the above configuration, the integrated circuit is densely integrated, and the RF terminal, the control terminal, and the power supply terminal are formed on both sides, and the terminal density is increased. Can be mitigated.
なお、ここでは、第1の疑似ウェハ10と第2の疑似ウェハ20の2枚を縦積みする例を示したが、3枚以上を縦積みすることも可能である。また、図1は、第2の端子群5と第1の端子群11とを接続しているものを示しているが、第1の端子群1または第2の端子群5と、第1の端子群11または第2の端子群15のいずれかが接続されていればよい。また、図8は実施の形態1に係る3次元実装集積回路の詳細図である。図8に示すように第1の集積回路4は同一の疑似ウェハ内でそれぞれ異なる構成の集積回路を用いてもよく、第2の集積回路14も同様に同一の疑似ウェハ内で異なる構成を用いてもよい。また、図8に示すように第1の貫通配線群2と、第1の接続配線群3と、第2の貫通配線群12と、第2の接続配線群13は、複数であってもよい。
Although two pieces of the
実施の形態2.
実施の形態2に係る3次元実装集積回路は、実施の形態1のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1で説明した重複する項目について適宜省略する。
The three-dimensional mounted integrated circuit according to the second embodiment has the same components as those of the first embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first embodiment.
図2は、実施の形態2に係る3次元実装集積回路の一構成例を示す断面図である。図2が示すとおり、実施の形態2に係る3次元実装集積回路の構成要素は実施の形態1のものと同様である。実施の形態2に係る3次元実装集積回路は、天面から底面へ透過的に見たときに第1の集積回路4aと第2の集積回路14aの一部または全てが重なるように配置されている特徴を有する。
FIG. 2 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the second embodiment. As shown in FIG. 2, the components of the three-dimensional mounting integrated circuit according to the second embodiment are the same as those of the first embodiment. The three-dimensional mounted integrated circuit according to the second embodiment is arranged so that a part or all of the first
第1の集積回路4aと第2の集積回路14aの一部または全てが重なるように配置されていると、集積回路同士の距離を短くできるため、さらに高密度集積を実現できる。
When a part or all of the first integrated
以上のとおり実施の形態2に係る3次元実装集積回路は上記の構成を備えるため、実施の形態1と同様の効果を得た上で、さらに高密度集積化できる。 As described above, since the three-dimensional mounted integrated circuit according to the second embodiment has the above-mentioned configuration, it can be further integrated at a higher density while obtaining the same effect as that of the first embodiment.
実施の形態3.
実施の形態3に係る3次元実装集積回路は、実施の形態1のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1で説明した重複する項目について適宜省略する。
The three-dimensional mounted integrated circuit according to the third embodiment has the same components as those of the first embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first embodiment.
図3は、実施の形態3に係る3次元実装集積回路の一構成例を示す断面図である。図3が示すとおり、実施の形態3に係る3次元実装集積回路の構成要素は実施の形態1のものと同様である。実施の形態3に係る3次元実装集積回路は、第1の貫通配線群2bと第1の接続配線群3bと第1の集積回路4bと第2の貫通配線群12bと第2の接続配線群13bと第2の集積回路14bから成る周期構造30が周期的に配列される。
FIG. 3 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the third embodiment. As shown in FIG. 3, the components of the three-dimensional mounting integrated circuit according to the third embodiment are the same as those of the first embodiment. The three-dimensional mounted integrated circuit according to the third embodiment includes a first through
周期構造30が周期的に配列されると、周期構造30の配線設計を複製して疑似ウェハ全体の配線設計が可能となる。このため、実施の形態3に係る3次元実装集積回路は、疑似ウェハの配線設計を簡略化できる。
When the
以上のとおり実施の形態3に係る3次元実装集積回路は上記の構成を備えるため、実施の形態1、2と同様の効果が得られ、設計を簡略化できる。 As described above, since the three-dimensional mounted integrated circuit according to the third embodiment has the above configuration, the same effects as those of the first and second embodiments can be obtained, and the design can be simplified.
実施の形態4.
実施の形態4に係る3次元実装集積回路は、実施の形態1のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1で説明した重複する項目について適宜省略する。
The three-dimensional mounted integrated circuit according to the fourth embodiment has the same components as those of the first embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first embodiment.
図4は、実施の形態4に係る3次元実装集積回路の一構成例を示す断面図である。図4が示すとおり、実施の形態4に係る3次元実装集積回路の構成要素は実施の形態1のものと同様である。実施の形態4に係る3次元実装集積回路は、第1の疑似ウェハ10cと第2の疑似ウェハ20cに同じ周期構造を有する疑似ウェハが用いられており、これらが縦積みされている。
FIG. 4 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the fourth embodiment. As shown in FIG. 4, the components of the three-dimensional mounting integrated circuit according to the fourth embodiment are the same as those of the first embodiment. In the three-dimensional mounting integrated circuit according to the fourth embodiment, pseudo wafers having the same periodic structure are used for the first
同じ周期構造を有する疑似ウェハを用いることは、1枚の疑似ウェハを製造し、分割することによって、第1の疑似ウェハ10cと第2の疑似ウェハ20cとを同時に製造することが可能となる。
By using pseudo-wafers having the same periodic structure, one pseudo-wafer can be manufactured and divided, so that the first pseudo-wafer 10c and the
以上のとおり実施の形態4に係る3次元実装集積回路は上記の構成を備えるため、実施の形態1から3と同様の効果が得られ、疑似ウェハの製造工程を省略できる。 As described above, since the three-dimensional mounting integrated circuit according to the fourth embodiment has the above configuration, the same effects as those of the first to third embodiments can be obtained, and the manufacturing process of the pseudo wafer can be omitted.
実施の形態5.
実施の形態5に係る3次元実装集積回路は、実施の形態1のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1で説明した重複する項目について適宜省略する。Embodiment 5.
The three-dimensional mounted integrated circuit according to the fifth embodiment has the same components as those of the first embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first embodiment.
図5は、実施の形態5に係る3次元実装集積回路の一構成例を示す断面図である。図5が示すとおり、実施の形態5に係る3次元実装集積回路は、実施の形態1の構成要素に加えて、第1のアンテナ素子群31と、第1の接続部材32と、第1の樹脂基板上端子群33と、第1の樹脂基板34とを備える。第1の接続部材32は、はんだバンプまたは金バンプ等を用いてよい。第1のアンテナ素子群31は第1の端子群1dと電気的に接続され、第1の樹脂基板上端子群33は第1の接続部材32と電気的に接続され、第1の接続部材32は第2の端子群15dと電気的に接続されている。
FIG. 5 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the fifth embodiment. As shown in FIG. 5, in the three-dimensional mounting integrated circuit according to the fifth embodiment, in addition to the components of the first embodiment, the first
すなわち、実施の形態5に係る3次元実装集積回路は、1枚目の疑似ウェハの第2の端子群またはN枚目の疑似ウェハの第1の端子群のどちらか一方にアンテナ素子が電気的に接続され、他方に樹脂基板が電気的に接続される。第1のアンテナ素子群31は第1の端子群1dと電気的に接続されているため、実施の形態5に係る3次元実装集積回路は波長の短い高周波信号に対応したアレーアンテナを実現することができる。
That is, in the three-dimensional mounting integrated circuit according to the fifth embodiment, the antenna element is electrically connected to either the second terminal group of the first pseudo-wafer or the first terminal group of the N-th pseudo-wafer. The resin substrate is electrically connected to the other. Since the first
実施の形態6.
実施の形態6に係る3次元実装集積回路は、実施の形態5のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1から5で説明した重複する項目について適宜省略する。
The three-dimensional mounted integrated circuit according to the sixth embodiment has the same components as those of the fifth embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first to fifth embodiments.
図6は、実施の形態6に係る3次元実装集積回路の一構成例を示す断面図である。図6が示すとおり、実施の形態6に係る3次元実装集積回路は、実施の形態5の構成要素に加えて、第2の樹脂基板上端子群35と、第1の樹脂基板内配線群36と、第3の樹脂基板上端子群37と、第2の接続部材38と、第2の樹脂基板39とを備える。第2の接続部材38は、はんだバンプまたは金バンプ等を用いてよい。第1のアンテナ素子群31fは第2の樹脂基板上端子群35と電気的に接続され、第2の樹脂基板上端子群35は第1の樹脂基板内配線群36と電気的に接続され、第1の樹脂基板内配線群36は第3の樹脂基板上端子群37と電気的に接続され、第3の樹脂基板上端子群37は第2の接続部材38と電気的に接続され、第2の接続部材38は第1の端子群1eと電気的に接続される。
FIG. 6 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the sixth embodiment. As shown in FIG. 6, in the three-dimensional mounted integrated circuit according to the sixth embodiment, in addition to the components of the fifth embodiment, the
すなわち、実施の形態6に係る3次元実装集積回路は、1枚目の疑似ウェハの第2の端子群またはN枚目の疑似ウェハの第1の端子群のどちらか一方にアンテナ素子を備えた樹脂基板が電気的に接続され、他方に樹脂基板が電気的に接続される。上記の構成を備えることにより実施の形態6に係る3次元実装集積回路は、実施の形態5と同様の効果を得た上で、第1の集積回路4eと第1のアンテナ素子群31fとの距離を離すことができ、干渉を抑制することができる。また、第1の樹脂基板内配線群36を備えたことにより、配線の自由度を高めることができる。
That is, the three-dimensional mounting integrated circuit according to the sixth embodiment is provided with an antenna element on either the second terminal group of the first pseudo-wafer or the first terminal group of the N-th pseudo-wafer. The resin substrate is electrically connected, and the resin substrate is electrically connected to the other. By providing the above configuration, the three-dimensional mounted integrated circuit according to the sixth embodiment has the same effect as that of the fifth embodiment, and has the first
実施の形態7.
実施の形態7に係る3次元実装集積回路は、実施の形態1のものと同じ構成要素を有する。よって、ここでの記載は、実施の形態1などで説明した重複する項目について適宜省略する。Embodiment 7.
The three-dimensional mounted integrated circuit according to the seventh embodiment has the same components as those of the first embodiment. Therefore, the description here will appropriately omit the overlapping items described in the first embodiment and the like.
図7は、実施の形態7に係る3次元実装集積回路の一構成例を示す断面図である。図7が示すとおり実施の形態7に係る3次元実装集積回路は、実施の形態1の構成要素に加えて、第1の接続部材32fと、第1の樹脂基板上端子群33fと、第1の樹脂基板34fと、第2の接続部材38fと、第3の集積回路40とを備える。第1の接続部材32fと第2の接続部材38fは、はんだバンプまたは金バンプを用いてよい。第3の集積回路40は、第1の集積回路4及び第2の集積回路14とは異なり、第1の疑似ウェハ10の内部にも第2の疑似ウェハ20の内部にも存在しない。第3の集積回路40は第2の接続部材38fと電気的に接続され、第2の接続部材38fは第1の端子群1fと電気的に接続され、第1の樹脂基板上端子群33fは第1の接続部材32fと電気的に接続され、第1の接続部材32fは第2の端子群15fと電気的に接続される。
FIG. 7 is a cross-sectional view showing a configuration example of a three-dimensional mounted integrated circuit according to the seventh embodiment. As shown in FIG. 7, in the three-dimensional mounting integrated circuit according to the seventh embodiment, in addition to the components of the first embodiment, the first connecting member 32f, the first resin substrate terminal group 33f, and the first The
上記の構成を備えることにより実施の形態7に係る3次元実装集積回路は、実施の形態1から4と同様の効果を得られ、第3の集積回路40の疑似ウェハを作製する工程を省略することができる。
By providing the above configuration, the three-dimensional mounted integrated circuit according to the seventh embodiment can obtain the same effects as those of the first to fourth embodiments, and the step of manufacturing the pseudo wafer of the third
1(1d、1e、1f) 第1の端子群、 2(2b) 第1の貫通配線群、 3(3b) 第1の接続配線群、 4(4a、4b、4e) 第1の集積回路、 5 第2の端子群、 6 第1の樹脂膜、 10(10c) 第1の疑似ウェハ、 11 第1の端子群、 12(12b) 第2の貫通配線群、 13(13b) 第2の接続配線群、 14(14a、14b) 第2の集積回路、 15(15d、15f)第2の端子群、 16 第2の樹脂膜、 20(20c) 第2の疑似ウェハ、 30 周期構造、 31(31f) 第1のアンテナ素子群、 32(32f) 第1の接続部材、 33(33f) 第1の樹脂基板上端子群、 34(34f) 第1の樹脂基板、 35 第2の樹脂基板上端子群、 36 第1の樹脂基板内配線群、 37 第3の樹脂基板上端子群、 38(38f) 第2の接続部材、 39 第2の樹脂基板、 40 第3の集積回路。 1 (1d, 1e, 1f) 1st terminal group, 2 (2b) 1st through wiring group, 3 (3b) 1st connection wiring group, 4 (4a, 4b, 4e) 1st integrated circuit, 5 2nd terminal group, 6 1st resin film, 10 (10c) 1st pseudo wafer, 11 1st terminal group, 12 (12b) 2nd through wiring group, 13 (13b) 2nd connection Wiring group, 14 (14a, 14b) second integrated circuit, 15 (15d, 15f) second terminal group, 16 second resin film, 20 (20c) second pseudo wafer, 30 periodic structure, 31 ( 31f) 1st antenna element group, 32 (32f) 1st connection member, 33 (33f) 1st resin substrate upper terminal group, 34 (34f) 1st resin substrate, 35 2nd resin substrate upper terminal Group, 36 1st resin substrate wiring group, 37 3rd resin substrate upper terminal group, 38 (38f) 2nd connection member, 39 2nd resin substrate, 40 3rd integrated circuit.
Claims (5)
前記疑似ウェハは
天面に第1の端子群を有し、底面に第2の端子群を有し、
集積回路と、
前記第1の端子群及び前記第2の端子群のいずれかの端子と前記集積回路とを電気的に接続する接続配線群と、
前記第1の端子群と前記第2の端子群の端子間を天面から底面に貫通するように電気的に接続する貫通配線群と、を内部に有し、
nを2以上N以下の自然数としたときに、n枚目の前記疑似ウェハの前記第1の端子群とn−1枚目の前記疑似ウェハの前記第2の端子群とが電気的に接続され、
天面から底面へ透過的に見たときに異なる前記疑似ウェハが有する前記集積回路同士の一部が重なるように前記集積回路が配置され、
前記集積回路、前記接続配線群、前記貫通配線群、前記第1の端子群、及び前記第2の端子群による周期構造を備える3次元実装集積回路。 A three-dimensional mounted integrated circuit including N pseudo-wafers when N is a natural number of 2 or more.
The pseudo-wafer has a first terminal group on the top surface and a second terminal group on the bottom surface.
With integrated circuits
A connection wiring group that electrically connects any of the terminals of the first terminal group and the second terminal group to the integrated circuit, and
Has a through wiring group which electrically connect to penetrate between said first of said second terminal group and the terminal group terminal to the bottom from the top surface to the interior,
when 2 or more N a natural number equal to or less than the a n, connected to the n-th of the second terminal group of the first terminal group and the n -1 th of said pseudo wafer of the pseudo wafer electrically Being done
The integrated circuits are arranged so that parts of the integrated circuits of the pseudo wafers that are different when viewed transparently from the top surface to the bottom surface overlap each other.
A three-dimensional mounted integrated circuit having a periodic structure consisting of the integrated circuit, the connection wiring group, the through wiring group, the first terminal group, and the second terminal group.
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JP2005217225A (en) * | 2004-01-30 | 2005-08-11 | Shinko Electric Ind Co Ltd | Semiconductor device and method for manufacturing the same |
JP2009016786A (en) * | 2007-07-02 | 2009-01-22 | Nepes Corp | Ultrathin semiconductor package and its manufacturing method |
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Patent Citations (4)
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---|---|---|---|---|
JP2002344146A (en) * | 2001-05-15 | 2002-11-29 | Tdk Corp | High frequency module and its manufacturing method |
JP2005217225A (en) * | 2004-01-30 | 2005-08-11 | Shinko Electric Ind Co Ltd | Semiconductor device and method for manufacturing the same |
JP2009016786A (en) * | 2007-07-02 | 2009-01-22 | Nepes Corp | Ultrathin semiconductor package and its manufacturing method |
WO2017187559A1 (en) * | 2016-04-27 | 2017-11-02 | 三菱電機株式会社 | High frequency circuit |
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