JP6972243B1 - メモリドライブ装置、情報処理装置、及び制御方法 - Google Patents

Abstract

【課題】リテンション特性によるデータ化けを低減して、信頼性を向上させる。【解決手段】メモリドライブ装置は、書き換え可能な不揮発性メモリを有するメモリドライブ装置であって、前記不揮発性メモリで構成され、情報処理に用いるデータを記憶可能なデータ記憶領域と、前記不揮発性メモリで構成され、所定のテストデータを記憶するテスト記憶領域と、予め前記所定のテストデータが記憶された前記テスト記憶領域に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、前記所定のデータ保持期間に達した場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する制御部とを備える。【選択図】図２

Description

本発明は、メモリドライブ装置、情報処理装置、及び制御方法に関する。

近年、ＳＳＤ（Solid State Drive）などのメモリドライブ装置が知られている（例えば、特許文献１を参照）。このようなメモリドライブ装置では、例えば、ＮＡＮＤ型（否定論理積型）フラッシュメモリなどの不揮発性メモリを使用している。

特開２０２０−１７２６２号公報

ところで、ＮＡＮＤ型フラッシュメモリなどの書き換え可能な不揮発性メモリでは、書き込んだデータが、時間が経過することでデータ化けが生じることがあり、このような時間の経過によりデータ化けが生じる特性をリテンション特性といい、このデータ保持期間をリテンション期間という。上述した従来のメモリドライブ装置では、データの書き込みから、どの程度時間が経過したか把握することは困難であるため、例えば、リテンション期間を超える場合には、データ化けが生じる場合があった。

本発明は、上記問題を解決すべくなされたもので、その目的は、リテンション特性によるデータ化けを低減して、信頼性を向上させることができるメモリドライブ装置、情報処理装置、及び制御方法を提供することにある。

上記問題を解決するために、本発明の一態様は、書き換え可能な不揮発性メモリを有するメモリドライブ装置であって、前記不揮発性メモリで構成され、情報処理に用いるデータを記憶可能なデータ記憶領域と、前記不揮発性メモリで構成され、所定のテストデータを記憶するテスト記憶領域と、前記所定のテストデータが予め記憶された前記テスト記憶領域に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、前記所定のデータ保持期間に達した場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する制御部とを備え、前記制御部は、前記指標値の変化量が、前記所定のデータ保持期間に達したことを示す所定の閾値以上になった場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行するメモリドライブ装置である。

また、本発明の一態様は、上記のメモリドライブ装置において、前記制御部は、前記指標値が、前記所定のデータ保持期間に達したことを示す所定の閾値に達した場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。

また、本発明の一態様は、上記のメモリドライブ装置において、前記制御部は、前記所定のデータ保持期間に達した場合に、前記データ記憶領域及び前記テスト記憶領域に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。

また、本発明の一態様は、上記のメモリドライブ装置において、前記指標値には、前記テスト記憶領域の前記テストデータを読み出す際のビット誤り率が含まれ、前記制御部は、前記ビット誤り率に基づいて、前記所定のデータ保持期間に達したことを判定するようにしてもよい。

また、本発明の一態様は、上記のメモリドライブ装置において、前記指標値には、前記テスト記憶領域の前記テストデータを正常に読み出すことが可能な印加電圧値が含まれ、前記制御部は、前記印加電圧値に基づいて、前記所定のデータ保持期間に達したことを判定するようにしてもよい。

また、本発明の一態様は、上記のメモリドライブ装置において、前記不揮発性メモリが記憶するデータの誤りを訂正する誤り訂正符号を有し、前記誤り訂正符号に基づいて、読み出したデータの誤りを訂正する訂正処理部を備えるようにしてもよい。

また、本発明の一態様は、上記のメモリドライブ装置を備え、前記メモリドライブ装置が記憶するデータを利用して情報処理を実行する情報処理装置である。

また、本発明の一態様は、書き換え可能な不揮発性メモリを有し、前記不揮発性メモリで構成され、情報処理に用いるデータを記憶可能なデータ記憶領域と、前記不揮発性メモリで構成され、所定のテストデータを記憶するテスト記憶領域とを備えるメモリドライブ装置の制御方法であって、制御部が、前記所定のテストデータが予め記憶された前記テスト記憶領域に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、前記所定のデータ保持期間に達した場合であって、前記指標値の変化量が、前記所定のデータ保持期間に達したことを示す所定の閾値以上になった場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する制御方法である。

本発明の上記態様によれば、リテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

第１の実施形態による情報処理装置及びＳＳＤの主要なハードウェア構成の一例を示す図である。 第１の実施形態によるＳＳＤの機能構成の一例を示すブロック図である。 第１の実施形態によるＳＳＤの動作の一例を示すフローチャートである。 第２の実施形態によるＳＳＤの機能構成の一例を示すブロック図である。 第２の実施形態によるＳＳＤの動作の一例を示すフローチャートである。 第３の実施形態によるＳＳＤの機能構成の一例を示すブロック図である。 第３の実施形態によるＳＳＤの動作の一例を示すフローチャートである。

以下、本発明の一実施形態によるメモリドライブ装置、情報処理装置、及び制御方法について、図面を参照して説明する。

［第１の実施形態］
図１は、第１の実施形態による情報処理装置１００及びＳＳＤ４０の主要なハードウェア構成の一例を示す図である。
図１に示すように、情報処理装置１００は、例えば、ノートブック型パーソナルコンピュータであり、ＣＰＵ１１と、メインメモリ１２と、ビデオサブシステム１３と、表示部１４と、チップセット２１と、ＢＩＯＳメモリ２２と、エンベデッドコントローラ３１と、入力部３２と、電源回路３３と、ＳＳＤ４０とを備える。

ＣＰＵ（Central Processing Unit）１１は、プログラム制御により種々の演算処理を実行し、情報処理装置１００全体を制御している。

メインメモリ１２は、ＣＰＵ１１の実行プログラムの読み込み領域として、又は、実行プログラムの処理データを書き込む作業領域として利用される書き込み可能メモリである。メインメモリ１２は、例えば、複数個のＤＲＡＭ（Dynamic Random Access Memory）チップで構成される。この実行プログラムには、ＯＳ（オペレーティングシステム）、周辺機器類をハードウェア操作するための各種ドライバ、各種サービス／ユーティリティ、アプリケーションプログラム等が含まれる。

ビデオサブシステム１３は、画像表示に関連する機能を実現するためのサブシステムであり、ビデオコントローラを含んでいる。このビデオコントローラは、ＣＰＵ１１からの描画命令を処理し、処理した描画情報をビデオメモリに書き込むとともに、ビデオメモリからこの描画情報を読み出して、表示部１４に描画データ（表示データ）として出力する。

表示部１４は、例えば、液晶ディスプレイであり、ビデオサブシステム１３から出力された描画データ（表示データ）に基づく表示画面を表示する。

チップセット２１は、ＵＳＢ（Universal Serial Bus）、シリアルＡＴＡ（AT Attachment）、ＳＰＩ（Serial Peripheral Interface）バス、ＰＣＩ（Peripheral Component Interconnect）バス、ＰＣＩ−Ｅｘｐｒｅｓｓバス、及びＬＰＣ（Low Pin Count）バスなどのコントローラを備えており複数のデバイスが接続される。図１では、デバイスの例示として、ＢＩＯＳメモリ２２と、ＳＳＤ４０とが、チップセット２１に接続されている。

ＢＩＯＳ（Basic Input Output System）メモリ２２は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュＲＯＭ（フラッシュメモリ）などの電気的に書き換え可能な不揮発性メモリで構成される。ＢＩＯＳメモリ２２は、ＢＩＯＳ、及びエンベデッドコントローラ３１などを制御するためのシステムファームウェアなどを記憶する。

ＳＳＤ（Solid State Drive）４０（メモリドライブ装置の一例）は、書き換え可能な不揮発性メモリを有するメモリドライブ装置であり、ＯＳ、各種ドライバ、各種サービス／ユーティリティ、アプリケーションプログラム、及び各種データを記憶する。情報処理装置１００は、ＳＳＤ４０が記憶するデータを利用して各種情報処理を実行する。ＳＳＤ４０は、例えば、シリアルＡＴＡや、ＰＣＩ−Ｅｘｐｒｅｓｓバスにより、チップセット２１に接続されている。
また、ＳＳＤ４０は、複数のフラッシュメモリ４１と、メモリコントローラ４２とを備える。

フラッシュメモリ４１は、例えば、ＮＡＮＤフラッシュメモリであり、書き換え可能な不揮発性メモリの一例である。フラッシュメモリ４１は、メモリーセルのフローティングゲートに電子を注入又は引き抜くことで、メモリセルにデータの書き込み（“０”）又はデータの消去（“１”）を行っている。フラッシュメモリ４１では、メモリセルに記憶されたデータは、時間の経過とともに、フローティングゲートの電子が移動するため、データ化けが発生することがある。フラッシュメモリ４１において、このような時間の経過によりデータ化けが生じる特性をリテンション特性といい、このデータ保持期間をリテンション期間という。また、このリテンション期間は、温度が高い程、短くなる傾向がある。

メモリコントローラ４２は、例えば、不図示のＣＰＵ、ＲＯＭ、ＲＡＭなどを含むプロセッサであり、ＳＳＤ４０を統括的に制御する。メモリコントローラ４２は、例えば、チップセット２１との間のホストインタフェース（ホストＩ／Ｆ）の制御処理、フラッシュメモリ４１との間のメモリインタフェース（メモリＩ／Ｆ）の制御処理、フラッシュメモリ４１のデータ管理処理などの処理を実行する。

エンベデッドコントローラ３１は、情報処理装置１００のシステム状態に関わらず、各種デバイス（周辺装置やセンサ等）を監視し制御するワンチップマイコン（One-Chip Microcomputer）である。また、エンベデッドコントローラ３１は、電源回路３３を制御する電源管理機能を有している。なお、エンベデッドコントローラ３１は、不図示のＣＰＵ、ＲＯＭ、ＲＡＭなどで構成されるとともに、複数チャネルのＡ／Ｄ入力端子、Ｄ／Ａ出力端子、タイマ、及びデジタル入出力端子を備えている。エンベデッドコントローラ３１には、それらの入出力端子を介して、例えば、入力部３２、及び電源回路３３などが接続されており、エンベデッドコントローラ３１は、これらの動作を制御する。

入力部３２は、例えば、キーボード、ポインティング・デバイス、タッチパッドなどの入力デバイスである。

電源回路３３は、例えば、ＤＣ／ＤＣコンバータ、充放電ユニット、ＡＣ／ＤＣアダプタなどを含んでおり、外部電源から、又はバッテリから供給される直流電圧を、情報処理装置１００を動作させるために必要な複数の電圧に変換する。また、電源回路３３は、エンベデッドコントローラ３１からの制御に基づいて、情報処理装置１００の各部に電力を供給する。

次に、図２を参照して、本実施形態によるＳＳＤ４０の機能構成について説明する。
図２は、本実施形態によるＳＳＤ４０の機能構成の一例を示すブロック図である。

図２に示すように、ＳＳＤ４０は、データ記憶部５０と、制御部６０とを備える。
データ記憶部５０は、例えば、上述した複数のフラッシュメモリ４１により構成される記憶部であり、例えば、データ記憶領域５１と、ＥＣＣ（Error Correction Code）記憶領域５２と、テスト記憶領域５３とを備える。

データ記憶領域５１は、フラッシュメモリ４１で構成され、情報処理に用いるデータを記憶可能な記憶領域である。データ記憶領域５１は、例えば、ＯＳ、各種ドライバ、各種サービス／ユーティリティ、アプリケーションプログラム、及び各種データなどを記憶する。

ＥＣＣ記憶領域５２は、フラッシュメモリ４１で構成され、データ記憶領域５１及びテスト記憶領域５３が記憶するデータの誤りを訂正する誤り訂正符号（ＥＣＣ）を記憶する記憶領域である。ＥＣＣ記憶領域５２には、例えば、データ記憶領域５１又はテスト記憶領域５３にデータが記憶される（書き込まれる）際に、当該データに対応する誤り訂正符号（ＥＣＣ）が記憶される。

テスト記憶領域５３は、フラッシュメモリ４１で構成され、所定のテストデータを記憶する。テスト記憶領域５３は、データ書き込みから所定の期間を示す所定のデータ保持期間に達したか否かを判定するためのテストデータを記憶する。テスト記憶領域５３には、例えば、情報処理装置１００が出荷する際に、テストデータが記憶される。また、テスト記憶領域５３には、例えば、情報処理装置１００の出荷後に、ＯＳを再インストールする際に、テストデータを再記憶（再書き込み）されてもよい。

制御部６０は、上述したメモリコントローラ４２により実現される機能部であり、ＳＳＤ４０の各種処理を実行する。制御部６０は、ホストＩ／Ｆ処理部６１と、メモリＩ／Ｆ処理部６２と、データ管理部６３と、ＥＣＣ処理部６４と、テスト処理部６５とを備える。

ホストＩ／Ｆ処理部６１は、チップセット２１とＳＳＤ４０との間のインタフェースを制御する。ホストＩ／Ｆ処理部６１は、例えば、シリアルＡＴＡや、ＰＣＩ−Ｅｘｐｒｅｓｓバスなどのインタフェースを制御し、チップセット２１からのデータ書き込み及び読み出し等のコマンドを受け付ける。また、ホストＩ／Ｆ処理部６１は、データ記憶部５０から読み出したデータなどの出力情報を、シリアルＡＴＡや、ＰＣＩ−Ｅｘｐｒｅｓｓバスなどのインタフェースによりチップセット２１に出力する。

メモリＩ／Ｆ処理部６２は、制御部６０（メモリコントローラ４２）とデータ記憶部５０（複数のフラッシュメモリ４１）との間のインタフェースを制御する。メモリＩ／Ｆ処理部６２は、フラッシュメモリ４１への、例えば、消去、書き込み、及び読み出しコマンドを出力し、フラッシュメモリ４１を制御する。

データ管理部６３は、情報処理装置１００から制御に用いるＳＳＤの論理アドレスと、データ記憶部５０（フラッシュメモリ４１）の物理アドレスとの対応を管理するとともに、データ記憶部５０が記憶するデータを管理する。データ管理部６３は、ホストＩ／Ｆ処理部６１が受信したチップセット２１からの各種コマンドに基づいて、各種処理を実行する。

データ管理部６３は、例えば、ホストＩ／Ｆ処理部６１が受信したデータアクセス（書き込み又は読み出し）コマンドの論理アドレスをデータ記憶部５０（フラッシュメモリ４１）の物理アドレスに変換するとともに、メモリＩ／Ｆ処理部６２を介して、データ記憶部５０（フラッシュメモリ４１）にコマンドを出力する。また、データ管理部６３は、メモリＩ／Ｆ処理部６２により取得したデータ記憶部５０（フラッシュメモリ４１）のデータ（例えば、読み出しデータ、等）を、論理アドレス上のデータとして、ホストＩ／Ｆ処理部６１を介して、チップセット２１に出力する。

なお、データ管理部６３は、ＥＣＣ機能が有効である場合には、データ記憶部５０から読み出したデータと、当該読み出したデータに対応するＥＣＣ記憶領域５２のＥＣＣを取得し、誤り訂正処理を行ってから、当該読み出したデータを、ホストＩ／Ｆ処理部６１を介して、チップセット２１に出力する。

ＥＣＣ処理部６４（訂正処理部の一例）は、ＥＣＣ（誤り訂正符号）に基づいて、データ記憶部５０から読み出したデータの誤りを訂正する。ＥＣＣ処理部６４は、例えば、読み出したデータと、当該読み出したデータに対応するＥＣＣとに基づいて、データ化け（ビット化け）が発生しているか否かを判定し、データ化け（ビット化け）が発生している場合に、ＥＣＣを用いて、誤り訂正処理を実行して、データ化けを訂正する。

テスト処理部６５は、テスト記憶領域５３に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、所定のデータ保持期間に達した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。ここで、指標値は、例えば、テスト記憶領域５３のテストデータを読み出す際のビット誤り率（以下、ＢＥＲ（Bit Error Rate）という）であり、テスト処理部６５は、テスト記憶領域５３のＢＥＲを算出し、算出したＢＥＲに基づいて、所定のデータ保持期間に達したことを判定する。

例えば、テスト処理部６５は、ＢＥＲが所定の閾値Ｒ１に達したか否か（ＢＥＲが所定の閾値Ｒ１以上になったか否か）を判定する。なお、所定の閾値Ｒ１は、所定のデータ保持期間に達したことを示す値であり、例えば、フラッシュメモリ４１におけるリテンション特性（時間の経過とデータ化けとの関係特性）に基づいて、ＥＣＣ処理部６４による誤り訂正処理で、テスト記憶領域５３のデータが誤り訂正可能な範囲で設定されている。

また、テスト処理部６５は、例えば、情報処理装置１００が起動したタイミング、又は、シャットダウンしたタイミングに、ＢＥＲが所定の閾値Ｒ１に達したか否かＢＥＲが所定の閾値Ｒ１以上になったか否か）を判定する。テスト処理部６５は、ＢＥＲが所定の閾値Ｒ１達した場合（ＢＥＲが所定の閾値Ｒ１以上になった場合）に、メモリＩ／Ｆ処理部６２を介して、不図示のＲＡＭで構成されたバッファ記憶部に、データ記憶領域５１に既に記憶されているデータを退避して、当該データを再書き込み（再記憶）させる。

なお、テスト処理部６５は、既に記憶されているデータの再書き込みを実行する際に、テスト記憶領域５３に対して、データの再書き込みを実行するようにしてもよい。すなわち、テスト処理部６５は、所定のデータ保持期間に達した場合に、データ記憶領域５１及びテスト記憶領域５３に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。

次に、図面を参照して、本実施形態によるＳＳＤ４０の動作について説明する。
図３は、本実施形態によるＳＳＤ４０の動作の一例を示すフローチャートである。ここでは、ＳＳＤ４０が、リテンションによるデータ化けを予防する処理について説明する。

図３に示すように、ＳＳＤ４０の制御部６０は、まず、テスト記憶領域５３のＢＥＲを算出する（ステップＳ１０１）。制御部６０のテスト処理部６５は、メモリＩ／Ｆ処理部６２を介して、テスト記憶領域５３のテストデータを読み出し、ＢＥＲを算出する。

次に、テスト処理部６５は、ＢＥＲが所定の閾値Ｒ１以上であるか否かを判定する（ステップＳ１０２）。ここで、所定の閾値Ｒ１は、所定のデータ保持期間に達したことを示す値である。すなわち、テスト処理部６５は、ＢＥＲに基づいて、所定のデータ保持期間に達した否かを判定する。テスト処理部６５は、ＢＥＲが所定の閾値Ｒ１以上である場合（ステップＳ１０２：ＹＥＳ）に、処理をステップＳ１０３に進める。また、テスト処理部６５は、ＢＥＲが所定の閾値Ｒ１未満である場合（ステップＳ１０２：ＮＯ）に、処理を終了する。

ステップＳ１０３において、テスト処理部６５は、データ記憶領域５１のデータを再書き込みを実行する。テスト処理部６５は、メモリＩ／Ｆ処理部６２を介して、データ記憶領域５１に既に記憶されているデータを読み出し退避し、当該データを再書き込み（再記憶）させる。なお、テスト処理部６５は、データ記憶領域５１及びテスト記憶領域５３に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。ステップＳ１０３の処理後に、テスト処理部６５は、処理を終了する。

なお、テスト処理部６５は、図３に示す処理を、例えば、情報処理装置１００が起動したタイミング、又は、シャットダウンしたタイミングなどに実行する。また、テスト処理部６５は、図３に示す処理を、バックグラウンド処理として、情報処理装置１００からＳＳＤ４０にアクセス（書き込み、又は読み出し）が実行されていない期間に実行するようにしてもよい。

以上説明したように、本実施形態によるＳＳＤ４０（メモリドライブ装置）は、書き換え可能なフラッシュメモリ４１（不揮発性メモリ）を有するメモリドライブ装置であって、データ記憶領域５１と、テスト記憶領域５３と、制御部６０とを備える。データ記憶領域５１は、フラッシュメモリ４１で構成され、情報処理に用いるデータを記憶可能な領域である。テスト記憶領域５３は、フラッシュメモリ４１で構成され、所定のテストデータを記憶する。制御部６０は、所定のテストデータが予め記憶されたテスト記憶領域５３に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、所定のデータ保持期間に達した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

これにより、本実施形態によるＳＳＤ４０は、テスト記憶領域５３の所定のテストデータが所定のデータ保持期間に達した場合に、データ記憶領域５１に対して再書き込みを行うため、フラッシュメモリ４１のリテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

また、本実施形態では、制御部６０は、指標値が、所定のデータ保持期間に達したことを示す所定の閾値Ｒ１に達した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。例えば、指標値には、テスト記憶領域５３のテストデータを読み出す際のビット誤り率（例えば、ＢＥＲ：Bit Error Rate）が含まれる。制御部６０は、ビット誤り率（ＢＥＲ）に基づいて、所定のデータ保持期間に達したことを判定する。すなわち、制御部６０は、ビット誤り率（ＢＥＲ）が所定の閾値Ｒ１に達した場合（所定の閾値Ｒ１以上になった場合）に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

これにより、本実施形態によるＳＳＤ４０は、例えば、情報処理装置１００の起動していない期間や温度変化が生じたことが把握できない場合であっても、ビット誤り率（ＢＥＲ）を利用することで、リテンションによるデータ化けの可能性を正確に判定することができる。よって、本実施形態によるＳＳＤ４０は、フラッシュメモリ４１のリテンション特性によるデータ化けをより適切に低減することができる。

また、本実施形態では、制御部６０は、所定のデータ保持期間に達した場合に、データ記憶領域５１及びテスト記憶領域５３に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。

これにより、本実施形態によるＳＳＤ４０は、データ記憶領域５１だけでなく、テスト記憶領域５３のリテンションの影響もリセットできるので、例えば、ビット誤り率（ＢＥＲ）などの指標値により、次回以降も所定のデータ保持期間をより正確に判定することができる。

また、本実施形態では、制御部６０は、バックグラウンド処理として、情報処理装置１００からＳＳＤ４０にアクセス（書き込み、又は読み出し）が実行されていない期間に、所定のデータ保持期間に達したことを判定するようにしてもよい。そして、制御部６０は、さらに、バックグラウンド処理として、所定のデータ保持期間に達した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行するようにしてもおい。

これにより、本実施形態によるＳＳＤ４０は、情報処理装置１００による情報処理への影響を低減しつつ、フラッシュメモリ４１のリテンション特性によるデータ化けを低減し、信頼性を向上させることができる。

また、本実施形態による情報処理装置１００は、上述したＳＳＤ４０を備え、ＳＳＤ４０が記憶するデータを利用して情報処理を実行する。
これにより、本実施形態による情報処理装置１００は、上述したＳＳＤ４０と同様の効果を奏し、フラッシュメモリ４１のリテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

また、本実施形態による制御方法は、書き換え可能なフラッシュメモリ４１を有し、フラッシュメモリ４１で構成され、情報処理に用いるデータを記憶可能なデータ記憶領域５１と、フラッシュメモリ４１で構成され、所定のテストデータを記憶するテスト記憶領域５３とを備えるＳＳＤ４０の制御方法である。制御方法では、制御部６０が、所定のテストデータが予め記憶されたテスト記憶領域５３に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、所定のデータ保持期間に達した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

これにより、本実施形態による制御方法は、上述したＳＳＤ４０及び情報処理装置１００と同様の効果を奏し、フラッシュメモリ４１のリテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

［第２の実施形態］
次に、図面を参照して、第２の実施形態によるＳＳＤ４０ａについて説明する。
第２の実施形態では、所定のデータ保持期間に達したことを、指標値（ＢＥＲ）の変化量により判定する変形例について説明する。

図４は、本実施形態によるＳＳＤ４０ａの機能構成の一例を示すブロック図である。
図４に示すように、ＳＳＤ４０ａ（メモリドライブ装置の子比例）は、データ記憶部５０ａと、制御部６０ａとを備える。

なお、この図において、図２と同一の構成には同一の符号を付与して、その説明を省略する。また、本実施形態によるＳＳＤ４０ａ及び情報処理装置１００のハード構成は、図１に示す第１の実施形態と同様であるため、ここではその説明を省略する。

データ記憶部５０ａは、上述した複数のフラッシュメモリ４１により構成される記憶部であり、例えば、データ記憶領域５１と、ＥＣＣ記憶領域５２と、テスト記憶領域５３と、ＢＥＲ記憶領域５４とを備える。

ＢＥＲ記憶領域５４は、フラッシュメモリ４１により構成され、テスト記憶領域５３びＢＥＲの初期値を記憶する。なお、ＢＥＲの初期値は、テスト処理部６５ａによって、データ記憶領域５１にデータの再書き込みが実行された場合に更新される。

制御部６０ａは、上述したメモリコントローラ４２により実現される機能部であり、ＳＳＤ４０ａの各種処理を実行する。制御部６０ａは、ホストＩ／Ｆ処理部６１と、メモリＩ／Ｆ処理部６２と、データ管理部６３と、ＥＣＣ処理部６４と、テスト処理部６５ａとを備える。

テスト処理部６５ａは、指標値（ＢＥＲ）の変化量が、所定のデータ保持期間に達したことを示す所定の閾値ΔＲ１以上になった場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

例えば、テスト処理部６５ａは、テスト記憶領域５３のＢＥＲを算出するとともに、ＢＥＲ記憶領域５４のＢＥＲの初期値を取得する。テスト処理部６５ａは、算出したＢＥＲのＢＥＲの初期値からの変化量が、所定の閾値ΔＲ１以上になった場合に、所定のデータ保持期間に達したと判定する。ここで、所定の閾値ΔＲ１は、例えば、フラッシュメモリ４１におけるリテンション特性（時間の経過とデータ化けとの関係特性）に基づいて、ＥＣＣ処理部６４による誤り訂正処理で、テスト記憶領域５３のデータが誤り訂正可能な範囲の期間に対応するＢＥＲの変化量として設定される。

また、テスト処理部６５ａは、指標値（ＢＥＲ）の変化量が、所定の閾値ΔＲ１以上になった場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行するとともに、ＢＥＲ記憶領域５４が記憶するＢＥＲの初期値を、算出した現在のＢＥＲの値に更新する。

なお、本実施形態におけるテスト処理部６５ａの処理は、上述した指標値（ＢＥＲ）の変化量による所定のデータ保持期間に達したことを判定する処理に変更になっている点が異なる。他の処理は、第１の実施形態のテスト処理部６５と同様である。

次に、図５を参照して、本実施形態によるＳＳＤ４０ａの動作について説明する。
図５は、本実施形態によるＳＳＤ４０ａの動作の一例を示すフローチャートである。ここでは、ＳＳＤ４０ａが、リテンションによるデータ化けを予防する処理について説明する。

図５に示すように、ＳＳＤ４０ａの制御部６０ａは、まず、テスト記憶領域５３のＢＥＲを算出する（ステップＳ２０１）。制御部６０ａのテスト処理部６５ａは、メモリＩ／Ｆ処理部６２を介して、テスト記憶領域５３のテストデータを読み出し、ＢＥＲを算出する。

次に、テスト処理部６５ａは、ＢＥＲ記憶領域５４からＢＥＲの初期値（過去のＢＥＲの値）を取得する（ステップＳ２０２）。テスト処理部６５ａは、メモリＩ／Ｆ処理部６２を介して、ＢＥＲ記憶領域５４が記憶するＢＥＲの初期値を取得する。

次に、テスト処理部６５ａは、ＢＥＲの変化量が所定の閾値ΔＲ１以上であるか否かを判定する（ステップＳ２０３）。ここで、所定の閾値ΔＲ１は、所定のデータ保持期間に達したことを示す値である。テスト処理部６５ａは、算出したＢＥＲと、ＢＥＲの初期値との差分によりＢＥＲの変化量を算出し、ＢＥＲの変化量が所定の閾値ΔＲ１以上であるか否かを判定する。テスト処理部６５ａは、ＢＥＲの変化量が所定の閾値ΔＲ１以上である場合（ステップＳ２０３：ＹＥＳ）に、処理をステップＳ２０４に進める。また、テスト処理部６５ａは、ＢＥＲの変化量が所定の閾値ΔＲ１未満である場合（ステップＳ２０３：ＮＯ）に、処理を終了する。

ステップＳ２０４において、テスト処理部６５ａは、データ記憶領域５１のデータを再書き込みを実行する。テスト処理部６５ａは、上述した図３のステップＳ１０３と同様の処理を実行する。

次に、テスト処理部６５ａは、ＢＥＲ記憶領域５４にＢＥＲを記憶させる（ステップＳ２０５）。すなわち、テスト処理部６５ａは、ＢＥＲ記憶領域５４が記憶するＢＥＲの初期値を、算出した現在のＢＥＲの値に更新する。ステップＳ２０５の処理後に、テスト処理部６５ａは、処理を終了する。

なお、テスト処理部６５ａは、図５に示す処理を、例えば、情報処理装置１００が起動したタイミング、又は、シャットダウンしたタイミングなどに実行する。また、テスト処理部６５ａは、図５に示す処理を、バックグラウンド処理として、情報処理装置１００からＳＳＤ４０ａにアクセス（書き込み、又は読み出し）が実行されていない期間に実行するようにしてもよい。

また、テスト処理部６５ａは、第１の実施形態と同様に、所定のデータ保持期間に達した場合に、データ記憶領域５１及びテスト記憶領域５３に対して、既に記憶されているデータの再書き込みを実行するようにしてもよい。

以上説明したように、本実施形態では、制御部６０ａ（テスト処理部６５ａ）は、テスト記憶領域５３に対する記憶不良の割合を示す指標値の変化量（例えば、ＢＥＲの変化量）が、所定のデータ保持期間に達したことを示す所定の閾値ΔＲ１以上になった場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

これにより、本実施形態によるＳＳＤ４０ａ（メモリドライブ装置）及び情報処理装置１００は、上述した第１の実施形態と同様の効果を奏し、フラッシュメモリ４１のリテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

［第３の実施形態］
次に、図面を参照して、第３の実施形態によるＳＳＤ４０ｂについて説明する。
第３の実施形態では、所定のデータ保持期間に達したことを、指標値の代わりに、フラッシュメモリ４１の印加電圧値に基づいて、所定のデータ保持期間に達したことを判定する変形例について説明する。

図６は、本実施形態によるＳＳＤ４０ｂの機能構成の一例を示すブロック図である。
図６に示すように、ＳＳＤ４０ｂ（メモリドライブ装置の子比例）は、データ記憶部５０と、制御部６０ｂとを備える。

なお、この図において、図２と同一の構成には同一の符号を付与して、その説明を省略する。また、本実施形態によるＳＳＤ４０ｂ及び情報処理装置１００のハード構成は、図１に示す第１の実施形態と同様であるため、ここではその説明を省略する。

制御部６０ｂは、上述したメモリコントローラ４２により実現される機能部であり、ＳＳＤ４０ｂの各種処理を実行する。制御部６０ｂは、ホストＩ／Ｆ処理部６１と、メモリＩ／Ｆ処理部６２と、データ管理部６３と、ＥＣＣ処理部６４と、テスト処理部６５ｂとを備える。

テスト処理部６５ｂは、テスト記憶領域５３のテストデータを正常に読み出すことが可能な印加電圧値（指標値の一例）に基づいて、所定のデータ保持期間に達したことを判定する。ここで、印加電圧値は、フラッシュメモリ４１のデータを読み出す際に、メモリセルに印加する電圧であり、例えば、ソースードレイン間電圧や、ゲート印加電圧などが含まれる。

ところで、メモリセルの書き込みの深さを示すセルスレッシュホールド電圧（以下、セルＶＴ電圧という）は、時間の経過とともに変化する。セルＶＴ電圧が変化した場合であっても、セルＶＴ電圧に応じて、データ読み出し時のソースードレイン間電圧やゲート印加電圧を変更することで、正常に読み出しできる場合がある。本実施形態では、テスト処理部６５ｂは、セルＶＴ電圧の変化に対応する印加電圧値（セル印加電圧値）に基づいて、所定のデータ保持期間に達したことを判定する。

テスト処理部６５ｂは、セルＶＴ電圧の変化に応じて、テスト記憶領域５３の読み出し可能なセル印加電圧（印加電圧値）を検出し、当該セル印加電圧が、所定のデータ保持期間に達したことを示す所定の閾値Ｖ１に達したか否かを判定する。ここで、所定の閾値Ｖ１は、例えば、フラッシュメモリ４１におけるリテンション特性（時間の経過とデータ化けとの関係特性）に基づいて、ＥＣＣ処理部６４による誤り訂正処理で、テスト記憶領域５３のデータが誤り訂正可能な範囲の期間に対応するセル印加電圧値が設定される。
テスト処理部６５ｂは、所定のデータ保持期間に達したと判定した場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

なお、テスト処理部６５ｂは、第１の実施形態と同様に、既に記憶されているデータの再書き込みを実行する際に、テスト記憶領域５３に対して、データの再書き込みを実行するようにしてもよい。

次に、図７を参照して、本実施形態によるＳＳＤ４０ｂの動作について説明する。
図７は、本実施形態によるＳＳＤ４０ｂの動作の一例を示すフローチャートである。ここでは、ＳＳＤ４０ｂが、リテンションによるデータ化けを予防する処理について説明する。

図７に示すように、ＳＳＤ４０ｂの制御部６０ｂは、まず、テスト記憶領域５３の読み出し可能なセル印加電圧を検出する（ステップＳ３０１）。制御部６０ｂのテスト処理部６５ｂは、メモリＩ／Ｆ処理部６２を介して、セル印加電圧を変更して、テスト記憶領域５３のテストデータを読み出し、読み出し可能なセル印加電圧の限界値を算出する。

次に、テスト処理部６５ｂは、セル印加電圧が所定の閾値Ｖ１に達したか否かを判定する（ステップＳ３０２）。ここで、所定の閾値Ｖ１は、所定のデータ保持期間に達したことを示す値である。すなわち、テスト処理部６５ｂは、セル印加電圧に基づいて、所定のデータ保持期間に達した否かを判定する。テスト処理部６５ｂは、セル印加電圧が所定の閾値Ｖ１に達した場合（ステップＳ３０２：ＹＥＳ）に、処理をステップＳ３０３に進める。また、テスト処理部６５ｂは、セル印加電圧が所定に達していない場合（ステップＳ３０２：ＮＯ）に、処理を終了する。

ステップＳ３０３において、テスト処理部６５ｂは、データ記憶領域５１のデータを再書き込みを実行する。テスト処理部６５ｂは、上述した図３のステップＳ１０３と同様の処理を実行する。

なお、テスト処理部６５ｂは、図７に示す処理を、例えば、情報処理装置１００が起動したタイミング、又は、シャットダウンしたタイミングなどに実行する。また、テスト処理部６５は、図７に示す処理を、バックグラウンド処理として、情報処理装置１００からＳＳＤ４０ｂにアクセス（書き込み、又は読み出し）が実行されていない期間に実行するようにしてもよい。

以上説明したように、本実施形態では、テスト記憶領域５３に対する記憶不良の割合を示す指標値には、テスト記憶領域５３のテストデータを正常に読み出すことが可能な印加電圧値（セル印加電圧）が含まれる。制御部６０ｂ（テスト処理部６５ｂ）は、印加電圧値セル印加電圧）に基づいて、所定のデータ保持期間に達したことを判定する。

これにより、本実施形態によるＳＳＤ４０ｂ（メモリドライブ装置）及び情報処理装置１００は、上述した第１の実施形態と同様の効果を奏し、フラッシュメモリ４１のリテンション特性によるデータ化けを低減して、信頼性を向上させることができる。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の各実施形態において、情報処理装置１００は、ノートブック型パーソナルコンピュータである例を説明したが、これに限定されるものではなく、例えば、デスクトップ型パーソナルコンピュータやタブレット端末装置などの他の情報処理装置であってもよい。

また、上記の実施形態において、テスト記憶領域５３に対する記憶不良の割合を示す指標値として、ＢＥＲ又はセル印加電圧を用いる例を説明したが、これに限定されるものではなく、他の指標値を用いるようにしてもよい。また、上記の実施形態において、指標値として、例えば、ＢＥＲとセル印加電圧とを組み合わせて用いるようにしてもよい。

また、上記の各実施形態において、制御部６０（６０ａ、６０ｂ）（テスト処理部６５（６５ａ、６５ｂ））による処理は、ＳＳＤ４０（４０ａ、４０ｂ）の内部処理として実行する例を説明したが、これに限定されるものではなく、テスト処理部６５（６５ａ、６５ｂ）の処理の一部を情報処理装置１００が実行するようにしてもよい。

また、上記の各実施形態において、テスト処理部６５（６５ａ、６５ｂ）は、所定のデータ保持期間に達したことの判定処理と、データ記憶領域５１に対して再書き込みを行う再書き込み処理とが、連続して実行する例を説明したが、これに限定されるものではなく、判定処理と、再書き込み処理とを切り離して実行してもよい。テスト処理部６５（６５ａ、６５ｂ）は、例えば、ＳＳＤ４０（４０ａ、４０ｂ）のバックグラウンドメディアスキャンをトリガにして、再書き込み処理を実行するようにしてもよい。

また、テスト処理部６５（６５ａ、６５ｂ）は、再書き込み処理において、データ記憶領域５１のデータの書き込まれているフラッシュメモリ４１のブロック（又はページ）に対して実行するようにしてもよい。また、テスト処理部６５（６５ａ、６５ｂ）は、再書き込み処理において、例えば、データ記憶領域５１のうちのＥＣＣ機能により救済されているＢＥＲの高いブロック（又はページ）を検出し、検出したＢＥＲなどの高いブロック（又はページ）に対して再書き込み処理を実行するようにしてもよい。

また、上記の各実施形態において、ＳＳＤ４０（４０ａ、４０ｂ）は、メモリコントローラ４２により実現される機能部として、ＥＣＣ処理部６４を備える例を説明したが、これに限定されるものではなく、例えば、フラッシュメモリ４１が、ＥＣＣ処理部６４を備えるようにしてもよい。

また、上記の第３の実施形態において、第１の実施形態に対して、ＢＥＲの代わりにセル印加電圧を用いる例を説明したが、第２の実施形態に対して、同様に、セル印加電圧を用いるようにしてもよい。この場合、テスト処理部６５ｂは、セル印加電圧の変化量が、所定のデータ保持期間に達したことを示す所定の閾値ΔＶ１以上になった場合に、データ記憶領域５１に対して、既に記憶されているデータの再書き込みを実行する。

なお、上述したＳＳＤ４０（４０ａ、４０ｂ）、及び情報処理装置１００が備える各構成は、内部に、コンピュータシステムを有している。そして、上述したＳＳＤ４０（４０ａ、４０ｂ）、及び情報処理装置１００が備える各構成の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより上述したＳＳＤ４０（４０ａ、４０ｂ）、及び情報処理装置１００が備える各構成における処理を行ってもよい。ここで、「記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行する」とは、コンピュータシステムにプログラムをインストールすることを含む。ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、インターネットやＷＡＮ、ＬＡＮ、専用回線等の通信回線を含むネットワークを介して接続された複数のコンピュータ装置を含んでもよい。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。このように、プログラムを記憶した記録媒体は、ＣＤ−ＲＯＭ等の非一過性の記録媒体であってもよい。

また、記録媒体には、当該プログラムを配信するために配信サーバからアクセス可能な内部又は外部に設けられた記録媒体も含まれる。なお、プログラムを複数に分割し、それぞれ異なるタイミングでダウンロードした後にＳＳＤ４０（４０ａ、４０ｂ）、及び情報処理装置１００が備える各構成で合体される構成や、分割されたプログラムのそれぞれを配信する配信サーバが異なっていてもよい。さらに「コンピュータ読み取り可能な記録媒体」とは、ネットワークを介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、上述した機能の一部を実現するためのものであってもよい。さらに、上述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

また、上述した機能の一部又は全部を、ＬＳＩ（Large Scale Integration）等の集積回路として実現してもよい。上述した各機能は個別にプロセッサ化してもよいし、一部、又は全部を集積してプロセッサ化してもよい。また、集積回路化の手法はＬＳＩに限らず専用回路、又は汎用プロセッサで実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。

１１ ＣＰＵ
１２ メインメモリ
１３ ビデオサブシステム
１４ 表示部
２１ チップセット
２２ ＢＩＯＳメモリ
３１ エンベデッドコントローラ（ＥＣ）
３２ 入力部
３３ 電源回路
４０、４０ａ、４０ｂ ＳＳＤ
４１ フラッシュメモリ
４２ メモリコントローラ
５０、５０ａ データ記憶部
５１ データ記憶領域
５２ ＥＣＣ記憶領域
５３ テスト記憶領域
５４ ＢＥＲ記憶領域
６０、６０ａ、６０ｂ 制御部
６１ ホストＩ／Ｆ処理部
６２ メモリＩ／Ｆ処理部
６３ データ管理部
６４ ＥＣＣ処理部
６５、６５ａ、６５ｂ テスト処理部
１００ 情報処理装置

Claims (8)

1. 書き換え可能な不揮発性メモリを有するメモリドライブ装置であって、
   前記不揮発性メモリで構成され、情報処理に用いるデータを記憶可能なデータ記憶領域と、
   前記不揮発性メモリで構成され、所定のテストデータを記憶するテスト記憶領域と、
   前記所定のテストデータが予め記憶された前記テスト記憶領域に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、前記所定のデータ保持期間に達した場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する制御部と
   を備え、
   前記制御部は、前記指標値の変化量が、前記所定のデータ保持期間に達したことを示す所定の閾値以上になった場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する
   メモリドライブ装置。
2. 前記制御部は、前記指標値が、前記所定のデータ保持期間に達したことを示す所定の閾値に達した場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する
   請求項１に記載のメモリドライブ装置。
3. 前記制御部は、前記所定のデータ保持期間に達した場合に、前記データ記憶領域及び前記テスト記憶領域に対して、既に記憶されているデータの再書き込みを実行する
   請求項１又は請求項２に記載のメモリドライブ装置。
4. 前記指標値には、前記テスト記憶領域の前記テストデータを読み出す際のビット誤り率が含まれ、
   前記制御部は、前記ビット誤り率に基づいて、前記所定のデータ保持期間に達したことを判定する
   請求項１から請求項３のいずれか一項に記載のメモリドライブ装置。
5. 前記指標値には、前記テスト記憶領域の前記テストデータを正常に読み出すことが可能な印加電圧値が含まれ、
   前記制御部は、前記印加電圧値に基づいて、前記所定のデータ保持期間に達したことを判定する
   請求項１から請求項３のいずれか一項に記載のメモリドライブ装置。
6. 前記不揮発性メモリが記憶するデータの誤りを訂正する誤り訂正符号を有し、前記誤り訂正符号に基づいて、読み出したデータの誤りを訂正する訂正処理部を備える
   請求項１から請求項５のいずれか一項に記載のメモリドライブ装置。
7. 請求項１から請求項６のいずれか一項に記載のメモリドライブ装置を備え、
   前記メモリドライブ装置が記憶するデータを利用して情報処理を実行する
   情報処理装置。
8. 書き換え可能な不揮発性メモリを有し、前記不揮発性メモリで構成され、情報処理に用いるデータを記憶可能なデータ記憶領域と、前記不揮発性メモリで構成され、所定のテストデータを記憶するテスト記憶領域とを備えるメモリドライブ装置の制御方法であって、
   制御部が、
   前記所定のテストデータが予め記憶された前記テスト記憶領域に対する記憶不良の割合を示す指標値に基づいて、所定のデータ保持期間に達したことを判定し、
   前記所定のデータ保持期間に達した場合であって、前記指標値の変化量が、前記所定のデータ保持期間に達したことを示す所定の閾値以上になった場合に、前記データ記憶領域に対して、既に記憶されているデータの再書き込みを実行する
   制御方法。

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