JP6961997B2 - 情報処理装置、メモリ制御装置および情報処理装置の制御方法 - Google Patents
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Description
1つの側面では、本発明は、データ処理に使用するデータを保持する記憶装置のアクセス効率を向上することを目的とする。
Claims (7)
- 演算処理を実行する演算処理装置と、互いに異なるアドレスが割り当てられた複数の記憶装置と、前記演算処理装置からのメモリアクセス要求に基づいて、前記複数の記憶装置のアクセスを制御するメモリ制御装置とを有する情報処理装置において、
前記メモリ制御装置は、
前記複数の記憶装置のそれぞれに対応して設けられる複数のメモリ制御部と、
前記メモリアクセス要求と前記演算処理装置からの設定変更要求とを前記複数のメモリ制御部のいずれかに出力する要求分配部を有し、
前記複数のメモリ制御部の各々は、
前記設定変更要求に基づいて変更したビットの割り当てに基づいて、前記メモリアクセス要求に含まれるアドレスのビットを入れ替えるアドレス変換制御部と、
自メモリ制御部のアドレス変換制御部により、アドレスのビットが入れ替えられたメモリアクセス要求に基づいて、前記複数の記憶装置のうち、自メモリ制御部に対応する記憶装置にアクセスするアクセス制御部と、
フラグ値を保持するとともに、前記演算処理装置から前記設定変更要求を受信する毎に、保持するフラグ値を更新するフラグ保持部と、
前記アドレス変換制御部によりビットが入れ替えられたアドレスを含む前記メモリアクセス要求が、前記フラグ保持部が保持するフラグ値とともにそれぞれ格納される複数のエントリを有する要求保持部と、
同一のフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを許可し、異なるフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを禁止する要求出力制御部を有することを特徴とする情報処理装置。 - 前記アドレス変換制御部は、
アドレスのビットの割り当てをそれぞれ示す複数の割り当て情報を保持する情報保持部と、
前記設定変更要求に基づいて、前記情報保持部が保持する前記複数の割り当て情報のいずれかを選択する選択部と、
前記メモリアクセス要求に含まれるアドレスのビットを、前記選択部が選択した割り当て情報に基づいて入れ替えるアドレス変換部を有することを特徴とする請求項1記載の情報処理装置。 - 前記複数のメモリ制御部の各々は、さらに、
前記演算処理装置からの前記設定変更要求または他の装置からの設定変更要求のいずれかを前記選択部に供給する切替部を有することを特徴とする請求項2記載の情報処理装置。 - 前記要求分配部は、
前記メモリアクセス要求を受信した場合、前記複数のメモリ制御部のうち、前記メモリアクセス要求に含まれるアドレスが割り当てられた記憶装置に対応するメモリ制御部に、受信したメモリアクセス要求を出力し、
前記設定変更要求を受信した場合、前記複数のメモリ制御部のうち、前記設定変更要求に含まれる変更先情報が示すメモリ制御部に、受信した設定変更要求を出力することを特徴とする請求項1ないし請求項3のいずれか1項記載の情報処理装置。 - 前記メモリアクセス要求に含まれるアドレスは、前記複数の記憶装置の各々が有する複数のバンクのうち、アクセスするバンクを選択するバンクアドレスと、前記複数のバンクの各々が有する複数の記憶領域のうち、アクセスする記憶領域を選択する内部アドレスを含み、
前記アドレス変換制御部は、前記設定変更要求に基づいて、前記メモリアクセス要求に含まれるバンクアドレスに割り当てるビットの位置を変更することを特徴とする請求項1ないし請求項4のいずれか1項記載の情報処理装置。 - 演算処理を実行する演算処理装置からのメモリアクセス要求に基づいて、互いに異なるアドレスが割り当てられた複数の記憶装置のアクセスを制御するメモリ制御装置において、
前記複数の記憶装置のそれぞれに対応して設けられる複数のメモリ制御部と、
前記メモリアクセス要求と前記演算処理装置からの設定変更要求とを前記複数のメモリ制御部のいずれかに出力する要求分配部を有し、
前記複数のメモリ制御部の各々は、
前記設定変更要求に基づいて変更したビットの割り当てに基づいて、前記メモリアクセス要求に含まれるアドレスのビットを入れ替えるアドレス変換制御部と、
自メモリ制御部のアドレス変換制御部により、アドレスのビットが入れ替えられたメモリアクセス要求に基づいて、前記複数の記憶装置のうち、自メモリ制御部に対応する記憶装置にアクセスするアクセス制御部と、
フラグ値を保持するとともに、前記演算処理装置から前記設定変更要求を受信する毎に、保持するフラグ値を更新するフラグ保持部と、
前記アドレス変換制御部によりビットが入れ替えられたアドレスを含む前記メモリアクセス要求が、前記フラグ保持部が保持するフラグ値とともにそれぞれ格納される複数のエントリを有する要求保持部と、
同一のフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを許可し、異なるフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを禁止する要求出力制御部を有することを特徴とするメモリ制御装置。 - 演算処理を実行する演算処理装置と、互いに異なるアドレスが割り当てられた複数の記憶装置と、前記演算処理装置からのメモリアクセス要求に基づいて、前記複数の記憶装置のアクセスを制御するメモリ制御装置とを有する情報処理装置の制御方法において、
前記メモリ制御装置が有する要求分配部が、前記メモリアクセス要求と前記演算処理装置からの設定変更要求とを、前記メモリ制御装置が有し、前記複数の記憶装置のそれぞれに対応して設けられる複数のメモリ制御部のいずれかに出力し、
前記複数のメモリ制御部の各々が有するアドレス変換制御部が、前記設定変更要求に基づいて変更したビットの割り当てに基づいて、前記メモリアクセス要求に含まれるアドレスのビットを入れ替え、
前記複数のメモリ制御部の各々が有するアクセス制御部が、自メモリ制御部のアドレス変換制御部により、アドレスのビットが入れ替えられたメモリアクセス要求に基づいて、前記複数の記憶装置のうち、自メモリ制御部に対応する記憶装置にアクセスし、
前記複数のメモリ制御部の各々が有するフラグ保持部が、フラグ値を保持するとともに、前記演算処理装置から前記設定変更要求を受信する毎に、保持するフラグ値を更新し、
前記複数のメモリ制御部の各々が有する、複数のエントリを有する要求保持部が、前記アドレス変換制御部によりビットが入れ替えられたアドレスを含む前記メモリアクセス要求を、前記フラグ保持部が保持するフラグ値とともに前記エントリに保持し、
前記複数のメモリ制御部の各々が有する要求出力制御部が、同一のフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを許可し、異なるフラグ値を保持する複数のエントリにそれぞれ保持された複数の前記メモリアクセス要求の前記アクセス制御部への出力順の入れ替えを禁止することを特徴とする情報処理装置の制御方法。
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