JP6946743B2 - Physical quantity measuring device, electronic device and mobile body - Google Patents

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本発明は、物理量測定装置、電子機器及び移動体等に関する。 The present invention relates to a physical quantity measuring device, an electronic device, a mobile body, and the like.

従来より、時間デジタル変換回路が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路の従来例としては、例えば特許文献１〜４に開示される従来技術が知られている。 Conventionally, a time-digital conversion circuit has been known. The time digital conversion circuit converts time into a digital value. As a conventional example of such a time digital conversion circuit, for example, the prior art disclosed in Patent Documents 1 to 4 is known.

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。 In the prior art of Patent Documents 1 to 3, time digital conversion is realized by using a so-called vernier delay circuit. In the vernier delay circuit, time digital conversion is realized by using a delay element which is a semiconductor element.

特許文献４には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。 Patent Document 4 describes a first crystal oscillator that outputs a first clock pulse, a second crystal oscillator that outputs a second clock pulse, an edge match detection circuit, a synchronization counter, a microcomputer, and a transmission time control unit. A provided minute time measuring device is disclosed. The edge match detection circuit detects the synchronization point of the first and second clock pulses. The synchronization counter performs counting processing in synchronization with the first and second clock pulses. The microcomputer calculates the unknown time from the start pulse to the stop pulse based on the value of the synchronization counter. The transmission time control unit outputs a start pulse according to the output of the edge match detection circuit and the values of the synchronization counter and the microcomputer.

特開２００９−２４６４８４号公報JP-A-2009-246484 特開２００７−１１０３７０号公報JP-A-2007-110370 特開２０１０−１１９０７７号公報Japanese Unexamined Patent Publication No. 2010-11907 特開平５−８７９５４号公報Japanese Unexamined Patent Publication No. 5-87954

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。しかしながら、半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。 In the prior art of Patent Documents 1 to 3, time digital conversion is realized by using a so-called vernier delay circuit. In the vernier delay circuit, time digital conversion is realized by using a delay element which is a semiconductor element. However, in the time digital conversion using a semiconductor element, although it is easy to improve the resolution, there is a problem that it is difficult to improve the accuracy.

特許文献４の従来技術では、２つの水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来技術では、２つの水晶発振子を発振させる２つの発振回路の各発振回路が各水晶発振器に内蔵されているため、時間測定に用いる回路が、発振回路とは別のＩＣチップや回路部品により実現されることになる。このため、２つの発振回路に対する適正な制御処理を実現できず、結果として、時間デジタル変換の高性能化が困難になる。 In the prior art of Patent Document 4, time digital conversion is realized by using two crystal oscillators. However, in this conventional technique, since each oscillation circuit of the two oscillation circuits that oscillate the two crystal oscillators is built in each crystal oscillator, the circuit used for time measurement is an IC chip different from the oscillation circuit. It will be realized by circuit parts. Therefore, proper control processing for the two oscillation circuits cannot be realized, and as a result, it becomes difficult to improve the performance of the time digital conversion.

本発明の幾つかの態様によれば、時間デジタル変換の処理の高性能化や簡素化等を実現できる物理量測定装置、電子機器及び移動体等を提供できる。 According to some aspects of the present invention, it is possible to provide a physical quantity measuring device, an electronic device, a mobile body, or the like that can realize high performance or simplification of a time digital conversion process.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。 The present invention has been made to solve at least a part of the above-mentioned problems, and can be realized as the following forms or embodiments.

本発明の一態様は、第１の発振子と、第２の発振子と、集積回路装置と、を含み、前記集積回路装置は、前記第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、前記第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、前記第１のクロック信号と前記第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路を有する測定部と、を含む物理量測定装置に関係する。 One aspect of the present invention includes a first oscillator, a second oscillator, and an integrated circuit device, wherein the integrated circuit device oscillates the first oscillator to cause a first clock. The first oscillator circuit that generates the first clock signal of the frequency and the second oscillator are oscillated to generate the second clock signal of the second clock frequency different from the first clock frequency. The present invention relates to a physical quantity measuring apparatus including a second oscillating circuit, and a measuring unit having a time digital conversion circuit for converting time into a digital value using the first clock signal and the second clock signal.

本発明の一態様では、物理量測定装置が、第１、第２の発振子と集積回路装置を有し、集積回路装置には、第１、第２の発振回路が設けられている。そして集積回路装置の第１、第２の発振回路により物理量測定装置の第１、第２の発振子を発振させることで、異なるクロック周波数の第１、第２のクロック信号が生成される。そして第１、第２の発振回路により生成された第１、第２のクロック信号を用いて、時間をデジタル値に変換する時間デジタル変換が行われる。このように第１、第２の発振子を用いて生成された第１、第２のクロック信号を用いれば、精度が高いクロック周波数のクロック信号を用いて時間デジタル変換を実現できるため、半導体素子を用いて時間デジタル変換を実現する場合に比べて、時間デジタル変換の高精度化を図れる。また第１、第２のクロック信号を生成する第１、第２の発振回路が集積回路装置に内蔵されるため、発振回路が集積回路装置に内蔵されない場合に比べて、時間デジタル変換の処理の高性能化や簡素化等を図れるようになる。 In one aspect of the present invention, the physical quantity measuring device has the first and second oscillators and the integrated circuit device, and the integrated circuit device is provided with the first and second oscillator circuits. Then, by oscillating the first and second oscillators of the physical quantity measuring device by the first and second oscillator circuits of the integrated circuit device, the first and second clock signals having different clock frequencies are generated. Then, using the first and second clock signals generated by the first and second oscillation circuits, time digital conversion for converting time into a digital value is performed. By using the first and second clock signals generated by using the first and second oscillators in this way, time digital conversion can be realized by using a clock signal having a highly accurate clock frequency, and thus a semiconductor element. Compared with the case where time digital conversion is realized by using, the accuracy of time digital conversion can be improved. Further, since the first and second oscillation circuits that generate the first and second clock signals are built in the integrated circuit device, the time digital conversion processing is performed as compared with the case where the oscillation circuit is not built in the integrated circuit device. It will be possible to improve performance and simplification.

また本発明の一態様では、前記集積回路装置は、前記第１の発振子の一端と前記第１の発振回路を接続するための第１の端子と、前記第１の発振子の他端と前記第１の発振回路を接続するための第２の端子と、前記第２の発振子の一端と前記第２の発振回路を接続するための第３の端子と、前記第２の発振子の他端と前記第２の発振回路を接続するための第４の端子と、を含んでもよい。 Further, in one aspect of the present invention, the integrated circuit device includes one end of the first oscillator, a first terminal for connecting the first oscillator circuit, and the other end of the first oscillator. A second terminal for connecting the first oscillator circuit, one end of the second oscillator, a third terminal for connecting the second oscillator circuit, and the second oscillator. The other end may include a fourth terminal for connecting the second oscillator circuit.

このような第１〜第４の端子を集積回路装置に設ければ、これらの端子に回路素子を接続したり、これらの端子を利用して第１、第２の発振回路の制御を行うことなどが可能になる。 If such first to fourth terminals are provided in an integrated circuit device, circuit elements can be connected to these terminals, and the first and second oscillation circuits can be controlled by using these terminals. Etc. become possible.

また本発明の一態様では、前記第１の発振子の一端と前記第１の端子、前記第１の発振子の他端と前記第２の端子、前記第２の発振子の一端と前記第３の端子、及び前記第２の発振子の他端と前記第４の端子は、前記第１の発振子、前記第２の発振子及び前記集積回路装置が収容されるパッケージの内部配線により接続されてもよい。 Further, in one aspect of the present invention, one end of the first oscillator and the first terminal, the other end of the first oscillator and the second terminal, one end of the second oscillator and the first one. The terminal 3 and the other end of the second oscillator and the fourth terminal are connected by the internal wiring of the package containing the first oscillator, the second oscillator, and the integrated circuit device. May be done.

このようにすれば、第１の発振子と集積回路装置の第１、第２の端子の間や、第２の発振子と集積回路装置の第３、第４の端子の間を、パッケージの内部配線により接続して、集積回路装置の第１、第２の発振回路により第１、第２の発振子を発振させることが可能になる。 In this way, between the first oscillator and the first and second terminals of the integrated circuit device, and between the second oscillator and the third and fourth terminals of the integrated circuit device, the package It is possible to oscillate the first and second oscillators by the first and second oscillator circuits of the integrated circuit device by connecting them by internal wiring.

また本発明の一態様では、前記第１の発振回路は、前記集積回路装置の第１の辺、第２の辺、第３の辺、及び第４の辺のうちの前記第１の辺に沿った領域に配置され、前記第２の発振回路は、前記集積回路装置の前記第１の辺、前記第２の辺、前記第３の辺、及び前記第４の辺のうちの前記第１の辺とは異なる辺に沿った領域に配置されてもよい。 Further, in one aspect of the present invention, the first oscillation circuit is formed on the first side of the first side, the second side, the third side, and the fourth side of the integrated circuit device. The second oscillating circuit is arranged in a region along the line, and the second oscillating circuit is the first of the first side, the second side, the third side, and the fourth side of the integrated circuit device. It may be arranged in an area along a side different from the side of.

このようにすれば、第１の発振回路と第２の発振回路の間の距離、或いは第１の発振回路の端子と第２の発振回路の端子の間の距離を離すことが可能になる。これによりノイズやジッター等を原因とする時間デジタル変換の性能の低下等を抑制できる。 In this way, it is possible to separate the distance between the first oscillator circuit and the second oscillator circuit, or the distance between the terminal of the first oscillator circuit and the terminal of the second oscillator circuit. As a result, it is possible to suppress deterioration in the performance of time-digital conversion caused by noise, jitter, and the like.

また本発明の一態様では、前記測定部は、物理量に対応する検出信号の信号処理を行う処理回路を含んでもよい。 Further, in one aspect of the present invention, the measuring unit may include a processing circuit that performs signal processing of a detection signal corresponding to a physical quantity.

このようにすれば、検出信号に対して信号処理を行うことで得られた信号を用いて、物理量の測定処理を行うことが可能になり、適切な物理量測定処理の実現が可能になる。 In this way, it becomes possible to perform the physical quantity measurement processing using the signal obtained by performing the signal processing on the detection signal, and it becomes possible to realize an appropriate physical quantity measurement processing.

また本発明の一態様では、前記物理量は、時間、距離、流量、流速及び周波数の少なくとも１つであってもよい。 Further, in one aspect of the present invention, the physical quantity may be at least one of time, distance, flow rate, flow velocity and frequency.

但し、測定部の測定対象となる物理量はこのような物理量には限定されない。 However, the physical quantity to be measured by the measuring unit is not limited to such a physical quantity.

また本発明の一態様では、前記処理回路は検出信号の波形整形処理を行ってもよい。 Further, in one aspect of the present invention, the processing circuit may perform waveform shaping processing of the detection signal.

このようにすれば、波形整形処理により適切に波形整形された信号を用いて、物理量の測定処理を行うことが可能になり、適切な物理量の測定処理を実現できる。 In this way, it becomes possible to perform the physical quantity measurement process using the signal appropriately waveform-shaped by the waveform shaping process, and it is possible to realize the appropriate physical quantity measurement process.

また本発明の一態様では、対象物に対して光を照射する発光部又は前記対象物に対して音波を送信する音波送信部と、前記対象物からの光を受光する受光部又は前記対象物から音波を受信する音波受信部と、を含んでもよい。 Further, in one aspect of the present invention, a light emitting unit that irradiates an object with light or a sound wave transmitting unit that transmits sound waves to the object, and a light receiving unit that receives light from the object or the object. It may include a sound wave receiving unit that receives sound waves from the sound wave.

このようにすれば、対象物との距離等の種々の物理量を適切に測定できるようになる。 In this way, various physical quantities such as the distance to the object can be appropriately measured.

また本発明の一態様では、前記処理回路は、前記受光部又は前記音波受信部からの前記検出信号に対して前記信号処理を行ってもよい。 Further, in one aspect of the present invention, the processing circuit may perform the signal processing on the detection signal from the light receiving unit or the sound wave receiving unit.

このようにすれば、受光部又は音波受信部からの検出信号に対して適切な信号処理を行って、物理量の測定処理を行うことが可能になる。 In this way, it is possible to perform appropriate signal processing on the detection signal from the light receiving unit or the sound wave receiving unit to perform physical quantity measurement processing.

また本発明の一態様では、前記集積回路装置は、前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路を制御する制御部を含んでもよい。 Further, in one aspect of the present invention, the integrated circuit device may include a control unit that controls at least one oscillation circuit of the first oscillation circuit and the second oscillation circuit.

このようにすれば、時間デジタル変換の処理の高性能化や簡素化を実現する制御を、制御部による発振回路の制御により実現できるようになる。 In this way, control that realizes high performance and simplification of the time digital conversion process can be realized by controlling the oscillation circuit by the control unit.

また本発明の一態様では、前記制御部は、前記少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御してもよい。 Further, in one aspect of the present invention, the control unit may control at least one of the oscillation frequency and the phase of the oscillation signal of the at least one oscillation circuit.

このように発振信号の発振周波数や位相を制御すれば、第１、第２のクロック信号の周波数関係や位相関係を適切な関係に設定することなどが可能になる。 By controlling the oscillation frequency and phase of the oscillation signal in this way, it is possible to set the frequency relationship and phase relationship of the first and second clock signals to an appropriate relationship.

また本発明の一態様では、前記制御部は、前記第１のクロック信号と前記第２のクロック信号とが所与の周波数関係又は所与の位相関係になるように、前記少なくとも一方の発振回路を制御してもよい。 Further, in one aspect of the present invention, the control unit uses the at least one oscillation circuit so that the first clock signal and the second clock signal have a given frequency relationship or a given phase relationship. May be controlled.

このようにすれば、第１、第２のクロック信号の周波数関係や位相関係が適切な状態で、時間デジタル変換を実現できるようになる。 By doing so, the time digital conversion can be realized in a state where the frequency relationship and the phase relationship of the first and second clock signals are appropriate.

また本発明の一態様では、前記時間デジタル変換回路は、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換してもよい。 Further, in one aspect of the present invention, the time digital conversion circuit may convert the time difference between the transition timings of the first signal and the second signal into a digital value.

このようにすれば、第１、第２の信号の遷移タイミングの時間差を、第１、第２の発振子により生成された第１、第２のクロック信号を用いて、高精度でデジタル値に変換できるようになる。 In this way, the time difference between the transition timings of the first and second signals can be converted into a digital value with high accuracy by using the first and second clock signals generated by the first and second oscillators. You will be able to convert.

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、前記時間デジタル変換回路は、前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めてもよい。 Further, in one aspect of the present invention, after the phase synchronization timing of the first clock signal and the second clock signal, the first clock signal and the first clock signal in the first clock cycle to the i clock cycle. When the time difference between clocks, which is the time difference of the transition timing of the clock signals of 2, is Δt to i × Δt (Δt is the resolution, i is an integer of 2 or more), the time digital conversion circuit is the first signal. The digital value may be obtained by specifying which of Δt to i × Δt, which is the time difference between clocks, corresponds to the time difference between the second signal and the second signal.

このようにすれば、位相同期タイミング後、例えばΔｔずつ増えて行くクロック間時間差を有効利用して、第１、第２の信号の時間差をデジタル値に変換できるようになる。 By doing so, it becomes possible to convert the time difference between the first and second signals into a digital value by effectively utilizing the time difference between clocks that increases by, for example, Δt after the phase synchronization timing.

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を測定期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、前記時間デジタル変換回路は、前記測定期間の複数のクロックサイクルにおいて複数の前記第１の信号を発生し、発生した複数の前記第１の信号に対応して信号レベルが変化する複数の前記第２の信号を取得し、前記複数のクロックサイクルの各クロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と、前記各クロックサイクルでの前記クロック間時間差とを比較するための比較処理の結果により、前記デジタル値を求めてもよい。 Further, in one aspect of the present invention, the period between the first phase synchronization timing and the second phase synchronization timing of the first clock signal and the second clock signal is set as the measurement period, and the first clock signal When the time difference between the transition timings of the second clock signal and the second clock signal is taken as the time difference between clocks, the time digital conversion circuit generates a plurality of the first signals in a plurality of clock cycles of the measurement period. A plurality of the second signals whose signal levels change in response to the plurality of the first signals are acquired, and the first signal and the second signal in each clock cycle of the plurality of clock cycles are obtained. The digital value may be obtained from the result of a comparison process for comparing the time difference with the time difference between clocks in each clock cycle.

このようにすれば、測定期間内の複数のクロックサイクルにおいて複数の第１の信号を発生し、これらの複数の第１の信号と、対応する複数の第２の信号の時間差のデジタル値を、各クロックサイクルでの第１、第２のクロック信号のクロック間時間差を用いて求めることが可能になる。これにより、時間デジタル変換の高速化を実現できる。 In this way, a plurality of first signals are generated in a plurality of clock cycles within the measurement period, and the digital value of the time difference between the plurality of first signals and the corresponding plurality of second signals can be obtained. It can be obtained by using the time difference between the clocks of the first and second clock signals in each clock cycle. As a result, the time digital conversion can be speeded up.

また本発明の一態様では、前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を第１の更新期間とし、前記第２の位相同期タイミングと第３の位相同期タイミングの間の期間を第２の更新期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、前記時間デジタル変換回路は、前記第１の更新期間では、第ｍのクロックサイクル（ｍは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｍのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行い、前記第２の更新期間では、前記第１の更新期間での前記比較処理の結果に応じて設定された第ｎのクロックサイクル（ｎは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｎのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行ってもよい。 Further, in one aspect of the present invention, the period between the first phase synchronization timing and the second phase synchronization timing of the first clock signal and the second clock signal is set as the first update period, and the second update period is defined. When the period between the phase synchronization timing and the third phase synchronization timing is defined as the second update period, and the time difference between the transition timings of the first clock signal and the second clock signal is defined as the clock-to-clock time difference. In the first update period, the time-digital conversion circuit generates the first signal in the mth clock cycle (m is an integer of 1 or more), and signals corresponding to the generated first signal. The second signal whose level changes is acquired, and a comparison process is performed to compare the time difference between the first signal and the second signal and the time difference between clocks in the mth clock cycle. In the second update period, the first signal is generated in the nth clock cycle (n is an integer of 1 or more) set according to the result of the comparison process in the first update period. The second signal whose signal level changes in response to the generated first signal is acquired, and the time difference between the first signal and the second signal in the nth clock cycle and the time difference. Comparison processing may be performed to compare the time difference between clocks.

このようにすれば、前回の更新期間での比較処理の結果をフィードバックして、今回の更新期間において第１の信号を発生させるクロックサイクルを設定し、時間デジタル変換を実現できるようになる。 In this way, the result of the comparison process in the previous update period is fed back, the clock cycle for generating the first signal in the current update period is set, and the time digital conversion can be realized.

また本発明の一態様では、前記集積回路装置は、前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、を含んでもよい。 Further, in one aspect of the present invention, the integrated circuit device comprises a first PLL circuit that performs phase synchronization between the first clock signal and the reference clock signal, and the second clock signal and the reference clock signal. A second PLL circuit that performs phase synchronization may be included.

このように第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号を用いた時間デジタル変換の処理の高性能化を実現できるようになる。 By performing phase synchronization using the first and second PLL circuits in this way, the frequency of phase synchronization is increased as compared with the case where the phase synchronization of the first and second clock signals is performed by one PLL circuit. This makes it possible to achieve higher performance in the processing of the time digital conversion using the first and second clock signals.

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、Ｊ≦Δｔであってもよい。 Further, in one aspect of the present invention, when the amount of jitter per clock cycle of the first clock signal and the second clock signal is J and the resolution of time digital conversion is Δt, J ≦ Δt. You may.

このようにすれば、ジッター量が分解能を越えてしまうことで時間デジタル変換の精度が劣化してしまうような事態を抑制できる。 In this way, it is possible to suppress a situation in which the accuracy of the time digital conversion deteriorates due to the amount of jitter exceeding the resolution.

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に対して位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋであってもよい。 Further, in one aspect of the present invention, the timing at which one of the first clock signal and the second clock signal is phase-synchronized with respect to the other clock signal or the reference clock signal and the timing at which the second clock signal is next phase-synchronized. When the number of clocks of one of the clock signals in the period between them is K, J ≧ Δt / K may be satisfied.

このようにすれば、分解能が主因となって時間デジタル変換の精度が劣化してしまうような事態を抑制できる。 In this way, it is possible to suppress a situation in which the accuracy of the time digital conversion is deteriorated mainly due to the resolution.

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、（１／１０）×（Δｔ／Ｋ１／２）≦Ｊ≦１０×（Δｔ／Ｋ１／２）であってもよい。 Further, in one aspect of the present invention, between the timing at which one of the first clock signal and the second clock signal is phase-synchronized with the other clock signal or the reference clock signal and the timing at which the next phase is synchronized. When the number of clocks of one of the clock signals in the above period is K, even if (1/10) × (Δt / K 1/2 ) ≦ J ≦ 10 × (Δt / K 1/2 ) good.

このようにすれば、累積ジッターの影響を考慮した分解能で時間デジタル変換を実現できるようになり、時間デジタル変換の高精度化を図れる。 By doing so, it becomes possible to realize the time digital conversion with a resolution considering the influence of the cumulative jitter, and it is possible to improve the accuracy of the time digital conversion.

また本発明の他の態様は、上記のいずれかに記載の物理量測定装置を含む電子機器に関係する。 Further, another aspect of the present invention relates to an electronic device including the physical quantity measuring device according to any one of the above.

また本発明の他の態様は、上記のいずれかに記載の物理量測定装置を含む移動体に関係する。 Further, another aspect of the present invention relates to a mobile body including the physical quantity measuring device according to any one of the above.

本実施形態の物理量測定装置の基本的な構成例。A basic configuration example of the physical quantity measuring device of the present embodiment. クロック周波数差を用いた時間デジタル変換手法の説明図。Explanatory drawing of time digital conversion method using clock frequency difference. 物理量測定装置の具体的な構成例。Specific configuration example of the physical quantity measuring device. 物理量測定装置の具体的な構成例。Specific configuration example of the physical quantity measuring device. 物理量測定装置の集積回路装置の第１のレイアウト配置例。A first layout arrangement example of an integrated circuit device of a physical quantity measuring device. 物理量測定装置の集積回路装置の第２のレイアウト配置例。A second layout arrangement example of an integrated circuit device of a physical quantity measuring device. 本実施形態の物理量測定装置の第１の構成例。A first configuration example of the physical quantity measuring device of the present embodiment. 信号ＳＴＡ、ＳＴＰの関係を示す図。The figure which shows the relationship between signals STA and STP. 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。The figure which shows the example of the physical quantity measurement using the signal STA, STP. 本実施形態の物理量測定装置の第２の構成例。A second configuration example of the physical quantity measuring device of the present embodiment. 発振信号の発振周波数の制御の説明図。Explanatory drawing of control of oscillation frequency of an oscillation signal. 発振信号の位相の制御の説明図。Explanatory drawing of phase control of an oscillation signal. 本実施形態の時間デジタル変換を説明する信号波形図。The signal waveform diagram explaining the time digital conversion of this embodiment. 時間デジタル変換の第１の方式を説明する信号波形図。The signal waveform diagram explaining the 1st method of time digital conversion. 時間デジタル変換の第２の方式を説明する信号波形図。The signal waveform diagram explaining the 2nd method of time digital conversion. 本実施形態の物理量測定装置の第３の構成例。A third configuration example of the physical quantity measuring device of the present embodiment. 同期化回路の第１の構成例。A first configuration example of a synchronization circuit. 同期化回路の動作を説明する信号波形図。A signal waveform diagram illustrating the operation of a synchronization circuit. 同期化回路の第２の構成例。A second configuration example of the synchronization circuit. 発振回路の第１の構成例。A first configuration example of an oscillator circuit. 発振回路の第２の構成例。A second configuration example of an oscillator circuit. 時間デジタル変換回路の構成例。Configuration example of a time digital conversion circuit. 位相検出器の構成例。Configuration example of phase detector. 信号ＳＴＡの繰り返し手法を説明する信号波形図。The signal waveform diagram explaining the repetition method of a signal STA. 信号ＳＴＡの繰り返し手法を説明する信号波形図。The signal waveform diagram explaining the repetition method of a signal STA. クロックサイクル指定値の更新手法を説明する信号波形図。A signal waveform diagram illustrating a method for updating a clock cycle specified value. クロックサイクル指定値の更新手法を説明する信号波形図。A signal waveform diagram illustrating a method for updating a clock cycle specified value. クロックサイクル指定値の更新手法を説明する信号波形図。A signal waveform diagram illustrating a method for updating a clock cycle specified value. バイナリーサーチ手法を説明する信号波形図。A signal waveform diagram illustrating a binary search method. 集積回路装置の他の構成例。Other configuration examples of integrated circuit devices. 集積回路装置の他の構成例の動作を説明する信号波形図。The signal waveform diagram explaining the operation of another configuration example of an integrated circuit apparatus. 分周比の設定の一例を示す図。The figure which shows an example of setting of a division ratio. ランダムウォーク、量子ウォークの説明図。Explanatory drawing of random walk and quantum walk. 累積ジッターの説明図。Explanatory drawing of cumulative jitter. 分解能とジッターの関係についての説明図。Explanatory drawing about the relationship between resolution and jitter. 分解能とジッターの関係についての説明図。Explanatory drawing about the relationship between resolution and jitter. 電子機器の構成例。Configuration example of electronic equipment. 移動体の構成例。Configuration example of a moving body.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unreasonably limit the content of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as a means for solving the present invention. Not necessarily.

１．物理量測定装置
図１に本実施形態の物理量測定装置４００の基本的な構成例を示す。物理量測定装置４００は、発振子ＸＴＡＬ１（第１の発振子）と、発振子ＸＴＡＬ２（第２の発振子）と、集積回路装置１０を含む。また信号配線Ｌ１、Ｌ２、Ｌ３、Ｌ４や後述するパッケージなどを含むことできる。なお物理量測定装置４００は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。 1. 1. Physical quantity measuring device FIG. 1 shows a basic configuration example of the physical quantity measuring device 400 of the present embodiment. The physical quantity measuring device 400 includes an oscillator XTAL1 (first oscillator), an oscillator XTAL2 (second oscillator), and an integrated circuit device 10. Further, signal wirings L1, L2, L3, L4, packages described later, and the like can be included. The physical quantity measuring device 400 is not limited to the configuration shown in FIG. 1, and various modifications such as omitting some of these components or adding other components can be performed.

発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。 The oscillators XTAL1 and XTAL2 are, for example, piezoelectric vibrators. Specifically, the oscillators XTAL1 and XTAL2 are, for example, crystal oscillators. For example, it is a thick sliding vibration type crystal oscillator such as AT cut type and SC cut type. For example, the oscillators XTAL1 and XTAL2 may be simple package type (SPXO) oscillators, or vibration of an oven type (OCXO) having a constant temperature bath or a temperature compensation type (TCXO) not having a constant temperature bath. It may be a child. Further, as the oscillators XTAL1 and XTAL2, a SAW (Surface Acoustic Wave) resonator, a MEMS (Micro Electro Mechanical Systems) oscillator as a silicon oscillator, or the like may be adopted.

集積回路装置１０は、発振回路１０１、１０１と測定部５０を含む。また集積回路装置１０は端子Ｐ１、Ｐ２、Ｐ３、Ｐ４を含むことができる。なお集積回路装置１０は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。 The integrated circuit device 10 includes oscillation circuits 101 and 101 and a measuring unit 50. Further, the integrated circuit device 10 can include terminals P1, P2, P3, and P4. The integrated circuit device 10 is not limited to the configuration shown in FIG. 1, and various modifications such as omitting some of these components or adding other components can be performed.

発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１を発振させる。そしてクロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＫ１（第１のクロック信号）を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２を発振させる。そしてクロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＫ２（第２のクロック信号）を生成する。発振回路１０１、１０２は、発振用のバッファー回路や、キャパシター又は抵抗等の回路素子により構成される。発振回路１０１、１０２により生成されたクロック信号ＣＫ１、ＣＫ２は測定部５０（時間デジタル変換回路２０）に供給される。 The oscillation circuit 101 (first oscillation circuit) oscillates the oscillator XTAL1. Then, a clock signal CK1 (first clock signal) having a clock frequency f1 (first clock frequency) is generated. The oscillation circuit 102 (second oscillation circuit) oscillates the oscillator XTAL2. Then, a clock signal CK2 (second clock signal) having a clock frequency f2 (second clock frequency) is generated. The oscillation circuits 101 and 102 are composed of a buffer circuit for oscillation and circuit elements such as a capacitor or a resistor. The clock signals CK1 and CK2 generated by the oscillation circuits 101 and 102 are supplied to the measuring unit 50 (time digital conversion circuit 20).

測定部５０は、クロック信号ＣＫ１とクロック信号ＣＫ２を用いて時間をデジタル値に変換する時間デジタル変換回路２０を有する。測定部５０は、物理量を測定するための処理を行う。例えば測定部５０は、時間デジタル変換回路２０の時間デジタル変換により、物理量である時間を測定する処理を行う。或いは、時間デジタル変換回路２０による時間デジタル変換を利用して、他の物理量を測定するための処理を行ってもよい。 The measuring unit 50 has a time digital conversion circuit 20 that converts time into a digital value using the clock signal CK1 and the clock signal CK2. The measuring unit 50 performs a process for measuring a physical quantity. For example, the measuring unit 50 performs a process of measuring time, which is a physical quantity, by time digital conversion of the time digital conversion circuit 20. Alternatively, a process for measuring another physical quantity may be performed by utilizing the time digital conversion by the time digital conversion circuit 20.

測定部５０は、物理量に対応する検出信号の信号処理を行う処理回路６０を含む。例えば処理回路６０は、物理量に対応するアナログの検出信号に対するアナログ信号処理などを行う。具体的には処理回路６０は、検出信号の波形整形処理などを行う。処理回路６０は例えば波形整形処理等のアナログ信号処理を行うためのアナログ回路を含むことができる。物理量は、時間、距離、流量、流速及び周波数の少なくとも１つである。物理量は、速度、加速度、角速度又は角加速度等であってもよい。処理回路６０の詳細については後述する。 The measuring unit 50 includes a processing circuit 60 that performs signal processing of a detection signal corresponding to a physical quantity. For example, the processing circuit 60 performs analog signal processing on an analog detection signal corresponding to a physical quantity. Specifically, the processing circuit 60 performs waveform shaping processing of the detection signal and the like. The processing circuit 60 can include an analog circuit for performing analog signal processing such as waveform shaping processing. The physical quantity is at least one of time, distance, flow rate, flow velocity and frequency. The physical quantity may be velocity, acceleration, angular velocity, angular acceleration, or the like. Details of the processing circuit 60 will be described later.

時間デジタル変換回路２０は、発振子ＸＴＡＬ１を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、発振子ＸＴＡＬ２を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２が入力される。そしてクロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。クロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また時間デジタル変換回路２０は、デジタル値のフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値を出力してもよい。 In the time digital conversion circuit 20, the clock signal CK1 having a clock frequency f1 generated by using the oscillator XTAL1 and the clock signal CK2 having a clock frequency f2 generated by using the oscillator XTAL2 are input. Then, the clock signals CK1 and CK2 are used to convert the time into a digital value. The clock frequency f2 is a frequency different from the clock frequency f1, and is, for example, a frequency lower than the clock frequency f1. Further, the time digital conversion circuit 20 may perform digital value filtering processing (digital filtering processing, low-pass filtering processing) and output the digital value after the filtering processing.

なお図１では、２つの発振回路１０１、１０２を設け、時間デジタル変換回路２０が、これらの２つの発振回路１０１、１０２からの２つのクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行っているが、本実施形態はこれに限定されない。例えば３つ以上の発振回路を設けて、３つ以上のクロック信号を生成し、これらの３つ以上のクロック信号を用いて時間デジタル変換を行ってもよい。例えばクロック信号ＣＫ１、ＣＫ２に加えて、第３のクロック信号を用いて時間デジタル変換を行う。このようにすることで、時間デジタル変換の更なる高性能化（高精度化等）を図れるようになる。 In FIG. 1, two oscillation circuits 101 and 102 are provided, and the time digital conversion circuit 20 performs time digital conversion using two clock signals CK1 and CK2 from these two oscillation circuits 101 and 102. However, this embodiment is not limited to this. For example, three or more oscillation circuits may be provided to generate three or more clock signals, and time digital conversion may be performed using these three or more clock signals. For example, in addition to the clock signals CK1 and CK2, a third clock signal is used for time digital conversion. By doing so, it becomes possible to further improve the performance (high accuracy, etc.) of the time digital conversion.

図１に示すように本実施形態では、クロック信号ＣＫ１、ＣＫ２を、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成し、これらのクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行っているため、時間デジタル変換の高精度化等を図れる。特に、半導体素子である遅延素子を用いて時間デジタル変換を実現する前述の特許文献１〜３の従来手法に比べて、時間デジタル変換の精度を大幅に向上できるようになる。これにより、測定部５０による物理量の測定処理の精度向上も図れるようになる。 As shown in FIG. 1, in the present embodiment, the clock signals CK1 and CK2 are generated by using the oscillators XTAL1 and XTAL2, and the time digital conversion is performed by using these clock signals CK1 and CK2. Higher conversion accuracy can be achieved. In particular, the accuracy of time digital conversion can be significantly improved as compared with the conventional methods of Patent Documents 1 to 3 that realize time digital conversion using a delay element which is a semiconductor element. As a result, the accuracy of the physical quantity measurement process by the measuring unit 50 can be improved.

また前述の特許文献４の従来手法では、発振回路は水晶発振器側に設けられており、マイコン等の回路装置側には発振回路は設けられていない。このため、第１、第２の水晶発振器はフリーランの発振動作を行うだけであり、第１、第２の水晶発振器の発振動作を制御することはできない。そして、第１、第２の水晶発振器からの第１、第２のクロックパルスを所与の周波数関係や所与の位相関係にすることはできないため、回路処理や回路構成の複雑化を招いたり、回路処理の高性能化を十分に実現できないという問題がある。 Further, in the conventional method of Patent Document 4 described above, the oscillation circuit is provided on the crystal oscillator side, and the oscillation circuit is not provided on the circuit device side such as a microcomputer. Therefore, the first and second crystal oscillators only perform the free-run oscillation operation, and the oscillation operation of the first and second crystal oscillators cannot be controlled. Further, since the first and second clock pulses from the first and second crystal oscillators cannot have a given frequency relationship or a given phase relationship, the circuit processing and the circuit configuration may be complicated. However, there is a problem that high performance of circuit processing cannot be sufficiently realized.

これに対して本実施形態では、図１に示すように、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる発振回路１０１、１０２が集積回路装置１０に内蔵される。従って、発振回路１０１、１０２を制御したり、クロック信号ＣＫ１、ＣＫ２を所与の周波数関係や所与の位相関係にすることが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等を実現できるようになる。 On the other hand, in the present embodiment, as shown in FIG. 1, the oscillator circuits 101 and 102 that oscillate the oscillators XTAL1 and XTAL2 are built in the integrated circuit device 10. Therefore, it is possible to control the oscillation circuits 101 and 102 and to make the clock signals CK1 and CK2 have a given frequency relationship and a given phase relationship. As a result, it becomes possible to realize higher performance and simplification of the time digital conversion process.

図２は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。 FIG. 2 is an explanatory diagram of a time-digital conversion method using a clock frequency difference. At t0, the transition timings (phases) of the clock signals CK1 and CK2 match. After that, at t1, t2, t3 ..., The time difference TR (phase difference) between clocks, which is the time difference between the transition timings of the clock signals CK1 and CK2, becomes longer as Δt, 2Δt, and 3Δt. In FIG. 2, the time difference between clocks is represented by a pulse signal having a width of TR.

そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ちクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタルに変換する。例えば図２に示すようにノギスの原理を利用して時間をデジタル値に変換する。 Then, in the time digital conversion of the present embodiment, for example, a plurality of oscillators are used, and the time is converted into a digital value by using the clock frequency difference thereof. That is, when the clock frequencies of the clock signals CK1 and CK2 are f1 and f2, the time digital conversion circuit 20 converts the time to digital with a resolution corresponding to the frequency difference | f1-f2 | of the clock frequencies f1 and f2. For example, as shown in FIG. 2, the time is converted into a digital value by using the caliper principle.

このようにすれば、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。 In this way, the resolution of the time digital conversion can be set by using the frequency difference | f1-f2 | of the clock frequencies f1 and f2, and the accuracy of the time digital conversion and the performance such as the resolution can be improved. become.

具体的には本実施形態の時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。 Specifically, the resolution (time resolution) of the time digital conversion of the present embodiment can be expressed as Δt = | 1 / f1-1 / f2 | = | f1-f2 | / (f1 × f2). Then, the time digital conversion circuit 20 converts time into a digital value with a resolution Δt such that Δt = | 1 / f1-1 / f2 | = | f1-f2 | / (f1 × f2). The resolution is expressed as Δt = | f1-f2 | / (f1 × f2), and is a resolution corresponding to the frequency difference | f1-f2 |.

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。 In this way, the resolution of the time digital conversion can be set by setting the clock frequencies f1 and f2. For example, by reducing the frequency difference | f1-f2 | of the clock frequencies f1 and f2, the resolution Δt can be reduced and high-resolution time-digital conversion can be realized. Further, by setting the clock frequencies f1 and f2 to high frequencies, the resolution Δt can be reduced and high-resolution time-digital conversion can be realized. If the clock signals CK1 and CK2 having the clock frequencies f1 and f2 are generated by using the oscillators XTAL1 and XTAL2, the accuracy of the time digital conversion can be improved as compared with the case where the delay element of the semiconductor element is used.

特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２（第１、第２の発振子）として水晶振動子を用いている。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子を用いている。このように水晶振動子を用いてクロック信号ＣＫ１、ＣＫ２を生成すれば、クロック周波数ｆ１、ｆ２の高精度化を図れる。例えば製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化等を実現できる。 In particular, in this embodiment, a crystal oscillator is used as the oscillators XTAL1 and XTAL2 (first and second oscillators). For example, a thick sliding vibration type crystal oscillator such as an AT cut type or an SC cut type is used. If the clock signals CK1 and CK2 are generated by using the crystal oscillator in this way, the accuracy of the clock frequencies f1 and f2 can be improved. For example, fluctuations in clock frequencies f1 and f2 due to environmental fluctuations such as manufacturing variations and temperature fluctuations can be minimized. Therefore, the fluctuation of the resolution Δt = | f1-f2 | / (f1 × f2) can be minimized, and the time digital conversion can be further improved in performance.

図３、図４に本実施形態の物理量測定装置４００の具体的な構成例を示す。図３、図４に示すように物理量測定装置４００は、集積回路装置１０と、発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、ＸＴＡＬ２（第２の発振子、第２の振動片）と、集積回路装置１０及び発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含む。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。 3 and 4 show specific configuration examples of the physical quantity measuring device 400 of the present embodiment. As shown in FIGS. 3 and 4, the physical quantity measuring device 400 includes an integrated circuit device 10, an oscillator XTAL1 (first oscillator, first vibrating piece), and XTAL2 (second oscillator, second oscillator). The vibrating piece) and the package 410 containing the integrated circuit device 10 and the oscillators XTAL1 and XTAL2 are included. The package 410 is composed of, for example, a base portion 412 and a lid portion 414. The base portion 412 is, for example, a box-shaped member made of an insulating material such as ceramic, and the lid portion 414 is, for example, a flat plate-shaped member joined to the base portion 412. For example, the bottom surface of the base portion 412 is provided with an external connection terminal (external electrode) for connecting to an external device. The integrated circuit device 10, the oscillators XTAL1 and XTAL2 are housed in the internal space (cavity) formed by the base portion 412 and the lid portion 414. Then, by sealing with the lid portion 414, the integrated circuit device 10, the oscillators XTAL1 and XTAL2 are hermetically sealed in the package 410.

集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、集積回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。集積回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。 The integrated circuit device 10 and the oscillators XTAL1 and XTAL2 are mounted in the package 410. The terminals of the oscillators XTAL1 and XTAL2 and the terminals (pads) of the integrated circuit device 10 (IC) are electrically connected by the internal wiring of the package 410. The integrated circuit device 10 is provided with oscillator circuits 101 and 102 for oscillating the oscillators XTAL1 and XTAL2, and the clock signals CK1 and CK2 are generated by oscillating the oscillators XTAL1 and XTAL2 by these oscillator circuits 101 and 102. Is generated.

具体的には集積回路装置１０は端子Ｐ１〜Ｐ４（第１〜第４の端子。第１〜第４のパッド）を含む。端子Ｐ１〜Ｐ４は発振子接続用の端子（パッド）である。端子Ｐ１（第１の端子）は、発振子ＸＴＡＬ１の一端と発振回路１０１を接続するための端子である。端子Ｐ２（第２の端子）は、発振子ＸＴＡＬ１の他端と発振回路１０１を接続するための端子である。発振子ＸＴＡＬ１の一端、他端は、例えば発振子ＸＴＡＬ１の第１、第２の電極である。発振子ＸＴＡＬ１と発振回路１０１は、信号配線Ｌ１、Ｌ２により接続される。信号配線Ｌ１、Ｌ２は、例えば物理量測定装置４００のパッケージ４１０の内部配線（金属配線）である。これらの信号配線Ｌ１、Ｌ２は、発振子ＸＴＡＬ１の一端、他端（第１、第２の電極）と集積回路装置１０の端子Ｐ１、Ｐ２を接続する。 Specifically, the integrated circuit device 10 includes terminals P1 to P4 (first to fourth terminals; first to fourth pads). Terminals P1 to P4 are terminals (pads) for connecting an oscillator. The terminal P1 (first terminal) is a terminal for connecting one end of the oscillator XTAL1 and the oscillator circuit 101. The terminal P2 (second terminal) is a terminal for connecting the other end of the oscillator XTAL1 and the oscillator circuit 101. One end and the other end of the oscillator XTAL1 are, for example, the first and second electrodes of the oscillator XTAL1. The oscillator XTAL1 and the oscillator circuit 101 are connected by signal wirings L1 and L2. The signal wirings L1 and L2 are, for example, internal wirings (metal wirings) of the package 410 of the physical quantity measuring device 400. These signal wirings L1 and L2 connect one end and the other end (first and second electrodes) of the oscillator XTAL1 to terminals P1 and P2 of the integrated circuit device 10.

端子Ｐ３（第３の端子）は、発振子ＸＴＡＬ２の一端と発振回路１０２を接続するための端子である。端子Ｐ４（第４の端子）は、発振子ＸＴＡＬ２の他端と発振回路１０２を接続するための端子である。発振子ＸＴＡＬ２の一端、他端は、例えば発振子ＸＴＡＬ２の第１、第２の電極である。発振子ＸＴＡＬ２と発振回路１０２は、信号配線Ｌ３、Ｌ４により接続される。信号配線Ｌ３、Ｌ４は、例えば物理量測定装置４００のパッケージ４１０の内部配線（金属配線）である。これらの信号配線Ｌ３、Ｌ４は、発振子ＸＴＡＬ２の一端、他端（第１、第２の電極）と集積回路装置１０の端子Ｐ３、Ｐ４を接続する。 The terminal P3 (third terminal) is a terminal for connecting one end of the oscillator XTAL2 and the oscillator circuit 102. The terminal P4 (fourth terminal) is a terminal for connecting the other end of the oscillator XTAL2 and the oscillator circuit 102. One end and the other end of the oscillator XTAL2 are, for example, the first and second electrodes of the oscillator XTAL2. The oscillator XTAL2 and the oscillator circuit 102 are connected by signal wirings L3 and L4. The signal wirings L3 and L4 are, for example, internal wirings (metal wirings) of the package 410 of the physical quantity measuring device 400. These signal wirings L3 and L4 connect one end and the other end (first and second electrodes) of the oscillator XTAL2 to terminals P3 and P4 of the integrated circuit device 10.

このように本実施形態では、図３、図４に示すように、発振子ＸＴＡＬ１の一端（第１の電極）と端子Ｐ１、発振子ＸＴＡＬ１の他端（第２の電極）と端子Ｐ２、発振子ＸＴＡＬ２の一端（第１の電極）と端子Ｐ３、及び発振子ＸＴＡＬ２の他端（第２の電極）と端子Ｐ４は、発振子ＸＴＡＬ１、ＸＴＡＬ２及び集積回路装置１０が収容されるパッケージ４１０の内部配線である信号配線Ｌ１、Ｌ２、Ｌ３、Ｌ４により接続される。 As described above, in the present embodiment, as shown in FIGS. 3 and 4, one end (first electrode) and terminal P1 of the oscillator XTAL1 and the other end (second electrode) and terminal P2 of the oscillator XTAL1 are oscillated. One end (first electrode) and terminal P3 of the child XTAL2, and the other end (second electrode) and terminal P4 of the oscillator XTAL2 are inside the package 410 in which the oscillators XTAL1, XTAL2 and the integrated circuit device 10 are housed. It is connected by signal wirings L1, L2, L3, and L4, which are wirings.

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には集積回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。 Various modifications can be made to the configuration of the physical quantity measuring device 400. For example, the base portion 412 may have a flat plate shape, and the lid portion 414 may have a shape such that a recess is formed inside the lid portion 414. Further, various modifications can be made to the mounting form and wiring connection of the integrated circuit device 10, the oscillators XTAL1 and XTAL2 in the package 410. Further, the oscillators XTAL1 and XTAL2 do not have to be completely separated, and may be the first and second oscillation regions formed in one member. Further, the physical quantity measuring device 400 (package 410) may be provided with three or more oscillators. In this case, the integrated circuit device 10 may be provided with three or more oscillation circuits corresponding to the integrated circuit device 10.

以上のように本実施形態では、図１、図３、図４に示すように、発振子ＸＴＡＬ１、ＸＴＡＬ２に接続するための端子Ｐ１〜Ｐ４が集積回路装置１０に設けられている。このような端子Ｐ１〜Ｐ４を集積回路装置１０に設ければ、例えば後述の図２０、図２１の発振回路の端子（Ｐ１〜Ｐ４）のノード（ＮＢ１、ＮＢ２、ＮＸ１）に対して可変容量回路等の回路素子を接続して、発振周波数等を制御することが可能になる。これにより発振回路１０１、１０２の発振周波数を制御したり、クロック信号ＣＫ１、ＣＫ２を所与の周波数関係に設定することが可能になる。また端子Ｐ１〜Ｐ４を集積回路装置１０に設けることで、後述の図１７の同期化回路１１０を用いて発振ループＬＰ１、ＬＰ２を電気的に接続したり、図１９のＰＬＬ回路１２０により発振回路１０１の発振周波数を制御して、位相同期を実現することが可能になる。また本実施形態によれば発振回路１０１、１０２に共通する制御処理を、集積回路装置１０において実行することも可能になる。 As described above, in the present embodiment, as shown in FIGS. 1, 3 and 4, terminals P1 to P4 for connecting to the oscillators XTAL1 and XTAL2 are provided in the integrated circuit device 10. If such terminals P1 to P4 are provided in the integrated circuit device 10, for example, a variable capacitance circuit is provided for the nodes (NB1, NB2, NX1) of the terminals (P1 to P4) of the oscillation circuits of FIGS. 20 and 21 described later. It becomes possible to control the oscillation frequency and the like by connecting the circuit elements such as. This makes it possible to control the oscillation frequencies of the oscillation circuits 101 and 102 and set the clock signals CK1 and CK2 to a given frequency relationship. Further, by providing the terminals P1 to P4 in the integrated circuit device 10, the oscillation loops LP1 and LP2 can be electrically connected by using the synchronization circuit 110 of FIG. 17 described later, or the oscillation circuit 101 can be electrically connected by the PLL circuit 120 of FIG. It is possible to realize phase synchronization by controlling the oscillation frequency of. Further, according to the present embodiment, the control process common to the oscillation circuits 101 and 102 can be executed in the integrated circuit device 10.

また本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２と、集積回路装置１０の端子Ｐ１〜Ｐ４は、パッケージ４１０の内部配線である信号配線Ｌ１、Ｌ２、Ｌ３、Ｌ４により接続される。このようにすれば、パッケージ４１０に収納された発振子ＸＴＡＬ１、ＸＴＡＬ２と集積回路装置１０を、パッケージ４１０の内部配線である信号配線Ｌ１〜Ｌ４により接続して、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振動作や種々の制御処理を集積回路装置１０が実行できるようになる。 Further, in the present embodiment, the oscillators XTAL1 and XTAL2 and the terminals P1 to P4 of the integrated circuit device 10 are connected by signal wirings L1, L2, L3 and L4 which are internal wirings of the package 410. In this way, the oscillators XTAL1 and XTAL2 housed in the package 410 and the integrated circuit device 10 are connected by the signal wires L1 to L4, which are the internal wirings of the package 410, and the oscillators XTAL1 and XTAL2 can be oscillated. The integrated circuit device 10 can execute various control processes.

２．レイアウト配置例
図５、図６に本実施形態の物理量測定装置４００に組み込まれる集積回路装置１０の第１、第２のレイアウト配置例を示す。図５、図６は、集積回路装置１０のＩＣチップにおいて、トランジスターやパッシブ素子の回路素子により構成される回路ブロックの配置を示すものである。辺ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４は、集積回路装置１０のＩＣチップの辺である。図５、図６において辺ＳＤ１（第１の辺）から、辺ＳＤ１に対向する辺ＳＤ２（第２の辺）に向かう方向を方向ＤＲ１（第１の方向）とし、ＤＲ１の反対方向を方向ＤＲ２（第２の方向）としている。また辺ＳＤ１に交差する辺ＳＤ３（第３の辺）から、辺ＳＤ３に対向する辺ＳＤ４（第４の辺）に向かう方向を方向ＤＲ３（第３の方向）とし、ＤＲ３の反対方向を方向ＤＲ４（第４の方向）としている。 2. Layout Arrangement Examples FIGS. 5 and 6 show first and second layout arrangement examples of the integrated circuit device 10 incorporated in the physical quantity measuring device 400 of the present embodiment. 5 and 6 show the arrangement of circuit blocks composed of circuit elements such as transistors and passive elements in the IC chip of the integrated circuit device 10. The sides SD1, SD2, SD3, and SD4 are the sides of the IC chip of the integrated circuit device 10. In FIGS. 5 and 6, the direction from the side SD1 (first side) to the side SD2 (second side) facing the side SD1 is defined as the direction DR1 (first direction), and the direction opposite to the DR1 is the direction DR2. (Second direction). Further, the direction from the side SD3 (third side) intersecting the side SD1 toward the side SD4 (fourth side) facing the side SD3 is defined as the direction DR3 (third direction), and the direction opposite to the DR3 is the direction DR4. (Fourth direction).

図５では、発振回路１０１は、集積回路装置１０の辺ＳＤ１〜ＳＤ４（第１の辺〜第４の辺）のうちの辺ＳＤ１に沿った領域に配置される。例えば発振回路１０１の回路ブロックの辺（長辺）が、集積回路装置１０の辺ＳＤ１に平行（略平行）になるように発振回路１０１が配置される。一方、発振回路１０２は、辺ＳＤ１とは異なる辺である辺ＳＤ２に沿った領域に配置される。例えば発振回路１０２の回路ブロックの辺（長辺）が、集積回路装置１０の辺ＳＤ２に平行（略平行）になるように発振回路１０２が配置される。 In FIG. 5, the oscillation circuit 101 is arranged in a region along the side SD1 of the sides SD1 to SD4 (first side to fourth side) of the integrated circuit device 10. For example, the oscillation circuit 101 is arranged so that the side (long side) of the circuit block of the oscillation circuit 101 is parallel (substantially parallel) to the side SD1 of the integrated circuit device 10. On the other hand, the oscillation circuit 102 is arranged in a region along the side SD2 which is a side different from the side SD1. For example, the oscillation circuit 102 is arranged so that the side (long side) of the circuit block of the oscillation circuit 102 is parallel (substantially parallel) to the side SD2 of the integrated circuit device 10.

具体的には図５では、集積回路装置１０の辺ＳＤ１の方向ＤＲ１側に、発振子接続用の端子Ｐ１、Ｐ２（パッド）が配置される。例えば辺ＳＤ１に沿ったＩ／Ｏ領域（第１のＩ／Ｏ領域）に端子Ｐ１、Ｐ２が配置される。そして端子Ｐ１、Ｐ２の方向ＤＲ１側に発振回路１０１が配置される。そして端子Ｐ１、Ｐ２と発振回路１０１は信号線により接続される。 Specifically, in FIG. 5, terminals P1 and P2 (pads) for connecting oscillators are arranged on the side DR1 side of the side SD1 of the integrated circuit device 10. For example, terminals P1 and P2 are arranged in an I / O region (first I / O region) along the side SD1. Then, the oscillation circuit 101 is arranged on the DR1 side in the directions of the terminals P1 and P2. Then, the terminals P1 and P2 and the oscillation circuit 101 are connected by a signal line.

また集積回路装置１０の辺ＳＤ２の方向ＤＲ２側に、発振子接続用の端子Ｐ３、Ｐ４（パッド）が配置される。例えば辺ＳＤ２に沿ったＩ／Ｏ領域（第２のＩ／Ｏ領域）に端子Ｐ３、Ｐ４が配置される。そして端子Ｐ３、Ｐ４の方向ＤＲ２側に、発振回路１０２が配置される。そして端子Ｐ３、Ｐ４と発振回路１０２は信号線により接続される。 Further, terminals P3 and P4 (pads) for connecting oscillators are arranged on the DR2 side in the direction of side SD2 of the integrated circuit device 10. For example, terminals P3 and P4 are arranged in an I / O region (second I / O region) along the side SD2. Then, the oscillation circuit 102 is arranged on the direction DR2 side of the terminals P3 and P4. Then, the terminals P3 and P4 and the oscillation circuit 102 are connected by a signal line.

そして測定部５０は、例えば発振回路１０１と発振回路１０２の間に配置される。例えば発振回路１０１の方向ＤＲ１側に、測定部５０が配置され、測定部５０の方向ＤＲ１側に発振回路１０２が配置される。また集積回路装置１０の辺ＳＤ３に沿ったＩ／Ｏ領域（第３のＩ／Ｏ領域）には端子群ＰＧ１が配置され、辺ＳＤ４に沿ったＩ／Ｏ領域（第４のＩ／Ｏ領域）には端子群ＰＧ２が配置される。端子群ＰＧ１、ＰＧ２は信号線を介して測定部５０等の各回路ブロックに接続される。 The measuring unit 50 is arranged between the oscillation circuit 101 and the oscillation circuit 102, for example. For example, the measurement unit 50 is arranged on the direction DR1 side of the oscillation circuit 101, and the oscillation circuit 102 is arranged on the direction DR1 side of the measurement unit 50. Further, the terminal group PG1 is arranged in the I / O region (third I / O region) along the side SD3 of the integrated circuit device 10, and the I / O region (fourth I / O region) along the side SD4 is arranged. ) Is the terminal group PG2. The terminal groups PG1 and PG2 are connected to each circuit block such as the measuring unit 50 via a signal line.

図６では、発振回路１０１は、集積回路装置１０の辺ＳＤ１に沿った領域に配置される。一方、発振回路１０２は、辺ＳＤ１とは異なる辺である辺ＳＤ３に沿った領域に配置される。 In FIG. 6, the oscillation circuit 101 is arranged in a region along the side SD1 of the integrated circuit device 10. On the other hand, the oscillation circuit 102 is arranged in a region along the side SD3, which is a side different from the side SD1.

具体的には図６では、集積回路装置１０の辺ＳＤ１の方向ＤＲ１側に、端子Ｐ１、Ｐ２が配置される。そして端子Ｐ１、Ｐ２の方向ＤＲ１側に発振回路１０１が配置される。また辺ＳＤ３の方向ＤＲ３側に端子Ｐ３、Ｐ４が配置される。そして端子Ｐ３、Ｐ４の方向ＤＲ３側に発振回路１０２が配置される。そして測定部５０は、発振回路１０１の方向ＤＲ１側であって、発振回路１０２の方向ＤＲ３側に配置される。 Specifically, in FIG. 6, terminals P1 and P2 are arranged on the side DR1 side of the side SD1 of the integrated circuit device 10. Then, the oscillation circuit 101 is arranged on the DR1 side in the directions of the terminals P1 and P2. Further, terminals P3 and P4 are arranged on the DR3 side in the direction of the side SD3. Then, the oscillation circuit 102 is arranged on the DR3 side in the directions of the terminals P3 and P4. The measurement unit 50 is arranged on the direction DR1 side of the oscillation circuit 101 and on the direction DR3 side of the oscillation circuit 102.

このように図５、図６では、発振回路１０１と発振回路１０２とが、集積回路装置１０の異なった辺に配置される。従って、例えば発振回路１０１と発振回路１０２の間の距離を離したり、発振回路１０１の端子Ｐ１、Ｐ２と発振回路１０２の端子Ｐ３、Ｐ４との間の距離を離すことができる。特に図５に示すように、発振回路１０１、１０２を、対向する各辺に沿った領域に配置すれば、発振回路１０１と発振回路１０２の間の距離や、端子Ｐ１、Ｐ２と端子Ｐ３、Ｐ４の間の距離を、十分に離すことが可能になる。 As described above, in FIGS. 5 and 6, the oscillation circuit 101 and the oscillation circuit 102 are arranged on different sides of the integrated circuit device 10. Therefore, for example, the distance between the oscillation circuit 101 and the oscillation circuit 102 can be increased, or the distance between the terminals P1 and P2 of the oscillation circuit 101 and the terminals P3 and P4 of the oscillation circuit 102 can be separated. In particular, as shown in FIG. 5, if the oscillator circuits 101 and 102 are arranged in regions along the opposite sides, the distance between the oscillator circuit 101 and the oscillator circuit 102 and the distance between the terminals P1 and P2 and the terminals P3 and P4 The distance between them can be sufficiently separated.

このように、発振回路間の距離や、発振子接続用の端子間の距離が長くなるようにレイアウト配置すれば、例えば発振回路１０１、１０２の一方の発振回路で発生したノイズが他方の発振回路に伝達されてしまうのを抑制できるようになる。従って、当該ノイズが原因で時間デジタル変換の性能（変換変換精度等）が低下してしまうのを抑制できる。また発振回路１０１、１０２からのクロック信号ＣＫ１、ＣＫ２を測定部５０に出力する場合に、クロック信号ＣＫ１、ＣＫ２の信号線をショートパスで接続できるようになる。従って、クロック信号ＣＫ１、ＣＫ２の信号遅延量や両者の信号遅延差を小さくでき、ジッター等を低減できるようになるため、時間デジタル変換の変換性能の向上等を図れる。 In this way, if the layout is arranged so that the distance between the oscillator circuits and the distance between the terminals for connecting the oscillators are long, for example, the noise generated in one of the oscillator circuits 101 and 102 becomes the other oscillator circuit. It becomes possible to suppress the transmission to. Therefore, it is possible to prevent the performance of time-digital conversion (conversion conversion accuracy, etc.) from deteriorating due to the noise. Further, when the clock signals CK1 and CK2 from the oscillation circuits 101 and 102 are output to the measuring unit 50, the signal lines of the clock signals CK1 and CK2 can be connected by a short path. Therefore, the signal delay amount of the clock signals CK1 and CK2 and the signal delay difference between the two can be reduced, and the jitter and the like can be reduced, so that the conversion performance of the time digital conversion can be improved.

なお集積回路装置１０のレイアウト配置は図５、図６に示す配置には限定されず、種々の変形実施が可能である。例えば測定部５０以外の回路ブロックを集積回路装置１０に配置するようにしてもよい。また発振回路１０１、１０２を集積回路装置１０の同じ辺に沿った領域に配置するような変形実施も可能である。 The layout arrangement of the integrated circuit device 10 is not limited to the arrangement shown in FIGS. 5 and 6, and various modifications can be performed. For example, a circuit block other than the measuring unit 50 may be arranged in the integrated circuit device 10. Further, it is possible to carry out the modification such that the oscillation circuits 101 and 102 are arranged in the region along the same side of the integrated circuit device 10.

３．第１の構成例
図７に本実施形態の物理量測定装置４００の第１の構成例を示す。図７では測定部５０の時間デジタル変換回路２０が、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。なお以下では、信号ＳＴＡ、ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。 3. 3. First Configuration Example FIG. 7 shows a first configuration example of the physical quantity measuring device 400 of the present embodiment. In FIG. 7, the time digital conversion circuit 20 of the measuring unit 50 converts the time difference between the transition timings of the signal STA (first signal, for example, start signal) and the signal STP (second signal, for example, stop signal) into a digital value DQ. do. The time difference between the transition timings of the signal STA and the signal STP is the time difference between the edges of the signal STA and the signal STP (for example, between the rising edge or the falling edge). In the following, the case where the method of the present embodiment is applied to the time digital conversion for converting the time difference between the transition timings of the signals STA and STP (first and second signals) into a digital value will be mainly described. The embodiment is not limited to this. For example, the method of the present embodiment may be applied to time digital conversion for measuring an absolute time or the like.

具体的には時間デジタル変換回路２０は、発振回路１０１、１０２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求める。例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。具体的には時間デジタル変換回路２０は、パルス信号の信号ＳＴＡを生成する。 Specifically, the time digital conversion circuit 20 uses the clock signals CK1 and CK2 generated by the oscillation circuits 101 and 102 to obtain the digital value DQ corresponding to the time difference between the transition timings of the signal STA and the signal STP. For example, the phase synchronization of the clock signals CK1 and CK2 is performed, and after the timing of the phase synchronization, the time digital conversion circuit 20 shifts the signal level of the signal STA using the clock signal CK1. For example, the signal level of the signal STA is changed from the first voltage level (for example, L level) to the second voltage level (for example, H level). Specifically, the time digital conversion circuit 20 generates a signal STA of a pulse signal.

そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。例えば位相比較により、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断して、デジタル値ＤＱを求める。位相の前後関係が入れ替わるタイミングは、信号ＳＴＰとクロック信号ＣＫ２の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。或いは、クロック信号ＣＫ１に基づく第１のカウント値とクロック信号ＣＫ２に基づく第２のカウント値を用いて、位相比較のための比較処理を実現してもよい。 Then, the time digital conversion circuit 20 obtains a digital value DQ corresponding to the time difference by performing a phase comparison between the signal STP whose signal level changes in response to the signal STA and the clock signal CK2. For example, by phase comparison, the timing at which the front-back relationship between the phases of the signal STP and the clock signal CK2 is exchanged is determined, and the digital value DQ is obtained. The timing at which the front-back relations of the phases are switched is such that one signal of the signal STP and the clock signal CK2 is out of phase with the other signal, and one signal is ahead of the other signal. It is the timing to switch to the state of being. The phase comparison between the signal STP and the clock signal CK2 can be realized, for example, by sampling the other signal based on one signal of the signal STP and the clock signal CK2. Alternatively, the comparison process for phase comparison may be realized by using the first count value based on the clock signal CK1 and the second count value based on the clock signal CK2.

このように図７では、クロック信号ＣＫ１に基づき信号ＳＴＡが生成され、生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較が行われて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱが求められる。このようにすれば、時間デジタル変換に用いられる第１の信号を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。 As described above, in FIG. 7, a signal STA is generated based on the clock signal CK1, and a phase comparison is performed between the signal STP whose signal level changes in response to the generated signal STA and the clock signal CK2, and the signal STA is performed. And the digital value DQ corresponding to the time difference of the transition timing of the signal STP is obtained. In this way, it becomes possible to realize high-performance (high-precision, high-resolution) time-digital conversion while spontaneously generating the first signal used for the time-digital conversion.

また測定部５０は、物理量に対応する検出信号の信号処理を行う処理回路６０を含んでおり、この処理回路６０は、例えば検出信号の波形整形処理を行う。 Further, the measuring unit 50 includes a processing circuit 60 that performs signal processing of the detection signal corresponding to the physical quantity, and this processing circuit 60 performs, for example, waveform shaping processing of the detection signal.

具体的には図７の物理量測定装置４００は、対象物に対して光を照射する発光部７０と、対象物からの光を受光する受光部７２を含む。そしてアナログフロントエンド回路（ＡＦＥ）である処理回路６０は、時間デジタル変換回路２０より生成された信号ＳＴＡを受けて、駆動信号ＳＰＬを発光部７０に出力する。例えば処理回路６０は、発光部７０の駆動用のパルス信号生成回路を有しており、パルス信号である駆動信号ＳＰＬを発光部７０に出力する。発光部７０は、例えばレーザーデバイスやＬＥＤなどにより実現され、駆動信号ＳＰＬに基づいて、対象物に対して光（レーザー光等）を出射する。 Specifically, the physical quantity measuring device 400 of FIG. 7 includes a light emitting unit 70 that irradiates an object with light, and a light receiving unit 72 that receives light from the object. Then, the processing circuit 60, which is an analog front-end circuit (AFE), receives the signal STA generated by the time-digital conversion circuit 20 and outputs the drive signal SPL to the light emitting unit 70. For example, the processing circuit 60 has a pulse signal generation circuit for driving the light emitting unit 70, and outputs a drive signal SPL, which is a pulse signal, to the light emitting unit 70. The light emitting unit 70 is realized by, for example, a laser device or an LED, and emits light (laser light or the like) to an object based on the drive signal SPL.

受光部７２は、対象物からの光を受光する。例えば発光部７０が出射した光の反射光を受光する。そして、例えばアナログの検出信号ＳＤＴを処理回路６０に出力する。処理回路６０は、この検出信号ＳＤＴに対して波形整形処理等の信号処理を行う。そして信号処理後の信号ＳＴＰを時間デジタル変換回路２０に出力する。 The light receiving unit 72 receives light from the object. For example, the light emitting unit 70 receives the reflected light of the emitted light. Then, for example, an analog detection signal SDT is output to the processing circuit 60. The processing circuit 60 performs signal processing such as waveform shaping processing on the detection signal SDT. Then, the signal STP after signal processing is output to the time digital conversion circuit 20.

なお図７の発光部７０、受光部７２の代わりに、対象物に対して音波を送信する音波送信部と、対象物からの音波を受信する音波受信部を、物理量測定装置４００に設けてもよい。この場合には音波送信部は、処理回路６０からの駆動信号ＳＰＬに基づいて、音波（超音波等）を対象物に対して送信する。そして音波受信部が、対象物からの音波（超音波エコー等）を受信して、例えばアナログの検出信号ＳＤＴを処理回路６０に出力する。処理回路６０は検出信号ＳＤＴの波形整形処理等の信号処理を行い、信号処理後の信号ＳＴＰを時間デジタル変換回路２０に出力する。 Instead of the light emitting unit 70 and the light receiving unit 72 in FIG. 7, a sound wave transmitting unit that transmits sound waves to the object and a sound wave receiving unit that receives sound waves from the object may be provided in the physical quantity measuring device 400. good. In this case, the sound wave transmission unit transmits sound waves (ultrasonic waves or the like) to the object based on the drive signal SPL from the processing circuit 60. Then, the sound wave receiving unit receives the sound wave (ultrasonic echo or the like) from the object and outputs, for example, an analog detection signal SDT to the processing circuit 60. The processing circuit 60 performs signal processing such as waveform shaping processing of the detection signal SDT, and outputs the signal STP after the signal processing to the time digital conversion circuit 20.

図８は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図８では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。 FIG. 8 is a diagram showing the relationship between the signal STA (first signal, start signal) and the signal STP (second signal, stop signal). The time digital conversion circuit 20 of the present embodiment converts the time difference TDF of the transition timing between the signal STA and the signal STP into a digital value. In FIG. 8, the TDF has a time difference between the rising transition timings of the signal STA and the signal STP (between the rising edges), but between the falling transition timings of the signal STA and the signal STP (between the falling edges). It may be a time difference of.

図９は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば図７の発光部７０は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。具体的には発光部７０は、例えば信号ＳＴＡに基づく駆動信号ＳＰＬを用いて照射光を対象物に出射する。そして受光部７２が、対象物から反射光等を受光することで、信号ＳＴＰが生成される。具体的には、反射光を受光した受光部７２が、受光信号である検出信号ＳＤＴを処理回路６０に出力し、処理回路６０が、検出信号ＳＤＴを波形整形することで生成された信号ＳＴＰを、時間デジタル変換回路２０に出力する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。 FIG. 9 is a diagram showing an example of physical quantity measurement using signals STA and STP. For example, the light emitting unit 70 of FIG. 7 emits irradiation light (for example, laser light) to an object (for example, an object around a car) using a signal STA. Specifically, the light emitting unit 70 emits irradiation light to an object by using, for example, a drive signal SPL based on the signal STA. Then, the light receiving unit 72 receives the reflected light or the like from the object, so that the signal STP is generated. Specifically, the light receiving unit 72 that receives the reflected light outputs the detection signal SDT that is the light receiving signal to the processing circuit 60, and the processing circuit 60 outputs the signal STP generated by waveform-shaping the detection signal SDT. , Output to the time digital conversion circuit 20. In this way, by converting the time difference TDF between the transition timings of the signal STA and the signal STP into a digital value, the distance to the object can be measured as a physical quantity, for example, by the time of flight (TOF) method. It can be used for automatic operation of.

或いは物理量測定装置４００に音波送信部を設け、音波送信部が、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信してもよい。具体的には音波送信部は、例えば信号ＳＴＡに基づく駆動信号ＳＰＬを用いて音波を対象物に出射する。そして音波受信部が、対象物からの受信音波を受信することで、信号ＳＴＰが生成される。具体的には、音波を受信した音波受信部が、受信信号である検出信号ＳＤＴを処理回路６０に出力し、処理回路６０が、検出信号ＳＤＴを波形整形することで生成された信号ＳＴＰを、時間デジタル変換回路２０に出力する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。 Alternatively, the physical quantity measuring device 400 may be provided with a sound wave transmitting unit, and the sound wave transmitting unit may transmit a transmitted sound wave (for example, ultrasonic wave) to an object (for example, a living body) using a signal STA. Specifically, the sound wave transmitting unit emits sound waves to an object by using, for example, a drive signal SPL based on the signal STA. Then, the sound wave receiving unit receives the received sound wave from the object, so that the signal STP is generated. Specifically, the sound wave receiving unit that has received the sound wave outputs the detection signal SDT, which is the received signal, to the processing circuit 60, and the processing circuit 60 outputs the signal STP generated by waveform-shaping the detection signal SDT. Output to the time digital conversion circuit 20. By doing so, by converting the time difference TDF of the transition timing between the signal STA and the signal STP into a digital value, the distance to the object and the like can be measured, and the biological information can be measured by ultrasonic waves.

なお図８、図９において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。 Note that in FIGS. 8 and 9, the time from the transmission of the transmission data to the reception of the received data may be measured by transmitting the transmission data by the signal STA and using the signal STP by receiving the reception data. .. The physical quantity measured by the physical quantity measuring device of the present embodiment is not limited to time and distance, and various physical quantities such as flow rate, flow velocity, frequency, velocity, acceleration, angular velocity, and angular acceleration can be considered.

このように本実施形態では、処理回路６０が、物理量に対応する検出信号の信号処理を行う。例えば時間、距離、流量、流速及び周波数の少なくとも１つである物理量に対応する検出信号（ＳＤＴ）が、処理回路６０に入力され、処理回路６０が検出信号に対する信号処理を行う。このようにすることで、検出信号に対して適切な信号処理を行うことで得られた信号を用いて、時間等の物理量の測定処理を行うことが可能になり、適切な物理量の測定処理を実現できるようになる。例えば図７では処理回路６０が、検出信号ＳＤＴに対して波形整形処理を行っている。このようにすれば、例えばアナログ信号である検出信号ＳＤＴの波形が鈍っている場合等においても、波形整形処理により適切に波形整形された信号ＳＴＰを用いて、時間等の物理量の測定処理を行うことが可能になる。 As described above, in the present embodiment, the processing circuit 60 performs signal processing of the detection signal corresponding to the physical quantity. For example, a detection signal (SDT) corresponding to a physical quantity which is at least one of time, distance, flow rate, flow velocity, and frequency is input to the processing circuit 60, and the processing circuit 60 performs signal processing on the detection signal. By doing so, it becomes possible to perform the measurement processing of the physical quantity such as time by using the signal obtained by performing the appropriate signal processing on the detection signal, and the measurement processing of the appropriate physical quantity can be performed. It will be possible. For example, in FIG. 7, the processing circuit 60 performs waveform shaping processing on the detection signal SDT. By doing so, for example, even when the waveform of the detection signal SDT which is an analog signal is dull, the physical quantity such as time is measured by using the signal STP whose waveform is appropriately shaped by the waveform shaping process. Will be possible.

また図７では、物理量測定装置４００に発光部７０（又は音波送信部）、受光部７２（又は音波受信部）が設けられている。このようにすれば、例えば発光部７０が対象物に光（音波）を出射（送信）し、対象物からの光（音波）を受光部７２が受光（受信）することで、時間デジタル変換回路２０を用いて距離等の物理量についても測定できるようになる。そして本実施形態では時間デジタル変換回路２０が高精度で時間をデジタル値に変換できるため、物理量測定の高精度化も図れるようになる。 Further, in FIG. 7, the physical quantity measuring device 400 is provided with a light emitting unit 70 (or sound wave transmitting unit) and a light receiving unit 72 (or sound wave receiving unit). In this way, for example, the light emitting unit 70 emits (transmits) light (sound wave) to the object, and the light receiving unit 72 receives (receives) the light (sound wave) from the object, so that the time digital conversion circuit 20 can be used to measure physical quantities such as distance. Further, in the present embodiment, since the time digital conversion circuit 20 can convert the time into a digital value with high accuracy, the accuracy of physical quantity measurement can be improved.

４．第２の構成例
図１０に本実施形態の物理量測定装置４００の第２の構成例を示す。図１０の第２の構成例では、図１の構成に対して制御部１５０が更に設けられている。この制御部１５０は発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えば発振回路１０１、１０２の両方の発振回路の制御を行ったり、一方の発振回路の制御を行う。 4. Second Configuration Example FIG. 10 shows a second configuration example of the physical quantity measuring device 400 of the present embodiment. In the second configuration example of FIG. 10, a control unit 150 is further provided with respect to the configuration of FIG. The control unit 150 controls at least one of the oscillation circuits 101 and 102. For example, both oscillator circuits 101 and 102 are controlled, or one oscillator circuit is controlled.

例えば前述の特許文献４の従来手法では、第１、第２の水晶発振器は、何ら制御されることなくフリーランで動作していた。これに対して図１０では、制御部１５０が、発振回路１０１、１０２の少なくとも一方の発振回路の動作や設定を制御する。例えば制御部１５０は、少なくとも一方の発振回路の発振動作等の回路動作を制御したり、発振周波数や位相等の回路定数の設定を制御する。このようにすることで、制御部１５０の制御により、例えばクロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することが可能になる。これにより、時間デジタル変換の処理の高性能化や簡素化等の実現が可能になる。 For example, in the conventional method of Patent Document 4 described above, the first and second crystal oscillators operate in a free run without any control. On the other hand, in FIG. 10, the control unit 150 controls the operation and setting of at least one of the oscillation circuits 101 and 102. For example, the control unit 150 controls circuit operations such as oscillation operation of at least one oscillation circuit, and controls setting of circuit constants such as oscillation frequency and phase. By doing so, by controlling the control unit 150, for example, the frequency relationship and phase relationship of the clock signals CK1 and CK2 can be set to an appropriate frequency relationship and phase relationship for time digital conversion. This makes it possible to realize higher performance and simplification of the time digital conversion process.

具体的には制御部１５０は、発振回路１０１、１０２の少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御する。例えば図１１では制御部１５０は、少なくとも一方の発振回路の発振信号ＯＳ（後述するＯＳ１、ＯＳ２）の発振周波数をｆｏｓからｆｏｓ’に変化させる制御を行っている。例えば制御部１５０は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振周波数を変化させる制御を行う。一例としては、後述の図１９のようにクロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の発振周波数を制御する。 Specifically, the control unit 150 controls at least one of the oscillation frequency and the phase of the oscillation signal of at least one of the oscillation circuits 101 and 102. For example, in FIG. 11, the control unit 150 controls to change the oscillation frequency of the oscillation signal OS (OS1, OS2 described later) of at least one oscillation circuit from fos to fos'. For example, the control unit 150 controls to change the oscillation frequency so that the clock signals CK1 and CK2 have a given frequency relationship. As an example, the oscillation frequency of at least one oscillation circuit is controlled so that the clock signals CK1 and CK2 are phase-locked at the phase-locked loop as shown in FIG. 19 described later.

また図１２では制御部１５０は、少なくとも一方の発振回路の発振信号ＯＳの位相をＰＨに示すように変化させる制御を行っている。例えば制御部１５０は、クロック信号ＣＫ１、ＣＫ２が所与の位相関係になるように位相を変化させる制御を行う。一例としては、後述の図１７のように、クロック信号ＣＫ１、ＣＫ２が位相同期タイミングで位相同期するように、少なくとも一方の発振回路の位相を制御する。 Further, in FIG. 12, the control unit 150 controls to change the phase of the oscillation signal OS of at least one oscillation circuit as shown in PH. For example, the control unit 150 controls to change the phase so that the clock signals CK1 and CK2 have a given phase relationship. As an example, as shown in FIG. 17 described later, the phase of at least one oscillation circuit is controlled so that the clock signals CK1 and CK2 are phase-locked at the phase-locked loop timing.

このように制御部１５０により発振信号の発振周波数や位相を制御すれば、例えばクロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係を、時間デジタル変換に適切な周波数関係や位相関係に設定することなどが可能になる。従って、適切な周波数関係や位相関係に設定されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を実現できるようになるため、時間デジタル変換の処理の高性能化や簡素化等を実現できる。 If the oscillation frequency and phase of the oscillation signal are controlled by the control unit 150 in this way, for example, the frequency relationship and phase relationship of the clock signals CK1 and CK2 can be set to an appropriate frequency relationship and phase relationship for time-digital conversion. It will be possible. Therefore, since the time digital conversion can be realized by using the clock signals CK1 and CK2 set to have an appropriate frequency relationship and phase relationship, it is possible to realize high performance and simplification of the time digital conversion process.

なお発振信号の発振周波数の制御は、例えば発振回路に設けられた可変容量回路の容量値を制御することにより実現できる。また発振信号の位相の制御は、後述する同期化回路１１０により発振ループを位相同期タイミングで接続することなどにより実現できる。 The oscillation frequency of the oscillation signal can be controlled, for example, by controlling the capacitance value of the variable capacitance circuit provided in the oscillation circuit. Further, the phase control of the oscillation signal can be realized by connecting the oscillation loops at the phase synchronization timing by the synchronization circuit 110 described later.

また制御部１５０は、クロック信号ＣＫ１とクロック信号ＣＫ２とが所与の周波数関係又は所与の位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えば時間デジタル変換に適切な周波数関係や位相関係になるように少なくとも一方の発振回路を制御する。一例としては、クロック信号ＣＫ１、ＣＫ２の周波数差や位相差が所定の周波数差、位相差になるように少なくとも一方の発振回路を制御する。或いは位相同期タイミングでクロック信号ＣＫ１、ＣＫ２が位相同期するように少なくとも一方の発振回路を制御する。例えば位相同期タイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致（略一致）するように少なくとも一方の発振回路を制御する。 Further, the control unit 150 controls at least one of the oscillation circuits 101 and 102 so that the clock signal CK1 and the clock signal CK2 have a given frequency relationship or a given phase relationship. For example, at least one oscillator circuit is controlled so as to have an appropriate frequency relationship and phase relationship for time-digital conversion. As an example, at least one oscillation circuit is controlled so that the frequency difference and phase difference of the clock signals CK1 and CK2 become a predetermined frequency difference and phase difference. Alternatively, at least one oscillation circuit is controlled so that the clock signals CK1 and CK2 are phase-locked at the phase-locked loop timing. For example, at least one oscillation circuit is controlled so that the transition timings of the clock signals CK1 and CK2 match (substantially match) at the phase synchronization timing.

クロック信号ＣＫ１、ＣＫ２の周波数関係は、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２の周波数差の関係、周波数比の関係、クロック周波数で表される所定の関係式、又は周波数の大小関係などである。クロック信号ＣＫ１、ＣＫ２の位相関係は、クロック信号ＣＫ１、ＣＫ２の位相差の関係又は位相の前後関係などである。例えば制御部１５０は、製造ばらつきや、温度変動などの環境変動があった場合にも、クロック信号ＣＫ１、ＣＫ２の周波数関係（周波数差、大小関係又は周波数比等）や位相関係（位相差又は位相の前後関係等）が所与の関係に保たれるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすることで、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が適切な状態で、時間デジタル変換を実現できるようになり、時間デジタル変換の処理の高性能化や簡素化等を図れるようになる。 The frequency relationship between the clock signals CK1 and CK2 is based on the frequency difference between the clock frequencies f1 and f2 of the clock signals CK1 and CK2, the frequency ratio, the predetermined relational expression represented by the clock frequency, the magnitude relation of the frequencies, and the like. be. The phase relationship between the clock signals CK1 and CK2 is a phase difference relationship between the clock signals CK1 and CK2, a phase front-to-back relationship, and the like. For example, the control unit 150 has a frequency relationship (frequency difference, magnitude relationship, frequency ratio, etc.) and a phase relationship (phase difference or phase) of the clock signals CK1 and CK2 even when there are environmental fluctuations such as manufacturing variations and temperature fluctuations. At least one of the oscillator circuits 101 and 102 is controlled so that the context of the oscillator circuits 101 and 102 is maintained in a given relationship. By doing so, it becomes possible to realize time digital conversion in a state where the frequency relationship and phase relationship of the clock signals CK1 and CK2 are appropriate, and it is possible to improve the performance and simplify the process of time digital conversion. become.

具体的には制御部１５０は、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、Ｎ／ｆ１＝Ｍ／ｆ２となるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。このようにすれば、クロック信号ＣＫ１、ＣＫ２を適切な周波数関係にして時間デジタル変換を実現できるようになる。 Specifically, the control unit 150 sets at least one of the oscillation circuits 101 and 102 so that N / f1 = M / f2 when the clock frequencies of the clock signals CK1 and CK2 are f1 and f2. Control. In this way, time digital conversion can be realized by making the clock signals CK1 and CK2 have an appropriate frequency relationship.

図１３は、本実施形態の時間デジタル変換を説明する信号波形図である。図１３では位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、図２で説明したように、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差が、Δｔ、２Δｔ、３Δｔ・・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。 FIG. 13 is a signal waveform diagram illustrating the time digital conversion of the present embodiment. In FIG. 13, in the phase synchronization timing TMA, the phase synchronization of the clock signals CK1 and CK2 is performed, and the transition timings of the clock signals CK1 and CK2 are the same. After that, as described with reference to FIG. 2, the time difference between the transition timings of the clock signals CK1 and CK2 increases by Δt for each clock cycle (CCT), such as Δt, 2Δt, 3Δt, and so on. Then, in the next phase synchronization timing TMB, the phase synchronization of the clock signals CK1 and CK2 is performed, and the transition timings of the clock signals CK1 and CK2 match.

図１３に示すように位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の異なる整数である。例えば図１３ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。 As shown in FIG. 13, the length of the period TAB between the phase synchronization timing TMA and the TMB is a length corresponding to the number of N clocks of the clock signal CK1. The length of the period TAB is a length corresponding to the number of M clocks of the clock signal CK2. Here, N and M are two or more different integers. For example, in FIG. 13, N = 17, M = 16, and NM = 1.

例えば期間ＴＡＢの長さを同じ記号のＴＡＢで表した場合に、図１３ではＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２となっている。即ち、クロック周波数ｆ１、ｆ２の間には、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つ。例えばクロック周波数ｆ２をｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。制御部１５０は、このようなＮ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。 For example, when the length of the period TAB is represented by the TAB of the same symbol, TAB = N / f1 = M / f2 in FIG. That is, the relationship of N / f1 = M / f2 is established between the clock frequencies f1 and f2. For example, if the clock frequency f2 is set to f2 = 16 MHz and N = 17 and M = 16, then f1 = 17 MHz and the relational expression of N / f1 = M / f2 is established. The control unit 150 controls at least one of the oscillation circuits 101 and 102 so that such a relationship of N / f1 = M / f2 is established.

このようにすれば図１３に示すように、位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行くようになる。即ち、クロックサイクル毎にΔｔずつ増えて行くクロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲを作り出すことができる。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。 In this way, as shown in FIG. 13, after the transition timings of the clock signals CK1 and CK2 match in the phase synchronization timing TMA, the time difference TR between the clocks of the clock signals CK1 and CK2 becomes Δt, 2Δt, 3Δt ... And so on, it will increase by Δt. That is, it is possible to create an inter-clock time difference TR of the clock signals CK1 and CK2 that increase by Δt for each clock cycle. Then, in the next phase synchronization timing TMB, the transition timings of the clock signals CK1 and CK2 match, and the time difference TR between clocks becomes 0. After that, the time difference TR between clocks increases by Δt for each clock cycle.

このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、後述する時間デジタル変換（第１の方式、第２の方式、繰り返し手法、更新手法、バイナリー手法）の処理を実現できるようになる。即ち、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、このような分解能Δｔでの時間デジタル変換の処理において、図１３に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れるようになる。 In this way, by creating a time difference TR between clocks that becomes 0 at the phase synchronization timing and then increases by Δt (resolution), the time digital conversion (first method, second method, repetition method, which will be described later). It will be possible to realize the processing of the update method and binary method). That is, time digital conversion that converts time into a digital value with a resolution Δt can be realized. Then, in the time digital conversion process with such a resolution Δt, as shown in FIG. 13, the time difference TR between clocks at each clock cycle (CCT) within the period TAB can be uniquely specified, so that the time digital conversion can be performed. Processing and circuit configuration can be simplified. Further, by matching (substantially matching) the transition timings of the clock signals CK1 and CK2 in the phase synchronization timing TMA and TMB, the accuracy of time digital conversion can be improved.

例えば本実施形態の比較例の手法として、制御部１５０による少なくとも一方の発振回路の制御を行うことなく、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立つように設計上のクロック周波数を設定する手法が考えられる。例えば前述の特許文献４の従来手法において第１、第２の水晶発振器の設計上のクロック周波数の関係として、Ｎ／ｆ１＝Ｍ／ｆ２の関係を成り立たせる手法である。 For example, as a method of the comparative example of the present embodiment, there is a method of setting the design clock frequency so that the relationship of N / f1 = M / f2 is established without controlling at least one oscillation circuit by the control unit 150. Conceivable. For example, in the conventional method of Patent Document 4 described above, the relationship of N / f1 = M / f2 is established as the relationship of the clock frequencies in the design of the first and second crystal oscillators.

しかしながら、第１、第２の水晶発振器によるクロック周波数は、製造ばらつきや温度変動等の環境変動が原因で変動する。従って、設計上においてＮ／ｆ１＝Ｍ／ｆ２の関係を成り立たせたとしても、実際の製品ではＮ／ｆ１＝Ｍ／ｆ２の関係は成り立たなくなる。このため、遷移タイミングにズレ等が生じるため、時間デジタル変換の変換精度が低下してしまう。 However, the clock frequency of the first and second crystal oscillators fluctuates due to environmental fluctuations such as manufacturing variations and temperature fluctuations. Therefore, even if the relationship of N / f1 = M / f2 is established in the design, the relationship of N / f1 = M / f2 is not established in the actual product. For this reason, the transition timing is deviated, and the conversion accuracy of the time-digital conversion is lowered.

これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、制御部１５０が、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路を制御する。例えばＮ／ｆ１＝Ｍ／ｆ２が成り立つように、少なくとも一方の発振回路を制御する。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。 On the other hand, in the present embodiment, even when the clock frequency fluctuates due to manufacturing variation or environmental variation, the control unit 150 causes the clock signals CK1 and CK2 to have a given frequency relationship or phase relationship. In addition, at least one of the oscillation circuits 101 and 102 is controlled. For example, at least one oscillation circuit is controlled so that N / f1 = M / f2 holds. As a result, the frequency relationship and phase relationship of the clock signals CK1 and CK2 are adjusted so as to compensate for fluctuations caused by manufacturing variations and environmental fluctuations. Therefore, even when there is such a fluctuation, it is possible to realize an appropriate time digital conversion. Further, it is possible to prevent a decrease in conversion error due to a deviation in the transition timing of the clock signals CK1 and CK2 in the phase synchronization timing TMA and TMB, and it is possible to improve the performance of the time digital conversion.

このように本実施形態では、制御部１５０が、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路を制御する。また図２で説明したように、本実施形態の時間デジタル変換の分解能Δｔは、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表すことができる。従って、これらの２つの関係式から、下式（１）が成り立つようになる。 As described above, in the present embodiment, the control unit 150 controls the oscillation circuit so that the relational expression of N / f1 = M / f2 holds. Further, as described with reference to FIG. 2, the resolution Δt of the time digital conversion of the present embodiment can be expressed by the relational expression of Δt = | f1-f2 | / (f1 × f2). Therefore, the following equation (1) holds from these two relational expressions.

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （１）
このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。 Δt = | NM | / (N × f2) = | NM | / (M × f1) (1)
In this way, the clock signals CK1 and CK2 can be generated by setting N, M and the like according to the resolution Δt required for the time digital conversion.

例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求されたとする。そしてクロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。 For example, suppose that a resolution of Δt = 2ns (nanosecond) is required as the resolution of time digital conversion. Then, it is assumed that the clock frequency of the clock signal CK2 is f2 = 100 MHz. In this case, by setting N = 5 and M = 4 in the above equation (1), time digital conversion with a resolution of Δt = | 5-4 | / (5 × f2) = 2ns can be realized. At this time, from the relational expression of N / f1 = M / f2, the clock frequency of the clock signal CK1 becomes f1 = (N / M) × f2 = 125 MHz.

また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求されたとする。そしてクロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（１）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できるようになる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。 Further, it is assumed that a resolution of Δt = 1 ps (picosecond) is required as the resolution of the time digital conversion. Then, it is assumed that the clock frequency of the clock signal CK2 is f2 = 122.865 MHz. In this case, by setting N = 8139 and M = 8138 in the above equation (1), time digital conversion at a resolution of Δt = | 8139-8138 | / (8139 × f2) = 1 ps can be realized. become. At this time, from the relational expression of N / f1 = M / f2, the clock frequency of the clock signal CK1 becomes f1 = (N / M) × f2 = 122.880 MHz.

また本実施形態では時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。この場合に図１３では、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）では、クロック間時間差はＴＲ＝Δｔとなっている。同様に、第２〜第１４のクロックサイクル（ＣＣＴ＝２〜１４）では、クロック間時間差はＴＲ＝２Δｔ〜１４Δｔとなっている。そして第１５のクロックサイクル（広義には第ｉのクロックサイクル。ＣＣＴ＝ｉ＝１５）では、クロック間時間差はＴＲ＝１５Δｔ（ｉ×Δｔ）となっている。このように位相同期タイミングＴＭＡの後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差がΔｔずつ増えて行くことで、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔになる。 Further, in the present embodiment, the time digital conversion circuit 20 converts the time difference TDF of the transition timing between the signal STA and the signal STP into a digital value. In this case, FIG. 13 shows the time difference between the transition timings of the clock signals CK1 and CK2 in the first to ith clock cycles (i is an integer of 2 or more) after the phase synchronization timing TMA of the clock signals CK1 and CK2. The time difference TR between clocks is Δt to i × Δt. For example, in the first clock cycle (CCT = 1) after the phase synchronization timing TMA, the time difference between clocks is TR = Δt. Similarly, in the second to fourth clock cycles (CCT = 2 to 14), the time difference between clocks is TR = 2Δt to 14Δt. In the fifteenth clock cycle (broadly speaking, the i-th clock cycle; CCT = i = 15), the time difference between clocks is TR = 15Δt (i × Δt). In this way, after the phase synchronization timing TMA, the time difference between the clocks of the clock signals CK1 and CK2 increases by Δt, so that the time difference between the clocks in the jth clock cycle (1 ≦ j ≦ i) is TR = j ×. It becomes Δt.

そして本実施形態の時間デジタル変換手法では、時間デジタル変換回路２０が、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦが、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、デジタル値ＤＱを求める。 In the time-digital conversion method of the present embodiment, the time-digital conversion circuit 20 has a time difference TDF between the transition timings of the signal STA and the signal STP, which is the time difference between the clocks of the transition timings of the clock signals CK1 and CK2. TR = Δt to i The digital value DQ is obtained by specifying which of × Δt corresponds to.

例えば図１３のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではクロック間時間差はＴＲ＝５Δｔとなっている。そしてＢ１に示すように、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦはクロック間時間差ＴＲ＝５Δｔよりも長い。即ちＴＤＦ＞ＴＲ＝５Δｔとなっている。 For example, in the clock cycle (CCT = 5) shown in B1 of FIG. 13, the time difference between clocks is TR = 5Δt. As shown in B1, the time difference TDF of the signals STA and STP is longer than the time difference TR = 5Δt between clocks. That is, TDF> TR = 5Δt.

Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではクロック間時間差はＴＲ＝１４Δｔとなっている。そしてＢ２に示すように信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１４Δｔよりも短い。即ちＴＤＦ＜ＴＲ＝１４Δｔとなっている。 In the clock cycle (CCT = 14) shown in B2, the time difference between clocks is TR = 14Δt. As shown in B2, the time difference TDF of the signals STA and STP is shorter than the clock-to-clock time difference TR = 14Δt. That is, TDF <TR = 14Δt.

Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）では、クロック間時間差はＴＲ＝１０Δｔとなっている。そしてＢ３に示すように信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１０Δｔと等しく（略同一）なっている。即ちＴＤＦ＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦは、クロック間時間差ＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。 In the clock cycle (CCT = 10) shown in B3, the time difference between clocks is TR = 10Δt. As shown in B3, the time difference TDF of the signals STA and STP is equal to (substantially the same) the time difference TR = 10Δt between clocks. That is, TDF = TR = 10Δt. Therefore, the time difference TDF of the signals STA and STP is specified to correspond to the time difference TR = 10Δt between clocks. As a result, it can be determined that the digital value DQ corresponding to the time difference TDF is, for example, a digital value corresponding to TR = 10Δt.

このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦを求めることが可能になる。従って、クロック周波数が異なるクロック信号ＣＫ１、ＣＫ２を有効活用した時間デジタル変換の実現が可能になる。 In this way, it is possible to obtain the time difference TDF between the signal STA and the signal STP by using the time difference TR between clocks that increases by Δt after the phase synchronization timing TMA. Therefore, it is possible to realize time digital conversion that effectively utilizes the clock signals CK1 and CK2 having different clock frequencies.

ここで、図１３の本実施形態の時間デジタル変換を実現する方式として、第１の方式と第２の方式がある。図１４は第１の方式を説明する信号波形図である。この第１の方式の時間デジタル変換としては、後述する繰り返し手法などがある。 Here, as a method for realizing the time digital conversion of the present embodiment of FIG. 13, there are a first method and a second method. FIG. 14 is a signal waveform diagram illustrating the first method. As the time digital conversion of this first method, there is a repeating method described later.

例えば図１４において、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡとＴＭＢの間の期間（第１、第２の位相同期タイミングの間の期間）を測定期間ＴＳとする。位相同期タイミングＴＭＢは位相同期タイミングＴＭＡの次の位相同期タイミングである。 For example, in FIG. 14, the period between the phase synchronization timings TMA and TMB of the clock signals CK1 and CK2 (the period between the first and second phase synchronization timings) is defined as the measurement period TS. The phase synchronization timing TMB is the next phase synchronization timing of the phase synchronization timing TMA.

この場合に時間デジタル変換回路２０は、測定期間ＴＳの複数のクロックサイクルにおいて複数の信号ＳＴＡを発生する。例えば図１４では、第３〜第７のクロックサイクル（ＣＣＴ＝３〜７）において、信号ＳＴＡのパルス信号が発生している。そして時間デジタル変換回路２０は、発生した複数の信号ＳＴＡに対応して信号レベルが変化する複数の信号ＳＴＰを取得（受信）する。例えば第３のクロックサイクル（ＣＣＴ＝３）で発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得（受信）する。同様に第４、第５、第６、第７のクロックサイクル（ＣＣＴ＝４、５、６、７）で発生した各信号ＳＴＡに対応して信号レベルが変化する各信号ＳＴＰを取得する。 In this case, the time-digital conversion circuit 20 generates a plurality of signal STAs in a plurality of clock cycles of the measurement period TS. For example, in FIG. 14, the pulse signal of the signal STA is generated in the third to seventh clock cycles (CCT = 3 to 7). Then, the time digital conversion circuit 20 acquires (receives) a plurality of signal STPs whose signal levels change in response to the plurality of generated signal STAs. For example, the signal STP whose signal level changes in response to the signal STA generated in the third clock cycle (CCT = 3) is acquired (received). Similarly, each signal STP whose signal level changes corresponding to each signal STA generated in the fourth, fifth, sixth, and seventh clock cycles (CCT = 4, 5, 6, 7) is acquired.

そして時間デジタル変換回路２０は、複数のクロックサイクルの各クロックサイクルでの信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦと、各クロックサイクルでのクロック間時間差ＴＲとを比較するための比較処理の結果により、デジタル値ＤＱを求める。例えば図１４では、第３、第４、第５、第６、第７のクロックサイクル（ＣＣＴ＝３、４、５、６、７）でのクロック間時間差ＴＲ＝３Δｔ、４Δｔ、５Δｔ、６Δｔ、７Δｔの各々と、時間差ＴＤＦとの比較処理が行われている。そして各クロックサイクルでの比較処理により、ＴＤＦ＞３Δｔ、ＴＤＦ＞４Δｔ、ＴＤＦ＝５Δｔ、ＴＤＦ＜６Δｔ、ＴＤＦ＜７Δｔという結果が得られている。従って、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝５Δｔに対応するデジタル値であると判断される。 Then, the time-digital conversion circuit 20 is digitally based on the result of comparison processing for comparing the time difference TDF of the signal STA and the signal STP in each clock cycle of a plurality of clock cycles and the time difference TR between clocks in each clock cycle. Find the value DQ. For example, in FIG. 14, the time difference between clocks in the third, fourth, fifth, sixth, and seventh clock cycles (CCT = 3, 4, 5, 6, 7) TR = 3Δt, 4Δt, 5Δt, 6Δt, Comparison processing is performed between each of 7Δt and the time difference TDF. Then, by the comparison processing in each clock cycle, the results of TDF> 3Δt, TDF> 4Δt, TDF = 5Δt, TDF <6Δt, and TDF <7Δt are obtained. Therefore, it is determined that the digital value DQ corresponding to the time difference TDF between the signal STA and the signal STP is, for example, a digital value corresponding to TR = 5Δt.

このように図１４の第１の方式では、複数のクロックサイクルに亘って、連続して複数の信号ＳＴＡが発生する。そして複数の信号ＳＴＡに対応して信号レベルが遷移する複数の信号ＳＴＰを取得し、各信号ＳＴＡと対応する各信号ＳＴＰとの時間差ＴＤＦを、各クロックサイクルでのクロック間時間差ＴＲと比較するための比較処理を行う。各クロックサイクルでのクロック間時間差ＴＲは、図１４に示すようにΔｔずつ増えて行くため、当該比較処理により、時間差ＴＤＦに対応するデジタル値を求めることができる。このようにすれば、時間差ＴＤＦが、図１４のクロック間時間差ＴＲ＝Δｔ〜１５Δｔ（Δｔ〜ｉ×Δｔ）のいずれに対応するのかを、１回の測定期間ＴＳで特定できるようになる。従って、時間デジタル変換の高速化を実現できる。 As described above, in the first method of FIG. 14, a plurality of signal STAs are continuously generated over a plurality of clock cycles. Then, in order to acquire a plurality of signal STPs whose signal levels change corresponding to the plurality of signal STAs, and to compare the time difference TDF between each signal STA and each corresponding signal STP with the time difference TR between clocks in each clock cycle. Comparison processing is performed. Since the time difference TR between clocks in each clock cycle increases by Δt as shown in FIG. 14, the digital value corresponding to the time difference TDF can be obtained by the comparison processing. In this way, it becomes possible to specify which of the clock-to-clock time differences TR = Δt to 15Δt (Δt to i × Δt) in FIG. 14 corresponds to the time difference TDF in one measurement period TS. Therefore, it is possible to realize high-speed time digital conversion.

図１５は、本実施形態の時間デジタル変換の第２の方式を説明する信号波形図である。この第２の方式の時間デジタル変換としては、後述する更新手法やバイナリーサーチ手法などがある。 FIG. 15 is a signal waveform diagram illustrating a second method of time digital conversion according to the present embodiment. As the time digital conversion of this second method, there are an update method and a binary search method described later.

例えば図１５において、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭＡ、ＴＭＢの間の期間を、更新期間ＴＰとする。具体的には図１５において、クロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１（第１の更新期間）であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２（第２の更新期間）であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３（第３の更新期間）である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。 For example, in FIG. 15, the period between the phase synchronization timings TMA and TMB of the clock signals CK1 and CK2 is defined as the update period TP. Specifically, in FIG. 15, the period between the first and second phase synchronization timings of the clock signals CK1 and CK2 is the update period TP1 (first update period), and the second and third phase synchronization timings. The period between is the update period TP2 (second update period), and the period between the third and fourth phase synchronization timings is the update period TP3 (third update period). The renewal period TP2 is the next renewal period of TP1, and TP3 is the next renewal period of TP2. The same applies to the subsequent renewal period.

この場合に時間デジタル変換回路２０は、図１５に示すように更新期間ＴＰ１では、例えば第５のクロックサイクル（広義には第ｍのクロックサイクル。ｍは１以上の整数。ＣＣＴ＝５）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。そして第５のクロックサイクル（第ｍのクロックサイクル）での信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝５Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＞ＴＲ＝５Δｔであり、時間差ＴＤＦの方がクロック間時間差ＴＲ＝５Δｔよりも長いという比較処理の結果となっている。 In this case, as shown in FIG. 15, the time digital conversion circuit 20 signals in the fifth clock cycle (in a broad sense, the mth clock cycle. M is an integer of 1 or more. CCT = 5) in the update period TP1 as shown in FIG. The STA is generated, and the signal STP whose signal level changes in response to the generated signal STA is acquired. Then, a comparison process is performed to compare the time difference TDF of the signal STA and the signal STP in the fifth clock cycle (the mth clock cycle) and the time difference TR = 5Δt between clocks. Here, TDF> TR = 5Δt, and the result of the comparison process is that the time difference TDF is longer than the clock-to-clock time difference TR = 5Δt.

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（広義には第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数。ＣＣＴ＝１４）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ１では、時間差ＴＤＦの方がクロック間時間差ＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、クロック間時間差ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、クロック間時間差がＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ２では、クロック間時間差がＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生する。そして第１４のクロックサイクル（第ｎのクロックサイクル）での信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝１４Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＜ＴＲ＝１４Δｔであり、時間差ＴＤＦの方がクロック間時間差ＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。 In the update period TP2 next to the update period TP1, the 14th clock cycle (in a broad sense, the nth clock cycle. N is an integer of 1 or more. M) set according to the result of the comparison process in the update period TP1. n is an integer different from each other. CCT = 14) generates a signal STA, and acquires a signal STP whose signal level changes in response to the generated signal STA. For example, in the update period TP1, the time difference TDF is longer than the clock-to-clock time difference TR = 5Δt, which is the result of the comparison processing. Therefore, in the next update period TP2, a clock cycle in which the time difference TR between clocks becomes longer is set. For example, in the update period TP1, the signal STA was generated in the fifth clock cycle in which the clock-to-clock time difference was TR = 5Δt, but in the update period TP2, the signal STA was generated in the 14th clock cycle in which the clock-to-clock time difference was TR = 14Δt. Generate signal STA. Then, a comparison process is performed to compare the time difference TDF of the signal STA and the signal STP in the 14th clock cycle (nth clock cycle) and the time difference TR = 14Δt between clocks. Here, TDF <TR = 14Δt, and the time difference TDF is shorter than the clock-to-clock time difference TR = 14Δt, which is the result of the comparison processing.

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡを発生し、発生した信号ＳＴＡに対応して信号レベルが変化する信号ＳＴＰを取得する。例えば更新期間ＴＰ２では、時間差ＴＤＦの方がクロック間時間差ＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。このため、次の更新期間ＴＰ３では、クロック間時間差ＴＲが、より短くなるクロックサイクルが設定されている。例えば更新期間ＴＰ２では、クロック間時間差がＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡを発生していたが、更新期間ＴＰ３では、クロック間時間差がＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡを発生している。そして第１０のクロックサイクルでの信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦとクロック間時間差ＴＲ＝１０Δｔとを比較するための比較処理を行う。ここでは、ＴＤＦ＝ＴＲ＝１０Δｔであり、時間差ＴＤＦとクロック間時間差ＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、信号ＳＴＡと信号ＳＴＰの時間差ＴＤＦに対応するデジタル値ＤＱは、例えばクロック間時間差ＴＲ＝１０Δｔに対応するデジタル値であると判断される。 In the update period TP3 next to the update period TP2, a signal STA is generated in the tenth clock cycle (CCT = 10) set according to the result of the comparison process in the update period TP2, and corresponds to the generated signal STA. The signal STP whose signal level changes is acquired. For example, in the update period TP2, the time difference TDF is shorter than the clock-to-clock time difference TR = 14Δt, which is the result of the comparison processing. Therefore, in the next update period TP3, a clock cycle is set in which the time difference TR between clocks becomes shorter. For example, in the update period TP2, the signal STA was generated in the 14th clock cycle in which the clock-to-clock time difference was TR = 14Δt, but in the update period TP3, the signal STA was generated in the 10th clock cycle in which the clock-to-clock time difference was TR = 10Δt. The signal STA is being generated. Then, a comparison process is performed to compare the time difference TDF of the signal STA and the signal STP in the tenth clock cycle and the time difference TR = 10Δt between clocks. Here, TDF = TR = 10Δt, and the result of the comparison processing is that the time difference TDF and the clock-to-clock time difference TR = 10Δt are the same (substantially the same). Therefore, it is determined that the digital value DQ corresponding to the time difference TDF between the signal STA and the signal STP is, for example, a digital value corresponding to the clock-to-clock time difference TR = 10Δt.

このように図１５の第２の方式では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡを発生させるクロックサイクルが設定され、時間差ＴＤＦとクロック間時間差ＴＲの比較処理が行われる。このように、前回の更新期間での比較処理の結果がフィードバックされることで、例えば前述の特許文献４の従来手法に比べて、時間デジタル変換を高速化できる。また、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できるようになる。 As described above, in the second method of FIG. 15, the result of the comparison processing in the previous update period is fed back, the clock cycle for generating the signal STA in the current update period is set, and the time difference TDF and the clock-to-clock time difference TR are set. Comparison processing is performed. In this way, by feeding back the result of the comparison process in the previous update period, it is possible to speed up the time digital conversion as compared with the conventional method of Patent Document 4, for example. Further, even when the time or physical quantity to be measured dynamically changes, it becomes possible to realize the time digital conversion that follows the dynamic change.

なお、時間差ＴＤＦとクロック間時間差ＴＲとを比較するための比較処理としては、後述の繰り返し手法、更新手法及びバイナリーサーチ手法で説明する信号ＳＴＰとクロック信号ＣＫ２の位相比較などにより実現できる。或いは、クロック信号ＣＫ１に基づく第１のカウント値やクロック信号ＣＫ２に基づく第２のカウント値を用いて、当該比較処理を実現してもよい。例えば信号ＳＴＰの信号レベルが変化したタイミングでの第１、第２のカウント値を用いて、当該比較処理を実現してもよい。 The comparison process for comparing the time difference TDF and the clock-to-clock time difference TR can be realized by phase comparison of the signal STP and the clock signal CK2 described in the iterative method, the update method, and the binary search method described later. Alternatively, the comparison process may be realized by using the first count value based on the clock signal CK1 or the second count value based on the clock signal CK2. For example, the comparison process may be realized by using the first and second count values at the timing when the signal level of the signal STP changes.

５．第３の構成例
図１６に本実施形態の集積回路装置１０の第３の構成例を示す。図１６の第３の構成例では図１０の制御部１５０として同期化回路１１０が設けられている。 5. Third Configuration Example FIG. 16 shows a third configuration example of the integrated circuit device 10 of the present embodiment. In the third configuration example of FIG. 16, the synchronization circuit 110 is provided as the control unit 150 of FIG.

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。 The synchronization circuit 110 performs phase synchronization between the clock signal CK1 and the clock signal CK2. For example, the synchronization circuit 110 synchronizes the clock signal CK1 and the clock signal CK2 at each phase synchronization timing (every given timing). Specifically, phase synchronization is performed in which the transition timings of the clock signals CK1 and CK2 are matched for each phase synchronization timing.

図１７に同期化回路１１０の第１の構成例を示し、図１８に同期化回路１１０の動作を説明する信号波形図を示す。発振回路１０１、１０２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させて、クロック信号ＣＫ１、ＣＫ２を生成する。例えば発振回路１０１、１０２での発振信号ＯＳ１、ＯＳ２が、バッファー回路ＢＡ３、ＢＡ４によりバッファリングされて、クロック信号ＣＫ１、ＣＫ２として出力される。 FIG. 17 shows a first configuration example of the synchronization circuit 110, and FIG. 18 shows a signal waveform diagram illustrating the operation of the synchronization circuit 110. The oscillation circuits 101 and 102 oscillate the oscillators XTAL1 and XTAL2, respectively, to generate clock signals CK1 and CK2, respectively. For example, the oscillation signals OS1 and OS2 in the oscillation circuits 101 and 102 are buffered by the buffer circuits BA3 and BA4 and output as clock signals CK1 and CK2.

そして図１７の同期化回路１１０は、発振回路１０１での発振信号ＯＳ１（第１の発振信号）と発振回路１０２での発振信号ＯＳ２（第２の発振信号）の位相同期を行う。例えば同期化回路１１０は、発振信号ＯＳ１、ＯＳ２を位相同期タイミング毎に位相同期させる。例えば図１８において、位相同期タイミングＴＭＡで発振信号ＯＳ１、ＯＳ２を位相同期させ、次の位相同期タイミングＴＭＢでも発振信号ＯＳ１、ＯＳ２を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号ＯＳ１、ＯＳ２の位相が揃うようになる。 Then, the synchronization circuit 110 of FIG. 17 performs phase synchronization of the oscillation signal OS1 (first oscillation signal) in the oscillation circuit 101 and the oscillation signal OS2 (second oscillation signal) in the oscillation circuit 102. For example, the synchronization circuit 110 synchronizes the oscillation signals OS1 and OS2 at each phase synchronization timing. For example, in FIG. 18, the phase synchronization timing TMA synchronizes the oscillation signals OS1 and OS2, and the next phase synchronization timing TMB also synchronizes the oscillation signals OS1 and OS2. The same applies to the next phase synchronization timing. By this phase synchronization, the phases of the oscillation signals OS1 and OS2 are aligned at the phase synchronization timing.

このように、図１７の同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２が所与の位相関係になるように、発振回路１０１、１０２を制御している。 As described above, the synchronization circuit 110 of FIG. 17 controls the oscillation circuits 101 and 102 so that the clock signals CK1 and CK2 have a given phase relationship.

更に具体的には同期化回路１１０は、クロック信号ＣＫ１の遷移タイミングとクロック信号ＣＫ２の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図１８の位相同期タイミングＴＭＡで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（エッジ）が一致するようになる。また位相同期タイミングＴＭＢで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。 More specifically, the synchronization circuit 110 performs phase synchronization in which the transition timing of the clock signal CK1 and the transition timing of the clock signal CK2 are matched for each phase synchronization timing. For example, in the phase synchronization timing TMA of FIG. 18, the transition timings (edges) of the clock signals CK1 and CK2 are matched by performing phase synchronization by the synchronization circuit 110. Further, in the phase synchronization timing TMB, the transition timings of the clock signals CK1 and CK2 are matched by performing phase synchronization by the synchronization circuit 110.

また同期化回路１１０は、図１７に示すように、発振回路１０１の発振ループＬＰ１（第１の発振ループ）と発振回路１０２の発振ループＬＰ２（第２の発振ループ）を、位相同期タイミング毎に電気的に接続する。例えば同期化回路１１０は、発振回路１０１が含む発振用のバッファー回路ＢＡ１（第１のバッファー回路）の出力ノードＮＡ１と、発振回路１０２が含む発振用のバッファー回路ＢＡ２（第２のバッファー回路）の出力ノードＮＡ２を接続する。 Further, as shown in FIG. 17, the synchronization circuit 110 sets the oscillation loop LP1 (first oscillation loop) of the oscillation circuit 101 and the oscillation loop LP2 (second oscillation loop) of the oscillation circuit 102 at each phase synchronization timing. Connect electrically. For example, the synchronization circuit 110 includes the output node NA1 of the oscillation buffer circuit BA1 (first buffer circuit) included in the oscillation circuit 101 and the oscillation buffer circuit BA2 (second buffer circuit) included in the oscillation circuit 102. Connect the output node NA2.

具体的には同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行うカウンター１１２を含む。図１７ではカウンター１１２は例えばクロック信号ＣＫ１に基づいてカウント動作を行っている。そして同期化回路１１０は、カウンター１１２のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図１８の位相同期タイミングＴＭＡとＴＭＢの間のクロック信号ＣＫ１（又はクロック信号ＣＫ２）のクロック数に対応する値である。 Specifically, the synchronization circuit 110 includes a counter 112 that performs a counting operation based on one of the clock signals CK1 and CK2. In FIG. 17, the counter 112 performs a counting operation based on, for example, the clock signal CK1. Then, the synchronization circuit 110 performs phase synchronization every time the count value of the counter 112 reaches a given set value. This set value is, for example, a value corresponding to the number of clocks of the clock signal CK1 (or clock signal CK2) between the phase synchronization timing TMA and TMB in FIG.

更に具体的には同期化回路１１０は、発振回路１０１の発振ループＬＰ１と発振回路１０２の発振ループＬＰ２を電気的に接続するスイッチ回路ＳＷＡを含む。スイッチ回路ＳＷＡはカウンター１１２からの信号ＣＴＡに基づいてオンになり、発振ループＬＰ１と発振ループＬＰ２を電気的に接続する。例えば図１８に示すように信号ＣＴＡは、位相同期タイミング毎にアクティブ（例えばＨレベル）になるパルス信号であり、信号ＣＴＡがアクティブになると、スイッチ回路ＳＷＡがオンになる。具体的には、カウンター１１２は、カウント値が設定値に達すると信号ＣＴＡをアクティブにし、これによりスイッチ回路ＳＷＡがオンになる。その後にカウンター１１２のカウント値はリセットされる。 More specifically, the synchronization circuit 110 includes a switch circuit SWA that electrically connects the oscillation loop LP1 of the oscillation circuit 101 and the oscillation loop LP2 of the oscillation circuit 102. The switch circuit SWA is turned on based on the signal CTA from the counter 112, and electrically connects the oscillation loop LP1 and the oscillation loop LP2. For example, as shown in FIG. 18, the signal CTA is a pulse signal that becomes active (for example, H level) at each phase synchronization timing, and when the signal CTA becomes active, the switch circuit SWA is turned on. Specifically, the counter 112 activates the signal CTA when the count value reaches the set value, which turns on the switch circuit SWA. After that, the count value of the counter 112 is reset.

なお図１７において、スイッチ回路ＳＷＡがオンになった時に、発振信号ＯＳ１と発振信号ＯＳ２の位相がちょうど１８０度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。 In FIG. 17, when the switch circuit SWA is turned on, if the phases of the oscillation signal OS1 and the oscillation signal OS2 are shifted by exactly 180 degrees, there is a possibility that the oscillation may stop.

そこで同期化回路１１０では、発振回路１０１、１０２の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング（例えば初回の位相同期タイミング）で、他方の発振回路を起動することが望ましい。例えば図１７では、発振回路１０１を起動し、発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動する。発振回路１０１の起動は、例えば発振回路１０１に設けられた不図示の種回路により実現できる。そして発振回路１０１の起動後の位相同期タイミングで、スイッチ回路ＳＷＡがオンになることで、発振回路１０１での発振信号ＯＳ１が発振回路１０２の発振ループＬＰ２に伝達される。そして、伝達された発振信号ＯＳ１が種信号となって、発振回路１０２の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。 Therefore, in the synchronization circuit 110, one of the oscillation circuits 101 and 102 is activated, and the other oscillation circuit is activated at the phase synchronization timing (for example, the first phase synchronization timing) after the activation of one oscillation circuit. Is desirable. For example, in FIG. 17, the oscillation circuit 101 is activated, and the oscillation circuit 102 is activated at the phase synchronization timing after the activation of the oscillation circuit 101. The activation of the oscillation circuit 101 can be realized by, for example, a seed circuit (not shown) provided in the oscillation circuit 101. Then, when the switch circuit SWA is turned on at the phase synchronization timing after the oscillation circuit 101 is started, the oscillation signal OS1 in the oscillation circuit 101 is transmitted to the oscillation loop LP2 of the oscillation circuit 102. Then, the transmitted oscillation signal OS1 becomes a seed signal, and the oscillation of the oscillation circuit 102 is started. By doing so, it is possible to prevent the above-mentioned problem of stopping oscillation from occurring.

図１９に同期化回路１１０の第２の構成例を示す。図１９では同期化回路１１０としてＰＬＬ回路１２０を用いている。ＰＬＬ回路１２０は、時間デジタル変換回路２０に入力されるクロック信号ＣＫ１、ＣＫ２の位相同期を行う。ＰＬＬ回路１２０は、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係になるように発振回路１０１を制御している。 FIG. 19 shows a second configuration example of the synchronization circuit 110. In FIG. 19, the PLL circuit 120 is used as the synchronization circuit 110. The PLL circuit 120 performs phase synchronization of the clock signals CK1 and CK2 input to the time digital conversion circuit 20. The PLL circuit 120 controls the oscillation circuit 101 so that the clock signals CK1 and CK2 have a given frequency relationship.

具体的には図１９に示すように、ＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１を分周して、分周クロック信号ＤＣＫ１（第１の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。 Specifically, as shown in FIG. 19, the PLL circuit 120 includes frequency dividing circuits 122 and 124 (first and second frequency dividing circuits) and a phase detector 126 (phase comparator). The frequency dividing circuit 122 divides the clock signal CK1 and outputs the divided clock signal DCK1 (first divided clock signal). Specifically, the clock frequency f1 of the clock signal CK1 is divided into 1 / N, and the divided clock signal DCK1 having a clock frequency of f1 / N is output.

分周回路１２４は、クロック信号ＣＫ２を分周して、分周クロック信号ＤＣＫ２（第２の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば集積回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。 The frequency dividing circuit 124 divides the clock signal CK2 and outputs the divided clock signal DCK2 (second divided clock signal). Specifically, the clock frequency f2 of the clock signal CK2 is divided into 1 / M, and the divided clock signal DCK2 having a clock frequency of f2 / M is output. For example, the integrated circuit device 10 includes an oscillating circuit 102, which oscillates the oscillator XTAL2 to generate a clock signal CK2 and outputs the clock signal CK2 to the frequency dividing circuit 124. Then, the phase detector 126 performs a phase comparison between the frequency-divided clock signal DCK1 and the frequency-divided clock signal DCK2.

また集積回路装置１０は発振回路１０１を含み、発振回路１０１は、ＰＬＬ回路１２０の位相検出器１２６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ１を発振させる。この発振回路１０１は例えばＰＬＬ回路１２０の構成要素でもある。具体的には発振回路１０１は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。そしてＰＬＬ回路１２０は、チャージポンプ回路１２８を含んでおり、位相検出器１２６は、位相比較結果である信号ＰＱをチャージポンプ回路１２８に出力する。信号ＰＱは、例えばアップ／ダウン信号であり、チャージポンプ回路１２８は、この信号ＰＱに基づく制御電圧ＶＣを、発振回路１０１に出力する。例えばチャージポンプ回路１２８はループフィルターを含んでおり、このループフィルターにより、信号ＰＱであるアップ／ダウン信号を制御電圧ＶＣに変換する。発振回路１０１は、制御電圧ＶＣに基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。例えば発振回路１０１は可変容量回路を有しており、制御電圧ＶＣに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。 Further, the integrated circuit device 10 includes an oscillation circuit 101, and the oscillation circuit 101 is controlled based on the phase comparison result of the phase detector 126 of the PLL circuit 120 to oscillate the oscillator XTAL1. The oscillation circuit 101 is also a component of the PLL circuit 120, for example. Specifically, the oscillation circuit 101 is, for example, a voltage control type oscillation circuit (VCXO) in which the oscillation frequency is controlled by voltage control. The PLL circuit 120 includes the charge pump circuit 128, and the phase detector 126 outputs the signal PQ, which is the phase comparison result, to the charge pump circuit 128. The signal PQ is, for example, an up / down signal, and the charge pump circuit 128 outputs a control voltage VC based on this signal PQ to the oscillation circuit 101. For example, the charge pump circuit 128 includes a loop filter, which converts an up / down signal, which is a signal PQ, into a control voltage VC. The oscillation circuit 101 performs an oscillation operation of the oscillator XTAL1 whose oscillation frequency is controlled based on the control voltage VC to generate the clock signal CK1. For example, the oscillation circuit 101 has a variable capacitance circuit, and the oscillation frequency is controlled by controlling the capacitance value of the variable capacitance circuit based on the control voltage VC.

図１９の第２の構成例によれば、ＰＬＬ回路１２０を有効利用して、クロック信号ＣＫ１、ＣＫ２の位相同期を実現できる。即ち、図１８と同様に、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させる位相同期を実現できる。 According to the second configuration example of FIG. 19, the phase synchronization of the clock signals CK1 and CK2 can be realized by effectively utilizing the PLL circuit 120. That is, similarly to FIG. 18, it is possible to realize phase synchronization in which the transition timings of the clock signals CK1 and CK2 are matched for each phase synchronization timing.

以上のように集積回路装置１０に同期化回路１１０を設ければ、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが偶然に一致するのを待つことなく、同期化回路１１０による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。また同期化回路１１０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。 If the integrated circuit device 10 is provided with the synchronization circuit 110 as described above, the transition timings of the clock signals CK1 and CK2 can be matched for each phase synchronization timing. Therefore, the circuit processing can be started with the phase synchronization timing as the reference timing, so that the circuit processing and the circuit configuration can be simplified. Further, the time digital conversion process can be started immediately from the phase synchronization timing by the synchronization circuit 110 without waiting for the transition timings of the clock signals CK1 and CK2 to coincide with each other by chance. Therefore, the time digital conversion can be speeded up. Further, by providing the synchronization circuit 110, it is possible to minimize the error caused by the time difference between the transition timings of the clock signals CK1 and CK2 at the phase synchronization timing. Therefore, it is possible to sufficiently reduce the error generated systematically due to this time difference and improve the accuracy.

例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。また第１、第２のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第３の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第４の問題点がある。 For example, in the conventional method of Patent Document 4 described above, the edge match detection circuit detects the edge match of the first and second clock pulses, and the time measurement is started on condition that the edge match is detected. .. However, in this conventional method, the time measurement cannot be started unless the matching of the edges of the first and second clock pulses is detected, so that the start of the time measurement is delayed and the conversion time of the time digital conversion becomes long. There is the first problem that it ends up. Further, when the relationship between the clock frequencies of the first and second clock pulses is such that the edges do not match at the synchronization point, the edges match only by chance, and time digital conversion is realized. There is a second problem that it becomes difficult. Further, since the timing of the synchronization point of the first and second clock pulses cannot be systematically determined, there is a third problem that the circuit processing and the circuit configuration become complicated. Further, if there is an error in the edge coincidence detection of the first and second clock pulses, there is a fourth problem that the accuracy is lowered due to the error.

これに対して本実施形態では、同期化回路１１０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路１１０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。また、位相同期タイミングは、同期化回路１１０の位相同期によりシステム的に確定できるため、回路処理や集積回路装置を簡素化でき、従来手法の第３の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第４の問題点も解消できる。 On the other hand, in the present embodiment, by providing the synchronization circuit 110, the transition timings of the clock signals CK1 and CK2 can be forcibly matched for each phase synchronization timing. Therefore, since the time digital conversion process can be started immediately after the phase synchronization timing, the above-mentioned first problem of the conventional method can be solved. Further, according to the present embodiment, even when the relationship between the clock frequencies of the clock signals CK1 and CK2 is such that the transition timings do not match, the synchronization circuit 110 forcibly forces each phase synchronization timing. The transition timings of the clock signals CK1 and CK2 come to match. Therefore, the second problem of the conventional method can be solved. Further, since the phase synchronization timing can be systematically determined by the phase synchronization of the synchronization circuit 110, the circuit processing and the integrated circuit device can be simplified, and the third problem of the conventional method can be solved. Further, since the transition timings of the clock signals CK1 and CK2 match for each phase synchronization timing, the conversion error caused by the deviation of the transition timings of the clock signals CK1 and CK2 can be reduced, and the fourth problem of the conventional method can be solved. ..

６．発振回路
図２０に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２を代表して、発振回路１００と記載している。 6. Oscillation circuit FIG. 20 shows a first configuration example of the oscillation circuit 100. Here, the oscillator circuit 100 is described as a representative of the oscillator circuits 101 and 102.

図２０の発振回路１００（１０１、１０２）は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（可変容量キャパシター。広義にはキャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成できる。図２０ではバッファー回路ＢＡＢは、３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。 The oscillation circuit 100 (101, 102) of FIG. 20 includes a buffer circuit BAB for oscillation, variable capacitance circuits CB1 and CB2 (variable capacitance capacitor, in a broad sense, a capacitor), and a feedback resistor RB. The buffer circuit BAB can be configured by one or a plurality of stages (odd number stages) of inverter circuits. In FIG. 20, the buffer circuit BAB is composed of three-stage inverter circuits IV1, IV2, and IV3. The buffer circuit BAB (IV1 to IV3) may be a circuit capable of controlling the enable / disable of oscillation and controlling the flowing current.

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（広義には制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数（クロック周波数）を調整（微調整）することが可能になる。 Variable capacitance circuits CB1 and CB2 are provided at one end (NB1) and the other end (NB2) of the oscillator XTAL, respectively. A feedback resistor RB is provided between one end and the other end of the oscillator XTAL. The capacitance values of the variable capacitance circuits CB1 and CB2 are controlled based on the control voltages VC1 and VC2 (control signals in a broad sense). The variable capacitance circuits CB1 and CB2 are realized by a variable capacitance diode (varicap) or the like. By controlling the capacitance value in this way, it is possible to adjust (fine-tune) the oscillation frequency (clock frequency) of the oscillation circuit 100.

なお、発振子ＸＴＡＬの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。 A variable capacitance circuit may be provided only at one end and the other end of the oscillator XTAL. Further, instead of the variable capacitance circuit, a normal capacitor whose capacitance value is not variable may be provided.

図２１に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。 FIG. 21 shows a second configuration example of the oscillation circuit 100. The oscillation circuit 100 includes a current source IBX, a bipolar transistor TRX, a resistor RX, capacitors CX2 and CX3, and a variable capacitance circuit CX1 (variable capacitance capacitor). For example, the current source IBX, the bipolar transistor TRX, the resistor RX, and the capacitor CX3 constitute a buffer circuit BAX for oscillation.

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。 The current source IBX supplies a bias current to the collector of the bipolar transistor TRX. The resistor RX is provided between the collector and the base of the bipolar transistor TRX.

容量が可変である可変容量回路ＣＸ１の一端は、発振子ＸＴＡＬの一端（ＮＸ１）に接続される。具体的には、可変容量回路ＣＸ１の一端は、集積回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、発振子ＸＴＡＬの他端（ＮＸ２）に接続される。具体的には、キャパシターＣＸ２の一端は、集積回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。 One end of the variable capacitance circuit CX1 having a variable capacitance is connected to one end (NX1) of the oscillator XTAL. Specifically, one end of the variable capacitance circuit CX1 is connected to one end of the oscillator XTAL via a first terminal (oscillator pad) for the oscillator of the integrated circuit device 10. One end of the capacitor CX2 is connected to the other end (NX2) of the oscillator XTAL. Specifically, one end of the capacitor CX2 is connected to the other end of the oscillator XTAL via a second terminal (oscillator pad) for the oscillator of the integrated circuit device 10. One end of the capacitor CX3 is connected to one end of the oscillator XTAL, and the other end is connected to the collector of the bipolar transistor TRX.

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路（反転増幅回路）として動作する。 The base-emitter current generated by the oscillation of the oscillator XTAL flows through the bipolar transistor TRX. When the base-emitter current increases, the collector-emitter current of the bipolar transistor TRX increases, and the bias current that branches from the current source IBX to the resistor RX decreases, so that the collector voltage VCX decreases. On the other hand, when the base-emitter current of the bipolar transistor TRX decreases, the collector-emitter current decreases and the bias current branching from the current source IBX to the resistor RX increases, so that the collector voltage VCX rises. This collector voltage VCX is fed back to one end of the oscillator XTAL via the capacitor CX3. That is, the AC component is cut by the capacitor CX3, and the DC component is fed back. In this way, the buffer circuit BAX for oscillation composed of the bipolar transistor TRX and the like is used as an inverting circuit (inversion amplifier circuit) that outputs an inverting signal (a signal having a phase difference of 180 degrees) of the signal of the node NX2 to the node NX1. Operate.

可変容量ダイオード（バラクター）などにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣ（制御信号）に基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。例えば発振子ＸＴＡＬの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。 The capacitance value of the variable capacitance circuit CX1 composed of a variable capacitance diode (varicap) or the like is controlled based on the control voltage VC (control signal). This makes it possible to adjust the oscillation frequency of the oscillation circuit 100. For example, when the oscillation frequency of the oscillator XTAL has a temperature characteristic, temperature compensation of the oscillation frequency can be performed.

なお発振回路１００（１０１、１０２）は図２０、図２１の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データ（広義には制御信号）に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。 The oscillation circuit 100 (101, 102) is not limited to the configurations shown in FIGS. 20 and 21, and various modifications can be performed. For example, various configurations can be adopted as the configuration of the buffer circuit and the connection configuration of the variable capacitance circuit and the capacitor. For example, the capacitance value of the variable capacitance circuit (CB1, CB2, CX1) may be adjusted digitally. In this case, the variable capacitance circuit is composed of a plurality of capacitors (capacitor arrays) and a plurality of switch elements whose on / off control of each switch element is controlled based on frequency control data (control signal in a broad sense) which is a digital value. (Switch array). Each switch element of these plurality of switch elements is electrically connected to each capacitor of the plurality of capacitors. Then, when these a plurality of switch elements are turned on or off, the number of capacitors to which one end of the plurality of capacitors is connected to one end of the oscillator XTAL changes. As a result, the capacitance value of the variable capacitance circuit is controlled, and the capacitance value at one end of the oscillator XTAL changes. Therefore, the capacitance value of the variable capacitance circuit is directly controlled by the frequency control data, and the oscillation frequency of the oscillation signal can be controlled.

７．時間デジタル変換回路の構成
図２２に時間デジタル変換回路２０の構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２、処理部３０、カウンター部４０を含む。なお時間デジタル変換回路２０は図２２の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。 7. Configuration of Time Digital Conversion Circuit FIG. 22 shows a configuration example of the time digital conversion circuit 20. The time digital conversion circuit 20 includes phase detectors 21, 22, a processing unit 30, and a counter unit 40. The time digital conversion circuit 20 is not limited to the configuration shown in FIG. 22, and various modifications such as omitting some of these components or adding other components can be performed.

位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター部４０に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。 The phase detector 21 (phase comparator) receives the clock signals CK1 and CK2 and outputs the reset signal RST to the counter unit 40. For example, the reset signal RST of the pulse signal that becomes active at the phase synchronization timing is output.

位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果の信号ＰＱ２を出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。位相比較結果の信号ＰＱ２は処理部３０に出力される。 The phase detector 22 (phase comparator) receives the signal STP and the clock signal CK2, and outputs the signal PQ2 as the phase comparison result. The phase detector 22 compares the phase of the signal STP and the clock signal CK2 by sampling one signal of the signal STP and the clock signal CK2 with the other signal, for example. The phase comparison result signal PQ2 is output to the processing unit 30.

カウンター部４０は、カウント値のカウント処理を行う。例えばカウンター部４０は、クロック信号ＣＫ１に基づいてカウント処理を行う第１のカウンターと、クロック信号ＣＫ２に基づいてカウント処理を行う第２のカウンターの少なくとも一方を含む。これらの第１、第２のカウンターは、例えば位相検出器２２からのリセット信号ＲＳＴに基づいて、そのカウント値がリセットされる。そしてカウンター部４０でのカウント値ＣＱは処理部３０に出力される。カウント値ＣＱは、クロック信号ＣＫ１、ＣＫ２に基づいてカウント処理を行う第１、第２のカウンターの少なくとも一方のカウンターのカウント値であり、後述のＣＣＴ、ＴＣＮＴなどに相当する。 The counter unit 40 performs counting processing of the count value. For example, the counter unit 40 includes at least one of a first counter that performs counting processing based on the clock signal CK1 and a second counter that performs counting processing based on the clock signal CK2. The count values of these first and second counters are reset based on, for example, the reset signal RST from the phase detector 22. Then, the count value CQ in the counter unit 40 is output to the processing unit 30. The count value CQ is a count value of at least one of the first and second counters that perform count processing based on the clock signals CK1 and CK2, and corresponds to CCT, TCNT, and the like described later.

処理部３０は、時間をデジタル値ＤＱに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には、処理部３０は、カウンター部４０からのカウント値ＣＱや位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、時間デジタル変換の演算処理を行う。処理部３０は、例えばＡＳＩＣのロジック回路や、或いはＣＰＵ等のプロセッサーなどにより実現できる。 The processing unit 30 performs a process of converting the time into a digital value DQ. That is, various arithmetic processes for time digital conversion are performed. For example, the processing unit 30 performs arithmetic processing for obtaining a digital value DQ corresponding to the time difference between the signal STA and the signal STP. Specifically, the processing unit 30 performs arithmetic processing for time digital conversion based on the count value CQ from the counter unit 40 and the signal PQ2 of the phase comparison result from the phase detector 22. The processing unit 30 can be realized by, for example, an ASIC logic circuit or a processor such as a CPU.

処理部３０は、出力コード生成部３１、信号出力部３２、レジスター部３３を含む。出力コード生成部３１は、時間デジタル変換の演算処理を実行して、最終的なデジタル値ＤＱを、最終的な出力コードとして出力する。信号出力部３２は、信号ＳＴＡを生成して出力する。信号出力部３２は、クロック信号ＣＫ１に基づいて信号ＳＴＡを出力する。例えば信号出力部３２は、後述するように、例えばクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する。或いは信号出力部３２は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号ＳＴＡを出力する。レジスター部３３は１又は複数のレジスターにより構成される。例えばレジスター部３３は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部３３は例えばフリップフロップ回路やメモリー素子などにより実現できる。 The processing unit 30 includes an output code generation unit 31, a signal output unit 32, and a register unit 33. The output code generation unit 31 executes the arithmetic processing of the time digital conversion, and outputs the final digital value DQ as the final output code. The signal output unit 32 generates and outputs a signal STA. The signal output unit 32 outputs a signal STA based on the clock signal CK1. For example, as will be described later, the signal output unit 32 outputs a signal STA for each clock cycle of the clock signal CK1, based on, for example, the clock signal CK1. Alternatively, the signal output unit 32 outputs a signal STA in, for example, a clock cycle specified by a clock cycle specified value. The register unit 33 is composed of one or a plurality of registers. For example, the register unit 33 includes a register for storing clock cycle designation information, which will be described later. The register unit 33 can be realized by, for example, a flip-flop circuit or a memory element.

図２３に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＢにより構成される。フリップフロップ回路ＤＦＢのデータ端子には信号ＳＴＰが入力され、クロック端子にはクロック信号ＣＫ２が入力される。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＢのデータ端子にクロック信号ＣＫ２を入力し、クロック端子に信号ＳＴＰを入力するようにしてもよい。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。 FIG. 23 shows a configuration example of the phase detector 22. The phase detector 22 is composed of, for example, a flip-flop circuit DFB. The signal STP is input to the data terminal of the flip-flop circuit DFB, and the clock signal CK2 is input to the clock terminal. Thereby, the phase comparison can be realized by sampling the signal STP with the clock signal CK2. The clock signal CK2 may be input to the data terminal of the flip-flop circuit DFB, and the signal STP may be input to the clock terminal. Thereby, the phase comparison can be realized by sampling the clock signal CK2 with the signal STP.

８．信号ＳＴＡの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号ＳＴＡをクロックサイクル毎に繰り返して生成する手法について説明する。 8. Signal STA Repeating Method Next, various examples of the time digital conversion method of the present embodiment will be described. First, a method of repeatedly generating a signal STA for each clock cycle will be described.

図２４は、本実施形態の信号ＳＴＡの繰り返し手法（以下、適宜、単に、繰り返し手法と記載する）を説明する信号波形図である。図２４では位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の位相同期が行われている。この位相同期は同期化回路１１０により行われる。この位相同期タイミングＴＭにおいて、カウンター部４０（第２のカウンター）のカウント値ＴＣＮＴが例えば０にリセットされる。 FIG. 24 is a signal waveform diagram illustrating a signal STA repetition method of the present embodiment (hereinafter, as appropriate, simply referred to as a repetition method). In FIG. 24, the phase synchronization of the clock signals CK1 and CK2 is performed in the phase synchronization timing TM. This phase synchronization is performed by the synchronization circuit 110. In this phase synchronization timing TM, the count value TCNT of the counter unit 40 (second counter) is reset to, for example, 0.

なお、位相同期タイミングＴＭが、集積回路装置１０のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングＴＭは、例えばタイミング制御部（不図示）により設定される。この場合には図２２の位相検出器２１の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングＴＭにおいてアクティブになるリセット信号ＲＳＴを、カウンター部４０に出力する。 When the phase-locked loop timing TM has a known timing in the system of the integrated circuit device 10, the phase-locked loop timing TM is set by, for example, a timing control unit (not shown). In this case, the function of the phase detector 21 of FIG. 22 is realized by the timing control unit. That is, the timing control unit outputs the reset signal RST that becomes active in the phase synchronization timing TM to the counter unit 40.

そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。具体的には、位相同期タイミングＴＭの後、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルを遷移させる。例えば図２２の信号出力部３２が、クロック信号ＣＫ１をバッファー回路によりバッファリングした信号を、信号ＳＴＡとして出力することで、クロックサイクル毎に信号ＳＴＡの信号レベルが遷移するようになる。 Then, the time digital conversion circuit 20 shifts the signal level of the signal STA based on the clock signal CK1 after the phase synchronization timing TM of the clock signals CK1 and CK2. Specifically, after the phase synchronization timing TM, the signal level of the signal STA is changed every clock cycle of the clock signal CK1. For example, the signal output unit 32 of FIG. 22 outputs a signal obtained by buffering the clock signal CK1 by a buffer circuit as a signal STA, so that the signal level of the signal STA changes every clock cycle.

図２４においてＣＣＴはクロックサイクル値である。クロックサイクル値ＣＣＴは、クロック信号ＣＫ１のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図２４では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。 In FIG. 24, CCT is a clock cycle value. The clock cycle value CCT is updated every clock cycle of the clock signal CK1. Specifically, it is incremented every clock cycle. Here, for convenience of explanation, the clock cycle value of the first clock cycle is set to CCT = 0. Therefore, the clock cycle value of the next clock cycle is CCT = 1. Further, in FIG. 24, the CCT is the clock cycle value of the clock signal CK1, but the clock cycle value of the clock signal CK2 may be used.

このように、位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移すると、図８、図９で説明したように、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。ここでは、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。 As described above, when the signal level of the signal STA changes based on the clock signal CK1 after the phase synchronization timing TM, the signal level of the signal STP changes in response to the signal STA as described with reference to FIGS. 8 and 9. do. Here, the time difference between the transition timings of the signals STA and STP is TDF.

この場合に時間デジタル変換回路２０は、図２４のＧ１〜Ｇ６に示すように、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には図２２の処理部３０が、位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱを求める演算処理を行う。 In this case, the time digital conversion circuit 20 performs a phase comparison between the signal STP and the clock signal CK2 as shown in G1 to G6 of FIG. 24. Then, based on the result of the phase comparison, the digital value DQ corresponding to the time difference TDF of the transition timing of the signals STA and STP is obtained. Specifically, the processing unit 30 of FIG. 22 performs arithmetic processing for obtaining the digital value DQ based on the signal PQ2 of the phase comparison result from the phase detector 22.

例えば図２で説明したように、位相同期タイミングＴＭの後、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、例えばΔｔ、２Δｔ、３Δｔ・・・６Δｔというように、クロック信号ＣＫ１のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングＴＭの後に、このようにΔｔずつ増加するクロック間時間差ＴＲに着目して、時間デジタル変換を実現している。 For example, as described with reference to FIG. 2, after the phase synchronization timing TM, the time difference TR between clocks, which is the time difference between the transition timings of the clock signals CK1 and CK2, is a clock signal such as Δt, 2Δt, 3Δt ... 6Δt. It increases with each clock cycle of CK1. In the repetition method of the present embodiment, time digital conversion is realized by paying attention to the time difference TR between clocks which increases by Δt in this way after the phase synchronization timing TM.

例えば図２４のＧ１〜Ｇ３では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｌレベルになっている。即ちＧ１〜Ｇ３では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているため、信号ＰＱ２はＬレベルになる。 For example, in G1 to G3 of FIG. 24, the phase comparison result signal PQ2, which is a signal obtained by sampling the signal STP with the clock signal CK2, is at the L level. That is, in G1 to G3, since the signal STP has a phase lag behind the clock signal CK2, the signal PQ2 becomes the L level.

このように図２４のＧ１〜Ｇ３では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。別の言い方をすれば、Ｇ１、Ｇ２、Ｇ３では、各々、ＴＤＦ＞ＴＲ＝Δｔ、ＴＤＦ＞ＴＲ＝２Δｔ、ＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも長くなっている。 As described above, in G1 to G3 of FIG. 24, it is determined that the signal STP is behind the clock signal CK2 from the phase comparison result of the signal STP and the clock signal CK2. In other words, in G1, G2, and G3, TDF> TR = Δt, TDF> TR = 2Δt, and TDF> TR = 3Δt, respectively, and the time difference TDF of the transition timing of the signals STA and STP. However, it is longer than the time difference TR between the clocks of the clock signals CK1 and CK2.

そして図２４のＧ４では、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。例えば信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている状態から、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる状態に入れ替わっている。 Then, in G4 of FIG. 24, the front-back relations of the phases of the signal STP and the clock signal CK2 are exchanged. For example, the phase of the signal STP is behind the clock signal CK2, and the phase of the signal STP is ahead of the clock signal CK2.

このように位相の前後関係が入れ替わると、Ｇ４〜Ｇ６に示すように、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｈレベルになる。即ちＧ４〜Ｇ６では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるため、信号ＰＱ２はＨレベルになる。別の言い方をすれば、Ｇ４、Ｇ５、Ｇ６では、各々、ＴＤＦ＜ＴＲ＝４Δｔ、ＴＤＦ＜ＴＲ＝５Δｔ、ＴＤＦ＜ＴＲ＝６Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも短くなっている。 When the front-back relations of the phases are exchanged in this way, as shown in G4 to G6, the signal PQ2 of the phase comparison result, which is a signal obtained by sampling the signal STP with the clock signal CK2, becomes the H level. That is, in G4 to G6, since the phase of the signal STP is ahead of that of the clock signal CK2, the signal PQ2 becomes H level. In other words, in G4, G5, and G6, TDF <TR = 4Δt, TDF <TR = 5Δt, and TDF <TR = 6Δt, respectively, and the time difference TDF of the transition timing of the signals STA and STP. However, it is shorter than the time difference TR between the clocks of the clock signals CK1 and CK2.

そして図２４のＧ１〜Ｇ３では、位相比較結果の信号ＰＱ２がＬレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。この場合には、カウント値ＴＣＮＴは非更新になる。例えば、カウント値ＴＣＮＴは０から増加しない。一方、Ｇ４〜Ｇ６では、位相比較結果の信号ＰＱ２がＨレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。この場合には、カウント値ＴＣＮＴが更新される。例えば、カウント値ＴＣＮＴはクロックサイクル毎に例えば１ずつインクリメントされる。 In G1 to G3 of FIG. 24, it is determined that the signal PQ2 as a result of the phase comparison is at the L level, and the signal STP is behind the clock signal CK2 in phase. In this case, the count value TCNT is not updated. For example, the count value TCNT does not increase from 0. On the other hand, in G4 to G6, it is determined that the signal PQ2 as a result of the phase comparison has an H level, and the signal STP has a phase ahead of the clock signal CK2. In this case, the count value TCNT is updated. For example, the count value TCNT is incremented by, for example, 1 for each clock cycle.

時間デジタル変換回路２０（処理部３０）は、このようにして求められたカウント値ＴＣＮＴを用いて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばカウント値ＴＣＮＴで表されるコードの変換処理を行うことで、最終的なデジタル値ＤＱである出力コードを求めて出力する。 The time digital conversion circuit 20 (processing unit 30) obtains a digital value DQ corresponding to the time difference TDF by using the count value TCNT thus obtained. For example, by performing conversion processing of the code represented by the count value TCNT, the output code which is the final digital value DQ is obtained and output.

図２５は本実施形態の繰り返し手法の説明図である。位相同期タイミングＴＭＡ、ＴＭＢにおいて、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われる。これによりクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミングＴＭＡ、ＴＭＢにおいて一致するようになる。そして、位相同期タイミングＴＭＡとＴＭＢの間が測定期間ＴＳとなる。本実施形態の繰り返し手法ではこの測定期間ＴＳにおいて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。 FIG. 25 is an explanatory diagram of the repeating method of the present embodiment. Phase synchronization timing In TMA and TMB, the phase synchronization of the clock signals CK1 and CK2 is performed by the synchronization circuit 110. As a result, the transition timings of the clock signals CK1 and CK2 coincide with each other in the phase synchronization timings TMA and TMB. Then, the measurement period TS is between the phase synchronization timing TMA and TMB. In the repeating method of the present embodiment, the digital value DQ corresponding to the time difference TDF is obtained in this measurement period TS.

具体的には図２４、図２５のＧ４に示すように、時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミング（クロックサイクル）を特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばＧ４に示すＣＣＴ＝４となるクロックサイクルを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝４Δｔに対応するデジタル値（或いは３Δｔと４Δｔの間の値に対応するデジタル値）であると判断できる。従って、図２５の１回の測定期間ＴＳで、時間差ＴＤＦをデジタル値ＤＱに変換することが可能になるため、時間デジタル変換の高速化を図れる。 Specifically, as shown in G4 of FIGS. 24 and 25, the time digital conversion circuit 20 sets the time difference TDF by specifying the timing (clock cycle) in which the phase relations of the signal STP and the clock signal CK2 are switched. Find the corresponding digital value DQ. For example, by specifying the clock cycle in which CCT = 4 shown in G4, the digital value DQ corresponding to the time difference TDF is, for example, the digital value corresponding to TR = 4Δt (or the digital value corresponding to the value between 3Δt and 4Δt). ). Therefore, since the time difference TDF can be converted into the digital value DQ in one measurement period TS of FIG. 25, the time digital conversion can be speeded up.

例えば前述の特許文献４の従来手法では、時間計測を行う１回の測定期間において１つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。 For example, in the conventional method of Patent Document 4 described above, only one start pulse is generated in one measurement period for time measurement, so that a very large number of measurement periods are repeated in order to obtain a final digital value. There is a need.

これに対して本実施形態の繰り返し手法によれば、図２４、図２５に示すように１回の測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回（例えば１０００回以上）の位相比較を行うことで、デジタル値ＤＱを求めている。これにより、最終的なデジタル値ＤＱを１回の測定期間ＴＳ内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。 On the other hand, according to the repeating method of the present embodiment, as shown in FIGS. 24 and 25, the signal STA is generated a plurality of times in one measurement period TS, and the phase is generated a plurality of times (for example, 1000 times or more). The digital value DQ is obtained by making a comparison. As a result, the final digital value DQ can be obtained within one measurement period TS, so that the time digital conversion can be significantly speeded up as compared with the conventional method.

なお図２５において、測定期間ＴＳの長さは、この測定期間ＴＳでの例えばクロック信号ＣＫ１のクロック数Ｎ（クロックサイクル数）に相当する。例えば同期化回路１１０は、設定されたクロック数Ｎに対応する測定期間ＴＳ毎に、クロック信号ＣＫ１、ＣＫ２の位相同期を行うことになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間ＴＳでのクロック数Ｎを、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δｔが小さくなれば、測定期間ＴＳでのクロック数Ｎも大きくなる。 In FIG. 25, the length of the measurement period TS corresponds to, for example, the clock number N (clock cycle number) of the clock signal CK1 in the measurement period TS. For example, the synchronization circuit 110 performs phase synchronization of the clock signals CK1 and CK2 for each measurement period TS corresponding to the set number of clocks N. Then, in the iterative method of the present embodiment, in order to realize high-resolution time-digital conversion, the number of clocks N in this measurement period TS is set to a very large number such as 1000 or more (or 5000 or more). .. For example, when the clock frequencies of the clock signals CK1 and CK2 are f1 and f2, the resolution of the time digital conversion in this embodiment can be expressed as Δt = | f1-f2 | / (f1 × f2). Therefore, the smaller the frequency difference | f1-f2 | or the larger f1 × f2, the smaller the resolution Δt, and high-resolution time-digital conversion can be realized. The smaller the resolution Δt, the larger the number of clocks N in the measurement period TS.

そしてカウント値ＴＣＮＴは、図２５の期間ＴＳＢの長さに相当する。ここでは、位相同期タイミングＴＭＡから、位相の前後関係が入れ替わるＧ４のタイミングまでの前半の期間をＴＳＦとし、Ｇ４のタイミングから位相同期タイミングＴＭＢまでの後半の期間をＴＳＢとしている。例えば期間ＴＳＦでのクロック信号ＣＫ１のクロック数（クロックサイクル数）をＮＦとした場合には、例えばＮ＝ＮＦ＋ＴＣＮＴが成り立つ。例えば図２４ではＮＦ＝４となるため、最終的なデジタル値ＤＱ＝４×Δｔに対応する値は、クロック数ＮＦに対応するデジタル値になる。このため時間デジタル変換回路２０（処理部３０）は、カウント値ＴＣＮＴに基づいて、ＮＦ＝Ｎ−ＴＣＮＴに対応するデジタル値を求めることになる。例えばデジタル値ＤＱが８ビットである場合には、クロック数Ｎに対応するデジタル値は例えば１１１１１１１１になる。但し、クロック数ＮＦのカウント処理を行って、デジタル値ＤＱを求めるようにしてもよい。 And the count value TCNT corresponds to the length of the period TSB in FIG. Here, the first half period from the phase synchronization timing TMA to the timing of G4 in which the phase-locked loops are exchanged is defined as TSF, and the latter half period from the timing of G4 to the phase synchronization timing TMB is defined as TSB. For example, when the number of clocks (the number of clock cycles) of the clock signal CK1 in the period TSF is NF, for example, N = NF + TCNT holds. For example, in FIG. 24, since NF = 4, the value corresponding to the final digital value DQ = 4 × Δt is the digital value corresponding to the number of clocks NF. Therefore, the time digital conversion circuit 20 (processing unit 30) obtains a digital value corresponding to NF = N—TCNT based on the count value TCNT. For example, when the digital value DQ is 8 bits, the digital value corresponding to the number of clocks N is, for example, 11111111. However, the digital value DQ may be obtained by performing the counting process of the number of clocks NF.

なお、測定期間ＴＳに対応するクロック数Ｎを大きくした場合には、図２４において測定可能な時間差ＴＤＦが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Ｎを大きくして分解能を高めながら、１回の測定期間ＴＳにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のＡ／Ｄ変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。 When the number of clocks N corresponding to the measurement period TS is increased, the time difference TDF that can be measured in FIG. 24 becomes short, so that the dynamic range becomes small. However, in the repeating method of the present embodiment, the time digital conversion is completed in one measurement period TS while increasing the number of clocks N to improve the resolution. As a result, it becomes possible to realize high resolution while realizing high speed conversion processing such as flash type A / D conversion.

この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行うのではなく、特定の期間においてだけ信号ＳＴＡを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。この場合には、例えば図２５の測定期間ＴＳにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング（Ｇ４）が特定された後は、信号ＳＴＡを発生しないようにして、省電力化を図るようにしてもよい。 In this case, in the repeating method of the present embodiment, instead of always generating the signal STA for each clock cycle and performing the phase comparison, the signal STA may be generated and the phase comparison may be performed only in a specific period. .. For example, after narrowing down the search range of the digital value DQ by the binary search method described later, a signal STA is generated for each clock cycle and phase comparison is performed in the period corresponding to the search range, and the final digital value DQ is obtained. May be asked. In this case, for example, in the measurement period TS of FIG. 25, the time digital conversion in which the signal STA is generated for each clock cycle and the phase comparison is performed may be performed only in the period corresponding to the narrowed search range. Further, after the timing (G4) at which the front-back relations of the phases are switched is specified, the signal STA may not be generated to save power.

また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。 Further, in the present embodiment, as shown in FIG. 1, the clock signals CK1 and CK2 are clock signals generated by using the oscillators XTAL1 and XTAL2, respectively. As described above, according to the method using the clock signals CK1 and CK2 generated by the oscillators XTAL1 and XTAL2, the time (as compared with the conventional method of realizing time digital conversion using a semiconductor element such as a vernier delay circuit) The accuracy of measurement of physical quantity) can be greatly improved.

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。 For example, the conventional method using a semiconductor element has a problem that it is relatively easy to improve the resolution, but it is difficult to improve the accuracy. That is, the delay time of the delay element, which is a semiconductor element, fluctuates greatly due to manufacturing variations and changes in the environment. Therefore, due to this fluctuation, there is a limit to improving the accuracy of measurement. For example, relative accuracy can be guaranteed to some extent, but absolute accuracy is difficult to guarantee.

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。 On the other hand, the oscillation frequency of the oscillator is much smaller than the delay time of the delay element, which is a semiconductor element, due to manufacturing variations and changes in the environment. Therefore, according to the method of performing time digital conversion using the clock signals CK1 and CK2 generated by the oscillators XTAL1 and XTAL2, the accuracy can be significantly improved as compared with the conventional method using a semiconductor element. Further, the resolution can be improved by reducing the frequency difference between the clock signals CK1 and CK2.

例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。 For example, if the frequency difference between the clock signals CK1 and CK2 is Δf = | f1-f2 | = 1 MHz and f1 and f2 are about 100 MHz, the time measurement resolution Δt = | f1-f2 | / (f1 × f2) is set. It can be about 100 ps (picosecond). Similarly, if f1 and f2 are set to about 100 MHz and Δf = 100 kHz, 10 kHz, and 1 kHz, the resolutions can be set to about Δt = 10 ps, 1 ps, and 0.1 ps, respectively. The fluctuations in the oscillation frequencies of the oscillators XTAL1 and XTAL2 are extremely small as compared with the method using a semiconductor element. Therefore, both improvement in resolution and improvement in accuracy can be realized at the same time.

また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。 Further, in the conventional method of Patent Document 4 described above, time digital conversion is realized by using a crystal oscillator. However, in this conventional method, the start timing of the time measurement is sequentially delayed from the timing of the synchronization point where the edges of the first and second clock pulses match. Then, each time measurement is performed from the timing of the synchronization point where the edges of the first and second clock pulses match, and it is necessary to repeat this time measurement many times. Therefore, there is a problem that the conversion time of the time-digital conversion becomes very long.

これに対して本実施形態の繰り返し手法では、測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。 On the other hand, in the repeating method of the present embodiment, the time digital conversion is realized by generating the signal STA a plurality of times and performing the phase comparison a plurality of times in the measurement period TS. Therefore, the time digital conversion can be significantly speeded up as compared with the conventional method.

９．クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値（広義にはクロックサイクル指定情報）の更新により時間デジタル変換を実現する手法について説明する。図２６〜図２８は、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。 9. Clock Cycle Specified Value Update Method Next, as the time digital conversion method of the present embodiment, a method of realizing time digital conversion by updating the clock cycle specified value (clock cycle specified information in a broad sense) will be described. 26 to 28 are signal waveform diagrams illustrating a method for updating a clock cycle designated value (hereinafter, as appropriate, simply referred to as an update method). CIN is clock cycle designation information. Hereinafter, CIN will be described as being a clock cycle specified value represented by the clock cycle specified information.

ＴＭＡ、ＴＭＢは位相同期タイミングである。図２６〜図２８では位相同期タイミングＴＭＡ、ＴＭＢはクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢはクロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。 TMA and TMB are phase-locked timings. In FIGS. 26 to 28, the phase synchronization timings TMA and TMB are the timings at which the transition timings of the clock signals CK1 and CK2 match. However, the update method of the present embodiment is not limited to this, and the phase synchronization timings TMA and TMB may be timings at which the front-back relations of the phases of the clock signals CK1 and CK2 are exchanged. The timing at which the phase contexts are switched changes from a state in which one clock signal is ahead of the other clock signal to a state in which one clock signal is out of phase with the other clock signal. It is the timing of the change.

更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図２６〜図２８では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。 The update period TP is a period between the phase synchronization timings TMA and TMB. In the update method of the present embodiment, the clock cycle specified value is updated, for example, once in the update period TP. Note that FIGS. 26 to 28 show a case where the number of clocks of the clock signal CK1 in the update period TP is 14 for the sake of simplification of the description. However, in reality, in order to set a high resolution, the number of clocks in the update period TP is set to a very large number such as 1000 or more (or 5000 or more).

図２６の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図８、図９で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図２で説明したようにクロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３Δｔになっている。 In the update period TP (first update period) of FIG. 26, the clock cycle designated value is CIN = 3. Therefore, the signal level of the signal STA is changed in the clock cycle (CCT = 3) specified by CIN = 3. As described above, in the update method of the present embodiment, the signal level of the signal STA is changed in the clock cycle of the clock signal CK1 designated based on the clock cycle designated value CIN (clock cycle designated information). Then, as described with reference to FIGS. 8 and 9, the signal level of the signal STP is transitioned in response to this signal STA, and the time difference between the transition timings of the signals STA and STP is TDF. On the other hand, in the clock cycle (CCT = 3) specified by CIN = 3, the time difference between the clocks of the clock signals CK1 and CK2 is TR = CIN × Δt = 3Δt as described with reference to FIG.

この場合に本実施形態の更新手法では、図２６のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。 In this case, in the update method of the present embodiment, as shown in A1 of FIG. 26, the phase comparison of the signal STP and the clock signal CK2 is performed. This phase comparison can be realized, for example, by sampling one signal of the signal STP and the clock signal CK2 with the other signal.

そして図２６のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図２６のＡ１ではＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。 In A1 of FIG. 26, the phase comparison result, which is the result of sampling the signal STP with the clock signal CK2, is at the L level. Based on the result of this phase comparison, it is determined that the signal STP is out of phase with the clock signal CK2. In other words, in A1 of FIG. 26, TDF> TR = 3Δt, and the time difference TDF of the signals STA and STP is longer than the time difference TR = 3Δt between the clocks of the clock signals CK1 and CK2. There is. In this case, an update is performed to increase the clock cycle specified value CIN.

図２７の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図２６に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９Δｔになっている。 In the update period TP (second update period) of FIG. 27, the clock cycle designated value is CIN = 9. For example, in the previous update period TP shown in FIG. 26, the clock cycle specified value is updated to CIN = 9 by performing an update that increases the clock cycle specified value from CIN = 3 as described above. Therefore, the signal level of the signal STA is changed in the clock cycle (CCT = 9) specified by CIN = 9. The signal level of the signal STP is transitioned in response to the signal STA, and the time difference between the transition timings of the signals STA and STP is TDF. On the other hand, in the clock cycle (CCT = 9) specified by CIN = 9, the time difference between the clocks of the clock signals CK1 and CK2 is TR = CIN × Δt = 9Δt.

そして本実施形態の更新手法では、図２７のＡ２に示すように信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この時、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図２７のＡ２ではＴＤＦ＜ＴＲ＝９Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９Δｔよりも短くなっている。この場合はクロックサイクル指定値ＣＩＮを減少させる更新を行う。 Then, in the update method of the present embodiment, as shown in A2 of FIG. 27, the phase comparison of the signal STP and the clock signal CK2 is performed. At this time, since the phase comparison result, which is the result of sampling the signal STP with the clock signal CK2, is at the H level, it is determined that the phase of the signal STP is ahead of that of the clock signal CK2. In other words, in A2 of FIG. 27, TDF <TR = 9Δt, and the time difference TDF is shorter than the clock-to-clock time difference TR = 9Δt. In this case, the clock cycle specified value CIN is updated to be reduced.

図２８の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図２７に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６Δｔになっている。 In the update period TP (third update period) of FIG. 28, the clock cycle designated value is CIN = 6. For example, in the previous update period TP shown in FIG. 27, the clock cycle specified value is updated to CIN = 6 by performing an update that reduces the clock cycle specified value from CIN = 9 as described above. Therefore, the signal level of the signal STA is changed in the clock cycle (CCT = 6) specified by CIN = 6. The signal level of the signal STP is transitioned in response to the signal STA, and the time difference between the transition timings of the signals STA and STP is TDF. On the other hand, in the clock cycle (CCT = 6) specified by CIN = 6, the time difference between the clocks of the clock signals CK1 and CK2 is TR = CIN × Δt = 6Δt.

そして本実施形態の更新手法では図２８のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図２８のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば図２８のＡ３ではＴＤＦ＝ＴＲ＝６Δｔとなっている。従って、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６Δｔに対応するデジタル値を出力する。 Then, in the update method of the present embodiment, as shown in A3 of FIG. 28, the phase comparison of the signal STP and the clock signal CK2 is performed. In this case, in A3 of FIG. 28, the transition timings (phases) of the signal STP and the clock signal CK2 match (substantially match). In other words, in A3 of FIG. 28, TDF = TR = 6Δt. Therefore, the digital value corresponding to DQ = TR = 6Δt is output as the digital value obtained by converting the time difference TDF of the signals STA and STP.

なお、図２６〜図２８では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。 In FIGS. 26 to 28, in order to simplify the explanation, the increase / decrease value of the clock cycle specified value CIN in each update period is set to a value larger than 1, but in reality, the Δsigma type A Like the / D conversion, the increase / decrease value of the clock cycle specified value CIN can be GK, which is a small value of 1 or 1 or less. GK is a gain coefficient, which is a value such that GK ≦ 1.

例えば図２６、図２７では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。 For example, in FIGS. 26 and 27, the clock cycle specified value CIN is increased from 3 to 9, but in reality, for example, the clock cycle specified value CIN is increased by a given value GK for each update period. conduct. For example, when the gain coefficient for which GK ≦ 1 is set to GK, the clock cycle specified value CIN is updated to + GK. For example, when GK = 0.1, for example, when + GK is updated 10 times in succession, the clock cycle specified value CIN is incremented by 1.

また図２７、図２８では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。 Further, in FIGS. 27 and 28, the clock cycle specified value CIN is reduced from 9 to 6, but in reality, for example, the clock cycle specified value CIN is reduced by a given value GK for each update period. conduct. For example, the clock cycle specified value CIN is updated to -GK. For example, when GK = 0.1, for example, when -GK is updated 10 times in a row, the clock cycle specified value CIN is decremented by 1.

また図２８のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６Δｔと７Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。 Further, in A3 of FIG. 28, even after the transition timings of the signal STP and the clock signal CK2 substantially match, the clock cycle specified value CIN is updated, for example, the CIN is 6, 7, 6, 7, ... Suppose it has changed. In this case, the digital value DQ output as the final result can be a value between 6Δt and 7Δt (for example, 6.5 × Δt). As described above, according to the update method of the present embodiment, it is possible to reduce the substantial resolution as in the delta-sigma type A / D conversion.

以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。具体的には、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。そして更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図２８のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。 As described above, in the update method of the present embodiment, the phase comparison between the signal STP whose signal level changes in response to the signal STA and the clock signal CK2 is performed, and the signal level of the signal STA is based on the result of the phase comparison. The clock cycle specified value CIN for transitioning is being updated. Specifically, the clock cycle specified value CIN is updated in each update period. Then, the updated clock cycle specified value CIN is fed back. Therefore, even when the time or physical quantity to be measured dynamically changes, it is possible to realize the time digital conversion that follows the dynamic change. For example, as shown in A3 of FIG. 28, even when the clock cycle specified value CIN corresponding to the time to be measured (time difference TDF) is approached and the time is dynamically changed, the clock cycle specified value is correspondingly changed. By updating the CIN sequentially, it is possible to cope with such a dynamic change.

また本実施形態の更新手法において、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。 Further, in the update method of the present embodiment, when the error component due to the mismatch of the transition timings of the clock signals CK1 and CK2 is reduced, the time digital conversion circuit 20 uses the clock cycle specified value and the update period of the clock cycle specified value. It is desirable to perform a process of converting the time difference into a digital value DQ based on the clock number information of the clock signal CK1 or the clock signal CK2. For example, the digital value DQ is obtained by updating the clock cycle specified value CIN based on the phase comparison result of the signal STP and the clock signal CK2 and the clock number information.

即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態では同期化回路１１０を設けない変形実施も可能である。 That is, in the update method of the present embodiment, time digital conversion can be realized even if the transition timings of the clock signals CK1 and CK2 do not exactly match at the phase synchronization timing. For example, in the update method of the present embodiment, the phase synchronization timings TMA and TMB need only be the timing at which the front-back relations of the phases of the clock signals CK1 and CK2 are exchanged, and the transition timings of the clock signals CK1 and CK2 do not completely match. May be good. That is, in the present embodiment, it is possible to carry out the modification without providing the synchronization circuit 110.

例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここで、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合において、同期化回路１１０を設けないと、位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまう。 For example, in order to exactly match the transition timings of the clock signals CK1 and CK2 at the phase synchronization timing, it is necessary to satisfy the relationship of N / f1 = M / f2. Here, N and M are the number of clocks of the clock signals CK1 and CK2 in the update period, respectively, and are integers of 2 or more. However, it may actually be difficult to set the clock frequencies f1 and f2 by the oscillators XTAL1 and XTAL2 in FIG. 1 to frequencies that strictly satisfy the relationship of N / f1 = M / f2. When the relationship of N / f1 = M / f2 is not satisfied, if the synchronization circuit 110 is not provided, the transition timings of the clock signals CK1 and CK2 in the phase synchronization timing TMA and TMB shift, and this shift causes a conversion error. Become.

そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。 Therefore, in the update method of the present embodiment, the number of clocks N in each update period is measured. In the phase synchronization timings TMA and TMB, the number N of clocks does not always have the same value due to the deviation in the transition timings of the clock signals CK1 and CK2, and fluctuates according to the update period. The time digital conversion circuit 20 updates the clock cycle specified value CIN based on the number N of clocks fluctuating in this way and the phase comparison result of the signal STP and the clock signal CK2. By doing so, it is possible to reduce the conversion error caused by the deviation of the transition timings of the clock signals CK1 and CK2 in the phase synchronization timing TMA and TMB.

１０．バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。図２９は、バイナリーサーチ手法を説明する信号波形図である。図２９では、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値ＣＩＮの更新を、バイナリーサーチにより実現している。 10. Binary search method Next, the binary search method will be described as the time-digital conversion method of the present embodiment. FIG. 29 is a signal waveform diagram illustrating a binary search method. In FIG. 29, a digital value corresponding to the time difference between the transition timings of the signal STA and the signal STP is obtained by a binary search with a resolution corresponding to the frequency difference between the clock frequencies f1 and f2. Specifically, the update of the clock cycle specified value CIN based on the phase comparison result of the signal STP and the clock signal CK2 is realized by the binary search.

バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値ＤＱを４ビットのデータとし、４ビットの各ビットをｂ４、ｂ３、ｂ２、ｂ１とする。ｂ４がＭＳＢであり、ｂ１がＬＳＢである。図２９では、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を、バイナリーサーチにより求めている。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を順次に求める。 Binary search (binary search, binary search) is a method of finding the final digital value while narrowing the search range by dividing the search range one after another (binary search). For example, let the digital value DQ obtained by converting the time difference be 4-bit data, and let each of the 4-bit bits be b4, b3, b2, and b1. b4 is the MSB and b1 is the LSB. In FIG. 29, each bit b4, b3, b2, and b1 of the digital value DQ is obtained by a binary search. For example, the bits b4, b3, b2, and b1 of the digital value DQ are sequentially obtained by the same method as the A / D conversion of the sequential comparison.

例えば図２９において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、例えばｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。そして図２９のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値ＣＩＮは、例えば初期値であるＣＩＮ＝８に設定されている。この初期値であるＣＩＮ＝８は、最初の探索範囲内の例えば真ん中付近の値に相当する。 For example, in FIG. 29, the clock frequencies of the clock signals CK1 and CK2 are, for example, f1 = 100 MHz (period = 10 ns) and f2 = 94.12 MHz (period = 10.625 ns), and the resolution is Δt = 0.625 ns. It has become. E1 and E2 in FIG. 29 are phase synchronization timings, which are timings at which the transition timings of the clock signals CK1 and CK2 match, for example. The clock cycle specified value CIN is set to, for example, an initial value of CIN = 8. This initial value, CIN = 8, corresponds to a value in the first search range, for example, near the center.

このようにＣＩＮ＝８に設定されると、最初の更新期間ＴＰ１（第１の更新期間）では、図２９のＥ３に示すように、クロックサイクル値がＣＣＴ＝８になった場合に、信号ＳＴＡの信号レベルを遷移させる。この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。 When CIN = 8 is set in this way, in the first update period TP1 (first update period), as shown in E3 of FIG. 29, when the clock cycle value becomes CCT = 8, the signal STA The signal level of is changed. When the signal level of the signal STP changes in response to this signal STA, a phase comparison between the signal STP and the clock signal CK2 is performed. For example, a phase comparison is performed in which the clock signal CK2 is sampled by the signal STP, the H level of the clock signal CK2 is sampled as shown in E4, and this H level becomes the phase comparison result. When the phase comparison result is the H level in this way, it is determined that the logical level of the bit b4, which is the MSB of the digital value DQ, is b4 = 1.

このようにｂ４＝１が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１５の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１２に更新する。 Since b4 = 1 is obtained in this way, the search range of the binary search is narrowed, and it is determined that the CIN corresponding to the final digital value DQ is within the search range of, for example, 8 to 15. Then, the clock cycle specified value is updated to, for example, CIN = 12 so as to be set to a value within this search range (for example, a value near the center).

このようにＣＩＮ＝１２に更新されると、次の更新期間ＴＰ２（第２の更新期間）では、Ｅ５に示すように、クロックサイクル値がＣＣＴ＝１２になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。 When CIN = 12 is updated in this way, in the next update period TP2 (second update period), as shown in E5, when the clock cycle value becomes CCT = 12, the signal level of the signal STA To transition. Then, the phase comparison of the signal STP and the clock signal CK2 is performed, and since the L level of the clock signal CK2 is sampled as shown in, for example, E6, this L level becomes the phase comparison result. When the phase comparison result is the L level in this way, it is determined that the logic level of the next bit b3 of the digital value DQ is b3 = 0.

このようにｂ４＝１、ｂ３＝０が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１１の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１０に更新する。 Since b4 = 1 and b3 = 0 are obtained in this way, the search range of the binary search is narrowed, and it is determined that the CIN corresponding to the final digital value DQ is within the search range of, for example, 8 to 11. NS. Then, the clock cycle specified value is updated to, for example, CIN = 10 so as to be set to a value within this search range (for example, a value near the center).

このようにＣＩＮ＝１０に更新されると、次の更新期間ＴＰ３（第３の更新期間）では、Ｅ７に示すように、クロックサイクル値がＣＣＴ＝１０になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。 When CIN = 10 is updated in this way, in the next update period TP3 (third update period), as shown in E7, when the clock cycle value becomes CCT = 10, the signal level of the signal STA To transition. Then, the phase comparison of the signal STP and the clock signal CK2 is performed, and since the H level of the clock signal CK2 is sampled as shown in, for example, E8, this H level becomes the phase comparison result. When the phase comparison result is H level in this way, it is determined that the logic level of the next bit b2 of the digital value DQ is b2 = 1.

最後にＣＩＮ＝１１に更新されて、次の更新期間ＴＰ４（第４の更新期間）では、Ｅ９に示すように、クロックサイクル値がＣＣＴ＝１１になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１は、ｂ１＝１に設定される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。 Finally, it is updated to CIN = 11, and in the next update period TP4 (fourth update period), as shown in E9, when the clock cycle value becomes CCT = 11, the signal level of the signal STA is changed. Let me. Then, the phase comparison of the signal STP and the clock signal CK2 is performed, and since the H level of the clock signal CK2 is sampled as shown in, for example, E10, this H level becomes the phase comparison result. When the phase comparison result is H level in this way, the bit b1, which is the LSB of the digital value DQ, is set to b1 = 1. Then, as shown in E11, DQ = 1011 (binary number) is output as the output code which is the final digital value.

このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図２９の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図２９に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。 By using such a binary search method, it is possible to obtain a digital value DQ corresponding to the time difference between the transition timings of the signals STA and STP at high speed. For example, in the conventional method of Patent Document 4 described above, in the case of FIG. 29, a maximum of 15 times of time measurement is required to obtain the final digital value DQ. On the other hand, according to the method of the present embodiment, as shown in FIG. 29, the final digital value DQ can be obtained in, for example, four update periods, and the time digital conversion can be speeded up.

特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、従来手法では、例えば２Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。 In particular, when the resolution Δt is reduced and the number of bits L of the digital value DQ is increased, the conventional method requires time measurement of, for example, about 2 L , and the conversion time becomes very long. Will end up. On the other hand, according to the method of the present embodiment, for example, the final digital value DQ can be obtained in the update period of L times, and the time digital conversion can be significantly speeded up as compared with the conventional method.

なお、デジタル値ＤＱの上位ビット側を図２９のバイナリーサーチ手法で求めた後、下位ビット側（例えばＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、例えば図２６〜図２８で説明した更新手法で求めるようにしてもよい。例えば図２９では、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値ＣＩＮを更新している。これに対して図２６〜図２８の更新手法では、Δシグマ型のＡ／Ｄ変換のように、位相比較結果に基づいて、ＣＩＮを±ＧＫだけ増減させる更新を行っている。ＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、ＣＩＮを＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、ＣＩＮを−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。 After the upper bit side of the digital value DQ is obtained by the binary search method of FIG. 29, the lower bit side (for example, the lower bit including the LSB or the lower bit of the LSB) is described with reference to FIGS. 26 to 28, for example. It may be obtained by the update method. For example, in FIG. 29, the clock cycle specified value CIN is updated so that the value is within the search range while sequentially narrowing the search range (sequential comparison range) as in the sequential comparison type A / D conversion. On the other hand, in the update method of FIGS. 26 to 28, the CIN is updated by ± GK based on the phase comparison result, as in the delta-sigma type A / D conversion. GK is a gain coefficient, and GK ≦ 1. Specifically, when the phase comparison result shows that the signal STP is out of phase with the clock signal CK2, the CIN is updated by + GK (digital arithmetic processing). On the other hand, when the phase comparison result shows that the signal STP is more advanced than the clock signal CK2, the CIN is updated by -GK (digital arithmetic processing). By combining the two methods in this way, it is possible to realize both high-speed and high-precision time-digital conversion.

１１．他の構成例
図３０に本実施形態の集積回路装置１０の他の構成例を示す。図３０の集積回路装置１０では、図１６の同期化回路１１０として複数のＰＬＬ回路１２０、１３０が設けられている。 11. Other Configuration Examples FIG. 30 shows another configuration example of the integrated circuit device 10 of the present embodiment. In the integrated circuit device 10 of FIG. 30, a plurality of PLL circuits 120 and 130 are provided as the synchronization circuit 110 of FIG.

ＰＬＬ回路１２０（第１のＰＬＬ回路）はクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１２０は、発振子ＸＴＡＬ１（第１の発振子）を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。 The PLL circuit 120 (first PLL circuit) synchronizes the phase of the clock signal CK1 and the reference clock signal CKR. Specifically, in the PLL circuit 120, a clock signal CK1 having a clock frequency f1 generated by using the oscillator XTAL1 (first oscillator) and a reference clock signal CKR are input, and the clock signal CK1 and the reference clock signal are input. Phase-lock with CKR. For example, the PLL circuit 120 synchronizes the clock signal CK1 and the reference clock signal CKR at each first phase synchronization timing (every first period) (matches the transition timings).

ＰＬＬ回路１３０（第２のＰＬＬ回路）はクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１３０は、発振子ＸＴＡＬ２（第２の発振子）を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。 The PLL circuit 130 (second PLL circuit) performs phase synchronization between the clock signal CK2 and the reference clock signal CKR. Specifically, in the PLL circuit 130, a clock signal CK2 having a clock frequency f2 generated by using the oscillator XTAL2 (second oscillator) and a reference clock signal CKR are input, and the clock signal CK2 and the reference clock signal are input. Phase-lock with CKR. For example, the PLL circuit 130 synchronizes the clock signal CK2 and the reference clock signal CKR at each second phase synchronization timing (every second period) (matches the transition timings).

基準クロック信号ＣＫＲは、例えば発振子ＸＴＡＬ３（第３の発振子）を発振回路１０３により発振させることで生成される。基準クロック信号ＣＫＲのクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばクロック周波数ｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３としては、発振子ＸＴＡＬ１、ＸＴＡＬ２と同様の素子を用いることができ、例えば水晶振動子などを用いることができる。水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的に、クロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れるようになる。 The reference clock signal CKR is generated, for example, by oscillating the oscillator XTAL3 (third oscillator) with the oscillation circuit 103. The clock frequency fr of the reference clock signal CKR is a frequency different from the clock frequencies f1 and f2 of the clock signals CK1 and CK2, and is lower than, for example, the clock frequencies f1 and f2. As the oscillator XTAL3, the same elements as the oscillators XTAL1 and XTAL2 can be used, and for example, a crystal oscillator can be used. By using a crystal oscillator, a highly accurate reference clock signal CKR with small jitter and phase error can be generated, and as a result, the jitter and phase error of the clock signals CK1 and CK2 can be reduced, and the time digital conversion can be made highly accurate. And so on.

このように本実施形態では、ＰＬＬ回路１２０によりクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期され、ＰＬＬ回路１３０によりクロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期される。これによりクロック信号ＣＫ１とクロック信号ＣＫ２が位相同期するようになる。なお３つ以上のＰＬＬ回路（３つ以上の発振子）を設けてクロック信号ＣＫ１、ＣＫ２の位相同期を行う変形実施も可能である。 As described above, in the present embodiment, the clock signal CK1 and the reference clock signal CKR are phase-locked by the PLL circuit 120, and the clock signal CK2 and the reference clock signal CKR are phase-locked by the PLL circuit 130. As a result, the clock signal CK1 and the clock signal CK2 are phase-locked. It is also possible to provide three or more PLL circuits (three or more oscillators) to perform phase synchronization of the clock signals CK1 and CK2.

具体的にはＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（第１の位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。 Specifically, the PLL circuit 120 includes frequency dividing circuits 122 and 124 (first and second frequency dividing circuits) and a phase detector 126 (first phase comparator). The frequency dividing circuit 122 divides the clock frequency f1 of the clock signal CK1 to 1 / N1 and outputs a divided clock signal DCK1 having a clock frequency of f1 / N1. The frequency dividing circuit 124 divides the clock frequency fr of the reference clock signal CKR to 1 / M1 and outputs a divided clock signal DCK2 having a clock frequency of fr / M1. Then, the phase detector 126 performs a phase comparison between the frequency-divided clock signal DCK1 and the frequency-divided clock signal DCK2, and outputs the signal PQ1 which is an up / down signal to the charge pump circuit 128. Then, the oscillation circuit 101 (VCXO) performs an oscillation operation of the oscillator XTAL1 whose oscillation frequency is controlled based on the control voltage VC1 from the charge pump circuit 128 to generate the clock signal CK1.

ＰＬＬ回路１３０は、分周回路１３２、１３４（第３、第４の分周回路）と、位相検出器１３６（第２の位相比較器）を含む。分周回路１３２は、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、分周クロック信号ＤＣＫ３と分周クロック信号ＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。 The PLL circuit 130 includes frequency dividing circuits 132 and 134 (third and fourth frequency dividing circuits) and a phase detector 136 (second phase comparator). The frequency dividing circuit 132 divides the clock frequency f2 of the clock signal CK2 to 1 / N2, and outputs a divided clock signal DCK3 having a clock frequency of f2 / N2. The frequency dividing circuit 134 divides the clock frequency fr of the reference clock signal CKR to 1 / M2, and outputs a divided clock signal DCK4 having a clock frequency of fr / M2. Then, the phase detector 136 compares the phases of the frequency-divided clock signal DCK3 and the frequency-divided clock signal DCK4, and outputs the signal PQ2, which is an up / down signal, to the charge pump circuit 138. Then, the oscillation circuit 102 (VCXO) performs an oscillation operation of the oscillator XTAL2 whose oscillation frequency is controlled based on the control voltage VC2 from the charge pump circuit 138 to generate the clock signal CK2.

図３１は図３０の集積回路装置１０の動作を説明する信号波形図である。なお図３１では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。 FIG. 31 is a signal waveform diagram illustrating the operation of the integrated circuit device 10 of FIG. Note that FIG. 31 shows an example in which N1 = 4, M1 = 3, N2 = 5, and M2 = 4 are set for simplification of the description, but in reality, in order to improve the resolution of the time digital conversion. N1, M1, N2, and M2 are set to very large numbers.

図３１に示すようにクロック信号ＣＫ１をＮ１＝４分周した信号が、分周クロック信号ＤＣＫ１となり、基準クロック信号ＣＫＲをＭ１＝３分周した信号が、分周クロック信号ＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、クロック信号ＣＫ１、基準クロック信号ＣＫＲの位相同期が行われる。 As shown in FIG. 31, the signal obtained by dividing the clock signal CK1 by N1 = 4 becomes the divided clock signal DCK1, and the signal obtained by dividing the reference clock signal CKR by M1 = 3 becomes the divided clock signal DCK2, and every period T12. Phase synchronization is performed. That is, the PLL circuit 120 performs phase synchronization of the clock signal CK1 and the reference clock signal CKR so that the relationship of T12 = N1 / f1 = M1 / fr is established.

またクロック信号ＣＫ２をＮ２＝５分周した信号が、分周クロック信号ＤＣＫ３となり、基準クロック信号ＣＫＲをＭ２＝４分周した信号が、分周クロック信号ＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、クロック信号ＣＫ２、基準クロック信号ＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期し、期間Ｔ３４毎に、クロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期することで、クロック信号ＣＫ１、ＣＫ２は、期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合には、ＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。 Further, the signal obtained by dividing the clock signal CK2 by N2 = 5 becomes the divided clock signal DCK3, and the signal obtained by dividing the reference clock signal CKR by M2 = 4 becomes the divided clock signal DCK4, and phase synchronization is performed every period T34. It is said. That is, the PLL circuit 130 performs phase synchronization of the clock signal CK2 and the reference clock signal CKR so that the relationship of T34 = N2 / f2 = M2 / fr is established. In this way, the clock signal CK1 and the reference clock signal CKR are phase-synchronized for each period T12, and the clock signal CK2 and the reference clock signal CKR are phase-synchronized for each period T34, so that the clock signals CK1 and CK2 are for each period TAB. Will be phase-synchronized with. Here, the relationship of TAB = T12 × M2 = T34 × M1 is established. For example, in the case of M2 = 4 and M1 = 3, TAB = T12 × 4 = T34 × 3.

図３０の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。図３２に分周比の設定の一例を示す。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周回路１２２、１２４の分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周回路１３２、１３４の分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、図２で説明した時間デジタル変換の分解能（時間分解能）を、Δｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。 The frequency division ratios N1, M1, N2, and M2 of the frequency dividing circuits 122, 124, 132, and 134 in FIG. 30 are actually set to a very large number. FIG. 32 shows an example of setting the division ratio. For example, when the clock frequency of the reference clock signal CKR is fr = 101 MHz, by setting the frequency division ratios of the frequency dividing circuits 122 and 124 to N1 = 101 and M1 = 100, the PLL circuit 120 sets f1 = 102.01 MHz. The clock signal CK1 is generated. Further, by setting the frequency division ratios of the frequency dividing circuits 132 and 134 to N2 = 102 and M2 = 101, the PLL circuit 130 generates the clock signal CK2 of f2 = 102 MHz. As a result, the resolution (time resolution) of the time digital conversion described with reference to FIG. 2 can be set to Δt = | 1 / f1-1 / f2 | = 0.96 ps (picosecond), and the time digital conversion with extremely high resolution can be set. Will be realized.

図３２に示すように、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。 As shown in FIG. 32, N1 and M1 are two or more different integers, and N2 and M2 are also two or more different integers. Further, at least one of N1 and M1 and at least one of N2 and M2 are different integers. Desirably, N1 and N2 have a greatest common divisor of 1 and a least common multiple of N1 × N2, and M1 and M2 have a greatest common divisor of 1 and a least common multiple of M1 × M2. ..

また図３２では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立っている。即ち、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図３１を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはクロック信号ＣＫ１の１６個分の長さとクロック信号ＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎に、クロック信号ＣＫ１とクロック信号ＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになる。これにより、ノギス（バーニア）の原理を利用した時間デジタル変換を容易に実現できるようになる。 Further, in FIG. 32, the relationship of | N1 × M2-N2 × M1 | = 1 is established. That is, N1, M1, N2, and M2 are set so that the relationship of | N1 × M2-N2 × M1 | = 1 is established. Taking FIG. 31 in which N1 = 4, M1 = 3, N2 = 5, and M2 = 4 are set as an example, | N1 × M2-N2 × M1 | = | 4 × 4-5 × 3 | = 1. .. This means that the length of 16 clock signals CK1 and the length of 15 clock signals CK2 are equal. In this way, the clock signal CK1 and the clock signal CK2 are deviated by one clock cycle (one clock period) for each period TAB. This makes it possible to easily realize time-digital conversion using the caliper (vernier) principle.

図３０、図３１では、期間ＴＡＢよりも短い期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期が行われる。従って、前述の図１９の構成例に比べて位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れるようになる。特に、高分解能のΔｔを実現するために、Ｎ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、図１９の構成例では、期間ＴＡＢの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図３０、図３１では、期間ＴＡＢよりも短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できるという利点がある。 In FIGS. 30 and 31, the phase synchronization of the clock signal CK1 and the reference clock signal CKR is performed for each period T12 shorter than the period TAB, and the phases of the clock signal CK2 and the reference clock signal CKR are performed for each period T34 shorter than the period TAB. Synchronization is done. Therefore, the frequency of phase comparison is increased as compared with the configuration example of FIG. 19 described above, and the jitter (cumulative jitter) and phase noise of the clock signals CK1 and CK2 can be reduced. In particular, when N1, M1, N2, and M2 are set to a large number in order to realize high resolution Δt, the length of the period TAB becomes very long in the configuration example of FIG. 19, and an error occurs. Jitter and phase error become large due to the integration. On the other hand, in FIGS. 30 and 31, since the phase comparison is performed for each period T12 and T34 shorter than the period TAB, there is an advantage that the integration error can be reduced and the jitter and the phase error can be improved.

なお図３０のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。なおＴＤＣを用いる代わりに、Ｂａｎｇ−Ｂａｎｇタイプの位相検出器とＰＩ制御を用いた構成で、デジタル方式のＰＬＬ回路を実現してもよい。 Although the PLL circuits 120 and 130 of FIG. 30 have an analog circuit configuration, a digital (ADPLL) circuit configuration may be adopted. In this case, each PLL circuit (120, 130) can be realized by a phase detector having a counter and a TDC, a digital arithmetic unit, or the like. The counter generates digital data corresponding to the integer part of the result of dividing the clock frequency (fr) of the reference clock signal (CKR) by the clock frequency (f1, f2) of the clock signals (CK1, CK2). The TDC generates digital data corresponding to a fractional part of the division result. The digital data corresponding to the addition result of the integer part and the decimal part is output to the digital calculation unit. The digital calculation unit detects the phase error with the set frequency data based on the digital data of the comparison result from the set frequency data (FCW1, FCW2) and the phase detector, and smoothes the phase error. Frequency control data is generated and output to the oscillation circuit (101, 102). The oscillation circuit controls the oscillation frequency based on the frequency control data to generate clock signals (CK1, CK2). Instead of using TDC, a digital PLL circuit may be realized by a configuration using a Bang-Bang type phase detector and PI control.

１２．ジッターと分解能
以上のように本実施形態では高分解能の時間デジタル変換を実現しているが、クロック信号のジッターの累積等が原因となって、高分解能に対応する精度を実現できないという問題がある。例えばジッターを単純にホワイトノイズとすると、その累積ジッターは例えばランダムウォークになる。即ち、自己相関のない完全な雑音のようなジッター（ホワイトノイズ）に対し、その累積和となる累積ジッターは、ランダムウォークとなり、自己相関がある。 12. Jitter and resolution As described above, high-resolution time-digital conversion is realized in this embodiment, but there is a problem that accuracy corresponding to high resolution cannot be realized due to accumulation of clock signal jitter and the like. .. For example, if the jitter is simply white noise, the cumulative jitter will be, for example, a random walk. That is, with respect to jitter (white noise) such as complete noise without autocorrelation, the cumulative jitter that is the cumulative sum thereof becomes a random walk and has autocorrelation.

例えばランダムウォークは、図３３のＣ１に示すように正規分布（ガウス分布）に分布収束する。量子ウォークはＣ２、Ｃ３に示すように、有限な台（コンパクト・サポート）をもつ所与の確率密度関数に収束する。 For example, the random walk converges to a normal distribution (Gaussian distribution) as shown in C1 of FIG. The quantum walk converges to a given probability density function with a finite platform (compact support), as shown in C2 and C3.

例えば図１３ではクロック信号ＣＫ１、ＣＫ２を期間ＴＡＢ毎に位相同期させている。そして図３４のＤ１に示すようにクロック信号ＣＫ１、ＣＫ２には、クロックサイクル毎のジッターがある。またクロック信号ＣＫ１、ＣＫ２は期間ＴＫ毎に位相同期しているが、Ｄ２は、この期間ＴＫでの累積ジッターである。ここで、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号（又は基準クロック信号）についての、期間ＴＫでのクロック数をＫとする。このとき、ランダムウォークと仮定すると、累積ジッター量（ジッター積算誤差）は、例えばＫ１／２×Ｊと表すことができる。量子ウォークであると仮定すると、累積ジッター量は、例えばＫ×Ｊと表すことができる。 For example, in FIG. 13, the clock signals CK1 and CK2 are phase-locked for each period TAB. Then, as shown in D1 of FIG. 34, the clock signals CK1 and CK2 have jitter for each clock cycle. Further, the clock signals CK1 and CK2 are phase-locked for each period TK, and D2 is the cumulative jitter during this period TK. Here, the amount of jitter per clock cycle of the clock signals CK1 and CK2 is J, and the number of clocks of one of the clock signals CK1 and CK2 (or the reference clock signal) in the period TK is K. At this time, assuming a random walk, the cumulative jitter amount (jitter integration error) can be expressed as , for example, K 1/2 × J. Assuming a quantum walk, the cumulative amount of jitter can be expressed as, for example, K × J.

ここでジッター量Ｊは、理想的なクロック信号に対する位相のズレを表すものであり、ＲＭＳ値で表され、単位は時間である。例えばジッター量Ｊは、発振子の性能等により決まる規格値（最大規格値）であり、例えば１クロック当たりでの平均的な位相のズレを表すＲＭＳ値である。クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数である。図１３の例では、クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２のクロック数Ｎ、Ｍに相当する。また期間ＴＫは、図１３の期間ＴＡＢに相当する。そしてクロックロック信号ＣＫ１、ＣＫ２の一方のクロック信号の周波数をｆ（ｆ１、ｆ２）とし、時間デジタル変換の分解能をΔｔとした場合に、Ｋ＝１／（ｆ×Δｔ）と表すことができる。一方、図３０の例では、クロック数Ｋは、図３２のＮ１、Ｎ２に相当する。また期間ＴＫは、図３１の期間Ｔ１２、Ｔ３４に相当する。 Here, the jitter amount J represents the phase shift with respect to the ideal clock signal, is represented by the RMS value, and the unit is time. For example, the jitter amount J is a standard value (maximum standard value) determined by the performance of the oscillator and the like, and is, for example, an RMS value representing an average phase shift per clock. The number of clocks K is one in the period TK between the timing at which one of the clock signals CK1 and CK2 is phase-synchronized with respect to the other clock signal or the reference clock signal (CKR) and the timing at which the next phase is synchronized. It is the number of clocks of the clock signal of. In the example of FIG. 13, the clock number K corresponds to the clock numbers N and M of the clock signals CK1 and CK2. The period TK corresponds to the period TAB in FIG. When the frequency of one of the clock lock signals CK1 and CK2 is f (f1, f2) and the resolution of the time digital conversion is Δt, it can be expressed as K = 1 / (f × Δt). On the other hand, in the example of FIG. 30, the clock number K corresponds to N1 and N2 of FIG. 32. The period TK corresponds to the periods T12 and T34 in FIG.

図３４に示すように、位相同期間隔を表す期間ＴＫでのクロック数Ｋが大きいほど、累積ジッターによる誤差が大きくなり、精度が低下してしまう。その意味において図３０の構成例では、期間ＴＫでのクロック数Ｋを小さくできるため、累積ジッターによる誤差を小さくでき、精度を向上できる。 As shown in FIG. 34, the larger the number of clocks K in the period TK representing the phase synchronization interval, the larger the error due to the cumulative jitter, and the lower the accuracy. In that sense, in the configuration example of FIG. 30, since the number of clocks K in the period TK can be reduced, the error due to the cumulative jitter can be reduced and the accuracy can be improved.

図３５のＨ１、Ｈ２、Ｈ３は、例えばランダムウォークと仮定した場合における分解能（ｓｅｃ）とクロック信号のジッター（ｓｅｃ＿ｒｍｓ）の関係を示すものである。例えば累積ジッター量がＫ１／２×Ｊと表される場合における分解能とジッターの関係を示すものであり、Ｈ１、Ｈ２、Ｈ３は、クロック信号（ＣＫ１、ＣＫ２）の周波数が１００ＭＨｚ、１ＧＨｚ、１０ＭＨｚの場合に相当する。図３５において、Ｈ４に示す領域は、ジッターが主因となって精度を悪化させる領域である。Ｈ５に示す領域は、分解能が主因となって精度を悪化させる領域である。 H1, H2, and H3 in FIG. 35 show the relationship between the resolution (sec) and the jitter (sec_rms) of the clock signal in the case of assuming a random walk, for example. For example, it shows the relationship between the resolution and the jitter when the cumulative amount of jitter is expressed as K 1/2 × J. In H1, H2, and H3, the frequencies of the clock signals (CK1, CK2) are 100 MHz, 1 GHz, and 10 MHz. Corresponds to the case of. In FIG. 35, the region shown in H4 is a region in which the accuracy is deteriorated mainly due to jitter. The region shown in H5 is a region in which the accuracy is deteriorated mainly due to the resolution.

例えば図３５のＨ１は、クロック信号の周波数が１００ＭＨｚであり、クロック数Ｋが１０４程度である場合を示している。例えばＨ１において、分解能（Δｔ）が１ｐｓ（１０−１２ｓｅｃ）である場合に、ジッター（Ｊ）が０．０１ｐｓ（１０−１４ｓｅｃ＿ｒｍｓ）となっており、Ｋ＝１０４とすると、Δｔ＝Ｋ１／２×Ｊの関係が成り立っている。例えばクロック信号の周波数を１ＧＨｚというように高くすると、クロック数Ｋを小さくできるため、Δｔ＝Ｋ１／２×Ｊの関係を表すラインはＨ２に示すようになり、ジッターに対する要求が緩やかになる。一方、クロック信号の周波数を１０ＭＨｚというように低くすると、クロック数Ｋが大きくなるため、Δｔ＝Ｋ１／２×Ｊの関係を表すラインはＨ３に示すようになり、ジッターに対する要求が厳しくなる。 For example H1 of FIG. 35, the frequency of the clock signal is 100 MHz, shows a case clock number K of about 10 4. In example H1, when the resolution (Delta] t) is 1ps (10 -12 sec), jitter (J) has become a 0.01ps (10 -14 sec_rms), When K = 10 4, Δt = K The relationship of 1/2 x J is established. For example, if the frequency of the clock signal is increased to 1 GHz, the number of clocks K can be reduced, so that the line representing the relationship of Δt = K 1/2 × J is shown in H2, and the demand for jitter becomes loose. On the other hand, when the frequency of the clock signal is lowered to 10 MHz, the number of clocks K becomes large, so that the line showing the relationship of Δt = K 1/2 × J is shown in H3, and the demand for jitter becomes strict.

そして本実施形態では、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、少なくともＪ≦Δｔの関係が成り立つ。例えば図３６のＨ６は、Ｊ＝Δｔの関係が成り立つラインを示しており、これは図３５のＨ４に示すようにジッターが主因で精度が劣化する領域に対応し、ジッターが少なくとも分解能を越えないというジッターの上限を示すものである。例えば分解能（Δｔ）が１ｐｓ（１０−１２ｓｅｃ）である場合には、ジッター量Ｊは少なくとも１ｐｓ（１０−１２ｓｅｃ＿ｒｍｓ）以下であることが要求され、ジッター量Ｊが１ｐｓ（ＲＭＳ値）よりも大きくなることを許容しない。ジッター量Ｊが１ｐｓよりも大きくなると、Δｔ＝１ｐｓというように高分解能にしたことが意味をなさなくなるからである。 In the present embodiment, when the amount of jitter per clock cycle of the clock signals CK1 and CK2 is J and the resolution of the time digital conversion is Δt, the relationship of at least J ≦ Δt is established. For example, H6 in FIG. 36 shows a line where the relationship of J = Δt holds, and this corresponds to a region where the accuracy deteriorates mainly due to jitter as shown in H4 in FIG. 35, and the jitter does not exceed at least the resolution. It shows the upper limit of jitter. For example, when the resolution (Δt) is 1 ps ( 10-12 sec), the jitter amount J is required to be at least 1 ps (10-12 sec_rms) or less, and the jitter amount J is larger than 1 ps (RMS value). Do not allow it to grow. This is because when the jitter amount J becomes larger than 1 ps, it becomes meaningless to have a high resolution such as Δt = 1 ps.

また本実施形態では、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋの関係が成り立つ。例えば図３６のＨ７は、Ｊ＝Δｔ／Ｋの関係が成り立つラインを示しており、これは図３５のＨ５に示すように分解能が主因で精度が劣化する領域に対応し、分解能に対するジッターの下限を示すものである。例えばＨ７は量子ウォークに対応するものである。このようにＪ≧Δｔ／Ｋとすれば、累積ジッターの振る舞いが量子ウォークと想定した場合にも対応できるようになり、ジッター特性が必要以上に良い発振子を選択しなくても済むようになる。 Further, in the present embodiment, in the period TK between the timing at which one of the clock signals CK1 and CK2 is phase-synchronized with respect to the other clock signal or the reference clock signal (CKR) and the timing at which the clock signals are next phase-synchronized. When the number of clocks of one clock signal is K, the relationship of J ≧ Δt / K holds. For example, H7 in FIG. 36 shows a line where the relationship of J = Δt / K holds, which corresponds to a region where the accuracy deteriorates mainly due to the resolution as shown in H5 in FIG. 35, and corresponds to the lower limit of the jitter with respect to the resolution. Is shown. For example, H7 corresponds to a quantum walk. If J ≧ Δt / K in this way, it becomes possible to cope with the case where the behavior of the cumulative jitter is assumed to be a quantum walk, and it is not necessary to select an oscillator having better jitter characteristics than necessary. ..

例えばクロック信号（ＣＫ１、ＣＫ２）の周波数をｆ（ｆ１、ｆ２）とし、期間ＴＫのクロック数をＫとした場合に、Ｋ＝１／（ｆ×Δｔ）が成り立つ。図１３の例では、Ｎ＝１／（ｆ１×Δｔ）、Ｍ＝１／（ｆ２×Δｔ）が成り立つ。これは、期間ＴＫ（ＴＡＢ）毎に、一方のクロック信号と他方のクロック信号（ＣＫ１、ＣＫ２）の位相が１クロックサイクル分だけずれることを意味している。従って、Ｊ≧Δｔ／Ｋの関係式は、クロック信号の周波数ｆで表すと、Ｊ≧ｆ×Δｔ２という関係式になる。 For example, when the frequency of the clock signals (CK1, CK2) is f (f1, f2) and the number of clocks in the period TK is K, K = 1 / (f × Δt) holds. In the example of FIG. 13, N = 1 / (f1 × Δt) and M = 1 / (f2 × Δt) hold. This means that the phases of one clock signal and the other clock signal (CK1, CK2) are shifted by one clock cycle for each period TK (TAB). Therefore, the relational expression of J ≧ Δt / K becomes the relational expression of J ≧ f × Δt 2 when expressed by the frequency f of the clock signal.

また本実施形態では、例えば（１／１０）×（Δｔ／Ｋ１／２）≦Ｊ≦１０×（Δｔ／Ｋ１／２）の関係が成り立つ。例えばクロック周波数が１００ＭＨｚである場合に、図３６のＨ１は、Ｊ＝Δｔ／Ｋ１／２のラインに相当し、これはランダムウォークのラインに相当する。この場合に例えば図３６のＨ８に示す範囲であれば、図３５のＨ４に示すようにジッターが主因で精度が低下したり、Ｈ５に示すように分解能が主因で精度が低下しないようになる。（１／１０）×（Δｔ／Ｋ１／２）≦Ｊ≦１０×（Δｔ／Ｋ１／２）は、図３６のＨ８に示す範囲にあることを示すものであり、分解能とジッターの関係は、Ｈ８に示す範囲にあることが望ましい。Ｈ８の範囲の領域は、累積ジッターが精度を律速する領域と、分解能が精度を律速する領域の境の領域となるため、オーバスペックな発振子を用いなくても、高精度の時間デジタル変換を実現することが可能になる。 Further, in the present embodiment, for example, the relationship of (1/10) × (Δt / K 1/2 ) ≦ J ≦ 10 × (Δt / K 1/2) is established. For example, when the clock frequency is 100 MHz, H1 in FIG. 36 corresponds to the line of J = Δt / K 1/2 , which corresponds to the line of random walk. In this case, for example, in the range shown in H8 of FIG. 36, the accuracy does not decrease due to jitter as shown in H4 of FIG. 35, or the accuracy does not decrease due to resolution as shown in H5. (1/10) × (Δt / K 1/2 ) ≦ J ≦ 10 × (Δt / K 1/2 ) indicates that the range is in the range shown in H8 of FIG. 36, and the relationship between the resolution and the jitter. Is preferably in the range shown in H8. Since the region in the range of H8 is the boundary region between the region where the cumulative jitter determines the accuracy and the region where the resolution determines the accuracy, high-precision time-digital conversion can be performed without using an over-engineered oscillator. It will be possible to realize.

例えばランダムウォークと仮定すると、分解能と累積ジッター量が拮抗する関係式は、Ｊ＝Δｔ／Ｋ１／２と表すことができる。そして、前述したように、Ｋ＝１／（ｆ×Δｔ）が成り立つ場合には、Ｊ＝Δｔ／Ｋ１／２は、Ｊ＝（ｆ×Δｔ３）１／２という関係式になる。従って図３６のように、クロック信号の周波数ｆを１０ＭＨｚ〜１ＧＨｚの範囲とすると、（１０７×Δｔ３）１／２≦Ｊ≦（１０９×Δｔ３）１／２の関係が成り立つことになる。クロック信号の周波数ｆを１０ＫＨｚ〜１０ＧＨｚの範囲とすると、（１０４×Δｔ３）１／２≦Ｊ≦（１０１０×Δｔ３）１／２の関係が成り立つことになる。 For example, assuming a random walk, the relational expression in which the resolution and the cumulative amount of jitter compete with each other can be expressed as J = Δt / K 1/2. Then, as described above, when K = 1 / (f × Δt) holds, J = Δt / K 1/2 becomes a relational expression of J = (f × Δt 3 ) 1/2. Thus as shown in FIG. 36, the frequency f of the clock signal when the range of 10MHz～1GHz, the (10 7 × Δt 3) 1/2 ≦ J ≦ (10 9 × Δt 3) that 1/2 relationship holds Become. When a clock signal of frequency f in the range of 10KHz～10GHz, becomes (10 4 × Δt 3) 1/2 ≦ J ≦ (10 10 × Δt 3) that half the relation holds.

１３．電子機器、移動体
図３７に、本実施形態の集積回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の集積回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。集積回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図３７の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。 13. Electronic device, mobile FIG. 37 shows a configuration example of the electronic device 500 including the integrated circuit device 10 of the present embodiment. The electronic device 500 includes the integrated circuit device 10, the oscillators XTAL1, XTAL2, and the processing unit 520 of the present embodiment. Further, the communication unit 510, the operation unit 530, the display unit 540, the storage unit 550, and the antenna ANT can be included. The physical quantity measuring device 400 is composed of the integrated circuit device 10 and the oscillators XTAL1 and XTAL2. The electronic device 500 is not limited to the configuration shown in FIG. 37, and various modifications such as omitting some of these components or adding other components can be performed.

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。 The electronic device 500 includes, for example, a measuring device for measuring physical quantities such as distance, time, flow velocity, or flow rate, a biological information measuring device for measuring biological information (ultrasonic measuring device, pulse wave meter, blood pressure measuring device, etc.), and an in-vehicle device. (Equipment for automatic operation, etc.), network-related equipment such as base stations or routers can be assumed. It also distributes wearable devices such as head-mounted display devices and clock-related devices, printing devices, projection devices, robots, personal digital assistants (smartphones, mobile phones, portable game devices, notebook PCs, tablet PCs, etc.), and content. A content providing device or a video device such as a digital camera or a video camera can be assumed.

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。 The communication unit 510 (wireless circuit) performs a process of receiving data from the outside or transmitting data to the outside via the antenna ANT. The processing unit 520 performs control processing of the electronic device 500, various digital processing of data transmitted and received via the communication unit 510, and the like. Further, the processing unit 520 performs various processes using the physical quantity information measured by the physical quantity measuring device 400. The function of the processing unit 520 can be realized by a processor such as a microcomputer.

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。 The operation unit 530 is for the user to perform an input operation, and can be realized by an operation button, a touch panel display, or the like. The display unit 540 displays various types of information, and can be realized by a display such as a liquid crystal display or an organic EL. When a touch panel display is used as the operation unit 530, the touch panel display also has the functions of the operation unit 530 and the display unit 540. The storage unit 550 stores data, and its function can be realized by a semiconductor memory such as RAM or ROM, an HDD (hard disk drive), or the like.

図３８に、本実施形態の集積回路装置１０を含む移動体の例を示す。本実施形態の集積回路装置１０（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図３８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の集積回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の集積回路装置１０や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。 FIG. 38 shows an example of a mobile body including the integrated circuit device 10 of the present embodiment. The integrated circuit device 10 (oscillator) of the present embodiment can be incorporated into various moving objects such as a car, an airplane, a motorcycle, a bicycle, a robot, or a ship. A moving body is a device / device that is provided with, for example, a drive mechanism such as an engine or a motor, a steering mechanism such as a steering wheel or a rudder, and various electronic devices (vehicle-mounted devices), and moves on the ground, in the sky, or on the sea. FIG. 38 schematically shows an automobile 206 as a specific example of the moving body. The integrated circuit device 10 of the present embodiment and a physical quantity measuring device (not shown) having an oscillator are incorporated in the automobile 206 (moving body). The control device 208 performs various control processes based on the physical quantity information measured by the physical quantity measuring device. For example, when the distance information of an object around the automobile 206 is measured as physical quantity information, the control device 208 performs various control processes for automatic driving using the measured distance information. The control device 208 controls the hardness of the suspension according to, for example, the posture of the vehicle body 207, and controls the brakes of the individual wheels 209. The device into which the integrated circuit device 10 and the physical quantity measuring device of the present embodiment are incorporated is not limited to such a control device 208, and is incorporated into various devices (vehicle-mounted devices) provided in a moving body such as an automobile 206. Is possible.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報、制御信号等）と共に記載された用語（クロックサイクル指定値、制御電圧等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また物理量測定装置、集積回路装置、電子機器、移動体の構成・動作や、発振回路、測定部、時間デジタル変換回路、制御部の構成、制御部の制御処理、時間デジタル変換処理、位相同期処理、発振処理、第１、第２の信号の生成処理、位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, those skilled in the art will easily understand that many modifications that do not substantially deviate from the novel matters and effects of the present invention are possible. Therefore, all such modifications are included in the scope of the present invention. For example, in the specification or drawing, terms (clock cycle designation value, control voltage, etc.) described at least once together with different terms (clock cycle designation information, control signal, etc.) in a broader sense or synonymous are referred to in the specification or drawing. It can be replaced with the different term anywhere. All combinations of the present embodiment and modifications are also included in the scope of the present invention. In addition, the configuration / operation of physical quantity measuring devices, integrated circuit devices, electronic devices, and moving objects, oscillation circuits, measuring units, time digital conversion circuits, control unit configurations, control unit control processing, time digital conversion processing, and phase synchronization processing. , Oscillation processing, first and second signal generation processing, phase comparison processing and the like are not limited to those described in this embodiment, and various modifications can be performed.

ＣＫ１、ＣＫ２…第１、第２のクロック信号、
ｆ１、ｆ２…第１、第２のクロック周波数、
ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３…第１、第２、第３の発振子、Δｔ…分解能、
ＳＴＡ、ＳＴＰ…第１、第２の信号、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＣＮＴ…カウント値、ＴＳ…測定期間、
ＴＭ、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、Ｎ、Ｍ…クロック数、
ＤＣＫ１、ＤＣＫ２…第１、第２の分周クロック信号、Ｐ１〜Ｐ４…第１〜第４の端子、Ｌ１〜Ｌ４…信号配線、ＳＤ１〜ＳＤ４…第１〜第４の辺、
１０…集積回路装置、２０…時間デジタル変換回路、
２１、２２…位相検出器、３０…処理部、３１…出力コード生成部、
３２…信号出力部、３３…レジスター部、４０…カウンター部、
５０…測定部、６０…処理回路、
７０…発光部（音波送信部）、７２…受光部（音波受信部）、
１００…発振回路、１０１、１０２、１０３…発振回路、１１０…同期化回路、
１１２…カウンター、１２０…ＰＬＬ回路、１２２、１２４…分周回路、
１２６…位相検出器、１２８…チャージポンプ回路、１３０…ＰＬＬ回路、
１３２、１３４…分周回路、１３６…位相検出器、１３８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部 CK1, CK2 ... 1st and 2nd clock signals,
f1, f2 ... 1st and 2nd clock frequencies,
XTAL1, XTAL2, XTAL3 ... 1st, 2nd, 3rd oscillator, Δt ... Resolution,
STA, STP ... 1st and 2nd signals,
CIN ... Clock cycle specification value (clock cycle specification information),
CCT ... clock cycle value, DQ ... digital value, TDF ... time difference,
TR ... clock-to-clock time difference, TCNT ... count value, TS ... measurement period,
TM, TMA, TMB ... Phase synchronization timing,
TP, TP1 to TP4 ... Update period, N, M ... Number of clocks,
DCK1, DCK2 ... 1st and 2nd divided clock signals, P1 to P4 ... 1st to 4th terminals, L1 to L4 ... signal wiring, SD1 to SD4 ... 1st to 4th sides,
10 ... integrated circuit device, 20 ... time digital conversion circuit,
21, 22 ... Phase detector, 30 ... Processing unit, 31 ... Output code generator,
32 ... signal output section, 33 ... register section, 40 ... counter section,
50 ... Measuring unit, 60 ... Processing circuit,
70 ... light emitting unit (sound wave transmitting unit), 72 ... light receiving unit (sound wave receiving unit),
100 ... Oscillation circuit, 101, 102, 103 ... Oscillation circuit, 110 ... Synchronization circuit,
112 ... counter, 120 ... PLL circuit, 122, 124 ... frequency dividing circuit,
126 ... Phase detector, 128 ... Charge pump circuit, 130 ... PLL circuit,
132, 134 ... frequency divider circuit, 136 ... phase detector, 138 ... charge pump circuit,
206 ... Automobile (moving body), 207 ... Body, 208 ... Control device, 209 ... Wheels,
400 ... Physical quantity measuring device, 410 ... Package, 412 ... Base part, 414 ... Lid part, 500 ... Electronic equipment, 510 ... Communication unit, 520 ... Processing unit, 530 ... Operation unit,
540 ... Display unit, 550 ... Storage unit

Claims (20)

第１の発振子と、
第２の発振子と、
集積回路装置と、
を含み、
前記集積回路装置は、
前記第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
前記第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
前記第１のクロック信号と前記第２のクロック信号を用いて、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を有する測定部と、
を含み、
前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、第１のクロックサイクル〜第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差であるクロック間時間差が、Δｔ〜ｉ×Δｔ（Δｔは分解能、ｉは２以上の整数）である場合に、
前記時間デジタル変換回路は、
前記第１の信号と前記第２の信号の前記時間差が、前記クロック間時間差であるΔｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、前記デジタル値を求めることを特徴とする物理量測定装置。 With the first oscillator
With the second oscillator
With integrated circuit equipment
Including
The integrated circuit device is
A first oscillator circuit that oscillates the first oscillator to generate a first clock signal having a first clock frequency.
A second oscillating circuit that oscillates the second oscillator to generate a second clock signal having a second clock frequency different from the first clock frequency.
A measuring unit having a time digital conversion circuit that converts the time difference between the transition timings of the first signal and the second signal into a digital value by using the first clock signal and the second clock signal.
Only including,
After the phase synchronization timing of the first clock signal and the second clock signal, the transition timing of the first clock signal and the second clock signal in the first clock cycle to the i clock cycle When the time difference between clocks, which is the time difference, is Δt to i × Δt (Δt is the resolution, i is an integer of 2 or more).
The time digital conversion circuit
A physical quantity characterized in that the digital value is obtained by specifying which of Δt to i × Δt, which is the time difference between clocks, corresponds to the time difference between the first signal and the second signal. measuring device. 請求項１に記載の物理量測定装置において、
前記集積回路装置は、
前記第１の発振子の一端と前記第１の発振回路を接続するための第１の端子と、
前記第１の発振子の他端と前記第１の発振回路を接続するための第２の端子と、
前記第２の発振子の一端と前記第２の発振回路を接続するための第３の端子と、
前記第２の発振子の他端と前記第２の発振回路を接続するための第４の端子と、
を含むことを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 1,
The integrated circuit device is
One end of the first oscillator and a first terminal for connecting the first oscillator circuit,
The other end of the first oscillator and the second terminal for connecting the first oscillator circuit,
A third terminal for connecting one end of the second oscillator and the second oscillator circuit,
The other end of the second oscillator and the fourth terminal for connecting the second oscillator circuit,
A physical quantity measuring device characterized by including. 請求項２に記載の物理量測定装置において、
前記第１の発振子の一端と前記第１の端子、前記第１の発振子の他端と前記第２の端子、前記第２の発振子の一端と前記第３の端子、及び前記第２の発振子の他端と前記第４の端子は、
前記第１の発振子、前記第２の発振子及び前記集積回路装置が収容されるパッケージの内部配線により接続されることを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 2.
One end of the first oscillator and the first terminal, the other end of the first oscillator and the second terminal, one end of the second oscillator and the third terminal, and the second terminal. The other end of the oscillator and the fourth terminal are
A physical quantity measuring device characterized in that the first oscillator, the second oscillator, and the integrated circuit device are connected by internal wiring of a package containing the first oscillator. 請求項１乃至３のいずれか一項に記載の物理量測定装置において、
前記第１の発振回路は、前記集積回路装置の第１の辺、第２の辺、第３の辺、及び第４の辺のうちの前記第１の辺に沿った領域に配置され、
前記第２の発振回路は、前記集積回路装置の前記第１の辺、前記第２の辺、前記第３の辺、及び前記第４の辺のうちの前記第１の辺とは異なる辺に沿った領域に配置されることを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 1 to 3.
The first oscillator circuit is arranged in a region of the first side, the second side, the third side, and the fourth side of the integrated circuit device along the first side.
The second oscillation circuit is formed on a side of the integrated circuit device, which is different from the first side, the first side, the second side, the third side, and the fourth side. A physical quantity measuring device characterized in that it is arranged in an area along the line. 請求項１乃至４のいずれか一項に記載の物理量測定装置において、
前記測定部は、
物理量に対応する検出信号の信号処理を行う処理回路を含むことを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 1 to 4.
The measuring unit
A physical quantity measuring device including a processing circuit that performs signal processing of a detection signal corresponding to a physical quantity. 請求項５に記載の物理量測定装置において、
前記物理量は、時間、距離、流量、流速及び周波数の少なくとも１つであることを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 5.
A physical quantity measuring device, wherein the physical quantity is at least one of time, distance, flow rate, flow velocity, and frequency. 請求項５又は６に記載の物理量測定装置において、
前記処理回路は検出信号の波形整形処理を行うことを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 5 or 6.
The processing circuit is a physical quantity measuring device characterized in that it performs waveform shaping processing of a detection signal. 請求項５乃至７のいずれか一項に記載の物理量測定装置において、
対象物に対して光を照射する発光部又は前記対象物に対して音波を送信する音波送信部と、
前記対象物からの光を受光する受光部又は前記対象物から音波を受信する音波受信部と、
を含むことを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 5 to 7.
A light emitting unit that irradiates an object with light or a sound wave transmitting unit that transmits sound waves to the object.
A light receiving unit that receives light from the object or a sound wave receiving unit that receives sound waves from the object.
A physical quantity measuring device characterized by including. 請求項８に記載の物理量測定装置において、
前記処理回路は、
前記受光部又は前記音波受信部からの前記検出信号に対して前記信号処理を行うことを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 8.
The processing circuit
A physical quantity measuring device characterized in that the signal processing is performed on the detection signal from the light receiving unit or the sound wave receiving unit. 請求項１乃至９のいずれか一項に記載の物理量測定装置において、
前記集積回路装置は、
前記第１の発振回路及び前記第２の発振回路の少なくとも一方の発振回路を制御する制御部を含むことを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 1 to 9.
The integrated circuit device is
A physical quantity measuring device including a control unit that controls at least one of the first oscillation circuit and the second oscillation circuit. 請求項１０に記載の物理量測定装置において、
前記制御部は、
前記少なくとも一方の発振回路の発振信号の発振周波数及び位相の少なくとも一方を制御することを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 10.
The control unit
A physical quantity measuring device characterized in that at least one of the oscillation frequency and the phase of the oscillation signal of the at least one oscillation circuit is controlled. 請求項１０又は１１に記載の物理量測定装置において、
前記制御部は、
前記第１のクロック信号と前記第２のクロック信号とが所与の周波数関係又は所与の位相関係になるように、前記少なくとも一方の発振回路を制御することを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 10 or 11.
The control unit
A physical quantity measuring device characterized in that at least one of the oscillation circuits is controlled so that the first clock signal and the second clock signal have a given frequency relationship or a given phase relationship. 第１の発振子と、
第２の発振子と、
集積回路装置と、
を含み、
前記集積回路装置は、
前記第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
前記第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
前記第１のクロック信号と前記第２のクロック信号を用いて、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を有する測定部と、
を含み、
前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を測定期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、
前記時間デジタル変換回路は、
前記測定期間の複数のクロックサイクルにおいて複数の前記第１の信号を発生し、発生した複数の前記第１の信号に対応して信号レベルが変化する複数の前記第２の信号を取得し、
前記複数のクロックサイクルの各クロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と、前記各クロックサイクルでの前記クロック間時間差とを比較するための比較処理の結果により、前記デジタル値を求めることを特徴とする物理量測定装置。 With the first oscillator
With the second oscillator
With integrated circuit equipment
Including
The integrated circuit device is
A first oscillator circuit that oscillates the first oscillator to generate a first clock signal having a first clock frequency.
A second oscillating circuit that oscillates the second oscillator to generate a second clock signal having a second clock frequency different from the first clock frequency.
A measuring unit having a time digital conversion circuit that converts the time difference between the transition timings of the first signal and the second signal into a digital value by using the first clock signal and the second clock signal.
Only including,
The period between the first phase synchronization timing and the second phase synchronization timing of the first clock signal and the second clock signal is set as the measurement period, and the first clock signal and the second clock signal When the time difference of the transition timing is the time difference between clocks,
The time digital conversion circuit
A plurality of the first signals are generated in a plurality of clock cycles of the measurement period, and a plurality of the second signals whose signal levels change in response to the generated plurality of the first signals are acquired.
Based on the result of the comparison process for comparing the time difference between the first signal and the second signal in each clock cycle of the plurality of clock cycles and the time difference between the clocks in each clock cycle, the said A physical quantity measuring device characterized by obtaining a digital value. 第１の発振子と、
第２の発振子と、
集積回路装置と、
を含み、
前記集積回路装置は、
前記第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
前記第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
前記第１のクロック信号と前記第２のクロック信号を用いて、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を有する測定部と、
を含み、
前記第１のクロック信号と前記第２のクロック信号の第１の位相同期タイミングと第２の位相同期タイミングの間の期間を第１の更新期間とし、前記第２の位相同期タイミングと第３の位相同期タイミングの間の期間を第２の更新期間とし、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差とした場合に、
前記時間デジタル変換回路は、
前記第１の更新期間では、第ｍのクロックサイクル（ｍは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｍのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行い、
前記第２の更新期間では、前記第１の更新期間での前記比較処理の結果に応じて設定された第ｎのクロックサイクル（ｎは１以上の整数）において前記第１の信号を発生し、発生した前記第１の信号に対応して信号レベルが変化する前記第２の信号を取得し、前記第ｎのクロックサイクルでの前記第１の信号と前記第２の信号の前記時間差と前記クロック間時間差とを比較するための比較処理を行うことを特徴とする物理量測定装置。 With the first oscillator
With the second oscillator
With integrated circuit equipment
Including
The integrated circuit device is
A first oscillator circuit that oscillates the first oscillator to generate a first clock signal having a first clock frequency.
A second oscillating circuit that oscillates the second oscillator to generate a second clock signal having a second clock frequency different from the first clock frequency.
A measuring unit having a time digital conversion circuit that converts the time difference between the transition timings of the first signal and the second signal into a digital value by using the first clock signal and the second clock signal.
Only including,
The period between the first phase synchronization timing and the second phase synchronization timing of the first clock signal and the second clock signal is set as the first update period, and the second phase synchronization timing and the third phase synchronization timing When the period between the phase synchronization timings is the second update period and the time difference between the transition timings of the first clock signal and the second clock signal is the time difference between clocks.
The time digital conversion circuit
In the first update period, the first signal is generated in the mth clock cycle (m is an integer of 1 or more), and the signal level changes in response to the generated first signal. The signal of the above is acquired, and a comparison process for comparing the time difference between the first signal and the second signal and the time difference between the clocks in the mth clock cycle is performed.
In the second update period, the first signal is generated in the nth clock cycle (n is an integer of 1 or more) set according to the result of the comparison process in the first update period. The second signal whose signal level changes in response to the generated first signal is acquired, and the time difference between the first signal and the second signal in the nth clock cycle and the clock. A physical quantity measuring device characterized by performing a comparison process for comparing with a time difference. 請求項１乃至１４のいずれか一項に記載の物理量測定装置において、
前記集積回路装置は、
前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、
前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、
を含むことを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 1 to 14.
The integrated circuit device is
A first PLL circuit that performs phase synchronization between the first clock signal and the reference clock signal,
A second PLL circuit that performs phase synchronization between the second clock signal and the reference clock signal,
A physical quantity measuring device characterized by including. 請求項１乃至１５のいずれか一項に記載の物理量測定装置において、
前記第１のクロック信号及び前記第２のクロック信号の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、Ｊ≦Δｔであることを特徴とする物理量測定装置。 In the physical quantity measuring device according to any one of claims 1 to 15.
A physical quantity measuring device characterized in that J ≦ Δt when the amount of jitter per clock cycle of the first clock signal and the second clock signal is J and the resolution of time digital conversion is Δt. .. 請求項１６に記載の物理量測定装置において、
前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に対して位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋであることを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 16,
The one in the period between the timing when one of the first clock signal and the second clock signal is phase-synchronized with respect to the other clock signal or the reference clock signal and the timing when the next phase is synchronized. A physical quantity measuring device, characterized in that J ≧ Δt / K, where K is the number of clocks of the clock signal of. 請求項１６又は１７に記載の物理量測定装置において、
前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、（１／１０）×（Δｔ／Ｋ１／２）≦Ｊ≦１０×（Δｔ／Ｋ１／２）であることを特徴とする物理量測定装置。 In the physical quantity measuring device according to claim 16 or 17.
The one clock in the period between the timing when one of the first clock signal and the second clock signal is phase-synchronized with the other clock signal or the reference clock signal and the timing when the next phase is synchronized. A physical quantity measuring device characterized in that (1/10) × (Δt / K 1/2 ) ≦ J ≦ 10 × (Δt / K 1/2) when the number of clocks of the signal is K. 請求項１乃至１８のいずれか一項に記載の物理量測定装置を含むことを特徴とする電子機器。 An electronic device comprising the physical quantity measuring device according to any one of claims 1 to 18. 請求項１乃至１８のいずれか一項に記載の物理量測定装置を含むことを特徴とする移動体。
A mobile body including the physical quantity measuring device according to any one of claims 1 to 18.
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