JP6936584B2

JP6936584B2 - Electronic devices and their manufacturing methods

Info

Publication number: JP6936584B2
Application number: JP2017030861A
Authority: JP
Inventors: 高橋　知子; 知子高橋
Original assignee: 株式会社アムコー・テクノロジー・ジャパン
Priority date: 2017-02-22
Filing date: 2017-02-22
Publication date: 2021-09-15
Anticipated expiration: 2037-02-22
Also published as: JP2021185621A; JP7256240B2; JP2018137341A

Description

本発明は、電子デバイスに関する。特に、支持部材上にダイを配置した電子デバイスの端子構造に関する。 The present invention relates to electronic devices. In particular, the present invention relates to a terminal structure of an electronic device in which a die is arranged on a support member.

従来、支持部材上に、シリコンウエハ等に形成された電子回路を含むダイ（チップともいう。）を配置した半導体パッケージが知られている。このような半導体パッケージは、一般的には、支持部材上のダイに配線を接続し、その配線をはんだボール等の端子に接続することにより、出力を外部に取り出す構造となっている。例えば、特許文献１には、支持部材の表面に複数の半導体チップを配置し、それらを配線で接続したマルチチップパッケージが開示されている。このマルチチップパッケージでは、各半導体チップに接続された配線が、ワイヤボンディング及び支持部材内の内部配線を介して、支持部材の裏面側に配置されたはんだボールに接続されている。 Conventionally, a semiconductor package in which a die (also referred to as a chip) including an electronic circuit formed on a silicon wafer or the like is arranged on a support member is known. Such a semiconductor package generally has a structure in which an output is taken out by connecting a wiring to a die on a support member and connecting the wiring to a terminal such as a solder ball. For example, Patent Document 1 discloses a multi-chip package in which a plurality of semiconductor chips are arranged on the surface of a support member and they are connected by wiring. In this multi-chip package, the wiring connected to each semiconductor chip is connected to the solder balls arranged on the back surface side of the support member via wire bonding and internal wiring in the support member.

特開２０１０−２７８３３４号公報Japanese Unexamined Patent Publication No. 2010-278334

特許文献１に記載されたマルチチップパッケージでは、ワイヤボンディング及びはんだボールを配置するためのスペースを確保する必要があり、パッケージサイズの小型化に制限がある。また、支持部材内に形成された内部配線を用いて支持部材の裏面側に信号を取り出す構造となっているため、支持部材に対してスルーホールの形成などの煩雑な加工技術を施す必要がある。 In the multi-chip package described in Patent Document 1, it is necessary to secure a space for arranging wire bonding and solder balls, and there is a limitation in reducing the size of the package. Further, since the structure is such that a signal is taken out to the back surface side of the support member by using the internal wiring formed in the support member, it is necessary to apply complicated processing techniques such as forming a through hole to the support member. ..

本発明の課題の１つは、入出力端子の構造を簡素化し、電子デバイスを小型化することにある。 One of the problems of the present invention is to simplify the structure of the input / output terminals and to reduce the size of the electronic device.

本発明の一実施形態による電子デバイスは、支持部材と、前記支持部材の上の、電子回路を含むダイと、前記ダイを覆う封止層と、前記封止層の上の、前記ダイに接続された配線と、前記配線に接続された端子電極と、を備え、前記端子電極の一面が、側端面の一部を構成している。 An electronic device according to an embodiment of the present invention is connected to a support member, a die on the support member containing an electronic circuit, a sealing layer covering the die, and the die on the sealing layer. The wiring and the terminal electrode connected to the wiring are provided, and one surface of the terminal electrode constitutes a part of the side end surface.

前記端子電極は、前記配線よりも下層に位置するものであってもよい。この場合、前記端子電極は、前記封止層に設けられた開口部の内側に位置していてもよい。 The terminal electrode may be located in a layer below the wiring. In this case, the terminal electrode may be located inside the opening provided in the sealing layer.

前記端子電極は、金属材料で構成されるパッドの上に位置していてもよい。この場合、前記支持部材と前記ダイとの間には、下地層が設けられ、前記パッドは、前記下地層の上に設けられていてもよい。さらに、前記ダイは、前記下地層に接着されていてもよい。 The terminal electrode may be located on a pad made of a metal material. In this case, a base layer may be provided between the support member and the die, and the pad may be provided on the base layer. Further, the die may be adhered to the base layer.

前記端子電極は、前記配線よりも上層に位置していてもよい。この場合、前記配線は、第１配線と、絶縁層を介して前記第１配線よりも上層に位置する第２配線とを含み、前記端子電極は、前記第１配線及び前記第２配線に接していてもよい。また、前記配線は、前記ダイに接続された第１配線と、絶縁層を介して前記第１配線よりも上層に位置する第２配線とを含み、前記端子電極は、前記第２配線を介して間接的に前記第１配線に接する構成となっていてもよい。さらに、前記端子電極は、前記絶縁層に設けられた開口部の内側に位置していてもよい。 The terminal electrode may be located above the wiring. In this case, the wiring includes a first wiring and a second wiring located above the first wiring via an insulating layer, and the terminal electrode is in contact with the first wiring and the second wiring. You may be. Further, the wiring includes a first wiring connected to the die and a second wiring located above the first wiring via an insulating layer, and the terminal electrode is provided via the second wiring. It may be configured to indirectly contact the first wiring. Further, the terminal electrode may be located inside the opening provided in the insulating layer.

前記端子電極は、前記一面とは別に、上方に向かう他の面も露出していてもよい。 In addition to the one surface, the terminal electrode may be exposed to another surface facing upward.

前記端子電極の一面は、表面処理が施されていてもよい。この場合、前記表面処理は、研磨処理又は無電解めっき処理であってもよい。 One surface of the terminal electrode may be surface-treated. In this case, the surface treatment may be a polishing treatment or an electroless plating treatment.

本発明の一実施形態による電子デバイスは、前記配線に接続された電子部品と、前記電子部品を覆う他の封止層とをさらに備えていてもよい。また、前記ダイは、前記支持部材の上に複数配置され、前記配線は、前記複数配置されたダイを相互に接続するものであってもよい。 An electronic device according to an embodiment of the present invention may further include an electronic component connected to the wiring and another sealing layer covering the electronic component. Further, a plurality of the dies may be arranged on the support member, and the wiring may connect the plurality of arranged dies to each other.

なお、本発明の一実施形態による電子デバイスは、スマートフォン、パーソナルコンピュータ、タブレット端末その他の情報処理端末、家電製品、及びＩＣカードなどの電子機器に搭載することができる。 The electronic device according to the embodiment of the present invention can be mounted on an electronic device such as a smartphone, a personal computer, a tablet terminal or other information processing terminal, a home electric appliance, or an IC card.

本発明の一実施形態による電子デバイスの製造方法は、支持部材の上に、電子回路を含むダイを配置し、前記ダイを封止層で覆い、前記封止層における前記ダイと重畳しない位置に開口部を形成し、前記開口部の内側に位置する導体を形成するとともに、前記導体及び前記ダイに接続される配線を形成し、前記導体及び前記支持部材を同一面で切断することにより、前記導体の一面を露出させること、を含む。 In the method for manufacturing an electronic device according to an embodiment of the present invention, a die including an electronic circuit is arranged on a support member, the die is covered with a sealing layer, and the die is placed at a position in the sealing layer that does not overlap with the die. By forming an opening, forming a conductor located inside the opening, forming a wiring connected to the conductor and the die, and cutting the conductor and the support member on the same surface, the said Includes exposing one side of the conductor.

前記導体及び前記配線の形成は、電解めっき処理により行われてもよい。 The conductor and the wiring may be formed by electroplating.

前記支持部材の上に前記ダイを配置することに先立ち、前記支持部材の上に下地層を形成し、前記下地層の上に金属材料で構成されるパッドを形成すること、を含んでもよい。この場合、前記開口部は、前記パッドに重畳する位置に形成されてもよい。 Prior to arranging the die on the support member, a base layer may be formed on the support member, and a pad made of a metal material may be formed on the base layer. In this case, the opening may be formed at a position superimposing on the pad.

本発明の一実施形態による電子デバイスの製造方法は、支持部材の上に、電子回路を含むダイを配置し、前記ダイを封止層で覆い、前記封止層の上に、前記ダイに接続される第１配線を形成し、前記第１配線を絶縁層で覆い、前記絶縁層における前記ダイと重畳しない位置に開口部を形成し、前記開口部の内側に位置する導体を形成するとともに、前記導体又は前記第１配線に接続される第２配線を形成し、前記導体及び前記支持部材を同一面で切断することにより、前記導体の一面を露出させること、を含む。 In the method for manufacturing an electronic device according to an embodiment of the present invention, a die including an electronic circuit is arranged on a support member, the die is covered with a sealing layer, and the die is connected to the sealing layer on the sealing layer. The first wiring to be formed is formed, the first wiring is covered with an insulating layer, an opening is formed in the insulating layer at a position not overlapping with the die, and a conductor located inside the opening is formed. This includes exposing one surface of the conductor by forming the conductor or the second wiring connected to the first wiring and cutting the conductor and the support member on the same surface.

前記導体及び前記第２配線の形成は、電解めっき処理により行われてもよい。 The conductor and the second wiring may be formed by electroplating.

前記開口部は、前記第１配線と重畳する位置に形成されてもよい。この場合、前記導体は、前記第１配線に接する構成としてもよい。 The opening may be formed at a position overlapping with the first wiring. In this case, the conductor may be configured to be in contact with the first wiring.

前記導体は、前記第２配線を介して間接的に前記第１配線に接続される構成としてもよい。 The conductor may be configured to be indirectly connected to the first wiring via the second wiring.

さらに、前記導体を形成した後、前記導体の上面を露出させることを含んでもよい。 Further, it may include exposing the upper surface of the conductor after forming the conductor.

さらに、前記導体の一面を露出させた後、前記導体の一面に表面処理を施すことを含んでもよい。この場合、前記表面処理は、研磨処理又は無電解めっき処理であってもよい。 Further, it may include subjecting one surface of the conductor to a surface treatment after exposing one surface of the conductor. In this case, the surface treatment may be a polishing treatment or an electroless plating treatment.

前記開口部は、レーザー加工処理により形成されてもよい。 The opening may be formed by laser processing.

本発明の一実施形態によれば、出力端子の構造を簡素化し、電子デバイスを小型化することが可能となる。 According to one embodiment of the present invention, the structure of the output terminal can be simplified and the electronic device can be miniaturized.

第１実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの外観を示す図である。It is a figure which shows the appearance of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの製造プロセスを示す図である。It is a figure which shows the manufacturing process of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの製造プロセスを示す図である。It is a figure which shows the manufacturing process of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの製造プロセスを示す図である。It is a figure which shows the manufacturing process of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの製造プロセスを示す図である。It is a figure which shows the manufacturing process of the electronic device in 1st Embodiment. 第１実施形態における電子デバイスの製造プロセスを示す図である。It is a figure which shows the manufacturing process of the electronic device in 1st Embodiment. 第２実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 2nd Embodiment. 第２実施形態における電子デバイスの外観を示す図である。It is a figure which shows the appearance of the electronic device in 2nd Embodiment. 第２実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 2nd Embodiment. 第３実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 3rd Embodiment. 第３実施形態における電子デバイスの外観を示す図である。It is a figure which shows the appearance of the electronic device in 3rd Embodiment. 第４実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 4th Embodiment. 第５実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 5th Embodiment. 第６実施形態における電子デバイスの断面構造を示す図である。It is a figure which shows the cross-sectional structure of the electronic device in 6th Embodiment.

以下、本発明の一実施形態に係る半導体パッケージについて、図面を参照しながら詳細に説明する。以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。 Hereinafter, the semiconductor package according to the embodiment of the present invention will be described in detail with reference to the drawings. The embodiments shown below are examples of embodiments of the present invention, and the present invention is not limited to these embodiments.

なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂなどを付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。 In the drawings referred to in the present embodiment, the same part or a part having a similar function is given the same code or a similar code (a code in which A, B, etc. are simply added after the numbers), and the process is repeated. The description of may be omitted. In addition, the dimensional ratio of the drawing may differ from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing.

本願の明細書及び特許請求の範囲において、「上」及び「下」は、支持基板の表面（ダイを配置する面）を基準とした相対的な位置関係を示す用語として使用する。例えば、支持基板の表面側に配置される要素に関して、支持基板の表面から離れる方向が「上」であり、支持基板の表面に近づく方向が「下」である。また、「上」及び「下」という概念には、特に断りのない限り、ある要素に対して他の要素が物理的に接する場合と、ある要素と他の要素との間に間隔を有する場合とが含まれる。 In the specification and claims of the present application, "upper" and "lower" are used as terms indicating a relative positional relationship with respect to the surface of the support substrate (the surface on which the die is arranged). For example, with respect to the elements arranged on the surface side of the support substrate, the direction away from the surface of the support substrate is "upper" and the direction closer to the surface of the support substrate is "lower". In addition, the concepts of "upper" and "lower" include cases where another element physically contacts an element and cases where there is a gap between one element and another, unless otherwise specified. And are included.

本願の明細書及び特許請求の範囲において、「接続する」という用語には、特に断りのない限り、ある要素と他の要素が物理的に接して電気的に結合する場合と、ある要素と他の要素が間接的かつ電気的に結合する場合とが含まれる。 In the specification and claims of the present application, the term "connecting" refers to the case where one element and another element are physically contacted and electrically connected, and the case where one element and another are electrically connected, unless otherwise specified. This includes cases where the elements of are indirectly and electrically coupled.

（第１実施形態）
本発明の第１実施形態における電子デバイス１００について、図１〜図７を用いて説明する。図１は、第１実施形態における電子デバイス１００の断面構造を示す図である。図２は、第１実施形態における電子デバイス１００の外観を示す図である。図３〜図７は、第１実施形態における電子デバイスの製造プロセスを示す図である。 (First Embodiment)
The electronic device 100 according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 7. FIG. 1 is a diagram showing a cross-sectional structure of the electronic device 100 according to the first embodiment. FIG. 2 is a diagram showing the appearance of the electronic device 100 according to the first embodiment. 3 to 7 are diagrams showing a manufacturing process of an electronic device according to the first embodiment.

＜電子デバイス１００の構成＞
本実施形態の電子デバイス１００の構成について図１及び図２を適宜参照して説明する。図１に示されるように、支持部材１０２の上には、応力緩和層１０４及び下地層１０６を介してパッド１０８及びダイ１１２が配置される。支持部材１０２としては、金属材料で構成される基板を用いる。ただし、支持部材１０２としては、金属基板に限らず、セラミックス基板を用いてもよい。また、電子デバイス１００の製造プロセスの温度に耐えうる限りにおいて、ガラス基板を用いることも可能である。 <Configuration of electronic device 100>
The configuration of the electronic device 100 of the present embodiment will be described with reference to FIGS. 1 and 2 as appropriate. As shown in FIG. 1, a pad 108 and a die 112 are arranged on the support member 102 via a stress relaxation layer 104 and a base layer 106. As the support member 102, a substrate made of a metal material is used. However, the support member 102 is not limited to the metal substrate, and a ceramic substrate may be used. It is also possible to use a glass substrate as long as it can withstand the temperature of the manufacturing process of the electronic device 100.

応力緩和層１０４は、支持部材１０２と下地層１０６との間の熱膨張率の差によって生じる応力を緩和する緩衝部材として機能する層である。応力緩和層１０４としては、支持部材１０２及び下地層１０６よりも弾性率の低い材料を用いることが望ましい。例えば、約２５℃（室温）の温度領域で２Ｇｐａ以下、かつ、１００℃を超える温度領域で１００ＭＰａ以下の弾性率を有することが望ましい。より具体的には、例えば特開２０１６−１７８２７２号公報に記載された応力緩和層を用いることができる。 The stress relaxation layer 104 is a layer that functions as a buffer member that relaxes the stress caused by the difference in the coefficient of thermal expansion between the support member 102 and the base layer 106. As the stress relaxation layer 104, it is desirable to use a material having a lower elastic modulus than the support member 102 and the base layer 106. For example, it is desirable to have an elastic modulus of 2 Gpa or less in a temperature range of about 25 ° C. (room temperature) and 100 MPa or less in a temperature range exceeding 100 ° C. More specifically, for example, the stress relaxation layer described in JP-A-2016-178272 can be used.

本実施形態では、膜厚が１０〜２００μｍの熱硬化性樹脂若しくは熱可塑性樹脂（例えばエポキシ系樹脂）を用いる。また、応力緩和層１０４を構成する樹脂材料には、熱伝導率を高めた無機材料や金属フィラーを含有させてもよい。なお、本実施形態では、応力緩和層１０４を設けた構成を例示したが、省略することも可能である。 In this embodiment, a thermosetting resin or a thermoplastic resin having a film thickness of 10 to 200 μm (for example, an epoxy resin) is used. Further, the resin material constituting the stress relaxation layer 104 may contain an inorganic material or a metal filler having increased thermal conductivity. In this embodiment, the configuration in which the stress relaxation layer 104 is provided is illustrated, but it may be omitted.

応力緩和層１０４の上には、下地層１０６が設けられている。本実施形態では、後述する金属材料で構成されるパッド１０８を形成する際に、密着性を向上させる目的で下地層１０６を設けている。下地層１０６としては、エポキシ系樹脂を用いるが、これに限られるものではない。また、支持部材１０２又は応力緩和層１０４の上にパッド１０８を直接形成することができる場合は、下地層１０６を省略してもよい。 An underlayer 106 is provided on the stress relaxation layer 104. In the present embodiment, when the pad 108 made of the metal material described later is formed, the base layer 106 is provided for the purpose of improving the adhesion. An epoxy resin is used as the base layer 106, but the method is not limited to this. Further, when the pad 108 can be directly formed on the support member 102 or the stress relaxation layer 104, the base layer 106 may be omitted.

下地層１０６の上には、金属材料で構成されるパッド１０８が設けられている。パッド１０８は、後述する封止層１１４に対してレーザー加工処理により第１開口部１１６ａを形成する際に、エッチングストッパーとして機能する。本実施形態では、金属材料として銅（Ｃｕ）を用いるが、他の金属材料を用いてもよい。 A pad 108 made of a metal material is provided on the base layer 106. The pad 108 functions as an etching stopper when the first opening 116a is formed on the sealing layer 114, which will be described later, by laser processing. In this embodiment, copper (Cu) is used as the metal material, but other metal materials may be used.

下地層１０６の上には、接着剤１１０を介して、電子回路を含むダイ１１２が接着されている。接着剤１１０としては公知の接着剤を用いることができる。本実施形態では、ダイアタッチフィルムを用いる。ダイ１１２は、ＩＣチップやＬＳＩチップ等の半導体チップである。上述の電子回路としては、例えば、マイクロプロセッサ、メモリなどの集積回路を例示することができる。なお、図１では、２つのダイ１１２を設けた構成を示しているが、任意の数のダイ１１２を設けることができる。ダイ１１２は、入出力端子として機能する電極部１１２ａを有する。 A die 112 including an electronic circuit is adhered on the base layer 106 via an adhesive 110. A known adhesive can be used as the adhesive 110. In this embodiment, a die attach film is used. The die 112 is a semiconductor chip such as an IC chip or an LSI chip. As the above-mentioned electronic circuit, for example, an integrated circuit such as a microprocessor or a memory can be exemplified. Although FIG. 1 shows a configuration in which two dies 112 are provided, any number of dies 112 can be provided. The die 112 has an electrode portion 112a that functions as an input / output terminal.

ダイ１１２は、封止層１１４によってその上面及び側面が覆われ、外部環境から保護される。封止層１１４としては、エポキシ系樹脂を用いることができるが、その他の公知の封止用樹脂を用いてもよい。封止層１１４には、ダイ１１２と重畳しない位置（具体的には、パッド１０８と重畳する位置）に第１開口部１１６ａが設けられ、ダイ１１２と重畳する位置に複数の第２開口部１１６ｂが設けられている。これらの開口部は、ビアとも呼ばれ、レーザー加工処理により形成することができる。このとき、第１開口部１１６ａが形成される位置の下方には、前述のパッド１０８が配置されている。そのため、レーザー光が応力緩和層１０４及び下地層１０６まで到達することを防ぐことができる。 The upper surface and side surfaces of the die 112 are covered with the sealing layer 114 to protect the die 112 from the external environment. An epoxy resin can be used as the sealing layer 114, but other known sealing resins may also be used. The sealing layer 114 is provided with a first opening 116a at a position where it does not overlap with the die 112 (specifically, a position where it overlaps with the pad 108), and a plurality of second openings 116b are provided at a position where it overlaps with the die 112. Is provided. These openings, also called vias, can be formed by laser machining. At this time, the pad 108 described above is arranged below the position where the first opening 116a is formed. Therefore, it is possible to prevent the laser beam from reaching the stress relaxation layer 104 and the base layer 106.

封止層１１４の上には、第１配線１１８が設けられている。本実施形態では、第１配線１１８として銅配線を用いる。第１開口部１１６ａ及び第２開口部１１６ｂを埋め込むことが可能な材料であれば、他の金属材料（例えば、金、銀、ニッケル、パラジウムなど）を用いることも可能である。第１配線１１８は、第２開口部１１６ｂを介してダイ１１２の電極部１１２ａと接続される。これにより、図１に示されるように、複数配置されたダイ１１２は、第１配線１１８を介して相互に接続することができる。 A first wiring 118 is provided on the sealing layer 114. In this embodiment, copper wiring is used as the first wiring 118. Other metal materials (for example, gold, silver, nickel, palladium, etc.) can be used as long as the material can embed the first opening 116a and the second opening 116b. The first wiring 118 is connected to the electrode portion 112a of the die 112 via the second opening 116b. As a result, as shown in FIG. 1, a plurality of arranged dies 112 can be connected to each other via the first wiring 118.

このとき、第１配線１１８の形成と同時に、第１開口部１１６ａの内側も銅で充填される。本実施形態では、第１開口部１１６ａの内側に充填された導体（二点鎖線で囲まれた部分に位置する導体）を端子電極１２０と呼ぶ。後述するように、本実施形態では、電解めっき法を用いて第１開口部１１６ａ及び第２開口部１１６ｂを銅で埋め込むとともに、連続的に銅配線の形成まで行う。そのため、図１及び図２では、第１配線１１８と端子電極１２０は一体化しており、両者の間に物理的な境界はない。しかし、本実施形態では、説明の便宜上、第１開口部１１６ａの内側に位置する導体を端子電極１２０と表して第１配線１１８と区別して説明する。 At this time, at the same time as the formation of the first wiring 118, the inside of the first opening 116a is also filled with copper. In the present embodiment, the conductor filled inside the first opening 116a (the conductor located in the portion surrounded by the alternate long and short dash line) is referred to as the terminal electrode 120. As will be described later, in the present embodiment, the first opening 116a and the second opening 116b are embedded with copper by using an electrolytic plating method, and copper wiring is continuously formed. Therefore, in FIGS. 1 and 2, the first wiring 118 and the terminal electrode 120 are integrated, and there is no physical boundary between them. However, in the present embodiment, for convenience of explanation, the conductor located inside the first opening 116a will be referred to as the terminal electrode 120 and will be described separately from the first wiring 118.

また、後述するように、端子電極１２０は、最終的に支持部材１０２を切断する際に、支持部材１０２とともに切断される。そのため、図１及び図２に示されるように、端子電極１２０の一面（切断面１２０ａ）は、電子デバイス１００の側端面１００ａの一部を構成している。また、第１開口部１１６ａは、切断により、孔形状ではなく溝形状となるが、本実施形態では、切断前後で区別することなく、第１開口部１１６ａと表現する。 Further, as will be described later, the terminal electrode 120 is cut together with the support member 102 when the support member 102 is finally cut. Therefore, as shown in FIGS. 1 and 2, one surface (cut surface 120a) of the terminal electrode 120 constitutes a part of the side end surface 100a of the electronic device 100. Further, the first opening 116a becomes a groove shape instead of a hole shape by cutting, but in the present embodiment, it is expressed as the first opening 116a without distinguishing before and after cutting.

図２では、本実施形態の電子デバイス１００において、側端面１００ａの一部（二点鎖線１０で囲まれた領域）を拡大した様子を示している。図２に示されるように、電子デバイス１００の側端面１００ａには、複数の端子電極１２０が並んで配列され、それぞれ一面（切断面）が露出している。そのため、外部回路（図示せず）に接続されたコネクタ（図示せず）を端子電極１２０に接触させるだけで、電子デバイス１００に対して信号を入出力することが可能である。なお、図２では、複数の端子電極１２０が並んで配列された例を示したが、端子電極１２０は、どのような配置で露出していてもよい。また、本実施形態の場合、端子電極１２０は、第１配線１１８の下層に位置する。 FIG. 2 shows an enlarged state of a part of the side end surface 100a (the region surrounded by the alternate long and short dash line 10) in the electronic device 100 of the present embodiment. As shown in FIG. 2, a plurality of terminal electrodes 120 are arranged side by side on the side end surface 100a of the electronic device 100, and one surface (cut surface) of each is exposed. Therefore, it is possible to input / output a signal to / from the electronic device 100 only by bringing a connector (not shown) connected to an external circuit (not shown) into contact with the terminal electrode 120. Although FIG. 2 shows an example in which a plurality of terminal electrodes 120 are arranged side by side, the terminal electrodes 120 may be exposed in any arrangement. Further, in the case of the present embodiment, the terminal electrode 120 is located in the lower layer of the first wiring 118.

第１配線１１８の上には、絶縁層１２２が設けられている。絶縁層１２２としては、封止層１１４と同じ絶縁材料を用いることができる。本実施形態では、エポキシ系樹脂を用いて絶縁層１２２を形成する。絶縁層１２２における第１配線１１８と重畳する位置には、複数の開口部１２４が設けられる。 An insulating layer 122 is provided on the first wiring 118. As the insulating layer 122, the same insulating material as the sealing layer 114 can be used. In the present embodiment, the insulating layer 122 is formed by using an epoxy resin. A plurality of openings 124 are provided at positions of the insulating layer 122 that overlap with the first wiring 118.

絶縁層１２２の上には、第２配線１２６が設けられる。第１配線１１８と第２配線１２６は、絶縁層１２２によって互いに絶縁され、開口部１２４を介して接続される。第２配線１２６の形成は、第１配線１１８と同様に、電解めっき法を用いればよい。本実施形態では、第２配線１２６として、電解めっき法により銅配線を形成する。前述のとおり、電解めっき処理の際に、開口部１２４は銅で充填される。 A second wiring 126 is provided on the insulating layer 122. The first wiring 118 and the second wiring 126 are insulated from each other by the insulating layer 122 and connected via the opening 124. As with the first wiring 118, the second wiring 126 may be formed by using an electrolytic plating method. In the present embodiment, copper wiring is formed as the second wiring 126 by an electrolytic plating method. As described above, during the electroplating process, the opening 124 is filled with copper.

第２配線１２６の上には、ソルダレジスト１２８が設けられている。ソルダレジスト１２８には、第２配線１２６に達する複数の開口部１３０が設けられる。電子部品１３２は、これらの開口部１３０を介して第２配線１２６に接続される。第２配線１２６と電子部品１３２の接続には、はんだ１３４が用いられる。電子部品１３２としては、例えば、抵抗、コンデンサ、インダクタなどの受動素子を例示することができる。 A solder resist 128 is provided on the second wiring 126. The solder resist 128 is provided with a plurality of openings 130 that reach the second wiring 126. The electronic component 132 is connected to the second wiring 126 through these openings 130. Solder 134 is used to connect the second wiring 126 and the electronic component 132. Examples of the electronic component 132 include passive elements such as resistors, capacitors, and inductors.

なお、本実施形態では、第２配線１２６まで積層する構成について例示しているが、さらに多層の配線を形成してもよい。すなわち、絶縁層及び配線をさらに積み重ねてさらに多層配線を有する構造とすることも可能である。 Although the configuration in which the second wiring 126 is laminated is illustrated in the present embodiment, a multi-layered wiring may be further formed. That is, it is also possible to further stack the insulating layers and wirings to form a structure having further multilayer wirings.

上述の電子部品１３２は、封止層１３６で覆われる。封止層１３６としては、公知のモールド樹脂を用いることができる。また、封止層１３６としては、封止層１１４と同じ材料を用いることもできるが、封止層１１４よりも耐水性及び強度の高い材料を用いることが望ましい。例えば、例えば、熱硬化性樹脂であれば、エポキシ系樹脂やシリコーン樹脂を用いることができるし、熱可塑性樹脂であれば、ポリフェニレンサルファイド（ＰＰＳ）樹脂を用いることができる。封止層１３６の強度を上げるためには、例えば、封止層１３６に含有されるフィラーの濃度を封止層１１４に含有されるフィラーの濃度よりも高くしてもよい。 The electronic component 132 described above is covered with a sealing layer 136. A known mold resin can be used as the sealing layer 136. Further, as the sealing layer 136, the same material as the sealing layer 114 can be used, but it is desirable to use a material having higher water resistance and strength than the sealing layer 114. For example, in the case of a thermosetting resin, an epoxy resin or a silicone resin can be used, and in the case of a thermoplastic resin, a polyphenylene sulfide (PPS) resin can be used. In order to increase the strength of the sealing layer 136, for example, the concentration of the filler contained in the sealing layer 136 may be higher than the concentration of the filler contained in the sealing layer 114.

以上の構造を有する電子デバイス１００は、図１及び図２に示されるように、封止層１１４の第１開口部１１６ａに充填された端子電極１２０が、電子デバイス１００の側端面１００ａにおいて直接露出した端子構造を有する。つまり、端子電極１２０は、封止層１１４の一部を利用して配置される。このような端子構造は、入出力端子を形成するための製造プロセスを別途必要とせず、支持部材１０２の切断とともに端子電極１２０を切断するという簡易な方法により実現することができる。また、このような端子構造は、ボンディング用のワイヤ及びはんだボールといった要素を配置するためのスペースを確保する必要がない。 In the electronic device 100 having the above structure, as shown in FIGS. 1 and 2, the terminal electrode 120 filled in the first opening 116a of the sealing layer 114 is directly exposed on the side end surface 100a of the electronic device 100. Has a terminal structure. That is, the terminal electrode 120 is arranged by utilizing a part of the sealing layer 114. Such a terminal structure does not require a separate manufacturing process for forming the input / output terminals, and can be realized by a simple method of cutting the terminal electrode 120 at the same time as cutting the support member 102. Further, such a terminal structure does not need to secure a space for arranging elements such as a bonding wire and a solder ball.

以上のように、本実施形態によれば、入出力端子の構造を簡素化することが可能であり、小型化された電子デバイス１００を実現することができる。 As described above, according to the present embodiment, it is possible to simplify the structure of the input / output terminals, and it is possible to realize a miniaturized electronic device 100.

なお、本実施形態では、電子デバイス１００として、支持部材１０２の上に複数のダイ１１２及び複数の電子部品１３２を配置して様々な集積回路を構築した電子システムとする例を示した。しかしながら、これに限らず、電子デバイス１００として、支持部材１０２の上に単一又は複数のダイ１１２を配置した電子部品としての半導体パッケージを実現することも可能である。 In this embodiment, an example is shown in which the electronic device 100 is an electronic system in which a plurality of dies 112 and a plurality of electronic components 132 are arranged on a support member 102 to construct various integrated circuits. However, the present invention is not limited to this, and it is also possible to realize a semiconductor package as an electronic component in which a single or a plurality of dies 112 are arranged on a support member 102 as an electronic device 100.

＜電子デバイス１００の製造プロセス＞
本実施形態の電子デバイス１００の製造プロセスについて図３〜図７を適宜参照して説明する。まず、図３（Ａ）に示されるように、支持部材１０２の上にエポキシ系樹脂を塗布することにより応力緩和層１０４を形成する。応力緩和層１０４の上には、エポキシ系樹脂を用いて下地層１０６を形成する。本実施形態では、応力緩和層１０４として、下地層１０６よりも弾性率の低いエポキシ系樹脂を用いる。 <Manufacturing process of electronic device 100>
The manufacturing process of the electronic device 100 of the present embodiment will be described with reference to FIGS. 3 to 7 as appropriate. First, as shown in FIG. 3A, the stress relaxation layer 104 is formed by applying an epoxy resin on the support member 102. An epoxy resin is used to form a base layer 106 on the stress relaxation layer 104. In the present embodiment, as the stress relaxation layer 104, an epoxy resin having a lower elastic modulus than that of the base layer 106 is used.

下地層１０６を形成したら、銅を用いてパッド１０８を形成する。パッド１０８は、後に端子電極１２０を形成する位置、すなわち電子デバイス１００の側端面となる位置に形成される。パッド１０８は、アディティブ法又はサブトラクティブ法を用いてパターン化された銅薄膜を形成することによりパッド１０８を配置してもよい。また、銅薄膜を成膜した後、フォトリソグラフィによるパターニングを施してパターン化してもよい。 After the base layer 106 is formed, the pad 108 is formed using copper. The pad 108 is formed at a position where the terminal electrode 120 is formed later, that is, a position which becomes a side end surface of the electronic device 100. The pad 108 may be arranged by forming a patterned copper thin film using an additive method or a subtractive method. Further, after forming a copper thin film, patterning by photolithography may be performed to pattern the copper thin film.

なお、図３（Ａ）では、下地層１０６の上にパッド１０８のみが配置された例を示したが、パッド１０８と同時に形成される銅をパターン化して配線（図示せず）を形成することも可能である。このような配線は、後に第１配線１１８と接続することにより、様々なレイアウトで利用することができる。 Although FIG. 3A shows an example in which only the pad 108 is arranged on the base layer 106, the copper formed at the same time as the pad 108 is patterned to form the wiring (not shown). Is also possible. Such wiring can be used in various layouts by later connecting to the first wiring 118.

次に、図３（Ｂ）に示されるように、下地層１０６の上に、ダイ１１２を配置する。本実施形態では、接着剤１１０を用いて２つのダイ１１２を接着した例を示すが、実際にはさらに多くのダイ１１２が配置される。 Next, as shown in FIG. 3B, the die 112 is arranged on the base layer 106. In the present embodiment, an example in which two dies 112 are bonded using the adhesive 110 is shown, but in reality, more dies 112 are arranged.

下地層１０６の上にダイ１１２を配置した後、図４（Ａ）に示されるように、ダイ１１２を覆う封止層１１４を形成する。封止層１１４は、ダイ１１２を水分等の劣化要因から保護する目的で設けられる。封止層１１４としては、公知の封止材料を用いることができる。本実施形態では、封止層１１４としてエポキシ系樹脂を用いる。また、図１及び図２を用いて説明から明らかなように、本実施形態の電子デバイス１００では、封止層１１４の膜厚が端子電極１２０の高さを決定する。したがって、端子電極１２０の形状を考慮して封止層１１４の膜厚を決定することが好ましい。 After arranging the die 112 on the base layer 106, a sealing layer 114 covering the die 112 is formed as shown in FIG. 4 (A). The sealing layer 114 is provided for the purpose of protecting the die 112 from deterioration factors such as moisture. As the sealing layer 114, a known sealing material can be used. In this embodiment, an epoxy resin is used as the sealing layer 114. Further, as is clear from the description with reference to FIGS. 1 and 2, in the electronic device 100 of the present embodiment, the film thickness of the sealing layer 114 determines the height of the terminal electrode 120. Therefore, it is preferable to determine the film thickness of the sealing layer 114 in consideration of the shape of the terminal electrode 120.

封止層１１４を形成したら、レーザー加工処理を用いて第１開口部１１６ａ及び第２開口部１１６ｂを形成する。レーザー加工処理の条件を適切に設定することにより、開口部の形状を制御することができる。本実施形態では、第１開口部１１６ａ及び第２開口部１１６ｂの内壁がテーパー形状となるように加工する例を示すが、これに限らず内壁がパッド１０８に対して垂直であってもよい。 After the sealing layer 114 is formed, the first opening 116a and the second opening 116b are formed by laser processing. The shape of the opening can be controlled by appropriately setting the conditions of the laser machining process. In the present embodiment, an example is shown in which the inner walls of the first opening 116a and the second opening 116b are processed so as to have a tapered shape, but the present invention is not limited to this, and the inner wall may be perpendicular to the pad 108.

このレーザー加工処理において、パッド１０８は、レーザー加工処理のストッパーとして機能する。また、ダイ１１２の上方に設けられる第２開口部１１６ｂは、いずれもダイ１１２の電極部１１２ａの上方に配置される。つまり、第２開口部１１６ｂの形成においては、電極部１１２ａがレーザー加工処理のストッパーとして機能する。 In this laser processing, the pad 108 functions as a stopper for the laser processing. Further, the second opening 116b provided above the die 112 is arranged above the electrode portion 112a of the die 112. That is, in forming the second opening 116b, the electrode portion 112a functions as a stopper for the laser machining process.

次に、図４（Ｂ）に示されるように、第１配線１１８を形成する。本実施形態では、電解めっき法を用いて銅配線を形成する。具体的には、まず銅シード層（図示せず）を形成し、その後、電解めっき法により銅を析出させて第１開口部１１６ａ及び第２開口部１１６ｂの内側を埋め込む。そして、必要な膜厚の銅薄膜を封止層１１４の上面に形成した後、フォトリソグラフィにより所望の配線パターンを形成する。 Next, as shown in FIG. 4 (B), the first wiring 118 is formed. In this embodiment, copper wiring is formed by using an electrolytic plating method. Specifically, a copper seed layer (not shown) is first formed, and then copper is precipitated by an electrolytic plating method to embed the insides of the first opening 116a and the second opening 116b. Then, after forming a copper thin film having a required film thickness on the upper surface of the sealing layer 114, a desired wiring pattern is formed by photolithography.

このとき、第１開口部１１６ａの内側に埋め込まれた銅で構成される導体が、端子電極１２０として機能する。第１開口部１１６ａは、パッド１０８の上方に位置するため、端子電極１２０もパッド１０８の上に位置する。したがって、パッド１０８は、単にレーザー加工処理のストッパーとして用いるだけでなく、配線として活用することもできる。本実施形態では、端子電極１２０が第１配線１１８を介してダイ１１２と間接的に接続される。また、ダイ１１２は、相互に第１配線１１８を介して接続される。勿論、第１配線１１８のレイアウトは自由に設計することが可能である。 At this time, the conductor made of copper embedded inside the first opening 116a functions as the terminal electrode 120. Since the first opening 116a is located above the pad 108, the terminal electrode 120 is also located above the pad 108. Therefore, the pad 108 can be used not only as a stopper for laser processing but also as a wiring. In this embodiment, the terminal electrode 120 is indirectly connected to the die 112 via the first wiring 118. Further, the dies 112 are connected to each other via the first wiring 118. Of course, the layout of the first wiring 118 can be freely designed.

次に、図５（Ａ）に示されるように、第１配線１１８の上にエポキシ系樹脂で構成される絶縁層１２２を形成する。その後、絶縁層１２２に対してレーザー加工処理により開口部１２４を形成する。開口部１２４は、任意に位置に形成することができる。例えば、第１配線１１８と重畳する位置に形成した場合は、後述する第２配線１２６と第１配線１１８とを接続させることができる。 Next, as shown in FIG. 5A, an insulating layer 122 made of an epoxy resin is formed on the first wiring 118. After that, the opening 124 is formed in the insulating layer 122 by laser processing. The opening 124 can be formed at an arbitrary position. For example, when it is formed at a position where it overlaps with the first wiring 118, the second wiring 126 and the first wiring 118, which will be described later, can be connected to each other.

また、第１配線１１８とは重畳せず、ダイ１１２と重畳する位置にレーザー加工処理を行った場合、絶縁層１２２の上面からダイ１１２の上面に到達する開口部を設けることが可能である。この場合、後述する第２配線１２６を直接的にダイ１１２に接続させることができる。 Further, when the laser machining process is performed at a position where the first wiring 118 is not overlapped with the die 112, an opening which reaches the upper surface of the die 112 from the upper surface of the insulating layer 122 can be provided. In this case, the second wiring 126, which will be described later, can be directly connected to the die 112.

開口部１２４を形成したら、図５（Ｂ）に示されるように、第２配線１２６を形成する。本実施形態では、第２配線１２６を電解めっき法により形成する。第２配線１２６を形成した後、第２配線１２６を覆ってソルダレジスト１２８を形成する。ソルダレジスト１２８としては、アルカリ現像型ソルダレジスト、ＵＶ硬化型ソルダレジスト、又は熱硬化型ソルダレジストのいずれかを用いることができる。 After forming the opening 124, the second wiring 126 is formed as shown in FIG. 5 (B). In this embodiment, the second wiring 126 is formed by an electrolytic plating method. After forming the second wiring 126, the solder resist 128 is formed by covering the second wiring 126. As the solder resist 128, any of an alkali-developed solder resist, a UV curable solder resist, and a thermosetting solder resist can be used.

次に、図６に示されるように、ソルダレジスト１２８に開口部１３０を形成する。その後、電子部品１３２と第２配線１２６とをはんだ１３４を用いて接続する。電子部品１３２は、用途応じて、抵抗、コンデンサ、インダクタなどを配置すればよい。次に、保護層として、電子部品１３２を覆う封止層１３６を形成する。本実施形態では、封止層１１４と同様に、封止層１３６をエポキシ系樹脂で形成する。 Next, as shown in FIG. 6, an opening 130 is formed in the solder resist 128. After that, the electronic component 132 and the second wiring 126 are connected by using the solder 134. A resistor, a capacitor, an inductor, or the like may be arranged in the electronic component 132 depending on the application. Next, as a protective layer, a sealing layer 136 that covers the electronic component 132 is formed. In the present embodiment, the sealing layer 136 is formed of an epoxy resin, similarly to the sealing layer 114.

次に、図７に示されるように、ダイシング処理を行って支持部材１０２を切断する。その際、ダイシング処理は、支持部材１０２とともに端子電極１２０が切断されるようにダイシングラインを位置決めして行う。つまり、支持部材１０２と端子電極１２０とが同一面で切断されるようにダイシング処理を行う。このダイシング処理により個々に切り離された電子デバイス１００は、図１及び図２に示したように、側端面１００ａに端子電極１２０の切断面１２０ａを有する。 Next, as shown in FIG. 7, a dicing process is performed to cut the support member 102. At that time, the dicing process is performed by positioning the dicing line so that the terminal electrode 120 is cut together with the support member 102. That is, the dicing process is performed so that the support member 102 and the terminal electrode 120 are cut on the same surface. As shown in FIGS. 1 and 2, the electronic devices 100 individually separated by this dicing process have a cut surface 120a of the terminal electrode 120 on the side end surface 100a.

なお、本実施形態では、支持部材１０２及び端子電極１２０の切断に際してダイシング処理を行う例を示したが、他の切断処理を用いてもよい。また、端子電極１２０の切断面１２０ａが切断の際に変形すると、接触不良の原因となり得る。また、時間経過にともなって端子電極１２０の切断面１２０ａは酸化することも考えられる。 In the present embodiment, an example in which the dicing process is performed when cutting the support member 102 and the terminal electrode 120 is shown, but other cutting processes may be used. Further, if the cut surface 120a of the terminal electrode 120 is deformed during cutting, it may cause poor contact. It is also conceivable that the cut surface 120a of the terminal electrode 120 will be oxidized with the passage of time.

このような場合には、例えば切断面１２０ａに対して研磨処理を施して切断面１２０ａを平滑化したり、無電解めっき処理を施して耐腐食性を向上させたりするなどの表面処理を追加してもよい。 In such a case, for example, surface treatment such as polishing the cut surface 120a to smooth the cut surface 120a or electroless plating to improve corrosion resistance is added. May be good.

以上のように、本実施形態では、端子電極１２０（厳密には、端子電極１２０の切断面１２０ａ）を電子デバイス１００の側端面１００ａに形成するにあたって、追加で必要なプロセスがない。したがって、簡易な方法で電子デバイス１００から出力を取り出すための端子構造を実現することができる。また、封止層１１４の膜厚を利用して端子電極１２０が形成されるため、電子デバイス１００の小型化を実現することができる。 As described above, in the present embodiment, there is no additional process required for forming the terminal electrode 120 (strictly speaking, the cut surface 120a of the terminal electrode 120) on the side end surface 100a of the electronic device 100. Therefore, it is possible to realize a terminal structure for extracting an output from the electronic device 100 by a simple method. Further, since the terminal electrode 120 is formed by utilizing the film thickness of the sealing layer 114, the electronic device 100 can be miniaturized.

（第２実施形態）
本発明の第２実施形態における電子デバイス２００の構成について、図８〜図１０を用いて説明する。図８は、第２実施形態における電子デバイス２００の断面構造を示す図である。図９は、第２実施形態における電子デバイス２００の外観を示す図である。図１０は、第２実施形態における電子デバイス２００の他の断面構造を示す図である。なお、本実施形態では、第１実施形態の電子デバイス１００との構成上の差異に注目して説明を行い、同じ構成については同じ符号を付して説明を省略する。 (Second Embodiment)
The configuration of the electronic device 200 according to the second embodiment of the present invention will be described with reference to FIGS. 8 to 10. FIG. 8 is a diagram showing a cross-sectional structure of the electronic device 200 according to the second embodiment. FIG. 9 is a diagram showing the appearance of the electronic device 200 according to the second embodiment. FIG. 10 is a diagram showing another cross-sectional structure of the electronic device 200 according to the second embodiment. In this embodiment, the description will be given focusing on the difference in configuration from the electronic device 100 of the first embodiment, and the same configuration will be designated by the same reference numerals and the description thereof will be omitted.

図８及び図９に示されるように、本実施形態の電子デバイス２００は、端子電極２２０が第１配線１１８よりも上層に位置する点で第１実施形態の電子デバイス１００と異なる。具体的には、絶縁層１２２の上に第２配線１２６を形成する際に、端子電極２２０を形成する点に特長がある。 As shown in FIGS. 8 and 9, the electronic device 200 of the present embodiment is different from the electronic device 100 of the first embodiment in that the terminal electrode 220 is located above the first wiring 118. Specifically, it is characterized in that the terminal electrode 220 is formed when the second wiring 126 is formed on the insulating layer 122.

本実施形態では、第１配線１１８及び第２配線１２６を絶縁する絶縁層１２２に対し、第１開口部１２４ａ及び第２開口部１２４ｂが配置される。第１開口部１２４ａは、後に端子電極２２０を形成するための開口部であるため、最終的なダイシングライン（支持部材１０２を切断するライン）の上に形成される。第２開口部１２４ｂは、第１配線１１８と重畳する位置に配置される。 In the present embodiment, the first opening 124a and the second opening 124b are arranged with respect to the insulating layer 122 that insulates the first wiring 118 and the second wiring 126. Since the first opening 124a is an opening for forming the terminal electrode 220 later, it is formed on the final dicing line (the line for cutting the support member 102). The second opening 124b is arranged at a position where it overlaps with the first wiring 118.

第１実施形態と同様に、本実施形態においても、第２配線１２６は、電解めっき法を用いて形成される。したがって、第１開口部１２４ａの内側には、銅で構成される導体が形成され、最終的に端子電極２２０として機能する。そのため、電子デバイス２００の側端面２００ａには、端子電極２２０の切断面２２０ａが露出している。すなわち、端子電極２２０の一面（切断面２２０ａ）が、電子デバイス２００の側端面２００ａの一部を構成している。具体的には、図９の二点鎖線で囲まれた領域２０に示されるように、側端面２００ａにおいて、封止層１１４の上に端子電極２２０が露出した端子構造となる。 Similar to the first embodiment, in this embodiment as well, the second wiring 126 is formed by using the electrolytic plating method. Therefore, a conductor made of copper is formed inside the first opening 124a, and finally functions as a terminal electrode 220. Therefore, the cut surface 220a of the terminal electrode 220 is exposed on the side end surface 200a of the electronic device 200. That is, one surface (cut surface 220a) of the terminal electrode 220 constitutes a part of the side end surface 200a of the electronic device 200. Specifically, as shown in the region 20 surrounded by the alternate long and short dash line in FIG. 9, the terminal electrode 220 is exposed on the sealing layer 114 on the side end surface 200a.

以上のように、本実施形態では、端子電極２２０が、第１配線１１８及び第２配線１２６の両方に接する構成となっている。なお、図８に示す電子デバイス２００では、ダイ１１２に接続される第１配線１１８に対して直接的に接する端子電極２２０を形成する例を示したが、図１０に示す構造とすることもできる。図１０に示す電子デバイス２０１では、第１配線１１８の形成と同時にパッド１１９を形成する。つまり、パッド１１９をレーザー加工処理のエッチングストッパーとして活用するとともに、端子電極２２０は、第２配線１２６を介して間接的に第１配線１１８と接続する構成となっている。 As described above, in the present embodiment, the terminal electrode 220 is in contact with both the first wiring 118 and the second wiring 126. Although the electronic device 200 shown in FIG. 8 shows an example in which the terminal electrode 220 is formed in direct contact with the first wiring 118 connected to the die 112, the structure shown in FIG. 10 can also be used. .. In the electronic device 201 shown in FIG. 10, the pad 119 is formed at the same time as the formation of the first wiring 118. That is, the pad 119 is used as an etching stopper for the laser processing process, and the terminal electrode 220 is indirectly connected to the first wiring 118 via the second wiring 126.

本実施形態の電子デバイス２００は、第１実施形態の電子デバイス１００と同様に、入出力端子を形成するための製造プロセスを別途必要とせず、支持部材１０２の切断とともに端子電極２２０を切断するという簡易な方法により実現することができる。また、このような端子構造は、ボンディング用のワイヤ及びはんだボールといった要素を配置するためのスペースを確保する必要がない。そのため、本実施形態によれば、入出力端子の構造を簡素化することが可能であり、小型化された電子デバイス２００を実現することができる。 Like the electronic device 100 of the first embodiment, the electronic device 200 of the present embodiment does not require a separate manufacturing process for forming input / output terminals, and the terminal electrode 220 is cut at the same time as the support member 102 is cut. It can be realized by a simple method. Further, such a terminal structure does not need to secure a space for arranging elements such as a bonding wire and a solder ball. Therefore, according to the present embodiment, it is possible to simplify the structure of the input / output terminals, and it is possible to realize a miniaturized electronic device 200.

（第３実施形態）
本発明の第３実施形態における電子デバイス３００の構成について、図１１及び図１２を用いて説明する。図１１は、第３実施形態における電子デバイス３００の断面構造を示す図である。図１２は、第３実施形態における電子デバイス３００の外観を示す図である。なお、本実施形態では、第１実施形態の電子デバイス１００及び第２実施形態の電子デバイス２００との構成上の差異に注目して説明を行い、同じ構成については同じ符号を付して説明を省略する。 (Third Embodiment)
The configuration of the electronic device 300 according to the third embodiment of the present invention will be described with reference to FIGS. 11 and 12. FIG. 11 is a diagram showing a cross-sectional structure of the electronic device 300 according to the third embodiment. FIG. 12 is a diagram showing the appearance of the electronic device 300 according to the third embodiment. In this embodiment, the description will be given focusing on the difference in configuration between the electronic device 100 of the first embodiment and the electronic device 200 of the second embodiment, and the same configuration will be described with the same reference numerals. Omit.

図１１及び図１２に示されるように、本実施形態の電子デバイス３００は、端子電極２２０が第１配線１１８よりも上層に位置する点で第２実施形態の電子デバイス２００と同様の構成を有する。しかしながら、電子デバイス３００は、ソルダレジスト１２８及び封止層１３６の一部が除去されて端子電極２２０の上面２２０ｂが露出している点に特長がある。 As shown in FIGS. 11 and 12, the electronic device 300 of the present embodiment has the same configuration as the electronic device 200 of the second embodiment in that the terminal electrode 220 is located above the first wiring 118. .. However, the electronic device 300 is characterized in that a part of the solder resist 128 and the sealing layer 136 is removed to expose the upper surface 220b of the terminal electrode 220.

本実施形態では、第２実施形態の電子デバイス２００と同様に、絶縁層１２２に対して第１開口部１２４ａ及び第２開口部１２４ｂを設け、第１開口部１２４ａの内側に端子電極３２０を形成する。そのため、電子デバイス３００の側端面３００ａにおいても、第２実施形態と同様に、端子電極２２０の切断面２２０ａが露出している。すなわち、端子電極２２０の一面（切断面２２０ａ）が、電子デバイス３００の側端面３００ａの一部を構成している。 In the present embodiment, similarly to the electronic device 200 of the second embodiment, the first opening 124a and the second opening 124b are provided on the insulating layer 122, and the terminal electrode 320 is formed inside the first opening 124a. do. Therefore, also in the side end surface 300a of the electronic device 300, the cut surface 220a of the terminal electrode 220 is exposed as in the second embodiment. That is, one surface (cut surface 220a) of the terminal electrode 220 constitutes a part of the side end surface 300a of the electronic device 300.

また、本実施形態では、図１２の二点鎖線で囲まれた領域３０に示されるように、側端面３００ａにおいて、端子電極２２０の切断面２２０ａと上面２２０ｂとが露出した端子構造となる。すなわち、端子電極２２０は、切断面２２０ａとは別に、上方に向かう他の面（上面２２０ｂ）も露出している。このとき、本実施形態の電子デバイス３００では、ソルダレジスト１２８が、隣接する端子電極２２０の間に配置された構造を有している。これにより、隣接する端子電極２２０の間での短絡を防ぐことができる。 Further, in the present embodiment, as shown in the region 30 surrounded by the alternate long and short dash line in FIG. 12, the terminal structure is such that the cut surface 220a and the upper surface 220b of the terminal electrode 220 are exposed on the side end surface 300a. That is, in the terminal electrode 220, apart from the cut surface 220a, another surface (upper surface 220b) facing upward is also exposed. At this time, in the electronic device 300 of the present embodiment, the solder resist 128 has a structure arranged between the adjacent terminal electrodes 220. This makes it possible to prevent a short circuit between adjacent terminal electrodes 220.

このような端子構造は、ソルダレジスト１２８に開口部１３０を形成する際、端子電極２２０の上面２２０ｂの一部が露出するように、あらかじめソルダレジスト１２８に対して開口部１３１を形成しておけばよい。その後、全面に封止層１３６を形成した後、端子電極２２０の上方に位置する封止層１３６をフォトリソグラフィ等により選択的に除去することにより、図１２に示される端子構造を実現することができる。 In such a terminal structure, when the opening 130 is formed in the solder resist 128, the opening 131 is formed in advance in the solder resist 128 so that a part of the upper surface 220b of the terminal electrode 220 is exposed. good. After that, after forming the sealing layer 136 on the entire surface, the sealing layer 136 located above the terminal electrode 220 can be selectively removed by photolithography or the like to realize the terminal structure shown in FIG. can.

本実施形態の電子デバイス３００は、端子電極２２０の切断面２２０ａに加えて上面２２０ｂも入出力端子として利用できるため、第２実施形態の電子デバイス２００よりも端子電極２２０の接触面積を大きくできるという利点を有する。また、このような端子構造は、ボンディング用のワイヤ及びはんだボールといった要素を配置するためのスペースを確保する必要がない。そのため、本実施形態によれば、入出力端子の構造を簡素化することが可能であり、小型化された電子デバイス３００を実現することができる。 In the electronic device 300 of the present embodiment, since the upper surface 220b can be used as an input / output terminal in addition to the cut surface 220a of the terminal electrode 220, the contact area of the terminal electrode 220 can be made larger than that of the electronic device 200 of the second embodiment. Has advantages. Further, such a terminal structure does not need to secure a space for arranging elements such as a bonding wire and a solder ball. Therefore, according to the present embodiment, it is possible to simplify the structure of the input / output terminals, and it is possible to realize a miniaturized electronic device 300.

（第４実施形態）
本発明の第４実施形態における電子デバイス４００の構成について、図１３を用いて説明する。図１３は、第４実施形態における電子デバイス４００の断面構造を示す図である。なお、本実施形態では、第１実施形態の電子デバイス１００及び第３実施形態の電子デバイス３００との構成上の差異に注目して説明を行い、同じ構成については同じ符号を付して説明を省略する。 (Fourth Embodiment)
The configuration of the electronic device 400 according to the fourth embodiment of the present invention will be described with reference to FIG. FIG. 13 is a diagram showing a cross-sectional structure of the electronic device 400 according to the fourth embodiment. In this embodiment, the description will be given focusing on the difference in configuration between the electronic device 100 of the first embodiment and the electronic device 300 of the third embodiment, and the same configuration will be described with the same reference numerals. Omit.

上述した第３実施形態では、第２実施形態の電子デバイス２００の端子構造を例に挙げて端子電極２２０の上面２２０ｂを露出させる構成を示した。しかしながら、第１実施形態の電子デバイス１００においても同様の構成を適用し得る。すなわち、図１３に示されるように、本実施形態の電子デバイス４００は、端子電極１２０の切断面１２０ａに加えて上面１２０ｂも露出している。 In the third embodiment described above, the terminal structure of the electronic device 200 of the second embodiment is taken as an example to show a configuration in which the upper surface 220b of the terminal electrode 220 is exposed. However, the same configuration can be applied to the electronic device 100 of the first embodiment. That is, as shown in FIG. 13, in the electronic device 400 of the present embodiment, the upper surface 120b is exposed in addition to the cut surface 120a of the terminal electrode 120.

本実施形態の場合、ソルダレジスト１２８に対して開口部１３０を形成する際に、端子電極１２０の上面１２０ｂの一部が露出するように、あらかじめソルダレジスト１２８及び絶縁層１２２を一括して除去しておけばよい。その後、全面に封止層１３６を形成した後、端子電極１２０の上方に位置する封止層１３６をフォトリソグラフィ等により選択的に除去することにより、図１３に示される端子構造を実現することができる。 In the case of the present embodiment, when the opening 130 is formed in the solder resist 128, the solder resist 128 and the insulating layer 122 are collectively removed in advance so that a part of the upper surface 120b of the terminal electrode 120 is exposed. You can leave it. After that, after forming the sealing layer 136 on the entire surface, the sealing layer 136 located above the terminal electrode 120 can be selectively removed by photolithography or the like to realize the terminal structure shown in FIG. can.

本実施形態の電子デバイス４００は、端子電極１２０の切断面１２０ａに加えて上面１２０ｂも入出力端子として利用できるため、第１実施形態の電子デバイス１００よりも端子電極１２０の接触面積を大きくできるという利点を有する。また、このような端子構造は、ボンディング用のワイヤ及びはんだボールといった要素を配置するためのスペースを確保する必要がない。そのため、本実施形態によれば、入出力端子の構造を簡素化することが可能であり、小型化された電子デバイス４００を実現することができる。
（第５実施形態）
本発明の第５実施形態における電子デバイス５００の構成について、図１４を用いて説明する。図１４は、第５実施形態における電子デバイス５００の断面構造を示す図である。なお、本実施形態では、第１実施形態の電子デバイス１００との構成上の差異に注目して説明を行い、同じ構成については同じ符号を付して説明を省略する。 In the electronic device 400 of the present embodiment, since the upper surface 120b can be used as an input / output terminal in addition to the cut surface 120a of the terminal electrode 120, the contact area of the terminal electrode 120 can be made larger than that of the electronic device 100 of the first embodiment. Has advantages. Further, such a terminal structure does not need to secure a space for arranging elements such as a bonding wire and a solder ball. Therefore, according to the present embodiment, it is possible to simplify the structure of the input / output terminals, and it is possible to realize a miniaturized electronic device 400.
(Fifth Embodiment)
The configuration of the electronic device 500 according to the fifth embodiment of the present invention will be described with reference to FIG. FIG. 14 is a diagram showing a cross-sectional structure of the electronic device 500 according to the fifth embodiment. In this embodiment, the description will be given focusing on the difference in configuration from the electronic device 100 of the first embodiment, and the same configuration will be designated by the same reference numerals and the description thereof will be omitted.

本実施形態の電子デバイス５００は、端子電極５２０が第１配線１１８とは別のプロセスで形成される点で第１実施形態の電子デバイス１００とは異なる。具体的には、封止層１１４に第１開口部１１６ａを形成した後、第１配線１１８の形成に先立って端子電極５２０を形成する。端子電極５２０の形成は、電解めっき法を用いてもよいし、公知の他の埋め込み電極の形成方法を用いてもよい。 The electronic device 500 of the present embodiment is different from the electronic device 100 of the first embodiment in that the terminal electrode 520 is formed by a process different from that of the first wiring 118. Specifically, after forming the first opening 116a in the sealing layer 114, the terminal electrode 520 is formed prior to the formation of the first wiring 118. The terminal electrode 520 may be formed by an electrolytic plating method or another known method for forming an embedded electrode.

本実施形態では、第１開口部１１６ａの内側に端子電極５２０を形成した後、あらためて電解めっき法により第１配線１１８を形成する。このとき、端子電極５２０を構成する金属材料と第１配線１１８を構成する金属材料は、同じものであってもよいし、異なるものであってもよい。本実施形態では、端子電極５２０と第１配線１１８とを異なる材料で構成することができるため、端子電極５２０として金電極を用い、第１配線１１８として銅配線を用いる。端子電極５２０として金を用いる理由は、入出力端子として外部に露出するため、耐腐食性の強い金属を用いることが好ましいからである。また、第１配線１１８として銅を用いる理由は、信号遅延を低減するため、低抵抗な金属を用いることが好ましいからである。 In the present embodiment, after the terminal electrode 520 is formed inside the first opening 116a, the first wiring 118 is formed again by the electrolytic plating method. At this time, the metal material constituting the terminal electrode 520 and the metal material constituting the first wiring 118 may be the same or different. In the present embodiment, since the terminal electrode 520 and the first wiring 118 can be made of different materials, a gold electrode is used as the terminal electrode 520 and a copper wiring is used as the first wiring 118. The reason for using gold as the terminal electrode 520 is that it is preferable to use a metal having strong corrosion resistance because it is exposed to the outside as an input / output terminal. Further, the reason why copper is used as the first wiring 118 is that it is preferable to use a metal having low resistance in order to reduce the signal delay.

本実施形態の電子デバイス５００は、端子電極１２０として金電極を用いることができるため、入出力端子の耐腐食性を高めることができる。なお、第１実施形態から第４実施形態のいずれにおいても、端子電極に金を用いることは可能である。 Since the electronic device 500 of the present embodiment can use a gold electrode as the terminal electrode 120, the corrosion resistance of the input / output terminals can be improved. In any of the first to fourth embodiments, it is possible to use gold for the terminal electrodes.

（第６実施形態）
本発明の第６実施形態における電子デバイス６００の構成について、図１５を用いて説明する。図１５は、第６実施形態における電子デバイス６００の断面構造を示す図である。なお、本実施形態では、第２実施形態の電子デバイス２００との構成上の差異に注目して説明を行い、同じ構成については同じ符号を付して説明を省略する。 (Sixth Embodiment)
The configuration of the electronic device 600 according to the sixth embodiment of the present invention will be described with reference to FIG. FIG. 15 is a diagram showing a cross-sectional structure of the electronic device 600 according to the sixth embodiment. In this embodiment, the description will be given focusing on the difference in configuration from the electronic device 200 of the second embodiment, and the same configuration will be designated by the same reference numerals and the description thereof will be omitted.

図８に示す第２実施形態の電子デバイス２００のように、封止層１１４に比べて絶縁層１２２の膜厚が薄い場合、外部端子（図示せず）に対する端子電極２２０の接触面積（すなわち、切断面２２０ａの面積）が第１実施形態の電子デバイス１００に比べて小さくなる場合がある。そこで、本実施形態の電子デバイス６００では、第１配線１１８よりも上に配置される配線を多層配線とすることにより、端子電極５２０の接触面積を向上させる構成となっている。 When the film thickness of the insulating layer 122 is thinner than that of the sealing layer 114 as in the electronic device 200 of the second embodiment shown in FIG. 8, the contact area of the terminal electrode 220 with respect to the external terminal (not shown) (that is, that is). The area of the cut surface 220a) may be smaller than that of the electronic device 100 of the first embodiment. Therefore, the electronic device 600 of the present embodiment has a configuration in which the contact area of the terminal electrode 520 is improved by forming the wiring arranged above the first wiring 118 as a multi-layer wiring.

具体的には、図１５に示されるように、第２配線１２６の上に絶縁層１４２を設け、その上にさらに第３配線１４４を設ける。このとき、第２配線１２６の形成と同時に端子電極６２０Ａが形成される。また、第３配線１４４の形成と同時に端子電極６２０Ｂが形成される。これらの端子電極６２０Ａ及び端子電極６２０Ｂは、互いに重畳するように配置されているため、両者が合わさって端子電極６２０を構成する。したがって、端子電極６２０の外部端子（図示せず）との接触面積は、端子電極６２０Ａの切断面６２０Ａａ及び端子電極６２０Ｂの切断面６２０Ｂａの合計面積となる。 Specifically, as shown in FIG. 15, an insulating layer 142 is provided on the second wiring 126, and a third wiring 144 is further provided on the insulating layer 142. At this time, the terminal electrode 620A is formed at the same time as the formation of the second wiring 126. Further, the terminal electrode 620B is formed at the same time as the formation of the third wiring 144. Since these terminal electrodes 620A and 620B are arranged so as to overlap each other, they are combined to form the terminal electrode 620. Therefore, the contact area of the terminal electrode 620 with the external terminal (not shown) is the total area of the cut surface 620Aa of the terminal electrode 620A and the cut surface 620Ba of the terminal electrode 620B.

以上のように、本実施形態の電子デバイス６００では、端子電極６２０Ａ及び端子電極６２０Ｂを重畳させることにより、実質的に端子電極６２０の露出面積を広く確保することができる。そのため、第２実施形態の電子デバイス２００よりも接触不良等が生じる可能性を低減することが可能である。 As described above, in the electronic device 600 of the present embodiment, the exposed area of the terminal electrode 620 can be substantially secured by superimposing the terminal electrode 620A and the terminal electrode 620B. Therefore, it is possible to reduce the possibility of poor contact or the like occurring as compared with the electronic device 200 of the second embodiment.

以上説明した第１実施形態から第６実施形態に記載された電子デバイスは、スマートフォン、パーソナルコンピュータ、タブレット端末その他の情報処理端末、家電製品、及びＩＣカードなどの電子機器に搭載することができる。 The electronic devices described in the first to sixth embodiments described above can be mounted on electronic devices such as smartphones, personal computers, tablet terminals and other information processing terminals, home appliances, and IC cards.

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の電子デバイスを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。 Each of the above-described embodiments of the present invention can be appropriately combined and implemented as long as they do not contradict each other. Further, based on the electronic device of each embodiment, those skilled in the art have appropriately added, deleted or changed the design of components, or added, omitted or changed the conditions of the process of the present invention. As long as it has a gist, it is included in the scope of the present invention.

また、上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。 Further, even if other effects different from the effects brought about by the embodiments of the above-described embodiments, those that are clear from the description of the present specification or those that can be easily predicted by those skilled in the art are referred to. Naturally, it is understood that it is brought about by the present invention.

１００、２００、３００、４００、５００、６００…電子デバイス、１００ａ…側端面、１０２…支持部材、１０４…応力緩和層、１０６…下地層、１０８…パッド、１１０…接着剤、１１２…ダイ、１１２ａ…電極部、１１４…封止層、１１６ａ…第１開口部、１１６ｂ…第２開口部、１１８…第１配線、１１９…パッド、１２０…端子電極、１２０ａ…切断面、１２０ｂ…上面、１２２…絶縁層、１２４…開口部、１２４ａ…第１開口部、１２４ｂ…第２開口部、１２６…第２配線、１２８…ソルダレジスト、１３０、１３１…開口部、１３２…電子部品、１３６…封止層、１４２…絶縁層、１４４…第３配線、２００…電子デバイス 100, 200, 300, 400, 500, 600 ... Electronic device, 100a ... Side end face, 102 ... Support member, 104 ... Stress relief layer, 106 ... Base layer, 108 ... Pad, 110 ... Adhesive, 112 ... Die, 112a ... Electrode, 114 ... Sealing layer, 116a ... First opening, 116b ... Second opening, 118 ... First wiring, 119 ... Pad, 120 ... Terminal electrode, 120a ... Cut surface, 120b ... Top surface, 122 ... Insulating layer, 124 ... opening, 124a ... first opening, 124b ... second opening, 126 ... second wiring, 128 ... solder resist, 130, 131 ... opening, 132 ... electronic component, 136 ... sealing layer , 142 ... Insulation layer, 144 ... Third wiring, 200 ... Electronic device

Claims

A first sealing layer having an upper surface and a lower surface,
The first semiconductor die in the first sealing layer, wherein the first sealing layer is in contact with the side surface of the first semiconductor die.
The wiring structure connected to the first semiconductor die and
A second sealing layer having an upper surface and a lower surface, wherein the lower surface of the second sealing layer faces the upper surface of the first sealing layer and the width of the first sealing layer is wide. The width of the second sealing layer is different from that of the second sealing layer.
With the electronic components in the second sealing layer,
An externally exposed terminal connected to the wiring structure and arranged in a region where the first sealing layer and the second sealing layer are not overlapped with each other.
Including electronic devices.

The electronic device according to claim 1 , wherein the electronic component is connected to the wiring structure.

The electronic device according to claim 1, further comprising a second semiconductor die in the first sealing layer.

The electronic device according to claim 1, further comprising a plurality of electronic components in the second sealing layer.

The electronic device according to claim 1 , further comprising a metal member covering the first sealing layer.

The electronic device according to claim 1, wherein the width of the second sealing layer is smaller than the width of the electronic device.

The electronic device according to claim 1, wherein the electronic component includes a passive component.

A sealing layer having an upper surface and a lower surface,
The first semiconductor die in the sealing layer, wherein the sealing layer is in contact with the side surface of the first semiconductor die, and the first semiconductor die.
An insulating structure having an upper surface and a lower surface, a width of the sealing layer with the lower surface of the insulating structure is opposed to the upper surface of the sealing layer is different from the width of said insulating structure, and the insulating structure,
The wiring structure laminated on the insulating structure and
An electronic component connected to the wiring structure, wherein the upper surface of the insulating structure faces the electronic component.
An externally exposed terminal connected to the wiring structure and arranged in a region where the sealing layer and the insulating structure do not overlap.
Including electronic devices.

The electronic device according to claim 8 , wherein the wiring structure is connected to the first semiconductor die.

The electronic device according to claim 9 , wherein the electronic component is connected to the wiring structure.

The electronic device according to claim 8 , further comprising a second semiconductor die in the sealing layer.

The electronic device according to claim 8 , further comprising a plurality of electronic components connected to the wiring structure.

Further including a metal member adjacent to the sealing layer,
The electronic device according to claim 8 , wherein the metal member is adjacent to the main surface of the first semiconductor die.

Supplying the first semiconductor die,
A first sealing layer having an upper surface and a lower surface is supplied, the first semiconductor die is in the first sealing layer, and the first sealing layer is on the side surface of the first semiconductor die. contact,
A wiring structure connected to the first semiconductor die is supplied.
Supplying electronic components,
A second sealing layer having an upper surface and a lower surface is supplied, the lower surface of the second sealing layer faces the upper surface of the first sealing layer, and the width of the first sealing layer is increased. The width of the second sealing layer is different and the electronic component is in the second sealing layer.
A method for manufacturing an electronic device, which is connected to the wiring structure and supplies an externally exposed terminal arranged in a region where the first sealing layer and the second sealing layer are not overlapped with each other.

The method for manufacturing an electronic device according to claim 14 , wherein the electronic component is connected to the wiring structure.

The method for manufacturing an electronic device according to claim 14 , wherein a second semiconductor die is further supplied into the first sealing layer.

The method for manufacturing an electronic device according to claim 14 , wherein a plurality of electronic components are further supplied into the second sealing layer.

The method for manufacturing an electronic device according to claim 14 , wherein the wiring structure is between the electronic component and the first semiconductor die.

The method for manufacturing an electronic device according to claim 14 , wherein the width of the second sealing layer is smaller than the width of the electronic device.

The method for manufacturing an electronic device according to claim 14 , wherein the electronic component includes a passive component.

Supplying the first semiconductor die,
A sealing layer having an upper surface and a lower surface is supplied, the first semiconductor die is in the sealing layer, and the sealing layer is in contact with the side surface of the first semiconductor die.
Have a top surface and a bottom surface, supplies the insulation structure to be laminated with the wiring structure, the lower surface of the insulation structure is the top surface facing the sealing layer,
An electronic component to be connected to the wiring structure is supplied, and the upper surface of the insulating structure faces the electronic component.
A method for manufacturing an electronic device, which supplies an externally exposed terminal which is connected to the wiring structure and is arranged in a region where the sealing layer and the insulating structure do not overlap.

The method for manufacturing an electronic device according to claim 21 , wherein the wiring structure is connected to the first semiconductor die.

The method for manufacturing an electronic device according to claim 22 , wherein the electronic component is connected to the wiring structure.

The method for manufacturing an electronic device according to claim 21 , wherein the externally exposed terminal is adjacent to the sealing layer.

The method for manufacturing an electronic device according to claim 21 , wherein a second semiconductor die is further supplied into the sealing layer.

The method for manufacturing an electronic device according to claim 21 , further supplying a plurality of electronic components connected to the wiring structure.

Including further supplying a metal member adjacent to the sealing layer,
The method for manufacturing an electronic device according to claim 21 , wherein the metal member is adjacent to the main surface of the first semiconductor die.

An insulating structure is further included between the first sealing layer and the second sealing layer.
The electronic device according to claim 1, wherein the second sealing layer and the insulating structure contain the same material.

An additional sealing layer adjacent to the sealing layer is further included.
The electronic component is in the additional sealing layer.
The electronic device according to claim 8, wherein the additional sealing layer and the insulating structure contain the same material.

Further comprising supplying a metal member adjacent to the first sealing layer.
The method for manufacturing an electronic device according to claim 14, wherein the lower surface of the first sealing layer faces the metal member.

Further comprising supplying an insulating structure between the first sealing layer and the second sealing layer.
The method for manufacturing an electronic device according to claim 14, wherein the second sealing layer and the insulating structure contain the same material.

Further comprising supplying an additional sealing layer adjacent to the sealing layer.
The electronic component is in the additional sealing layer.
The method for manufacturing an electronic device according to claim 21, wherein the additional sealing layer and the insulating structure contain the same material.

The electronic device according to claim 1, wherein the first sealing layer and the second sealing layer contain different materials.