JP6912104B2 - Test equipment, test methods and computer programs - Google Patents

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Description

本発明は、試験装置、試験方法及びコンピュータプログラムに関する。 The present invention relates to test equipment, test methods and computer programs.

被試験装置によるプログラムの実行結果と、シミュレータによる同プログラムの実行結果との同一性を確認することにより、被試験装置が有するプロセッサの正常性を確認する試験が行われている。このような試験では、被試験装置の実行結果と、シミュレータの実行結果とが一致しない場合、どの命令において不一致が発生したかを特定するための処理（以下「命令特定処理」という。）が実行される場合がある。 A test is being conducted to confirm the normality of the processor of the device under test by confirming the identity between the execution result of the program by the device under test and the execution result of the program by the simulator. In such a test, when the execution result of the device under test and the execution result of the simulator do not match, a process for identifying which instruction the mismatch occurred in (hereinafter referred to as "instruction specifying process") is executed. May be done.

特開２００２−３６６５３６号公報JP-A-2002-366536 特開２０００−３４７８９３号公報Japanese Unexamined Patent Publication No. 2000-347893 特開平０８−３３９３８８号公報Japanese Unexamined Patent Publication No. 08-339388 特開昭６２−１００８４４号公報Japanese Unexamined Patent Publication No. 62-100844

しかしながら、命令特定処理に要する時間は、試験に用いられるプログラムの規模に応じて増大する。そのため、被試験装置の試験に要する時間が増大してしまう可能性があった。 However, the time required for the instruction identification process increases depending on the scale of the program used for the test. Therefore, there is a possibility that the time required for testing the device under test will increase.

そこでこの発明は、上述の課題を解決することができる試験装置、試験方法及びコンピュータプログラムを提供することを目的としている。 Therefore, an object of the present invention is to provide a test apparatus, a test method, and a computer program capable of solving the above-mentioned problems.

本発明の一態様は、試験対象の情報処理装置が有する複数のプロセッサのシミュレータと、前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させ、前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行する試験実行部と、を備え、前記試験実行部は、前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する、試験装置である。 In one aspect of the present invention, a simulator of a plurality of processors included in the information processing apparatus to be tested, the simulator and the plurality of processors each execute the same instruction set, and the execution result of the simulator and the plurality of processors is obtained. A test execution unit that executes an instruction specifying process for specifying an instruction whose execution results are inconsistent when they do not match is provided, and the test execution unit is continuous from the beginning of the instruction set in the instruction specifying process. A subset of the instructions composed of one or more instructions, which is composed of a different number of instructions for each processor, is executed by the plurality of processors, and the execution result of the subset by each processor and the simulator are used. It is a test apparatus that identifies the inconsistent instruction by comparing with the execution result of the subset.

また、本発明の一態様は、試験対象の情報処理装置が有する複数のプロセッサのシミュレータを備える試験装置が、前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させるステップと、前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行するステップと、を有し、前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する、試験方法である。 Further, one aspect of the present invention is a step in which a test apparatus including a simulator of a plurality of processors included in the information processing apparatus to be tested causes the simulator and the plurality of processors to execute the same instruction set, and the simulator and the simulator. When the execution results of the plurality of processors do not match, the step includes a step of executing an instruction specifying process for specifying an instruction whose execution results do not match, and in the instruction specifying process, the instruction set is continuous from the beginning. A subset of the instructions composed of one or more instructions to be executed, and a subset composed of a different number of instructions for each processor is executed by the plurality of processors, the execution result of the subset by each processor and the simulator. It is a test method for identifying the inconsistent instruction by comparing with the execution result of the above-mentioned subset by.

また、本発明の一態様は、試験対象の情報処理装置が有する複数のプロセッサのシミュレータと、前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させ、前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行する試験実行部と、を備え、前記試験実行部は、前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する試験装置、としてコンピュータを機能させるためのコンピュータプログラムである。 Further, in one aspect of the present invention, a simulator of a plurality of processors included in the information processing apparatus to be tested, the simulator and the plurality of processors each execute the same instruction set, and the simulator and the plurality of processors are executed. A test execution unit that executes an instruction specifying process for specifying an instruction whose execution results do not match when the results do not match is provided, and the test execution unit starts from the beginning of the instruction set in the instruction specifying process. A subset of the instructions composed of one or more consecutive instructions, which is composed of a different number of instructions for each processor, is executed by the plurality of processors, and the execution result of the subset by each processor and the said It is a computer program for operating a computer as a test device for identifying the inconsistent instructions by comparing the execution results of the subset with the execution results of the simulator.

本発明によれば、複数のプロセッサを有する被試験装置の試験に要する時間を短縮することが可能となる。 According to the present invention, it is possible to shorten the time required for testing a device under test having a plurality of processors.

第１実施形態における試験システムの構成例を示す図である。It is a figure which shows the structural example of the test system in 1st Embodiment. 第１実施形態における試験システムの機能構成の具体例を示すブロック図である。It is a block diagram which shows the specific example of the functional structure of the test system in 1st Embodiment. 第１実施形態においてテストプログラムを構成する命令セットの具体例を示す図である。It is a figure which shows the specific example of the instruction set which constitutes the test program in 1st Embodiment. 第１実施形態の試験システムにおいて実行されるランダム試験の具体例を示すフローチャートである。It is a flowchart which shows the specific example of the randomized test executed in the test system of 1st Embodiment. 第１実施形態における命令特定処理の具体例を示すフローチャートである。It is a flowchart which shows the specific example of the instruction specifying process in 1st Embodiment. 第１実施形態において１回目に実行される置換処理の具体例を示す図である。It is a figure which shows the specific example of the replacement process executed for the first time in 1st Embodiment. 第１実施形態において２回目に実行される置換処理の具体例を示す図である。It is a figure which shows the specific example of the replacement process executed for the second time in 1st Embodiment. 第１実施形態の試験装置１の変形例を示す図である。It is a figure which shows the modification of the test apparatus 1 of 1st Embodiment. 第２実施形態における試験システムの機能構成の具体例を示すブロック図である。It is a block diagram which shows the specific example of the functional structure of the test system in 2nd Embodiment. 第２実施形態における命令特定処理の具体例を示すフローチャートである。It is a flowchart which shows the specific example of the instruction specifying process in 2nd Embodiment. 第２実施形態において１回目に実行される置換処理の具体例を示す図である。It is a figure which shows the specific example of the replacement process executed for the first time in 2nd Embodiment. 第２実施形態において２回目に実行される置換処理の具体例を示す図である。It is a figure which shows the specific example of the replacement process executed for the second time in 2nd Embodiment.

以下、本発明の一実施形態による試験装置、試験方法及びコンピュータプログラムを図面を参照して説明する。 Hereinafter, a test apparatus, a test method, and a computer program according to an embodiment of the present invention will be described with reference to the drawings.

［第１実施形態］
図１は、第１実施形態における試験システムの構成例を示す図である。図１に示す試験システム１００は、第１実施形態における情報処理装置の試験システムの一例である。試験システム１００は、試験装置１及び被試験装置２を備える。試験装置１は被試験装置２に対してランダム試験を行う装置の一例であり、被試験装置２はそのランダム試験の対象となる情報処理装置の一例である。ここで、ランダム試験とは、ソフトウェアにランダムな入力を与えてエラーの検出を行い、信頼性や性能などを確認するテストのことである。 [First Embodiment]
FIG. 1 is a diagram showing a configuration example of a test system according to the first embodiment. The test system 100 shown in FIG. 1 is an example of a test system for an information processing device according to the first embodiment. The test system 100 includes a test device 1 and a test device 2. The test device 1 is an example of a device that performs a random test on the device under test 2, and the test device 2 is an example of an information processing device that is the target of the random test. Here, the randomized test is a test in which random input is given to software to detect an error and confirm reliability and performance.

試験装置１は、例えば、ＣＰＵ（Central Processing Unit）１１と、主記憶装置１２と、通信部１３と、補助記憶装置１４と、を備える。試験装置１において、ＣＰＵ１１と、主記憶装置１２と、通信部１３と、補助記憶装置１４と、はバスＢ１を介した情報の入出力が可能である。また、試験装置１は、通信部１３を介して、被試験装置２と通信可能に接続される。 The test device 1 includes, for example, a CPU (Central Processing Unit) 11, a main storage device 12, a communication unit 13, and an auxiliary storage device 14. In the test device 1, the CPU 11, the main storage device 12, the communication unit 13, and the auxiliary storage device 14 can input and output information via the bus B1. Further, the test device 1 is communicably connected to the test device 2 via the communication unit 13.

補助記憶装置１４は、例えば磁気ハードディスク装置や半導体記憶装置などの記憶装置を用いて構成される。補助記憶装置１４は「ランダム試験プログラム」を予め記憶している。ランダム試験プログラムは、試験装置１が被試験装置２に対してランダム試験を行うために実行するプログラムである。ランダム試験プログラムは、ＣＰＵ１１によって補助記憶装置１４から読み出され、主記憶装置１２に展開されることで実行される。 The auxiliary storage device 14 is configured by using a storage device such as a magnetic hard disk device or a semiconductor storage device. The auxiliary storage device 14 stores the "random test program" in advance. The randomized test program is a program executed by the test device 1 to perform a random test on the device under test 2. The randomized test program is read from the auxiliary storage device 14 by the CPU 11 and expanded to the main storage device 12 to be executed.

被試験装置２は、例えば、複数のＣＰＵ２１と、主記憶装置２２と、通信部２３と、補助記憶装置２４と、を備える。図１は、複数のＣＰＵ２１の一例として、４つのＣＰＵ＃１〜＃４を示す。被試験装置２において、複数のＣＰＵ２１と、主記憶装置２２と、通信部２３と、補助記憶装置２４とはバスＢ２を介した情報の入出力が可能である。また、被試験装置２は、通信部２３を介して、試験装置１と通信可能に接続される。 The device 2 to be tested includes, for example, a plurality of CPUs 21, a main storage device 22, a communication unit 23, and an auxiliary storage device 24. FIG. 1 shows four CPUs # 1 to # 4 as an example of a plurality of CPUs 21. In the device 2 to be tested, the plurality of CPUs 21, the main storage device 22, the communication unit 23, and the auxiliary storage device 24 can input and output information via the bus B2. Further, the device under test 2 is communicably connected to the test device 1 via the communication unit 23.

補助記憶装置２４は、例えば磁気ハードディスク装置や半導体記憶装置などの記憶装置を用いて構成される。補助記憶装置２４は「連携プログラム」を予め記憶している。連携プログラムは、試験装置１との連携動作により自装置のランダム試験を実現するプログラムである。連携プログラムは、複数のＣＰＵ２１の一部又は全部によって補助記憶装置２４から読み出され、主記憶装置２２に展開されることで実行される。なお、被試験装置２は、ランダム試験の対象となるＣＰＵ２１とは別に、連携プログラムを実行する専用のプロセッサ（図示せず）を備えてもよい。 The auxiliary storage device 24 is configured by using a storage device such as a magnetic hard disk device or a semiconductor storage device. The auxiliary storage device 24 stores the "cooperation program" in advance. The cooperation program is a program that realizes a random test of the own device by the cooperation operation with the test device 1. The cooperation program is read from the auxiliary storage device 24 by a part or all of the plurality of CPUs 21 and expanded in the main storage device 22 to be executed. The device 2 to be tested may be provided with a dedicated processor (not shown) that executes a linked program, in addition to the CPU 21 that is the target of the random test.

図２は、第１実施形態における試験システム１００の機能構成の具体例を示すブロック図である。例えば、試験装置１は、ＣＰＵ１１が補助記憶装置１４に記録されているランダム試験プログラムを読み出して実行することにより、試験データ記憶部１０１、ランダム試験実行制御部１０２及びシミュレータ１０３を備える装置として機能する。 FIG. 2 is a block diagram showing a specific example of the functional configuration of the test system 100 according to the first embodiment. For example, the test device 1 functions as a device including a test data storage unit 101, a random test execution control unit 102, and a simulator 103 by reading and executing a random test program recorded in the auxiliary storage device 14 by the CPU 11. ..

なお、試験装置１の各機能の全て又は一部は、ＡＳＩＣ（Application Specific Integrated Circuit）やＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等のハードウェアを用いて実現されてもよい。プログラムは、コンピュータ読み取り可能な記録媒体に記録されてもよい。コンピュータ読み取り可能な記録媒体とは、例えばフレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置である。プログラムは、電気通信回線を介して送信されてもよい。 In addition, all or a part of each function of the test apparatus 1 may be realized by using hardware such as ASIC (Application Specific Integrated Circuit), PLD (Programmable Logic Device), and FPGA (Field Programmable Gate Array). The program may be recorded on a computer-readable recording medium. The computer-readable recording medium is, for example, a flexible disk, a magneto-optical disk, a portable medium such as a ROM or a CD-ROM, or a storage device such as a hard disk built in a computer system. The program may be transmitted over a telecommunication line.

試験データ記憶部１０１は、補助記憶装置１４を用いて実現される情報の記憶部であり、ランダム試験において被試験装置２に実行させるテスト用のプログラム（以下「テストプログラム」という。）の生成（又は決定）や実行に関する各種データ（以下「試験データ」という。）を記憶する。 The test data storage unit 101 is an information storage unit realized by using the auxiliary storage device 14, and generates a test program (hereinafter referred to as “test program”) to be executed by the test device 2 in a random test (hereinafter referred to as “test program”). Or decision) and various data related to execution (hereinafter referred to as "test data") are stored.

例えば、試験データには、テストプログラムの生成に用いられる複数種類の命令が含まれており、これらの命令を乱数を用いて組み合わせることによってランダムなテストプログラムが生成される。また、例えば、試験データには、テストプログラムに入力するデータ（以下「テストデータ」という。）を生成するための情報も含まれており、これらの情報と乱数に基づいてランダムなテストデータが生成される。 For example, the test data includes a plurality of types of instructions used to generate a test program, and a random test program is generated by combining these instructions using random numbers. Further, for example, the test data also includes information for generating data to be input to the test program (hereinafter referred to as "test data"), and random test data is generated based on this information and random numbers. Will be done.

また、例えば、試験データには、予め用意された複数パターンのテストプログラムと、複数パターンのテストデータとが含まれてもよい。この場合、試験に用いるテストプログラム及びテストデータは、予め用意された複数パターンの中から乱数を用いてランダムに選択されてもよい。 Further, for example, the test data may include a plurality of patterns of test programs prepared in advance and a plurality of patterns of test data. In this case, the test program and test data used for the test may be randomly selected from a plurality of patterns prepared in advance using random numbers.

ランダム試験実行制御部１０２は、被試験装置２に対するランダム試験の実行を制御する機能を有する。具体的には、ランダム試験実行制御部１０２は、試験データ記憶部１０１に記憶されている試験データに基づいてテストプログラム及びテストデータを生成し、生成したテストプログラムの実行をシミュレータ１０３に指示する。一方で、ランダム試験実行制御部１０２は、被試験装置２に対して複数のＣＰＵ２１のそれぞれでのテストプログラムの実行を指示する。 The randomized test execution control unit 102 has a function of controlling the execution of a random test on the device under test 2. Specifically, the random test execution control unit 102 generates a test program and test data based on the test data stored in the test data storage unit 101, and instructs the simulator 103 to execute the generated test program. On the other hand, the randomized test execution control unit 102 instructs the device under test 2 to execute the test program on each of the plurality of CPUs 21.

ランダム試験実行制御部１０２は、複数のＣＰＵ２１によるテストプログラムの実行結果のいずれかがシミュレータ１０３の実行結果に一致しない場合に、実行結果が不一致となった命令を特定する「命令特定処理」を実行する。命令特定処理の詳細については後述する。なお、テストプログラムは必ずしもテストデータの入力を必要とするものでなくてもよく、テストプログラムが入力データを必要としない場合には、ランダム試験実行制御部１０２はテストデータの生成を省略してもよい。 When any of the execution results of the test programs by the plurality of CPUs 21 does not match the execution results of the simulator 103, the randomized test execution control unit 102 executes an "instruction specifying process" for identifying the instructions whose execution results do not match. do. The details of the instruction specifying process will be described later. The test program does not necessarily need to input test data, and if the test program does not require input data, the random test execution control unit 102 may omit the generation of test data. good.

シミュレータ１０３は、被試験装置２が有する複数のＣＰＵ２１の動作を模擬するソフトウェア又はハードウェアである。シミュレータ１０３はランダム試験実行制御部１０２によって指定されたテストプログラムを実行し、その実行結果をランダム試験実行制御部１０２に出力する。 The simulator 103 is software or hardware that simulates the operation of a plurality of CPUs 21 included in the device under test 2. The simulator 103 executes the test program designated by the random test execution control unit 102, and outputs the execution result to the random test execution control unit 102.

また、例えば、被試験装置２は、ＣＰＵ２１が補助記憶装置２４に記録されている連携プログラムを読み出して実行することにより、第１の実行部２０１−１、第２の実行部２０１−２、第３の実行部２０１−３、第４の実行部２０１−４及びテスト連携部２０２を備える装置として機能する。 Further, for example, in the device 2 to be tested, the CPU 21 reads and executes the cooperation program recorded in the auxiliary storage device 24, so that the first execution unit 211-1, the second execution unit 201-2, and the second execution unit 201-2 are executed. It functions as a device including the execution unit 201-3 of No. 3, the fourth execution unit 201-4, and the test cooperation unit 202.

なお、被試験装置２の各機能の全て又は一部は、ＡＳＩＣやＰＬＤやＦＰＧＡ等のハードウェアを用いて実現されてもよい。プログラムは、コンピュータ読み取り可能な記録媒体に記録されてもよい。コンピュータ読み取り可能な記録媒体とは、例えばフレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置である。プログラムは、電気通信回線を介して送信されてもよい。 In addition, all or a part of each function of the device under test 2 may be realized by using hardware such as ASIC, PLD and FPGA. The program may be recorded on a computer-readable recording medium. The computer-readable recording medium is, for example, a flexible disk, a magneto-optical disk, a portable medium such as a ROM or a CD-ROM, or a storage device such as a hard disk built in a computer system. The program may be transmitted over a telecommunication line.

第１の実行部２０１−１、第２の実行部２０１−２、第３の実行部２０１−３及び第４の実行部２０１−４は、ランダム試験実行制御部１０２によって指定されたテストプログラムを、複数のＣＰＵ２１のうち互いに異なるいずれかのＣＰＵで実行する機能を有する。具体的には、第１の実行部２０１−１はＣＰＵ＃１にテストプログラムを実行させる。同様に、第２の実行部２０１−２はＣＰＵ＃２に、第３の実行部２０１−３はＣＰＵ＃３に、第４の実行部２０１−４はＣＰＵ＃４に、それぞれテストプログラムを実行させる。 The first execution unit 211-1, the second execution unit 201-2, the third execution unit 201-3, and the fourth execution unit 201-4 execute the test program specified by the random test execution control unit 102. , Has a function of executing on any of a plurality of CPUs 21 that are different from each other. Specifically, the first execution unit 2011-1 causes CPU # 1 to execute the test program. Similarly, the second execution unit 201-2 executes the test program on the CPU # 2, the third execution unit 201-3 executes the test program on the CPU # 3, and the fourth execution unit 201-4 executes the test program on the CPU # 4, respectively. Let me.

第１の実行部２０１−１、第２の実行部２０１−２、第３の実行部２０１−３及び第４の実行部２０１−４は、テスト連携部２０２を介して試験装置１からテストプログラム及びテストデータを取得し、取得したテストプログラムを構成する一連の命令列（以下「命令セット」という。）の一部又は全部を実行し、その実行結果をテスト連携部２０２に出力する。命令セットは、１以上の命令と、その実行順序によって定義される。以下、特に区別しない場合、実行部２０１−１、第２の実行部２０１−２、第３の実行部２０１−３及び第４の実行部２０１−４を実行部２０１と記載する。 The first execution unit 211-1, the second execution unit 201-2, the third execution unit 201-3, and the fourth execution unit 201-4 are test programs from the test apparatus 1 via the test cooperation unit 202. And test data is acquired, a part or all of a series of instruction sequences (hereinafter referred to as "instruction set") constituting the acquired test program is executed, and the execution result is output to the test cooperation unit 202. An instruction set is defined by one or more instructions and their execution order. Hereinafter, unless otherwise specified, the execution unit 211-1, the second execution unit 201-2, the third execution unit 201-3, and the fourth execution unit 201-4 will be referred to as the execution unit 201.

図３は、第１実施形態においてテストプログラムを構成する命令セットの具体例を示す図である。例えば、図３は、第１命令〜第１００命令までを順に実行し、最後に全命令の実行終了を通知する終了通知命令を実行するテストプログラムの例を示す。ここで、実行部２０１は、命令セットの実行範囲について特に指定がない場合、命令セットの先頭から最後尾の命令までを実行順序のとおりに実行する。 FIG. 3 is a diagram showing a specific example of an instruction set constituting the test program in the first embodiment. For example, FIG. 3 shows an example of a test program that executes the first instruction to the 100th instruction in order, and finally executes an end notification instruction for notifying the end of execution of all instructions. Here, unless the execution range of the instruction set is specified, the execution unit 201 executes the instructions from the beginning to the end of the instruction set in the order of execution.

一方、実行部２０１は、命令セットの実行範囲がテストカウンタによって指定されている場合、命令セットの先頭からテストカウンタが示す実行順序の値（以下「カウンタ値」という。）までの一連の命令列（以下「命令サブセット」という。）を実行する。カウンタ値は、ランダム試験実行制御部１０２の指示に応じてテスト連携部２０２が必要に応じて更新する。 On the other hand, when the execution range of the instruction set is specified by the test counter, the execution unit 201 is a series of instruction sequences from the beginning of the instruction set to the value of the execution order indicated by the test counter (hereinafter referred to as "counter value"). (Hereinafter referred to as "instruction subset") is executed. The counter value is updated by the test cooperation unit 202 as necessary according to the instruction of the random test execution control unit 102.

例えば、図３の例において命令サブセットが設定されていない場合、実行部２０１は第１命令〜第１００命令までを順に実行し、最後に終了通知命令を実行してテストプログラムの実行を終了する。一方、図３の例においてカウンタ値が３に設定されている場合、実行部２０１は第１命令から第３命令までを順に実行してテストプログラムの実行を終了する。このようなカウンタ値の設定により、ランダム試験実行制御部１０２は、個々のＣＰＵ２１に対して、命令セットの先頭からカウンタ値までの任意の範囲の命令サブセットを実行させることができる。なお、ここで説明した実行部２０１の動作は、ＣＰＵ２１の動作を模擬するシミュレータ１０３についても同様である。 For example, when the instruction subset is not set in the example of FIG. 3, the execution unit 201 executes the first instruction to the 100th instruction in order, and finally executes the end notification instruction to end the execution of the test program. On the other hand, when the counter value is set to 3 in the example of FIG. 3, the execution unit 201 executes the first instruction to the third instruction in order to end the execution of the test program. By setting the counter value in this way, the randomized controlled trial execution control unit 102 can cause each CPU 21 to execute an instruction subset in an arbitrary range from the beginning of the instruction set to the counter value. The operation of the execution unit 201 described here is the same for the simulator 103 that simulates the operation of the CPU 21.

図２の説明に戻る。テスト連携部２０２は、試験装置１のランダム試験実行制御部１０２と連携して被試験装置２のランダム試験を実現する機能を有する。具体的には、テスト連携部２０２は、ランダム試験実行制御部１０２からテストプログラム及びテストデータを取得して各実行部２０１に出力することで、ＣＰＵ＃１〜＃４のそれぞれにテストプログラムを実行させる。また、テスト連携部２０２は、各実行部２０１からＣＰＵ＃１〜＃４によるテストプログラムの実行結果を取得し、取得した実行結果をランダム試験実行制御部１０２に出力する。 Returning to the description of FIG. The test cooperation unit 202 has a function of realizing a random test of the device under test 2 in cooperation with the random test execution control unit 102 of the test device 1. Specifically, the test cooperation unit 202 acquires a test program and test data from the random test execution control unit 102 and outputs the test program and test data to each execution unit 201 to execute the test program in each of the CPUs # 1 to # 4. Let me. Further, the test cooperation unit 202 acquires the execution result of the test program by the CPUs # 1 to # 4 from each execution unit 201, and outputs the acquired execution result to the random test execution control unit 102.

また、テスト連携部２０２は、命令特定処理において、複数のＣＰＵ２１に実行させる命令サブセットの範囲をそれぞれのＣＰＵ２１ごとに設定する機能を有する。具体的には、テスト連携部２０２は、ＣＰＵ＃１〜＃４のそれぞれについて別々のカウンタ値を設定することにより、ＣＰＵ＃１〜＃４のそれぞれに実行させる命令サブセットの範囲を指定する。なお、各ＣＰＵに設定すべきカウンタ値はランダム試験実行制御部１０２によって決定され、テスト連携部２０２はランダム試験実行制御部１０２から通知される値でカウンタ値を更新する。 Further, the test cooperation unit 202 has a function of setting a range of instruction subsets to be executed by a plurality of CPUs 21 for each CPU 21 in the instruction specifying process. Specifically, the test cooperation unit 202 specifies a range of instruction subsets to be executed by each of CPUs # 1 to # 4 by setting different counter values for each of CPUs # 1 to # 4. The counter value to be set in each CPU is determined by the random test execution control unit 102, and the test cooperation unit 202 updates the counter value with the value notified from the random test execution control unit 102.

図４は、第１実施形態の試験システム１００において実行されるランダム試験の具体例を示すフローチャートである。まず、試験装置１において、ランダム試験実行制御部１０２が、テストプログラムを生成する（ステップＳ１０１）。例えば、ランダム試験実行制御部１０２は、図３に示したテストプログラムを生成する。具体的には、ランダム試験実行制御部１０２は、試験データ記憶部１０１から試験データを取得するとともに乱数を生成し、生成した乱数に基づいて複数の命令を組み合わせることによってテストプログラムを生成する。 FIG. 4 is a flowchart showing a specific example of a randomized test executed in the test system 100 of the first embodiment. First, in the test apparatus 1, the randomized test execution control unit 102 generates a test program (step S101). For example, the randomized test execution control unit 102 generates the test program shown in FIG. Specifically, the randomized test execution control unit 102 acquires test data from the test data storage unit 101, generates random numbers, and generates a test program by combining a plurality of instructions based on the generated random numbers.

続いて、ランダム試験実行制御部１０２は、ステップＳ１０１で生成したテストプログラムに入力するテストデータを生成する（ステップＳ１０２）。具体的には、ランダム試験実行制御部１０２は、試験データ記憶部１０１から試験データを取得するとともに乱数を生成し、生成した乱数に基づいてテストデータを生成する。ランダム試験実行制御部１０２は、生成したテストプログラム及びテストデータをシミュレータ１０３及び被試験装置２に出力する（ステップＳ１０３）。 Subsequently, the randomized test execution control unit 102 generates test data to be input to the test program generated in step S101 (step S102). Specifically, the randomized test execution control unit 102 acquires test data from the test data storage unit 101, generates random numbers, and generates test data based on the generated random numbers. The randomized test execution control unit 102 outputs the generated test program and test data to the simulator 103 and the device under test 2 (step S103).

続いて、ランダム試験実行制御部１０２がシミュレータ１０３にテストプログラムの実行を指示し、この指示に応じてシミュレータ１０３がテストプログラムを実行する（ステップＳ１０４）。シミュレータ１０３はテストプログラムの実行結果をランダム試験実行制御部１０２に出力する。 Subsequently, the randomized test execution control unit 102 instructs the simulator 103 to execute the test program, and the simulator 103 executes the test program in response to the instruction (step S104). The simulator 103 outputs the execution result of the test program to the randomized test execution control unit 102.

同様に、ランダム試験実行制御部１０２は被試験装置２にテストプログラムの実行を指示し、この指示に応じて被試験装置２が複数のＣＰＵ２１のそれぞれでテストプログラムを実行する（ステップＳ１０５）。具体的には、テスト連携部２０２が、ランダム試験実行制御部１０２の指示に応じて、各実行部２０１にテストプログラムの実行を指示する。この指示に応じて各実行部２０１がテストプログラムを実行し、各実行部２０１はテストプログラムの実行結果をテスト連携部２０２に出力する。テスト連携部２０２は各実行部２０１によるテストプログラムの実行結果をランダム試験実行制御部１０２に出力する。 Similarly, the randomized test execution control unit 102 instructs the device under test 2 to execute the test program, and the device under test 2 executes the test program on each of the plurality of CPUs 21 in response to the instruction (step S105). Specifically, the test cooperation unit 202 instructs each execution unit 201 to execute the test program in response to the instruction of the random test execution control unit 102. In response to this instruction, each execution unit 201 executes the test program, and each execution unit 201 outputs the execution result of the test program to the test cooperation unit 202. The test cooperation unit 202 outputs the execution result of the test program by each execution unit 201 to the random test execution control unit 102.

続いて、試験装置１において、ランダム試験実行制御部１０２が、被試験装置２の複数のＣＰＵ２１によるテストプログラムの実行結果が、シミュレータ１０３によるテストプログラムの実行結果に一致しているか否かを判定する（ステップＳ１０６）。複数のＣＰＵ２１によるテストプログラムの実行結果の全てが、シミュレータ１０３によるテストプログラムの実行結果に一致している場合（ステップＳ１０６−ＹＥＳ）、ランダム試験実行制御部１０２は、異常なしとしてランダム試験を終了する。 Subsequently, in the test apparatus 1, the randomized test execution control unit 102 determines whether or not the execution result of the test program by the plurality of CPUs 21 of the test apparatus 2 matches the execution result of the test program by the simulator 103. (Step S106). When all the execution results of the test programs by the plurality of CPUs 21 match the execution results of the test programs by the simulator 103 (step S106-YES), the randomized test execution control unit 102 considers that there is no abnormality and ends the randomized test. ..

一方、複数のＣＰＵ２１によるテストプログラムの実行結果のいずれかが、シミュレータ１０３によるテストプログラムの実行結果に一致していない場合（ステップＳ１０６−ＮＯ）、ランダム試験実行制御部１０２は当該テストプログラムについての命令特定処理を実行し（ステップＳ１０７）、実行結果が一致しなかった命令を特定した上でランダム試験を終了する。 On the other hand, when any of the execution results of the test programs by the plurality of CPUs 21 does not match the execution results of the test programs by the simulator 103 (step S106-NO), the random test execution control unit 102 gives an instruction regarding the test program. The specific process is executed (step S107), the instructions whose execution results do not match are specified, and then the random test is terminated.

図５は、第１実施形態における命令特定処理の具体例を示すフローチャートである。まず、ランダム試験実行制御部１０２は、複数のＣＰＵ２１のうち、テストプログラムの実行結果がシミュレータ１０３と一致しなかったＣＰＵで実行されたテストプログラム、及びそのテストデータを命令特定処理において検査対象とするテストプログラム（以下「検査対象プログラム」という。）及びテストデータ（以下「検査対象データ」という。）として被試験装置２から取得する。ランダム試験実行制御部１０２は、取得した検査対象プログラム及び検査対象データをシミュレータ１０３及び被試験装置２に出力する（ステップＳ２０１）。 FIG. 5 is a flowchart showing a specific example of the instruction specifying process in the first embodiment. First, the random test execution control unit 102 sets the test program executed by the CPU whose execution result of the test program does not match the simulator 103 among the plurality of CPUs 21 and the test data thereof as the inspection target in the instruction specifying process. It is acquired from the device under test 2 as a test program (hereinafter referred to as "inspection target program") and test data (hereinafter referred to as "inspection target data"). The randomized test execution control unit 102 outputs the acquired inspection target program and inspection target data to the simulator 103 and the device under test 2 (step S201).

続いて、ランダム試験実行制御部１０２は、シミュレータ１０３及び被試験装置２の複数のＣＰＵ２１のテストカウンタに複数のＣＰＵ２１の数に応じた値を設定する。例えば、ランダム試験実行制御部１０２は、ＣＰＵ＃ｉ（ｉ＝１，２，３，４）のカウンタ値をｉとし（ステップＳ２０２）、シミュレータ１０３のテストカウンタに各ＣＰＵ＃ｉのカウンタ値の最大値（すなわちＣＰＵ＃４のカウンタ値である４）を設定する（ステップＳ２０３）。 Subsequently, the randomized test execution control unit 102 sets values corresponding to the number of the plurality of CPUs 21 in the test counters of the plurality of CPUs 21 of the simulator 103 and the device under test 2. For example, the random test execution control unit 102 sets the counter value of CPU # i (i = 1, 2, 3, 4) to i (step S202), and sets the test counter of the simulator 103 to the maximum counter value of each CPU # i. A value (that is, 4 which is the counter value of CPU # 4) is set (step S203).

さらに、ランダム試験実行制御部１０２は、ＣＰＵ＃ｉについて、テストカウンタの現在値＋１番目の命令、すなわち検査対象プログラムに含まれる命令セットの先頭からｉ＋１番目の命令を終了通知命令に置換する処理（以下「置換処理」という。）を実行する（ステップＳ２０４）。そして、ランダム試験実行制御部１０２は、ＣＰＵ＃ｉ及びシミュレータ１０３に対して、検査対象プログラムに含まれる命令セットの先頭からカウンタ値までの一連の命令列（すなわち命令サブセット）を実行させる（ステップＳ２０５）。 Further, the random test execution control unit 102 replaces the current value of the test counter + 1st instruction, that is, the i + 1th instruction from the beginning of the instruction set included in the inspection target program with the end notification instruction for the CPU # i ( Hereinafter, “replacement processing”) is executed (step S204). Then, the random test execution control unit 102 causes the CPU # i and the simulator 103 to execute a series of instruction sequences (that is, an instruction subset) from the beginning of the instruction set included in the inspection target program to the counter value (step S205). ).

具体的には、ランダム試験実行制御部１０２は、ＣＰＵ＃１〜＃４について、図３に例示した命令セットを図６に示す命令セットに変更する置換処理を実行する。図６（Ａ）〜図６（Ｄ）は、それぞれＣＰＵ＃１〜＃４についての置換処理の結果を示す。また、図６（Ａ）〜図６（Ｄ）の各命令セットの左側に示した矢印は、ステップＳ２０２において設定されたテストカウンタの値を示している。すなわち、図６（Ａ）〜図６（Ｄ）に示す各命令セットにおいて、網掛けされていない部分（すなわち実行順序が１〜ｉ＋１までの範囲）の一連の命令列が命令サブセットとなる。一方、網掛けされた部分の命令列は、テストカウンタによって命令サブセットが指定されているときには実行されない無効な命令列として扱われる。 Specifically, the randomized test execution control unit 102 executes a replacement process for CPUs # 1 to # 4 to change the instruction set illustrated in FIG. 3 to the instruction set shown in FIG. 6 (A) to 6 (D) show the results of replacement processing for CPUs # 1 to # 4, respectively. Further, the arrow shown on the left side of each instruction set of FIGS. 6 (A) to 6 (D) indicates the value of the test counter set in step S202. That is, in each instruction set shown in FIGS. 6A to 6D, a series of instruction sequences in an unshaded portion (that is, an execution order in the range of 1 to i + 1) is an instruction subset. On the other hand, the shaded part of the instruction sequence is treated as an invalid instruction sequence that is not executed when the instruction subset is specified by the test counter.

この場合、図６（Ａ）に示すＣＰＵ＃１（ｉ＝１）の例では、カウンタ値が１（＝ｉ）に設定されているため、命令セットの先頭から２（＝ｉ＋１）番目の命令が終了通知命令に置換される。また、図６（Ｂ）に示すＣＰＵ＃２（ｉ＝２）の例では、カウンタ値が２に設定されているため、命令セットの先頭から３番目の命令が終了通知命令に置換される。また、図６（Ｃ）に示すＣＰＵ＃３（ｉ＝３）の例では、カウンタ値が３に設定されているため、命令セットの先頭から４番目の命令が終了通知命令に置換される。また、図６（Ｄ）に示すＣＰＵ＃４（ｉ＝４）の例では、カウンタ値が４に設定されているため、命令セットの先頭から５番目の命令が終了通知命令に置換される。 In this case, in the example of CPU # 1 (i = 1) shown in FIG. 6 (A), since the counter value is set to 1 (= i), the second (= i + 1) th instruction from the beginning of the instruction set. Is replaced with the end notification command. Further, in the example of CPU # 2 (i = 2) shown in FIG. 6B, since the counter value is set to 2, the third instruction from the beginning of the instruction set is replaced with the end notification instruction. Further, in the example of CPU # 3 (i = 3) shown in FIG. 6C, since the counter value is set to 3, the fourth instruction from the beginning of the instruction set is replaced with the end notification instruction. Further, in the example of CPU # 4 (i = 4) shown in FIG. 6D, since the counter value is set to 4, the fifth instruction from the beginning of the instruction set is replaced with the end notification instruction.

このような置換処理が行われた各ＣＰＵ２１の命令セットについて、その実行範囲が個々のテストカウンタによって指定されることにより、ＣＰＵ２１の数に応じた範囲の命令サブセットが各ＣＰＵ２１において実行される。例えば、ＣＰＵ＃１では第１命令が、ＣＰＵ＃２では第１命令及び第２命令が、ＣＰＵ＃３では第１命令〜第３命令が、ＣＰＵ＃４では第１命令〜第４命令が、それぞれ実行される。 For the instruction set of each CPU 21 that has undergone such replacement processing, the execution range is specified by the individual test counters, so that an instruction subset of the range corresponding to the number of CPUs 21 is executed in each CPU 21. For example, the first instruction in CPU # 1, the first and second instructions in CPU # 2, the first to third instructions in CPU # 3, and the first to fourth instructions in CPU # 4. Each is executed.

ランダム試験実行制御部１０２は、このようなテストカウンタの設定により、実行範囲が１命令ずつ異なる複数の命令サブセットの実行結果を取得することができる。また、ランダム試験実行制御部１０２は、このように取得した複数の命令サブセットの実行結果に基づいて、検査対象プログラムにおいて不一致となった命令を特定することができる。 By setting such a test counter, the randomized test execution control unit 102 can acquire the execution results of a plurality of instruction subsets whose execution ranges differ by one instruction. Further, the randomized test execution control unit 102 can identify the inconsistent instructions in the inspection target program based on the execution results of the plurality of instruction subsets acquired in this way.

例えば、ランダム試験実行制御部１０２は、図６（Ａ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致し、かつ、図６（Ｂ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致しない場合、図６（Ｂ）に示す命令サブセットの末尾の第６命令が不一致となった命令であると特定することができる。 For example, in the random test execution control unit 102, the execution result of the instruction subset shown in FIG. 6A matches the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 6B is the execution result of the simulator 103. If the execution results do not match, it can be identified that the sixth instruction at the end of the instruction subset shown in FIG. 6B is a mismatched instruction.

同様に、ランダム試験実行制御部１０２は、図６（Ｂ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致し、かつ、図６（Ｃ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致しない場合、図６（Ｃ）に示す命令サブセットの末尾の第７命令が不一致となった命令であると特定することができる。 Similarly, in the random test execution control unit 102, the execution result of the instruction subset shown in FIG. 6B matches the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 6C is the simulator 103. If it does not match the execution result of, it can be identified that the seventh instruction at the end of the instruction subset shown in FIG. 6 (C) is the inconsistent instruction.

同様に、ランダム試験実行制御部１０２は、図６（Ｃ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致し、かつ、図６（Ｄ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致しない場合、図６（Ｄ）に示す命令サブセットの末尾の第８命令が不一致となった命令であると特定することができる。 Similarly, in the random test execution control unit 102, the execution result of the instruction subset shown in FIG. 6C matches the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 6D is the simulator 103. If it does not match the execution result of, it can be identified that the eighth instruction at the end of the instruction subset shown in FIG. 6D is a mismatched instruction.

図５の説明に戻る。続いて、ランダム試験実行制御部１０２は、被試験装置２による検査対象プログラムの実行結果が全てのＣＰＵでシミュレータ１０３の実行結果に一致しているか否かを判定する（ステップＳ２０６）。いずれかのＣＰＵの実行結果がシミュレータ１０３の実行結果に一致していない場合（ステップＳ２０６−ＮＯ）、ランダム試験実行制御部１０２はその旨を示すエラー情報を出力する（ステップＳ２０７）。 Returning to the description of FIG. Subsequently, the randomized test execution control unit 102 determines whether or not the execution result of the program to be inspected by the device under test 2 matches the execution result of the simulator 103 in all CPUs (step S206). If the execution result of any of the CPUs does not match the execution result of the simulator 103 (step S206-NO), the randomized test execution control unit 102 outputs error information indicating that fact (step S207).

一方、実行結果が全てのＣＰＵでシミュレータ１０３の実行結果に一致している場合（ステップＳ２０６−ＹＥＳ）、ランダム試験実行制御部１０２は検査対象プログラムを構成する命令セットに含まれる全ての命令について検査が完了したか否かを判定する（ステップＳ２０８）。なお、ここでの検査とは、検査対象の命令を複数のＣＰＵ２１のうちのいずれかのＣＰＵ及びシミュレータ１０３に実行させ、その実行結果が一致するか否かを判定することである。 On the other hand, when the execution results match the execution results of the simulator 103 on all CPUs (step S206-YES), the randomized test execution control unit 102 inspects all the instructions included in the instruction set constituting the program to be inspected. Determines whether or not is completed (step S208). The inspection here is to have one of the plurality of CPUs 21 and the simulator 103 execute the instruction to be inspected, and determine whether or not the execution results match.

ここで検査が完了していない命令がある場合（ステップＳ２０８−ＮＯ）、ランダム試験実行制御部１０２は各ＣＰＵ＃ｉのテストカウンタの値をそれぞれ４増加させる（ステップＳ２０９）。そして、ランダム試験実行制御部１０２は、シミュレータ１０３のテストカウンタに各ＣＰＵ＃ｉのカウンタ値の最大値（すなわちＣＰＵ＃４と同じ値）を設定し（ステップＳ２１０）、ステップＳ２０４に処理を戻す。これにより、命令セットの置換処理が更新後のカウンタ値に基づいて再度実行される。 If there is an instruction for which the inspection has not been completed (step S208-NO), the randomized test execution control unit 102 increments the value of the test counter of each CPU # i by 4 (step S209). Then, the randomized test execution control unit 102 sets the maximum value of the counter value of each CPU # i (that is, the same value as CPU # 4) in the test counter of the simulator 103 (step S210), and returns the process to step S204. As a result, the instruction set replacement process is executed again based on the updated counter value.

例えば、図６に示した１回目の置換処理が実行された後、図７に示す２回目の置換処理が実行される。この２回目の置換処理において、ランダム試験実行制御部１０２は、図６に示した置換処理後の命令セットを一旦置換処理前の状態に戻した上で、新たなカウンタ値に基づいて１回目の置換処理と同様の処理を行うことにより、図７に示す命令セットを生成する。 For example, after the first replacement process shown in FIG. 6 is executed, the second replacement process shown in FIG. 7 is executed. In this second replacement process, the randomized test execution control unit 102 once returns the instruction set after the replacement process shown in FIG. 6 to the state before the replacement process, and then performs the first time based on a new counter value. The instruction set shown in FIG. 7 is generated by performing the same processing as the replacement processing.

この場合、図７（Ａ）に示すＣＰＵ＃１（ｉ＝１）の例では、カウンタ値が直前のステップＳ２０９において５（＝ｉ＋４）に設定されているため、命令セットの先頭から６（＝ｉ＋１）番目の命令が終了通知命令に置換される。また、図７（Ｂ）に示すＣＰＵ＃２（ｉ＝２）の例では、カウンタ値が６に設定されているため、命令セットの先頭から７番目の命令が終了通知命令に置換される。また、図７（Ｃ）に示すＣＰＵ＃３（ｉ＝３）の例では、カウンタ値が７に設定されているため、命令セットの先頭から８番目の命令が終了通知命令に置換される。また、図７（Ｄ）に示すＣＰＵ＃４（ｉ＝４）の例では、カウンタ値が８に設定されているため、命令セットの先頭から９番目の命令が終了通知命令に置換される。 In this case, in the example of CPU # 1 (i = 1) shown in FIG. 7A, since the counter value is set to 5 (= i + 4) in the immediately preceding step S209, 6 (=) from the beginning of the instruction set. i + 1) The th instruction is replaced with the end notification instruction. Further, in the example of CPU # 2 (i = 2) shown in FIG. 7B, since the counter value is set to 6, the seventh instruction from the beginning of the instruction set is replaced with the end notification instruction. Further, in the example of CPU # 3 (i = 3) shown in FIG. 7C, since the counter value is set to 7, the eighth instruction from the beginning of the instruction set is replaced with the end notification instruction. Further, in the example of CPU # 4 (i = 4) shown in FIG. 7 (D), since the counter value is set to 8, the ninth instruction from the beginning of the instruction set is replaced with the end notification instruction.

このような置換処理が行われた各ＣＰＵ２１の命令セットについて、その実行範囲が個々のテストカウンタによって指定されることにより、ＣＰＵ２１の数に応じた範囲の命令サブセットが各ＣＰＵ２１において実行される。例えば、ＣＰＵ＃１では第１命令〜第５命令が、ＣＰＵ＃２では第１命令〜第６命令が、ＣＰＵ＃３では第１命令〜第７命令が、ＣＰＵ＃４では第１命令〜第８命令が、それぞれ実行される。 For the instruction set of each CPU 21 that has undergone such replacement processing, the execution range is specified by the individual test counters, so that an instruction subset of the range corresponding to the number of CPUs 21 is executed in each CPU 21. For example, CPU # 1 has 1st to 5th instructions, CPU # 2 has 1st to 6th instructions, CPU # 3 has 1st to 7th instructions, and CPU # 4 has 1st to 7th instructions. Each of the eight instructions is executed.

また、このようなカウンタ値の更新と命令サブセットの検査とが繰り返し実行されることにより、ＣＰＵ２１の数（本実施形態では４）と同数の命令ずつ検査範囲を徐々に拡大させながら検査対象プログラムを検査することができる。 Further, by repeatedly executing such updating of the counter value and inspection of the instruction subset, the inspection target program is expanded while gradually expanding the inspection range by the same number of instructions as the number of CPUs 21 (4 in this embodiment). Can be inspected.

一方、全ての命令について検査が完了している場合（ステップＳ２０８−ＹＥＳ）、ランダム試験実行制御部１０２は命令特定処理を終了する。例えば、ＣＰＵ＃１〜＃４のうち、命令サブセットの実行が図３に示す命令セットの末尾の第１００命令に最も早く到達するのはＣＰＵ＃４である。そのため、この場合、ランダム試験実行制御部１０２はＣＰＵ＃４から第１００命令の実行結果が得られたことに応じて命令特定処理を終了する。 On the other hand, when the inspection is completed for all the instructions (step S208-YES), the randomized test execution control unit 102 ends the instruction specifying process. For example, among CPUs # 1 to # 4, it is CPU # 4 that the execution of the instruction subset reaches the 100th instruction at the end of the instruction set shown in FIG. 3 earliest. Therefore, in this case, the randomized test execution control unit 102 ends the instruction specifying process according to the execution result of the 100th instruction obtained from the CPU # 4.

このように構成された第１実施形態の試験システム１００では、試験装置１が、ランダム試験実行時の命令特定処理において、検査対象プログラムの命令セットを複数のＣＰＵ２１に分散させて検査することにより、被試験装置２の試験に要する時間を短縮することが可能となる。 In the test system 100 of the first embodiment configured in this way, the test apparatus 1 inspects the instruction set of the program to be inspected by distributing it to a plurality of CPUs 21 in the instruction specifying process at the time of executing the random test. It is possible to shorten the time required for the test of the device under test 2.

なお、第１実施形態の試験装置１は必ずしも試験データを記憶している必要はない。例えば、試験装置１は試験データを他の装置や外部システムから取得するように構成されてもよい。また、この場合、試験装置１は、図８に示すように少なくともランダム試験実行制御部１０２及びシミュレータ１０３を備える装置として構成されてもよい。 The test device 1 of the first embodiment does not necessarily have to store the test data. For example, the test device 1 may be configured to acquire test data from another device or an external system. Further, in this case, the test apparatus 1 may be configured as an apparatus including at least a random test execution control unit 102 and a simulator 103 as shown in FIG.

［第２実施形態］
図９は、第２実施形態における試験システム１００ａの機能構成の具体例を示すブロック図である。試験システム１００ａは、試験装置１に代えて試験装置１ａを備える点で第１実施形態における試験システム１００と異なる。また、試験装置１ａは、ランダム試験実行制御部１０２に代えてランダム試験実行制御部１０２ａを備える点で第１実施形態の試験装置１と異なる。試験システム１００ａのその他の構成は第１実施形態における試験システム１００と同様である。そのため、図９においては、第１実施形態と同様の構成については図２と同じ符号を付すことにより説明を省略する。なお、第２実施形態における試験システム１００ａは機能構成が第１実施形態と異なるのみでシステム構成は第１実施形態と同様である（図１参照）。 [Second Embodiment]
FIG. 9 is a block diagram showing a specific example of the functional configuration of the test system 100a according to the second embodiment. The test system 100a is different from the test system 100 in the first embodiment in that the test device 1a is provided in place of the test device 1. Further, the test apparatus 1a is different from the test apparatus 1 of the first embodiment in that the random test execution control unit 102a is provided instead of the random test execution control unit 102. Other configurations of the test system 100a are the same as those of the test system 100 in the first embodiment. Therefore, in FIG. 9, the same components as those in the first embodiment are designated by the same reference numerals as those in FIG. 2, and the description thereof will be omitted. The test system 100a in the second embodiment has the same system configuration as the first embodiment except that the functional configuration is different from that in the first embodiment (see FIG. 1).

ランダム試験実行制御部１０２ａは、基本的には第１実施形態におけるランダム試験実行制御部１０２と同様の機能を有するが、命令特定処理におけるテストカウンタの設定方法において第１実施形態におけるランダム試験実行制御部１０２と異なる。 The random test execution control unit 102a basically has the same function as the random test execution control unit 102 in the first embodiment, but the random test execution control in the first embodiment in the method of setting the test counter in the instruction specifying process. It is different from the part 102.

図１０は、第２実施形態における命令特定処理の具体例を示すフローチャートである。図１０に示すフローチャートは、ステップＳ２０２ａ、Ｓ２０３ａ、Ｓ２０９ａ及びＳ２１０ａにおいて図５に示したフローチャートと異なり、それ以外の処理は第１実施形態と同様である。そのため、図１０においては、第１実施形態と同様の処理については図５と同じ符号を付すことにより説明を省略する。 FIG. 10 is a flowchart showing a specific example of the instruction specifying process in the second embodiment. The flowchart shown in FIG. 10 is different from the flowchart shown in FIG. 5 in steps S202a, S203a, S209a and S210a, and other processes are the same as those in the first embodiment. Therefore, in FIG. 10, the same processing as in the first embodiment is designated by the same reference numerals as those in FIG. 5, and the description thereof will be omitted.

ステップＳ２０２ａは、ランダム試験実行制御部１０２ａが、ＣＰＵ＃ｉ（ｉ＝１，２，３，４）のカウンタ値を１０１−ｉとする点で第１実施形態におけるステップＳ２０２と異なる。 Step S202a is different from step S202 in the first embodiment in that the randomized test execution control unit 102a sets the counter value of CPU # i (i = 1, 2, 3, 4) to 101-i.

また、ステップＳ２０３ａ及びＳ２１０ａは、ランダム試験実行制御部１０２ａが、シミュレータ１０３のテストカウンタに各ＣＰＵ＃ｉのカウンタ値の最大値（すなわちＣＰＵ＃１のカウンタ値）を設定する点で第１実施形態におけるステップＳ２０３及びＳ２１０と異なる。具体的には、ステップＳ２０３ａではシミュレータ１０３のテストカウンタに１００が設定され、１回目のステップＳ２１０ａではシミュレータ１０３のテストカウンタに９６が設定される。 Further, in steps S203a and S210a, the first embodiment is in that the random test execution control unit 102a sets the maximum value of the counter value of each CPU # i (that is, the counter value of CPU # 1) in the test counter of the simulator 103. It is different from steps S203 and S210 in. Specifically, in step S203a, 100 is set in the test counter of the simulator 103, and in the first step S210a, 96 is set in the test counter of the simulator 103.

ステップＳ２０９ａは、ランダム試験実行制御部１０２ａが、ＣＰＵ＃ｉ（ｉ＝１，２，３，４）のカウンタ値を−４する点で第１実施形態におけるステップＳ２０９と異なる。 Step S209a is different from step S209 in the first embodiment in that the randomized test execution control unit 102a sets the counter value of CPU # i (i = 1, 2, 3, 4) to -4.

具体的には、ランダム試験実行制御部１０２ａは、ＣＰＵ＃１〜＃４について、図３に例示した命令セットを図１１に示す命令セットに変更する置換処理を実行する。図１１（Ａ）〜図１１（Ｄ）は、それぞれＣＰＵ＃１〜＃４についての置換処理の結果を示す。 Specifically, the randomized test execution control unit 102a executes a replacement process for CPUs # 1 to # 4 to change the instruction set illustrated in FIG. 3 to the instruction set shown in FIG. 11 (A) to 11 (D) show the results of replacement processing for CPUs # 1 to # 4, respectively.

この場合、図１１（Ａ）に示すＣＰＵ＃１（ｉ＝１）の例では、カウンタ値が１００（＝１０１−ｉ）に設定されているため、命令セットの先頭から数えて１０１（＝１０２−ｉ）番目の命令が終了通知命令に置換される。 In this case, in the example of CPU # 1 (i = 1) shown in FIG. 11A, since the counter value is set to 100 (= 101-i), 101 (= 102) is counted from the beginning of the instruction set. -I) The th instruction is replaced with the end notification instruction.

同様に、図１１（Ｂ）に示すＣＰＵ＃２（ｉ＝２）の例では、カウンタ値が９９に設定されているため、命令セットの先頭から数えて１００番目の命令が終了通知命令に置換される。図１１（Ｃ）に示すＣＰＵ＃３（ｉ＝３）の例では、カウンタ値が９８に設定されているため、命令セットの先頭から数得て９９番目の命令が終了通知命令に置換される。図１１（Ｄ）に示すＣＰＵ＃４（ｉ＝４）の例では、カウンタ値が９７に設定されているため、命令セットの先頭から数えて９８番目の命令が終了通知命令に置換される。 Similarly, in the example of CPU # 2 (i = 2) shown in FIG. 11B, since the counter value is set to 99, the 100th instruction counting from the beginning of the instruction set is replaced with the end notification instruction. Will be done. In the example of CPU # 3 (i = 3) shown in FIG. 11C, since the counter value is set to 98, the 99th instruction obtained from the beginning of the instruction set is replaced with the end notification instruction. .. In the example of CPU # 4 (i = 4) shown in FIG. 11D, since the counter value is set to 97, the 98th instruction counting from the beginning of the instruction set is replaced with the end notification instruction.

このような置換処理が行われた各ＣＰＵ２１の命令セットについて、その実行範囲が個々のテストカウンタによって指定されることにより、ＣＰＵ２１の数に応じた範囲の命令サブセットが各ＣＰＵ２１において実行される。例えば、ＣＰＵ＃１では第１命令〜第１００命令が、ＣＰＵ＃２では第１命令〜第９９命令が、ＣＰＵ＃３では第１命令〜第９８命令が、ＣＰＵ＃４では第１命令〜第９７命令が、それぞれ実行される。 For the instruction set of each CPU 21 that has undergone such replacement processing, the execution range is specified by the individual test counters, so that an instruction subset of the range corresponding to the number of CPUs 21 is executed in each CPU 21. For example, CPU # 1 has 1st to 100th instructions, CPU # 2 has 1st to 99th instructions, CPU # 3 has 1st to 98th instructions, and CPU # 4 has 1st to 99th instructions. Each of the 97 instructions is executed.

ランダム試験実行制御部１０２ａは、このようなテストカウンタの設定により、実行範囲が１命令ずつ異なる複数の命令サブセットの実行結果を取得することができる。また、ランダム試験実行制御部１０２ａは、このように取得した複数の命令サブセットの実行結果に基づいて、検査対象プログラムにおいて不一致となった命令を特定することができる。 By setting such a test counter, the randomized test execution control unit 102a can acquire the execution results of a plurality of instruction subsets whose execution ranges differ by one instruction. Further, the randomized test execution control unit 102a can identify the inconsistent instructions in the inspection target program based on the execution results of the plurality of instruction subsets acquired in this way.

例えば、ランダム試験実行制御部１０２ａは、図１１（Ａ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致せず、かつ、図１１（Ｂ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致している場合、図１１（Ａ）に示す命令サブセットの末尾の第１００命令が不一致となった命令であると特定することができる。 For example, in the random test execution control unit 102a, the execution result of the instruction subset shown in FIG. 11A does not match the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 11B is the simulator 103. When the execution result of the above is matched, it can be specified that the 100th instruction at the end of the instruction subset shown in FIG. 11A is a mismatched instruction.

同様に、ランダム試験実行制御部１０２ａは、図１１（Ｂ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致せず、かつ、図１１（Ｃ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致している場合、図１１（Ｂ）に示す命令サブセットの末尾の第９９命令が不一致となった命令であると特定することができる。 Similarly, in the random test execution control unit 102a, the execution result of the instruction subset shown in FIG. 11B does not match the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 11C is the simulator. When the execution result of 103 is matched, it can be identified that the 99th instruction at the end of the instruction subset shown in FIG. 11B is a mismatched instruction.

同様に、ランダム試験実行制御部１０２ａは、図１１（Ｃ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致せず、かつ、図１１（Ｄ）に示す命令サブセットの実行結果がシミュレータ１０３の実行結果に一致している場合、図１１（Ｃ）に示す命令サブセットの末尾の第９８命令が不一致となった命令であると特定することができる。 Similarly, in the random test execution control unit 102a, the execution result of the instruction subset shown in FIG. 11C does not match the execution result of the simulator 103, and the execution result of the instruction subset shown in FIG. 11D is the simulator. When the execution result of 103 is matched, it can be identified that the 98th instruction at the end of the instruction subset shown in FIG. 11C is a mismatched instruction.

また、この場合、例えば、図１１に示した１回目の置換処理が実行された後、図１２に示す２回目の置換処理が実行される。この２回目の置換処理において、ランダム試験実行制御部１０２ａは、図１１に示した置換処理後の命令セットを一旦置換処理前の状態に戻した上で、新たなカウンタ値に基づいて１回目の置換処理と同様の処理を行うことにより、図１２に示す命令セットを生成する。 Further, in this case, for example, after the first replacement process shown in FIG. 11 is executed, the second replacement process shown in FIG. 12 is executed. In this second replacement process, the randomized test execution control unit 102a once returns the instruction set after the replacement process shown in FIG. 11 to the state before the replacement process, and then performs the first time based on a new counter value. The instruction set shown in FIG. 12 is generated by performing the same processing as the replacement processing.

この場合、図１２（Ａ）に示すＣＰＵ＃１（ｉ＝１）の例では、カウンタ値が直前のステップＳ２０９ａにおいて９６（＝１０１−ｉ−４）に設定されているため、命令セットの先頭から数えて９７（＝ｉ＋１）番目の命令が終了通知命令に置換される。 In this case, in the example of CPU # 1 (i = 1) shown in FIG. 12A, the counter value is set to 96 (= 101-i-4) in the immediately preceding step S209a, so that the head of the instruction set The 97th (= i + 1) th command counting from is replaced with the end notification command.

同様に、図１２（Ｂ）に示すＣＰＵ＃２（ｉ＝２）の例では、カウンタ値が９５に設定されているため、命令セットの先頭から数えて９６番目の命令が終了通知命令に置換される。また、図１２（Ｃ）に示すＣＰＵ＃３（ｉ＝３）の例では、カウンタ値が９４に設定されているため、命令セットの先頭から数えて９５番目の命令が終了通知命令に置換される。また、図１２（Ｄ）に示すＣＰＵ＃４（ｉ＝４）の例では、カウンタ値が９３に設定されているため、命令セットの先頭から数えて９４番目の命令が終了通知命令に置換される。 Similarly, in the example of CPU # 2 (i = 2) shown in FIG. 12B, since the counter value is set to 95, the 96th instruction counting from the beginning of the instruction set is replaced with the end notification instruction. Will be done. Further, in the example of CPU # 3 (i = 3) shown in FIG. 12C, since the counter value is set to 94, the 95th instruction counting from the beginning of the instruction set is replaced with the end notification instruction. NS. Further, in the example of CPU # 4 (i = 4) shown in FIG. 12 (D), since the counter value is set to 93, the 94th instruction counting from the beginning of the instruction set is replaced with the end notification instruction. NS.

このような置換処理が行われた各ＣＰＵ２１の命令セットについて、その実行範囲が個々のテストカウンタによって指定されることにより、ＣＰＵ２１の数に応じた範囲の命令サブセットが各ＣＰＵ２１において実行される。例えば、ＣＰＵ＃１では第１命令〜第９６命令が、ＣＰＵ＃２では第１命令〜第９５命令が、ＣＰＵ＃３では第１命令〜第９４命令が、ＣＰＵ＃４では第１命令〜第９３命令が、それぞれ実行される。 For the instruction set of each CPU 21 that has undergone such replacement processing, the execution range is specified by the individual test counters, so that an instruction subset of the range corresponding to the number of CPUs 21 is executed in each CPU 21. For example, CPU # 1 has 1st to 96th instructions, CPU # 2 has 1st to 95th instructions, CPU # 3 has 1st to 94th instructions, and CPU # 4 has 1st to 95th instructions. Each of the 93 instructions is executed.

また、このようなカウンタ値の更新と命令サブセットの検査とが繰り返し実行されることにより、ＣＰＵ２１の数（本実施形態では４）と同数の命令ずつ検査範囲を徐々に縮小させながら検査対象プログラムを検査することができる。 Further, by repeatedly executing such updating of the counter value and inspection of the instruction subset, the inspection target program is executed while gradually reducing the inspection range by the same number of instructions as the number of CPUs 21 (4 in this embodiment). Can be inspected.

また、この場合、例えば、ＣＰＵ＃１〜＃４のうち、検査対象の命令が図３に示す命令セットの先頭の第１命令に最も早く到達するのはＣＰＵ＃４である。そのため、この場合、ランダム試験実行制御部１０２ａはＣＰＵ＃４から第１命令の実行結果が得られたことに応じて命令特定処理を終了する。 Further, in this case, for example, among CPUs # 1 to # 4, it is CPU # 4 that the instruction to be inspected reaches the first instruction at the beginning of the instruction set shown in FIG. 3 earliest. Therefore, in this case, the randomized test execution control unit 102a ends the instruction specifying process according to the execution result of the first instruction obtained from the CPU # 4.

このような動作の違いにより、第２実施形態のランダム試験実行制御部１０２ａは、第１実施形態におけるランダム試験実行制御部１０２がＣＰＵ２１の数（本実施形態では４）と同数の命令ずつ検査範囲を徐々に拡大させながら検査対象プログラムを検査したのに対し、ＣＰＵ２１の数（本実施形態では４）と同数の命令ずつ検査範囲を徐々に縮小させながら検査対象プログラムを検査することができる。 Due to such a difference in operation, the randomized test execution control unit 102a of the second embodiment has the same number of instructions as the number of CPUs 21 (4 in this embodiment) of the randomized test execution control unit 102 of the first embodiment. While the inspection target program was inspected while gradually expanding, the inspection target program can be inspected while gradually reducing the inspection range by the same number of instructions as the number of CPUs 21 (4 in this embodiment).

このように構成された第２実施形態の試験システム１００ａでは、試験装置１ａが、ランダム試験実行時の命令特定処理において、検査対象プログラムの命令セットを複数のＣＰＵ２１に分散させて検査することにより、被試験装置２の試験に要する時間を短縮することが可能となる。 In the test system 100a of the second embodiment configured in this way, the test apparatus 1a inspects the instruction set of the program to be inspected by distributing it to a plurality of CPUs 21 in the instruction specifying process at the time of executing the random test. It is possible to shorten the time required for the test of the device under test 2.

特に第２実施形態の試験装置１ａは、不一致となった命令が命令セットの半分以降（すなわち半分から末尾側）に存在する場合に不一致となった命令をより早く特定することができる。これに対して第１実施形態の試験装置１は、不一致となった命令が命令セットの半分以前（すなわち半分から先頭側）に存在する場合に不一致となった命令をより早く特定することができる。第１実施形態の試験装置１及び第２実施形態の試験装置１ａはこのような想定に応じて使い分けられるとよい。 In particular, the test apparatus 1a of the second embodiment can identify the inconsistent instruction earlier when the inconsistent instruction exists in half or more (that is, from the half to the end side) of the instruction set. On the other hand, the test apparatus 1 of the first embodiment can identify the mismatched instruction earlier when the mismatched instruction exists before half of the instruction set (that is, from the half to the head side). .. The test apparatus 1 of the first embodiment and the test apparatus 1a of the second embodiment may be used properly according to such an assumption.

本発明は、複数のプロセッサを有する被試験装置についてプロセッサの試験を行う試験装置に利用可能である。 The present invention can be used as a test device for testing a processor for a device under test having a plurality of processors.

１００，１００ａ…試験システム、１，１ａ…試験装置、１１…ＣＰＵ（中央演算処理装置：Central Processing Unit）、１２…主記憶装置、１３…通信部、１４…補助記憶装置、１０１…試験データ記憶部、１０２，１０２ａ…ランダム試験実行制御部、１０３…シミュレータ、２…被試験装置、２１…複数のＣＰＵ、２２…主記憶装置、２３…通信部、２４…補助記憶装置、２０１，２０１−１〜２０１−４…実行部、２０２…テスト連携部、Ｂ１，Ｂ２…バス 100, 100a ... test system, 1,1a ... test device, 11 ... CPU (Central Processing Unit), 12 ... main storage device, 13 ... communication unit, 14 ... auxiliary storage device, 101 ... test data storage Units, 102, 102a ... Random test execution control unit, 103 ... Simulator, 2 ... Tested device, 21 ... Multiple CPUs, 22 ... Main storage device, 23 ... Communication unit, 24 ... Auxiliary storage device, 201, 2011-1 ~ 201-4 ... Execution unit, 202 ... Test cooperation unit, B1, B2 ... Bus

Claims (8)

試験対象の情報処理装置が有する複数のプロセッサのシミュレータと、
前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させ、前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行する試験実行部と、
を備え、
前記試験実行部は、前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する、
試験装置。 A simulator of multiple processors of the information processing device to be tested,
The same instruction set is executed by each of the simulator and the plurality of processors, and when the execution results of the simulator and the plurality of processors do not match, an instruction specifying process for specifying an instruction whose execution results do not match is executed. Test execution department and
With
In the instruction specifying process, the test execution unit includes a subset of the instructions composed of one or more consecutive instructions from the beginning of the instruction set and a subset composed of a different number of instructions for each processor. A plurality of processors are allowed to execute, and the mismatched instructions are identified by comparing the execution result of the subset by each processor with the execution result of the subset by the simulator.
Test equipment. 前記試験実行部は、前記複数のプロセッサに対して、それぞれ命令数が１ずつ異なるサブセットを実行させる、
請求項１に記載の試験装置。 The test execution unit causes the plurality of processors to execute a subset in which the number of instructions differs by one.
The test apparatus according to claim 1. 前記試験実行部は、所定数の命令を含むサブセットを実行する第１のプロセッサと、前記第１のプロセッサよりも命令が１つ多いサブセットを実行する第２のプロセッサと、の間で、各プロセッサによるサブセットの実行結果と前記シミュレータによるサブセットの実行結果との比較結果が異なる場合、前記第２のプロセッサが実行したサブセットの最後の命令が前記不一致となった命令であると特定する、
請求項２に記載の試験装置。 The test execution unit is between a first processor that executes a subset containing a predetermined number of instructions and a second processor that executes a subset that has one more instruction than the first processor. When the comparison result between the execution result of the subset by the simulator and the execution result of the subset by the simulator is different, it is specified that the last instruction of the subset executed by the second processor is the inconsistent instruction.
The test apparatus according to claim 2. 前記試験実行部は、所定数の命令を含むサブセットを実行する第１のプロセッサと、前記第１のプロセッサよりも命令が１つ少ないサブセットを実行する第２のプロセッサと、の間で、各プロセッサによるサブセットの実行結果と前記シミュレータによるサブセットの実行結果との比較結果が異なる場合、前記第１のプロセッサが実行したサブセットの最後の命令が前記不一致となった命令であると特定する、
請求項２に記載の試験装置。 The test execution unit is between a first processor that executes a subset containing a predetermined number of instructions and a second processor that executes a subset that has one less instruction than the first processor. When the comparison result between the execution result of the subset by the simulator and the execution result of the subset by the simulator is different, it is specified that the last instruction of the subset executed by the first processor is the inconsistent instruction.
The test apparatus according to claim 2. 前記試験実行部は、前記サブセットに含まれる命令数を前記プロセッサの数ずつ増加させながら、前記サブセットの実行及び実行結果の比較を前記複数のプロセッサに繰り返し実行させる、
請求項３に記載の試験装置。 The test execution unit causes the plurality of processors to repeatedly execute execution of the subset and comparison of execution results while increasing the number of instructions included in the subset by the number of the processors.
The test apparatus according to claim 3. 前記試験実行部は、前記サブセットに含まれる命令数を前記プロセッサの数ずつ減少させながら、前記サブセットの実行及び実行結果の比較を前記複数のプロセッサに繰り返し実行させる、
請求項４に記載の試験装置。 The test execution unit causes the plurality of processors to repeatedly execute the execution of the subset and the comparison of the execution results while reducing the number of instructions included in the subset by the number of the processors.
The test apparatus according to claim 4. 試験対象の情報処理装置が有する複数のプロセッサのシミュレータを備える試験装置が、
前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させるステップと、
前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行するステップと、
を有し、
前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する、
試験方法。 A test device equipped with a simulator of multiple processors of the information processing device to be tested
A step of causing each of the simulator and the plurality of processors to execute the same instruction set.
When the execution results of the simulator and the plurality of processors do not match, a step of executing an instruction specifying process for specifying an instruction whose execution results do not match, and a step of executing the instruction specifying process.
Have,
In the instruction specifying process, the plurality of processors are made to execute a subset of the instructions composed of one or more consecutive instructions from the beginning of the instruction set, which is composed of a different number of instructions for each processor. By comparing the execution result of the subset by each processor with the execution result of the subset by the simulator, the inconsistent instructions are identified.
Test method. 試験対象の情報処理装置が有する複数のプロセッサのシミュレータと、
前記シミュレータ及び前記複数のプロセッサのそれぞれに同じ命令セットを実行させ、前記シミュレータ及び前記複数のプロセッサの実行結果が一致しない場合に、実行結果が不一致となった命令を特定する命令特定処理を実行する試験実行部と、
を備え、
前記試験実行部は、前記命令特定処理において、前記命令セットの先頭から連続する１以上の命令で構成される前記命令のサブセットであって前記プロセッサごとに異なる数の命令で構成されるサブセットを前記複数のプロセッサに実行させ、各プロセッサによる前記サブセットの実行結果と、前記シミュレータによる前記サブセットの実行結果とを比較することにより前記不一致となった命令を特定する試験装置、
としてコンピュータを機能させるためのコンピュータプログラム。 A simulator of multiple processors of the information processing device to be tested,
The same instruction set is executed by each of the simulator and the plurality of processors, and when the execution results of the simulator and the plurality of processors do not match, an instruction specifying process for specifying an instruction whose execution results do not match is executed. Test execution department and
With
In the instruction specifying process, the test execution unit includes a subset of the instructions composed of one or more consecutive instructions from the beginning of the instruction set and a subset composed of a different number of instructions for each processor. A test device that identifies the inconsistent instructions by having a plurality of processors execute and comparing the execution result of the subset by each processor with the execution result of the subset by the simulator.
A computer program to make your computer work as.
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