JP6903797B1

JP6903797B1 - Sense amplifier device

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Publication number: JP6903797B1
Application number: JP2020105726A
Authority: JP
Inventors: 卓也門脇
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2020-06-19
Filing date: 2020-06-19
Publication date: 2021-07-14
Anticipated expiration: 2040-06-19
Also published as: JP2022000831A

Abstract

【課題】ビット線のデータを感知する（読み出す）ためのセンスアンプ装置を提供する。【解決手段】センスアンプ装置は、第１センスアンプと、第２センスアンプと、第３センスアンプとを含む。第１センスアンプの入力端子は、第１ビット線に接続される。第２センスアンプの入力端子は、第２ビット線に接続される。第３センスアンプは、差動入力対と差動出力対を有し、差動入力対の第１入力端子は、第１センスアンプの出力端子に接続され、差動入力対の第２入力端子は、第２センスアンプの出力端子に接続され、差動出力対の第１出力端子は、第１センスアンプの入力端子に接続され、差動出力対の第２出力端子は、第２センスアンプの入力端子に接続される。【選択図】図４PROBLEM TO BE SOLVED: To provide a sense amplifier device for sensing (reading) bit line data. A sense amplifier device includes a first sense amplifier, a second sense amplifier, and a third sense amplifier. The input terminal of the first sense amplifier is connected to the first bit line. The input terminal of the second sense amplifier is connected to the second bit line. The third sense amplifier has a differential input pair and a differential output pair, and the first input terminal of the differential input pair is connected to the output terminal of the first sense amplifier, and the second input terminal of the differential input pair. Is connected to the output terminal of the second sense amplifier, the first output terminal of the differential output pair is connected to the input terminal of the first sense amplifier, and the second output terminal of the differential output pair is the second sense amplifier. It is connected to the input terminal of. [Selection diagram] Fig. 4

Description

本発明は、信号増幅回路に関するものであり、特に、センスアンプ装置に関するものである。 The present invention relates to a signal amplifier circuit, and more particularly to a sense amplifier device.

図１は、ＤＲＡＭ（dynamic random access memory）１００内のメモリセルアレイ（memory cell array）の回路ブロック概略図である。ＤＲＡＭ１００のメモリセルアレイは、複数のサブアレイ（sub-array）１１０〜１４０を含む。サブアレイ１１０〜１４０のそれぞれは、複数のビット線（bit-line）ＢＬ０とＢＬ１、複数のワード線（word line、図示せず）、および複数のメモリセル（memory cell、図示せず）を有する。設計要求に応じて、これらのサブアレイ１１０〜１４０は、周知のメモリセルまたはその他のメモリセルであってもよいため、ここでは詳しく説明しない。 FIG. 1 is a schematic diagram of a circuit block of a memory cell array in a DRAM (dynamic random access memory) 100. The memory cell array of the DRAM 100 includes a plurality of sub-arrays 110-140. Each of the subarrays 110 to 140 has a plurality of bit-lines BL0 and BL1, a plurality of word lines (not shown), and a plurality of memory cells (not shown). Depending on the design requirements, these subarrays 110-140 may be well-known memory cells or other memory cells and will not be described in detail here.

図１に示したＤＲＡＭ１００は、さらに、複数のセンスアンプ（sense amplifier, SA）を含む。２つのサブアレイのビット線は、１つのセンスアンプを共有する。これらのセンスアンプのそれぞれは、差動信号アンプである。すなわち、これらのセンスアンプのそれぞれは、差動対を有する。前記差動対の第１端子と第２端子は、それぞれ異なるサブアレイの１本のビット線に接続される。例えば、センスアンプ１５０の差動対の第１端子は、サブアレイ１１０のビット線ＢＬ０に接続され、センスアンプ１５０の差動対の第２端子は、サブアレイ１２０のビット線ＢＬ１に接続される。 The DRAM 100 shown in FIG. 1 further includes a plurality of sense amplifiers (SA). The bit lines of the two subarrays share one sense amplifier. Each of these sense amplifiers is a differential signal amplifier. That is, each of these sense amplifiers has a differential pair. The first terminal and the second terminal of the differential pair are connected to one bit line of different subarrays. For example, the first terminal of the differential pair of the sense amplifier 150 is connected to the bit line BL0 of the sub-array 110, and the second terminal of the differential pair of the sense amplifier 150 is connected to the bit line BL1 of the sub-array 120.

図１に示したセンスアンプ１５０の前記差動対の第１端子と第２端子は、等しいビット線容量を有し、高精度な差動センシング（differential sensing）のために負荷容量がマッチングしている。エッジサブアレイ（edge sub-array、例えば、サブアレイ１１０または１４０）の一側には、負荷容量マッチングができないため、センスアンプがない。エッジサブアレイ１１０または１４０は、ダミービット線（dummy bit-line、破線で示される）およびダミービット線に接続された複数のダミーメモリセル（dummy memory cell、図示せず）を含む。一般的に、ダミーメモリセルは、アイドリングの不要なメモリセルである。したがって、エッジサブアレイのうちの半分のメモリセルは、使用不可（unavailable）である。 The first terminal and the second terminal of the differential pair of the sense amplifier 150 shown in FIG. 1 have the same bit line capacitance, and the load capacitances are matched for high-precision differential sensing. There is. There is no sense amplifier on one side of the edge sub-array (eg, sub-array 110 or 140) because load capacitance matching is not possible. The edge subarray 110 or 140 includes a dummy bit-line (indicated by a dashed line) and a plurality of dummy memory cells (not shown) connected to the dummy bit line. Generally, a dummy memory cell is a memory cell that does not require idling. Therefore, half of the memory cells in the edge subarray are unavailable.

図２は、図１に示したセンスアンプ１５０、ビット線ＢＬ０、およびビット線ＢＬ１を示したものである。図３は、図２に示したワード線ＷＬ、制御信号ＣＳＰ、制御信号ＣＳＮ、データＳＮ、ビット線ＢＬ０、およびビット線ＢＬ１の波形概略図である。図３の横軸は、時間を示し、縦軸は、信号のレベルを示す。図２および図３を参照されたい。図２に示したセンスアンプ１５０の第１電源端子は、制御信号ＣＳＰを受信し、センスアンプ１５０の第２電源端子は、制御信号ＣＳＮを受信する。図２に示したコンデンサＣ_BLは、ビット線ＢＬ０とビット線ＢＬ１の寄生容量を示す。図２に示したメモリセルＭＣは、サブアレイ１２０においてビット線ＢＬ１に接続された複数のメモリセスのうちの１つを示す。メモリセルＭＣは、等価回路を示し、スイッチＳＷと記憶素子Ｃ_SNを含む。スイッチＳＷの第１端子は、ビット線ＢＬ１に接続される。スイッチＳＷの第２端子は、記憶素子Ｃ_SNに接続される。スイッチＳＷの制御端子は、サブアレイ１２０内の複数のワード線のうちの１本のワード線ＷＬに接続される。ワード線ＷＬがスイッチＳＷをオン（turn-on）した時、センスアンプ１５０は、ビット線ＢＬ１によりメモリセルＭＣのデータＳＮを感知し（読み出し）、データＳＮのレベルを増幅する。感知信号（ビット線ＢＬ０とビット線ＢＬ１の間のレベル差）は、

で表すことができる。 FIG. 2 shows the sense amplifier 150, the bit line BL0, and the bit line BL1 shown in FIG. FIG. 3 is a schematic waveform diagram of the word line WL, the control signal CSP, the control signal CSN, the data SN, the bit line BL0, and the bit line BL1 shown in FIG. The horizontal axis of FIG. 3 indicates time, and the vertical axis indicates signal level. See FIGS. 2 and 3. The first power supply terminal of the sense amplifier 150 shown in FIG. 2 receives the control signal CSP, and the second power supply terminal of the sense amplifier 150 receives the control signal CSN. _{The capacitor C BL} shown in FIG. 2 shows the parasitic capacitance of the bit line BL0 and the bit line BL1. The memory cell MC shown in FIG. 2 shows one of a plurality of memory cells connected to the bit line BL1 in the subarray 120. The memory cell MC represents an equivalent circuit and includes a switch SW and a storage element C _SN . The first terminal of the switch SW is connected to the bit line BL1. The second terminal of the switch SW is connected to the _{storage element C SN.} The control terminal of the switch SW is connected to one word line WL among the plurality of word lines in the sub-array 120. When the word line WL turns on the switch SW, the sense amplifier 150 senses (reads) the data SN of the memory cell MC by the bit line BL1 and amplifies the level of the data SN. The sense signal (level difference between bit line BL0 and bit line BL1) is

Can be represented by.

センスアンプ１５０はＮＭＯＳ対（NMOS pair）とＰＭＯＳ対（PMOS pair）を含む。プロセスのばらつきにより、センスアンプ１５０において対になったトランジスタの間のＶ_thミスマッチ（mismatch）が生じる。感知信号ｄＶ_SIGがＶ_thミスマッチよりも大きくなければ、センスアンプ１５０は、感知信号ｄＶ_SIGを正確に感知することができない。しかしながら、プロセスが縮小すると、セル記憶ノード（cell storage node, CSN）の容量が減少し、感知信号ｄＶ_SIGが小さくなる。また、チップ上のセンスアンプの数量が増加するにつれ、Ｖ_thミスマッチも、統計上、増加する。したがって、プロセスが縮小するにつれて、感知信号マージン（sense signal margin）が減少します。 The sense amplifier 150 includes an OSPF pair (NMOS pair) and a MIMO pair (PMOS pair). _{Process variability results in a V th} mismatch between the paired transistors in the sense amplifier 150. Unless the sense signal dV _SIG is _{greater than the V th} mismatch, the sense amplifier 150 cannot accurately _{sense the sense signal dV SIG.} However, as the process shrinks, the capacity of the cell storage node (CSN) decreases and the sense signal dV _SIG decreases. Also, as the number of sense amplifiers on the chip increases, so does the V _th mismatch statistically. Therefore, as the process shrinks, the sense signal margin decreases.

注意すべきこととして、「先行技術」の段落の内容は、本発明を理解しやすくするためのものである。「先行技術」の段落が開示する内容（または全ての内容）は、本発明が属する技術分野において通常の知識を有する者が知っている周知の技術ではない可能性がある。「先行技術」の段落が開示する内容は、当該内容が本発明の出願前に本発明が属する技術分野において通常の知識を有する者にとって既に知られていることを表すものではない。 It should be noted that the content of the "Prior Art" paragraph is intended to facilitate the understanding of the present invention. The content (or all content) disclosed in the paragraph "Prior Art" may not be a well-known technique known to those with ordinary knowledge in the technical field to which the present invention belongs. The content disclosed in the paragraph "Prior Art" does not represent that the content is already known to a person having ordinary knowledge in the technical field to which the present invention belongs prior to the filing of the present invention.

本発明は、ビット線のデータを感知する（読み出す）ためのセンスアンプ装置を提供する。 The present invention provides a sense amplifier device for sensing (reading) bit line data.

本発明の１つの実施形態において、上述したセンスアンプ装置は、第１センスアンプと、第２センスアンプと、第３センスアンプとを含む。第１センスアンプの入力端子は、第１ビット線に接続される。第２センスアンプの入力端子は、第２ビット線に接続される。第３センスアンプは、差動入力対と差動出力対を有し、差動入力対の第１入力端子は、第１センスアンプの出力端子に接続され、差動入力対の第２入力端子は、第２センスアンプの出力端子に接続され、差動出力対の第１出力端子は、第１センスアンプの入力端子に接続され、差動出力対の第２出力端子は、第２センスアンプの入力端子に接続される。 In one embodiment of the present invention, the sense amplifier device described above includes a first sense amplifier, a second sense amplifier, and a third sense amplifier. The input terminal of the first sense amplifier is connected to the first bit line. The input terminal of the second sense amplifier is connected to the second bit line. The third sense amplifier has a differential input pair and a differential output pair, and the first input terminal of the differential input pair is connected to the output terminal of the first sense amplifier, and the second input terminal of the differential input pair. Is connected to the output terminal of the second sense amplifier, the first output terminal of the differential output pair is connected to the input terminal of the first sense amplifier, and the second output terminal of the differential output pair is the second sense amplifier. It is connected to the input terminal of.

以上のように、本発明の実施形態の第１センスアンプおよび（または）第２センスアンプは、ビット線上の小信号を増幅することができる。上述した第３センスアンプは、増幅された差動信号を受信することができる。したがって、このセンスアンプ装置は、ビット線のデータを感知する（読み出す）ことができる。 As described above, the first sense amplifier and / or the second sense amplifier of the embodiment of the present invention can amplify a small signal on the bit line. The third sense amplifier described above can receive the amplified differential signal. Therefore, this sense amplifier device can sense (read) bit line data.

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。 To better understand the above and other objects, features, and advantages of the present invention, some embodiments in conjunction with the drawings are described below.

添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。 The accompanying drawings are included for further understanding of the principles of the present invention, incorporated herein by reference, and constitute a portion thereof. The drawings exemplify embodiments of the present invention and serve to explain the principles of the present invention as well as explain them.

ＤＲＡＭ内のメモリセルアレイの回路ブロック（circuit block）概略図である。It is a schematic diagram of a circuit block of a memory cell array in a DRAM. 図１に示したセンスアンプおよびビット線を示したものである。The sense amplifier and the bit line shown in FIG. 1 are shown. 図２に示したワード線、制御信号、データ、およびビット線の波形概略図である。FIG. 5 is a schematic waveform diagram of word lines, control signals, data, and bit lines shown in FIG. 本発明の１つの実施形態に係るセンスアンプ装置の回路ブロック概略図である。It is the circuit block schematic diagram of the sense amplifier device which concerns on one Embodiment of this invention. 本発明の１つの実施形態に係るセンスアンプの回路概略図である。It is a circuit schematic diagram of the sense amplifier which concerns on one Embodiment of this invention. 本発明の１つの実施形態に係る図５に示した信号を説明するシーケンス概略図である。It is a sequence schematic diagram explaining the signal shown in FIG. 5 which concerns on one Embodiment of this invention. 本発明の別の実施形態に係るセンスアンプの回路概略図である。It is a circuit schematic diagram of the sense amplifier which concerns on another embodiment of this invention. 本発明の１つの実施形態に係る図７に示した信号を説明するシーケンス概略図である。It is a sequence schematic diagram explaining the signal shown in FIG. 7 which concerns on one Embodiment of this invention. 本発明のさらに別の実施形態に係る電圧発生回路概略図である。It is the schematic of the voltage generation circuit which concerns on still another Embodiment of this invention. 本発明のさらに別の実施形態に係る図４に示したセンスアンプを説明する回路概略図である。It is a circuit schematic diagram explaining the sense amplifier shown in FIG. 4 which concerns on still another Embodiment of this invention. 本発明の１つの実施形態に係る図１０に示した信号を説明するシーケンス概略図である。It is a sequence schematic diagram explaining the signal shown in FIG. 10 which concerns on one Embodiment of this invention. 本発明のさらに別の実施形態に係る図４に示したセンスアンプを説明する回路概略図である。It is a circuit schematic diagram explaining the sense amplifier shown in FIG. 4 which concerns on still another Embodiment of this invention. 本発明の１つの実施形態に係る図１２に示した信号を説明するシーケンス概略図である。It is a sequence schematic diagram explaining the signal shown in FIG. 12 which concerns on one Embodiment of this invention.

本願の明細書全文（請求項を含む）において使用している「接続（連接）」という語句は、直接的または間接的ないかなる接続手段も指すことができる。例を挙げて説明すると、文中において、第１装置が第２装置に接続（連接）されると記述されている場合、当該第１装置が直接当該第２装置に接続されていると解釈してもよく、あるいは当該第１装置がその他の装置またはある種の接続手段により間接的に当該第２装置に接続されていると解釈してもよい。また、可能な限り、図面および実施形態において、同じ符号の素子／部材／ステップを使用して同じ、または類似する部分を表すものとする。異なる実施形態において同じ符号を使用する、あるいは同じ用語の素子／部材／ステップを使用することにより、相互に関連説明を参照することができる。 The phrase "connection" as used in the full text of the specification (including claims) can refer to any direct or indirect means of connection. To explain with an example, when it is described in the text that the first device is connected (connected) to the second device, it is interpreted that the first device is directly connected to the second device. Alternatively, it may be interpreted that the first device is indirectly connected to the second device by another device or some kind of connecting means. Also, wherever possible, elements / members / steps of the same designation shall be used in the drawings and embodiments to represent the same or similar parts. Relevant descriptions can be referenced by using the same reference numerals in different embodiments, or by using elements / members / steps of the same term.

図４は、本発明の１つの実施形態に係るセンスアンプ装置４００の回路ブロック（circuit block）概略図である。センスアンプ装置４００は、二段センスアンプ（2 stages sense amplifier）であってもよい。図４の実施形態において、センスアンプ装置４００は、センスアンプ４１０〜４３０とを含む。センスアンプ４１０の入力端子は、ビット線ＢＬａに接続される。センスアンプ４２０の入力端子は、ビット線ＢＬｂに接続される。ビット線ＢＬａとビット線ＢＬｂは、図１と図２に示したビット線（bit-line）ＢＬ０とビット線ＢＬ１の関連説明を参照して類推することができる。 FIG. 4 is a schematic diagram of a circuit block of the sense amplifier device 400 according to one embodiment of the present invention. The sense amplifier device 400 may be a two-stage sense amplifier. In the embodiment of FIG. 4, the sense amplifier device 400 includes sense amplifiers 410 to 430. The input terminal of the sense amplifier 410 is connected to the bit line BLa. The input terminal of the sense amplifier 420 is connected to the bit line BLb. The bit line BLa and the bit line BLb can be inferred by referring to the related description of the bit line (bit-line) BL0 and the bit line BL1 shown in FIGS. 1 and 2.

ビット線ＢＬａは、ＤＲＡＭ（dynamic random access memory）内のメモリセルアレイ（memory cell array）の１つのサブアレイ（sub-array）の中の複数のメモリセル（memory cell、例えば、メモリセルＭＣ１）に接続され、ビット線ＢＬｂは、前記メモリセルアレイの別のサブアレイの中の複数のメモリセル（例えば、メモリセルＭＣ２）に接続される。前記サブアレイは、図１に示したサブアレイ１１０〜１４０の関連説明を参照して類推することができ、メモリセルＭＣ１とメモリセルＭＣ２は、図２に示したメモリセルＭＣの関連説明を参照して類推することができるため、ここでは説明を省略する。 The bit line BLa is connected to a plurality of memory cells (memory cells, for example, memory cell MC1) in one sub-array of the memory cell array in the DRAM (dynamic random access memory). , The bit line BLb is connected to a plurality of memory cells (for example, memory cell MC2) in another subarray of the memory cell array. The sub-array can be inferred by referring to the related description of the sub-arrays 110 to 140 shown in FIG. 1, and the memory cell MC1 and the memory cell MC2 refer to the related description of the memory cell MC shown in FIG. Since it can be inferred, the description is omitted here.

センスアンプ４１０およびセンスアンプ４２０は、非差動信号アンプ（シングルエンド信号アンプ）または任意の適切な種類のアンプであってもよい。センスアンプ４１０は、ビット線ＢＬａ上の信号を感知して増幅し、増幅された信号をノードＳＥＮ０に出力することができ、センスアンプ４２０は、ビット線ＢＬｂ上の信号を感知して増幅し、増幅された信号をノードＳＥＮ１に出力することができる。センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、センスアンプ４２０は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、１．２Ｖ）に設定することができる。センスアンプ４２０がビット線ＢＬｂ上の信号に対応する増幅された信号をノードＳＥＮ１に出力した時、センスアンプ４１０は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．２Ｖ）に設定することができる。 The sense amplifier 410 and the sense amplifier 420 may be a non-differential signal amplifier (single-ended signal amplifier) or any suitable type of amplifier. The sense amplifier 410 can detect and amplify the signal on the bit line BLa and output the amplified signal to the node SEN0, and the sense amplifier 420 senses and amplifies the signal on the bit line BLb. The amplified signal can be output to the node SEN1. When the sense amplifier 410 outputs the amplified signal corresponding to the signal on the bit line BLa to the node SEN0, the sense amplifier 420 may set the node SEN1 to the level of the reference voltage VSEN1 (for example, 1.2V). it can. When the sense amplifier 420 outputs the amplified signal corresponding to the signal on the bit line BLb to the node SEN1, the sense amplifier 410 may set the node SEN0 to the level of the reference voltage VSEN0 (for example, 1.2V). it can.

センスアンプ４３０は、差動信号アンプであってもよい。センスアンプ４３０は、差動入力対と差動出力対を有する。前記差動入力対の第１入力端子は、ノードＳＥＮ０を介してセンスアンプ４１０の出力端子に接続され、前記差動入力対の第２入力端子は、ノードＳＥＮ１を介してセンスアンプ４２０の出力端子に接続される。センスアンプ４３０の差動出力対は、ビット線ＢＬａとビット線ＢＬｂに対する感知結果を次段回路（例えば、Ａ／Ｄコンバータ）に提供することができる。また、前記差動出力対の第１出力端子は、センスアンプ４１０の入力端子に接続され、前記差動出力対の第２出力端子は、センスアンプ４２０の入力端子に接続される。したがって、センスアンプ４３０は、ノードＳＥＮ０とノードＳＥＮ１の間の差動電圧（differential voltage）を感知して増幅し、増幅された信号をビット線ＢＬａとビット線ＢＬｂに出力することができる。 The sense amplifier 430 may be a differential signal amplifier. The sense amplifier 430 has a differential input pair and a differential output pair. The first input terminal of the differential input pair is connected to the output terminal of the sense amplifier 410 via the node SEN0, and the second input terminal of the differential input pair is the output terminal of the sense amplifier 420 via the node SEN1. Connected to. The differential output pair of the sense amplifier 430 can provide the sensing result for the bit line BLa and the bit line BLb to the next stage circuit (for example, an A / D converter). Further, the first output terminal of the differential output pair is connected to the input terminal of the sense amplifier 410, and the second output terminal of the differential output pair is connected to the input terminal of the sense amplifier 420. Therefore, the sense amplifier 430 can sense and amplify the differential voltage between the node SEN0 and the node SEN1 and output the amplified signal to the bit line BLa and the bit line BLb.

上述した二段センスアンプ（センスアンプ装置４００）において、ビット線（ビット線ＢＬａまたはＢＬｂ）上の小信号が第１段センスアンプ（センスアンプ４１０または４２０）に増幅された後、増幅された信号を第２段センスアンプ（センスアンプ４３０）に出力する。したがって、センスアンプ４３０が受信した差動信号の強度は、図１に示したセンスアンプ（例えば、センスアンプ１５０）が受信した差動信号の強度よりも大きい。したがって、プロセスの縮小にもかかわらず、図４に示した実施形態は、十分な感知信号マージン（sense signal margin）を実現することができる。したがって、センスアンプ装置４００は、ミスマッチに対する耐性（immunity to mismatch）を有する。また、正確なビット線容量マッチング（bit-line capacitance match）を必要としない。したがって、エッジサブアレイ（edge sub-array、例えば、図１に示したサブアレイ１１０または１４０）は、両側においてセンスアンプ装置４００を配置することができ、エッジサブアレイのメモリセルを使用することができる。 In the above-mentioned two-stage sense amplifier (sense amplifier device 400), a small signal on the bit line (bit line BLa or BLb) is amplified by the first-stage sense amplifier (sense amplifier 410 or 420), and then the amplified signal. Is output to the second-stage sense amplifier (sense amplifier 430). Therefore, the strength of the differential signal received by the sense amplifier 430 is higher than the strength of the differential signal received by the sense amplifier (for example, the sense amplifier 150) shown in FIG. Therefore, despite the reduction of the process, the embodiment shown in FIG. 4 can achieve a sufficient sense signal margin. Therefore, the sense amplifier device 400 has immunity to mismatch. Also, it does not require accurate bit-line capacitance match. Therefore, in the edge sub-array (for example, the sub-array 110 or 140 shown in FIG. 1), the sense amplifier devices 400 can be arranged on both sides, and the memory cells of the edge sub-array can be used.

図５は、本発明の１つの実施形態に係るセンスアンプ５００の回路概略図である。センスアンプ５００は、図４のセンスアンプ４１０および４２０に適している。図５に示した基準電圧ＶＳＥＮは、図４に示した基準電圧ＶＳＥＮ０または基準電圧ＶＳＥＮ１と比較することができる、図５に示したビット線ＢＬは、図４に示したビット線ＢＬａおよびビット線ＢＬｂと比較することができる、図５に示したノードＳＥＮは、図４に示したノードＳＥＮ０またはノードＳＥＮ１と比較することができる。図５に示した基準電圧ＶＳＥＮ、制御信号ＳＥＮＣ、および制御信号ＢＬＣは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。 FIG. 5 is a schematic circuit diagram of the sense amplifier 500 according to one embodiment of the present invention. The sense amplifier 500 is suitable for the sense amplifiers 410 and 420 of FIG. The reference voltage VSEN shown in FIG. 5 can be compared with the reference voltage VSEN0 or the reference voltage VSEN1 shown in FIG. 4, and the bit line BL shown in FIG. 5 is the bit line BLa and the bit line shown in FIG. The node SEN shown in FIG. 5, which can be compared with the BLb, can be compared with the node SEN0 or SEN1 shown in FIG. The reference voltage VSEN, the control signal SENC, and the control signal BLC shown in FIG. 5 can be provided by other devices (not shown, for example, a controller, a reference voltage generation circuit, etc.).

図５に示したセンスアンプ５００は、トランジスタ５１０と、トランジスタ５２０とを含む。図５の実施形態において、トランジスタ５１０は、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタまたはその他のトランジスタを含み、トランジスタ５２０は、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタまたはその他のトランジスタを含む。トランジスタ５１０の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮに接続される。トランジスタ５１０の第２端子（例えば、ドレイン）は、センスアンプ５００の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ）をノードＳＥＮに出力する。トランジスタ５１０の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣにおいて制御される。トランジスタ５２０の第１端子（例えば、ソース）は、センスアンプ５００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。トランジスタ５２０の第２端子（例えば、ドレイン）は、トランジスタ５１０の第２端子に接続される。トランジスタ５２０の制御端子（例えば、ゲート）は、制御信号ＢＬＣにおいて制御される。 The sense amplifier 500 shown in FIG. 5 includes a transistor 510 and a transistor 520. In the embodiment of FIG. 5, the transistor 510 includes a MOSFET (p-channel metal oxide semiconductor) transistor or other transistor, and the transistor 520 includes an NMOS (n-channel metal oxide semiconductor) transistor or other transistor. The first terminal (eg, source) of transistor 510 is connected to the reference voltage VSEN. The second terminal (for example, drain) of the transistor 510 is connected to the output terminal of the sense amplifier 500, and outputs an amplified signal (for example, reference voltage VSEN) to the node SEN. The control terminal (for example, the gate) of the transistor 510 is controlled by the control signal SENC. The first terminal (for example, the source) of the transistor 520 is connected to the input terminal of the sense amplifier 500 and receives the data signal of the bit line BL. The second terminal (for example, drain) of the transistor 520 is connected to the second terminal of the transistor 510. The control terminal (for example, the gate) of the transistor 520 is controlled by the control signal BLC.

図６は、本発明の１つの実施形態に係る図５に示した信号を説明するシーケンス概略図である。図６の横軸は、時間を示し、縦軸は、信号のレベルを示す。図６は、ワード線ＷＬ上の制御信号を示す。ワード線ＷＬ上の制御信号が高論理レベルの期間を、ワード線イネーブル期間ＷＬＥと称す。ワード線ＷＬ上の制御信号が高論理レベルの時、ビット線ＢＬに接続された複数のメモリセルのうちの１つの対応するメモリセルが選択され、この選択された対応するメモリセルは、データをビット線ＢＬに出力する。 FIG. 6 is a schematic sequence diagram illustrating the signal shown in FIG. 5 according to one embodiment of the present invention. The horizontal axis of FIG. 6 indicates time, and the vertical axis indicates signal level. FIG. 6 shows a control signal on the word line WL. The period during which the control signal on the word line WL has a high logic level is referred to as the word line enable period WLE. When the control signal on the word line WL is at a high logic level, the corresponding memory cell of one of the plurality of memory cells connected to the bit line BL is selected, and this selected corresponding memory cell displays data. Output to bit line BL.

図５および図６を参照されたい。ビット線プリチャージ（pre-charge）期間ＰＣにおいて、制御信号ＳＥＮＣがトランジスタ５１０をオン（turn on）し、制御信号ＢＬＣがトランジスタ５２０を駆動して、ビット線ＢＬに対してプリチャージ（pre-charge）を行う。制御信号ＢＬＣは、トランジスタ５２０を駆動して、ビット線ＢＬのレベルを適切なプリチャージレベル（例えば、０．５Ｖ）に設定することができる。 See FIGS. 5 and 6. Bit line pre-charge period In the PC, the control signal SENC turns on the transistor 510, and the control signal BLC drives the transistor 520 to pre-charge the bit line BL. )I do. The control signal BLC can drive the transistor 520 to set the level of the bit line BL to an appropriate precharge level (eg, 0.5V).

続いて、ワード線イネーブル期間ＷＬＥの初期化期間６０１の前に、制御信号ＳＥＮＣがトランジスタ５１０を導通し、制御信号ＢＬＣがトランジスタ５２０を切断（turn off）する。トランジスタ５１０は、初期化期間６０１において、ノードＳＥＮのレベルをプリチャージレベル（基準電圧ＶＳＥＮ）に設定することができる。トランジスタ５２０が切断された後、ワード線イネーブル期間ＷＬＥの初期化期間６０１において、ワード線ＷＬは、読み出したいメモリセルを開く（turn on）ため、読み出したいメモリセルは、プリチャージされたビット線ＢＬ上にデータを出力することができる。データが「１」の状況において、ビット線ＢＬのレベルは、プリチャージレベルよりも高くなる。データが「０」の状況において、ビット線ＢＬのレベルは、プリチャージレベルよりも低くなる。 Subsequently, the control signal SENC conducts the transistor 510 and the control signal BLC turns off the transistor 520 before the initialization period 601 of the word line enable period WLE. In the initialization period 601 of the transistor 510, the level of the node SEN can be set to the precharge level (reference voltage VSEN). After the transistor 520 is disconnected, in the initialization period 601 of the word line enable period WLE, the word line WL opens the memory cell to be read (turn on), so that the memory cell to be read is the precharged bit line BL. You can output the data above. In the situation where the data is "1", the level of the bit line BL is higher than the precharge level. In the situation where the data is "0", the level of the bit line BL is lower than the precharge level.

初期化期間６０１が終了すると、制御信号ＳＥＮＣは、トランジスタ５１０を切断する。初期化期間６０１の後のワード線イネーブル期間ＷＬＥの感知期間６０２において、制御信号ＳＥＮＣがトランジスタ５１０を切断し、制御信号ＢＬＣがトランジスタ５２０を駆動して、ビット線ＢＬを感知する。感知期間６０２、且つビット線ＢＬのデータが第１論理状態（例えば、「１」）の状況において、トランジスタ５２０が切断されるため、ノードＳＥＮをプリチャージレベル（例えば、１．２Ｖ）に保持することができる。感知期間６０２、且つビット線ＢＬのデータが第２論理状態（例えば、「０」）の状況において、トランジスタ５２０がオンする。ノードＳＥＮの容量（capacitance）は、ビット線ＢＬの容量よりも小さいため、ノードＳＥＮは、ビット線ＢＬのレベルに近づくまで放電される。 When the initialization period 601 ends, the control signal SENC disconnects the transistor 510. In the word line enable period WLE sensing period 602 after the initialization period 601 the control signal SENC disconnects the transistor 510 and the control signal BLC drives the transistor 520 to sense the bit line BL. In the situation where the sensing period 602 and the bit line BL data are in the first logical state (for example, "1"), the transistor 520 is disconnected, so that the node SEN is held at the precharge level (for example, 1.2V). be able to. The transistor 520 is turned on in the situation where the sensing period 602 and the data of the bit line BL are in the second logical state (for example, “0”). Since the capacitance of the node SEN is smaller than the capacitance of the bit line BL, the node SEN is discharged until it approaches the level of the bit line BL.

図７は、本発明の別の実施形態に係るセンスアンプ７００の回路概略図である。センスアンプ７００は、図４のセンスアンプ４１０および４２０に適している。図７に示した基準電圧ＶＳＥＮは、図４に示した基準電圧ＶＳＥＮ０または基準電圧ＶＳＥＮ１と比較することができる、図７に示したビット線ＢＬは、図４に示したビット線ＢＬａおよびビット線ＢＬｂと比較することができる、図７に示したノードＳＥＮは、図４に示したノードＳＥＮ０またはノードＳＥＮ１と比較することができる。図７に示した基準電圧ＶＳＥＮ、制御信号ＳＥＮＣ、制御信号ＰＢＬＣＳ、基準電圧ＶＲＥＦ＿ＢＬＣ、および制御信号ＮＢＬＣＳは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。設計の要求に応じて、基準電圧ＶＲＥＦ＿ＢＬＣは、固定電圧であってもよい。 FIG. 7 is a schematic circuit diagram of a sense amplifier 700 according to another embodiment of the present invention. The sense amplifier 700 is suitable for the sense amplifiers 410 and 420 of FIG. The reference voltage VSEN shown in FIG. 7 can be compared with the reference voltage VSEN0 or the reference voltage VSEN1 shown in FIG. 4. The bit line BL shown in FIG. 7 is the bit line BLa and the bit line shown in FIG. The node SEN shown in FIG. 7, which can be compared with BLb, can be compared with the node SEN0 or node SEN1 shown in FIG. The reference voltage VSEN, the control signal SENC, the control signal PBLCS, the reference voltage VREF_BLC, and the control signal NBLCS shown in FIG. 7 can be provided by other devices (not shown, for example, a controller, a reference voltage generation circuit, etc.). it can. Depending on the design requirements, the reference voltage VREF_BLC may be a fixed voltage.

図７に示したセンスアンプ７００は、制御回路７１０と、トランジスタ７２０と、トランジスタ７３０とを含む。図７に示したトランジスタ７２０およびトランジスタ７３０は、図５に示したトランジスタ５１０およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。トランジスタ７２０の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮに接続される。トランジスタ７２０の第２端子（例えば、ドレイン）は、センスアンプ７００の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ）をノードＳＥＮに出力する。トランジスタ７２０の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣにおいて制御される。トランジスタ７３０の第１端子（例えば、ソース）は、センスアンプ７００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。トランジスタ７３０の第２端子（例えば、ドレイン）は、トランジスタ７２０の第２端子に接続される。トランジスタ７３０の制御端子（例えば、ゲート）は、制御信号ＢＬＣにおいて制御される。 The sense amplifier 700 shown in FIG. 7 includes a control circuit 710, a transistor 720, and a transistor 730. Since the transistor 720 and the transistor 730 shown in FIG. 7 can be inferred by referring to the related description of the transistor 510 and the transistor 520 shown in FIG. 5, the description thereof will be omitted here. The first terminal (eg, source) of transistor 720 is connected to the reference voltage VSEN. The second terminal (for example, drain) of the transistor 720 is connected to the output terminal of the sense amplifier 700, and outputs an amplified signal (for example, reference voltage VSEN) to the node SEN. The control terminal (for example, the gate) of the transistor 720 is controlled by the control signal SENC. The first terminal (for example, the source) of the transistor 730 is connected to the input terminal of the sense amplifier 700 and receives the data signal of the bit line BL. The second terminal (for example, drain) of the transistor 730 is connected to the second terminal of the transistor 720. The control terminals (eg, gates) of the transistor 730 are controlled by the control signal BLC.

制御回路７１０の入力端子は、センスアンプ７００の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。制御回路７１０は、制御信号ＢＬＣを生成してトランジスタ７３０の制御端子に供給することができる。制御回路７１０は、センスアンプ７００の入力端子のレベル（ビット線ＢＬのデータ信号のレベル）に基づいて、制御信号ＢＬＣを動的に調整することができる。 The input terminal of the control circuit 710 is connected to the input terminal of the sense amplifier 700 and receives the data signal of the bit line BL. The control circuit 710 can generate a control signal BLC and supply it to the control terminal of the transistor 730. The control circuit 710 can dynamically adjust the control signal BLC based on the level of the input terminal of the sense amplifier 700 (the level of the data signal of the bit line BL).

図７の実施形態において、制御回路７１０は、トランジスタ７１１と、トランジスタ７１２とを含む。図７の実施形態において、トランジスタ７１１は、ＰＭＯＳトランジスタまたはその他のトランジスタを含み、トランジスタ７１２は、ＮＭＯＳトランジスタまたはその他のトランジスタを含む。トランジスタ７１１の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳを受信する。トランジスタ７１１の第２端子（例えば、ドレイン）は、制御回路７１０の出力端子に接続され、制御信号ＢＬＣを生成してトランジスタ７３０の制御端子に供給する。トランジスタ７１１の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣにおいて制御される。トランジスタ７１２の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳを受信する。トランジスタ７１２の第２端子（例えば、ドレイン）は、トランジスタ７１１の第２端子に接続される。トランジスタ７１２の制御端子（例えば、ゲート）は、制御回路７１０の入力端子に接続され、ビット線ＢＬのデータ信号を受信する。 In the embodiment of FIG. 7, the control circuit 710 includes a transistor 711 and a transistor 712. In the embodiment of FIG. 7, the transistor 711 includes a NMOS transistor or other transistor, and the transistor 712 includes an NMOS transistor or other transistor. The first terminal (for example, the source) of the transistor 711 receives the control signal PBLCS. The second terminal (for example, drain) of the transistor 711 is connected to the output terminal of the control circuit 710, generates a control signal BLC, and supplies the control signal BLC to the control terminal of the transistor 730. The control terminal (for example, the gate) of the transistor 711 is controlled at the reference voltage VREF_BLC. The first terminal (eg, source) of transistor 712 receives the control signal NBLCS. The second terminal (for example, drain) of the transistor 712 is connected to the second terminal of the transistor 711. The control terminal (for example, the gate) of the transistor 712 is connected to the input terminal of the control circuit 710 and receives the data signal of the bit line BL.

図８は、本発明の１つの実施形態に係る図７に示した信号を説明するシーケンス概略図である。図７および図８を参照されたい。ビット線プリチャージ期間ＰＣにおいて、制御信号ＰＢＬＣＳがプルアップされるため、トランジスタ７１１がオンし、制御信号ＢＬＣをプルアップする。ビット線プリチャージ期間ＰＣにおいて、制御信号ＳＥＮＣがトランジスタ７２０をオン（turn on）し、制御信号ＢＬＣがトランジスタ７３０を駆動して、ビット線ＢＬに対してプリチャージを行う。トランジスタ７３０は、ビット線ＢＬのレベルを適切なプリチャージレベル（例えば、０．５Ｖ）に設定することができる。ビット線ＢＬのこのプリチャージレベルは、トランジスタ７１２の制御端子にフィードバックされるため、トランジスタ７１２は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣのレベルを動的に調整することができる。 FIG. 8 is a schematic sequence diagram illustrating the signal shown in FIG. 7 according to one embodiment of the present invention. See FIGS. 7 and 8. Since the control signal PBLCS is pulled up in the bit line precharge period PC, the transistor 711 is turned on and the control signal BLC is pulled up. Bit line precharge period In the PC, the control signal SENC turns on the transistor 720, and the control signal BLC drives the transistor 730 to precharge the bit line BL. The transistor 730 can set the level of the bit line BL to an appropriate precharge level (for example, 0.5V). Since this precharge level of the bit line BL is fed back to the control terminal of the transistor 712, the transistor 712 can dynamically adjust the level of the control signal BLC based on the level of the bit line BL.

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＰＢＬＣＳがプルダウンされるため、トランジスタ７１１が切断されて、制御信号ＢＬＣがトランジスタ７１２によってプルダウンされる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間８０１において、制御信号ＳＥＮＣがトランジスタ７２０をオンし、制御信号ＢＬＣがトランジスタ７３０を切断（turn off）する。トランジスタ７２０は、初期化期間８０１において、ノードＳＥＮのレベルをプリチャージレベル（基準電圧ＶＳＥＮ）に設定することができる。トランジスタ７３０が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンし、プリチャージされたビット線ＢＬ上にデータを出力することができる。 When the bit line precharge period PC ends, the control signal PBLCS is pulled down, so that the transistor 711 is disconnected and the control signal BLC is pulled down by the transistor 712. Subsequently, in the initialization period 801 of the word line enable period WLE, the control signal SENC turns on the transistor 720, and the control signal BLC turns off the transistor 730. In the initialization period 801 of the transistor 720, the level of the node SEN can be set to the precharge level (reference voltage VSEN). After the transistor 730 is disconnected, the word line WL can turn on the memory cell to be read and output data on the precharged bit line BL.

初期化期間８０１が終了すると、制御信号ＳＥＮＣがトランジスタ７２０を切断する。ワード線イネーブル期間ＷＬＥの感知期間８０２において、制御信号ＰＢＬＣＳが再度プルアップされるため、トランジスタ７１１が導通し、制御信号ＢＬＣをプルアップする。感知期間８０２において、制御信号ＳＥＮＣがトランジスタ７２０を切断し、制御信号ＢＬＣがトランジスタ７３０を駆動して、ビット線ＢＬを感知する。感知期間８０２、且つビット線ＢＬのデータが第１論理状態（例えば、「１」）の状況において、トランジスタ７３０が切断されるため、ノードＳＥＮをプリチャージレベル（例えば、１．２Ｖ）に保持することができる。感知期間８０２、且つビット線ＢＬのデータが第２論理状態（例えば、「０」）の状況において、トランジスタ７３０がオンするため、ノードＳＥＮは、ビット線ＢＬのレベルに近づくまで放電される。ビット線ＢＬのレベル（データ電圧のレベル）は、トランジスタ７１２の制御端子にフィードバックされるため、トランジスタ７１２は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣのレベルを動的に調整することができる。 When the initialization period 801 ends, the control signal SENC disconnects the transistor 720. Since the control signal PBLCS is pulled up again in the detection period 802 of the word line enable period WLE, the transistor 711 is conducted and the control signal BLC is pulled up. In the sensing period 802, the control signal SENC cuts the transistor 720, and the control signal BLC drives the transistor 730 to sense the bit line BL. In the situation where the sensing period 802 and the bit line BL data are in the first logical state (for example, “1”), the transistor 730 is disconnected, so that the node SEN is held at the precharge level (for example, 1.2V). be able to. In the situation where the sensing period 802 and the data of the bit line BL are in the second logical state (for example, “0”), the transistor 730 is turned on, so that the node SEN is discharged until it approaches the level of the bit line BL. Since the level of the bit line BL (data voltage level) is fed back to the control terminal of the transistor 712, the transistor 712 can dynamically adjust the level of the control signal BLC based on the level of the bit line BL. it can.

ビット線プリチャージ期間ＰＣおよび感知期間８０２において、制御回路７１０は、ビット線ＢＬのレベルに基づいて、制御信号ＢＬＣを動的に制御することができる。したがって、センスアンプ７００は、高速ビット線プリチャージおよびセンシングを実現することができる。 In the bit line precharge period PC and the sensing period 802, the control circuit 710 can dynamically control the control signal BLC based on the level of the bit line BL. Therefore, the sense amplifier 700 can realize high-speed bit line precharging and sensing.

図９は、本発明のさらに別の実施形態に係る電圧発生回路の回路概略図である。図９に示した供給電圧ＶＰ、バイアス電圧ＶＢＬＰ、および基準電圧ＶＳＳは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。バイアス電圧ＶＢＬＰは、ビット線プリチャージレベルターゲット（例えば、０．５Ｖ）であってもよい。図９に示す電圧発生回路は、制御回路７１０に電圧を供給することができ、すべてのセンスアンプが電圧発生回路を共有する。図９に示す電圧発生器では、供給電圧ＶＰのレベルは制御信号ＰＢＬＣＳの高論理レベルと同じであり、出力電圧ＶＮのレベルは制御信号ＮＢＬＣＳの低論理レベルと同じである。バイアス電圧ＶＢＬＰは、基準電圧ＶＲＥＦ＿ＢＬＣのレベルおよび出力電圧ＶＮのレベルを制御することができ、ビット線プリチャージレベルは、バイアス電圧ＶＢＬＰのレベルと同じになる。 FIG. 9 is a schematic circuit diagram of a voltage generating circuit according to still another embodiment of the present invention. The supply voltage VP, the bias voltage VPLP, and the reference voltage VSS shown in FIG. 9 can be provided by other devices (not shown, for example, a controller, a reference voltage generation circuit, etc.). The bias voltage VPLP may be a bit-line precharge level target (eg, 0.5 V). The voltage generation circuit shown in FIG. 9 can supply a voltage to the control circuit 710, and all sense amplifiers share the voltage generation circuit. In the voltage generator shown in FIG. 9, the level of the supply voltage VP is the same as the high logic level of the control signal PBLCS, and the level of the output voltage VN is the same as the low logic level of the control signal NBLCS. The bias voltage VBLP can control the level of the reference voltage VREF_BLC and the level of the output voltage VN, and the bit line precharge level becomes the same as the level of the bias voltage VBLP.

トランジスタ９１３の第１端子（例えば、ソース）は、供給電圧ＶＰを受信する。トランジスタ９１３の第２端子（例えば、ドレイン）は、トランジスタ９１３の制御端子（例えば、ゲート）に接続され、基準電圧ＶＲＥＦ＿ＢＬＣを提供する。トランジスタ９１４の第１端子（例えば、ドレイン）は、トランジスタ９１３の第２端子に接続される。トランジスタ９１４の第２端子（例えば、ソース）は、電流源ＩＢＬＣに接続され、出力電圧ＶＮを提供する。トランジスタ９１４の制御端子（例えば、ゲート）は、バイアス電圧ＶＢＬＰを受信する。電流源ＩＢＬＣは、さらに、基準電圧ＶＳＳに接続される。電流源ＩＢＬＣは、センスアンプの制御回路７１０内の電流消費（current consumption）を制御することができる。 The first terminal (eg, source) of transistor 913 receives the supply voltage VP. A second terminal (eg, drain) of transistor 913 is connected to a control terminal (eg, gate) of transistor 913 to provide a reference voltage VREF_BLC. The first terminal (for example, drain) of the transistor 914 is connected to the second terminal of the transistor 913. A second terminal (eg, source) of transistor 914 is connected to the current source IBLC to provide an output voltage VN. The control terminal (eg, gate) of transistor 914 receives the bias voltage VPLP. The current source IBLC is further connected to a reference voltage VSS. The current source IBLC can control the current consumption in the control circuit 710 of the sense amplifier.

図１０は、本発明のさらに別の実施形態に係る図４に示したセンスアンプ４１０〜４３０を説明する回路概略図である。図４に示したセンスアンプ４１０、センスアンプ４２０、およびセンスアンプ４３０は、図１０の関連説明を参照して類推することができる。図１０に示した基準電圧ＶＳＥＮ０〜ＶＳＥＮ１、制御信号ＳＥＮＣ０〜ＳＥＮＣ１、制御信号ＢＬＣ０〜ＢＬＣ１、電圧ＰＣＳ、電圧ＮＣＳ、および制御信号ＥＱは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。 FIG. 10 is a schematic circuit diagram illustrating the sense amplifiers 410 to 430 shown in FIG. 4 according to still another embodiment of the present invention. The sense amplifier 410, the sense amplifier 420, and the sense amplifier 430 shown in FIG. 4 can be inferred by referring to the related description of FIG. The reference voltage VSEN0 to VSEN1, the control signal SENC0 to SENC1, the control signal BLC0 to BLC1, the voltage PCS, the voltage NCS, and the control signal EQ shown in FIG. 10 are other devices (not shown, for example, a controller, a reference voltage generation). It can be provided by a circuit, etc.).

図１０に示したセンスアンプ４１０は、トランジスタ４１１〜４１２とを含む。トランジスタ４１１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ０に接続される。トランジスタ４１１の第２端子（例えば、ドレイン）は、センスアンプ４１０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ０）をノードＳＥＮ０に出力する。トランジスタ４１１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ０において制御される。トランジスタ４１２の第１端子（例えば、ソース）は、センスアンプ４１０の入力端子に接続され、ビット線ＢＬａのデータ信号を受信する。トランジスタ４１２の第２端子（例えば、ドレイン）は、トランジスタ４１１の第２端子に接続される。トランジスタ４１２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ０において制御される。図１０に示したセンスアンプ４１０、トランジスタ４１１、およびトランジスタ４１２は、図５に示したセンスアンプ５００、トランジスタ５１０、およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。 The sense amplifier 410 shown in FIG. 10 includes transistors 411 to 412. The first terminal (for example, the source) of the transistor 411 is connected to the reference voltage VSEN0. The second terminal (for example, drain) of the transistor 411 is connected to the output terminal of the sense amplifier 410, and outputs an amplified signal (for example, reference voltage VSEN0) to the node SEN0. The control terminal (for example, the gate) of the transistor 411 is controlled by the control signal SENC0. The first terminal (for example, the source) of the transistor 412 is connected to the input terminal of the sense amplifier 410 and receives the data signal of the bit line BLa. The second terminal (for example, drain) of the transistor 412 is connected to the second terminal of the transistor 411. The control terminal (for example, the gate) of the transistor 412 is controlled by the control signal BLC0. The sense amplifier 410, the transistor 411, and the transistor 412 shown in FIG. 10 can be inferred by analogy with reference to the related description of the sense amplifier 500, the transistor 510, and the transistor 520 shown in FIG. Omit.

図１０に示したセンスアンプ４２０は、トランジスタ４２１と、トランジスタ４２２とを含む。トランジスタ４２１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ１に接続される。トランジスタ４２１の第２端子（例えば、ドレイン）は、センスアンプ４２０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ１）をノードＳＥＮ１に出力する。トランジスタ４２１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ１において制御される。トランジスタ４２２の第１端子（例えば、ソース）は、センスアンプ４２０の入力端子に接続され、ビット線ＢＬｂのデータ信号を受信する。トランジスタ４２２の第２端子（例えば、ドレイン）は、トランジスタ４２１の第２端子に接続される。トランジスタ４２２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ１において制御される。図１０に示したセンスアンプ４２０、トランジスタ４２１、およびトランジスタ４２２は、図５に示したセンスアンプ５００、トランジスタ５１０、およびトランジスタ５２０の関連説明を参照して類推することができるため、ここでは説明を省略する。 The sense amplifier 420 shown in FIG. 10 includes a transistor 421 and a transistor 422. The first terminal (for example, the source) of the transistor 421 is connected to the reference voltage VSEN1. The second terminal (for example, drain) of the transistor 421 is connected to the output terminal of the sense amplifier 420, and outputs an amplified signal (for example, reference voltage VSEN1) to the node SEN1. The control terminal (for example, the gate) of the transistor 421 is controlled by the control signal SENC1. The first terminal (for example, the source) of the transistor 422 is connected to the input terminal of the sense amplifier 420 and receives the data signal of the bit line BLb. The second terminal (for example, drain) of the transistor 422 is connected to the second terminal of the transistor 421. The control terminal (for example, the gate) of the transistor 422 is controlled by the control signal BLC1. The sense amplifier 420, the transistor 421, and the transistor 422 shown in FIG. 10 can be inferred by analogy with reference to the related description of the sense amplifier 500, the transistor 510, and the transistor 520 shown in FIG. Omit.

図１０に示したセンスアンプ４３０は、トランジスタ４３１〜４３５とを含む。トランジスタ４３５の第１端子および第２端子（例えば、ソースおよびドレイン）は、それぞれビット線ＢＬａおよびビット線ＢＬｂに接続される。トランジスタ４３５の制御端子（例えば、ゲート）は、制御信号ＥＱにおいて制御される。 The sense amplifier 430 shown in FIG. 10 includes transistors 431 to 435. The first terminal and the second terminal (for example, source and drain) of the transistor 435 are connected to the bit wire BLa and the bit wire BLb, respectively. The control terminal (for example, the gate) of the transistor 435 is controlled by the control signal EQ.

トランジスタ４３１の第１端子（例えば、ソース）およびトランジスタ４３２の第１端子（例えば、ソース）は、電圧ＰＣＳに接続される。電圧ＰＣＳのレベルは、設計要求に基づいて決定することができる。トランジスタ４３１の第２端子（例えば、ドレイン）およびトランジスタ４３２の制御端子（例えば、ゲート）は、センスアンプ４３０の第１出力端子に接続される。センスアンプ４３０の上述した第１出力端子は、増幅された信号をセンスアンプ４１０の入力端子にフィードバックすることができる。トランジスタ４３１の制御端子（例えば、ゲート）およびトランジスタ４３２の第２端子（例えば、ドレイン）は、センスアンプ４３０の第２出力端子に接続される。センスアンプ４３０の上述した第２出力端子は、増幅された信号をセンスアンプ４２０の入力端子にフィードバックすることができる。 The first terminal (eg, source) of transistor 431 and the first terminal (eg, source) of transistor 432 are connected to a voltage PCS. The level of voltage PCS can be determined based on design requirements. The second terminal (for example, drain) of the transistor 431 and the control terminal (for example, gate) of the transistor 432 are connected to the first output terminal of the sense amplifier 430. The above-mentioned first output terminal of the sense amplifier 430 can feed back the amplified signal to the input terminal of the sense amplifier 410. The control terminal (for example, gate) of the transistor 431 and the second terminal (for example, drain) of the transistor 432 are connected to the second output terminal of the sense amplifier 430. The above-mentioned second output terminal of the sense amplifier 430 can feed back the amplified signal to the input terminal of the sense amplifier 420.

トランジスタ４３３の第１端子（例えば、ソース）およびトランジスタ４３４の第１端子（例えば、ソース）は、電圧ＮＣＳに接続される。電圧ＮＣＳのレベルは、設計要求に基づいて決定することができる。トランジスタ４３３の第２端子（例えば、ドレイン）は、センスアンプ４３０の第１出力端子に接続される。センスアンプ４３０の上述した第１出力端子は、増幅された信号をセンスアンプ４１０の入力端子にフィードバックすることができる。トランジスタ４３３の制御端子（例えば、ゲート）は、センスアンプ４３０の第２出力端子に接続され、ノードＳＥＮ１から増幅された信号（または基準電圧ＶＳＥＮ１）を受信する。トランジスタ４３４の第２端子（例えば、ドレイン）は、センスアンプ４３０の第２出力端子に接続される。センスアンプ４３０の上述した第２出力端子は、増幅された信号をセンスアンプ４２０の入力端子にフィードバックすることができる。トランジスタ４３４の制御端子（例えば、ゲート）は、センスアンプ４３０の第１入力端子に接続され、ノードＳＥＮ０から増幅された信号（または基準電圧ＶＳＥＮ０）を受信する。 The first terminal (eg, source) of transistor 433 and the first terminal (eg, source) of transistor 434 are connected to voltage NCS. The level of voltage NCS can be determined based on the design requirements. The second terminal (for example, drain) of the transistor 433 is connected to the first output terminal of the sense amplifier 430. The above-mentioned first output terminal of the sense amplifier 430 can feed back the amplified signal to the input terminal of the sense amplifier 410. The control terminal (for example, the gate) of the transistor 433 is connected to the second output terminal of the sense amplifier 430, and receives the amplified signal (or the reference voltage VSEN1) from the node SEN1. The second terminal (for example, drain) of the transistor 434 is connected to the second output terminal of the sense amplifier 430. The above-mentioned second output terminal of the sense amplifier 430 can feed back the amplified signal to the input terminal of the sense amplifier 420. The control terminal (for example, the gate) of the transistor 434 is connected to the first input terminal of the sense amplifier 430 and receives the amplified signal (or the reference voltage VSEN0) from the node SEN0.

図１１は、本発明の１つの実施形態に係る図１０に示した信号を説明するシーケンス概略図である。図１１において、点線の波形は、添え字０をもつ信号（例えば、ＳＥＮＣ０、ＶＳＥＮ０、ＢＬＣ０、およびＳＥＮ０）を示し。実線の波形は、添え字１をもつ信号（例えば、ＳＥＮＣ１、ＶＳＥＮ１、ＢＬＣ１、およびＳＥＮ１）を示す。図１０および図１１を参照されたい。ビット線プリチャージ期間ＰＣにおいて、電圧ＰＣＳおよび電圧ＮＣＳがプルアップされ（例えば、０．３Ｖから０．５Ｖにプルアップされ）、基準電圧ＶＳＥＮ０が高レベル（例えば、１．３Ｖ）になり、基準電圧ＶＳＥＮ１が低レベル（例えば、０．５Ｖ）になり、制御信号ＳＥＮＣ０および制御信号ＳＥＮＣ１がいずれも低レベル（例えば、０Ｖ）になり、制御信号ＢＬＣ０が高レベルになり、制御信号ＢＬＣ１が低レベルになる。したがって、ビット線プリチャージ期間ＰＣにおいて、トランジスタ４１２は、ビット線ＢＬ０に対してプリチャージを行うことができ（例えば、０．３Ｖから０．５Ｖにプリチャージする）、トランジスタ４１１は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．３Ｖ）に設定することができ、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。 FIG. 11 is a schematic sequence diagram illustrating the signal shown in FIG. 10 according to one embodiment of the present invention. In FIG. 11, the dotted waveforms indicate signals with subscript 0 (eg, SENC0, VSEN0, BLC0, and SEN0). The solid waveforms indicate signals with subscript 1 (eg, SENC1, VSEN1, BLC1, and SEN1). See FIGS. 10 and 11. In the bit line precharge period PC, the voltage PCS and voltage NCS are pulled up (eg, from 0.3V to 0.5V) and the reference voltage VSEN0 becomes a high level (eg 1.3V), which is the reference. The voltage VSEN1 is at a low level (eg 0.5V), the control signal SENC0 and the control signal SENC1 are both at a low level (eg 0V), the control signal BLC0 is at a high level, and the control signal BLC1 is at a low level. become. Therefore, in the bit line precharge period PC, the transistor 412 can precharge the bit line BL0 (for example, precharge from 0.3V to 0.5V), and the transistor 411 sets the node SEN0. The reference voltage VSEN0 can be set to the level (eg 1.3V), and the transistor 421 can set the node SEN1 to the level of the reference voltage VSEN1 (eg 0.5V).

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＢＬＣ０がプルダウンされるため、トランジスタ４１２が切断される。トランジスタ４１２および４２２が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンにするため、読み出したいメモリセルは、プリチャージされたビット線ＢＬａ上にデータを出力することができる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間１１０１において、制御信号ＳＥＮＣ０およびＳＥＮＣ１がトランジスタ４１１および４２１をオンし、制御信号ＢＬＣ０およびＢＬＣ１がトランジスタ４１２および４２２を切断する。トランジスタ４１１および４２１は、初期化期間１１０１において、ノードＳＥＮ０およびＳＥＮ１のレベルを基準電圧ＶＳＥＮ０およびＶＳＥＮ１のレベルに設定することができる。 When the bit line precharge period PC ends, the control signal BLC0 is pulled down, so that the transistor 412 is disconnected. After the transistors 412 and 422 are disconnected, the word line WL turns on the memory cell to be read, so that the memory cell to be read can output data on the precharged bit line BLa. Subsequently, during the initialization period 1101 of the word line enable period WLE, the control signals SENC0 and SENC1 turn on the transistors 411 and 421, and the control signals BLC0 and BLC1 disconnect the transistors 412 and 422. Transistors 411 and 421 can set the levels of the nodes SEN0 and SEN1 to the levels of the reference voltages VSEN0 and VSEN1 during the initialization period 1101.

初期化期間１１０１が終了すると、制御信号ＢＬＣ０がプルアップされ（例えば、０Ｖから１．３Ｖにプルアップされ）、トランジスタ４１１を切断する。ワード線イネーブル期間ＷＬＥの感知期間１１０２において、制御信号ＳＥＮＣ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＳＥＮＣ１が低レベル（例えば、０Ｖ）になるため、センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。感知期間１１０２において、制御信号ＢＬＣ０が再度プルアップされ、制御信号ＢＬＣ１が低レベルを維持するため、トランジスタ４２２が切断され、トランジスタ４１２は、ビット線ＢＬａを感知することができる。センスアンプ４１０がビット線ＢＬａを感知する期間において、ノードＳＥＮ１がトランジスタ４２１をオンし、制御信号ＢＬＣ１がトランジスタ４２２を切断する。 When the initialization period 1101 ends, the control signal BLC0 is pulled up (for example, pulled up from 0V to 1.3V), and the transistor 411 is disconnected. Since the control signal SENC0 becomes a high level (for example, 1.3V) and the control signal SENC1 becomes a low level (for example, 0V) in the detection period 1102 of the word line enable period WLE, the sense amplifier 410 is on the bit line BLa. When the amplified signal corresponding to the signal of is output to the node SEN0, the transistor 421 can set the node SEN1 to the level of the reference voltage VSEN1 (for example, 0.5V). In the sensing period 1102, the control signal BLC0 is pulled up again and the control signal BLC1 maintains a low level, so that the transistor 422 is disconnected and the transistor 412 can sense the bit line BLa. During the period in which the sense amplifier 410 senses the bit line BLa, the node SEN1 turns on the transistor 421, and the control signal BLC1 disconnects the transistor 422.

図１２は、本発明のさらに別の実施形態に係る図４に示したセンスアンプ４１０〜４３０を説明する回路概略図である。図１２に示したセンスアンプ４３０およびトランジスタ４３１〜４３５は、図１０の関連説明を参照して類推することができるため、ここでは説明を省略する。図１２に示した基準電圧ＶＳＥＮ０〜ＶＳＥＮ１、制御信号ＳＥＮＣ０〜ＳＥＮＣ１、制御信号ＰＢＬＣＳ０〜ＰＢＬＣＳ１、基準電圧ＶＲＥＦ＿ＢＬＣ、制御信号ＮＢＬＣＳ０〜ＮＢＬＣＳ１、電圧ＰＣＳ、電圧ＮＣＳ、および制御信号ＥＱは、その他の装置（図示せず、例えば、コントローラ、基準電圧生成回路等）により提供することができる。 FIG. 12 is a schematic circuit diagram illustrating the sense amplifiers 410 to 430 shown in FIG. 4 according to still another embodiment of the present invention. The sense amplifier 430 and the transistors 431 to 435 shown in FIG. 12 can be inferred by analogy with reference to the related description of FIG. 10, and thus the description thereof will be omitted here. The reference voltage VSEN0 to VSEN1, control signal SENC0 to SENC1, control signal PBLCS0 to PBLCS1, reference voltage VREF_BLC, control signal NBLCS0 to NBLCS1, voltage PCS, voltage NCS, and control signal EQ shown in FIG. 12 are other devices (FIG. 12). Not shown, for example, can be provided by a controller, a reference voltage generation circuit, etc.).

図１２に示したセンスアンプ４１０は、トランジスタ４１１〜４１４とを含む。トランジスタ４１１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ０に接続される。トランジスタ４１１の第２端子（例えば、ドレイン）は、センスアンプ４１０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ０）をノードＳＥＮ０に出力する。トランジスタ４１１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ０において制御される。トランジスタ４１２の第１端子（例えば、ソース）は、センスアンプ４１０の入力端子に接続され、ビット線ＢＬａのデータ信号を受信する。トランジスタ４１２の第２端子（例えば、ドレイン）は、トランジスタ４１１の第２端子に接続される。トランジスタ４１２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ０において制御される。トランジスタ４１３の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳ０を受信する。トランジスタ４１３の第２端子（例えば、ドレイン）は、トランジスタ４１２の制御端子に接続され、制御信号ＢＬＣ０を提供する。トランジスタ４１３の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣおいて制御される。トランジスタ４１４の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳ０を受信する。トランジスタ４１４の第２端子（例えば、ドレイン）は、トランジスタ４１３の第２端子に接続される。トランジスタ４１４の制御端子（例えば、ゲート）は、ビット線ＢＬａに接続される。図１２に示したセンスアンプ４１０およびトランジスタ４１１〜４１４は、図７に示したセンスアンプ７００、トランジスタ７２０、トランジスタ７３０、トランジスタ７１１、およびトランジスタ７１２の関連説明を参照して類推することができるため、ここでは説明を省略する。 The sense amplifier 410 shown in FIG. 12 includes transistors 411 to 414. The first terminal (for example, the source) of the transistor 411 is connected to the reference voltage VSEN0. The second terminal (for example, drain) of the transistor 411 is connected to the output terminal of the sense amplifier 410, and outputs an amplified signal (for example, reference voltage VSEN0) to the node SEN0. The control terminal (for example, the gate) of the transistor 411 is controlled by the control signal SENC0. The first terminal (for example, the source) of the transistor 412 is connected to the input terminal of the sense amplifier 410 and receives the data signal of the bit line BLa. The second terminal (for example, drain) of the transistor 412 is connected to the second terminal of the transistor 411. The control terminal (for example, the gate) of the transistor 412 is controlled by the control signal BLC0. The first terminal (for example, the source) of the transistor 413 receives the control signal PBLCS0. The second terminal (for example, drain) of the transistor 413 is connected to the control terminal of the transistor 412 to provide the control signal BLC0. The control terminals (eg, gates) of the transistor 413 are controlled at a reference voltage VREF_BLC. The first terminal (for example, the source) of the transistor 414 receives the control signal NBLCS0. The second terminal (for example, drain) of the transistor 414 is connected to the second terminal of the transistor 413. The control terminal (for example, the gate) of the transistor 414 is connected to the bit line BLa. Since the sense amplifier 410 and the transistors 411 to 414 shown in FIG. 12 can be inferred by referring to the related description of the sense amplifier 700, the transistor 720, the transistor 730, the transistor 711, and the transistor 712 shown in FIG. The description is omitted here.

図１２に示したセンスアンプ４２０は、トランジスタ４２１〜４２４とを含む。トランジスタ４２１の第１端子（例えば、ソース）は、基準電圧ＶＳＥＮ１に接続される。トランジスタ４２１の第２端子（例えば、ドレイン）は、センスアンプ４２０の出力端子に接続され、増幅された信号（例えば、基準電圧ＶＳＥＮ１）をノードＳＥＮ１に出力する。トランジスタ４２１の制御端子（例えば、ゲート）は、制御信号ＳＥＮＣ１において制御される。トランジスタ４２２の第１端子（例えば、ソース）は、センスアンプ４２０の入力端子に接続され、ビット線ＢＬｂのデータ信号を受信する。トランジスタ４２２の第２端子（例えば、ドレイン）は、トランジスタ４２１の第２端子に接続される。トランジスタ４２２の制御端子（例えば、ゲート）は、制御信号ＢＬＣ１において制御される。トランジスタ４２３の第１端子（例えば、ソース）は、制御信号ＰＢＬＣＳ１を受信する。トランジスタ４２３の第２端子（例えば、ドレイン）は、トランジスタ４２２の制御端子に接続され、制御信号ＢＬＣ１を提供する。トランジスタ４２３の制御端子（例えば、ゲート）は、基準電圧ＶＲＥＦ＿ＢＬＣおいて制御される。トランジスタ４２４の第１端子（例えば、ソース）は、制御信号ＮＢＬＣＳ１を受信する。トランジスタ４２４の第２端子（例えば、ドレイン）は、トランジスタ４２３の第２端子に接続される。トランジスタ４２４の制御端子（例えば、ゲート）は、ビット線ＢＬｂに接続される。図１２に示したセンスアンプ４２０およびトランジスタ４２１〜４２４は、図７に示したセンスアンプ７００、トランジスタ７２０、トランジスタ７３０、トランジスタ７１１、およびトランジスタ７１２の関連説明を参照して類推することができるため、ここでは説明を省略する。 The sense amplifier 420 shown in FIG. 12 includes transistors 421 to 424. The first terminal (for example, the source) of the transistor 421 is connected to the reference voltage VSEN1. The second terminal (for example, drain) of the transistor 421 is connected to the output terminal of the sense amplifier 420, and outputs an amplified signal (for example, reference voltage VSEN1) to the node SEN1. The control terminal (for example, the gate) of the transistor 421 is controlled by the control signal SENC1. The first terminal (for example, the source) of the transistor 422 is connected to the input terminal of the sense amplifier 420 and receives the data signal of the bit line BLb. The second terminal (for example, drain) of the transistor 422 is connected to the second terminal of the transistor 421. The control terminal (for example, the gate) of the transistor 422 is controlled by the control signal BLC1. The first terminal (for example, the source) of the transistor 423 receives the control signal PBLCS1. The second terminal (for example, the drain) of the transistor 423 is connected to the control terminal of the transistor 422 and provides the control signal BLC1. The control terminals (eg, gates) of transistor 423 are controlled at a reference voltage VREF_BLC. The first terminal (eg, source) of transistor 424 receives the control signal NBLCS1. The second terminal (for example, drain) of the transistor 424 is connected to the second terminal of the transistor 423. The control terminal (for example, the gate) of the transistor 424 is connected to the bit line BLb. Since the sense amplifier 420 and the transistors 421 to 424 shown in FIG. 12 can be inferred by referring to the related description of the sense amplifier 700, the transistor 720, the transistor 730, the transistor 711, and the transistor 712 shown in FIG. The description is omitted here.

図１３は、本発明の１つの実施形態に係る図１２に示した信号を説明するシーケンス概略図である。図１３において、点線の波形は、添え字０をもつ信号（例えば、ＳＥＮＣ０、ＶＳＥＮ０、ＰＢＬＣＳ０、ＢＬＣ０、およびＳＥＮ０）を示し。実線の波形は、添え字１をもつ信号（例えば、ＳＥＮＣ１、ＶＳＥＮ１、ＰＢＬＣＳ１、ＢＬＣ１、およびＳＥＮ１）を示す。図１２および図１３を参照されたい。ビット線プリチャージ期間ＰＣにおいて、電圧ＰＣＳおよび電圧ＮＣＳがプルアップされ（例えば、０．３Ｖから０．５Ｖにプルアップされ）、基準電圧ＶＳＥＮ０が高レベル（例えば、１．３Ｖ）になり、基準電圧ＶＳＥＮ１が低レベル（例えば、０．５Ｖ）になり、制御信号ＳＥＮＣ０および制御信号ＳＥＮＣ１がいずれも低レベル（例えば、０Ｖ）になり、制御信号ＰＢＬＣＳ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＰＢＬＣＳ１が低レベル（例えば、０Ｖ）になり、制御信号ＮＢＬＣＳ０およびＮＢＬＣＳ１がいずれも低レベルになる。したがって、ビット線プリチャージ期間ＰＣにおいて、制御信号ＢＬＣ０がプルアップされるため、トランジスタ４１２は、ビット線ＢＬ０に対してプリチャージを行うことができ（例えば、０．３Ｖから０．５Ｖにプリチャージする）、制御信号ＢＬＣが低レベル（例えば、０Ｖ）を維持するため、トランジスタ４２２を切断することができる。ビット線プリチャージ期間ＰＣにおいて、トランジスタ４１１は、ノードＳＥＮ０を基準電圧ＶＳＥＮ０のレベル（例えば、１．３Ｖ）に設定することができ、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。 FIG. 13 is a schematic sequence diagram illustrating the signal shown in FIG. 12 according to one embodiment of the present invention. In FIG. 13, the dotted waveforms indicate signals with subscript 0 (eg, SENC0, VSEN0, PBLCS0, BLC0, and SEN0). Solid waveforms indicate signals with subscript 1 (eg, SENC1, VSEN1, PBLCS1, BLC1, and SEN1). See FIGS. 12 and 13. In the bit line precharge period PC, the voltage PCS and voltage NCS are pulled up (eg, from 0.3V to 0.5V) and the reference voltage VSEN0 becomes a high level (eg 1.3V), which is the reference. The voltage VSEN1 becomes a low level (for example, 0.5V), the control signal SENC0 and the control signal SENC1 both become a low level (for example, 0V), and the control signal PBLCS0 becomes a high level (for example, 1.3V). , The control signal PBLCS1 becomes a low level (for example, 0V), and both the control signals NBLCS0 and NBLCS1 become a low level. Therefore, since the control signal BLC0 is pulled up in the bit line precharge period PC, the transistor 412 can precharge the bit line BL0 (for example, from 0.3V to 0.5V). Since the control signal BLC maintains a low level (for example, 0V), the transistor 422 can be disconnected. In the bit line precharge period PC, the transistor 411 can set the node SEN0 to the level of the reference voltage VSEN0 (eg 1.3V), and the transistor 421 sets the node SEN1 to the level of the reference voltage VSEN1 (eg 0). It can be set to .5V).

ビット線プリチャージ期間ＰＣが終了すると、制御信号ＢＬＣ０がプルダウンされるため、トランジスタ４１２が切断される。トランジスタ４１２および４２２が切断された後、ワード線ＷＬは、読み出したいメモリセルをオンにするため、読み出したいメモリセルは、プリチャージされたビット線ＢＬａ上にデータを出力することができる。続いて、ワード線イネーブル期間ＷＬＥの初期化期間１３０１において、制御信号ＳＥＮＣ０およびＳＥＮＣ１がトランジスタ４１１および４２１をオンし、制御信号ＢＬＣ０およびＢＬＣ１がトランジスタ４１２および４２２を切断する。トランジスタ４１１および４２１は、初期化期間１３０１において、ノードＳＥＮ０およびＳＥＮ１のレベルを基準電圧ＶＳＥＮ０およびＶＳＥＮ１のレベルに設定することができる。 When the bit line precharge period PC ends, the control signal BLC0 is pulled down, so that the transistor 412 is disconnected. After the transistors 412 and 422 are disconnected, the word line WL turns on the memory cell to be read, so that the memory cell to be read can output data on the precharged bit line BLa. Subsequently, during the initialization period 1301 of the word line enable period WLE, the control signals SENC0 and SENC1 turn on the transistors 411 and 421, and the control signals BLC0 and BLC1 disconnect the transistors 412 and 422. Transistors 411 and 421 can set the levels of the nodes SEN0 and SEN1 to the levels of the reference voltages VSEN0 and VSEN1 during the initialization period 1301.

初期化期間１３０１が終了すると、制御信号ＳＥＮＣ０がプルアップされ（例えば、０Ｖから１．３Ｖにプルアップされ）、トランジスタ４１１を切断する。ワード線イネーブル期間ＷＬＥの感知期間１３０２において、制御信号ＳＥＮＣ０が高レベル（例えば、１．３Ｖ）になり、制御信号ＳＥＮＣ１が低レベル（例えば、０Ｖ）になるため、センスアンプ４１０がビット線ＢＬａ上の信号に対応する増幅された信号をノードＳＥＮ０に出力した時、トランジスタ４２１は、ノードＳＥＮ１を基準電圧ＶＳＥＮ１のレベル（例えば、０．５Ｖ）に設定することができる。感知期間１３０２において、制御信号ＢＬＣ０が再度プルアップされ、制御信号ＢＬＣ１が低レベルを維持するため、トランジスタ４２２が切断され、トランジスタ４１２は、ビット線ＢＬａを感知することができる。センスアンプ４１０がビット線ＢＬａを感知する期間において、ノードＳＥＮ１がトランジスタ４２１をオンし、制御信号ＢＬＣ１がトランジスタ４２２を切断する。 When the initialization period 1301 ends, the control signal SENC0 is pulled up (for example, pulled up from 0V to 1.3V), and the transistor 411 is disconnected. Since the control signal SENC0 becomes a high level (for example, 1.3V) and the control signal SENC1 becomes a low level (for example, 0V) in the detection period 1302 of the word line enable period WLE, the sense amplifier 410 is on the bit line BLa. When the amplified signal corresponding to the signal of is output to the node SEN0, the transistor 421 can set the node SEN1 to the level of the reference voltage VSEN1 (for example, 0.5V). In the sensing period 1302, the control signal BLC0 is pulled up again and the control signal BLC1 maintains a low level, so that the transistor 422 is disconnected and the transistor 412 can sense the bit line BLa. During the period in which the sense amplifier 410 senses the bit line BLa, the node SEN1 turns on the transistor 421, and the control signal BLC1 disconnects the transistor 422.

以上のように、上述した実施形態は、二段センスアンプ（センスアンプ装置４００）を開示する。センスアンプ装置４００において、ビット線ＢＬａまたはＢＬｂの小信号（データ信号）が第１段センスアンプ（センスアンプ４１０または４２０）に増幅された後、増幅された信号を第２段センスアンプ（センスアンプ４３０）に出力する。センスアンプ４３０は、増幅された差動信号（センスアンプ４１０およびセンスアンプ４２０が提供する増幅された信号および基準電圧）を受信し、この増幅された差動信号に対して第二段増幅操作を行うことができる。したがって、センスアンプ装置４００は、ビット線ＢＬａおよび（または）ビット線ＢＬｂのデータを感知する（読み出す）ことができる。センスアンプ４３０が受信した差動信号の強度は、図１に示したセンスアンプ（例えば、センスアンプ１５０）が受信した差動信号の強度よりも大きい。製造プロセスは縮小されるが、センスアンプ装置４００は、十分な感知信号マージン（sense signal margin）を実現することができる。したがって、センスアンプ装置４００は、正確なビット線容量マッチング（bit-line capacitance match）を必要としない。エッジサブアレイ（edge sub-array、例えば、図１に示したサブアレイ１１０または１４０）は、両側においてセンスアンプ装置４００を配置することができ、エッジサブアレイのメモリセルを使用することができる。 As described above, the above-described embodiment discloses a two-stage sense amplifier (sense amplifier device 400). In the sense amplifier device 400, a small signal (data signal) of the bit line BLa or BLb is amplified by the first-stage sense amplifier (sense amplifier 410 or 420), and then the amplified signal is amplified by the second-stage sense amplifier (sense amplifier). Output to 430). The sense amplifier 430 receives the amplified differential signal (amplified signal and reference voltage provided by the sense amplifier 410 and the sense amplifier 420), and performs a second-stage amplification operation on the amplified differential signal. It can be carried out. Therefore, the sense amplifier device 400 can sense (read) the data of the bit line BLa and / or the bit line BLb. The strength of the differential signal received by the sense amplifier 430 is higher than the strength of the differential signal received by the sense amplifier (for example, the sense amplifier 150) shown in FIG. Although the manufacturing process is reduced, the sense amplifier device 400 can achieve a sufficient sense signal margin. Therefore, the sense amplifier device 400 does not require accurate bit-line capacitance match. In the edge sub-array (for example, the sub-array 110 or 140 shown in FIG. 1), the sense amplifier device 400 can be arranged on both sides, and the memory cells of the edge sub-array can be used.

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。 As described above, the present invention has been disclosed by an embodiment, but of course, it is not intended to limit the present invention, and is suitable within the scope of the technical idea of the present invention so that those skilled in the art can easily understand it. Since various changes and amendments can be made as a matter of course, the scope of the patent protection must be determined based on the scope of claims and the area equivalent thereto.

１００ＤＲＡＭ
１１０、１２０、１３０、１４０サブアレイ
１５０、４１０、４２０、４３０、５００、７００センスアンプ
４００センスアンプ装置
４１１、４１２、４１３、４１４、４２１、４２２、４２３、４２４、４３１、４３２、４３３、４３４、４３５、５１０、５２０、７１１、７１２、７２０、７３０、９１３、９１４トランジスタ
６０１、８０１、１１０１、１３０１初期化期間
６０２、８０２、１１０２、１３０２感知期間
７１０制御回路
ＢＬ、ＢＬ０、ＢＬ１、ＢＬａ、ＢＬｂビット線
ＢＬＣ、ＢＬＣ０、ＢＬＣ１、ＣＳＰ、ＣＳＮ、ＥＱ、ＮＢＬＣＳ、ＮＢＬＣＳ０、ＮＢＬＣＳ１、ＰＢＬＣＳ、ＰＢＬＣＳ０、ＰＢＬＣＳ１、ＳＥＮＣ、ＳＥＮＣ０、ＳＥＮＣ１制御信号
ＣＢＬコンデンサ
ＣＳＮ記憶素子
ＩＢＬＣ電流源
ＭＣ、ＭＣ１、ＭＣ２メモリセル
ＮＣＳ、ＰＣＳ電圧
ＰＣビット線プリチャージ期間
ＳＥＮ、ＳＥＮ０、ＳＥＮ１ノード
ＳＮデータ
ＳＷスイッチ
ＶＢＬＰバイアス電圧
ＶＮ出力電圧
ＶＰ供給電圧
ＶＲＥＦ＿ＢＬＣ、ＶＳＥＮ、ＶＳＥＮ０、ＶＳＥＮ１、ＶＳＳ基準電圧
ＷＬワード線
ＷＬＥワード線イネーブル期間
100 DRAM
110, 120, 130, 140 Subarray 150, 410, 420, 430, 500, 700 Sense amplifier 400 Sense amplifier device 411, 421, 413, 414, 421, 422, 423, 424, 431, 432, 433, 434, 435 , 510, 520, 711, 712, 720, 730, 913, 914 Transistors 601, 801, 1101, 1301 Initialization period 602, 802, 1102, 1302 Sensing period 710 Control circuit BL, BL0, BL1, BLa, BLb Bit line BLC, BLC0, BLC1 PC bit line precharge period SEN, SEN0, SEN1 node SN data SW switch VBLP bias voltage VN output voltage VP supply voltage VREF_BLC, VSEN, VSEN0, VSEN1, VSS reference voltage WL word line WLE word line enable period

Claims

A first sense amplifier with an input terminal connected to the first bit line,
A second sense amplifier with an input terminal connected to the second bit line,
It has a differential input pair and a differential output pair, the first input terminal of the differential input pair is connected to the output terminal of the first sense amplifier, and the second input terminal of the differential input pair is the said. The first output terminal of the differential output pair is connected to the output terminal of the second sense amplifier, the first output terminal of the differential output pair is connected to the input terminal of the first sense amplifier, and the second output terminal of the differential output pair is the first. The third sense amplifier connected to the input terminal of the two sense amplifier and
Sense amplifier device including.

The sense amplifier device according to claim 1, wherein each of the first sense amplifier and the second sense amplifier is a non-differential signal amplifier, and the third sense amplifier is a differential signal amplifier.

The first sense amplifier
The first transistor is connected to the first reference voltage, the second terminal is connected to the output terminal of the first sense amplifier, and the control terminal is controlled by the first control signal.
A second terminal is connected to the input terminal of the first sense amplifier, the second terminal is connected to the second terminal of the first transistor, and the control terminal is controlled by the second control signal. With a transistor
The sense amplifier device according to claim 1.

The sense amplifier device according to claim 3, wherein the first transistor includes a NMOS transistor, and the second transistor includes an NMOS transistor.

In the bit line precharge period before the word line enable period, the first control signal turns on the first transistor, and the second control signal drives the second transistor to drive the first bit line. Precharge and
In the initialization period of the word line enable period, the first control signal turns on the first transistor, and the second control signal disconnects the second transistor.
In the sensing period of the word line enable period after the initialization period, the first control signal cuts the first transistor, the second control signal drives the second transistor, and the first control signal is driven. The sense amplifier device according to claim 3, which senses a bit line.

The second transistor is disconnected during the sensing period and in the situation where the data of the first bit line is in the first logical state.
The sense amplifier device according to claim 5, wherein the second transistor is turned on during the sensing period and when the data of the first bit line is in the second logical state.

The third aspect of the present invention, wherein the first control signal turns on the first transistor and the second control signal cuts the second transistor during the period in which the second sense amplifier senses the second bit line. The described sense amplifier device.

The first sense amplifier further
An input terminal is connected to the input terminal of the first sense amplifier and is used to generate the second control signal and supply the control terminal of the second transistor to the control terminal of the first sense amplifier. The sense amplifier device according to claim 3, further comprising a control circuit that dynamically adjusts the second control signal based on the level of the input terminal.

The control circuit
The first terminal receives the third control signal, the second terminal is connected to the output terminal of the control circuit, generates the second control signal, and supplies the second control signal to the control terminal of the second transistor. A third transistor whose control terminal is controlled at the second reference voltage,
The first terminal receives the fourth control signal, the second terminal is connected to the second terminal of the third transistor, and the control terminal is connected to the input terminal of the control circuit. ,
The sense amplifier device according to claim 8.

The sense amplifier device according to claim 9, wherein the third transistor includes a NMOS transistor, and the fourth transistor includes an NMOS transistor.

The third sense amplifier
The first terminal is connected to the first voltage, the second terminal is connected to the first output terminal of the third sense amplifier, and the control terminal is connected to the second output terminal of the third sense amplifier. 1st transistor and
The first terminal is connected to the first voltage, the second terminal is connected to the second output terminal of the third sense amplifier, and the control terminal is connected to the first output terminal of the third sense amplifier. With the second transistor
The first terminal is connected to the second voltage, the second terminal is connected to the first output terminal of the third sense amplifier, and the control terminal is connected to the second input terminal of the third sense amplifier. With the third transistor
The first terminal is connected to the second voltage, the second terminal is connected to the second output terminal of the third sense amplifier, and the control terminal is connected to the first input terminal of the third sense amplifier. 4th transistor and
The sense amplifier device according to claim 1.