JP6899731B2 - Manufacturing method of photoelectric conversion element - Google Patents
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Description
本発明は、光電変換素子の製造方法に関する。 The present invention relates to a method for manufacturing a photoelectric conversion element.
下記特許文献1には、半導体基板が載置された基板トレー全面にp型アモルファスシリコン層を形成し、その後、p型アモルファスシリコン層が形成された基板トレーの上面に真性アモルファスシリコン層を形成する方法が開示されている。このような製造方法とすることにより、その後、上記基板トレーを用いて、基板トレーに載置された半導体基板上に真性アモルファスシリコン層を形成するに際して、基板トレーに付着したp型アモルファスシリコン層に添加された不純物が、真性アモルファスシリコン層に混入されることを抑制することができる。
In
しかし、上記従来の製造方法では、製造効率の向上が難しいことが問題となっていた。即ち、上記従来の製造方法においては、上記基板トレーを用いて他導電型半導体層を形成する度に、基板トレー上に真性アモルファスシリコン層を形成する必要があるため、製造効率の向上が難しくなってしまっていた。 However, in the above-mentioned conventional manufacturing method, there is a problem that it is difficult to improve the manufacturing efficiency. That is, in the conventional manufacturing method, it is necessary to form an intrinsic amorphous silicon layer on the substrate tray each time another conductive semiconductor layer is formed using the substrate tray, which makes it difficult to improve the manufacturing efficiency. It had been done.
本発明は、上記問題点に鑑みてなされたものであり、その目的は、製造効率の向上を実現させることにある。 The present invention has been made in view of the above problems, and an object of the present invention is to improve manufacturing efficiency.
(1)本開示に係る光電変換素子の製造方法において、前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、半導体基板、及び第2導電型半導体層をこの順で含み、前記製造方法は、インライン式製膜装置を用いた製造方法であって、第1導電型半導体形成ステップと、第2導電型製膜室通過ステップと、第1導電型製膜室通過ステップと、第2導電型半導体層形成ステップと、を含み、前記インライン式製膜装置は、第1搬送閉路、第2搬送閉路、第1導電型製膜室、及び第2導電型製膜室を備え、前記第1搬送閉路は、前記光電変換素子の第1主面側を製膜する閉路であり、前記第2搬送閉路は、前記光電変換素子の第2主面側を製膜する閉路であり、前記第1導電型製膜室は、前記第1搬送閉路の一部と前記第2搬送閉路の一部とが配置され、前記第2導電型製膜室は、前記第1搬送閉路の他の一部と前記第2搬送閉路の他の一部とが配置され、前記第1導電型製膜室と直列に接続され、前記第1導電型半導体層形成ステップでは、前記第1導電型製膜室において、前記第1搬送閉路に配置された前記半導体基板の前記第1の主面側に第1導電型半導体層を形成し、前記第2導電型製膜室通過ステップでは、前記第1搬送閉路に配置された前記半導体基板が、前記第1主面側が製膜されない状態において前記第2導電型製膜室を通過し、前記第1導電型製膜室通過ステップでは、前記第2搬送閉路に配置された前記半導体基板が、前記第2主面側が製膜されない状態において前記第1導電型製膜室を通過し、前記第2導電型半導体層形成ステップでは、前記第2導電型製膜室において、前記第2搬送閉路に配置された前記半導体基板の前記第2の主面側に第2導電型半導体層を形成する。 (1) In the method for manufacturing a photoelectric conversion element according to the present disclosure, the photoelectric conversion element has a first main surface and a second main surface, and has at least a first conductive semiconductor layer, a semiconductor substrate, and a second main surface. The conductive semiconductor layer is included in this order, and the manufacturing method is a manufacturing method using an in-line film forming apparatus, and is a first conductive semiconductor forming step, a second conductive film forming chamber passing step, and a first. The in-line type film forming apparatus includes a step of passing through a conductive type film forming chamber and a step of forming a second conductive type semiconductor layer, and the in-line type film forming apparatus includes a first transport closing path, a second transport closing path, a first conductive type film forming chamber, and A second conductive film-forming chamber is provided, the first transport closing path is a closing path for forming a film on the first main surface side of the photoelectric conversion element, and the second transport closing path is the second main of the photoelectric conversion element. It is a closed circuit for forming a film on the surface side, and in the first conductive type film forming chamber, a part of the first conveying closed path and a part of the second conveying closed path are arranged, and the second conductive type film forming chamber is arranged. Is arranged with the other part of the first transport closed circuit and the other part of the second transport closed circuit, and is connected in series with the first conductive type film forming chamber to form the first conductive type semiconductor layer. In the step, in the first conductive film forming chamber, the first conductive semiconductor layer is formed on the first main surface side of the semiconductor substrate arranged in the first transport closed path, and the second conductive type is manufactured. In the film chamber passing step, the semiconductor substrate arranged in the first transport closed path passes through the second conductive film forming chamber in a state where the first main surface side is not formed, and the first conductive film forming is formed. In the chamber passing step, the semiconductor substrate arranged in the second transport closed path passes through the first conductive film forming chamber in a state where the second main surface side is not formed, and the second conductive semiconductor layer is formed. In the step, in the second conductive film forming chamber, the second conductive semiconductor layer is formed on the second main surface side of the semiconductor substrate arranged in the second transport closed path.
(2)上記(1)における光電変換素子の製造方法は、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行った後に、前記第1搬送閉路に配置された前記半導体基板が、前記第2の主面側が露出されるように、前記第2搬送閉路に移されるステップを更に含み、前記第2搬送閉路に移されるステップを行った後に、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行う製造方法としてもよい。 (2) In the method for manufacturing a photoelectric conversion element in (1) above, after performing the first conductive type semiconductor layer forming step and the second conductive type film forming chamber passing step, the first transport closed circuit is reached. The arranged semiconductor substrate further includes a step of being transferred to the second transfer closed path so that the second main surface side is exposed, and after performing the step of being transferred to the second transfer closed path, the second transfer is performed. The manufacturing method may be such that the step of passing through the conductive film forming chamber and the step of forming the second conductive semiconductor layer are performed.
(3)上記(1)における光電変換素子の製造方法は、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行った後に、前記第2搬送閉路に配置された前記半導体基板が、前記第1の主面側が露出されるように、前記第1搬送閉路に移されるステップを更に含み、前記第1搬送閉路に移されるステップを行った後に、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行う製造方法としてもよい。 (3) In the method for manufacturing a photoelectric conversion element in (1) above, after performing the first conductive type film forming chamber passing step and the second conductive type semiconductor layer forming step, the second transport closed path is reached. The arranged semiconductor substrate further includes a step of being transferred to the first transfer closed path so that the first main surface side is exposed, and after performing the step of being transferred to the first transfer closed path, the first transfer is performed. The manufacturing method may be such that the 1-conducting semiconductor layer forming step and the 2nd conductive film-forming chamber passing step are performed.
(4)上記(1)〜(3)における光電変換素子の製造方法は、前記第1導電型半導体層形成ステップと、前記第1導電型製膜室通過ステップと、が同一期間内に行われる製造方法としてもよい。 (4) In the method for manufacturing the photoelectric conversion element in the above (1) to (3), the first conductive type semiconductor layer forming step and the first conductive type film forming chamber passing step are carried out within the same period. It may be a manufacturing method.
(5)上記(1)〜(4)における光電変換素子の製造方法は、前記第2導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、が同一期間内に行われる製造方法としてもよい。 (5) In the method for manufacturing the photoelectric conversion element in the above (1) to (4), the second conductive film forming chamber passing step and the second conductive semiconductor layer forming step are performed within the same period. It may be a manufacturing method.
本開示の実施形態について、図面を用いて以下に説明する。 The embodiments of the present disclosure will be described below with reference to the drawings.
[光電変換素子100]
図1は、本実施形態に係る光電変換素子100の表面側(受光面側)を示す模式的な平面図である。
[Photoelectric conversion element 100]
FIG. 1 is a schematic plan view showing the surface side (light receiving surface side) of the
図1に示すように、本実施形態の光電変換素子100は、光電変換部8と、光電変換部8の表面側に設けられた集電電極2とを有している。集電電極2は、光電変換部8に含まれる半導体基板の一辺に対して略平行な2本の幅広なバスバー電極2Aと、バスバー電極2Aに略直行する多数の幅の狭いフィンガー電極2Bとを含む。
As shown in FIG. 1, the
なお、本実施形態においては、光電変換部8の裏面側にも集電電極2を設けており、表面側の集電電極2は、第1の極性を有し、裏面側の集電電極2は、第1の極性と逆の極性を有している。本実施形態においては、表面側の集電電極2が正極であり、裏面側の集電電極2が負極である。
In the present embodiment, the
図2は、図1におけるII−II線の断面を示す模式的な断面図である。 FIG. 2 is a schematic cross-sectional view showing a cross section of line II-II in FIG.
本実施形態における光電変換素子100は、図2に示すように、例えば単結晶シリコン、多結晶シリコンなどからなる半導体基板1を含む。半導体基板1の表面側には、第1の真性半導体層5Aが形成され、半導体基板1の裏面側には、第2の真性半導体層5Bが形成されている。第1の真性半導体層5Aの表面側には、P型半導体層3が形成され、第2の真性半導体層5Bの裏面側には、N型半導体層4が形成されている。P型半導体層3の表面側には、第1の透明導電層6Aが形成され、N型半導体層4の裏面側には、第2の透明導電層6Bが形成されている。
As shown in FIG. 2, the
[光電変換素子の製造方法]
以下、図面を用いて、本実施形態に係る光電変換素子100の製造方法について説明する。
[Manufacturing method of photoelectric conversion element]
Hereinafter, a method for manufacturing the
図3は、本実施形態に係る光電変換素子100の製造方法に用いる基板ホルダ200を示す模式的な斜視図である。
FIG. 3 is a schematic perspective view showing a
図3に示すように、基板ホルダ200は、第1ホルダ31と、第2ホルダ32と、第1ホルダ31と第2ホルダ32とを保持する保持部33と、を備えている。第1ホルダ31と第2ホルダ32は、それぞれ基板載置面を有しており、第1ホルダ31の基板載置面と反対側の面と、第2ホルダ32の基板載置面と反対側の面とが対向するよう配置されている。
As shown in FIG. 3, the
図4は、本実施形態に係る光電変換素子100の製造方法に用いる製膜装置300を示す模式的な上面図である。
FIG. 4 is a schematic top view showing a
図4に示すように、本実施形態において用いる製膜装置300は、真性半導体層を製膜する第1の製膜室61、第1導電型半導体層を製膜する第2の製膜室62、第2導電型半導体層を製膜する第3の製膜室63を有している。各製膜室は直列に接続され、製膜装置300は、インライン式プラズマCVD(chemical vapor deposition)装置を構成しており、第1の製膜室61に搬入された基板ホルダ200は、第3の製膜室63の方向に、順送りに搬送される。
As shown in FIG. 4, the film-forming
更に、本実施形態における製膜装置300は、基板ホルダ200を、第3の製膜室63から第1の製膜室61へ帰還させるための搬送手段64を有しており、第3の製膜室63における製膜プロセスを経た半導体基板1は、再度、第1の製膜室61における製膜プロセスを経ることとなる。
Further, the film-forming
ここで、本実施形態の製膜装置300において、第1ホルダ31が搬送される経路を「第1搬送閉路」とし、第2ホルダ32が搬送される経路を「第2搬送閉路」と定義する。本実施形態においては、第1搬送閉路において、光電変換素子100の表面側(受光面側)を製膜し、第2搬送閉路において、光電変換素子100の裏面側を製膜する例を説明する。なお、第1搬送閉路において、光電変換素子100の裏面側を製膜し、第2搬送閉路において、光電変換素子100の表面側を製膜する製造方法としてもよい。
Here, in the
第1の製膜室61は、高周波電源に接続された第1のカソード電極71、第2のカソード電極72と、接地状態の第1のアノード電極51とを備えており、第1の製膜室61における両端に第1のカソード電極71と第2のカソード電極72が配置され、第1のカソード電極71と第2のカソード電極72の間に第1のアノード電極51が配置されている。第1ホルダ31と、第2ホルダ32とが保持された基板ホルダ200は第1の製膜室61に搬送され、第1のアノード電極51と電気的に接続される。そして、第1ホルダ31および、第2ホルダ32は、第1のアノード電極51と一体として、アノードとして機能する。第1のカソード電極71と第1のアノード電極51との間を第1の製膜位置81、第2のカソード電極72と第1のアノード電極51との間を第2の製膜位置82とする。第1のカソード電極71に接続された第1の高周波電源91がオン状態となると、第1のカソード電極71と第1のアノード電極51との間でプラズマ放電が生起される。また、第2のカソード電極72に接続された第2の高周波電源92がオン状態となると、第2のカソード電極72と第1のアノード電極51との間でプラズマ放電が生起される。
The first film-forming
本実施形態においては、上述した第1搬送閉路の一部が、第1の製膜室61における第1の製膜位置81に配置され、第2搬送閉路の一部が、第1の製膜室61における第2の製膜位置82に配置される。第1搬送閉路において、第1ホルダ31は第1の製膜位置81内に搬送され、第2搬送閉路において、第2ホルダ32は第2の製膜位置82内に搬送される。
In the present embodiment, a part of the first transport closing path described above is arranged at the first
本実施形態において、第1のカソード電極71と第2のカソード電極72はシャワーヘッド電極となっており、原料ガス等が供給されるガス導入口を有している。
In the present embodiment, the
また、本実施形態においては、第1のアノード電極51はヒーターを内蔵しており、製膜時において、第1のアノード電極51近傍に配置された第1ホルダ31、及び第2ホルダ32の温度を上昇させることができる。
Further, in the present embodiment, the
従って、本実施形態における第1の製膜室61は、第1のカソード電極71、第2のカソード電極72から、原料ガスとなるシリコン含有ガス等を供給するとともに、第1のアノード電極51に内蔵されたヒーターを用いて、基板ホルダ200に載置された半導体基板1を加熱し、第1の高周波電源91、第2の高周波電源92をオン状態とすることにより、第1のカソード電極71と第1のアノード電極51との間、及び第2のカソード電極72と第1のアノード電極51との間においてプラズマ放電を生起して、原料ガスを電離させる。電離された原料ガス成分を半導体基板1の表面又は裏面に堆積させることにより、真性半導体層を製膜する。
Therefore, the first film-forming
第2の製膜室62は、第3のカソード電極73、第4のカソード電極74と、接地された第2のアノード電極52とを備えており、第3のカソード電極73と第2のアノード電極52との間を第3の製膜位置83、第4のカソード電極74と第2のアノード電極52との間を第4の製膜位置84とする。第3のカソード電極73は第3の高周波電源93に接続され、第4のカソード電極74は第4の高周波電源94に接続されている。なお、第3のカソード電極73、第4のカソード電極74、第2のアノード電極52、第3の高周波電源93、第4の高周波電源94の構成は、基本的に第1の製膜室61の第1のカソード電極71、第2のカソード電極72、第1のアノード電極51、第1の高周波電源91、第2の高周波電源92の構成と同じであるため、その説明を省略する。
The second
本実施形態においては、上述した第1搬送閉路の一部が、第2の製膜室62における第3の製膜位置83に配置され、第2搬送閉路の一部が、第2の製膜室62における第4の製膜位置84に配置される。第1搬送閉路において、第1ホルダ31は第3の製膜位置83内に搬送され、第2搬送閉路において、第2ホルダ32は第4の製膜位置84内に搬送される。
In the present embodiment, a part of the first transport closing path described above is arranged at the third
第3の製膜室63は、第5のカソード電極75、第6のカソード電極76と、接地された第3のアノード電極53とを備えており、第5のカソード電極75と第3のアノード電極53との間を第5の製膜位置85、第6のカソード電極76と第3のアノード電極53との間を第6の製膜位置86とする。第5のカソード電極75は第5の高周波電源95に接続され、第6のカソード電極76は第6の高周波電源96に接続されている。なお、第5のカソード電極75、第6のカソード電極76、第3のアノード電極53、第5の高周波電源95、第6の高周波電源96の構成は、基本的に第1の製膜室61の第1のカソード電極71、第2のカソード電極72、第1のアノード電極51、第1の高周波電源91、第2の高周波電源92の構成と同じであるため、その説明を省略する。
The third
本実施形態においては、上述した第2搬送閉路の一部が、第3の製膜室63における第5の製膜位置85に配置され、第2搬送閉路の一部が、第3の製膜室63における第6の製膜位置86に配置される。第1搬送閉路において、第1ホルダ31は第5の製膜位置85内に搬送され、第2搬送閉路において、第2ホルダ32は第6の製膜位置86内に搬送される。
In the present embodiment, a part of the above-mentioned second transport closing path is arranged at the fifth
なお、本実施形態においては製膜装置300が3つの製膜室を有する構成を例に挙げたが、各製膜室の間に他の製膜室が介在する構成としてもよい。即ち、上述した、「各製膜室は直列に接続された」とは、各製膜室が他の製膜室を介して、間接的に直列に接続された構成も含むものとする。
In the present embodiment, the configuration in which the film-forming
なお、本実施形態においては、第1導電型半導体をP型半導体、第2導電型半導体をN型半導体とし、第2の製膜室62がP型半導体層を製膜し、第3の製膜室63がN型半導体層を製膜する方法を例に挙げて説明するが、第1導電型半導体をN型半導体、第2導電型半導体をP型半導体とする方法としてもよい。
In the present embodiment, the first conductive semiconductor is a P-semiconductor, the second conductive semiconductor is an N-semiconductor, and the second film-forming
[第1の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板1を準備する。半導体基板1としては、例えば単結晶シリコン基板や多結晶シリコン基板などを用いることができる。半導体基板1として、単結晶シリコン基板を用いた場合、導電性を持たせるために、シリコンに対して電荷を供給する不純物を含有している。具体例としては、単結晶シリコン基板は、シリコン原子に電子を導入するための原子(例えばリン)を含有させたn型と、シリコン原子に正孔を導入する原子(例えばボロン)を含有させたp型がある。正孔と電子とを比較した場合、有効質量および散乱断面積の小さい電子の方が、一般的に移動度が大きい。以上の観点から、半導体基板1として、n型単結晶シリコン基板を用いることが望ましい。半導体基板1には、表面に微細凹凸(テクスチャ)が設けられた基板を用いることが望ましい。微細凹凸により光の取り込み効率を向上させることができるからである。
[Step of arranging the first semiconductor substrate at the first film forming position in the first film forming chamber]
First, a
この半導体基板1を、図3に示した第1ホルダ31の基板載置面に載置する。このとき、半導体基板1の表面側が露出されるよう、半導体基板1の裏面を第1ホルダ31側に向けて第1ホルダ31の基板載置面に載置する。即ち、半導体基板1は、その表面側が露出された状態で、第1搬送閉路に配置される。
The
ここで、本実施形態においては、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない半導体基板1を「第1の半導体基板」とする。
Here, in the present embodiment, the
第1ホルダ31に第1の半導体基板が載置された基板ホルダ200は、第1の製膜室61に搬入される。このとき、第1ホルダ31と第2ホルダ32とは、第1のアノード電極51と電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
The
[第1の真性半導体層製膜ステップ]
第1の半導体基板が第1の製膜位置81に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH4ガス、及びH2ガスを第1の製膜位置81に供給する。
[First intrinsic semiconductor layer film forming step]
When the first semiconductor substrate is arranged at the first
本実施形態においては、第1のアノード電極51に内蔵されたヒーターを用いて、第1ホルダ31に載置された半導体基板1を加熱し、第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH4ガス、及びH2ガスを電離させ、図5に示すように、第1の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとして真性非晶質シリコン層を製膜する。
In the present embodiment, the
[第1導電型半導体層製膜ステップ]
次に、第1搬送閉路に配置された半導体基板1の表面側に、第1導電型半導体層を製膜する。具体的には、半導体基板1の表面に第1の真性半導体層5Aが製膜された後に、第1の製膜室61の扉を開け、基板ホルダ200を第1導電型製膜室である第2の製膜室62内に移動させる。第2の製膜室62では、第1ホルダ31と第2ホルダ32とが、第2のアノード電極52と電気的に接続され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から第2の製膜室62内の第3の製膜位置83に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたB2H6ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
[First conductive semiconductor layer film forming step]
Next, a first conductive semiconductor layer is formed on the surface side of the
本実施形態においては、第2のアノード電極52に内蔵されたヒーターを用いて、第1ホルダ31に載置された半導体基板1を加熱し、第3の高周波電源93をオン状態とすることにより、第3のカソード電極73と、第2のアノード電極52との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図6に示すように、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
In the present embodiment, the
P型半導体層3としては、P型非晶質シリコン層やP型微結晶シリコン層が好適に用いられる。なお、P型半導体層3の製膜時に、CH4、CO2、NH3、GeH4等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO2やCH4といったガスをCVD製膜の際に導入することにより形成することができる。
As the P-
[第3の製膜室通過ステップ]
次に、第1搬送閉路に配置された半導体基板1が、その表面側が製膜されない状態において、第2導電型製膜室である第3の製膜室63を通過する。具体的には、第1の真性半導体層5Aの表面側にP型半導体層3が製膜された後に、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32とが、第3のアノード電極53と電気的に接続され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
[Third membrane-forming chamber passing step]
Next, the
本実施形態において、第3の製膜室63はN型半導体層4を製膜する製膜室であり、P型半導体層3の表面側においてはN型半導体層4を形成しないため、第5の製膜位置85に配置された第1ホルダ31に載置された半導体基板1に対しては、なんら製膜を行うことなく第3の製膜室63を通過させる。即ち、この第3の製膜室通過ステップにおいて、第5のカソード電極75に接続された第5の高周波電源95をオフ状態とし、第1ホルダ31に載置された半導体基板1に対して製膜がされない状態とする。その際、シャワーヘッド電極である第5のカソード電極75から、なんらのガスも供給されない状態としてもよい。
In the present embodiment, the third film-forming
[搬送・反転ステップ]
基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[Transfer / reversal step]
When the
ここで、第3の製膜室63を通過した半導体基板1の表面側には、図6に示したように第1の真性半導体層5Aと、P型半導体層3が製膜された状態となっている。
Here, as shown in FIG. 6, the first
このように、表面側に所望の薄膜が形成された状態の半導体基板1を「第2の半導体基板」とする。
The
次に、図3に示した第1ホルダ31に、表面側が露出されるように載置されていた第2の半導体基板である半導体基板1を、その裏面側が露出されるように反転させて第2ホルダ32の基板載置面に載置する反転ステップを行う。
Next, the
このように、搬送・反転ステップを行うことにより、第1搬送閉路に配置された半導体基板1が、その裏面側が露出されるように、第2搬送閉路に移されることとなる。
By performing the transport / reversal step in this way, the
更に、本実施形態においては、第2の半導体基板が第2ホルダ32に移されて空き状態になった第1ホルダ31の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第1の半導体基板を、その表面側が露出されるように載置する。
Further, in the present embodiment, the second semiconductor substrate is moved to the
即ち、第1の半導体基板は、その表面側が露出された状態で、第1搬送閉路に配置され、第2の半導体基板は、その裏面側が露出された状態で、第2搬送閉路に配置された状態となる。 That is, the first semiconductor substrate was arranged in the first transport closed circuit with its front surface side exposed, and the second semiconductor substrate was arranged in the second transport closed circuit with its back surface side exposed. It becomes a state.
なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。即ち、第3の製膜室63の出口で反転ステップを行った後に、搬送ステップを行ってもよい。あるいは、搬送ステップの途中で反転ステップを行う方法としても構わない。
It does not matter which of the transfer step and the reversal step is performed first. That is, the transfer step may be performed after the reversal step is performed at the outlet of the third
[第2の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
第2ホルダ32の基板載置面に第2の半導体基板が載置され、第1ホルダ31の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32とが、第1のアノード電極51と電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[Step of arranging the second semiconductor substrate at the second film forming position of the first film forming chamber]
When the second semiconductor substrate is mounted on the substrate mounting surface of the
ここで本実施形態においては、第2の半導体基板を第1の製膜室61の第2の製膜位置82に配置するステップと、上述した第1の半導体基板を第1の製膜室61の第1の製膜位置81に配置するステップとが、略同時に行われる。
Here, in the present embodiment, the step of arranging the second semiconductor substrate at the second
[第2の真性半導体層製膜ステップ]
第1の半導体基板が第1の製膜位置81に配置され、第2の半導体基板が第2の製膜位置82に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH4ガス、及びH2ガスを、第1の製膜位置81、及び第2の製膜位置82に供給する。
[Second intrinsic semiconductor layer film forming step]
When the first semiconductor substrate is arranged at the first
即ち、第1の製膜位置81と第2の製膜位置82とは、共通の原料ガスが供給される。なお、本開示においては、供給される原料ガスの比率のみが異なっている場合も、「共通の原料ガスが供給される」と表現する。
That is, a common raw material gas is supplied to the first
本実施形態においては、第1のアノード電極51に内蔵されたヒーターを用いて、第1ホルダ31に載置された第1の半導体基板、及び第2ホルダ32に配置された第2の半導体基板を加熱する。そして、第1のカソード電極71に接続された第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。また、第2のカソード電極72に接続された第2の高周波電源92をオン状態とすることにより、第2のカソード電極72と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH4ガス、及びH2ガスを電離させ、図5に示すように、第1ホルダ31に載置された第1の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとしての真性非晶質シリコン層を製膜し、図7に示すように、第2ホルダ32に載置された第2の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bとしての真性非晶質シリコン層を製膜する。
In the present embodiment, the first semiconductor substrate mounted on the
上述したとおり、第1の製膜位置81と第2の製膜位置82には、共通の原料ガスが供給されており、第1の真性半導体層5Aと第2の真性半導体層5Bとは、共通の組成を有している。
As described above, a common raw material gas is supplied to the first
なお、本実施形態における第1の製膜室61においては、第1の高周波電源91と第2の高周波電源92とを、共通の高周波電源により構成してもよい。
In the first
この第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとは、同一期間内に行われる。なお、この「同一期間」とは、第1の半導体基板、及び第2の半導体基板を収容する製膜室の扉を閉めてから開けるまでの期間が同一であることを意味し、第1の半導体基板に対する製膜と、第2の半導体基板に対する製膜とが、厳密に同時に行われていない場合も含む。 The second intrinsic semiconductor layer film forming step and the first intrinsic semiconductor layer film forming step described above are performed within the same period. The "same period" means that the period from closing the door of the film forming chamber accommodating the first semiconductor substrate and the second semiconductor substrate to opening is the same, and the first one. This includes the case where the film formation on the semiconductor substrate and the film formation on the second semiconductor substrate are not performed exactly at the same time.
このような製造方法により、第1ホルダ31が搬送される第1搬送閉路と、第2ホルダ32が搬送される第2搬送閉路とを分離することができる。その結果として、第1搬送閉路においては、第1導電型半導体層(本実施形態においてはP型半導体層3)が形成され、第2導電型半導体層(本実施形態においてはN型半導体層4)が形成されることが無い。同様に、第2搬送閉路においては、第2導電型半導体層が形成され、第1導電型半導体層が形成されることが無い。即ち、第1導電型半導体層に添加された不純物が付着した第1ホルダ31を、第2導電型半導体層の製膜に用いる必要が無く、且つ第2導電型半導体層に添加された不純物が付着した第2ホルダ32を、第1導電型半導体層の製膜に用いる必要が無い。そのため、第2導電型半導体層に、第1導電型半導体層に添加された不純物が混入されるのを抑制するために、第1導電型半導体層の製膜後に第1ホルダ31の表面に真性半導体層を形成する必要が無い。同様に、第1導電型半導体層に、第2導電型半導体層に添加された不純物が混入されるのを抑制するために、第2導電型半導体層の製膜後に第2ホルダ32の裏面に真性半導体層を形成する必要も無い。その結果として、製造効率の向上を実現することができる。
By such a manufacturing method, it is possible to separate the first transport closed circuit in which the
また、このような製造方法により、半導体基板1の表面側に第1の薄膜(本実施形態においては真性半導体層)を形成するための製膜室と、半導体基板1の裏面側に前記第1の薄膜と共通の原料ガスを用いて形成される第2の薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
Further, by such a manufacturing method, a film forming chamber for forming a first thin film (intrinsic semiconductor layer in the present embodiment) on the front surface side of the
また、第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。 Further, since the second intrinsic semiconductor layer film forming step and the first intrinsic semiconductor layer film forming step described above can be carried out in the same period, it is possible to realize a highly productive in-line manufacturing process. it can.
更に、半導体基板1の表面側に形成する第1の真性半導体層5Aの製膜条件と、裏面側に形成する第2の真性半導体層5Bの製膜条件とを異ならせるような場合においても、本開示のプロセスであれば、第1の製膜室61における第1の製膜位置81の製膜条件と、第2の製膜位置82の製膜条件を、一定に保ったまま製膜することができるため、生産性、及び製膜品質の高いインライン式製造プロセスを実現することができる。即ち、本開示のプロセスであれば、半導体基板1の表面側が露出された第1ホルダ31は常に第1の製膜位置81に搬入されるため、第1のカソード電極71に接続された第1の高周波電源91の電力条件、第1の製膜位置81に供給するガスの比率や流量条件、及び第1の製膜位置81の温度条件や、製膜圧力の条件等を、第1の真性半導体層5Aを製膜するための条件に固定しておくことが可能である。また、半導体基板1の裏面側が露出された第2ホルダ32は常に第2の製膜位置82に搬入されるため、第2のカソード電極72に接続された第2の高周波電源92の電力条件、第2の製膜位置82に供給するガスの比率や流量条件、及び第2の製膜位置82の温度条件や、製膜圧力の条件等を、第2の真性半導体層5Bを製膜するための条件に固定しておくことが可能である。
Further, even when the film forming conditions of the first
[第2の製膜室通過ステップ]
次に、第2搬送閉路に配置された半導体基板1が、その裏面側が製膜されない状態において、第1導電型製膜室である第2の製膜室62を通過する。具体的には、第1の半導体基板の表面に第1の真性半導体層5Aが製膜された、第2の半導体基板の裏面に第2の真性半導体層5Bが製膜された後に、第1の製膜室61の扉を開け、基板ホルダ200を第2の製膜室62内に移動させる。第2の製膜室62内において、第1ホルダ31と第2ホルダ32との間に第2のアノード電極52が配置され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。本実施形態においては、この第1ホルダ31が第3の製膜位置83に配置されるステップと、第2ホルダ32が第4の製膜位置84に配置されるステップとが、略同時に行われる。
[Second film-forming chamber passing step]
Next, the
本実施形態において、第2の製膜室62はP型半導体層3を製膜する製膜室であり、第2の真性半導体層5Bの裏面側においてはP型半導体層3を形成しないため、第4の製膜位置84に配置された第2ホルダ32に載置された第2の半導体基板に対しては、なんら製膜を行うことなく第2の製膜室62を通過させる。即ち、この第2の製膜室通過ステップにおいて、第4のカソード電極74に接続された第4の高周波電源94をオフ状態とし、第2ホルダ32に載置された第2の半導体基板に対して製膜がされない状態とする。その際、シャワーヘッド電極である第4のカソード電極74から、なんらのガスも供給されない状態としてもよい。第4のカソード電極74と第3のカソード電極73とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第4のカソード電極74側へのガス供給のみを止めるようにしてもよい。
In the present embodiment, the second film-forming
なお、この第2の製膜室通過ステップは、上述した第1導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第4のカソード電極74に接続された第4の高周波電源94をオフ状態のままとし、第4の製膜位置84においては、第2ホルダ32に載置された第2の半導体基板に対してなんらの製膜を行わない状態としつつ、第3のカソード電極73に接続された第3の高周波電源93をオン状態とし、シャワーヘッド電極である第3のカソード電極73から、各種ガスを供給し、第3の製膜位置83においては、第1の半導体基板の表面側に形成された第1の真性半導体層5Aの表面に、P型半導体層3を形成することが可能である。
The second film-forming chamber passing step can be performed in the same period as the above-mentioned first conductive semiconductor layer film-forming step. That is, the fourth high-
[第2導電型半導体層製膜ステップ]
次に、第2搬送閉路に配置された半導体基板1の裏面側に、第2導電型半導体層を製膜する。具体的には、基板ホルダ200が第2の製膜室62を通過すると、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63では、第1ホルダ31と第2ホルダ32との間に第3のアノード電極53が配置され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。その後、第3の製膜室63の扉を閉め、第3の製膜室63内を真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から第3の製膜室63内の第6の製膜位置86に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたPH3ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
[Second conductive semiconductor layer film forming step]
Next, a second conductive semiconductor layer is formed on the back surface side of the
本実施形態においては、第3のアノード電極53に内蔵されたヒーターを用いて、第2ホルダ32に載置された第2の半導体基板を加熱し、第6の高周波電源96をオン状態とすることにより、第6のカソード電極76と、第3のアノード電極53との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図8に示すように、第2の真性半導体層5Bの裏面側に、第2導電型半導体層としてのN型半導体層4を製膜する。
In the present embodiment, the heater built in the
N型半導体層4としては、N型非晶質シリコン層やN型微結晶シリコン層が好適に用いられる。なお、N型半導体層4の製膜時に、CH4、CO2、NH3、GeH4等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO2やCH4といったガスをCVD製膜の際に導入することにより形成することができる。
As the N-
なお、この第2導電型半導体層製膜ステップは、上述した第3の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第5のカソード電極75に接続された第5の高周波電源95をオフ状態のままとし、第5の製膜位置85においては、第1ホルダ31に載置された第1の半導体基板に対してなんらの製膜を行わない状態としつつ、第6のカソード電極76に接続された第6の高周波電源96をオン状態とし、シャワーヘッド電極である第6のカソード電極76から、各種ガスを供給し、第6の製膜位置86においては、第2の半導体基板の裏面側に形成された第2の真性半導体層5Bの裏面に、N型半導体層4を形成することが可能である。
The second conductive semiconductor layer film forming step can be performed in the same period as the above-mentioned third film forming chamber passing step. Specifically, the fifth high-
[透明導電層製膜ステップ]
その後、他の製膜装置などを用いて、図2に示した第1の透明導電層6AをP型半導体層3の表面側に形成し、第2の透明導電層6BをN型半導体層4の裏面側に形成する。
[Transparent conductive layer film forming step]
Then, using another film-forming device or the like, the first transparent
第1の透明導電層6A、第2の透明導電層6Bの製膜方法は、特に限定されないが、スパッタ法等の物理気相堆積法や、有機金属化合物と酸素または水との反応を利用した化学気相堆積(MOCVD: metal organic chemical vapor deposition)法等が好ましい。いずれの製膜方法においても、熱やプラズマ放電によるエネルギーを利用することもできる。
The method for forming the first transparent
第1の透明導電層6A、第2の透明導電層6Bの構成材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、及びそれらの複合酸化物等の透明導電性金属酸化物を用いる。また、グラフェンのような非金属からなる透明導電性材料であってもよい。上述した構成材料の中でも、高い導電率と透明性の観点からは、酸化インジウムを主成分とするインジウム系複合酸化物を第1の透明導電層6A、第2の透明導電層6Bとして用いることが好ましい。また、信頼性やより高い導電率を確保する為に、インジウム酸化物にドーパントを添加して用いることが更に好ましい。ドーパントとして用いる不純物としては、Sn、W、Ce、Zn、As、Al、Si、S、Ti等が挙げられる。
As the constituent materials of the first transparent
なお、図9に示すように、製膜装置300Aが、第3の製膜室63の後段に、第3の製膜室63に接続された第4の製膜室65を含み、第4の製膜室65が、第7の製膜位置87、第8の製膜位置88を含む構成としてもよい。第4の製膜室65は、第7のカソード電極77、第8のカソード電極78、及び第4のアノード電極54を有しており、上述した第1の製膜室61等と同様の構成を有しているものとする。その場合、この第7の製膜位置87において、P型半導体層3の表面側に第1の透明導電層6Aを形成し、第8の製膜位置88において、N型半導体層4の裏面側に第2の透明導電層6Bを形成する方法としても構わない。
As shown in FIG. 9, the
具体的には、図6に示したような、表面側に第1の真性半導体層5A、及びP型半導体層3を形成された半導体基板1が第4の製膜室65に搬入され、この第4の製膜室65においてP型半導体層3の表面側に第1の透明導電層6Aを製膜される。その後、半導体基板1は、上述した搬送ステップ、反転ステップを経て、第2の半導体基板として、第1の製膜室61に再度搬入される。その後、半導体基板1は、その裏面側に第2の真性半導体層5B、N型半導体層4を形成された後、再度、第4の製膜室65内に搬入され、N型半導体層4の裏面側に第2の透明導電層6Bが製膜される。
Specifically, as shown in FIG. 6, the
[集電電極形成ステップ]
その後、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側にバスバー電極2A、フィンガー電極2Bを含む集電電極2を形成する。集電電極2は、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側に形成された下地電極と、この下地電極上に形成されためっき電極と、を含む。
[Current collector electrode formation step]
After that, the
下地電極は、例えば、インクジェット法、スクリーン印刷法、スプレー法、ロールコート法等により形成することができる。下地電極は、所定形状にパターン化することが可能であり、パターン化された下地電極を形成するに際しては、生産性の観点からスクリーン印刷法が適している。スクリーン印刷法では、導電性の微粒子を含む印刷ペーストを集電電極2のパターン形状に対応した開口パターンを有するスクリーン版を用いて印刷する方法が好ましく用いられる。
The base electrode can be formed by, for example, an inkjet method, a screen printing method, a spray method, a roll coating method, or the like. The base electrode can be patterned into a predetermined shape, and the screen printing method is suitable from the viewpoint of productivity when forming the patterned base electrode. In the screen printing method, a method of printing a printing paste containing conductive fine particles using a screen plate having an opening pattern corresponding to the pattern shape of the
下地電極に含まれる導電性粒子としては、例えば銀、銅、アルミニウム、ニッケル、錫、ビスマス、亜鉛、ガリウム、カーボン及びこれらの混合物等を用いることができる。 As the conductive particles contained in the base electrode, for example, silver, copper, aluminum, nickel, tin, bismuth, zinc, gallium, carbon and a mixture thereof can be used.
下地電極に含まれる熱硬化性樹脂としては、エポキシ系樹脂、フェノール系樹脂、アクリル系樹脂等を用いることができる。熱硬化性樹脂を下地電極に含ませておくことにより、熱硬化工程において、下地電極を硬化させることができる。 As the thermosetting resin contained in the base electrode, an epoxy resin, a phenol resin, an acrylic resin or the like can be used. By including the thermosetting resin in the base electrode, the base electrode can be cured in the heat curing step.
なお、下地電極は、複数の層から構成されてもよい。例えば、下地電極が、第1の透明導電層6A、第2の透明導電層6Bに対する接触抵抗の低い下層を含む構造にすることにより、光電変換素子100の曲線因子の向上が期待できる。
The base electrode may be composed of a plurality of layers. For example, by forming the base electrode to include a lower layer having a low contact resistance with respect to the first transparent
めっき電極は、めっき法により、下地電極を起点として金属を析出させることにより形成される。めっき電極として析出させる金属としては、例えば銅、ニッケル、錫、アルミニウム、クロム、銀、などを用いることができ、めっき法で形成することができる材料であればよい。 The plating electrode is formed by depositing a metal starting from the base electrode by a plating method. As the metal to be deposited as the plating electrode, for example, copper, nickel, tin, aluminum, chromium, silver, etc. can be used, and any material that can be formed by a plating method may be used.
[絶縁膜形成ステップ]
なお、図2においては図示してはいないが、第1の透明導電層6Aの表面及び第2の透明導電層6Bの裏面における、集電電極2が形成されていない領域において、絶縁膜を形成しても構わない。絶縁膜を形成しておくことにより、上述しためっき電極を形成するめっき法において、第1の透明導電層6Aの表面、及び第2の透明導電層6Bの裏面をめっき液から化学的及び電気的に保護することが可能となる。即ち、第1の透明導電層6A、第2の透明導電層6Bの表面に金属が析出されてしまうことを抑制することができる。
[Insulating film forming step]
Although not shown in FIG. 2, an insulating film is formed on the front surface of the first transparent
この絶縁膜形成ステップは、例えば、図9に示す製膜装置300Aが、第4の製膜室65の後段に、第4の製膜室65に接続された第5の製膜室66を更に含み、第5の製膜室66が、第9の製膜位置89、第10の製膜位置90を含む構成において行うことができる。第5の製膜室66は、第9のカソード電極79、第10のカソード電極80、及び第5のアノード電極55を有しており、上述した第1の製膜室61等と同様の構成を有しているものとする。その場合、この第9の製膜位置89において、第1の透明導電層6Aの表面側に第1の絶縁膜を形成し、第10の製膜位置90において、第2の透明導電層6Bの裏面側に第2の絶縁膜を形成する方法としても構わない。
In this insulating film forming step, for example, the
具体的には、表面側に第1の真性半導体層5A、P型半導体層3、及び第1の透明導電層6Aを形成された半導体基板1が第5の製膜室66に搬入され、この第5の製膜室66において第1の透明導電層6Aの表面側に第1の絶縁膜を製膜される。その後、半導体基板1は、上述した搬送ステップ、反転ステップを経て、第2の半導体基板として、第1の製膜室61に再度搬入される。その後、半導体基板1は、その裏面側に第2の真性半導体層5B、N型半導体層4、及び第2の透明導電層6Bを形成された後、再度、第5の製膜室66内に搬入され、第2の透明導電層6Bの裏面側に第2の絶縁膜が製膜される。
Specifically, the
絶縁膜を構成する材料としては、電気的に絶縁性を示す材料を用いる必要があり、めっき液に対する化学的安定性を有する材料であることが望ましい。めっき液に対する化学的安定性が高い材料を用いることにより、上述しためっき電極を形成するに際して、絶縁膜が溶解しにくく、第1の透明導電層6Aの表面、及び第2の透明導電層6Bの裏面へのダメージが生じるのを抑制することができる。
As the material constituting the insulating film, it is necessary to use a material that exhibits electrical insulation, and it is desirable that the material has chemical stability with respect to the plating solution. By using a material having high chemical stability to the plating solution, the insulating film is difficult to dissolve when the above-mentioned plating electrode is formed, and the surface of the first transparent
また、絶縁膜を構成する材料としては、第1の透明導電層6A、第2の透明導電層6Bとの密着強度が大きい材料を用いることが好ましい。第1の透明導電層6A、第2の透明導電層6Bとの密着強度を大きくすることにより、上述しためっき電極を形成するに際して、絶縁膜が剥離しにくくなり、第1の透明導電層6A、第2の透明導電層6Bへの金属の析出を防ぐことができる。
Further, as the material constituting the insulating film, it is preferable to use a material having a high adhesion strength with the first transparent
絶縁膜には、光透過率が高い材料を用いることが好ましい。絶縁膜による光吸収が小さければ、より多くの光を半導体基板1側へ取り込むことが可能となる。例えば、絶縁膜が透過率90%以上の十分な透明性を有する場合、絶縁膜での光吸収による光学的な損失が小さく、めっき電極形成後に、この絶縁膜を除去する工程を必要とせず、そのまま光電変換素子100の一部として使用することができる。そのため、光電変換素子100の製造工程を単純化でき、生産性をより向上させることが可能となる。また、絶縁膜を除去する工程を設けることなく、絶縁膜をそのまま光電変換素子100の一部として使用される場合、絶縁膜は、十分な耐候性、および熱・湿度に対する安定性を有する材料を用いることがより望ましい。
It is preferable to use a material having high light transmittance for the insulating film. If the light absorption by the insulating film is small, more light can be taken into the
絶縁膜を構成する材料としては、無機絶縁性材料でも、有機絶縁性材料でもよい。無機絶縁性材料としては、例えば、酸化シリコン、窒化シリコン、酸化チタン、酸化アルミニウム、酸化マグネシウム等の材料を用いることができる。有機絶縁性材料としては、例えば、ポリエステル、エチレン酢酸ビニル共重合体、アクリル、エポキシ、ポリウレタン等の材料を用いることができる。 The material constituting the insulating film may be an inorganic insulating material or an organic insulating material. As the inorganic insulating material, for example, materials such as silicon oxide, silicon nitride, titanium oxide, aluminum oxide, and magnesium oxide can be used. As the organic insulating material, for example, materials such as polyester, ethylene vinyl acetate copolymer, acrylic, epoxy, and polyurethane can be used.
このような無機材料の中でも、めっき液耐性や透明性の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン(SiAlON)、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム、酸化チタン、チタン酸ストロンチウム等が好ましく用いられる。中でも、電気的特性や透明電極層との密着性等の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン(SiAlON)、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム等が好ましく、屈折率を適宜に調整し得る観点からは、酸化シリコンや窒化シリコン等が特に好ましく用いられる。なお、これらの無機材料は、化学量論的(stoichiometric)組成を有するものに限定されず、酸素欠損等を含むものであってもよい。 Among such inorganic materials, from the viewpoint of plating solution resistance and transparency, silicon oxide, silicon nitride, silicon oxide nitride, aluminum oxide, sialon (SiAlON), yttrium oxide, magnesium oxide, barium titanate, strontium oxide, etc. Barium titanate, tantalum oxide, magnesium fluoride, titanium oxide, strontium titanate and the like are preferably used. Among them, from the viewpoint of electrical characteristics and adhesion to the transparent electrode layer, silicon oxide, silicon nitride, silicon oxide, aluminum oxide, sialon (SiAlON), yttrium oxide, magnesium oxide, barium titanate, samarium oxide, etc. Barium titanate, tantalum oxide, magnesium fluoride and the like are preferable, and silicon oxide, silicon nitride and the like are particularly preferably used from the viewpoint of appropriately adjusting the refractive index. In addition, these inorganic materials are not limited to those having a stoichiometric composition, and may contain oxygen deficiency and the like.
絶縁膜の構成材料として、酸化シリコンや窒化シリコン等の無機絶縁性材料を用いる場合は、絶縁膜の形成方法として、プラズマCVD法、スパッタ法等の乾式法が好ましく用いられる。また、絶縁膜の構成材料として、有機絶縁性材料を用いる場合は、絶縁膜の形成方法として、スピンコート法、スクリーン印刷法等の湿式法が好ましく用いられる。これらの方法によれば、ピンホール等の欠陥が少なく、緻密な構造の膜を形成することが可能となる。 When an inorganic insulating material such as silicon oxide or silicon nitride is used as the constituent material of the insulating film, a dry method such as a plasma CVD method or a sputtering method is preferably used as a method for forming the insulating film. When an organic insulating material is used as the constituent material of the insulating film, a wet method such as a spin coating method or a screen printing method is preferably used as a method for forming the insulating film. According to these methods, it is possible to form a film having a dense structure with few defects such as pinholes.
本実施形態においては、より緻密な構造の膜を形成する観点から、絶縁膜をプラズマCVD法で形成する。この方法により、200nm程度の厚いものだけでなく、30〜100nm程度の薄い膜厚の絶縁膜を形成した場合も、緻密性の高い構造の膜を形成することができる。 In the present embodiment, the insulating film is formed by the plasma CVD method from the viewpoint of forming a film having a more dense structure. By this method, a film having a highly dense structure can be formed not only when a thick insulating film having a thickness of about 200 nm but also a thin insulating film having a film thickness of about 30 to 100 nm is formed.
[その他の実施形態]
なお、図4を用いて説明した製膜装置300、及び図9を用いて説明した製膜装置300Aが搬送手段64を備え、上述した搬送ステップと反転ステップを行う例を示したが、本開示はこの例に限定されない。例えば、第1の半導体基板を第1ホルダ31に載置し、第1搬送閉路において、第1の真性半導体層製膜ステップ、第1導電型半導体層製膜ステップ、第3の製膜室通過ステップを経て、第2の半導体基板となって半導体基板1を保管しておき、その後、この保管されていた第2の半導体基板を第2ホルダ32に載置し、第2搬送閉路において、第2の真性半導体層製膜ステップ、第2の製膜室通過ステップ、第2導電型半導体層製膜ステップを行う方法としてもよい。
[Other Embodiments]
An example is shown in which the
なお、本実施形態においては、半導体基板1の表面側に第1の真性半導体層5Aを形成する第1の真性半導体層製膜ステップ、第1の真性半導体層5Aの表面側に第1導電型半導体層としてのP型半導体層3を形成する第1導電型半導体層製膜ステップ、第3の製膜室通過ステップ、及び搬送・反転ステップを経た後に、半導体基板1の裏面側に第2の真性半導体層5Bを形成する第2の真性半導体層製膜ステップ、第2の製膜室通過ステップ、及び第2の真性半導体層5Bの裏面側に第2導電型半導体層としてのN型半導体層4を形成する第2導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図4及び図9を用いて、その例について、以下説明する。
In the present embodiment, the first intrinsic semiconductor layer forming step for forming the first
[第1の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
まず、表裏面に所望の薄膜が形成されていない半導体基板1を、その裏面側が露出されるように第2ホルダ32の基板載置面に載置する。そして、図4、及び図9に示した第1の製膜室61に基板ホルダ200ごと搬入し、半導体基板1を第2の製膜位置82に配置する。即ち、半導体基板1は、その裏面側が露出された状態で、第2搬送閉路に配置される。
[Step of arranging the first semiconductor substrate at the second film forming position of the first film forming chamber]
First, the
[第2の真性半導体層製膜ステップ]
次に、半導体基板1の裏面側に第2の真性半導体層5Bを製膜する第2の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61内を真空状態にした後に、シャワーヘッド電極である第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給し、第2の高周波電源92をオン状態とすることにより、第2の製膜位置82においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第1の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bを製膜する。
[Second intrinsic semiconductor layer film forming step]
Next, a second intrinsic semiconductor layer film forming step is performed in which the second
[第2の製膜室通過ステップ]
その後、第2搬送閉路に配置された半導体基板1が、その裏面側が製膜されない状態において、第1導電型製膜室である第2の製膜室62を通過する、第2の製膜室通過ステップを行う。具体的には、基板ホルダ200を第2の製膜室62に搬入するが、この第2の製膜室62における第4の製膜位置84においては、第4の高周波電源94をオフとすることで、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
[Second film-forming chamber passing step]
After that, the
[第2導電型半導体層製膜ステップ]
次に、第2搬送閉路に配置された半導体基板1の裏面側に、第2導電型半導体層を製膜する、第2導電型半導体層製膜ステップを行う。具体的には、次に、基板ホルダ200を第3の製膜室63に搬入し、第2の真性半導体層5Bの裏面側に第2導電型半導体層を製膜する第2の導電型半導体層製膜ステップを行う。具体的には、半導体基板1を第6の製膜位置86に配置し、第3の製膜室63内を真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第6の高周波電源96をオン状態とすることにより、第6の製膜位置86においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第2の真性半導体層5Bの裏面側に、第2導電型半導体層を製膜する。
[Second conductive semiconductor layer film forming step]
Next, a second conductive semiconductor layer film forming step is performed in which the second conductive semiconductor layer is formed on the back surface side of the
[搬送・反転ステップ]
基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[Transfer / reversal step]
When the
ここで、第3の製膜室63を通過した半導体基板1の裏面側には、第2の真性半導体層5Bと、N型半導体層4が製膜された状態となっている。
Here, the second
この実施例においては、裏面側に所望の薄膜が形成された状態の半導体基板1を「第2の半導体基板」とする。
In this embodiment, the
そして、第2ホルダ32に、裏面側が露出されるように載置されていた半導体基板1を、その表面側が露出されるように反転させて第1ホルダ31の基板載置面に載置する反転ステップを行う。
Then, the
このように、搬送・反転ステップを行うことにより、第2搬送閉路に配置された半導体基板1が、その表面側が露出されるように、第1搬送閉路に移されることとなる。
By performing the transport / reversal step in this way, the
更に、この実施例においては、第2の半導体基板が第1ホルダ31に移されて空き状態になった第2ホルダ32の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第1の半導体基板を、その裏面側が露出されるように載置する。
Further, in this embodiment, the second semiconductor substrate is moved to the
即ち、第1の半導体基板は、その裏面側が露出された状態で、第2搬送閉路に配置され、第2の半導体基板は、その表面側が露出された状態で、第1搬送閉路に配置された状態となる。 That is, the first semiconductor substrate was arranged in the second transport closed circuit with its back surface side exposed, and the second semiconductor substrate was arranged in the first transport closed circuit with its front surface side exposed. It becomes a state.
なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。 It does not matter which of the transfer step and the reversal step is performed first. Further, a method of performing an inversion step in the middle of the transfer step may be used.
[第2の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
第1ホルダ31の基板載置面に第2の半導体基板が載置され、第2ホルダ32の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32との間に第1のアノード電極51が配置され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[Step of arranging the second semiconductor substrate at the first film forming position of the first film forming chamber]
When the second semiconductor substrate is mounted on the substrate mounting surface of the
[第1の真性半導体層製膜ステップ]
第1の半導体基板が第2の製膜位置82に配置され、第2の半導体基板が第1の製膜位置81に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。
[First intrinsic semiconductor layer film forming step]
When the first semiconductor substrate is arranged at the second
第1のカソード電極71に接続された第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。また、第2のカソード電極72に接続された第2の高周波電源92をオン状態とすることにより、第2のカソード電極72と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH4ガス、及びH2ガスを電離させ、第1ホルダ31に載置された第2の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとしての真性非晶質シリコン層を製膜し、第2ホルダ32に載置された第1の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bとしての真性非晶質シリコン層を製膜する。
By turning on the first high-
この第1の真性半導体層製膜ステップと、上述した第2の真性半導体層製膜ステップとは、同一期間内に行われる。 The first intrinsic semiconductor layer film forming step and the second intrinsic semiconductor layer film forming step described above are performed within the same period.
このような方法により、半導体基板1の裏面側に所望の薄膜(本実施形態においては真性半導体層)を形成するための製膜室と、半導体基板1の表面側に前記所望の薄膜と共通の原料ガスを用いて形成される薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
By such a method, a film forming chamber for forming a desired thin film (intrinsic semiconductor layer in the present embodiment) on the back surface side of the
また、第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。 Further, since the second intrinsic semiconductor layer film forming step and the first intrinsic semiconductor layer film forming step described above can be carried out in the same period, it is possible to realize a highly productive in-line manufacturing process. it can.
[第1導電型半導体層製膜ステップ]
次に、第1搬送閉路に配置された半導体基板1の表面側に、第1導電型半導体層を製膜する。具体的には、第2の半導体基板の表面に第1の真性半導体層5Aが製膜された後に、基板ホルダ200を第1導電型製膜室である第2の製膜室62内に移動させる。第2の製膜室62では、第1ホルダ31と第2ホルダ32との間に第2のアノード電極52が配置され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から第2の製膜室62内の第3の製膜位置83に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたPH3ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
[First conductive semiconductor layer film forming step]
Next, a first conductive semiconductor layer is formed on the surface side of the
本実施形態においては、第2のアノード電極52に内蔵されたヒーターを用いて、第1ホルダ31に載置された第2の半導体基板を加熱し、第3の高周波電源93をオン状態とすることにより、第3のカソード電極73と、第2のアノード電極52との間においてプラズマ放電を生起する。このプラズマ放電の生起により、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
In the present embodiment, the heater built in the
なお、この第1導電型半導体層製膜ステップは、上述した第2の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第4のカソード電極74に接続された第4の高周波電源94をオフ状態のままとし第4の製膜位置84においては、第2ホルダ32に載置された第1の半導体基板に対してなんらの製膜を行わない状態としつつ、第3のカソード電極73に接続された第3の高周波電源93をオン状態とし、シャワーヘッド電極である第3のカソード電極73から、各種ガスを供給し、第3の製膜位置83においては、第1の半導体基板の表面側に形成された第1の真性半導体層5Aの表面に、P型半導体層3を形成することが可能である。
The first conductive semiconductor layer film forming step can be performed in the same period as the above-mentioned second film forming chamber passing step. Specifically, the first semiconductor mounted on the
[第3の製膜室通過ステップ]
次に、第1搬送閉路に配置された半導体基板1が、その表面側が製膜されない状態において、第2導電型製膜室である第3の製膜室63を通過する。具体的には、第1の真性半導体層5Aの表面側にP型半導体層3が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32との間に第3のアノード電極53が配置され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
[Third membrane-forming chamber passing step]
Next, the
本実施形態において、第3の製膜室63はN型半導体層4を製膜する製膜室であり、P型半導体層3の表面側においてはN型半導体層4を形成しないため、第5の製膜位置85に配置された第1ホルダ31に載置された半導体基板1に対しては、なんら製膜を行うことなく第3の製膜室63を通過させる。即ち、この第3の製膜室通過ステップにおいて、第5のカソード電極75に接続された第5の高周波電源95をオフ状態とし、第1ホルダ31に載置された半導体基板1に対して製膜がされない状態とする。その際、シャワーヘッド電極である第5のカソード電極75から、なんらのガスも供給されない状態としてもよい。第5のカソード電極75と第6のカソード電極76とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第5のカソード電極75側へのガス供給のみを止めるようにしてもよい。
In the present embodiment, the third film-forming
なお、この第3の製膜室通過ステップは、上述した第2導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第5のカソード電極75に接続された第5の高周波電源95をオフ状態のままとし、第5の製膜位置85においては、第1ホルダ31に載置された第2の半導体基板に対してなんらの製膜を行わない状態としつつ、第6のカソード電極76に接続された第6の高周波電源96をオン状態とし、シャワーヘッド電極である第6のカソード電極76から、各種ガスを供給し、第6の製膜位置86においては、第1の半導体基板の表面側に形成された第2の真性半導体層5Bの裏面に、N型半導体層4を形成することが可能である。
The third film-forming chamber passing step can be performed in the same period as the above-mentioned second conductive semiconductor layer film-forming step. That is, the fifth high-
なお、この第3の製膜室通過ステップの後に、図9を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。 After the third film forming chamber passing step, the transparent conductive layer film forming step and the current collecting electrode forming step described above may be performed with reference to FIG. 9.
なお、本実施形態においては、第1導電型半導体をP型半導体、第2導電型半導体をN型半導体する方法を例に挙げて説明したが、第1導電型半導体をN型半導体、第2導電型半導体をP型半導体とする方法としてもよい。 In the present embodiment, a method of converting the first conductive semiconductor into a P-type semiconductor and the second conductive semiconductor into an N-type semiconductor has been described as an example, but the first conductive semiconductor is an N-type semiconductor and the second is a second. A method of using a conductive semiconductor as a P-semiconductor may be used.
なお、本実施形態において上述した製造方法における、半導体基板1の表面側、裏面側をすべて逆にした製造方法としてもよい。即ち、例えば第1の製膜室61、第2の製膜室62、及び第3の製膜室63において、第1の半導体基板の非受光面側(裏面側)を製膜し、第2の半導体基板の受光面側(表面側)を製膜する製造方法としてもよい。
In the manufacturing method described above in the present embodiment, the manufacturing method may be performed in which the front surface side and the back surface side of the
なお、図3を用いて説明した基板ホルダ200は、第1ホルダ31と第2ホルダ32とが、保持部33により保持されており、第1ホルダ31と第2ホルダ32とが一体となっている例を示したが、本開示はその例に限定されない。例えば、図10に示すように、第1ホルダ31Aと第2ホルダ32Aとが別体に構成され、第1ホルダ31Aが、第1搬送閉路として、製膜装置300Bにおける第1の製膜室61の第1の製膜位置81、第2の製膜室62の第3の製膜位置83、第3の製膜室63の第5の製膜位置85を搬送された後、第1の搬送手段64Aにより再度、第1の製膜室61に搬送される方法としてもよい。同様に、第2ホルダ32Aが、第2搬送閉路として、製膜装置300Bにおける第1の製膜室61の第2の製膜位置82、第2の製膜室62の第4の製膜位置84、第3の製膜室63の第6の製膜位置86を搬送された後、第2の搬送手段64Bにより再度、第1の製膜室61に搬送される方法としてもよい。
In the
この図10を用いて説明した例において、先に半導体基板1の表面側を製膜する場合においては、第1の搬送手段64Aにより第3の製膜室63から第1の製膜室61へと搬送される半導体基板1を、第1ホルダ31から取り出し、その裏面側が露出するように、第2の搬送手段64Bにより搬送されている第2ホルダ32に載置するようにすればよい。また、先に半導体基板1の裏面側を製膜する場合においては、第2の搬送手段64Bにより第3の製膜室63から第1の製膜室61へと搬送される半導体基板1を、第2ホルダ32から取り出し、その表面側が露出するように、第1の搬送手段64Aにより搬送れている第1ホルダ31に載置するようにすればよい。
In the example described with reference to FIG. 10, when the surface side of the
なお、本実施形態においては、各製膜室におけるカソード電極側から各種ガスを供給する例を説明したが、アノード電極がシャワーヘッド電極となっており、アノード電極側から各種ガスを製膜室内に供給する製造方法としてもよい。 In this embodiment, an example of supplying various gases from the cathode electrode side in each film forming chamber has been described, but the anode electrode is a shower head electrode, and various gases are supplied into the film forming chamber from the anode electrode side. It may be a manufacturing method to supply.
なお、本実施形態の図4、及び図9に示す例においては、各製膜室の両端に高周波電源に接続された2つのカソード電極を配置し、この2つのカソード電極の間にアノード電極を配置する例を示したが、各製膜室の両端に2つのアノード電極を配置し、このアノード電極の間にカソード電極を配置する例としても構わない。この場合、中央に配置されたカソード電極が高周波電源に接続されており、一方のアノード電極とカソード電極との間、及び他方のアノード電極とカソード電極との間において、プラズマ放電を生起することができる。 In the examples shown in FIGS. 4 and 9 of this embodiment, two cathode electrodes connected to a high-frequency power source are arranged at both ends of each film forming chamber, and an anode electrode is placed between the two cathode electrodes. Although an example of arranging the electrodes is shown, an example may be obtained in which two anode electrodes are arranged at both ends of each film forming chamber and the cathode electrodes are arranged between the anode electrodes. In this case, the cathode electrode arranged in the center is connected to the high frequency power supply, and plasma discharge may occur between one anode electrode and the cathode electrode and between the other anode electrode and the cathode electrode. it can.
なお、本実施形態の図3に示す基板ホルダ200の構成例においては、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに逆方向を向く例を示したが、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに向かい合うように配置する構成としてもよい。その場合は、基板ホルダ200における第1ホルダ31と第2ホルダ32との距離を離しておき、基板ホルダ200を各製膜室に搬入した際に、第1ホルダ31と第2ホルダ32との間に配置される電極と、第1ホルダ31、及び第2ホルダ32の基板載置面とが、ある程度の間隔を持って配置される構成とすればよい。
In the configuration example of the
また、基板ホルダ200において、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに向かい合うように配置する場合には、基板ホルダ200の内側に配置される基板載置面にガスが回り込みやすくするために、第1ホルダ31、第2ホルダ32における半導体基板1を載置しない領域において複数の孔を設けておく構成としてもよい。
Further, in the
1 半導体基板、2 集電電極、2A バスバー電極、2B フィンガー電極、3 P型半導体層、4 N型半導体層、5A 第1の真性半導体層、5B 第2の真性半導体層、6A 第1の透明導電層、6B 第2の透明導電層、8 光電変換部、31 第1ホルダ、31A 第1ホルダ、32 第2ホルダ、32A 第2ホルダ、33 保持部、51 第1のアノード電極、52 第2のアノード電極、53 第3のアノード電極、54 第4のアノード電極、55 第5のアノード電極、61 第1の製膜室、62 第2の製膜室、63 第3の製膜室、64 搬送手段、64A 第1の搬送手段、64B 第2の搬送手段、65 第4の製膜室、66 第5の製膜室、71 第1のカソード電極、72 第2のカソード電極、73 第3のカソード電極、74 第4のカソード電極、75 第5のカソード電極、76 第6のカソード電極、77 第7のカソード電極、78 第8のカソード電極、79 第9のカソード電極、80 第10のカソード電極、81 第1の製膜位置、82 第2の製膜位置、83 第3の製膜位置、84 第4の製膜位置、85 第5の製膜位置、86 第6の製膜位置、87 第7の製膜位置、88 第8の製膜位置、89 第9の製膜位置、90 第10の製膜位置、91 第1の高周波電源、92 第2の高周波電源、93 第3の高周波電源、94 第4の高周波電源、95 第5の高周波電源、96 第6の高周波電源、100 光電変換素子、200 基板ホルダ、300 製膜装置、300A 製膜装置、300B 製膜装置。
1 Semiconductor substrate, 2 current collecting electrode, 2A bus bar electrode, 2B finger electrode, 3P type semiconductor layer, 4N type semiconductor layer, 5A first intrinsic semiconductor layer, 5B second intrinsic semiconductor layer, 6A first transparent Conductive layer, 6B 2nd transparent conductive layer, 8 photoelectric conversion part, 31 1st holder, 31A 1st holder, 32 2nd holder, 32A 2nd holder, 33 holding part, 51 1st anode electrode, 52 2nd Anode electrode, 53 3rd anode electrode, 54 4th anode electrode, 55 5th anode electrode, 61 1st film forming chamber, 62 2nd film forming room, 63 3rd film forming room, 64 Transport means, 64A 1st transport means, 64B 2nd transport means, 65 4th film forming chamber, 66 5th film forming chamber, 71 1st cathode electrode, 72 2nd cathode electrode, 73 3rd , 74 4th cathode electrode, 75 5th cathode electrode, 76 6th cathode electrode, 77 7th cathode electrode, 78 8th cathode electrode, 79 9th cathode electrode, 80 10th Cathode electrode, 81 1st film forming position, 82 2nd film forming position, 83 3rd film forming position, 84 4th film forming position, 85 5th film forming position, 86 6th film forming position , 87 7th film forming position, 88 8th film forming position, 89 9th film forming position, 90 10th film forming position, 91 1st high frequency power supply, 92 2nd high frequency power supply, 93 3rd High frequency power supply, 94 4th high frequency power supply, 95 5th high frequency power supply, 96 6th high frequency power supply, 100 photoelectric conversion element, 200 substrate holder, 300 film forming device, 300A film forming device, 300B film forming device.
Claims (5)
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、半導体基板、及び第2導電型半導体層をこの順で含み、
前記製造方法は、インライン式製膜装置を用いた製造方法であって、第1導電型半導体形成ステップと、第2導電型製膜室通過ステップと、第1導電型製膜室通過ステップと、第2導電型半導体層形成ステップと、を含み、
前記インライン式製膜装置は、第1搬送閉路、第2搬送閉路、第1導電型製膜室、及び第2導電型製膜室を備え、
前記第1搬送閉路は、前記光電変換素子の第1主面側を製膜する閉路であり、
前記第2搬送閉路は、前記光電変換素子の第2主面側を製膜する閉路であり、
前記第1導電型製膜室は、前記第1搬送閉路の一部と前記第2搬送閉路の一部とが配置され、
前記第2導電型製膜室は、前記第1搬送閉路の他の一部と前記第2搬送閉路の他の一部とが配置され、前記第1導電型製膜室と直列に接続され、
前記第1導電型半導体層形成ステップでは、前記第1導電型製膜室において、前記第1搬送閉路に配置された前記半導体基板の前記第1の主面側に第1導電型半導体層を形成し、
前記第2導電型製膜室通過ステップでは、前記第1搬送閉路に配置された前記半導体基板が、前記第1主面側が製膜されない状態において前記第2導電型製膜室を通過し、
前記第1導電型製膜室通過ステップでは、前記第2搬送閉路に配置された前記半導体基板が、前記第2主面側が製膜されない状態において前記第1導電型製膜室を通過し、
前記第2導電型半導体層形成ステップでは、前記第2導電型製膜室において、前記第2搬送閉路に配置された前記半導体基板の前記第2の主面側に第2導電型半導体層を形成する、
光電変換素子の製造方法。 It is a manufacturing method of photoelectric conversion element.
The photoelectric conversion element has a first main surface and a second main surface, and includes at least a first conductive semiconductor layer, a semiconductor substrate, and a second conductive semiconductor layer in this order.
The manufacturing method is a manufacturing method using an in-line film forming apparatus, and includes a first conductive semiconductor forming step, a second conductive film forming chamber passing step, and a first conductive film forming chamber passing step. Including a second conductive semiconductor layer forming step,
The in-line type film forming apparatus includes a first transport closing path, a second transport closing path, a first conductive type film forming chamber, and a second conductive type film forming chamber.
The first transport closed path is a closed path for forming a film on the first main surface side of the photoelectric conversion element.
The second transport closed path is a closed path for forming a film on the second main surface side of the photoelectric conversion element.
In the first conductive film forming chamber, a part of the first transport closing path and a part of the second transport closing path are arranged.
In the second conductive type film forming chamber, another part of the first conveying type closed circuit and another part of the second conveying type closing path are arranged and connected in series with the first conductive type film forming chamber.
In the first conductive semiconductor layer forming step, in the first conductive film forming chamber, the first conductive semiconductor layer is formed on the first main surface side of the semiconductor substrate arranged in the first transport closed path. And
In the second conductive film forming chamber passing step, the semiconductor substrate arranged in the first transport closed path passes through the second conductive film forming chamber in a state where the first main surface side is not formed.
In the step of passing through the first conductive film forming chamber, the semiconductor substrate arranged in the second transport closed path passes through the first conductive film forming chamber in a state where the second main surface side is not formed.
In the second conductive semiconductor layer forming step, in the second conductive film forming chamber, the second conductive semiconductor layer is formed on the second main surface side of the semiconductor substrate arranged in the second transport closed path. To do,
A method for manufacturing a photoelectric conversion element.
前記第1搬送閉路に配置された前記半導体基板が、前記第2の主面側が露出されるように、前記第2搬送閉路に移されるステップを更に含み、
前記第2搬送閉路に移されるステップを行った後に、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行う、
請求項1に記載の光電変換素子の製造方法。 After performing the first conductive type semiconductor layer forming step and the second conductive type film forming chamber passing step,
The semiconductor substrate arranged in the first transport closure further includes a step of being transferred to the second transport closure so that the second main surface side is exposed.
After performing the step of being transferred to the second transport closed circuit, the first conductive type film forming chamber passing step and the second conductive type semiconductor layer forming step are performed.
The method for manufacturing a photoelectric conversion element according to claim 1.
前記第2搬送閉路に配置された前記半導体基板が、前記第1の主面側が露出されるように、前記第1搬送閉路に移されるステップを更に含み、
前記第1搬送閉路に移されるステップを行った後に、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行う、
請求項1に記載の光電変換素子の製造方法。 After performing the first conductive type film forming chamber passing step and the second conductive type semiconductor layer forming step,
The semiconductor substrate arranged in the second transport closure further includes a step of being transferred to the first transport closure so that the first main surface side is exposed.
After performing the step of being transferred to the first transport closed circuit, the first conductive type semiconductor layer forming step and the second conductive type film forming chamber passing step are performed.
The method for manufacturing a photoelectric conversion element according to claim 1.
請求項1乃至3のいずれか一つに記載の光電変換素子の製造方法。 The first conductive type semiconductor layer forming step and the first conductive type film forming chamber passing step are performed within the same period.
The method for manufacturing a photoelectric conversion element according to any one of claims 1 to 3.
請求項1乃至4のいずれか一つに記載の光電変換素子の製造方法。 The second conductive film forming chamber passing step and the second conductive semiconductor layer forming step are performed within the same period.
The method for manufacturing a photoelectric conversion element according to any one of claims 1 to 4.
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