JP6896547B2 - Bandgap reference circuit - Google Patents
Bandgap reference circuit Download PDFInfo
- Publication number
- JP6896547B2 JP6896547B2 JP2017145285A JP2017145285A JP6896547B2 JP 6896547 B2 JP6896547 B2 JP 6896547B2 JP 2017145285 A JP2017145285 A JP 2017145285A JP 2017145285 A JP2017145285 A JP 2017145285A JP 6896547 B2 JP6896547 B2 JP 6896547B2
- Authority
- JP
- Japan
- Prior art keywords
- differential
- voltage
- circuit
- switch
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
本発明は、バンドギャップリファレンス回路に係り、特に、バンドギャップ電圧の調整精度の向上、回路の安定性向上等を図ったものに関する。 The present invention relates to a bandgap reference circuit, and more particularly to an object for improving the adjustment accuracy of the bandgap voltage, improving the stability of the circuit, and the like.
バンドギャップリファレンス回路は、電子回路等において安定した基準電圧が所望される場合に用いられるもので、出力特性の改善等を施した種々の回路が提案、実用化されていることは良く知られている通りである（例えば、特許文献１等参照）。
The bandgap reference circuit is used when a stable reference voltage is desired in an electronic circuit or the like, and it is well known that various circuits with improved output characteristics have been proposed and put into practical use. As you can see (see, for example,
図５には、従来のバンドギャップリファレンス回路の回路構成例が示されており、以下、同図を参照しつつ、従来回路について説明する。
この従来回路は、第１及び第２のダイオードＱ１，Ｑ２と、抵抗スイッチ回路５１と、演算増幅器５２とに大別されて構成されたものとなっている。
FIG. 5 shows an example of a circuit configuration of a conventional bandgap reference circuit, and the conventional circuit will be described below with reference to the same figure.
This conventional circuit is roughly divided into first and second diodes Q1 and Q2, a
第１及び第２のダイオードＱ１，Ｑ２は、アノード面積比Ｑ１：Ｑ２＝１：Ｎに設定されている。
抵抗スイッチ回路５１は、複数のスイッチ５１−１〜５１−ｎ（ｎは正の整数）の切り換えによって、所望する抵抗Ｒ１、Ｒ２の設定を行うための回路であり、抵抗Ｒ１、Ｒ２は、以下に説明するようにバンドギャップ電圧の設定要素である。
演算増幅器５２は、第１のダイオードＱ１のアノードの電圧と、抵抗スイッチ回路５１を介した第２のダイオードＱ２のアノードの電圧との差分を増幅出力する。
The first and second diodes Q1 and Q2 are set to the anode area ratio Q1: Q2 = 1: N.
The
The
このバンドギャップリファレンス回路により得られるバンドギャップ電圧ＶBGRは、下記する式１により表される。
The bandgap voltage VBGR obtained by this bandgap reference circuit is represented by the following
ＶBGR＝ＶBE1＋（Ｒ２／Ｒ１）×ΔＶBE＝ＶBE1＋（Ｒ２／Ｒ１）×ＶT×ｌｎ（Ｎ）・・・式１
VBGR = VBE1 + (R2 / R1) x ΔVBE = VBE1 + (R2 / R1) x VT x ln (N) ...
ここで、ＶBE1は第１のダイオードＱ１の順方向電圧、ΔＶBEは第１のダイオードＱ１の順方向電圧と第２のダイオードＱ２の順方向電圧との順方向電圧差、Ｒ１，Ｒ２は、抵抗スイッチ回路５１により設定されたそれぞれの抵抗値、ＶTは熱電圧、Ｎは、第１のダイオードＱ１に対する第２のダイオードＱ２のアノード面積比である。
Here, VBE1 is the forward voltage of the first diode Q1, ΔVBE is the forward voltage difference between the forward voltage of the first diode Q1 and the forward voltage of the second diode Q2, and R1 and R2 are resistance switches. Each resistance value set by the
式１から、抵抗スイッチ回路５１のスイッチ切り換えにより、Ｒ２とＲ１の比率を適宜調整することで、温度依存が少ないバンドギャップ電圧ＶBGRが得られることが理解できる。
From
しかしながら、ＰＮ接合の第２のダイオードＱ２に流れる電流は、（ＶＴ／Ｒ１）×ｌｎ（Ｎ）であるため、Ｒ２とＲ１の比率を変えると同時に、第２のダイオードＱ２に流れる電流も変動してしまうという欠点がある。
また、抵抗Ｒ３の抵抗値が固定の場合、第１のダイオードＱ１の電流も変動してしまう。
However, since the current flowing through the second diode Q2 of the PN junction is (VT / R1) × ln (N), the ratio of R2 and R1 is changed, and at the same time, the current flowing through the second diode Q2 also fluctuates. There is a drawback that it will end up.
Further, when the resistance value of the resistor R3 is fixed, the current of the first diode Q1 also fluctuates.
このため、従来回路においては、バンドギャップ電圧ＶBGRを所望の値に調節しようとすると、順方向電圧差ΔＶBEと第１のダイオードＱ１の順方向電圧ＶBE1が同時に変動するため調節の難易度が高く、熟練を要するという問題があった。 Therefore, in the conventional circuit, when trying to adjust the bandgap voltage VBGR to a desired value, the forward voltage difference ΔVBE and the forward voltage VBE1 of the first diode Q1 fluctuate at the same time, which makes the adjustment difficult. There was a problem that skill was required.
本発明は、上記実状に鑑みてなされたもので、所望のバンドギャップ電圧ＶBGRを、熟練を要することなく、高精度に調整可能なバンドギャップリファレンス回路を提供するものである。 The present invention has been made in view of the above circumstances, and provides a bandgap reference circuit capable of adjusting a desired bandgap voltage VBGR with high accuracy without requiring skill.
上記本発明の目的を達成するため、本発明に係るバンドギャップリファレンス回路は、
順方向にバイアスされた第１及び第２のＰＮ接合素子と、
２系統の差動入力段を有し単相出力を可能に構成されてなる差動差動増幅器と、
ボルテージフォロアに構成された演算増幅器と、
直列接続された複数の抵抗器を有してなる抵抗回路と、
複数のスイッチを有してなるスイッチアレイと、
前記スイッチアレイへ出力して、前記複数のスイッチのオン・オフを定めるスイッチ選択コードが読み出し可能に記憶された選択コード記憶素子とを有するバンドギャップリファレンス回路であって、
前記差動差動増幅器の前記２系統の差動入力段の一方の差動入力段には、前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差が入力され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記差動差動増幅器の出力端子と前記演算増幅器の出力端子との間には、前記抵抗回路を構成する複数の抵抗器が直列接続されて設けられ、
前記スイッチアレイは、前記スイッチのオン・オフによって、前記抵抗回路を構成する複数の抵抗器を、前記差動差動増幅器の出力端子と前記他方の差動入力段の反転入力端子との間に、フィードバック抵抗器として接続される抵抗器と、前記差動差動増幅器の前記他方の差動入力段の反転入力端子と前記演算増幅器の出力端子との間に終端抵抗器として接続される抵抗器と、に分割可能に設けられ、
前記スイッチアレイは、前記選択コード記憶素子からスイッチ選択コードが入力されると、前記スイッチ選択コードに対応した一つのスイッチをオンとするよう構成されてなり、
前記第１及び第２のＰＮ接合素子の順方向バイアス電圧を変動させることなくバンドギャップ電圧の調整を可能としてなるものである。
In order to achieve the above object of the present invention, the bandgap reference circuit according to the present invention is
A forward-biased first and second PN junction element,
A differential differential amplifier that has two differential input stages and is configured to enable single-phase output.
The operational amplifier configured in the voltage follower and
A resistor circuit having multiple resistors connected in series,
A switch array with multiple switches,
A bandgap reference circuit having a selection code storage element that outputs to the switch array and readablely stores switch selection codes that determine on / off of the plurality of switches.
The voltage difference of the forward voltage of each of the first and second PN junction elements is input to one of the differential input stages of the two systems of the differential differential amplifier.
At the non-inverting input terminal of the other differential input stage of the two differential input stages, the forward voltage of either the first PN junction element or the second PN junction element is applied to the voltage. Input via an operational amplifier that forms a follower
A plurality of resistors constituting the resistance circuit are provided in series between the output terminal of the differential differential amplifier and the output terminal of the operational amplifier.
The switch array places a plurality of resistors constituting the resistance circuit between the output terminal of the differential differential amplifier and the inverting input terminal of the other differential input stage by turning the switch on and off. , A resistor connected as a feedback resistor and a resistor connected as a termination resistor between the inverting input terminal of the other differential input stage of the differential differential amplifier and the output terminal of the operational amplifier. And, it is provided so that it can be divided into
The switch array is configured to turn on one switch corresponding to the switch selection code when the switch selection code is input from the selection code storage element.
The bandgap voltage can be adjusted without changing the forward bias voltage of the first and second PN junction elements.
本発明によれば、差動差動増幅器を用いることで、スイッチのオン抵抗の影響を受けることなく、２つのＰＮ接合素子の順方向電圧の差である電圧差ΔＶBEの利得調整を熟練を要することなく高精度に行うことが可能となる。また、ＰＮ接合素子の順方向電圧をボルテージフォロア回路を介して用いるようにしたので、フィードバック抵抗器や終端抵抗器に流れる電流がＰＮ接合素子の順方向電圧と分離されるため、従来と異なり、その順方向電圧の発生経路における電流変化を招くことなく、高精度に電圧差ΔＶBEの調整を可能とするという効果を奏するものである。
さらに、ＰＮ接合素子の順方向電圧をボルテージフォロア回路を介して用いる構成に代えて、ＰＮ接合素子を可変電流源によりバイアスし、その際の順方向電圧をボルテージフォロア回路を介して用いる構成とすることで、順方向電圧のみを独立して調整できるため、さらなる高精度の調整が可能となる。
According to the present invention, by using a differential differential amplifier, skill is required to adjust the gain of the voltage difference ΔVBE, which is the difference between the forward voltages of the two PN junction elements, without being affected by the on-resistance of the switch. It is possible to perform with high accuracy without any need. In addition, since the forward voltage of the PN junction element is used via the voltage follower circuit, the current flowing through the feedback resistor and the termination resistor is separated from the forward voltage of the PN junction element, which is different from the conventional case. This has the effect of enabling the voltage difference ΔVBE to be adjusted with high accuracy without causing a current change in the forward voltage generation path.
Further, instead of the configuration in which the forward voltage of the PN junction element is used via the voltage follower circuit, the PN junction element is biased by a variable current source, and the forward voltage at that time is used via the voltage follower circuit. As a result, only the forward voltage can be adjusted independently, so that more accurate adjustment is possible.
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるバンドギャップリファレンス回路の第１の回路構成例について、図１を参照しつつ説明する。
第１の回路構成例におけるバンドギャップリファレンス回路は、第１及び第２のＰＮ接合素子（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２と、差動差動増幅器３と、演算増幅器４と、第１及び第２の定電流源１１，１２と、抵抗回路２１と、利得調整用スイッチアレイ２２と、スイッチ選択コード記憶素子２３とを主たる構成要素として構成されたものとなっている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4.
The members, arrangements, etc. described below are not limited to the present invention, and can be variously modified within the scope of the gist of the present invention.
First, a first circuit configuration example of the bandgap reference circuit according to the embodiment of the present invention will be described with reference to FIG.
The band gap reference circuit in the first circuit configuration example includes first and second PN junction elements (denoted as "Q1" and "Q2" in FIG. 1, respectively) 1 and 2, and a differential
第１及び第２のＰＮ接合素子１，２は、具体的にはダイオードが用いられるが、ＰＮＰ型トランジスタのベースとコレクタを接続し、いわゆるダイオード接続状態としたものを用いても良い。
以下の説明においては、第１及び第２のＰＮ接合素子１，２はダイオードであるとする。
この回路構成例において、第１及び第２のＰＮ接合素子１，２のアノード面積比は１：Ｎに設定されたものとなっている。
A diode is specifically used for the first and second
In the following description, it is assumed that the first and second
In this circuit configuration example, the anode area ratio of the first and second
第１のＰＮ接合素子１のアノードには第１の定電流源１１が、第２のＰＮ接合素子２のアノードには、第２の定電流源１２が、それぞれ接続される一方、各カソードは、いずれもグランドに接続されている。
また、第１のＰＮ接合素子１のアノードは、差動差動増幅器３の第１の差動入力段の非反転入力端子に、第２のＰＮ接合素子２のアノードは、差動差動増幅器３の第１の差動入力段の反転入力端子に、それぞれ接続されている。
A first constant
Further, the anode of the first
演算増幅器４は、非反転入力端子が第２のＰＮ接合素子２のアノードに接続される一方、反転入力端子と出力端子が相互に接続され、ボルテージフォロア回路として動作すると共に、演算増幅器４の出力端子は、差動差動増幅器３の第２の差動入力段の非反転入力端子に接続されている。
In the operational amplifier 4, the non-inverting input terminal is connected to the anode of the second
抵抗回路２１は、直列接続された複数の抵抗器２１ａにより構成されており、差動差動増幅器３の出力端子と演算増幅器４の出力端子との間に、直列接続されて設けられている。
抵抗回路２１の抵抗器の数は、特定の値に限定される必要はなく、所望する抵抗値の設定精度や所望する抵抗値の可変範囲等に応じて適宜選定されるべきものである。
The
The number of resistors in the
利得調整用スイッチアレイ２２は、複数のスイッチ２２ａを有しており、詳細は後述するように、いずれか一つのスイッチ２２ａをオンとすることで、所望の終端抵抗値Ｒ１とフィードバック抵抗値Ｒ２を設定可能に構成されている。
利得調整用スイッチアレイ２２を構成する複数のスイッチ２２ａは、抵抗回路２１において隣接する抵抗器相互の接続点と、差動差動増幅器３の第２の差動入力段の反転入力端子との間に設けられている。
The gain
The plurality of
この複数のスイッチ２２ａは、スイッチ選択コード記憶素子２３から出力されたスイッチ選択コードに応じて、いずれか一つが選択されてオンとされ、他のスイッチ２２ａは全てオフとされるようになっている。
One of the plurality of
複数のスイッチ２２ａの一つがオンとされた場合、抵抗回路２１の複数の抵抗器２１ａの内、差動差動増幅器３の出力端子と、オンとされたスイッチ２２ａを介して接続される差動差動増幅器３の第２の差動入力段の反転入力端子との間に位置する直列接続された複数の抵抗器２１ａは、差動差動増幅器３のフィードバック抵抗器Ｒ２となる。
When one of the plurality of
一方、オンとされたスイッチ２２ａと演算増幅器４の出力端子との間に位置する直列接続された複数の抵抗器２１ａは、差動差動増幅器３の終端抵抗器Ｒ１となる。
このように、利得調整用スイッチアレイ２２は、スイッチ２２ａのオンによって、抵抗回路２１の複数の抵抗器２１ａを、フィードバック抵抗器Ｒ２と終端抵抗器Ｒ１に分割可能に構成されている。
なお、説明の便宜上、上述のフィードバック抵抗器をＲ２で表すと共に、その抵抗値であるフィードバック抵抗値もＲ２で表すものとする。また、同様に、上述の終端抵抗器をＲ１で表すと共に、その抵抗値である終端抵抗値もＲ１で表すものとする。
On the other hand, the plurality of
As described above, the gain adjusting
For convenience of explanation, the above-mentioned feedback resistor is represented by R2, and the feedback resistance value, which is the resistance value thereof, is also represented by R2. Similarly, the above-mentioned terminating resistor is represented by R1, and the terminating resistance value, which is the resistance value thereof, is also represented by R1.
複数のスイッチ２２ａのいずれがオンとなっても、差動差動増幅器３の出力端子と演算増幅器４の出力端子との間の直列接続状態の抵抗器２１ａの数は変わることはない。このことは、フィードバック抵抗器の抵抗値Ｒ２と終端抵抗器の抵抗値Ｒ１の和は、常に一定であることを意味する。
そして、オンとされるスイッチ２２ａの位置によって、終端抵抗値Ｒ１とフィードバック抵抗値Ｒ２が選定されるものとなっている。
No matter which of the plurality of
Then, the terminating resistance value R1 and the feedback resistance value R2 are selected depending on the position of the
上述の複数のスイッチ２２ａのオン・オフの組み合わせは、複数パターン存在する。
そのため、スイッチ選択コード記憶素子２３には、上述のスイッチ２２ａの複数のオン・オフの組み合わせの中の所望の一つを選択するために利得調整用スイッチアレイ２２へ入力すべき予め定められたコード（スイッチ選択コード）と、そのスイッチ選択コードを出力するために、スイッチ選択コード記憶素子２３へ入力すべき予め定められた入力コードとが予め記憶されている。
すなわち、スイッチ選択コード記憶素子２３は、所望するスイッチ選択コードに対応する入力コードの入力により、所望のスイッチ選択コードが読み出し可能に構成されている。
There are a plurality of patterns of on / off combinations of the plurality of
Therefore, the switch selection
That is, the switch selection
ここで、差動差動増幅器３について、図３及び図４を参照しつつ説明する。
図３は、差動差動増幅器３の等価回路であり、以下、同図を参照しつつ、差動差動増幅器３の構成について説明する。
差動差動増幅器３は、第１及び第２の演算増幅器３１，３２と演算増幅器３３とを主たる構成要素として、２系統の差動入力段を備えて単相出力可能に、次述するように構成されたものである。
Here, the differential
FIG. 3 is an equivalent circuit of the differential
The differential
まず、第１及び第２の演算増幅器３１，３２は、同一特性を有し、共にトランスコンダクタンスがｇｍの演算増幅器である。また、演算増幅器３３は、増幅度ＡZを有するものである。
第１の演算増幅器３１の入力段は、差動差動増幅器３の第１の差動入力段であり、第２の演算増幅器３２の入力段は、差動差動増幅器３の第２の差動入力段である。
演算増幅器３３には、第１の演算増幅器３１の出力と第２の演算増幅器３２の出力の和が入力され、増幅度ＡZで増幅されて出力されるようになっている。
First, the first and second
The input stage of the first
The sum of the output of the first
かかる構成において、出力電圧ＶOUTは、下記する式２により表される。
In such a configuration, the output voltage VOUT is represented by the
ＶOUT＝｛ｇｍ（Ｖ１−Ｖ２）＋ｇｍ（Ｖ３−Ｖ４）｝・ＡZ＝ｇｍ・ＡZ（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）・・・式２
VOUT = {gm (V1-V2) + gm (V3-V4)} ・ AZ = gm ・ AZ (V1-V2 + V3-V4) ・ ・ ・
ここで、ｇｍは第１及び第２の演算増幅器３１，３２のトランスコンダクタンス、ＡZは演算増幅器３３の増幅度、Ｖ１は第１の演算増幅器３１の非反転入力端子の入力電圧、Ｖ２は第１の演算増幅器３１の反転入力端子の入力電圧、Ｖ３は第２の演算増幅器３２の非反転入力端子の入力電圧、Ｖ４は第２の演算増幅器３２の反転入力端子の入力電圧である。
Here, gm is the transconductivity of the first and second
仮に、ｇｍ・ＡZを無限大と仮定すると、差動差動増幅器３において、（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）は限り無く零となり、差動差動増幅器３は（Ｖ１−Ｖ２）＝（Ｖ４−Ｖ３）が成立するように動作する。
Assuming that gm · AZ is infinite, in the differential
図４には、差動差動増幅器３を用いてレベルシフト非反転増幅器を構成した場合の回路構成例が示されており、以下、この回路構成例について説明する。
このレベルシフト非反転増幅器は、第１の差動入力段に入力電圧Ｖinが印加されるようになっている。また、第２の差動入力段の非反転入力端子には基準電圧ＶOFFSETが印加されると共に、反転入力端子との間には、抵抗器Ｒ１が設けられる一方、出力端子と第２の差動入力段の反転入力端子との間には抵抗器Ｒ２が設けられている。
FIG. 4 shows a circuit configuration example when a level shift non-inverting amplifier is configured by using the differential
In this level shift non-inverting amplifier, an input voltage Vin is applied to the first differential input stage. Further, a reference voltage VOFFSET is applied to the non-inverting input terminal of the second differential input stage, and a resistor R1 is provided between the inverting input terminal and the output terminal and the second differential. A resistor R2 is provided between the input stage and the inverting input terminal.
かかる構成において、出力電圧ＶOUTは、下記する式３により表される。
In such a configuration, the output voltage VOUT is represented by the
ＶOUT＝ＶOFFSET＋（１＋Ｒ２／Ｒ１）×Ｖin・・・式３
VOUT = VOFFSET + (1 + R2 / R1) x Vin ...
なお、Ｒ１、Ｒ２は、抵抗器Ｒ１、Ｒ２の抵抗値とする。
次に、このような差動差動増幅器の動作特性を踏まえて図１に示された回路構成例の回路動作を説明する。
先ず、アノード面積の異なる第１及び第２のＰＮ半導体素子１，２には、同一の定電流Ｉ１が供給されることで、それぞれの順方向電圧の電圧差ΔＶBEが生じ、その電圧差ΔＶBEは、差動差動増幅器３の第１の差動入力段に印加される。
In addition, R1 and R2 are resistance values of resistors R1 and R2.
Next, the circuit operation of the circuit configuration example shown in FIG. 1 will be described based on the operating characteristics of such a differential differential amplifier.
First, by supplying the same constant current I1 to the first and second
また、差動差動増幅器３の第２の差動入力段の非反転入力端子には、ボルテージフォロア回路としての機能する演算増幅器４を介して、第２のＰＮ接合素子２の順方向電圧ＶBEが印加されるようになっている。なお、演算増幅器４を介して差動差動増幅器３の第２の差動入力段の非反転入力端子に印加される電圧は、第２のＰＮ接合素子２の順方向電圧ＶBEに代えて、第１のＰＮ接合素子１の順方向電圧ＶBEであっても良い。
Further, the forward voltage VBE of the second
この差動差動増幅器３の第２の差動入力段の非反転入力端子に印加される電圧は、先に、図４に示された回路例における基準電圧ＶOFFSETに相当するものである。
しかして、差動差動増幅器３の出力電圧としてのバンドギャップ電圧ＶBGRは、下記する式４により表される。
The voltage applied to the non-inverting input terminal of the second differential input stage of the differential
The bandgap voltage VBGR as the output voltage of the differential
ＶBGR＝ＶBE＋（１＋Ｒ２／Ｒ１）×ΔＶBE・・・式４ VBGR = VBE + (1 + R2 / R1) × ΔVBE ・ ・ ・ Equation 4
ここで、Ｒ１はスイッチ選択コード記憶素子２３から出力されるスイッチ選択コードに従い、１つのスイッチ２２ａをオンし、他のスイッチ２２ａがオフすることで設定された終端抵抗値、Ｒ２はフィードバック抵抗値である。オンする１つのスイッチ２２ａが変わればＲ１とＲ２の抵抗比変わることになる。
このように、Ｒ１とＲ２の抵抗比を変えることで、ΔＶBEの利得を調節でき、所望のバンドギャップ電圧ＶBGRを得ることができることが式４により理解できる。
先に述べたように、Ｒ１とＲ２の抵抗比を変えてもＲ１＋Ｒ２は一定値であるため、差動差動増幅器３と演算増幅器４の出力負荷は一定値となり、差動差動増幅器３の出力電圧は、ΔＶBEにのみ依存し決定されるものとなっている。
Here, R1 is a terminating resistance value set by turning on one
As described above, it can be understood from Equation 4 that the gain of ΔVBE can be adjusted and the desired bandgap voltage VBGR can be obtained by changing the resistance ratio of R1 and R2.
As described above, since R1 + R2 are constant values even if the resistance ratios of R1 and R2 are changed, the output loads of the differential
この第１の回路構成例においては、利得調整用スイッチアレイ２２が、抵抗回路２１と、差動差動増幅器３の第２の差動入力段の反転入力端子との間に設けられているため、ＣＭＯＳゲート入力で製造された差動差動増幅器３におけるゲート入力電流がほぼ零となり、利得調整用スイッチアレイ２２に流れる電流もほぼ零であり、利得調整用スイッチアレイ２２のオン抵抗がＲ１／Ｒ２の利得比に与える影響はほぼ無くなる。
In this first circuit configuration example, the gain
また、第１及び第２のＰＮ接合素子１，２の出力と抵抗回路２１との間には、演算増幅器４によるバッファアンプが挿入されていることで、ＲとＲ２の比を調整の際に、第１及び第２のＰＮ接合素子１，２のバイアス電流、電圧に影響を与えないため順方向電圧ＶBEが変動することがない。
このため、式４において、従来と異なり、ＶBEやΔＶBEの変動を招くことなく（１＋Ｒ２／Ｒ１）を独立に制御できるため、従来に比して、より高精度なバンドギャップ電圧ＶBGRの調節が可能である。
Further, since a buffer amplifier by an operational amplifier 4 is inserted between the outputs of the first and second
Therefore, in Equation 4, unlike the conventional case, (1 + R2 / R1) can be controlled independently without causing fluctuations in VBE and ΔVBE, so that the bandgap voltage VBGR can be adjusted with higher accuracy than in the conventional case. Is.
次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、演算増幅器４の非反転入力端子への電圧印加部分のの回路構成が図１に示された第１の回路構成例と異なるもので、他の回路構成は図１と同一である。
Next, a second circuit configuration example will be described with reference to FIG.
The same components as those shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
In this second circuit configuration example, the circuit configuration of the voltage application portion to the non-inverting input terminal of the operational amplifier 4 is different from the first circuit configuration example shown in FIG. 1, and the other circuit configurations are shown in FIG. It is the same as 1.
以下、具体的に説明すれば、まず、第１及び第２のＰＮ接合素子１，２と同一の構成を有してなる第３のＰＮ接合素子１５が設けられている。
すなわち、第３のＰＮ接合素子１５のカソードは、グランドに接続される一方、アノードは、演算増幅器４の非反転入力端子に接続されると共に、可変電流源１６に接続されている。
Specifically, first, a third
That is, the cathode of the third
この可変電流源１６は、外部から入力される制御コードに応じて、所望する電流値の電流Ｉ２を出力可能に構成されてなるものである。
電流制御コード記憶素子２５は、不揮発性の半導体記憶素子を用いるのが好適である。この電流制御コード記憶素子２５には、上述の可変電流源１６の出力電流の大きさＩ２を制御するために可変電流源１６に入力するべき複数の制御コードが、予め記憶されている。
The variable
As the current control
この電流制御コード記憶素子２５は、制御コード毎に予め定められた選択コードを入力することで、対応する制御コードを出力することができるよう構成されたものとなっている。
The current control
可変電流源１６による電流供給により第３のＰＮ接合素子１５に生じた順方向電圧は、先の図１に示された第１の回路構成例における第２のＰＮ接合素子２の順方向電圧に代えて、演算増幅器４を介して差動差動増幅器３の第２の差動入力段の非反転入力端子に印加されるものとなっている。
The forward voltage generated in the third
この第２の回路構成例におけるバンドギャップ電圧ＶBGRは、先の第１の回路構成例において説明したように式４により表される点は同様であるが、上述のように第３のＰＮ接合素子１５、可変電流源１６、及び、電流制御コード記憶素子２５を設けたことにより、式４における第２項の（１＋Ｒ２／Ｒ１）とは別個に、第１項のＶBEを独立して所望の値に調整、設定できるため、全体として、第１の回路構成例より更に高精度のバンドギャップ電圧ＶBGRの設定が可能となる。
The band gap voltage VBGR in this second circuit configuration example is the same in that it is represented by Equation 4 as described in the first circuit configuration example above, but as described above, the third PN junction element By providing 15, the variable
容易な調整作業でバンドギャップ電圧ＶBGRを高精度に設定可能とすることが所望されるバンドギャップリファレンス回路に適用できる。 It can be applied to a bandgap reference circuit in which it is desired that the bandgap voltage VBGR can be set with high accuracy by an easy adjustment operation.
１…第１のＰＮ接合素子
２…第２のＰＮ接合素子
３…差動差動増幅器
２１…抵抗回路
２２…利得調整用スイッチアレイ
２３…スイッチ選択コード記憶素子
1 ... 1st
Claims (2)
２系統の差動入力段を有し単相出力を可能に構成されてなる差動差動増幅器と、
ボルテージフォロアに構成された演算増幅器と、
直列接続された複数の抵抗器を有してなる抵抗回路と、
複数のスイッチを有してなるスイッチアレイと、
前記スイッチアレイへ出力して、前記複数のスイッチのオン・オフを定めるスイッチ選択コードが読み出し可能に記憶された選択コード記憶素子とを有するバンドギャップリファレンス回路であって、
前記差動差動増幅器の前記２系統の差動入力段の一方の差動入力段には、前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差が入力され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記差動差動増幅器の出力端子と前記演算増幅器の出力端子との間には、前記抵抗回路を構成する複数の抵抗器が直列接続されて設けられ、
前記スイッチアレイは、前記スイッチのオン・オフによって、前記抵抗回路を構成する複数の抵抗器を、前記差動差動増幅器の出力端子と前記他方の差動入力段の反転入力端子との間に、フィードバック抵抗器として接続される抵抗器と、前記差動差動増幅器の前記他方の差動入力段の反転入力端子と前記演算増幅器の出力端子との間に終端抵抗器として接続される抵抗器と、に分割可能に設けられ、
前記スイッチアレイは、前記選択コード記憶素子からスイッチ選択コードが入力されると、前記スイッチ選択コードに対応した一つのスイッチをオンとするよう構成されてなり、
前記第１及び第２のＰＮ接合素子の順方向バイアス電圧を変動させることなくバンドギャップ電圧の調整を可能としてなることを特徴とするバンドギャップリファレンス回路。 A forward-biased first and second PN junction element,
A differential differential amplifier that has two differential input stages and is configured to enable single-phase output.
The operational amplifier configured in the voltage follower and
A resistor circuit having multiple resistors connected in series,
A switch array with multiple switches,
A bandgap reference circuit having a selection code storage element that outputs to the switch array and readablely stores switch selection codes that determine on / off of the plurality of switches.
The voltage difference of the forward voltage of each of the first and second PN junction elements is input to one of the differential input stages of the two systems of the differential differential amplifier.
At the non-inverting input terminal of the other differential input stage of the two differential input stages, the forward voltage of either the first PN junction element or the second PN junction element is applied to the voltage. Input via an operational amplifier that forms a follower
A plurality of resistors constituting the resistance circuit are provided in series between the output terminal of the differential differential amplifier and the output terminal of the operational amplifier.
The switch array places a plurality of resistors constituting the resistance circuit between the output terminal of the differential differential amplifier and the inverting input terminal of the other differential input stage by turning the switch on and off. , A resistor connected as a feedback resistor and a resistor connected as a termination resistor between the inverting input terminal of the other differential input stage of the differential differential amplifier and the output terminal of the operational amplifier. And, it is provided so that it can be divided into
The switch array is configured to turn on one switch corresponding to the switch selection code when the switch selection code is input from the selection code storage element.
A bandgap reference circuit characterized in that the bandgap voltage can be adjusted without fluctuating the forward bias voltage of the first and second PN junction elements.
前記可変電流源は、前記制御コード記憶素子から出力される制御コードに応じた電流を出力可能に構成され、
前記制御コード記憶素子は、前記可変電流源に入力されて、前記可変電流源の出力電流を定める制御コードが読み出し可能に記憶されてなり、
前記第３のＰＮ接合素子には前記可変電流源からの電流が供給され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧に代えて、前記第３のＰＮ接合素子の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差の調整と独立して前記第３のＰＮ接合素子の順方向電圧を調整可能としてなることを特徴とする請求項１記載のバンドギャップリファレンス回路。 It has a third PN junction element, a variable current source, and a control code storage element.
The variable current source is configured to be capable of outputting a current corresponding to the control code output from the control code storage element.
The control code storage element is input to the variable current source, and the control code that determines the output current of the variable current source is readable and stored.
A current from the variable current source is supplied to the third PN junction element, and the current is supplied to the third PN junction element.
The non-inverting input terminal of the other differential input stage of the differential input stage of the two systems, in place of one of the forward voltage of the first PN junction element and the second PN junction element, The forward voltage of the third PN junction element is input via the operational amplifier forming the voltage follower.
The first aspect of claim 1, wherein the forward voltage of the third PN junction element can be adjusted independently of the adjustment of the voltage difference between the forward voltages of the first and second PN junction elements. Bandgap reference circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017145285A JP6896547B2 (en) | 2017-07-27 | 2017-07-27 | Bandgap reference circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017145285A JP6896547B2 (en) | 2017-07-27 | 2017-07-27 | Bandgap reference circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019028592A JP2019028592A (en) | 2019-02-21 |
| JP6896547B2 true JP6896547B2 (en) | 2021-06-30 |
Family
ID=65478292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017145285A Active JP6896547B2 (en) | 2017-07-27 | 2017-07-27 | Bandgap reference circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6896547B2 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852360A (en) * | 1997-04-18 | 1998-12-22 | Exar Corporation | Programmable low drift reference voltage generator |
| JP2005182113A (en) * | 2003-12-16 | 2005-07-07 | Toshiba Corp | Reference voltage generating circuit |
| CN102473018A (en) * | 2009-08-06 | 2012-05-23 | 松下电器产业株式会社 | Reference voltage generation circuit |
| JP5607963B2 (en) * | 2010-03-19 | 2014-10-15 | スパンション エルエルシー | Reference voltage circuit and semiconductor integrated circuit |
| US9851731B2 (en) * | 2014-10-31 | 2017-12-26 | Stmicroelectronics International N.V. | Ultra low temperature drift bandgap reference with single point calibration technique |
-
2017
- 2017-07-27 JP JP2017145285A patent/JP6896547B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019028592A (en) | 2019-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10642305B2 (en) | High-accuracy CMOS temperature sensor and operating method | |
| US7323857B2 (en) | Current source with adjustable temperature coefficient | |
| US8106707B2 (en) | Curvature compensated bandgap voltage reference | |
| US10296026B2 (en) | Low noise reference voltage generator and load regulator | |
| US8421433B2 (en) | Low noise bandgap references | |
| US20070296392A1 (en) | Bandgap reference circuits | |
| US8816756B1 (en) | Bandgap reference circuit | |
| JP2007133533A (en) | Reference voltage generation circuit | |
| WO2019150744A1 (en) | Correction current output circuit and reference voltage circuit with correction function | |
| EP1229420A1 (en) | Bandgap type reference voltage source with low supply voltage | |
| NL1031905C2 (en) | Exponential function generator and amplifier with variable gain that uses this. | |
| JP2005182113A (en) | Reference voltage generating circuit | |
| CN109960309B (en) | Current generating circuit | |
| US9568933B2 (en) | Circuit and method for generating a bandgap reference voltage | |
| JP6896547B2 (en) | Bandgap reference circuit | |
| JP2014098614A (en) | Temperature sensor and semiconductor device | |
| JP2007228399A (en) | Voltage controlled current source and variable gain amplifier | |
| US10520961B2 (en) | Reference voltage generator | |
| JP5434695B2 (en) | Band gap circuit, low voltage detection circuit and regulator circuit | |
| CN108345336B (en) | Energy gap reference circuit | |
| JP2011220777A (en) | Voltage generation circuit | |
| JP4244913B2 (en) | Receiver amplifier circuit | |
| EP1110322B1 (en) | Electronic circuit | |
| JP2009277076A (en) | Bandgap reference circuit | |
| JP2006031246A (en) | Reference current generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210609 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6896547 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |