JP6894726B2 - Semiconductor devices and methods for manufacturing semiconductor devices - Google Patents
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本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。 One aspect of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. Alternatively, one aspect of the invention relates to semiconductor wafers, modules and electronic devices.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置(液晶表示装置、発光表示装置など)、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。 In the present specification and the like, the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics. A semiconductor device such as a transistor, a semiconductor circuit, an arithmetic unit, and a storage device are one aspect of the semiconductor device. Display devices (liquid crystal display devices, light emitting display devices, etc.), projection devices, lighting devices, electro-optical devices, power storage devices, storage devices, semiconductor circuits, image pickup devices, electronic devices, and the like may be said to have semiconductor devices.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。 One aspect of the present invention is not limited to the above technical fields. One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Alternatively, one aspect of the invention relates to a process, machine, manufacture, or composition of matter.
近年、半導体装置の開発が進められ、LSIやCPUやメモリが主に用いられている。CPUは、半導体ウエハから切り離された半導体集積回路(少なくともトランジスタ及びメモリ)を有し、接続端子である電極が形成された半導体素子の集合体である。 In recent years, the development of semiconductor devices has been promoted, and LSIs, CPUs, and memories are mainly used. A CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and having electrodes as connection terminals formed therein.
LSIやCPUやメモリなどの半導体回路(ICチップ)は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。 Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of various electronic device components.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 Further, a technique of constructing a transistor by using a semiconductor thin film formed on a substrate having an insulating surface is attracting attention. The transistor is widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices). Silicon-based semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)。 Further, it is known that a transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state. For example, a low power consumption CPU that applies the characteristic that the leakage current of a transistor using an oxide semiconductor is low is disclosed (see Patent Document 1).
また、トランジスタのキャリア移動度の向上を目的として、電子親和力(または伝導帯下端準位)が異なる酸化物半導体層を積層させる技術が開示されている(特許文献2及び特許文献3参照)。
Further, for the purpose of improving the carrier mobility of the transistor, a technique for laminating oxide semiconductor layers having different electron affinities (or lower end levels of the conduction band) is disclosed (see
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。 Further, in recent years, with the miniaturization and weight reduction of electronic devices, there is an increasing demand for integrated circuits in which transistors and the like are integrated at high density. Further, it is required to improve the productivity of semiconductor devices including integrated circuits.
本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。 One aspect of the present invention is to provide a semiconductor device having good electrical characteristics. One aspect of the present invention is to provide a highly reliable semiconductor device. One aspect of the present invention is to provide a transistor having a large on-current. One aspect of the present invention is to provide a semiconductor device capable of miniaturization or high integration. One of the problems of one aspect of the present invention is to provide a semiconductor device capable of suppressing power consumption.
本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。 One aspect of the present invention is to provide a highly productive semiconductor device. One aspect of the present invention is to provide a semiconductor device having a high degree of freedom in design.
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様には、データの書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。 One of the problems of one aspect of the present invention is to provide a semiconductor device capable of retaining data for a long period of time. One of the problems in one aspect of the present invention is to provide a semiconductor device having a high data writing speed. One aspect of the present invention is to provide a novel semiconductor device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 The description of these issues does not prevent the existence of other issues. It should be noted that one aspect of the present invention does not need to solve all of these problems. It should be noted that the problems other than these are naturally clarified from the description of the description, drawings, claims, etc., and it is possible to extract the problems other than these from the description of the description, drawings, claims, etc. Is.
本発明の一態様は、第1の領域と、第1の領域を挟むように設けられた第2の領域および第3の領域と、第1の領域と第2の領域に挟まれるように設けられた第4の領域と、第1の領域と第3の領域に挟まれるように設けられた第5の領域と、を有する第1の酸化物と、第1の領域上の第2の酸化物と、第2の酸化物上の第1の絶縁体と、第1の絶縁体上の第1の導電体と、第2の酸化物上、かつ第1の絶縁体および第1の導電体の側面に設けられた第2の絶縁体と、第1の酸化物、第2の酸化物、第1の絶縁体、第1の導電体、および第2の絶縁体を覆い、第2の領域乃至第5の領域に接する第3の絶縁体と、を有し、第1の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含み、第4の領域および第5の領域に含まれる元素Mの濃度は、第1の領域乃至第3の領域に含まれる元素Mの濃度より大きい、ことを特徴とする半導体装置である。 One aspect of the present invention is provided so as to be sandwiched between a first region, a second region and a third region provided so as to sandwich the first region, and a first region and a second region. A first oxide having a fourth region and a fifth region provided so as to be sandwiched between the first region and the third region, and a second oxidation on the first region. An object, a first insulator on a second oxide, a first conductor on a first insulator, a second oxide, and a first insulator and a first conductor. A second region, which covers a second insulator provided on the side surface of the surface, a first oxide, a second oxide, a first insulator, a first conductor, and a second insulator. It has a third insulator in contact with the fifth region, and the first oxide contains In, the element M (M is Al, Ga, Y, or Sn), and Zn. The semiconductor device is characterized in that the concentration of the element M contained in the fourth region and the fifth region is larger than the concentration of the element M contained in the first to third regions.
上記において、第3の絶縁体は、水素および窒素のいずれか一方または両方を有することが好ましい。また、上記において、第1の領域乃至第3の領域において、Inの原子数比が元素Mの原子数比より大きく、第4の領域および第5の領域において、元素Mの原子数比がInの原子数比より大きいことが好ましい。また、上記において、第2の絶縁体は、第4の領域および第5の領域の上に設けられることが好ましい。 In the above, the third insulator preferably has either or both of hydrogen and nitrogen. Further, in the above, in the first to third regions, the atomic number ratio of In is larger than the atomic number ratio of the element M, and in the fourth region and the fifth region, the atomic number ratio of the element M is In. It is preferable that it is larger than the atomic number ratio of. Further, in the above, it is preferable that the second insulator is provided on the fourth region and the fifth region.
また、上記において、第2の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含むことが好ましい。また、上記において、第2の領域および第3の領域は、第4の領域および第5の領域より、水素の濃度が大きく、第4の領域および第5の領域は、第1の領域より、水素の濃度が大きいことが好ましい。また、上記において、第1の領域のチャネル長方向の長さが、5nm以上300nm以下であり、第4の領域および第5の領域のチャネル方向の長さが、1nm以上10nm以下であることが好ましい。また、上記において、第4の領域と第5の領域が第1の領域を囲むように設けられることが好ましい。 Further, in the above, the second oxide preferably contains In, the element M (M is Al, Ga, Y, or Sn), and Zn. Further, in the above, the second region and the third region have a higher hydrogen concentration than the fourth region and the fifth region, and the fourth region and the fifth region have a higher hydrogen concentration than the first region. It is preferable that the concentration of hydrogen is high. Further, in the above, the length of the first region in the channel length direction is 5 nm or more and 300 nm or less, and the length of the fourth region and the fifth region in the channel direction is 1 nm or more and 10 nm or less. preferable. Further, in the above, it is preferable that the fourth region and the fifth region are provided so as to surround the first region.
また、本発明の他の一態様は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を有し、且つ第1乃至第5の領域を有する第1の酸化物を含む半導体装置の作製方法であって、作製方法は、第1の酸化物を形成する工程と、第1の酸化物を覆って、第2の酸化物を成膜する工程と、第2の酸化物を介して、第1の酸化物の一部に元素Mを添加して第4の領域及び第5の領域を形成する工程と、第2の酸化物の上に、第4の領域と第5の領域の間の領域と重なるように、第1の絶縁体、第1の導電体を形成する工程と、第1の絶縁体および第1の導電体の側面に接するように第2の絶縁体を形成する工程と、第2の酸化物を島状に加工して、第2の酸化物の側面が、第2の絶縁体の側面と重なるように形成する工程と、第1の酸化物、第2の酸化物、第1の絶縁体、第1の導電体、および第2の絶縁体を覆い、第3の絶縁体を形成し、第2の領域及び第3の領域を形成する工程と、を有し、第1の酸化物には、第1の絶縁体と重なる第1の領域が形成されることを特徴とする半導体装置の作製方法である。 In addition, another aspect of the present invention is a first aspect having In, an element M (M is Al, Ga, Y, or Sn), Zn, and having first to fifth regions. A method for manufacturing a semiconductor device containing an oxide, the manufacturing method includes a step of forming a first oxide, a step of covering the first oxide to form a second oxide, and a first step. A step of adding the element M to a part of the first oxide via the second oxide to form a fourth region and a fifth region, and a fourth on the second oxide. The step of forming the first insulator and the first conductor so as to overlap the region between the region and the fifth region, and the first in contact with the side surface of the first insulator and the first conductor. A step of forming the second insulator, a step of processing the second oxide into an island shape, and a step of forming the side surface of the second oxide so as to overlap the side surface of the second insulator, and the first step. Oxide, second oxide, first insulator, first conductor, and second insulator are covered to form a third insulator, and the second region and the third region are covered. It is a method for manufacturing a semiconductor device, which comprises a step of forming the first oxide, and the first oxide is formed with a first region overlapping with the first insulator.
また、上記において、イオン注入法またはイオンドーピング法を用いて、元素Mの添加を行うことが好ましい。また、上記において、元素Mを添加する工程の後に、第3の絶縁体の形成後に熱処理を行う工程を行うことが好ましい。 Further, in the above, it is preferable to add the element M by using an ion implantation method or an ion doping method. Further, in the above, it is preferable to carry out a step of performing a heat treatment after forming the third insulator after the step of adding the element M.
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。本発明の一態様により、信頼性の高い半導体装置を提供することができる。本発明の一態様により、オン電流の大きいトランジスタを提供することができる。本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。 According to one aspect of the present invention, a semiconductor device having good electrical characteristics can be provided. According to one aspect of the present invention, a highly reliable semiconductor device can be provided. According to one aspect of the present invention, a transistor having a large on-current can be provided. According to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. According to one aspect of the present invention, it is possible to provide a semiconductor device capable of suppressing power consumption.
本発明の一態様により、生産性の高い半導体装置を提供することができる。本発明の一態様により、設計自由度が高い半導体装置を提供することができる。 According to one aspect of the present invention, a highly productive semiconductor device can be provided. According to one aspect of the present invention, it is possible to provide a semiconductor device having a high degree of freedom in design.
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。本発明の一態様により、新規な半導体装置を提供することができる。 According to one aspect of the present invention, it is possible to provide a semiconductor device capable of retaining data for a long period of time. Alternatively, it is possible to provide a semiconductor device having a high data writing speed. According to one aspect of the present invention, a novel semiconductor device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 The description of these effects does not preclude the existence of other effects. It should be noted that one aspect of the present invention does not have to have all of these effects. It should be noted that the effects other than these are naturally clarified from the description of the description, drawings, claims, etc., and it is possible to extract the effects other than these from the description of the description, drawings, claims, etc. Is.
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, it is easily understood by those skilled in the art that the embodiments can be implemented in many different embodiments and that the embodiments and details can be variously modified without departing from the spirit and scope thereof. .. Therefore, the present invention is not construed as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 Also, in the drawings, the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to that scale. The drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, in an actual manufacturing process, layers, resist masks, and the like may be unintentionally reduced due to processing such as etching, but they may be omitted for ease of understanding. Further, in the drawings, the same reference numerals may be used in common between different drawings for the same parts or parts having similar functions, and the repeated description thereof may be omitted. Further, when referring to the same function, the hatch pattern may be the same and no particular sign may be added.
また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 Further, in order to facilitate understanding of the invention, in particular, in a top view (also referred to as a “plan view”) or a perspective view, the description of some components may be omitted. In addition, some hidden lines may be omitted.
また、本明細書などにおいて、第1、第2等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 Further, in the present specification and the like, the ordinal numbers attached as the first, second and the like are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the "first" can be appropriately replaced with the "second" or "third" for explanation. In addition, the ordinal numbers described in the present specification and the like may not match the ordinal numbers used to specify one aspect of the present invention.
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 Further, in the present specification, terms indicating the arrangement such as "above" and "below" are used for convenience in order to explain the positional relationship between the configurations with reference to the drawings. Further, the positional relationship between the configurations changes as appropriate according to the direction in which each configuration is depicted. Therefore, it is not limited to the words and phrases explained in the specification, and can be appropriately paraphrased according to the situation.
例えば、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。 For example, in the present specification and the like, when it is explicitly stated that X and Y are connected, the case where X and Y are electrically connected and the case where X and Y function. It is assumed that the case where X and Y are directly connected and the case where X and Y are directly connected are disclosed in the present specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, a connection relationship shown in a figure or a sentence, and a connection relationship other than the connection relationship shown in the figure or the sentence shall be described in the figure or the sentence.
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。 Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。 As an example of the case where X and Y are directly connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. Elements (eg, switches, transistors, capacitive elements, inductors) that allow an electrical connection between X and Y when the element, light emitting element, load, etc. are not connected between X and Y. , A resistance element, a diode, a display element, a light emitting element, a load, etc.), and X and Y are connected to each other.
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。 As an example of the case where X and Y are electrically connected, an element (for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display) that enables an electrical connection between X and Y is used. One or more elements, light emitting elements, loads, etc.) can be connected between X and Y. The switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows. Alternatively, the switch has a function of selecting and switching the path through which the current flows. The case where X and Y are electrically connected includes the case where X and Y are directly connected.
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。 As an example of the case where X and Y are functionally connected, a circuit that enables functional connection between X and Y (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion, etc.) Circuits (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source, switching Circuits, amplification circuits (circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplification circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, storage circuits, control circuits, etc. One or more can be connected between them. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. To do. When X and Y are functionally connected, it includes a case where X and Y are directly connected and a case where X and Y are electrically connected.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。 Further, in the present specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. Then, a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current is generated between the source and the drain via the channel region. Can be shed. In the present specification and the like, the channel region refers to a region in which a current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 Further, the functions of the source and the drain may be interchanged when transistors having different polarities are adopted or when the direction of the current changes in the circuit operation. Therefore, in the present specification and the like, the terms source and drain may be used interchangeably.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel length is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other in a top view of a transistor, or a region in which a channel is formed. Refers to the distance between the source (source region or source electrode) and the drain (drain region or drain electrode). In one transistor, the channel length does not always take the same value in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in the present specification, the channel length is set to any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, the source and the drain facing each other in the region where the semiconductor (or the part where the current flows in the semiconductor when the transistor is on) and the gate electrode overlap each other, or the region where the channel is formed. The length of the part that is being used. In one transistor, the channel width does not always take the same value in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in the present specification, the channel width is set to any one value, the maximum value, the minimum value, or the average value in the region where the channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。 Depending on the structure of the transistor, the channel width in the region where the channel is actually formed (hereinafter, also referred to as “effective channel width”) and the channel width shown in the top view of the transistor (hereinafter, “apparently”). (Also called the channel width of)) and may be different. For example, when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence thereof may not be negligible. For example, in a transistor that is fine and has a gate electrode covering the side surface of the semiconductor, the proportion of the channel forming region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 In such a case, it may be difficult to estimate the effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, if the shape of the semiconductor is not known accurately, it is difficult to accurately measure the effective channel width.
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析することなどによって、値を決定することができる。 Therefore, in the present specification, the apparent channel width may be referred to as "surrounded channel width (SCW)". Further, in the present specification, when simply referred to as a channel width, it may refer to an enclosed channel width or an apparent channel width. Alternatively, in the present specification, the term "channel width" may refer to an effective channel width. The channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
Note that the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% can be said to be an impurity. Due to the inclusion of impurities, for example, the DOS (Density of States) of the semiconductor may increase, or the crystallinity may decrease. When the semiconductor is an oxide semiconductor, the impurities that change the characteristics of the semiconductor include, for example,
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が55原子%以上65原子%以下、窒素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものでる。例えば、好ましくは窒素が55原子%以上65原子%以下、酸素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。 In the present specification and the like, the silicon oxynitride film has a higher oxygen content than nitrogen as its composition. For example, preferably, oxygen is 55 atomic% or more and 65 atomic% or less, nitrogen is 1 atomic% or more and 20 atomic% or less, silicon is 25 atomic% or more and 35 atomic% or less, and hydrogen is 0.1 atomic% or more and 10 atomic% or less. Those included in the concentration range. The silicon nitride film has a higher nitrogen content than oxygen in its composition. For example, preferably, nitrogen is 55 atomic% or more and 65 atomic% or less, oxygen is 1 atomic% or more and 20 atomic% or less, silicon is 25 atomic% or more and 35 atomic% or less, and hydrogen is 0.1 atomic% or more and 10 atomic% or less. Those included in the concentration range.
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 Further, in the present specification and the like, the term "membrane" and the term "layer" can be interchanged with each other. For example, it may be possible to change the term "conductive layer" to the term "conductive layer". Alternatively, for example, it may be possible to change the term "insulating film" to the term "insulating layer".
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。 Further, in the present specification and the like, the term "insulator" can be paraphrased as an insulating film or an insulating layer. Further, the term "conductor" can be rephrased as a conductive film or a conductive layer. Further, the term "semiconductor" can be paraphrased as a semiconductor film or a semiconductor layer.
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、nチャネル型のトランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、明示されている場合を除き、0Vよりも大きいものとする。 Further, the transistors shown in the present specification and the like are field effect transistors unless otherwise specified. Further, the transistor shown in the present specification and the like shall be an n-channel type transistor unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be larger than 0V unless otherwise specified.
また、本明細書等において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。 Further, in the present specification and the like, "parallel" means a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, the case of −5 ° or more and 5 ° or less is also included. Further, "substantially parallel" means a state in which two straight lines are arranged at an angle of −30 ° or more and 30 ° or less. Further, "vertical" means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included. Further, "substantially vertical" means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 Further, in the present specification, when the crystal is a trigonal crystal or a rhombohedral crystal, it is represented as a hexagonal system.
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。 In the present specification, the barrier membrane is a membrane having a function of suppressing the permeation of impurities such as hydrogen and oxygen, and when the barrier membrane has conductivity, it is referred to as a conductive barrier membrane. There is.
本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OS FETと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。 In the present specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when it is described as an OS FET, it can be rephrased as a transistor having an oxide or an oxide semiconductor.
(実施の形態1)
以下では、本発明の一態様に係る半導体装置の構成および作製方法の一例について図1乃至図23を用いて説明する。
(Embodiment 1)
Hereinafter, an example of the configuration and manufacturing method of the semiconductor device according to one aspect of the present invention will be described with reference to FIGS. 1 to 23.
<半導体装置の構成例>
図1(A)、図1(B)、図1(C)、および図1(D)は、本発明の一態様に係るトランジスタ200の上面図、および断面図である。ここで、図1(B)は、図1(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向に対応する。また、図1(C)は、図1(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向に対応する。また、図1(D)は、図1(A)にA5−A6の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向に対応する。図1(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
<Semiconductor device configuration example>
1 (A), 1 (B), 1 (C), and 1 (D) are a top view and a cross-sectional view of the
図1に示すように、トランジスタ200は、基板(図示せず)の上に配置された絶縁体214および絶縁体216と、絶縁体214および絶縁体216に埋め込まれるように配置された導電体205(導電体205a、および導電体205b)と、絶縁体216と導電体205の上に配置された絶縁体220と、絶縁体220の上に配置された絶縁体222と、絶縁体222の上に配置された絶縁体224と、絶縁体224の上に配置された酸化物230(酸化物230a、酸化物230b、および酸化物230c)と、酸化物230の上に配置された絶縁体250と、絶縁体250の上に配置された導電体260(導電体260a、導電体260b、および導電体260c)と、導電体260の上に配置された絶縁体270、および絶縁体271と、少なくとも絶縁体250、および導電体260の側面に接して配置された絶縁体272と、酸化物230、および絶縁体272と接して配置された絶縁体274と、を有する。
As shown in FIG. 1, the
なお、トランジスタ200では、図1に示すように、酸化物230a、酸化物230b、および酸化物230cを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物230a、酸化物230bの2層構造、または4層以上の積層構造としてもよい。また、酸化物230bのみの単層、または酸化物230bと酸化物230cのみを設ける構成にしてもよい。また、トランジスタ200では、導電体260a、導電体260b、および導電体260cを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、単層、2層、または4層以上の積層構造としてもよい。
In the
ここで、図1(B)における二点鎖線で囲む、チャネル近傍の領域239の拡大図を図2(A)に示す。
Here, an enlarged view of the
図1(B)および図2(A)に示すように、酸化物230は、トランジスタ200のチャネル形成領域として機能する領域234と、ソース領域またはドレイン領域として機能する領域231(領域231a、および領域231b)との間に、領域232(領域232a、および領域232b)を有する。言い換えると、領域234を挟み込むように領域231aと領域231bが設けられ、領域234と領域231aの間に領域232aが設けられ、領域234と領域231bの間に領域232bが設けられる。ソース領域またはドレイン領域として機能する領域231は、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域234は、ソース領域またはドレイン領域として機能する領域231よりも、キャリア密度が低い領域である。また、領域232は、酸化物230中の水素や酸素の透過を抑制する領域である。このような領域を設けることで、領域231から領域234への水素の混入を抑制することができ、また領域234から領域231への酸素の拡散を抑制することができる。
As shown in FIGS. 1B and 2A, the
領域232のように水素や酸素の透過を抑制する領域は、酸化物230が、インジウム、元素Mおよび亜鉛を有するIn‐M‐Zn酸化物である場合において、元素Mを添加して、その濃度を高くすることで設けることができる。元素Mに適用可能な元素としては、アルミニウム、ガリウム、イットリウムまたはスズなどがある。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
In the region such as
図2(B)は、元素Mとしてガリウムを用いた場合の各領域におけるガリウム濃度を示す図である。領域232におけるガリウム濃度は、領域231および領域234におけるガリウム濃度に比べ高くなっている。領域232におけるガリウム濃度を高くすることにより、領域232を水素や酸素の透過を抑制する領域とすることができる。
FIG. 2B is a diagram showing the gallium concentration in each region when gallium is used as the element M. The gallium concentration in
このように酸化物230に領域232を設けることで、領域234は領域231に比べて酸素濃度を高くし、水素濃度を低くできる。また、この状態を長期間にわたって維持することができる。このような酸化物230を用いることで、良好な電気特性を有し、信頼性の高い半導体装置とすることができる。
By providing the
領域231は、絶縁体274と接することが好ましい。また、領域231は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域232、および領域234よりも大きいことが好ましい。
The region 231 is preferably in contact with the
領域232は、絶縁体272と重畳する領域を有する。領域232は、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域234よりも大きいことが好ましい。一方、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域231よりも、小さいことが好ましい。
このような濃度とすることで、領域232は、ソース領域またはドレイン領域として機能する領域231よりもキャリア密度が低く、チャネル形成領域として機能する領域234よりもキャリア密度が高い領域とすることができる。この場合、領域232は、チャネル形成領域と、ソース領域またはドレイン領域との間の接合領域(junction region)として機能する。
With such a concentration, the
接合領域を設けることで、ソース領域またはドレイン領域として機能する領域231と、チャネル形成領域として機能する領域234との間に高抵抗領域が形成されず、トランジスタのオン電流を大きくすることができるので好ましい。
By providing the junction region, a high resistance region is not formed between the region 231 that functions as the source region or the drain region and the
また、図1および図2(A)において、領域232は、ゲート電極として機能する導電体260と重なり、いわゆるオーバーラップ領域(Lov領域ともいう)として機能する。
Further, in FIGS. 1 and 2 (A), the
また、図1および図2(A)において、領域232は、ゲート電極として機能する導電体260および絶縁体272と重なる様子を示しているが、本実施の形態はこれに限らない。例えば、図3(A)に示すように、領域232が導電体260および絶縁体272に加えて、さらに絶縁体274と重なる場合もある。このように、領域232aおよび領域232bの幅を広くすると、図3(B)に示すように、Ga濃度のプロファイルも領域232aおよび領域232bの幅に合わせて広くなる。詳しくは後述するが、本実施の形態に示すトランジスタ200では、酸化物230に領域232を形成した後で、導電体260などを形成するので、領域232に対する導電体260の相対的な位置を高い自由度で設定することができる。
Further, in FIGS. 1 and 2 (A), the
また、領域234のチャネル長方向の長さを5nm以上300nm以下程度にするとき、領域232aおよび領域232bのチャネル長方向の長さは、0.1nm以上100nm以下にすることが好ましく、1nm以上10nm以下にすることがより好ましい。
Further, when the length of the
領域234は、導電体260と重畳する。領域234は、領域232a、および領域232bとの間に配置しており、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域231、および領域232より、小さいことが好ましい。
また、酸化物230において、領域231、領域232、および領域234の境界は明確に検出できない場合がある。各領域内で検出されるインジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化(グラデーションともいう)していてもよい。つまり、領域231から領域232へ、領域234に近い領域であるほど、インジウムなどの金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
Further, in the
また、図1(B)および図2では、領域234、領域231、および領域232が、酸化物230a、酸化物230b、および酸化物230cに形成されているが、これに限られることなく、少なくとも酸化物230bに形成されていればよい。また、例えばこれらの領域は酸化物230b、および酸化物230cのみに形成されていてもよい。また、図では、各領域の境界を、絶縁体224と酸化物230の界面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域232が酸化物230bの表面近傍では導電体260側に張り出し、酸化物230bの下面近傍では、導電体252a側または導電体252b側に後退する形状になる場合がある。
Further, in FIGS. 1B and 2, the
なお、トランジスタ200において、酸化物230は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流(オフ電流)が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
In the
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。従って、チャネル形成領域に酸素欠損が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。 On the other hand, a transistor using an oxide semiconductor may have poor reliability because its electrical characteristics are liable to fluctuate due to impurities and oxygen deficiency in the oxide semiconductor. Further, hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency. When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated. Therefore, a transistor using an oxide semiconductor in which an oxygen deficiency is contained in a channel forming region tends to have a normally-on characteristic. Therefore, it is preferable that oxygen deficiency in the channel formation region is reduced as much as possible.
特に、酸化物230におけるチャネルが形成される領域234と、ゲート絶縁膜として機能する絶縁体250との界面に、酸素欠損が存在すると、電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。
In particular, if oxygen deficiency exists at the interface between the
そこで、酸化物230の領域234と接する絶縁体250が化学量論的組成を満たす酸素(過剰酸素ともいう)よりも多くの酸素を含むことが好ましい。つまり、絶縁体250が有する過剰酸素が、領域234へと拡散することで、領域234中の酸素欠損を低減することができる。
Therefore, it is preferable that the
また、絶縁体250と接して、絶縁体272を設けることが好ましい。例えば、絶縁体272は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい)ことが好ましい。絶縁体272が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は絶縁体274側へ拡散することなく、効率よく領域234へ供給される。また、領域234に隣接して領域232が設けられているため、領域231から領域234への水素の混入や、領域234に供給された酸素の領域231方向への拡散を抑制することができる。従って、酸化物230と、絶縁体250との界面における酸素欠損の形成が抑制され、トランジスタ200の信頼性を向上させることができる。
Further, it is preferable to provide the
さらに、図1(D)に示すように、本実施の形態に示すトランジスタ200において、酸化物230aおよび酸化物230bのチャネル幅方向のA5側の端部からA6側の端部まで、領域232bが形成されている。これにより、酸化物230aおよび酸化物230bのチャネル幅方向の端部において、領域234への水素の混入、または領域234からの酸素の拡散、を防ぐことができる。よって、領域234のチャネル幅方向の端部のキャリア密度が高くなり、寄生チャネルが形成されることを防ぐことができる。なお、上記においては、領域232bについて説明しているが、領域232aについても同様である。
Further, as shown in FIG. 1 (D), in the
さらに、トランジスタ200は、水または水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)絶縁性材料を用いた絶縁体である。また、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。
Further, it is preferable that the
以下では、本発明の一態様に係るトランジスタ200を有する半導体装置の詳細な構成について説明する。
Hereinafter, a detailed configuration of the semiconductor device having the
トランジスタ200において、導電体260は、第1のゲート電極として機能する場合がある。また、導電体205は、第2のゲート電極として機能する場合がある。その場合、導電体205に印加する電位を、導電体260に印加する電位と、連動させず、独立して変化させることで、トランジスタ200のしきい値電圧を制御することができる。特に、導電体205に負の電位を印加することにより、実質的にトランジスタ200のしきい値電圧をプラス側にシフトすることができる。また、トランジスタ200のしきい値を0Vより大きくすることで、オフ電流を低減することが可能となる。従って、導電体260に印加する電圧が0Vのときのドレイン電流を小さくすることができる。
In the
第2のゲート電極として機能する導電体205は、酸化物230および導電体260と重なるように配置する。
The
ここで、導電体205は、酸化物230における領域234よりも、チャネル幅方向の長さが大きくなるように大きく設けるとよい。特に、導電体205は、酸化物230の領域234がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。
Here, the
また、図1に示すように、導電体205は、酸化物230、および導電体260と重なるように配置する。ここで、酸化物230のチャネル幅方向(W長方向)と交わる端部よりも外側の領域においても、導電体205は、導電体260と、重畳するように配置することが好ましい。つまり、酸化物230の側面の外側において、導電体205と、導電体260とは、絶縁体を介して重畳していることが好ましい。
Further, as shown in FIG. 1, the
上記構成を有することで、導電体260、および導電体205に電位を印加した場合、導電体260から生じる電界と、導電体205から生じる電界と、がつながることで、閉回路を形成し、酸化物230に形成されるチャネル形成領域を覆うことができる。
With the above configuration, when a potential is applied to the
つまり、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、領域234のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。
That is, the channel forming region of the
導電体205は、絶縁体214および絶縁体216の開口の内壁に接して導電体205aが形成され、さらに内側に導電体205bが形成されている。ここで、導電体205aおよび導電体205bの上面の高さと、絶縁体216の上面の高さは同程度にできる。なお、トランジスタ200では、導電体205aおよび導電体205bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体205bのみを設ける構成にしてもよい。
In the
ここで、導電体205aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい)導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
Here, the
導電体205aが酸素の拡散を抑制する機能を持つことにより、導電体205bが酸化して導電率が低下することを防ぐことができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。従って、導電体205aとしては、上記導電性材料を単層または積層とすればよい。これにより、絶縁体214より基板側から、水素、水などの不純物が、導電体205を通じて、トランジスタ200側に拡散するのを抑制することができる。
Since the
また、導電体205bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体205bを単層で図示したが、積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
Further, as the
絶縁体214は、水または水素などの不純物が、基板側からトランジスタに混入するのを防ぐバリア絶縁膜として機能することが好ましい。従って、絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。
The
例えば、絶縁体214として、酸化アルミニウムや窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体214よりトランジスタ側に拡散するのを抑制することができる。または、絶縁体224などに含まれる酸素が、絶縁体214より基板側に、拡散するのを抑制することができる。
For example, it is preferable to use aluminum oxide, silicon nitride, or the like as the
また、層間膜として機能する絶縁体216、および絶縁体280は、絶縁体214よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
Further, the
例えば、層間膜として機能する絶縁体216、および絶縁体280として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
For example, the
絶縁体220、絶縁体222、および絶縁体224は、ゲート絶縁体としての機能を有する。
The
ここで、酸化物230と接する絶縁体224は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体224には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物230に接して設けることにより、酸化物230中の酸素欠損を低減し、信頼性を向上させることができる。
Here, as the
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上400℃以下の範囲が好ましい。 Specifically, as the insulator having an excess oxygen region, it is preferable to use an oxide material in which a part of oxygen is desorbed by heating. Oxides that desorb oxygen by heating are those in which the amount of oxygen desorbed in terms of oxygen atoms is 1.0 × 10 18 atoms / cm 3 or more, preferably 3 in TDS (Thermal Desolation Spectroscopy) analysis. It is an oxide film having a ratio of 0.0 × 10 20 atoms / cm 3 or more. The surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
また、絶縁体224が、過剰酸素領域を有する場合、絶縁体222は、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の拡散を抑制する機能を有する(上記酸素が透過しにくい)ことが好ましい。
Further, when the
絶縁体222が、酸素の拡散を抑制する機能を有することで、過剰酸素領域の酸素は、絶縁体220側へ拡散することなく、効率よく酸化物230へ供給することができる。また、導電体205が、絶縁体224が有する過剰酸素領域の酸素と反応することを抑制することができる。
Since the
絶縁体222は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO3)または(Ba,Sr)TiO3(BST)などのいわゆるhigh−k材料を含む絶縁体を単層または積層で用いることが好ましい。ゲート絶縁体として機能する絶縁体に、high−k材料を用いることで、トランジスタの微細化、および高集積化が可能となる。特に、酸化アルミニウム、および酸化ハフニウム、などの、不純物、および酸素などの拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料を用いることが好ましい。このような材料を用いて形成した場合、酸化物230からの酸素の放出や、トランジスタ200の周辺部からの水素等の不純物の混入を防ぐ層として機能する。
The
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。 Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators. Alternatively, these insulators may be nitrided. Silicon oxide, silicon oxide nitride, or silicon nitride may be laminated on the above insulator.
また、絶縁体220は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、high−k材料の絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
Further, the
なお、絶縁体220、絶縁体222、および絶縁体224が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、トランジスタ200で絶縁体220、絶縁体222、および絶縁体224がゲート絶縁体として機能する構成を示したが、本実施の形態はこれに限られるものではない。例えば、ゲート絶縁体として、絶縁体220、絶縁体222、および絶縁体224のいずれか2層または1層を設ける構成にしてもよい。
The
酸化物230は、酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の酸化物230cと、を有する。また、酸化物230は、領域231、領域232、および領域234を有する。なお、領域231の少なくとも一部は、絶縁体274と接することが好ましい。また、領域231の少なくとも一部は、インジウムなどの金属元素、水素、および窒素の少なくとも一の濃度が領域234よりも大きいことが好ましい。
The
トランジスタ200をオンさせると、領域231a、または領域231bは、ソース領域、またはドレイン領域として機能する。一方、領域234の少なくとも一部は、チャネルが形成される領域として機能する。
When the
ここで、図1に示すように、酸化物230は、領域232を有することが好ましい。当該構成とすることで、トランジスタ200において、領域231から領域234への水素の混入や、領域234に供給された酸素の領域231方向への拡散を抑制することができる。また、領域232を接合領域とすることで、オン電流を大きくし、かつ、非導通時のリーク電流(オフ電流)を小さくすることができる。
Here, as shown in FIG. 1, the
また、酸化物230a上に、酸化物230bを有することで、酸化物230aよりも下方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。また、酸化物230c下に、酸化物230bを有することで、酸化物230cよりも上方に形成された構造物から、酸化物230bへの不純物の拡散を抑制することができる。
Further, by having the
すなわち、酸化物230bに設けられた領域234は、酸化物230a、酸化物230c、および領域232に囲われ、当該領域の水素や窒素などの不純物濃度を低く維持することができ、酸素濃度を高く維持することができる。このような構造を有する酸化物230を用いた半導体装置は、良好な電気特性を有し、高い信頼性を有する。
That is, the
また、酸化物230は、側面と上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物230bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とすることが好ましい。
Further, the
酸化物230は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。例えば、領域234となる金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
As the
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。 In addition, in this specification and the like, a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 A transistor using an oxide semiconductor has an extremely small leakage current in a non-conducting state, so that a semiconductor device having low power consumption can be provided. Further, since the oxide semiconductor can be formed into a film by a sputtering method or the like, it can be used for a transistor constituting a highly integrated semiconductor device.
例えば、酸化物230として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物を用いるとよい。また、酸化物230として、In−Ga酸化物、In−Zn酸化物を用いてもよい。
For example, as
ここで、酸化物230の領域234にについて説明する。
Here, the
領域234は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物230a、および酸化物230bの積層構造を有する場合、酸化物230aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物230bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物230aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物230bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物230bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物230aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物230cは、酸化物230aまたは酸化物230bに用いることができる金属酸化物を、用いることができる。
酸化物230aには、例えばIn:Ga:Zn=1:3:4、In:Ga:Zn=1:3:2、またはIn:Ga:Zn=1:1:1の組成を有する金属酸化物を用いることができる。また、酸化物230bには、例えばIn:Ga:Zn=4:2:3、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=5:1:6の組成を有する金属酸化物を用いることができる。酸化物230cには、例えばIn:Ga:Zn=1:3:4、In:Ga:Zn=1:3:2、In:Ga:Zn=4:2:3、またはIn:Ga:Zn=1:1:1の組成を有する金属酸化物を用いることができる。なお、上記組成は、基板上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
The
特に、酸化物230aとしてIn:Ga:Zn=1:3:4、酸化物230bとしてIn:Ga:Zn=4:2:3、酸化物230cとしてIn:Ga:Zn=1:3:4の組成を有する金属酸化物の組み合わせ、または酸化物230aとしてIn:Ga:Zn=1:3:4、酸化物230bとしてIn:Ga:Zn=4:2:3、酸化物230cとしてIn:Ga:Zn=1:1:1の組成を有する金属酸化物の組み合わせは、酸化物230bを、よりエネルギーギャップの広い酸化物230aと酸化物230cで挟むことができ、好ましい。この時、エネルギーギャップの広い酸化物230aと酸化物230cをワイドギャップ、相対的にエネルギーギャップが狭い酸化物230bをナローギャップと呼ぶことがある。ワイドギャップ、およびナローギャップについては、[金属酸化物の構成]にて説明する。また、上記組み合わせは、酸化物230bを、よりガリウム含有率が高い酸化物230aと酸化物230cで挟むことができ、好ましい。
In particular, In: Ga: Zn = 1: 3: 4 as the
続いて、酸化物230の領域231について説明する。
Subsequently, the region 231 of the
領域231は、酸化物230として設けられた金属酸化物に、インジウムなどの金属原子、または不純物を添加し、低抵抗した領域である。なお、各領域は、少なくとも、領域234における酸化物230bよりも、導電性が高い。なお、領域231に、不純物を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、インジウムなどの金属元素、および不純物の少なくとも一であるドーパントを添加すればよい。
The region 231 is a region in which a metal atom such as indium or an impurity is added to the metal oxide provided as the
つまり、領域231において、酸化物230のインジウムなどの金属原子の含有率を高くすることで、電子移動度を高くし、低抵抗化を図ることができる。
That is, by increasing the content of metal atoms such as indium in the
または、酸化物230に接して、不純物となる元素を含む絶縁体274を成膜することで、領域231に、不純物を添加することができる。
Alternatively, impurities can be added to the region 231 by forming an
つまり、領域231は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域231は、上記元素の一つまたは複数を含む構成にすればよい。 That is, the region 231 is reduced in resistance by adding an element that forms an oxygen deficiency or an element that is captured by the oxygen deficiency. Typical examples of such elements include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, titanium, and rare gases. Typical examples of noble gas elements include helium, neon, argon, krypton, xenon and the like. Therefore, the region 231 may be configured to contain one or more of the above elements.
または、絶縁体274として、領域231に含まれる酸素を引き抜き、吸収する膜を用いてもよい。酸素が引き抜かれると、領域231には酸素欠損が生じる。酸素欠損に水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が捕獲されることにより、領域231は低抵抗化する。
Alternatively, as the
また、トランジスタ200において、領域232を設けることで、領域231から領域234への水素の混入や、領域234に供給された酸素の領域231方向への拡散を抑制することができる。
Further, by providing the
領域232の形成は、酸化物230として設けられた金属酸化物に、ガリウムなど上記元素Mから選ばれた金属原子を添加した領域である。なお、領域232に、金属原子を添加するために、例えば、プラズマ処理、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、ガリウムなどの金属元素を添加すればよい。
The formation of the
例えば、酸化物230bとして、上記のIn:Ga:Zn=4:2:3、またはIn:Ga:Zn=5:1:6の組成を有する金属酸化物を用いた場合、領域231および領域234では、Inの原子数比がガリウムなど上記元素Mの原子数比より大きくなり、領域232では、ガリウムなど上記元素Mの原子数比がInの原子数比と同程度、またはより大きくなることが好ましい。
For example, when a metal oxide having the above composition of In: Ga: Zn = 4: 2: 3 or In: Ga: Zn = 5: 1: 6 is used as the
つまり、領域232において、酸化物230のガリウムなどの元素Mの含有率を高くすることで領域232を水素や酸素の透過を抑制する領域とすることができる。
That is, in the
または、酸化物230に接して、スパッタリング法、CVD法またはALD法を用いてガリウムなど元素Mを含む膜を形成することで、領域232に、ガリウムなど元素Mを添加することができる。
Alternatively, the element M such as gallium can be added to the
ソース領域およびドレイン領域として機能する領域231の低抵抗化において、領域232も低抵抗化することが考えられる。この場合、チャネルが形成される領域234と、領域232との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域232を有することで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。また、領域232を有することで、非導通時のリーク電流を小さくすることができる。
In reducing the resistance of the region 231 that functions as the source region and the drain region, it is conceivable that the
従って、領域232の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
Therefore, by appropriately selecting the range of the
絶縁体250は、ゲート絶縁膜として機能する。絶縁体250は、酸化物230cの上面に接して配置することが好ましい。絶縁体250は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
The
加熱により酸素が放出される絶縁体を、絶縁体250として、酸化物230cの上面に接して設けることにより、酸化物230bの領域234に効果的に酸素を供給することができる。また、領域234に隣接して領域232が設けられているため、領域231から領域234への水素の混入や、領域234に供給された酸素の領域231方向への拡散を抑制することができる。また、絶縁体224と同様に、絶縁体250中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体250の膜厚は、1nm以上20nm以下とするのが好ましい。
By providing an insulator that releases oxygen by heating as the
第1のゲート電極として機能する導電体260は、導電体260a、導電体260a上の導電体260b、および導電体260b上の導電体260cを有する。導電体260aは、導電性酸化物を用いることが好ましい。例えば、酸化物230aまたは酸化物230bとして用いることができる金属酸化物を用いることができる。特に、In−Ga−Zn系酸化物のうち、導電性が高い、金属の原子数比が[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用いることが好ましい。このような導電体260aを設けることで、導電体260bへの酸素の透過を抑制し、酸化によって導電体260bの電気抵抗値が増加することを防ぐことができる。
The
また、上記導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体250に酸素を添加し、酸化物230bに酸素を供給することが可能となる。これにより、酸化物230の領域234の酸素欠損を低減することができる。
Further, by forming the conductive oxide into a film by using a sputtering method, oxygen can be added to the
導電体260bは、導電体260aに窒素などの不純物を添加して導電体260aの導電性を向上できる導電体を用いてもよい。例えば導電体260bは、窒化チタンなどを用いることが好ましい。また、導電体260cとして、例えばタングステンなどの、導電性が高い金属を用いることができる。
As the
また、図1(C)に示すように、導電体205が、酸化物230のチャネル幅方向と交わる端部よりも外側の領域において、延伸している場合、導電体260は、該領域において、絶縁体250を介して、導電体205と重畳していることが好ましい。つまり、酸化物230の側面の外側において、導電体205と、絶縁体250と、導電体260とは、積層構造を形成することが好ましい。
Further, as shown in FIG. 1C, when the
上記構成を有することで、導電体260、および導電体205に電位を印加した場合、導電体260から生じる電界と、導電体205から生じる電界と、がつながることで、閉回路を形成し、酸化物230に形成されるチャネル形成領域を覆うことができる。
With the above configuration, when a potential is applied to the
つまり、第1のゲート電極としての機能を有する導電体260の電界と、第2のゲート電極としての機能を有する導電体205の電界によって、領域234のチャネル形成領域を電気的に取り囲むことができる。
That is, the channel forming region of the
また、導電体260cの上に、バリア膜として機能する絶縁体270を配置してもよい。絶縁体270は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。これにより、導電体260の酸化を防ぐことができる。また、導電体260および絶縁体250を介して、水または水素などの不純物が酸化物230に混入することを防ぐことができる。
Further, an
また、絶縁体270上に、ハードマスクとして機能する絶縁体271を配置することが好ましい。絶縁体270を設けることで、導電体260の加工の際、導電体260の側面が概略垂直、具体的には、導電体260の側面と基板表面のなす角を、75度以上100度以下、好ましくは80度以上95度以下とすることができる。導電体をこのような形状に加工することで、次に形成する絶縁体272を所望の形状に形成することができる。
Further, it is preferable to arrange the
また、バリア膜として機能する絶縁体272を、酸化物230cの上に、絶縁体250、導電体260、および絶縁体270の側面に接して設ける。
Further, an
ここで、絶縁体272は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。これにより、絶縁体250中の酸素が外部に拡散することを防ぐことができる。また、絶縁体250の端部などから酸化物230に水素、水などの不純物が混入するのを抑制することができる。
Here, as the
絶縁体272を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で導電体260の上面と側面および絶縁体250の側面を覆うことができる。これにより、導電体260の酸化、導電体260および絶縁体250を介して、水または水素などの不純物が酸化物230に混入することを抑制することができる。従って、絶縁体272は、ゲート電極およびゲート絶縁膜の側面を保護するサイドバリアとして機能を有する。
By providing the
また、トランジスタが微細化され、チャネル長が10nm以上30nm以下程度に形成されている場合、トランジスタ200の周辺に設けられる構造体に含まれる不純物元素が拡散し、領域231aと領域231b、あるいは、領域232aと領域232bと、が電気的に導通する恐れがある。
Further, when the transistor is miniaturized and the channel length is formed to be about 10 nm or more and 30 nm or less, the impurity elements contained in the structure provided around the
そこで、本実施の形態に示すように、絶縁体272を形成することにより、絶縁体250および導電体260に水素、水などの不純物が混入するのを抑制し、かつ、絶縁体250中の酸素が外部に拡散することを防ぐことができる。従って、第1のゲート電圧が0Vのときに、ソース領域とドレイン領域が直接、あるいは領域232などを介して電気的に導通することを防ぐことができる。
Therefore, as shown in the present embodiment, by forming the
絶縁体274は、絶縁体270、絶縁体272、導電体260、絶縁体250、酸化物230および絶縁体224を覆って設ける。ここで、絶縁体274は、酸化物230の領域231に接していることが好ましい。また、絶縁体274は、酸化物230の領域232に接する構成にしてもよい。
The
また、絶縁体274は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体274として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体274を形成することで、絶縁体274を透過して酸素が混入し、領域231aおよび領域231bの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体274を透過して水または水素などの不純物が混入し、領域231aおよび領域231bが過剰に領域234側に拡散するのを抑制することができる。
Further, as the
なお、絶縁体274を成膜することにより、領域231を設ける場合、絶縁体274は、水素および窒素の少なくとも一方を有することが好ましい。水素、または窒素などの不純物を有する絶縁体を絶縁体274に用いることで、水素または窒素などの不純物を酸化物230に添加して、酸化物230において、領域231を低抵抗化することができる。
When the region 231 is provided by forming the
絶縁体274の上に、層間膜として機能する絶縁体280を設けることが好ましい。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体280は、同様の絶縁体からなる積層構造としてもよい。
It is preferable to provide an
また、絶縁体280および絶縁体274に形成された開口に、導電体252a、導電体252b、および導電体252cを配置する。なお、導電体252a、導電体252b、および導電体252cの上面の高さは、絶縁体280の上面と、同一平面上としてもよい。
Further, the
導電体252cは、絶縁体270、絶縁体271、絶縁体274、および絶縁体280に形成された開口を介して、トランジスタ200の第1のゲート電極として機能する導電体260と接している。
The
また、導電体252aは、トランジスタ200のソース領域およびドレイン領域の一方として機能する領域231aと接しており、導電体252bはトランジスタ200のソース領域およびドレイン領域の他方として機能する領域231bと接している。領域231aおよび領域231bは低抵抗化されているので、導電体252aと領域231aの接触抵抗、および導電体252bと領域231bの接触抵抗を低減し、トランジスタ200のオン電流を大きくすることができる。
Further, the
ここで、導電体252a(導電体252b)は、少なくとも酸化物230の上面と接し、さらに酸化物230の側面と接することが好ましい。特に、導電体252a(導電体252b)は、酸化物230のチャネル幅方向と交わる側面において、A3側の側面、およびA4側の側面の双方または一方と接することが好ましい。また、導電体252a(導電体252b)が、酸化物230のチャネル長方向と交わる側面において、A1側(A2側)の側面と接する構成にしてもよい。このように、導電体252a(導電体252b)が酸化物230の上面に加えて、酸化物230の側面と接する構成にすることにより、導電体252a(導電体252b)と酸化物230のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体252a(導電体252b)と酸化物230の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。
Here, it is preferable that the
導電体252は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体252は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、トランジスタ200では、導電体252が2層である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体252は、単層、または3層以上の積層構造でもよい。
As the conductor 252, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 252 may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material. Although the
導電体252を積層構造とする場合、絶縁体274、および絶縁体280と接する導電体には、導電体205aなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。該導電性材料を用いることで、絶縁体280より上層から水素、水などの不純物が、導電体252を通じて酸化物230に混入するのを抑制することができる。
When the conductor 252 has a laminated structure, the conductor in contact with the
また、導電体252が埋め込まれた絶縁体274および絶縁体280の開口の内壁に接して、水または水素などの不純物の透過を抑制する機能を有する絶縁体が設けられる構成にしてもよい。このような絶縁体としては、絶縁体214に用いることができる絶縁体、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、絶縁体280などから水素、水などの不純物が、導電体252を通じて酸化物230に混入するのを抑制することができる。また、当該絶縁体は、例えばALD法またはCVD法などを用いて成膜することで被覆性良く成膜することができる。
Further, the
また、図示しないが、導電体252の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。 Further, although not shown, a conductor that functions as wiring may be arranged in contact with the upper surface of the conductor 252. As the conductor that functions as wiring, it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
<半導体装置の変形例1>
上記においては、トランジスタ200の構成として、領域234がチャネル長方向側から領域232aと領域232bに挟まれる構成を挙げたが、本実施の形態はこれに限られるものではない。例えば、図4および図5に示すように、領域232が領域234を囲むように設けられる構成としてもよい。図4および図5に示すトランジスタ200は、領域234および領域232の形状以外は、図1に示すトランジスタ200と同様の構成を有する。
<Modification example 1 of semiconductor device>
In the above, as the configuration of the
図4(A)、図4(B)、図4(C)、および図4(D)は、本発明の一態様に係るトランジスタ200の上面図、および断面図である。ここで、図4(B)は、図4(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向に対応する。また、図4(C)は、図4(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向に対応する。また、図4(D)は、図4(A)にA5−A6の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向に対応する。図4(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
4 (A), 4 (B), 4 (C), and 4 (D) are a top view and a cross-sectional view of the
また、図5(A)は、図4(A)における二点鎖線で囲む、チャネル近傍の領域240の拡大図である。図5(B)は、図5(A)にB1−B2の一点鎖線で示す部位の各領域におけるガリウム濃度を示す図である。図5(C)は、図5(A)にB3−B4の一点鎖線で示す部位の各領域におけるガリウム濃度を示す図である。
Further, FIG. 5 (A) is an enlarged view of the
ここで、領域234のチャネル長方向の長さを5nm以上300nm以下程度にするとき、図5(A)に示す領域232のチャネル長方向の長さJ1は、0.1nm以上100nm以下にすることが好ましく、1nm以上10nm以下にすることがより好ましい。また、図5(A)に示す領域232のチャネル幅方向の長さJ2は、0.1nm以上1000nm以下にすることが好ましく、1nm以上60nm以下にすることがより好ましい。
Here, when the length of the
図4(D)に示すトランジスタ200において、酸化物230aおよび酸化物230bのチャネル幅方向のA5側の端部からA6側の端部まで、領域232が形成されている。さらに、図4(A)(B)および図5(A)に示すように、酸化物230aおよび酸化物230bのチャネル幅方向の端部には領域234が形成されず、領域232が形成されている。これにより、酸化物230aおよび酸化物230bのチャネル幅方向の端部から領域234への水素の混入、または、領域234からの酸素の拡散、を防ぐことができる。よって、領域234のチャネル幅方向の端部のキャリア密度が高くなり、寄生チャネルが形成されることを防ぐことができる。
In the
また、図4および図5(A)において、領域232は、ゲート電極として機能する導電体260および絶縁体272と重なる様子を示しているが、本実施の形態はこれに限らない。例えば、図6および図7(A)に示すように、領域232が導電体260および絶縁体272に加えて、さらに絶縁体274と重なる場合もある。ここで、図6は図4に対応しており、図7は図5に対応している。このように、領域232のチャネル長方向の長さJ3を長くすると、図7(B)に示すように、Ga濃度のプロファイルも領域232のチャネル長方向の長さJ3に合わせて広くなる。また、例えば、図6および図7(A)に示すように、領域232のチャネル幅方向の長さJ4を短くしてもよい。このように、領域232のチャネル幅方向の長さJ4を短くすると、図7(C)に示すように、Ga濃度のプロファイルも領域232のチャネル幅方向の長さJ4に合わせて狭くなる。詳しくは後述するが、本実施の形態に示すトランジスタ200では、酸化物230に領域232を形成した後で、導電体260などを形成するので、領域232に対する導電体260の相対的な位置を高い自由度で設定することができる。
Further, in FIGS. 4 and 5 (A), the
<半導体装置の変形例2>
上記においては、半導体装置の構成例としてトランジスタ200を挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図8に示すようにトランジスタ200と容量素子100を有する半導体装置としてもよい。なお、本明細書では、1つの容量素子、および少なくとも1つのトランジスタを有する半導体装置をセルと称する。
<Modification example 2 of semiconductor device>
In the above, the
図8(A)は、トランジスタ200、および容量素子100を有するセル600の上面図である。また、図8(B)、および図8(C)はセル600の断面図である。ここで、図8(B)は、図8(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図8(C)は、図8(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。図8(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
FIG. 8A is a top view of the
図8に示すセル600は、トランジスタ200と、容量素子100とを、同層に設けることで、トランジスタ200を構成する構造の一部が、容量素子100を構成する構造の一部と、併用することができる。つまり、トランジスタ200の構造の一部は、容量素子100の構造の一部として、機能する場合がある。
In the
トランジスタ200に、容量素子100の一部、または全体が、重畳することで、トランジスタ200の投影面積、および容量素子100の投影面積の合計した面積を小さくすることができる。
By superimposing a part or the whole of the
[セル600]
本発明の一態様の半導体装置は、トランジスタ200と、容量素子100、層間膜として機能する絶縁体280を有する。また、トランジスタ200と電気的に接続し、プラグとして機能する導電体252(導電体252a、導電体252b、導電体252c、および導電体252d)とを有する。なお、トランジスタ200の構成については、上述のトランジスタ200に係る記載を参酌することができる。
[Cell 600]
The semiconductor device of one aspect of the present invention includes a
導電体252dは、容量素子100の電極の一方である導電体120と接している。導電体252dも、他の導電体252(導電体252a、導電体252b、および導電体252c)と同様の構成を有しており、絶縁体280の開口の内壁に接して形成されている。導電体252dは、導電体252a、導電体252b、導電体252cと同時に形成することができるため、工程短縮が可能である。
The
[容量素子100]
図8に示すように、容量素子100は、トランジスタ200と共通の構造を有する構成である。本実施の形態では、トランジスタ200の酸化物230に設けられた領域231bの一部が、容量素子100の電極の一方として機能する容量素子100の例について示す。
[Capacitive element 100]
As shown in FIG. 8, the
容量素子100は、酸化物230の領域231bの一部および領域232bの一部の上に絶縁体130、絶縁体130上に導電体120を有する。さらに、絶縁体130の上に、少なくとも一部が領域231bの一部と重なるように、導電体120が配置されることが好ましい。
The
酸化物230の領域231bの一部は、容量素子100の電極の一方として機能し、導電体120は容量素子100の電極の他方として機能する。すなわち、領域231bは、トランジスタ200のソースまたはドレインとして機能し、かつ容量素子100の電極の一方として機能する。絶縁体130は容量素子100の誘電体として機能する。
A part of the
絶縁体280、および絶縁体274は、絶縁体130および導電体120を覆うように設けることが好ましい。
The
絶縁体130は、例えば、酸化アルミニウムまたは酸化窒化シリコンを単層または積層で用いればよい。
As the
導電体120は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体120は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
As the
絶縁体130および導電体120は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができ、リソグラフィー法などを用いて加工すればよい。
The
容量素子100の面積は、酸化物230aおよび酸化物230bのA3−A4方向の幅と、導電体120のA1−A2方向の幅により決定される。すなわち、酸化物230aおよび酸化物230bのA3−A4方向の幅を大きくし、容量値を大きくすることができる。
The area of the
上記構造を有することで、微細化または高集積化が可能である。また、設計自由度を高くすることができる。また、トランジスタ200は、容量素子100と、同一の工程で形成する。従って、工程を短縮することができるため、生産性を向上させることができる。
By having the above structure, miniaturization or high integration is possible. In addition, the degree of freedom in design can be increased. Further, the
<セルアレイの構造>
ここで、本実施の形態のセルアレイの一例を、図9および図10に示す。例えば、図8に示すトランジスタ200、および容量素子100を有するセル600を、行列、またはマトリクス状に配置することで、セルアレイを構成することができる。
<Structure of cell array>
Here, an example of the cell array of the present embodiment is shown in FIGS. 9 and 10. For example, a cell array can be formed by arranging the
図9(A)は、図8に示すセル600を、マトリクス状に配置した一形態を示す回路図である。図9(A)においては、行方向に配置されたセル600が有するトランジスタの第1のゲートが共通のWL(WL01、WL02、WL03)と電気的に接続する。また、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方が、共通のBL(BL01乃至BL06)と電気的に接続する。また、各セル600が有するトランジスタには第2のゲートBGが設けられていてもよい。BGに印加される電位により、トランジスタのしきい値を制御することができる。また、セル600が有する容量の第1の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第1の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル600が有する容量の第2の電極は、PLと電気的に接続する。
FIG. 9A is a circuit diagram showing a form in which the
図9(B)は、図9(A)における、行の一部としてWL02とBL03に電気的に接続されたセル600a、およびWL02とBL04に電気的に接続されたセル600bを含む回路610を抜き出した断面図である。図9(B)は、セル600a、およびセル600bの断面図を示す。
FIG. 9B includes a
セル600aは、トランジスタ200aおよび容量素子100aを有している。セル600bは、トランジスタ200bおよび容量素子100bを有している。
The
図10(A)は、図8に示すセル600を、マトリクス状に配置した回路において、図9(A)と異なる形態を示す回路図である。図10(A)においては、行方向に隣り合うセル600が有するトランジスタのソースおよびドレインの一方が共通のBL(BL01、BL02、BL03)と電気的に接続する。また、当該BLは、列方向に配置されたセルが有するトランジスタのソースおよびドレインの一方とも電気的に接続する。一方、行方向に隣り合うセル600が有するトランジスタの第1のゲートは、異なるWL(WL01乃至WL06)と電気的に接続する。また、各セル600が有するトランジスタには第2のゲートBGが設けられていてもよい。BGに印加される電位により、トランジスタのしきい値を制御することができる。また、セル600が有する容量の第1の電極は、トランジスタのソースおよびドレインの他方と電気的に接続する。この時、容量の第1の電極は、トランジスタを構成する構造の一部からなる場合がある。また、セル600が有する容量の第2の電極は、PLと電気的に接続する。
FIG. 10A is a circuit diagram showing a different form from that of FIG. 9A in a circuit in which
図10(B)は、図10(A)における、行の一部としてWL04とBL02に電気的に接続されたセル600a、およびWL03とBL02に電気的に接続されたセル600bを含む回路620を抜き出した断面図である。図10(B)は、セル600a、およびセル600bの断面図を示す。
FIG. 10B includes a
セル600aは、トランジスタ200aおよび容量素子100aを有している。セル600bは、トランジスタ200bおよび容量素子100bを有している。
The
トランジスタ200aのソースおよびドレインの一方と、トランジスタ200bのソースおよびドレインの一方は、いずれもBL02と電気的に接続している。
One of the source and drain of the
<半導体装置の構成材料>
以下では、半導体装置に用いることができる構成材料について説明する。
<Constituent materials for semiconductor devices>
Hereinafter, constituent materials that can be used in semiconductor devices will be described.
<<基板>>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
<< Board >>
As the substrate on which the
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。 Further, a flexible substrate may be used as the substrate. As a method of providing the transistor on the flexible substrate, there is also a method of forming the transistor on the non-flexible substrate, peeling off the transistor, and transposing it to the substrate which is a flexible substrate. In that case, it is advisable to provide a release layer between the non-flexible substrate and the transistor. Further, the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Alternatively, it may have a property of not returning to the original shape. The substrate has, for example, a region having a thickness of 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. By thinning the substrate, the weight of the semiconductor device having a transistor can be reduced. Further, by making the substrate thinner, it may have elasticity even when glass or the like is used, or it may have a property of returning to the original shape when bending or pulling is stopped. Therefore, it is possible to alleviate the impact applied to the semiconductor device on the substrate due to dropping or the like. That is, it is possible to provide a durable semiconductor device.
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。 As the substrate which is a flexible substrate, for example, metal, alloy, resin or glass, fibers thereof, or the like can be used. Further, as the substrate, a sheet, a film, a foil or the like in which fibers are woven may be used. As for the substrate which is a flexible substrate, the lower the coefficient of linear expansion, the more the deformation due to the environment is suppressed, which is preferable. As the substrate which is a flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 -3 / K or less, 5 × 10 -5 / K or less, or 1 × 10 -5 / K or less may be used. .. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic and the like. In particular, aramid is suitable as a substrate which is a flexible substrate because of its low coefficient of linear expansion.
<<絶縁体>>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
<< Insulator >>
Examples of the insulator include oxides, nitrides, oxide nitrides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like having insulating properties.
ここで、ゲート絶縁体として機能する絶縁体には、ゲート絶縁体として機能する絶縁体に、比誘電率の高いhigh−k材料を用いることで、トランジスタの微細化、および高集積化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。従って、絶縁体の機能に応じて、材料を選択するとよい。 Here, as the insulator that functions as a gate insulator, by using a high-k material having a high relative permittivity for the insulator that functions as a gate insulator, it is possible to miniaturize and highly integrate transistors. Become. On the other hand, for the insulator that functions as an interlayer film, a material having a low relative permittivity is used as the interlayer film, so that the parasitic capacitance generated between the wirings can be reduced. Therefore, the material may be selected according to the function of the insulator.
また、比誘電率の高い絶縁体としては、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。 Examples of the insulator having a high specific dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitride oxides having aluminum and hafnium, oxides having silicon and hafnium, and silicon. And there are oxide nitrides with hafnium or nitrides with silicon and hafnium.
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。 Examples of the insulator having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and empty. There are silicon oxide or resin with pores.
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。 In particular, silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure that is thermally stable and has a low relative permittivity can be obtained. Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like. Further, for example, silicon oxide and silicon oxide nitride can be combined with an insulator having a high relative permittivity to form a laminated structure that is thermally stable and has a high relative permittivity.
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。 Further, the electric characteristics of the transistor can be stabilized by surrounding the transistor using the oxide semiconductor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。 Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in single layers or in layers. Specifically, as an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
例えば、絶縁体222、および絶縁体214として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁体222、および絶縁体214は、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。
For example, as the
絶縁体216、絶縁体220、絶縁体224、絶縁体250、および絶縁体271、としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
例えば、ゲート絶縁体として機能する絶縁体224および絶縁体250において、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムを酸化物230と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物230に混入することを抑制することができる。一方、絶縁体224および絶縁体250において、酸化シリコンまたは酸化窒化シリコンを酸化物230と接する構造とすることで、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
For example, in the
例えば、誘電体として機能する絶縁体130は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、ハフニウムアルミネートなどを用いればよく、積層または単層で設ける。例えば、酸化アルミニウムなどのhigh−k材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子100は、high−k材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、容量素子100の静電破壊を抑制し、容量素子100の信頼性を向上させることができる。
For example, the
絶縁体216、および絶縁体280は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
The
絶縁体270、および絶縁体272としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体270および絶縁体272としては、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
As the
<<導電体>>
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
<< Conductor >>
Metals selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc. A material containing one or more elements can be used. Further, a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and silicide such as nickel silicide may be used.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 Further, a plurality of conductive layers formed of the above materials may be laminated and used. For example, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined. Further, a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 When an oxide is used in the channel forming region of the transistor, a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined is used for the conductor functioning as a gate electrode. Is preferable. In this case, a conductive material containing oxygen may be provided on the channel forming region side. By providing the conductive material containing oxygen on the channel forming region side, oxygen separated from the conductive material can be easily supplied to the channel forming region.
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In particular, as the conductor that functions as the gate electrode, it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed. Further, the above-mentioned conductive material containing a metal element and nitrogen may be used. For example, a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added. Indium tin oxide may be used. Further, indium gallium zinc oxide containing nitrogen may be used. By using such a material, it may be possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may be possible to capture hydrogen mixed in from an outer insulator or the like.
導電体260、導電体205、導電体120、導電体252としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
The
<<金属酸化物>>
酸化物230として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
<< Metal Oxide >>
As the
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The oxide semiconductor preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, aluminum, gallium, yttrium, tin and the like are preferably contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like.
ここでは、酸化物半導体が、インジウム、元素Mおよび亜鉛を有するIn‐M‐Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。 Here, consider the case where the oxide semiconductor is an In-M-Zn oxide having indium, the element M, and zinc. The element M is aluminum, gallium, yttrium, tin, or the like. Examples of elements applicable to the other element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, as the element M, a plurality of the above-mentioned elements may be combined in some cases.
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。 In addition, in this specification and the like, a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
[Composition of metal oxide]
Hereinafter, the configuration of the CAC (Cloud-Linked Composite) -OS that can be used for the transistor disclosed in one aspect of the present invention will be described.
なお、本明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。 In addition, in this specification and the like, it may be described as CAAC (c-axis aligned composite) and CAC (Cloud-Aligned Composite). In addition, CAAC represents an example of a crystal structure, and CAC represents an example of a function or a composition of a material.
CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。 The CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. When CAC-OS or CAC-metal oxide is used for the active layer of the transistor, the conductive function is the function of flowing electrons (or holes) that serve as carriers, and the insulating function is the function of flowing electrons (or holes) that serve as carriers. It is a function that does not shed. By making the conductive function and the insulating function act in a complementary manner, a switching function (on / off function) can be imparted to the CAC-OS or CAC-metal oxide. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。 Further, CAC-OS or CAC-metal oxide has a conductive region and an insulating region. The conductive region has the above-mentioned conductive function, and the insulating region has the above-mentioned insulating function. Further, in the material, the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。 Further, in CAC-OS or CAC-metal oxide, when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。 Further, CAC-OS or CAC-metal oxide is composed of components having different band gaps. For example, CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region. In the case of this configuration, when the carriers flow, the carriers mainly flow in the components having a narrow gap. Further, the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the on-state of the transistor.
すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。 That is, the CAC-OS or CAC-metal oxide can also be referred to as a matrix composite or a metal matrix composite.
[金属酸化物の構造]
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
[Structure of metal oxide]
Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors. Examples of the non-single crystal oxide semiconductor include CAAC-OS (c-axis aligned crystal oxide semiconductor), polycrystal oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and pseudo-amorphous oxide semiconductor (a-lique). OS: atomous-like oxide semiconductor) and amorphous oxide semiconductors.
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。 CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction. The strain refers to a region where the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned in the region where a plurality of nanocrystals are connected.
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。 Although nanocrystals are basically hexagonal, they are not limited to regular hexagons and may have non-regular hexagons. In addition, in distortion, it may have a lattice arrangement such as a pentagon and a heptagon. In CAAC-OS, a clear grain boundary (also referred to as grain boundary) cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. It is thought that this is the reason.
また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。 Further, CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。 CAAC-OS is a highly crystalline oxide semiconductor. On the other hand, in CAAC-OS, since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may decrease due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability.
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。 The nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). In addition, nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。 The a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor. The a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。 Oxide semiconductors have various structures, and each has different characteristics. The oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
[酸化物半導体を有するトランジスタ]
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
[Transistor with oxide semiconductor]
Subsequently, a case where the oxide semiconductor is used for a transistor will be described.
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。 By using the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。 Further, it is preferable to use an oxide semiconductor having a low carrier density for the transistor. When the carrier density of the oxide semiconductor film is lowered, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density. In the present specification and the like, a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic. For example, oxide semiconductors have a carrier density of less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 -9 /. It may be cm 3 or more.
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 Further, since the oxide semiconductor film having high purity intrinsicity or substantially high purity intrinsicity has a low defect level density, the trap level density may also be low.
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。 In addition, the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。 Therefore, in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide semiconductor. Further, in order to reduce the impurity concentration in the oxide semiconductor, it is preferable to reduce the impurity concentration in the adjacent film. Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
[不純物]
ここで、酸化物半導体中における各不純物の影響について説明する。
[impurities]
Here, the influence of each impurity in the oxide semiconductor will be described.
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。 When silicon or carbon, which is one of the Group 14 elements, is contained in the oxide semiconductor, a defect level is formed in the oxide semiconductor. Therefore, the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor (concentration obtained by secondary ion mass spectrometry (SIMS)) are 2 × 10 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。 Further, when the oxide semiconductor contains an alkali metal or an alkaline earth metal, a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor. Specifically, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。 Further, in an oxide semiconductor, when nitrogen is contained, electrons as carriers are generated, the carrier density is increased, and the n-type is easily formed. As a result, a transistor using an oxide semiconductor containing nitrogen as a semiconductor tends to have a normally-on characteristic. Therefore, it is preferable that nitrogen is reduced as much as possible in the oxide semiconductor, for example, the nitrogen concentration in the oxide semiconductor is less than 5 × 10 19 atoms / cm 3 in SIMS, preferably 5 × 10 18 Atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less, still more preferably 5 × 10 17 atoms / cm 3 or less.
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。 Further, hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency. When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated. In addition, a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible. Specifically, in an oxide semiconductor, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , and more preferably 5 × 10 18 atoms / cm. Less than 3 , more preferably less than 1 × 10 18 atoms / cm 3 .
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。 By using an oxide semiconductor in which impurities are sufficiently reduced in the channel region of the transistor, stable electrical characteristics can be imparted.
<半導体装置の作製方法>
次に、本発明の一態様に係るトランジスタ200の作製方法を図11乃至図23を用いて説明する。また、図11乃至図23において、各図の(A)は上面図を示す。また、各図の(B)は(A)に示すA1−A2の一点鎖線で示す部位に対応する断面図である。また、各図の(C)は、(A)にA3−A4の一点鎖線で示す部位に対応する断面図である。また、各図の(D)は、(A)にA5−A6の一点鎖線で示す部位に対応する断面図である。
<Method of manufacturing semiconductor devices>
Next, a method of manufacturing the
まず、基板(図示しない)を準備し、当該基板上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、化学気相成長(CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積(PLD:Pulsed Laser Deposition)法またはALD(Atomic Layer Deposition)法などを用いて行うことができる。
First, a substrate (not shown) is prepared, and an
なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。 The CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. .. Further, it can be divided into a metal CVD (Metal CVD) method and an organometallic CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) and the like included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
また、ALD法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ALD法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The ALD method is also a film forming method capable of reducing plasma damage to the object to be processed. Further, the ALD method also does not cause plasma damage during film formation, so that a film having few defects can be obtained.
CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are different from the film forming method in which particles emitted from a target or the like are deposited, and are film forming methods in which a film is formed by a reaction on the surface of an object to be treated. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage. In particular, the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively slow film forming rate, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming rate.
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow rate ratio of the raw material gas. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas. Further, for example, in the CVD method and the ALD method, a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film. When forming a film while changing the flow rate ratio of the raw material gas, it is possible to shorten the time required for film formation by the amount of time required for transportation and pressure adjustment as compared with the case of forming a film using a plurality of film forming chambers. it can. Therefore, it may be possible to increase the productivity of the semiconductor device.
本実施の形態では、絶縁体214として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体214は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にALD法によって酸化アルミニウムを成膜する構造としてもよい。または、ALD法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
In the present embodiment, aluminum oxide is formed as the
次に絶縁体214上に絶縁体216を成膜する。絶縁体216の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、絶縁体216として、CVD法によって酸化シリコンを成膜する。
Next, the
次に、絶縁体216および絶縁体214に開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体216に開口を形成する場合、絶縁体214は、絶縁体216をエッチングして溝を形成する際のエッチングストッパ膜として用いてもよい。例えば、溝を形成する絶縁体216に酸化シリコン膜を用いた場合は、エッチングストッパ膜として機能する絶縁膜として、絶縁体214は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
Next, openings are formed in the
開口の形成後に、導電体205aとなる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体205aとなる導電体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
After forming the opening, a conductive film to be a
本実施の形態では、導電体205aとなる導電膜として、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体205aとしてこのような金属窒化物を用いることにより、後述する導電体205bで銅など拡散しやすい金属を用いても、当該金属が導電体205aから外に拡散するのを防ぐことができる。
In the present embodiment, as the conductive film to be the
次に、導電体205aとなる導電膜上に、導電体205bとなる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、導電体205bとなる導電膜として、タングステンや、銅などの低抵抗導電性材料を成膜する。
Next, a conductive film to be the
次に、CMP処理を行うことで、導電体205aとなる導電膜、ならびに導電体205bとなる導電膜の一部を除去し、絶縁体216を露出する。その結果、開口部のみに、導電体205aとなる導電膜、ならびに導電体205bとなる導電膜が残存する。これにより、上面が平坦な、導電体205aおよび導電体205bを含む導電体205を形成することができる(図11参照。)。なお、当該CMP処理により、絶縁体216の一部が除去される場合がある。
Next, by performing the CMP treatment, the conductive film to be the
次に、絶縁体216、および導電体205上に絶縁体220を成膜する。絶縁体220の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
Next, the
次に、絶縁体220上に絶縁体222を成膜する。絶縁体222の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
Next, the
特に、絶縁体222として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。絶縁体222は、ALD法により形成されることが好ましい。ALD法により成膜された絶縁体222は、酸素、水素、および水に対するバリア性を有する。絶縁体222が、水素および水に対するバリア性を有することで、トランジスタ200の周辺に設けられた構造体に含まれる水素、および水は、トランジスタ200の内側へ拡散することなく、酸化物230中の酸素欠損の生成を抑制することができる。
In particular, as the
次に、絶縁体222上に絶縁体224を成膜する。絶縁体224の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる(図11参照。)。
Next, the
続いて、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。第1の加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行ってもよい。または、第1の加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。 Subsequently, it is preferable to perform heat treatment. The heat treatment may be carried out at 250 ° C. or higher and 650 ° C. or lower, preferably 300 ° C. or higher and 500 ° C. or lower, and more preferably 320 ° C. or higher and 450 ° C. or lower. The first heat treatment is carried out in an atmosphere of nitrogen or an inert gas, or an atmosphere containing 10 ppm or more and 1% or more or 10% or more of an oxidizing gas. The first heat treatment may be performed in a reduced pressure state. Alternatively, in the first heat treatment, after heat treatment in a nitrogen or inert gas atmosphere, heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement the desorbed oxygen. You may.
上記加熱処理によって、絶縁体224に含まれる水素や水などの不純物を除去することなどができる。
By the above heat treatment, impurities such as hydrogen and water contained in the
または、加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、第1の加熱処理は行わなくても良い場合がある。
Alternatively, as the heat treatment, plasma treatment containing oxygen may be performed in a reduced pressure state. For plasma treatment containing oxygen, for example, it is preferable to use an apparatus having a power source for generating high-density plasma using microwaves. Alternatively, a power source for applying RF (Radio Frequency) may be provided on the substrate side. High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the
また、加熱処理は、絶縁体220成膜後、および絶縁体222の成膜後のそれぞれに行うこともできる。該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体220成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
Further, the heat treatment can be performed after the film formation of the
本実施の形態では、加熱処理として、絶縁体224成膜後に窒素雰囲気にて400℃の温度で1時間の処理を行なう。
In the present embodiment, as the heat treatment, after the
次に、絶縁体224上に、酸化物230aとなる酸化膜230Aと、酸化物230bとなる酸化膜230Bを順に成膜する(図12参照。)。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜230A、および酸化膜230B上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜230Aと酸化膜230Bとの界面近傍を清浄に保つことができる。
Next, an
酸化膜230A、および酸化膜230Bの成膜はスパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
The
例えば、酸化膜230A、および酸化膜230Bの成膜をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットを用いることができる。
For example, when the
特に、酸化膜230Aの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体224に供給される場合がある。なお、酸化膜230Aのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。
In particular, when the
また、酸化膜230Bをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を1%以上30%以下、好ましくは5%以上20%以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
Further, when the
本実施の形態では、酸化膜230Aとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜する。また、酸化膜230Bとして、スパッタリング法によって、In:Ga:Zn=4:2:4.1[原子数比]のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物230に求める特性に合わせて形成するとよい。
In the present embodiment, the
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜230A、および酸化膜230B中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行なった後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。
Next, heat treatment may be performed. For the heat treatment, the above-mentioned heat treatment conditions can be used. By heat treatment, impurities such as hydrogen and water in the
次に、酸化膜230A、および酸化膜230Bを島状に加工して、酸化物230a、および酸化物230bを形成する(図13参照。)。
Next, the
なお、上記工程において、絶縁体224を島状に加工してもよい。また、絶縁体224に対しては、ハーフエッチングを行ってもよい。絶縁体224に対してハーフエッチングを行うことで、後の工程で形成する酸化物230cの下にも絶縁体224が残った状態で形成される。なお、絶縁体224は、後の工程である絶縁膜272Aを加工する際に、島状に加工することができる。その場合、絶縁体222をエッチングストッパ膜として用いてもよい。
In the above step, the
ここで、酸化物230a、および酸化物230bは、少なくとも一部が導電体205と重なるように形成する。また、酸化物230a、および酸化物230bの側面は、絶縁体222に対し、概略垂直であることが好ましい。酸化物230a、および酸化物230bの側面が、絶縁体222に対し、概略垂直であることで、複数のトランジスタ200を設ける際に、小面積化、高密度化が可能となる。なお、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角が鋭角になる構成にしてもよい。その場合、酸化物230a、および酸化物230bの側面と絶縁体222の上面のなす角は大きいほど好ましい。
Here, the
また、酸化物230aおよび酸化物230bの側面と、酸化物230bの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい(以下、ラウンド状ともいう)。湾曲面は、例えば、酸化物230a、および酸化物230bの端部において、曲率半径が、3nm以上10nm以下、好ましくは、5nm以上6nm以下とすることが好ましい。
Further, a curved surface is provided between the side surfaces of the
なお、端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。 By not having a corner at the end, the coating property of the film in the subsequent film forming step is improved.
なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。 The oxide film may be processed by using a lithography method. Further, a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for microfabrication.
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。 In the lithography method, first, the resist is exposed through a mask. Next, the exposed region is removed or left with a developer to form a resist mask. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask. For example, a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure. Further, instead of the above-mentioned light, an electron beam or an ion beam may be used. When using an electron beam or an ion beam, a mask is not required. The resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process.
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜230B上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。酸化膜230A、および酸化膜230Bのエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記酸化膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. When a hard mask is used, an insulating film or a conductive film to be a hard mask material is formed on the
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate type electrodes can be used. The capacitive coupling type plasma etching apparatus having the parallel plate type electrode may be configured to apply a high frequency power source to one electrode of the parallel plate type electrode. Alternatively, a plurality of different high-frequency power supplies may be applied to one of the parallel plate type electrodes. Alternatively, a high frequency power supply having the same frequency may be applied to each of the parallel plate type electrodes. Alternatively, a high frequency power supply having a different frequency may be applied to each of the parallel plate type electrodes. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As the dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus can be used.
また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が、酸化物230aおよび酸化物230bなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
Further, by performing the above-mentioned dry etching or the like, impurities caused by the etching gas or the like may adhere to or diffuse to the surface or the inside of the
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning is performed to remove the above impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleanings may be appropriately combined.
ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。 As the wet cleaning, the cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning with pure water or carbonated water may be performed. In this embodiment, ultrasonic cleaning is performed using pure water or carbonated water.
続いて、加熱処理を行っても良い。加熱処理の条件は、前述の加熱処理の条件を用いることができる。 Subsequently, heat treatment may be performed. As the heat treatment conditions, the above-mentioned heat treatment conditions can be used.
次に、絶縁体224、酸化物230a、および酸化物230bの上に、酸化膜230Cを成膜する(図14参照。)。
Next, an
酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。酸化物230cに求める特性に合わせて、酸化膜230A、または酸化膜230Bと同様の成膜方法を用いて、酸化膜230Cを成膜すればよい。スパッタリング法を用いる場合、酸化膜230Cは、In:Ga:Zn=1:3:4、In:Ga:Zn=1:1:1、あるいはIn:Ga:Zn=1:3:2[いずれも原子数比]のターゲットを用いて形成することができる。本実施の形態では、酸化膜230Cとして、スパッタリング法によって、In:Ga:Zn=1:3:4[原子数比]のターゲットを用いて成膜する。
The
次に、酸化膜230C上にマスク242を形成する(図15参照。)。マスク242は、後工程で除去可能なものであればよく、レジストマスク、または絶縁体や導電体からなるハードマスクを用いることができる。マスク242は、後に形成する領域231及び領域234と重畳し、後に形成する領域232aおよび領域232bを露出するように配置する。
Next, a
次に、マスク242を用いて、ドーパント244の添加を行う。ドーパント244としては、上記元素Mを用いればよい。本実施の形態では、イオン注入法を用いて、酸化膜230C、酸化物230b、および酸化物230aに、ドーパント244としてガリウムを添加し、領域232aおよび領域232bを形成する(図16参照。)。
Next, the
ドーパント244の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法だけでなく、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
The method of adding the
また、ドーパント244は、プラズマ処理にて添加されてもよい。この場合、プラズマCVD装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行い、酸化物230a、酸化物230b、および酸化物230cにドーパント244を添加することができる。
Further, the
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理は、例えば、電気炉を用いた加熱方法、加熱した気体を用いるGRTA(Gas Rapid Thermal Anneal)法またはランプ光を用いるLRTA(Lamp Rapid Thermal Anneal)法などの瞬間加熱方法などを用いることができる。加熱処理を行うことで、添加されたドーパント244が、酸化物230の領域232全体に拡散し、ドーパント244として添加した元素Mと酸化物230を構成する元素との親和性を向上させることができる。
Subsequently, heat treatment can be performed. For the heat treatment, the above-mentioned heat treatment conditions can be used. As the heat treatment, for example, an instantaneous heating method such as a heating method using an electric furnace, a GRTA (Gas Rapid Thermal Anneal) method using a heated gas, or an LRTA (Lamp Rapid Thermal Anneal) method using lamp light can be used. it can. By performing the heat treatment, the added
次に、酸化膜230Cの上に、絶縁膜250A、導電膜260A、導電膜260B、導電膜260C、絶縁膜270A、および絶縁膜271Aを順に成膜する(図17参照。)。
Next, an insulating
絶縁膜250Aは、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができる。
The insulating
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、該酸素プラズマに絶縁膜250Aを曝すことで、絶縁膜250A、酸化物230a、酸化物230b、および酸化膜230Cへ酸素を導入することができる。
By exciting oxygen with microwaves to generate high-density oxygen plasma and exposing the insulating
また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。該加熱処理によって、絶縁膜250Aの水分濃度および水素濃度を低減させることができる。
Moreover, you may perform heat treatment. For the heat treatment, the above-mentioned heat treatment conditions can be used. By the heat treatment, the water concentration and the hydrogen concentration of the insulating
導電膜260Aは、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができる。ここで、例えば、酸化物230として用いることができる酸化物半導体は、低抵抗化処理を施すことで、導電性酸化物となる。そこで、導電膜260Aとして、酸化物230として用いることができる酸化物を成膜し、後の工程で該酸化物を低抵抗化してもよい。なお、導電膜260Aに、酸化物230として用いることができる酸化物を、酸素を含む雰囲気において、スパッタリング法を用いて成膜することで、絶縁膜250Aに酸素を添加することができる。絶縁膜250Aに酸素を添加することで、添加された酸素は、絶縁膜250Aを介して、酸化物230に酸素を供給することが可能となる。
The
導電膜260Bは、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができる。また、導電膜260Aに酸化物230として用いることができる酸化物半導体を用いた場合、導電膜260Bをスパッタリング法で成膜することで、導電膜260Aの電気抵抗値を低下させて導電体とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。該OC電極上の導電体上に、さらに導電体をスパッタリング法などによって成膜してもよい。
The
また、導電膜260Cとして、低抵抗の金属膜を積層することで、駆動電圧が小さなトランジスタを提供することができる。
Further, by laminating a low resistance metal film as the
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。なお、加熱処理は行わなくてもよい場合がある。本実施の形態では、窒素雰囲気にて400℃の温度で1時間の処理を行う。 Subsequently, heat treatment can be performed. For the heat treatment, the above-mentioned heat treatment conditions can be used. In some cases, the heat treatment may not be performed. In the present embodiment, the treatment is carried out in a nitrogen atmosphere at a temperature of 400 ° C. for 1 hour.
絶縁膜270Aは、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができる。絶縁膜270Aは、バリア膜として機能するため、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いる。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、導電体260の酸化を防ぐことができる。また、導電体260および絶縁体250を介して、水または水素などの不純物が酸化物230に混入することを防ぐことができる。
The insulating
絶縁膜271Aは、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて成膜することができる。ここで、絶縁膜271Aの膜厚は、後の工程で成膜する絶縁膜272Aの膜厚より厚くすることが好ましい。これにより、後の工程で絶縁体272を形成する際、導電体260の上に絶縁体271を、容易に残存させることができる。
The insulating
また、絶縁体271は、ハードマスクとして機能する。絶縁体271を設けることで、絶縁体250の側面、導電体260aの側面、導電体260bの側面、導電体260cの側面、および絶縁体270の側面を、基板に対し、概略垂直に形成することができる。
In addition, the
従って、絶縁膜271Aを、エッチングし、絶縁体271を形成する。続いて、絶縁体271をマスクとして、絶縁膜250A、導電膜260A、導電膜260B、導電膜260C、および絶縁膜270Aを、エッチングし、絶縁体250、導電体260(導電体260a、導電体260b、導電体260c)、および絶縁体270を形成する(図18参照。)。
Therefore, the insulating
ここで、絶縁体250、導電体260、絶縁体270、および絶縁体271は、後に形成する領域234に重なるように、言い換えると領域232aと領域232bの間の領域に重なるように、配置する。例えば、領域232の一部をLov領域として機能させる場合、導電体260が領域232の一部と重なるように配置すればよい。このように、要求されるトランジスタ200の特性に合わせて、導電体260などを自由に配置することができる。
Here, the
また、絶縁体250の側面、導電体260aの側面、導電体260bの側面、および絶縁体270の側面は、同一面内であることが好ましい。また、絶縁体250の側面、導電体260aの側面、導電体260bの側面、および絶縁体270の側面が共有する同一面は、基板に対し、概略垂直であることが好ましい。つまり、断面形状において、絶縁体250、導電体260a、導電体260b、および絶縁体270は、酸化物230の上面に対する角度が、鋭角、かつ大きいほど好ましい。なお、断面形状において、絶縁体250、導電体260a、導電体260b、および絶縁体270の側面と、酸化物230の上面のなす角が鋭角になる構成にしてもよい。その場合、絶縁体250、導電体260a、導電体260b、および絶縁体270の側面と、酸化物230の上面のなす角は大きいほど好ましい。
Further, it is preferable that the side surface of the
また、絶縁体250、導電体260、および絶縁体270は、少なくとも一部が、導電体205および酸化物230と重なるように形成する。
Further, the
また、上記エッチングにより、酸化膜230Cの絶縁体250と重ならない領域の上部がエッチングされる場合がある。この場合、酸化膜230Cの絶縁体250と重なる領域の膜厚が、絶縁体250と重ならない領域の膜厚より厚くなる場合がある。
Further, the etching may etch the upper part of the region of the
次に、酸化膜230C、絶縁体250、導電体260、絶縁体270、および絶縁体271を覆って、絶縁膜272Aを成膜する(図19参照。)。絶縁膜272Aとして、被覆性に優れたALD法により成膜することが好ましい。ALD法を用いることで、導電体260などにより形成された段差部においても、絶縁体250、導電体260、および絶縁体270の側面に対して、均一な厚さを有する絶縁膜272Aを形成することができる。
Next, the insulating
次に、絶縁膜272Aに異方性のエッチング処理を行い、絶縁体250、導電体260、および絶縁体270の側面に接して、絶縁体272を形成する(図20参照。)。異方性のエッチング処理としては、ドライエッチング処理を行うことが好ましい。これにより、基板面に略平行な面に成膜された該絶縁膜を除去して、絶縁体272を自己整合的に形成することができる。
Next, the insulating
ここで、絶縁体270上に絶縁体271を形成しておくことで、絶縁体270上部の絶縁膜272Aが除去されても、絶縁体270を残存させることができる。また、絶縁体250、導電体260、絶縁体270、および絶縁体271からなる構造体の高さを、酸化物230a、酸化物230b、および酸化膜230Cの高さよりも、高くすることで、酸化物230a、酸化物230bの側面に酸化膜230Cを介して成膜された絶縁膜272Aを、除去することができる。さらに、酸化物230a、酸化物230bの端部をラウンド形状にしておくと、酸化物230a、酸化物230bの側面に、酸化膜230Cを介して成膜された絶縁膜272Aを除去するための時間が短縮され、より容易に絶縁体272を形成することができる。
Here, by forming the
次に、絶縁体250、導電体260、絶縁体270、絶縁体271、および絶縁体272をマスクとして、酸化膜230Cをエッチングし、酸化膜230Cの一部を除去し、酸化物230cを形成する(図21参照。)。なお、本工程により、酸化物230bの上面および側面と、酸化物230aの側面の一部が除去される場合がある。
Next, the
次に、絶縁体224、酸化物230、絶縁体250、導電体260、絶縁体270、絶縁体271、および絶縁体272を覆い、酸化物230の領域231に接するように、絶縁体274を成膜する(図22参照。)。絶縁体274は、ドーパントを含む絶縁膜であり、例えば、ドーパントとして水素、ホウ素、炭素、窒素、フッ素、またはリンなどを含む。絶縁体274の成膜や成膜後の熱処理により、領域231を低抵抗化することができる。
Next, the
酸化物230の低抵抗化は、絶縁体274が酸化物230内の酸素を引き抜くことにより形成される酸化物230中の酸素欠損、絶縁体274に含まれるドーパントの領域231へ拡散、添加された不純物による酸素欠損の形成、酸素欠損と不純物との結合によるキャリアの形成などにより起こると考えられる。また、このとき、領域232においても酸素欠損の形成や不純物の拡散により、領域232の低抵抗化が起こる場合がある。
To lower the resistance of the
ただし、図22(D)に示すように、酸化物230aおよび酸化物230bのチャネル幅方向のA5側の端部からA6側の端部まで、領域232bが形成されている。これにより、酸化物230aおよび酸化物230bのチャネル幅方向の端部において、領域234への水素の混入、または領域234からの酸素の拡散、を防ぐことができる。よって、領域234のチャネル幅方向の端部のキャリア密度が高くなり、寄生チャネルが形成されることを防ぐことができる。なお、上記においては、領域232bについて説明しているが、領域232aについても同様である。
However, as shown in FIG. 22 (D), the
また、酸化物230の低抵抗化は、インジウムなどの金属原子、または不純物などのドーパントを添加することで行ってもよい。ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
Further, the resistance of the
また、ドーパントは、プラズマ処理にて添加されてもよい。この場合、プラズマCVD装置、ドライエッチング装置、アッシング装置を用いてプラズマ処理を行い、酸化物230a、酸化物230b、および酸化物230cにドーパントを添加することができる。
In addition, the dopant may be added by plasma treatment. In this case, the plasma treatment can be performed using a plasma CVD device, a dry etching device, and an ashing device, and a dopant can be added to the
絶縁体274として、例えばCVD法を用いて成膜した、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体274として、窒化酸化シリコンを用いる。
As the
酸化物230に接して、窒素などの不純物となる元素を含む絶縁体274を成膜することで、領域231a、および領域231bは、絶縁体274の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。酸化物230の絶縁体274と接する領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。その際、絶縁体274と接しない領域232にも不純物が拡散することで、領域232が低抵抗化される場合がある。
By forming an
よって、領域231a、および領域231bは、領域234より、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。ここで、領域234の水素または窒素の濃度としては、酸化物230bの絶縁体250と重なる領域の中央近傍(例えば、酸化物230bの絶縁体250のチャネル長方向の両側面からの距離が概略等しい部分)の水素または窒素の濃度を測定すればよい。
Therefore, it is preferable that the concentration of at least one of hydrogen and nitrogen in the
なお、領域231、および領域232は、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域231は、上記元素の一つまたは複数を含む構成にすればよい。また、領域232においても上記元素が含まれていてもよい。この場合、領域232も低抵抗化される。
The resistance of the region 231 and the
または、絶縁体274として、領域231に含まれる酸素を引き抜き、吸収する膜を用いてもよい。酸素が引き抜かれると、領域231、および領域232には酸素欠損が生じる。酸素欠損に水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が捕獲されることにより、領域231は低抵抗化する。また、絶縁体274により、領域232に含まれる酸素が引き抜かれ、それにより生じる酸素欠損により上記元素が捕獲されてもよい。この場合、領域232も低抵抗化される。
Alternatively, as the
不純物となる元素を含む絶縁体、あるいは酸化物230から酸素を引き抜く絶縁体として絶縁体274を成膜する場合、絶縁体274の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。
When the
不純物となる元素を含む絶縁体274の成膜は、窒素または水素の少なくとも一方を含む雰囲気で行うことが好ましい。このような雰囲気で成膜を行うことで、酸化物230bおよび酸化物230cの絶縁体250と重ならない領域を中心に、酸素欠損を形成し、当該酸素欠損と窒素または水素などの不純物元素を結合させて、キャリア密度を高くすることができる。このようにして、低抵抗化された、領域231aおよび領域231bを形成することができる。絶縁体274として、例えばCVD法を用いて、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンを用いることができる。本実施の形態では、絶縁体274として、窒化酸化シリコンを用いる。
The film formation of the
従って、絶縁体274の成膜により、ソース領域およびドレイン領域を自己整合的に形成することができる。よって、微細化または高集積化された半導体装置も、歩留まり良く製造することができる。
Therefore, the source region and the drain region can be formed in a self-aligned manner by forming the
ここで、導電体260および絶縁体250の上面および側面を、絶縁体270および絶縁体272で覆っておくことで、窒素または水素などの不純物元素が、導電体260および絶縁体250に混入することを防ぐことができる。これにより、窒素または水素などの不純物元素が、導電体260および絶縁体250を通って、トランジスタ200のチャネル形成領域として機能する領域234に混入することを防ぐことができる。従って、良好な電気特性を有するトランジスタ200を提供することができる。
Here, by covering the upper surface and the side surface of the
なお、上記において、絶縁体274の成膜による酸化物230の低抵抗化、を用いて、領域231を形成したが、本実施の形態はこれに限られるものではない。例えば、ドーパントの添加処理、またはプラズマ処理を用いてもよいし、これらを複数組み合わせて、各領域などを形成してもよい。
In the above, the region 231 is formed by reducing the resistance of the
例えば、絶縁体250、導電体260、絶縁体272、絶縁体270、および絶縁体271をマスクとして、酸化物230にプラズマ処理を行ってもよい。プラズマ処理は、上述の酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む雰囲気などで行えばよい。例えば、アルゴンガスと窒素ガスを用いてプラズマ処理を行えばよい。
For example, the
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いることができる。加熱処理を行うことで、添加されたドーパントが、酸化物230の領域231全体、さらに領域232へと拡散し、トランジスタ200のオン電流を大きくすることができる。
Subsequently, heat treatment can be performed. For the heat treatment, the above-mentioned heat treatment conditions can be used. By performing the heat treatment, the added dopant is diffused to the entire region 231 of the
次に、絶縁体274の上に、絶縁体280を成膜する(図23参照。)。絶縁体280の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、該絶縁膜として、酸化窒化シリコンを用いる。
Next, an
なお、絶縁体280は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体280は、絶縁体280となる絶縁膜として成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体280は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、CMP処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、CMP処理を用いる。ただし、絶縁体280の上面は必ずしも平坦性を有さなくてもよい。
The
次に、絶縁体280、絶縁体274、絶縁体271、および絶縁体270に、酸化物230の領域231、および導電体260に達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
Next, the
なお、導電体252a、および導電体252bが酸化物230の側面に接して設けられるように、酸化物230に達する開口において、酸化物230の側面が露出するように、当該開口を形成する。
The opening is formed so that the side surface of the
次に、導電体252となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。 Next, a conductive film to be a conductor 252 is formed. The film formation of the conductive film can be performed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、CMP処理を行うことで、導電体252となる導電膜の一部を除去し、絶縁体280を露出する。その結果、上記開口のみに、該導電膜が残存することで上面が平坦な導電体252を形成することができる(図23参照。)。
Next, by performing the CMP treatment, a part of the conductive film to be the conductor 252 is removed, and the
以上により、トランジスタ200を有する半導体装置を作製することができる。図11乃至図23に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ200を作製することができる。
From the above, the semiconductor device having the
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。または、本発明の一態様により、設計自由度が高い半導体装置を提供することができる。 According to one aspect of the present invention, a semiconductor device having good electrical characteristics can be provided. Alternatively, one aspect of the present invention can provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention can provide a transistor having a large on-current. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of miniaturization or high integration. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device capable of suppressing power consumption. Alternatively, one aspect of the present invention can provide a highly productive semiconductor device. Alternatively, one aspect of the present invention can provide a semiconductor device having a high degree of freedom in design.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the configurations and methods shown in the present embodiment can be appropriately combined with the configurations and methods shown in other embodiments.
(実施の形態2)
本実施の形態では、半導体装置の一形態を、図24を用いて説明する。
(Embodiment 2)
In this embodiment, one embodiment of the semiconductor device will be described with reference to FIG. 24.
[記憶装置1]
図24に示す記憶装置は、トランジスタ200、および容量素子100を有するセル600と、トランジスタ300と、を有している。
[Storage device 1]
The storage device shown in FIG. 24 includes a
トランジスタ200は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
The
また、セル600において、トランジスタ200と、容量素子100とは、共通する構造を有しているため、投影面積が小さく、微細化および高集積化が可能である。
Further, in the
図24に示すにおいて、配線3001はトランジスタ300のソースと電気的に接続され、配線3002はトランジスタ300のドレインと電気的に接続されている。また、配線3003はトランジスタ200のソースおよびドレインの一方と電気的に接続され、配線3004はトランジスタ200の第1のゲートと電気的に接続され、配線3006はトランジスタ200の第2のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ200のソースおよびドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線3005は容量素子100の電極の他方と電気的に接続されている。
In FIG. 24, the wiring 3001 is electrically connected to the source of the
図24に示す半導体装置は、トランジスタ300のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
The semiconductor device shown in FIG. 24 has a characteristic that the potential of the gate of the
情報の書き込みおよび保持について説明する。まず、第4の配線3004の電位を、トランジスタ200が導通状態となる電位にして、トランジスタ200を導通状態とする。これにより、第3の配線3003の電位が、トランジスタ300のゲート、および容量素子100の電極の一方と電気的に接続するノードFGに与えられる。即ち、トランジスタ300のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。)のどちらかが与えられるものとする。その後、第4の配線3004の電位を、トランジスタ200が非導通状態となる電位にして、トランジスタ200を非導通状態とすることにより、ノードFGに電荷が保持される(保持)。
Writing and retaining information will be described. First, the potential of the fourth wiring 3004 is set to the potential at which the
トランジスタ200のオフ電流が小さい場合、ノードFGの電荷は長期間にわたって保持される。
When the off current of the
次に情報の読み出しについて説明する。第1の配線3001に所定の電位(定電位)を与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、第2の配線3002は、ノードFGに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために必要な第5の配線3005の電位をいうものとする。したがって、第5の配線3005の電位をVth_HとVth_Lの間の電位V0とすることにより、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードFGにHighレベル電荷が与えられていた場合には、第5の配線3005の電位がV0(>Vth_H)となれば、トランジスタ300は「導通状態」となる。一方、ノードFGにLowレベル電荷が与えられていた場合には、第5の配線3005の電位がV0(<Vth_L)となっても、トランジスタ300は「非導通状態」のままである。このため、第2の配線3002の電位を判別することで、ノードFGに保持されている情報を読み出すことができる。
Next, reading information will be described. When a predetermined potential (constant potential) is applied to the first wiring 3001 and an appropriate potential (reading potential) is applied to the
<記憶装置1の構造>
本発明の一態様の半導体装置は、図24に示すようにトランジスタ300、トランジスタ200、容量素子100を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。
<Structure of
As shown in FIG. 24, the semiconductor device according to one aspect of the present invention includes a
トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。
The
トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
The
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
It is preferable to include a semiconductor such as a silicon-based semiconductor in a region in which a channel of the
低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
In the
ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
The
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。 The threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
なお、図24に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
The
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。
An
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
As the
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
The
また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
Further, as the
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, for example, silicon nitride formed by the CVD method can be used. Here, hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm2以下であればよい。
The amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS). For example, the amount of hydrogen desorbed from the
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体324の比誘電率は、絶縁体326の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
The
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ200と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
Further, the
各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
As the material of each plug and wiring (
絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図24において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が形成されている。導電体356は、プラグ、または配線として機能を有する。なお導電体356は、導電体328、および導電体330と同様の材料を用いて設けることができる。
A wiring layer may be provided on the
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
For example, as the
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
As the conductor having a barrier property against hydrogen, for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the
絶縁体350、および導電体356上に、配線層を設けてもよい。例えば、図24において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が形成されている。導電体366は、プラグ、または配線として機能を有する。なお導電体366は、導電体328、および導電体330と同様の材料を用いて設けることができる。
A wiring layer may be provided on the
なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
For example, as the
絶縁体364、および導電体366上に、配線層を設けてもよい。例えば、図24において、絶縁体370、絶縁体372、及び絶縁体374が順に積層して設けられている。また、絶縁体370、絶縁体372、及び絶縁体374には、導電体376が形成されている。導電体376は、プラグ、または配線として機能を有する。なお導電体376は、導電体328、および導電体330と同様の材料を用いて設けることができる。
A wiring layer may be provided on the
なお、例えば、絶縁体370は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体376は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体370が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
For example, as the
絶縁体374、および導電体376上に、配線層を設けてもよい。例えば、図24において、絶縁体380、絶縁体382、及び絶縁体384が順に積層して設けられている。また、絶縁体380、絶縁体382、及び絶縁体384には、導電体386が形成されている。導電体386は、プラグ、または配線として機能を有する。なお導電体386は、導電体328、および導電体330と同様の材料を用いて設けることができる。
A wiring layer may be provided on the
なお、例えば、絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体380が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200とは、バリア層により分離することができ、トランジスタ300からトランジスタ200への水素の拡散を抑制することができる。
For example, as the
絶縁体384上には絶縁体210、および絶縁体212が、順に積層して設けられている。絶縁体210、および絶縁体212のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
An
絶縁体210には、例えば、基板311、またはトランジスタ300を設ける領域などから、セル600を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。
For the
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、セル600等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、セル600と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
As an example of a film having a barrier property against hydrogen, silicon nitride formed by the CVD method can be used. Here, the characteristics of the semiconductor element may be deteriorated by diffusing hydrogen into the semiconductor element having an oxide semiconductor such as
また、水素に対するバリア性を有する膜として、例えば、絶縁体210には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
Further, as a film having a barrier property against hydrogen, for example, it is preferable to use a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のセル600への混入を防止することができる。また、セル600を構成する酸化物からの酸素の放出を抑制することができる。そのため、セル600に対する保護膜として用いることに適している。
In particular, aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and water that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the
また、例えば、絶縁体212には、絶縁体320と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体212として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
Further, for example, the same material as that of the
また、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200を構成する導電体(導電体205)等が埋め込まれている。なお、導電体218は、セル600、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。
Further, a
特に、絶縁体210、および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200とは、酸素、水素、および水に対するバリア性を有する層により分離することができ、トランジスタ300からセル600への水素の拡散を抑制することができる。
In particular, the
絶縁体212の上方には、セル600が設けられている。なお、セル600の構造は、先の実施の形態で説明したセル600を用いればよい。また、図24に示すセル600は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
A
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。 The above is the description of the configuration example. By using this configuration, in a semiconductor device using a transistor having an oxide semiconductor, fluctuations in electrical characteristics can be suppressed and reliability can be improved. Alternatively, it is possible to provide a transistor having an oxide semiconductor having a large on-current. Alternatively, it is possible to provide a transistor having an oxide semiconductor having a small off-current. Alternatively, it is possible to provide a semiconductor device with reduced power consumption.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the configurations and methods shown in the present embodiment can be appropriately combined with the configurations and methods shown in other embodiments.
(実施の形態3)
本実施の形態では、図25および図26を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ。)、および容量素子が適用されている記憶装置の一例として、NOSRAMについて説明する。NOSRAM(登録商標)とは「Nonvolatile Oxide Semiconductor RAM」の略称であり、ゲインセル型(2T型、3T型)のメモリセルを有するRAMを指す。なお、以下において、NOSRAMのようにOSトランジスタを用いたメモリ装置を、OSメモリと呼ぶ場合がある。
(Embodiment 3)
In the present embodiment, using FIGS. 25 and 26, a transistor (hereinafter, referred to as an OS transistor) using an oxide as a semiconductor and a memory to which a capacitive element according to one aspect of the present invention is applied. As an example of the device, NO SRAM will be described. NOSRAM (registered trademark) is an abbreviation for "Nonvolatile Oxide Semiconductor RAM" and refers to a RAM having a gain cell type (2T type, 3T type) memory cell. In the following, a memory device using an OS transistor such as NOSRAM may be referred to as an OS memory.
NOSRAMでは、メモリセルにOSトランジスタが用いられるメモリ装置(以下、「OSメモリ」と呼ぶ。)が適用されている。OSメモリは、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有するメモリである。OSトランジスタが極小オフ電流のトランジスタであるので、OSメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。 In NOSRAM, a memory device (hereinafter, referred to as “OS memory”) in which an OS transistor is used as a memory cell is applied. The OS memory is a memory having at least a capacitance element and an OS transistor that controls charging / discharging of the capacitance element. Since the OS transistor is a transistor with a minimum off-current, the OS memory has excellent holding characteristics and can function as a non-volatile memory.
<<NOSRAM>>
図25にNOSRAMの構成例を示す。図25に示すNOSRAM1600は、メモリセルアレイ1610、コントローラ1640、行ドライバ1650、列ドライバ1660、出力ドライバ1670を有する。なお、NOSRAM1600は、1のメモリセルで多値データを記憶する多値NOSRAMである。
<< NO SRAM >>
FIG. 25 shows a configuration example of the NO SRAM. The
メモリセルアレイ1610は複数のメモリセル1611、複数のワード線WWL、RWL、ビット線BL、ソース線SLを有する。ワード線WWLは書き込みワード線であり、ワード線RWLは読み出しワード線である。NOSRAM1600では、1のメモリセル1611で3ビット(8値)のデータを記憶する。
The
コントローラ1640は、NOSRAM1600全体を統括的に制御し、データWDA[31:0]の書き込み、データRDA[31:0]の読み出しを行う。コントローラ1640は、外部からのコマンド信号(例えば、チップイネーブル信号、書き込みイネーブル信号など)を処理して、行ドライバ1650、列ドライバ1660および出力ドライバ1670の制御信号を生成する。
The
行ドライバ1650は、アクセスする行を選択する機能を有する。行ドライバ1650は、行デコーダ1651、およびワード線ドライバ1652を有する。
The
列ドライバ1660は、ソース線SLおよびビット線BLを駆動する。列ドライバ1660は、列デコーダ1661、書き込みドライバ1662、DAC(デジタル‐アナログ変換回路)1663を有する。
The
DAC1663は3ビットのデジタルデータをアナログ電圧に変換する。DAC1663は32ビットのデータWDA[31:0]を3ビットごとに、アナログ電圧に変換する。 DAC1663 converts 3-bit digital data into analog voltage. The DAC1663 converts the 32-bit data WDA [31: 0] into an analog voltage every 3 bits.
書き込みドライバ1662は、ソース線SLをプリチャージする機能、ソース線SLを電気的に浮遊状態にする機能、ソース線SLを選択する機能、選択されたソース線SLにDAC1663で生成した書き込み電圧を入力する機能、ビット線BLをプリチャージする機能、ビット線BLを電気的に浮遊状態にする機能等を有する。
The
出力ドライバ1670は、セレクタ1671、ADC(アナログ‐デジタル変換回路)1672、出力バッファ1673を有する。セレクタ1671は、アクセスするソース線SLを選択し、選択されたソース線SLの電圧をADC1672に送信する。ADC1672は、アナログ電圧を3ビットのデジタルデータに変換する機能を持つ。ソース線SLの電圧はADC1672において、3ビットのデータに変換され、出力バッファ1673はADC1672から出力されるデータを保持する。
The
<メモリセル>
図26(A)はメモリセル1611の構成例を示す回路図である。メモリセル1611は2T型のゲインセルであり、メモリセル161はワード線WWL、RWL、ビット線BL、ソース線SL、配線BGLに電気的に接続されている。メモリセル1611は、ノードSN、OSトランジスタMO61、トランジスタMP61、容量素子C61を有する。OSトランジスタMO61は書き込みトランジスタである。トランジスタMP61は読み出しトランジスタであり、例えばpチャネル型Siトランジスタで構成される。容量素子C61はノードSNの電圧を保持するための保持容量である。ノードSNはデータの保持ノードであり、ここではトランジスタMP61のゲートに相当する。
<Memory cell>
FIG. 26A is a circuit diagram showing a configuration example of the
メモリセル1611の書き込みトランジスタがOSトランジスタMO61で構成されているため、NOSRAM1600は長時間データを保持することが可能である。
Since the write transistor of the
図26(A)の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図26(B)に示すように、書き込みビット線WBLと、読み出しビット線RBLとを設けてもよい。 In the example of FIG. 26 (A), the bit line is a bit line common to writing and reading, but as shown in FIG. 26 (B), a writing bit line WBL and a reading bit line RBL may be provided. Good.
図26(C)−図26(E)にメモリセルの他の構成例を示す。図26(C)−図26(E)には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図26(A)のように書き込みと読み出しで共有されるビット線を設けてもよい。 26 (C) -FIG. 26 (E) shows another configuration example of the memory cell. 26 (C) -FIG. 26 (E) shows an example in which a write bit line and a read bit line are provided, but as shown in FIG. 26 (A), a bit line shared by write and read. May be provided.
図26(C)に示すメモリセル1612は、メモリセル1611の変形例であり、読み出しトランジスタをnチャネル型トランジスタ(MN61)に変更したものである。トランジスタMN61はOSトランジスタであってもよいし、Siトランジスタであってもよい。
The
メモリセル1611、1612において、OSトランジスタMO61はバックゲートの無いOSトランジスタであってもよい。
In the
図26(D)に示すメモリセル1613は、3T型ゲインセルであり、ワード線WWL、RWL、ビット線WBL、RBL、ソース線SL、配線BGL、PCLに電気的に接続されている。メモリセル1613は、ノードSN、OSトランジスタMO62、トランジスタMP62、トランジスタMP63、容量素子C62を有する。OSトランジスタMO62は書き込みトランジスタである。トランジスタMP62は読み出しトランジスタであり、トランジスタMP63は選択トランジスタである。
The
図26(E)に示すメモリセル1614は、メモリセル1613の変形例であり、読み出しトランジスタおよび選択トランジスタをnチャネル型トランジスタ(MN62、MN63)に変更したものである。トランジスタMN62、MN63はOSトランジスタであってもよいし、Siトランジスタであってもよい。
The
メモリセル1611−1614に設けられるOSトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。 The OS transistor provided in the memory cells 1611-1614 may be a transistor without a back gate or a transistor having a back gate.
容量素子C61の充放電によってデータを書き換えるため、NOSRAM1600は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
Since the data is rewritten by charging / discharging the capacitive element C61, the
上記実施の形態に示す半導体装置をメモリセル1611、1612、1613、1614に用いる場合、OSトランジスタMO61、MO62としてトランジスタ200を用い、容量素子C61、C62として容量素子100を用い、トランジスタMP61、MN62としてトランジスタ300を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
When the semiconductor device shown in the above embodiment is used for the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態4)
本実施の形態では、図27および図28を用いて、本発明の一態様に係る、OSトランジスタ、および容量素子が適用されている記憶装置の一例として、DOSRAMについて説明する。DOSRAM(登録商標)とは、「Dynamic Oxide Semiconductor RAM」の略称であり、1T(トランジスタ)1C(容量)型のメモリセルを有するRAMを指す。DOSRAMも、NOSRAMと同様に、OSメモリが適用されている。
(Embodiment 4)
In the present embodiment, the DOS RAM will be described with reference to FIGS. 27 and 28 as an example of a storage device to which the OS transistor and the capacitive element according to one aspect of the present invention are applied. DOSRAM (registered trademark) is an abbreviation for "Dynamic Oxide Semiconductor RAM" and refers to a RAM having a 1T (transistor) 1C (capacity) type memory cell. The OS memory is applied to the DOS RAM as well as the NO SRAM.
<<DOSRAM1400>>
図27にDOSRAMの構成例を示す。図27に示すように、DOSRAM1400は、コントローラ1405、行回路1410、列回路1415、メモリセルおよびセンスアンプアレイ1420(以下、「MC−SAアレイ1420」と呼ぶ。)を有する。
<< DOSRAM1400 >>
FIG. 27 shows a configuration example of the DOS RAM. As shown in FIG. 27, the
行回路1410はデコーダ1411、ワード線ドライバ回路1412、列セレクタ1413、センスアンプドライバ回路1414を有する。列回路1415はグローバルセンスアンプアレイ1416、入出力回路1417を有する。グローバルセンスアンプアレイ1416は複数のグローバルセンスアンプ1447を有する。MC−SAアレイ1420はメモリセルアレイ1422、センスアンプアレイ1423、グローバルビット線GBLL、GBLRを有する。
The
(MC−SAアレイ1420)
MC−SAアレイ1420は、メモリセルアレイ1422をセンスアンプアレイ1423上に積層した積層構造をもつ。グローバルビット線GBLL、GBLRはメモリセルアレイ1422上に積層されている。DOSRAM1400では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
(MC-SA array 1420)
The MC-
メモリセルアレイ1422は、N個(Nは2以上の整数)のローカルメモリセルアレイ1425<0>―1425<N−1>を有する。図28(A)にローカルメモリセルアレイ1425の構成例を示す。ローカルメモリセルアレイ1425は、複数のメモリセル1445、複数のワード線WL、複数のビット線BLL、BLRを有する。図28(A)の例では、ローカルメモリセルアレイ1425の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
The
図28(B)にメモリセル1445の回路構成例を示す。メモリセル1445はトランジスタMW1、容量素子CS1、端子B1、B2を有する。トランジスタMW1は容量素子CS1の充放電を制御する機能をもつ。トランジスタMW1のゲートはワード線に電気的に接続され、第1端子はビット線に電気的に接続され、第2端子は容量素子の第1端子に電気的に接続されている。容量素子CS1の第2端子は端子B2に電気的に接続されている。端子B2には、定電圧(例えば、低電源電圧)が入力される。
FIG. 28B shows an example of the circuit configuration of the
上記実施の形態に示す半導体装置をメモリセル1445に用いる場合、トランジスタMW1としてトランジスタ200を用い、容量素子CS1として容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
When the semiconductor device shown in the above embodiment is used for the
トランジスタMW1はバックゲートを備えており、バックゲートは端子B1に電気的に接続されている。そのため、端子B1の電圧によって、トランジスタMW1の閾値電圧を変更することができる。例えば、端子B1の電圧は固定電圧(例えば、負の定電圧)であってもよいし、DOSRAM1400の動作に応じて、端子B1の電圧を変化させてもよい。
The transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1. For example, the voltage of the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage of the terminal B1 may be changed according to the operation of the
トランジスタMW1のバックゲートをトランジスタMW1のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタMW1にバックゲートを設けなくてもよい。 The back gate of transistor MW1 may be electrically connected to the gate, source, or drain of transistor MW1. Alternatively, the transistor MW1 does not have to be provided with a back gate.
センスアンプアレイ1423は、N個のローカルセンスアンプアレイ1426<0>―1426<N−1>を有する。ローカルセンスアンプアレイ1426は、1のスイッチアレイ1444、複数のセンスアンプ1446を有する。センスアンプ1446には、ビット線対が電気的に接続されている。センスアンプ1446は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ1444は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
The
ここで、ビット線対とは、センスアンプによって、同時に比較される2本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される2本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線BLLとビット線BLRが1組のビット線対を成す。グローバルビット線GBLLとグローバルビット線GBLRとが1組のグローバルビット線対をなす。以下、ビット線対(BLL,BLR)、グローバルビット線対(BLL,BLR)とも表す。 Here, the bit line pair means two bit lines that are simultaneously compared by the sense amplifier. A global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier. A bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines. Here, the bit line BLL and the bit line BLR form a pair of bit lines. The global bit line GBLL and the global bit line GBLR form a set of global bit line pairs. Hereinafter, it is also referred to as a bit line pair (BLL, BLR) and a global bit line pair (BLL, BLR).
(コントローラ1405)
コントローラ1405は、DOSRAM1400の動作全般を制御する機能を有する。コントローラ1405は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路1410、列回路1415の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
(Controller 1405)
The
(行回路1410)
行回路1410は、MC−SAアレイ1420を駆動する機能を有する。デコーダ1411はアドレス信号をデコードする機能を有する。ワード線ドライバ回路1412は、アクセス対象行のワード線WLを選択する選択信号を生成する。
(Line circuit 1410)
The
列セレクタ1413、センスアンプドライバ回路1414はセンスアンプアレイ1423を駆動するための回路である。列セレクタ1413は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ1413の選択信号によって、各ローカルセンスアンプアレイ1426のスイッチアレイ1444が制御される。センスアンプドライバ回路1414の制御信号によって、複数のローカルセンスアンプアレイ1426は独立して駆動される。
The
(列回路1415)
列回路1415は、データ信号WDA[31:0]の入力を制御する機能、データ信号RDA[31:0]の出力を制御する機能を有する。データ信号WDA[31:0]は書き込みデータ信号であり、データ信号RDA[31:0]は読み出しデータ信号である。
(Column circuit 1415)
The
グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)に電気的に接続されている。グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対(GBLL,GBLR)へのデータの書き込み、および読み出しは、入出力回路1417によって行われる。
The
DOSRAM1400の書き込み動作の概要を説明する。入出力回路1417によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ1416によって保持される。アドレスが指定するローカルセンスアンプアレイ1426のスイッチアレイ1444によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ1426は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ1425において、行回路1410によって、対象行のワード線WLが選択され、選択行のメモリセル1445にローカルセンスアンプアレイ1426の保持データが書き込まれる。
The outline of the writing operation of the
DOSRAM1400の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ1425の1行が指定される。指定されたローカルメモリセルアレイ1425において、対象行のワード線WLが選択状態となり、メモリセル1445のデータがビット線に書き込まれる。ローカルセンスアンプアレイ1426によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ1444によって、ローカルセンスアンプアレイ1426の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ1416は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ1416の保持データは入出力回路1417に出力される。以上で、読み出し動作が完了する。
The outline of the read operation of the
容量素子CS1の充放電によってデータを書き換えるため、DOSRAM1400には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル1445の回路構成が単純であるため、大容量化が容易である。
Since the data is rewritten by charging / discharging the capacitive element CS1, the
トランジスタMW1はOSトランジスタである。OSトランジスタはオフ電流が極めて小さいため、容量素子CS1から電荷がリークすることを抑えることができる。したがって、DOSRAM1400の保持時間はDRAMに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、DOSRAM1400は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
The transistor MW1 is an OS transistor. Since the off-current of the OS transistor is extremely small, it is possible to suppress the leakage of electric charge from the capacitive element CS1. Therefore, the holding time of the
MC−SAアレイ1420が積層構造であることよって、ローカルセンスアンプアレイ1426の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル1445の保持容量を低減することができる。また、ローカルセンスアンプアレイ1426にスイッチアレイ1444を設けることで、長いビット線の本数を減らすことができる。以上の理由から、DOSRAM1400のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
Since the MC-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態5)
本実施の形態では、図29から図32を用いて、本発明の一態様に係る、OSトランジスタ、および容量素子が適用されている半導体装置の一例として、FPGA(フィールドブログラマブルブゲートアレイ)について説明する。本実施の形態のFPGAは、コンフィギュレーションメモリ、およびレジスタにOSメモリが適用されている。ここでは、このようなFPGAを「OS−FPGA」と呼ぶ。
(Embodiment 5)
In the present embodiment, using FIGS. 29 to 32, an FPGA (Field Programmable Gate Array) is used as an example of a semiconductor device to which an OS transistor and a capacitive element according to one aspect of the present invention are applied. explain. In the FPGA of the present embodiment, the OS memory is applied to the configuration memory and the register. Here, such an FPGA is referred to as "OS-FPGA".
<<OS−FPGA>>
図29(A)にOS−FPGAの構成例を示す。図29(A)に示すOS−FPGA3110は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、NOFF(ノーマリオフ)コンピューティングが可能である。OS−FPGA3110は、コントローラ3111、ワードドライバ3112、データドライバ3113、プログラマブルエリア3115を有する。
<< OS-FPGA >>
FIG. 29 (A) shows a configuration example of OS-FPGA. The OS-FPGA3110 shown in FIG. 29 (A) is capable of context switching, fine-grained power gating, and NOFF (normally off) computing by a multi-context structure. The OS-FPGA3110 has a controller 3111, a
プログラマブルエリア3115は、2個の入出力ブロック(IOB)3117、コア3119を有する。IOB3117は複数のプログラマブル入出力回路を有する。コア3119は、複数のロジックアレイブロック(LAB)3120、複数のスイッチアレイブロック(SAB)3130を有する。LAB3120は複数のPLE3121を有する。図29(B)には、LAB3120を5個のPLE3121で構成する例を示す。図29(C)に示すようにSAB3130はアレイ状に配列された複数のスイッチブロック(SB)3131を有する。LAB3120は自身の入力端子と、SAB3130を介して4(上下左右)方向のLAB3120に接続される。
The
図30(A)乃至図30(C)を参照して、SB3131について説明する。図30(A)に示すSB3131には、data、datab、信号context[1:0]、word[1:0]が入力される。data、databはコンフィギュレーションデータであり、dataとdatabは論理が相補的な関係にある。OS−FPGA3110のコンテキスト数は2であり、信号context[1:0]はコンテキスト選択信号である。信号word[1:0]はワード線選択信号であり、信号word[1:0]が入力される配線がそれぞれワード線である。 SB3131 will be described with reference to FIGS. 30 (A) to 30 (C). Data, data, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. 30 (A). Data and data are configuration data, and data and data have a complementary logic relationship. The number of contexts of OS-FPGA3110 is 2, and the signal context [1: 0] is a context selection signal. The signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
SB3131は、PRS(プログラマブルルーティングスイッチ)3133[0]、3133[1]を有する。PRS3133[0]、3133[1]は、相補データを格納できるコンフィギュレーションメモリ(CM)を有する。なお、PRS3133[0]とPRS3133[1]とを区別しない場合、PRS3133と呼ぶ。他の要素についても同様である。 SB3131 has PRS (programmable routing switch) 3133 [0] and 3133 [1]. The PRS3133 [0] and 3133 [1] have a configuration memory (CM) capable of storing complementary data. When PRS3133 [0] and PRS3133 [1] are not distinguished, they are called PRS3133. The same applies to other factors.
図30(B)にPRS3133[0]の回路構成例を示す。PRS3133[0]とPRS3133[1]とは同じ回路構成を有する。PRS3133[0]とPRS3133[1]とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号context[0]、word[0]はPRS3133[0]に入力され、信号context[1]、word[1]はPRS3133[1]に入力される。例えば、SB3131において、信号context[0]が“H”になることで、PRS3133[0]がアクティブになる。 FIG. 30B shows an example of the circuit configuration of PRS3133 [0]. PRS3133 [0] and PRS3133 [1] have the same circuit configuration. The input context selection signal and word line selection signal are different between PRS3133 [0] and PRS3133 [1]. The signals context [0] and word [0] are input to PRS3133 [0], and the signals context [1] and word [1] are input to PRS3133 [1]. For example, in SB3131, when the signal context [0] becomes “H”, PRS3133 [0] becomes active.
PRS3133[0]は、CM3135、SiトランジスタM31を有する。SiトランジスタM31は、CM3135により制御されるパストランジスタである。CM3135は、メモリ回路3137、3137Bを有する。メモリ回路3137、3137Bは同じ回路構成である。メモリ回路3137は、容量素子C31、OSトランジスタMO31、MO32を有する。メモリ回路3137Bは、容量素子CB31、OSトランジスタMOB31、MOB32を有する。
PRS3133 [0] has a CM3135 and a Si transistor M31. The Si transistor M31 is a pass transistor controlled by CM3135. The CM3135 has
上記実施の形態に示す半導体装置をSAB3130に用いる場合、OSトランジスタMO31、MOB31としてトランジスタ200を用い、容量素子C31、CB31として容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
When the semiconductor device shown in the above embodiment is used for the SAB3130, the
OSトランジスタMO31、MO32、MOB31、MOB32はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO31, MO32, MOB31, and MOB32 have back gates, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
SiトランジスタM31のゲートがノードN31であり、OSトランジスタMO32のゲートがノードN32であり、OSトランジスタMOB32のゲートがノードNB32である。ノードN32、NB32はCM3135の電荷保持ノードである。OSトランジスタMO32はノードN31と信号context[0]用の信号線との間の導通状態を制御する。OSトランジスタMOB32はノードN31と低電位電源線VSSとの間の導通状態を制御する。 The gate of the Si transistor M31 is the node N31, the gate of the OS transistor MO32 is the node N32, and the gate of the OS transistor MOB32 is the node NB32. Nodes N32 and NB32 are charge holding nodes of CM3135. The OS transistor MO32 controls the conduction state between the node N31 and the signal line for the signal context [0]. The OS transistor MOB32 controls the conduction state between the node N31 and the low potential power supply line VSS.
メモリ回路3137、3137Bが保持するデータは相補的な関係にある。したがって、OSトランジスタMO32またはMOB32の何れか一方が導通する。
The data held by the
図30(C)を参照して、PRS3133[0]の動作例を説明する。PRS3133[0]にコンフィギュレーションデータが既に書き込まれており、PRS3133[0]のノードN32は“H”であり、ノードNB32は“L”である。 An operation example of PRS3133 [0] will be described with reference to FIG. 30C. Configuration data has already been written to PRS3133 [0], node N32 of PRS3133 [0] is "H", and node NB32 is "L".
信号contex[0]が“L”である間はPRS3133[0]は非アクティブである。この期間に、PRS3133[0]の入力端子が“H”に遷移しても、SiトランジスタM31のゲートは“L”が維持され、PRS3133[0]の出力端子も“L”が維持される。 PRS3133 [0] is inactive while the signal contex [0] is “L”. During this period, even if the input terminal of the PRS3133 [0] transitions to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS3133 [0] is also maintained at “L”.
信号contex[0]が“H”である間はPRS3133[0]はアクティブである。信号contex[0]が“H”に遷移すると、CM3135が記憶するコンフィギュレーションデータによって、SiトランジスタM31のゲートは“H”に遷移する。 PRS3133 [0] is active while the signal contex [0] is “H”. When the signal control [0] transitions to “H”, the gate of the Si transistor M31 transitions to “H” according to the configuration data stored in the CM3135.
PRS3133[0]がアクティブである期間に、入力端子が“H”に遷移すると、メモリ回路3137のOSトランジスタMO32がソースフォロアであるために、ブースティングによってSiトランジスタM31のゲート電圧は上昇する。その結果、メモリ回路3137のOSトランジスタMO32は駆動能力を失い、SiトランジスタM31のゲートは浮遊状態となる。
When the input terminal transitions to “H” while PRS3133 [0] is active, the gate voltage of the Si transistor M31 rises due to boosting because the OS transistor MO32 of the
マルチコンテキスト機能を備えるPRS3133において、CM3135はマルチプレサの機能を併せ持つ。 In PRS3133 having a multi-context function, CM3135 also has a multi-pressor function.
図31にPLE3121の構成例を示す。PLE3121はLUT(ルックアップテーブル)ブロック3123、レジスタブロック3124、セレクタ3125、CM3126を有する。LUTブロック3123は、入力inA−inDに従って内部の16ビットCM対の出力をマルチプレクスする構成である。セレクタ3125は、CM3126が格納するコンフィギュレーションに従って、LUTブロック3123の出力またはレジスタブロック3124の出力を選択する。
FIG. 31 shows a configuration example of PLE3121. The PLE3121 has a LUT (look-up table)
PLE3121は、パワースイッチ3127を介して電圧VDD用の電源線に電気的に接続されている。パワースイッチ3127のオンオフは、CM3128が格納するコンフィギュレーションデータによって設定される。各PLE3121にパワースイッチ3127を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないPLE3121をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
The PLE3121 is electrically connected to a power supply line for voltage VDD via a
NOFFコンピューティングを実現するため、レジスタブロック3124は、不揮発性レジスタで構成される。PLE3121内の不揮発性レジスタはOSメモリを備えるフリップフロップ(以下[OS−FF]と呼ぶ)である。
In order to realize NOFF computing, the
レジスタブロック3124は、OS−FF3140[1]3140[2]を有する。信号user_res、load、storeがOS−FF3140[1]、3140[2]に入力される。クロック信号CLK1はOS−FF3140[1]に入力され、クロック信号CLK2はOS−FF3140[2]に入力される。図32(A)にOS−FF3140の構成例を示す。
The
OS−FF3140は、FF3141、シャドウレジスタ3142を有する。FF3141は、ノードCK、R、D、Q、QBを有する。ノードCKにはクロック信号が入力される。ノードRには信号user_resが入力される。信号user_resはリセット信号である。ノードDはデータ入力ノードであり、ノードQはデータ出力ノードである。ノードQとノードQBとは論理が相補関係にある。
The OS-FF3140 has an FF3141 and a
シャドウレジスタ3142は、FF3141のバックアップ回路として機能する。シャドウレジスタ3142は、信号storeに従いノードQ、QBのデータをそれぞれバックアップし、また、信号loadに従い、バックアップしたデータをノードQ、QBに書き戻す。
The
シャドウレジスタ3142は、インバータ回路3188、3189、SiトランジスタM37、MB37、メモリ回路3143、3143Bを有する。メモリ回路3143、3143Bは、PRS3133のメモリ回路3137と同じ回路構成である。メモリ回路3143は容量素子C36、OSトランジスタMO35、MO36を有する。メモリ回路3143Bは容量素子CB36、OSトランジスタMOB35、OSトランジスタMOB36を有する。ノードN36、NB36はOSトランジスタMO36、OSトランジスタMOB36のゲートであり、それぞれ電荷保持ノードである。ノードN37、NB37は、SiトランジスタM37、MB37のゲートである。
The
上記実施の形態に示す半導体装置をLAB3120に用いる場合、OSトランジスタMO35、MOB35としてトランジスタ200を用い、容量素子C36、CB36として容量素子100を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
When the semiconductor device shown in the above embodiment is used for the
OSトランジスタMO35、MO36、MOB35、MOB36はバックゲートを有し、これらバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。 The OS transistors MO35, MO36, MOB35, and MOB36 have back gates, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
図32(B)を参照して、OS−FF3140の動作方法例を説明する。 An example of the operation method of the OS-FF3140 will be described with reference to FIG. 32 (B).
(バックアップ)
“H”の信号storeがOS−FF3140に入力されると、シャドウレジスタ3142はFF3141のデータをバックアップする。ノードN36は、ノードQのデータが書き込まれることで、“L”となり、ノードNB36は、ノードQBのデータが書き込まれることで、“H”となる。しかる後、パワーゲーティングが実行され、パワースイッチ3127をオフにする。FF3141のノードQ、QBのデータは消失するが、電源オフであっても、シャドウレジスタ3142はバックアップしたデータを保持する。
(backup)
When the "H" signal store is input to the OS-FF3140, the
(リカバリ)
パワースイッチ3127をオンにし、PLE3121に電源を供給する。しかる後、“H”の信号loadがOS−FF3140に入力されると、シャドウレジスタ3142はバックアップしているデータをFF3141に書き戻す。ノードN36は“L”であるので、ノードN37は“L”が維持され、ノードNB36は“H”であるので、ノードNB37は“H”となる。よって、ノードQは“H”になり、ノードQBは“L”になる。つまり、OS−FF3140はバックアップ動作時の状態に復帰する。
(recovery)
The
細粒度パワーゲーティングと、OS−FF3140のバックアップ/リカバリ動作とを組み合わせることで、OS−FPGA3110の消費電力を効果的に低減できる。 By combining the fine particle power gating and the backup / recovery operation of the OS-FF3140, the power consumption of the OS-FPGA3110 can be effectively reduced.
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。OSトランジスタを用いたOSメモリはソフトエラー耐性が高い。そのたため、OSメモリを搭載することで、信頼性の高いOS−FPGA3110を提供することができる。 An example of an error that can occur in a memory circuit is a soft error due to radiation incident. Soft errors are caused by α-rays emitted from materials that make up memories and packages, and primary cosmic rays that enter the atmosphere from space, causing nuclear reactions with the atomic nuclei of atoms that exist in the atmosphere. This is a phenomenon in which a transistor is irradiated with ray neutrons or the like to generate electron-hole pairs, which causes a malfunction such as inversion of data held in a memory. OS memory using OS transistors has high resistance to soft errors. Therefore, by installing an OS memory, it is possible to provide a highly reliable OS-FPGA3110.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態6)
本実施の形態では、図33を用いて、上記実施の形態に示す半導体装置を適用した、AIシステムについて説明を行う。
(Embodiment 6)
In this embodiment, an AI system to which the semiconductor device shown in the above embodiment is applied will be described with reference to FIG. 33.
図33はAIシステム4041の構成例を示すブロック図である。AIシステム4041は、演算部4010と、制御部4020と、入出力部4030を有する。
FIG. 33 is a block diagram showing a configuration example of the
演算部4010は、アナログ演算回路4011と、DOSRAM4012と、NOSRAM4013と、FPGA4014と、を有する。DOSRAM4012、NOSRAM4013、およびFPGA4014として、上記実施の形態に示す、DOSRAM1400、NOSRAM1600、およびOS−FPGA3110を用いることができる。
The
制御部4020は、CPU(Central Processing Unit)4021と、GPU(Graphics Processing Unit)4022と、PLL(Phase Locked Loop)4023と、SRAM(Static Random Access Memory)4024と、PROM(Programmable Read Only Memory)4025と、メモリコントローラ4026と、電源回路4027と、PMU(Power Management Unit)4028と、を有する。
The
入出力部4030は、外部記憶制御回路4031と、音声コーデック4032と、映像コーデック4033と、汎用入出力モジュール4034と、通信モジュール4035と、を有する。
The input /
演算部4010は、ニューラルネットワークによる学習または推論を実行することができる。
The
アナログ演算回路4011はA/D(アナログ/デジタル)変換回路、D/A(デジタル/アナログ)変換回路、および積和演算回路を有する。
The analog
アナログ演算回路4011はOSトランジスタを用いて形成することが好ましい。OSトランジスタを用いたアナログ演算回路4011は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
The analog
DOSRAM4012は、OSトランジスタを用いて形成されたDRAMであり、DOSRAM4012は、CPU4021から送られてくるデジタルデータを一時的に格納するメモリである。DOSRAM4012は、OSトランジスタを含むメモリセルと、Siトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、DOSRAM4012は、全体の回路面積を小さくすることができる。
The
ニューラルネットワークを用いた計算は、入力データが1000を超えることがある。上記入力データをSRAMに格納する場合、SRAMは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。DOSRAM4012は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、SRAMに比べて記憶容量が大きい。そのため、DOSRAM4012は、上記入力データを効率よく格納することができる。
In the calculation using the neural network, the input data may exceed 1000. When the input data is stored in the SRAM, the SRAM has a limited circuit area and a small storage capacity, so that the input data must be stored in small pieces. The
NOSRAM4013はOSトランジスタを用いた不揮発性メモリである。NOSRAM4013は、フラッシュメモリや、ReRAM(Resistive Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやReRAMのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、NOSRAM4013は、1ビットの2値データの他に、2ビット以上の多値データを記憶することができる。NOSRAM4013は多値データを記憶することで、1ビット当たりのメモリセル面積を小さくすることができる。
Further, the
また、NOSRAM4013は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路4011は、NOSRAM4013をアナログメモリとして用いることもできる。NOSRAM4013は、アナログデータのまま記憶することができるため、D/A変換回路やA/D変換回路が不要である。そのため、NOSRAM4013は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、3ビット(8値)以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
Further, the
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、NOSRAM4013に格納することができる。上記データやパラメータは、CPU4021を介して、AIシステム4041の外部に設けられたメモリに格納してもよいが、内部に設けられたNOSRAM4013の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、NOSRAM4013は、DOSRAM4012よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
The data and parameters used in the calculation of the neural network can be temporarily stored in the
FPGA4014は、OSトランジスタを用いたFPGAである。AIシステム4041は、FPGA4014を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
FPGA4014 is an FPGA using an OS transistor. By using the
FPGA4014はOSトランジスタを有するFPGAである。OS‐FPGAは、SRAMで構成されるFPGAよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、OS‐FPGAはブースティングによりデータやパラメータを高速に伝えることができる。 FPGA4014 is an FPGA having an OS transistor. The OS-FPGA can have a smaller memory area than the FPGA composed of SRAM. Therefore, even if the context switching function is added, the area increase is small. In addition, OS-FPGA can transmit data and parameters at high speed by boosting.
AIシステム4041は、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014を1つのダイ(チップ)の上に設けることができる。そのため、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路4011、DOSRAM4012、NOSRAM4013、およびFPGA4014は、同じ製造プロセスで作製することができる。そのため、AIシステム4041は、低コストで作製することができる。
The
なお、演算部4010は、DOSRAM4012、NOSRAM4013、およびFPGA4014を、全て有する必要はない。AIシステム4041が解決したい課題に応じて、DOSRAM4012、NOSRAM4013、およびFPGA4014の一または複数を、選択して設ければよい。
The
AIシステム4041は、解決したい課題に応じて、ディープニューラルネットワーク(DNN)、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、自己符号化器、深層ボルツマンマシン(DBM)、深層信念ネットワーク(DBN)などの演算を実行することができる。PROM4025は、これらの演算を実行するためのプログラムを保存することができる。また、これらプログラムの一部または全てを、NOSRAM4013に保存してもよい。
The
ライブラリとして存在する既存のプログラムは、GPUの処理を前提としているものが多い。そのため、AIシステム4041はGPU4022を有することが好ましい。AIシステム4041は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部4010で実行し、それ以外の積和演算をGPU4022で実行することができる。そうすることで、学習と推論を高速に実行することができる。
Many of the existing programs that exist as libraries are premised on GPU processing. Therefore, the
電源回路4027は、論理回路用の低電圧電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路4027はOSメモリを用いてもよい。電源回路4027は、基準電位をOSメモリに保存することで、消費電力を下げることができる。
The
PMU4028は、AIシステム4041の電力供給を一時的にオフにする機能を有する。
The PMU4028 has a function of temporarily turning off the power supply of the
CPU4021およびGPU4022は、レジスタとしてOSメモリを有することが好ましい。CPU4021およびGPU4022はOSメモリを有することで、電力供給がオフになっても、OSメモリ中にデータ(論理値)を保持し続けることができる。その結果、AIシステム4041は、電力を節約することができる。
The
PLL4023は、クロックを生成する機能を有する。AIシステム4041は、PLL4023が生成したクロックを基準に動作を行う。PLL4023はOSメモリを有することが好ましい。PLL4023はOSメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
The
AIシステム4041は、DRAMなどの外部メモリにデータを保存してもよい。そのため、AIシステム4041は、外部のDRAMとのインターフェースとして機能するメモリコントローラ4026を有することが好ましい。また、メモリコントローラ4026は、CPU4021またはGPU4022の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
The
制御部4020に示す回路の一部または全ては、演算部4010と同じダイの上に形成することができる。そうすることで、AIシステム4041は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
A part or all of the circuit shown in the
ニューラルネットワークの計算に用いられるデータは外部記憶装置(HDD(Hard Disk Drive)、SSD(Solid State Drive)など)に保存される場合が多い。そのため、AIシステム4041は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路4031を有することが好ましい。
The data used for the calculation of the neural network is often stored in an external storage device (HDD (Hard Disk Drive), SSD (Solid State Drive), etc.). Therefore, the
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、AIシステム4041は音声コーデック4032および映像コーデック4033を有する。音声コーデック4032は、音声データのエンコード(符号化)およびデコード(復号)を行い、映像コーデック4033は、映像データのエンコードおよびデコードを行う。
Since learning and inference using neural networks often deal with audio and video, the
AIシステム4041は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は汎用入出力モジュール4034を有する。汎用入出力モジュール4034は、例えば、USB(Universal Serial Bus)やI2C(Inter−Integrated Circuit)などを含む。
The
AIシステム4041は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、AIシステム4041は、通信モジュール4035を有することが好ましい。
The
アナログ演算回路4011は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する(演算回路とメモリを同じダイの上に形成する)ことが非常に難しい。
The analog
また、アナログ演算回路4011は、ReRAMをアナログメモリとして用いてもよい。しかし、ReRAMは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、2端子でなる素子でありため、データの書き込みと読み出しを分ける回路設計が複雑になる。
Further, the
また、アナログ演算回路4011は、MRAMをアナログメモリとして用いてもよい。しかし、MRAMは抵抗変化率が低く、記憶精度の点で問題がある。
Further, the
以上を鑑み、アナログ演算回路4011は、OSメモリをアナログメモリとして用いることが好ましい。
In view of the above, it is preferable that the analog
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態7)
<AIシステムの応用例>
本実施の形態では、上記実施の形態に示すAIシステムの応用例について図34を用いて説明を行う。
(Embodiment 7)
<Application example of AI system>
In the present embodiment, an application example of the AI system shown in the above embodiment will be described with reference to FIG. 34.
図34(A)は、図33で説明したAIシステム4041を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、AIシステム4041Aである。
FIG. 34A is an
図34(A)に図示するAIシステム4041Aは、複数のAIシステム4041_1乃至AIシステム4041_n(nは自然数)を有する。AIシステム4041_1乃至AIシステム4041_nは、バス線4098を介して互いに接続されている。
The
また図34(B)は、図33で説明したAIシステム4041を図34(A)と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、AIシステム4041Bである。
Further, FIG. 34 (B) shows the
図34(B)に図示するAIシステム4041Bは、複数のAIシステム4041_1乃至AIシステム4041_nを有する。AIシステム4041_1乃至AIシステム4041_nは、ネットワーク4099を介して互いに接続されている。
The
ネットワーク4099は、AIシステム4041_1乃至AIシステム4041_nのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばWorld Wide Web(WWW)の基盤であるインターネット、イントラネット、エクストラネット、PAN(Personal Area Network)、LAN(Local Area Network)、CAN(Campus Area Network)、MAN(Metropolitan Area Network)、WAN(Wide Area Network)、GAN(Global Area Network)等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、LTE(Long Term Evolution)、GSM(Global System for Mobile Communication:登録商標)、EDGE(Enhanced Data Rates for GSM Evolution)、CDMA2000(Code Division Multiple Access 2000)、W−CDMA(登録商標)などの通信規格、またはWi−Fi(登録商標)、Bluetooth(登録商標)、ZigBee(登録商標)等のIEEEにより通信規格化された仕様を用いることができる。
The
図34(A)、(B)の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のAIシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のAIシステムでアナログ信号を処理することができる。別々のAIシステムのそれぞれで信号の処理、または学習を行うことで一つのAIシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのAIシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。 With the configurations shown in FIGS. 34 (A) and 34 (B), analog signals obtained by an external sensor or the like can be processed by separate AI systems. For example, it is possible to acquire information such as brain waves, pulse, blood pressure, and body temperature with various sensors such as brain wave sensors, pulse wave sensors, blood pressure sensors, and temperature sensors, and process analog signals with separate AI systems, such as biological information. it can. The amount of information processing per AI system can be reduced by processing or learning signals in each of the separate AI systems. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, the recognition accuracy can be improved. From the information obtained by each AI system, it can be expected that changes in biometric information that change in a complicated manner can be grasped instantly and in an integrated manner.
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態8)
本実施の形態は、上記実施の形態に示すAIシステムが組み込まれたICの一例を示す。
(Embodiment 8)
This embodiment shows an example of an IC incorporating the AI system shown in the above embodiment.
上記実施の形態に示すAIシステムは、CPU等のSiトランジスタでなるデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS−FPGAおよびDOSRAM、NOSRAM等のOSメモリを、1のダイに集積することができる。 The AI system shown in the above embodiment integrates a digital processing circuit made of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA and DOSRAM and NOSRAM on one die. be able to.
図35に、AIシステムを組み込んだICの一例を示す。図35に示すAIシステムIC7000は、リード7001及び回路部7003を有する。回路部7003には、上記実施の形態で示した各種の回路が1のダイに設けられている。回路部7003は積層構造をもち、Siトランジスタ層7031、配線層7032、OSトランジスタ層7033に大別される。OSトランジスタ層7033をSiトランジスタ層7031に積層して設けることができるため、AIシステムIC7000の小型化が容易である。
FIG. 35 shows an example of an IC incorporating an AI system. The
図35では、AIシステムIC7000のパッケージにQFP(Quad Flat Package)を適用しているが、パケージの態様はこれに限定されない。 In FIG. 35, QFP (Quad Flat Package) is applied to the package of the AI system IC7000, but the package mode is not limited to this.
CPU等のデジタル処理回路と、OSトランジスタを用いたアナログ演算回路、OS−FPGAおよびDOSRAM、NOSRAM等のOSメモリは、全て、Siトランジスタ層7031、配線層7032およびOSトランジスタ層7033に形成することができる。すなわち、上記AIシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すICは、構成する素子が増えても製造プロセスを増やす必要がなく、上記AIシステムを低コストで組み込むことができる。
A digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and an OS memory such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The configuration shown in this embodiment can be used in combination with the configuration shown in other embodiments as appropriate.
(実施の形態9)
<電子機器>
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図36に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
(Embodiment 9)
<Electronic equipment>
The semiconductor device according to one aspect of the present invention can be used in various electronic devices. FIG. 36 shows a specific example of an electronic device using the semiconductor device according to one aspect of the present invention.
図36(A)に、モニタ830を示す。モニタ830は、表示部831、筐体832、スピーカ833等を有する。さらに、LEDランプ、操作キー(電源スイッチ、または操作スイッチを含む)、接続端子、各種センサ、マイクロフォン等を有することができる。またモニタ830は、リモコン操作機834により、操作することができる。
FIG. 36 (A) shows the
またモニタ830は、放送電波を受信して、テレビジョン装置として機能することができる。
Further, the
モニタ830が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばUHF帯(300MHz以上3GHz以下)またはVHF帯(30MHz以上300MHz以下)のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部831に表示させることができる。例えば、4K−2K、8K−4K、16K−8K、またはそれ以上の解像度を有する映像を表示させることができる。
Examples of broadcast radio waves that can be received by the
また、インターネットやLAN(Local Area Network)、Wi−Fi(登録商標)などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部831に表示する画像を生成する構成としてもよい。このとき、モニタ830にチューナを有さなくてもよい。
In addition, a configuration that generates an image to be displayed on the display unit 831 using broadcast data transmitted by data transmission technology via a computer network such as the Internet, LAN (Local Area Network), or Wi-Fi (registered trademark). May be. At this time, the
また、モニタ830は、コンピュータと接続し、コンピュータ用モニタとして用いることができる。また、コンピュータと接続したモニタ830は、複数の人が同時に閲覧可能となり、会議システムに用いることができる。また、ネットワークを介したコンピュータの情報の表示や、モニタ830自体のネットワークへの接続により、モニタ830をテレビ会議システムに用いることができる。
Further, the
また、モニタ830はデジタルサイネージとして用いることもできる。
The
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。 For example, the semiconductor device of one aspect of the present invention can be used for a drive circuit of a display unit or an image processing unit. By using the semiconductor device of one aspect of the present invention for the drive circuit of the display unit and the image processing unit, high-speed operation and signal processing can be realized with low power consumption.
また、本発明の一態様の半導体装置を用いたAIシステムをモニタ830の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ(HDR)処理も、階調変換処理に含まれる。
Further, by using the AI system using the semiconductor device of one aspect of the present invention for the image processing unit of the
図36(B)に示すビデオカメラ2940は、筐体2941、筐体2942、表示部2943、操作スイッチ2944、レンズ2945、および接続部2946等を有する。操作スイッチ2944およびレンズ2945は筐体2941に設けられており、表示部2943は筐体2942に設けられている。また、ビデオカメラ2940は、筐体2941の内側にアンテナ、バッテリなどを備える。そして、筐体2941と筐体2942は、接続部2946により接続されており、筐体2941と筐体2942の間の角度は、接続部2946により変えることが可能な構造となっている。筐体2941に対する筐体2942の角度によって、表示部2943に表示される画像の向きの変更や、画像の表示/非表示の切り換えを行うことができる。
The
例えば、本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることができる。本発明の一態様の半導体装置を表示部の駆動回路や、画像処理部に用いることで、高速な動作や信号処理を低消費電力にて実現できる。 For example, the semiconductor device of one aspect of the present invention can be used for a drive circuit of a display unit or an image processing unit. By using the semiconductor device of one aspect of the present invention for the drive circuit of the display unit and the image processing unit, high-speed operation and signal processing can be realized with low power consumption.
また、本発明の一態様の半導体装置を用いたAIシステムをモニタ830の画像処理部に用いることで、ビデオカメラ2940周囲の環境に応じた撮影が実現できる。具体的には、周囲の明るさに応じて最適な露出で撮影を行うことができる。また、逆光における撮影や屋内と屋外など、明るさの異なる状況を同時に撮影する場合では、ハイダミックレンジ(HDR)撮影を行うことができる。
Further, by using the AI system using the semiconductor device of one aspect of the present invention for the image processing unit of the
また、AIシステムは、撮影者の癖を学習し、撮影のアシストを行うことができる。具体的には、撮影者の手振れの癖を学習し、撮影中の手振れを補正することで、撮影した画像には手振れによる画像の乱れが極力含まれないようにすることができる。また、撮影中にズーム機能を用いる際には、被写体が常に画像の中心で撮影されるようにレンズの向きなどを制御することができる。 In addition, the AI system can learn the habits of the photographer and assist in shooting. Specifically, by learning the camera shake habits of the photographer and correcting the camera shake during shooting, it is possible to prevent the captured image from being distorted due to camera shake as much as possible. Further, when the zoom function is used during shooting, the orientation of the lens or the like can be controlled so that the subject is always shot at the center of the image.
図36(C)に示す情報端末2910は、筐体2911に、表示部2912、マイク2917、スピーカ部2914、カメラ2913、外部接続部2916、および操作スイッチ2915等を有する。表示部2912には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末2910は、筐体2911の内側にアンテナ、バッテリなどを備える。情報端末2910は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
The
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した情報端末2910の制御情報や、制御プログラムなどを長期間保持することができる。
For example, the storage device using the semiconductor device of one aspect of the present invention can hold the control information of the above-mentioned
また、本発明の一態様の半導体装置を用いたAIシステムを情報端末2910の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ(HDR)処理も、階調変換処理に含まれる。
Further, by using the AI system using the semiconductor device of one aspect of the present invention for the image processing unit of the
また、AIシステムは、ユーザーの癖を学習し、情報端末2910の操作のアシストを行うことができる。AIシステムを搭載した情報端末2910は、ユーザーの指の動きや、目線などからタッチ入力を予測することができる。
In addition, the AI system can learn the habits of the user and assist the operation of the
図36(D)に示すラップトップ型パーソナルコンピュータ2920は、筐体2921、表示部2922、キーボード2923、およびポインティングデバイス2924等を有する。また、ラップトップ型パーソナルコンピュータ2920は、筐体2921の内側にアンテナ、バッテリなどを備える。
The laptop
例えば、本発明の一態様の半導体装置を用いた記憶装置は、ラップトップ型パーソナルコンピュータ2920の制御情報や、制御プログラムなどを長期間保持することができる。
For example, the storage device using the semiconductor device of one aspect of the present invention can hold the control information of the laptop
また、本発明の一態様の半導体装置を用いたAIシステムをラップトップ型パーソナルコンピュータ2920の画像処理部に用いることで、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などの画像処理を行うことができる。また、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行することができる。また、階調変換処理は、画像の階調数を変換するだけでなく、階調数を大きくする場合の階調値の補間を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ(HDR)処理も、階調変換処理に含まれる。
Further, by using the AI system using the semiconductor device of one aspect of the present invention for the image processing unit of the laptop
また、AIシステムは、ユーザーの癖を学習し、ラップトップ型パーソナルコンピュータ2920の操作のアシストを行うことができる。AIシステムを搭載したラップトップ型パーソナルコンピュータ2920は、ユーザーの指の動きや、目線などから表示部2922へのタッチ入力を予測することができる。また、テキストの入力においては、過去のテキスト入力情報や、前後のテキストや写真などの図から入力予測を行い、変換のアシストを行う。これにより、入力ミスや変換ミスを極力低減することができる。
In addition, the AI system can learn the user's habits and assist the operation of the laptop
図36(E)は、自動車の一例を示す外観図、図36(F)は、ナビゲーション装置860を示している。自動車2980は、車体2981、車輪2982、ダッシュボード2983、およびライト2984等を有する。また、自動車2980は、アンテナ、バッテリなどを備える。ナビゲーション装置860は、表示部861、操作ボタン862、及び外部入力端子863を具備する。自動車2980とナビゲーション装置860は、それぞれ独立していても良いが、ナビゲーション装置860が自動車2980に組み込まれ、連動して機能する構成とするのが好ましい。
FIG. 36 (E) shows an external view showing an example of an automobile, and FIG. 36 (F) shows a
例えば、本発明の一態様の半導体装置を用いた記憶装置は、自動車2980やナビゲーション装置860の制御情報や、制御プログラムなどを長期間保持することができる。また、本発明の一態様の半導体装置を用いたAIシステムを自動車2980の制御装置などに用いることで、AIシステムは、ドライバーの運転技術や癖を学習し、安全運転のアシストや、ガソリンやバッテリなどの燃料を効率的に利用する運転のアシストを行うことができる。安全運転のアシストとしては、ドライバーの運転技術や癖を学習するだけでなく、自動車2980の速度や移動方法といった自動車の挙動、ナビゲーション装置860に保存された道路情報などを複合的に学習し、走行中のレーンから外れることの防止や、他の自動車、歩行者、構造体などとの衝突回避が実現できる。具体的には、進行方向に急カーブが存在する場合、ナビゲーション装置860はその道路情報を自動車2980に送信し、自動車2980の速度の制御や、ハンドル操作のアシストを行うことができる。
For example, the storage device using the semiconductor device of one aspect of the present invention can hold the control information of the
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the configurations described in other embodiments and examples.
100 容量素子
100a 容量素子
100b 容量素子
120 導電体
130 絶縁体
161 メモリセル
200 トランジスタ
200a トランジスタ
200b トランジスタ
205 導電体
205a 導電体
205b 導電体
210 絶縁体
212 絶縁体
214 絶縁体
216 絶縁体
218 導電体
220 絶縁体
222 絶縁体
224 絶縁体
230 酸化物
230a 酸化物
230A 酸化膜
230b 酸化物
230B 酸化膜
230c 酸化物
230C 酸化膜
231 領域
231a 領域
231b 領域
232 領域
232a 領域
232b 領域
234 領域
239 領域
240 領域
242 マスク
244 ドーパント
250 絶縁体
250A 絶縁膜
252 導電体
252a 導電体
252b 導電体
252c 導電体
252d 導電体
260 導電体
260a 導電体
260A 導電膜
260b 導電体
260B 導電膜
260c 導電体
260C 導電膜
270 絶縁体
270A 絶縁膜
271 絶縁体
271A 絶縁膜
272 絶縁体
272A 絶縁膜
274 絶縁体
280 絶縁体
300 トランジスタ
311 基板
313 半導体領域
314a 低抵抗領域
314b 低抵抗領域
315 絶縁体
316 導電体
320 絶縁体
322 絶縁体
324 絶縁体
326 絶縁体
328 導電体
330 導電体
350 絶縁体
352 絶縁体
354 絶縁体
356 導電体
360 絶縁体
362 絶縁体
364 絶縁体
366 導電体
370 絶縁体
372 絶縁体
374 絶縁体
376 導電体
380 絶縁体
382 絶縁体
384 絶縁体
386 導電体
600 セル
600a セル
600b セル
610 回路
620 回路
830 モニタ
831 表示部
832 筐体
833 スピーカ
834 リモコン操作機
860 ナビゲーション装置
861 表示部
862 操作ボタン
863 外部入力端子
1400 DOSRAM
1405 コントローラ
1410 行回路
1411 デコーダ
1412 ワード線ドライバ回路
1413 列セレクタ
1414 センスアンプドライバ回路
1415 列回路
1416 グローバルセンスアンプアレイ
1417 入出力回路
1420 MC−SAアレイ
1422 メモリセルアレイ
1423 センスアンプアレイ
1425 ローカルメモリセルアレイ
1426 ローカルセンスアンプアレイ
1444 スイッチアレイ
1445 メモリセル
1446 センスアンプ
1447 グローバルセンスアンプ
1600 NOSRAM
1610 メモリセルアレイ
1611 メモリセル
1611−1614 メモリセル
1612 メモリセル
1613 メモリセル
1614 メモリセル
1640 コントローラ
1650 行ドライバ
1651 行デコーダ
1652 ワード線ドライバ
1660 列ドライバ
1661 列デコーダ
1662 ドライバ
1663 DAC
1670 出力ドライバ
1671 セレクタ
1672 ADC
1673 出力バッファ
2000 CDMA
2910 情報端末
2911 筐体
2912 表示部
2913 カメラ
2914 スピーカ部
2915 操作スイッチ
2916 外部接続部
2917 マイク
2920 ラップトップ型パーソナルコンピュータ
2921 筐体
2922 表示部
2923 キーボード
2924 ポインティングデバイス
2940 ビデオカメラ
2941 筐体
2942 筐体
2943 表示部
2944 操作スイッチ
2945 レンズ
2946 接続部
2980 自動車
2981 車体
2982 車輪
2983 ダッシュボード
2984 ライト
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線
3006 配線
3110 OS−FPGA
3111 コントローラ
3112 ワードドライバ
3113 データドライバ
3115 プログラマブルエリア
3117 IOB
3119 コア
3120 LAB
3121 PLE
3123 LUTブロック
3124 レジスタブロック
3125 セレクタ
3126 CM
3127 パワースイッチ
3128 CM
3130 SAB
3131 SB
3133 PRS
3135 CM
3137 メモリ回路
3137B メモリ回路
3140 OS−FF
3141 FF
3142 シャドウレジスタ
3143 メモリ回路
3143B メモリ回路
3188 インバータ回路
3189 インバータ回路
4010 演算部
4011 アナログ演算回路
4012 DOSRAM
4013 NOSRAM
4014 FPGA
4020 制御部
4021 CPU
4022 GPU
4023 PLL
4025 PROM
4026 メモリコントローラ
4027 電源回路
4028 PMU
4030 入出力部
4031 外部記憶制御回路
4032 音声コーデック
4033 映像コーデック
4034 汎用入出力モジュール
4035 通信モジュール
4041 AIシステム
4041_n AIシステム
4041_1 AIシステム
4041A AIシステム
4041B AIシステム
4098 バス線
4099 ネットワーク
7000 AIシステムIC
7001 リード
7003 回路部
7031 Siトランジスタ層
7032 配線層
7033 OSトランジスタ層
100
1405
1610
1670
1673 Output buffer 2000 CDMA
2910
3111
3119
3121 PLE
3123
3127
3130 SAB
3131 SB
3133 PRS
3135 CM
3137
3141 FF
3142
4013 NO SRAM
4014 FPGA
4020
4022 GPU
4023 PLL
4025 PROM
4026
4030 Input /
7001
Claims (10)
前記第1の領域上の第2の酸化物と、
前記第2の酸化物上の第1の絶縁体と、
前記第1の絶縁体上の第1の導電体と、
前記第2の酸化物上、かつ前記第1の絶縁体および前記第1の導電体の側面に設けられた第2の絶縁体と、
前記第1の酸化物、前記第2の酸化物、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体を覆い、前記第2の領域乃至前記第5の領域に接する第3の絶縁体と、を有し、
前記第1の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含み、
前記第4の領域および前記第5の領域に含まれる元素Mの濃度は、前記第1の領域乃至前記第3の領域に含まれる元素Mの濃度より大きく、
前記第1の領域は、チャネル形成領域として機能し、
前記第2の領域は、ソース領域またはドレイン領域の一方として機能し、
前記第3の領域は、ソース領域またはドレイン領域の他方として機能し、
前記第1の領域乃至前記第3の領域において、前記Inの原子数比が前記元素Mの原子数比より大きく、
前記第4の領域および前記第5の領域において、前記元素Mの原子数比が前記Inの原子数比より大きい、半導体装置。 A first region, a second region and a third region provided so as to sandwich the first region, and a fourth region provided so as to be sandwiched between the first region and the second region. A first oxide having a region of, and a fifth region provided so as to be sandwiched between the first region and the third region.
With the second oxide on the first region,
With the first insulator on the second oxide,
With the first conductor on the first insulator,
A second insulator provided on the second oxide and on the side surface of the first insulator and the first conductor.
Covering the first oxide, the second oxide, the first insulator, the first conductor, and the second insulator, and forming the second to fifth regions. It has a third insulator in contact with it,
The first oxide contains In, the element M (M is Al, Ga, Y, or Sn), and Zn.
The fourth region and the concentration of the fifth element M included in the region of the is much larger than the concentration of the first region to the element M included in the third region,
The first region functions as a channel forming region and serves as a channel forming region.
The second region functions as either a source region or a drain region.
The third region functions as the other of the source region and the drain region.
In the first region to the third region, the atomic number ratio of the In is larger than the atomic number ratio of the element M.
A semiconductor device in which the atomic number ratio of the element M is larger than the atomic number ratio of In in the fourth region and the fifth region.
前記第3の絶縁体は、水素および窒素のいずれか一方または両方を有する、半導体装置。 In claim 1,
The third insulator is a semiconductor device having either or both of hydrogen and nitrogen.
前記第2の絶縁体は、前記第4の領域および前記第5の領域上に設けられる、半導体装置。 In claim 1 or 2 ,
The second insulator is a semiconductor device provided on the fourth region and the fifth region.
前記第2の酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含む、半導体装置。 In any one of claims 1 to 3 ,
A semiconductor device in which the second oxide contains In, an element M (M is Al, Ga, Y, or Sn), and Zn.
前記第2の領域および前記第3の領域は、前記第4の領域および前記第5の領域より、水素の濃度が大きく、
前記第4の領域および前記第5の領域は、前記第1の領域より、水素の濃度が大きい、半導体装置。 In any one of claims 1 to 4 ,
The second region and the third region have a higher hydrogen concentration than the fourth region and the fifth region.
A semiconductor device in which the fourth region and the fifth region have a higher hydrogen concentration than the first region.
前記第1の領域のチャネル長方向の長さは、5nm以上300nm以下であり、
前記第4の領域および前記第5の領域のチャネル方向の長さは、1nm以上10nm以下である、半導体装置。 In any one of claims 1 to 5 ,
The length of the first region in the channel length direction is 5 nm or more and 300 nm or less.
A semiconductor device in which the length of the fourth region and the fifth region in the channel direction is 1 nm or more and 10 nm or less.
上面視において、前記第4の領域と前記第5の領域は前記第1の領域を囲むように設けられる、半導体装置。 In any one of claims 1 to 6 ,
A semiconductor device in which the fourth region and the fifth region are provided so as to surround the first region in a top view.
前記作製方法は、
前記第1の酸化物を形成する工程と、
前記第1の酸化物を覆って、第2の酸化物を成膜する工程と、
前記第2の酸化物を介して、前記第1の酸化物の一部に前記元素Mを添加して前記第4の領域及び前記第5の領域を形成する工程と、
前記第2の酸化物の上に、前記第4の領域と前記第5の領域の間の領域と重なるように、第1の絶縁体、第1の導電体を形成する工程と、
前記第1の絶縁体および前記第1の導電体の側面に接するように第2の絶縁体を形成する工程と、
前記第2の酸化物を島状に加工して、前記第2の酸化物の側面が、前記第2の絶縁体の側面と重なるように形成する工程と、
前記第1の酸化物、前記第2の酸化物、前記第1の絶縁体、前記第1の導電体、および前記第2の絶縁体を覆うように第3の絶縁体を形成し、前記第2の領域及び前記第3の領域を形成する工程と、を有し、
前記第1の酸化物には、前記第1の絶縁体と重なる前記第1の領域が形成され、
前記第1の領域は、チャネル形成領域として機能し、
前記第2の領域は、ソース領域またはドレイン領域の一方として機能し、
前記第3の領域は、ソース領域またはドレイン領域の他方として機能し、
前記第1の領域と前記第2の領域との間に、前記第4の領域または前記第5の領域の一方を有し、
前記第1の領域と前記第3の領域との間に、前記第4の領域または前記第5の領域の他方を有する、半導体装置の作製方法。 A method for manufacturing a semiconductor device containing In, an element M (M is Al, Ga, Y, or Sn), Zn, and a first oxide having first to fifth regions. hand,
The manufacturing method is
The step of forming the first oxide and
A step of covering the first oxide to form a second oxide and
A step of adding the element M to a part of the first oxide via the second oxide to form the fourth region and the fifth region.
A step of forming a first insulator and a first conductor on the second oxide so as to overlap the region between the fourth region and the fifth region.
A step of forming the second insulator so as to be in contact with the side surface of the first insulator and the first conductor, and
A step of processing the second oxide into an island shape to form the side surface of the second oxide so as to overlap the side surface of the second insulator.
A third insulator is formed so as to cover the first oxide, the second oxide, the first insulator, the first conductor, and the second insulator, and the first insulator is formed. It has two regions and a step of forming the third region.
The first oxide is formed with the first region that overlaps with the first insulator .
The first region functions as a channel forming region and serves as a channel forming region.
The second region functions as either a source region or a drain region.
The third region functions as the other of the source region and the drain region.
One of the fourth region and the fifth region is provided between the first region and the second region.
A method for manufacturing a semiconductor device, which has the fourth region or the other of the fifth region between the first region and the third region.
前記元素Mの添加は、イオン注入法またはイオンドーピング法を用いて行う、半導体装置の作製方法。 In claim 8 .
A method for manufacturing a semiconductor device, wherein the element M is added by using an ion implantation method or an ion doping method.
前記元素Mを添加する工程の後に、前記第3の絶縁体の形成後に熱処理を行う、半導体装置の作製方法。 In either claim 8 or 9 .
A method for manufacturing a semiconductor device, in which a heat treatment is performed after the formation of the third insulator after the step of adding the element M.
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