JP6839641B2 - 演算処理装置 - Google Patents

Description

本発明の実施形態は、演算処理装置に関する。

従来、複数の処理層の畳み込みニューラルネットワークを実現する演算処理装置は、処理層ごとにその出力の全てを格納する記憶装置を有しており、各処理層の処理を全て行ってその全ての出力をその記憶装置に格納し、その格納されている数値を用いて次の処理層の処理を行っている。

また、複数の処理層の畳み込みニューラルネットワークを実現する演算処理装置は、外部にある記憶装置（外部記憶装置とも云う）に記憶されている数値を複数の処理に用いる場合、すなわち複数回に渡って用いる場合にその度ごとに外部記憶装置より読み出していた。

従来の演算処理装置は、後述するように、チップ占有面積が大きく、かつ動作速度が遅いという問題があった。

特開２０１５−２１０７０９号公報

本実施形態は、占有面積が小さい演算処理装置を提供する。

本実施形態による演算処理装置は、第１方向および前記第１方向に交差する第２方向に配列されたメモリ素子を有する第１アレイを少なくとも１つ備えた第１記憶装置と、前記第１方向に配列されたメモリ素子を有する第２アレイを少なくとも１つ備える第２記憶装置と、前記第１方向および前記第２方向に配列されたメモリ素子を有する第３アレイを少なくとも１つ備え、前記第３アレイは、前記第１方向に配列されたメモリ素子が前記第１アレイの前記第１方向に配列されたメモリ素子の個数よりも少なくかつ前記第２方向に配列されたメモリ素子の個数が前記第１アレイの前記第２方向に配列されたメモリ素子の個数よりも少ない第３記憶装置と、前記第３アレイの前記メモリ素子に格納されたデータを用いて、前記第１アレイの前記メモリ素子に格納されたデータに対して畳み込み処理を行い、前記畳み込み処理の結果を前記第２アレイのメモリ素子に格納する第１処理層と、を備えている。

従来の演算処理装置の問題点を説明する模式図。 従来の演算処理装置の問題点を説明する模式図。 第１実施形態による演算処理装置を示すブロック図。 第１実施形態の演算処理装置を説明する図。 図５Ａ乃至図５Ｑは、第１実施形態における畳み込み処理を説明する図。 図６Ａ乃至図６Ｆは、第１実施形態におけるプーリング処理を説明する図。 第１実施形態における畳み込み処理の一部を説明する図。 図８Ａ乃至図８Ｆは、第１実施形態におけるプーリング処理の一部を説明する図。 図９Ａ乃至図９Ｆは、第１実施形態におけるプーリング処理の一部を説明する図。 第１実施形態におけるプーリング処理の一部を説明する図。 第１実施形態におけるプーリング処理の一部を説明する図。 第２実施形態による演算処理装置を示す図。 図１３Ａ乃至図１３Ｌは、第２実施形態における畳み込みの一部を説明する図。 図１４Ａ乃至図１４Ｍは、第２実施形態における畳み込みの一部を説明する図。 第１または第２実施形態の第１変形例による演算処理装置を示す図。 第１または第２実施形態の第２変形例による演算処理装置を示す図。 第１または第２実施形態の第３変形例による演算処理装置を示す図。 第３実施形態による演算処理装置を示す図。 第３実施形態の第１変形例による演算処理装置を示す図。 第３実施形態の第１変形例の動作を説明する図。 図２１Ａ乃至図２１Ｅは、第３実施形態の第１変形例の動作を説明する図。 図２２Ａ乃至図２２Ｋは、第３実施形態の第１変形例の動作を説明する図。 第３実施形態の第１変形例の他の例による演算処理装置を示す図。 第３実施形態の第２変形例による演算処理装置を示す図。 第３実施形態の第２変形例の動作を説明する図。 図２６Ａ乃至図２６Ｋは、第３実施形態の第２変形例の動作を説明する図。 第３実施形態の第２変形例の動作を説明する図。 第３実施形態の第２変形例の動作を説明する図。 第３実施形態の第３変形例による演算処理装置を示す図。 第３実施形態の第３変形例の動作を説明する図。 図３１Ａおよび図３１Ｂは、第３実施形態の第３変形例の動作を説明する図。 図３２Ａ乃至図３２Ｊは、第３実施形態の第３変形例の動作を説明する図。 第３実施形態の第３変形例の他の例による演算処理装置を示す図。

本発明の実施形態を説明する前に、本発明に至った経緯について説明する。

まず、複数の処理層の畳み込みニューラルネットワーク（Convolutional Neural Network）を実現する従来の演算処理装置の一例の概要を図１および図２を参照して説明する。この演算処理装置は、記憶装置１００と、記憶装置２００と、記憶装置３００と、処理層４００と、処理層５００と、を備えている。記憶装置１００は、７組のアレイＡ^１〜Ａ^７を有し、各アレイＡ^ｉ（ｉ＝１，・・・，７）は、１１行×１１列に配置されたメモリ素子を有している。アレイＡ^１〜Ａ^７は、各アレイが配置された面内方向に交差する方向（深さ方向）に、７個配置されている。各アレイＡ^ｉ（ｉ＝１，・・・，７）の第ｊ（ｊ＝１，・・・，１１）行第ｋ（ｋ＝１，・・・、１１）列のメモリ素子をＡ^ｉ（ｊ，ｋ）と表す。このＡ^ｉ（ｊ，ｋ）はアレイＡ^ｉ（ｉ＝１，・・・，７）の第ｊ行第ｋ列のメモリ素子に格納される数値も表す。記憶装置２００は、１０組のアレイＢ^１〜Ｂ^１０を有し、各アレイＢ^ｉ（ｉ＝１，・・・，１０）は、８行×８列に配置されたメモリ素子を有している。各アレイＢ^ｉ（ｉ＝１，・・・，１０）の第ｊ（ｊ＝１，・・・８）行第ｋ（ｋ＝１，・・・，８）列のメモリ素子をＢ^ｉ（ｊ，ｋ）と表す。このＢ^ｉ（ｊ，ｋ）は、アレイＢ^ｉ（ｉ＝１，・・・，１０）の第ｊ行第ｋ列のメモリ素子に格納される数値も表す。記憶装置３００は、１０組のアレイＣ^１〜Ｃ^１０を有し、各アレイＣ^ｉ（ｉ＝１，・・・，１０）は、６行×６列に配置されたメモリ素子を有している。各アレイＣ^ｉ（ｉ＝１，・・・，１０）の第ｊ（ｊ＝１，・・・，６）行第ｋ（ｋ＝１，・・・，６）列のメモリ素子をＣ^ｉ（ｊ，ｋ）と表す。このＣ^ｉ（ｊ，ｋ）は、アレイＣ^ｉ（ｉ＝１，・・・，１０）の第ｊ行第ｋ列のメモリ素子に格納される数値も表す。またこの例では、処理層４００は、例えば畳み込み処理を行う層であり、処理層５００は、例えばプーリング（pooling）処理を行う層である。なお、本明細書において、以降では、積和演算処理を畳み込み処理と呼ぶ。畳み込み処理の対象の数値がどの次元方向に配置されているかは問わない。例えば第１方向を１次元、第１方向に第２方向を加えて２次元、更に第３方向（奥行き、深さ方向）を加えて３次元と呼ぶ。そして、畳み込み処理の対象が何次元に配置されているかも問わない。

処理層４００は、例えば４行４列のアレイに配列されメモリ素子からなる図示しない第１乃至第１０の核（kernel）を用いて、記憶装置１００の４行４列のメモリ素子のメモリ素子同士に格納されている数値の積を演算し、これらの積の和を記憶装置２００の対応するアレイの対応するメモリ素子に格納する。なお、第１乃至第１０のそれぞれの核は、Ａ^１〜Ａ^７と同様に、各アレイが配置された面内方向に交差する方向（深さ方向）に、７個配置されている。すなわち第１乃至第１０の核のそれぞれは、４行４列のアレイが７個存在する。上記第１乃至第１０の核をそれぞれ用いた積和演算を行う。例えば、第１の核を用いた積和演算は以下のように行われる。第１の核における深さ１のメモリ素子に格納された数値と、斜線で示すメモリ素子Ａ^１（４，２）〜Ａ^１（７，５）との対応するメモリ素子同士に格納されている数値の積を演算し、これらの積の和を記憶装置２００の対応するアレイの対応する斜線で示すメモリ素子Ｂ^１（４，２）に格納する。例えば、第１の核における深さ１の第１行第１列のメモリ素子に格納された数値とメモリ素子Ａ^１（４，２）に格納された数値との積、第１の核の第２行第１列のメモリ素子に格納された数値とメモリ素子Ａ^１（５，２）に格納された数値との積、第１の核の第３行第１列のメモリ素子に格納された数値とメモリ素子Ａ^１（６，２）に格納された数値との積、第１の核の第４行第１列のメモリ素子に格納された数値とメモリ素子Ａ^１（７，２）に格納された数値との積とをそれぞれ演算する。同様に、第１の核の第２列のメモリ素子にそれぞれ格納された数値とアレイＡ^１の第４行第３列〜第７行第３列の対応するメモリ素子に格納された数値との積を演算し、第１の核の第３列のメモリ素子にそれぞれ格納された数値とアレイＡ^１の第４行第４列〜第７行第４列の対応するメモリ素子に格納された数値との積を演算し、第１の核の第１行第４列のメモリ素子にそれぞれ格納された数値とアレイＡ^１の第４行第５列〜第７行第５列の対応するメモリ素子に格納された数値との積を演算する。その後、それらの積の和、すなわち積和を求める。このような積和演算を第１の核における深さｉ（ｉ＝１，・・・，７）のアレイと、アレイＡ^ｉとの積和を演算し、各々のiに対する積和を求める。この様にして求めた積和の総和をアレイＢ^１のメモリ素子に格納する。このような積和演算を第１乃至第１０の核に対してそれぞれ行い、畳み込み処理が完了する。すなわち、第２の核を用いた畳み込み演算の結果をアレイＢ^２に格納され、第ｉ（ｉ＝３，・・・、１０）の核を用いた畳み込み演算はアレイＢ^ｉに格納される。

また、処理装層５００は、例えば記憶装置２００の３行３列のメモリ素子、例えば斜線で示すメモリ素子Ｂ^１（５，４）〜Ｂ^１（７，６）からなる部分アレイに格納されている数値から１つの代表値を演算し、この代表値を記憶装置３００の対応するアレイの対応する斜線で示すメモリ素子Ｃ_１（５，４）に格納する。代表値として、最大値または平均値等が用いられる。処理層５００は、記憶装置２００の各アレイＢ^ｉ（ｉ＝１，・・・，１０）における任意の３行３列のメモリ素子に対して同様の演算を行い、演算結果を記憶装置３００の対応するアレイＣ^ｉの対応するメモリ素子に格納する。

このように、従来の演算処理装置においては、各処理層に対応してこの処理層の全ての出力を格納する記憶装置を備えている。そして、各処理層の処理を全て行い、その全ての出力を上記記憶装置に格納する。その後、上記記憶装置に格納されている数値を用いて次の処理層が処理を行っている。このため、処理層毎にその出力の全てを格納する容量を有する記憶装置が存在することが好ましい。それ故に大きな占有面積が必要となり、その結果として製造コストの増大を惹き起こしてしまうという問題点があった。

また、従来の演算処理装置においては、図２に示すように、演算処理装置の外部にある記憶装置すなわち外部記憶装置６００に記憶されている数値を複数の処理に用いる場合、その度ごとに外部記憶装置６００より読み出していた。図２では外部記憶装置６００より読み出した数値に対して処理層６５０によって畳み込み処理を行う場合を例に示している。すなわち、外部記憶装置６００に格納されている数値を読み出して畳み込み処理を施すことに依り得られた結果を、演算処理装置に内蔵されている記憶装置（内部記憶装置）７００のアレイＤ^１に格納し、再び外部記憶装置６００に格納されている数値を読み出して畳み込み処理を施すことに依り得られた結果を内部記憶装置７００の次の深さのアレイＤ^２に格納し、再び外部記憶装置６００に格納されている数値を読み出して畳み込み処理を施すことに依り得られた結果を内部記憶装置７００の次の深さのアレイＤ^３に格納し、という操作を必要な回数に渡って繰り返している。

このように、従来の演算処理装置は、外部記憶装置に格納されている数値を複数の処理に用いる場合すなわち複数回に渡って用いる場合にその度ごとに外部記憶装置より読み出していた。外部記憶装置に格納されている数値を読み出すことは、内部記憶装置に記憶されている数値を読み出すことと比べると読出し時間が長い。それ故に処理に長い時間を要することとなるために速い動作速度が得られず、例えば動体の認識等の速い動作速度の必要となる用途への適用が困難という問題点があった。それを回避するために多数の処理装置を設けて並列処理を行うことは可能ではあるが、それは大きな回路面積が必要となるために製造コストの増大を惹き起こしてしまうという問題点があった。

そこで、本発明者達は、鋭意研究に努めた結果、処理層の出力の一部があれば次の処理の少なくとも一部を開始することが可能な処理層においては、その出力を格納する記憶装置として、その出力の個数よりも少ない個数の記憶装置であれば良いと考えた。また、外部記憶装置の数値を用いて複数の処理を行う処理層においては、外部記憶装置の数値を一時的に格納する記憶装置を設け、処理を行う際にはその一時的に記憶する記憶装置から読出しを行うことにより、外部記憶装置の数値を読み出すことに伴う処理時間を削減して全体としての処理時間を短縮し、動作速度の高速化を図ることができると考えた。

以下に、図面を参照して本発明の実施形態を詳細に説明する。図面に示される数値の配列は説明の為に特定の並び方としているが、その並び方は本質ではなく他の並び方であってもよい。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いることができる。

（第１実施形態）
第１実施形態による演算処理装置を図３および図４に示す。この実施形態の演算処理装置１は、図３に示すように、畳み込みニューラルネットワークを実現する装置であって、読み取り置１０と、記憶装置２０と、処理層３０と、記憶装置４０と、記憶装置５０と、処理層６０と、記憶装置６５と、記憶装置７０と、出力装置８０と、を備えている。読み取り装置１０は、外部記憶装置６００からデータを読み出し、記憶装置２０に格納する。

記憶装置２０は、図４に示すように、７個のアレイＡ^１〜Ａ^７を有し、各アレイＡ^ｉ（ｉ＝１，・・・，７）は、１１行×１１列に配置されたメモリ素子を有している。すなわち、記憶装置２０は図４における面内方向の大きさが１１×１１で深さが７のメモリを有する。各アレイＡ^ｉ（ｉ＝１，・・・，７）の第ｊ（ｊ＝１，・・・，１１）行第ｋ（ｋ＝１，・・・、１１）列のメモリ素子に格納される数値をＡ^ｉ（ｊ，ｋ）と表す。

記憶装置４０は、図４に示すように、畳み込み処理に用いられる第１乃至第１０の核Ｗ_１〜Ｗ_１０を記憶する。なお、図４においては、第１の核Ｗ_１しか表示していない。第ｉの核Ｗ_ｉ（ｉ＝１，・・・、１０）はそれぞれ、第１乃至第７のアレイＷ_ｉ ^１〜Ｗ_ｉ ^７を有し、各アレイＷ_ｉ ^ｊ（ｉ＝１，・・・、１０、ｊ＝１，・・・，７）は、４行×４列に配置されたメモリ素子を有している。すなわち、記憶装置４０は図４における面内方向の大きさが４×４で深さが７のアレイＷ_ｉ ^ｊ（ｉ＝１，・・・、１０、ｊ＝１，・・・，７）を有する。各アレイＷ_ｉ ^ｊ（ｉ＝１，・・・、１０、ｊ＝１，・・・，７）は、４行×４列に配置されたメモリ素子を有している。すなわち、記憶装置４０は図４における面内方向の大きさが４×４で深さが７のアレイを有する。各アレイＷ_ｉ ^ｊ（ｉ＝１，・・・、１０、ｊ＝１，・・・，７）の第ｍ（ｍ＝１，・・・，４）行第ｎ（ｎ＝１，・・・、４）列のメモリ素子に格納される数値をＷ_ｉ ^ｊ（ｍ，ｎ）と表す。

記憶装置５０は、図４に示すように、８行１列に配置されたメモリ素子Ｍ_１〜Ｍ_８を有している。

記憶装置６５には、畳み込み処理またはプーリング処理に用いられる核が格納される。

記憶装置７０は、図４に示すように、１０個のアレイＣ^１〜Ｃ^１０を有し、各アレイＣ^ｉ（ｉ＝１，・・・，１０）は、６行×６列に配置されたメモリ素子を有している。すなわち、記憶装置７０は図４における面内方向の大きさが６×６で深さが１０のメモリを有する。各アレイＣ^ｉ（ｉ＝１，・・・，７）の第ｊ（ｊ＝１，・・・，６）行第ｋ（ｋ＝１，・・・、６）列のメモリ素子に格納される数値をＣ^ｉ（ｊ，ｋ）と表す。

処理層３０は、記憶装置４０の核と、記憶装置２０のアレイとの畳み込み処理を行い、処理結果を記憶装置５０に格納する。処理層６０は、記憶装置５０に格納されたデータに基づいてプーリング処理を行い、処理結果を記憶装置７０に格納する。

（第１畳み込み処理）
次に、処理層３０の第１畳み込み処理について説明する。

記憶装置２０のアレイＡ^１〜Ａ^７の第１列〜第４列に対する記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１の第１のアレイＷ_１ ^１を用いた畳み込み処理について図５Ａ乃至図５Ｑを参照して説明する。

記憶装置２０のアレイＡ^１の第１列に対して、記憶装置４０のアレイＷ_１ ^１の第１列を用いた畳み込み処理について図５Ａ乃至図５Ｈを参照して説明する。

図５Ａに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（１，１）〜Ａ^１（４，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（１，１）との積を演算し、演算結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（１，１）とＡ^１（１，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（１，１）とＡ^１（２，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（１，１）とＡ^１（３，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（１，１）とＡ^１（４，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｂに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（２，１）〜Ａ^１（５，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第２行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（２，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_１〜Ｍ_４に改めて格納する。すなわち、Ｗ_１ ^１（２，１）とＡ^１（２，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に改めて格納する。続いてＷ_１ ^１（２，１）とＡ^１（３，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に改めて格納する。次にＷ_１ ^１（２，１）とＡ^１（４，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に改めて格納する。更にＷ_１ ^１（２，１）とＡ^１（５，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｃに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（３，１）〜Ａ^１（６，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第３行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（３，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_１〜Ｍ_４に改めて格納する。すなわち、Ｗ_１ ^１（３，１）とＡ^１（３，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に改めて格納する。続いてＷ_１ ^１（３，１）とＡ^１（４，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に改めて格納する。次にＷ_１ ^１（３，１）とＡ^１（５，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に改めて格納する。更にＷ_１ ^１（３，１）とＡ^１（６，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｄに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（４，１）〜Ａ^１（７，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第４行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（４，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_１〜Ｍ_４に改めて格納する。すなわち、Ｗ_１ ^１（４，１）とＡ^１（４，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に改めて格納する。続いてＷ_１ ^１（４，１）とＡ^１（５，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に改めて格納する。次にＷ_１ ^１（４，１）とＡ^１（６，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に改めて格納する。更にＷ_１ ^１（４，１）とＡ^１（７，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｅに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（５，１）〜Ａ^１（８，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（１，１）との積を演算し、演算結果を記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納する。すなわち、Ｗ_１ ^１（１，１）とＡ^１（５，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_５に格納する。続いてＷ_１ ^１（１，１）とＡ^１（６，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_６に格納する。次にＷ_１ ^１（１，１）とＡ^１（７，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_７に格納する。更にＷ_１ ^１（１，１）とＡ^１（８，１）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_８に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｆに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（６，１）〜Ａ^１（９，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第２行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（２，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_５〜Ｍ_８に改めて格納する。すなわち、Ｗ_１ ^１（２，１）とＡ^１（６，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に改めて格納する。続いてＷ_１ ^１（２，１）とＡ^１（７，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に改めて格納する。次にＷ_１ ^１（２，１）とＡ^１（８，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に改めて格納する。更にＷ_１ ^１（２，１）とＡ^１（９，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｇに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（７，１）〜Ａ^１（１０，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第３行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（３，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_５〜Ｍ_８に改めて格納する。すなわち、Ｗ_１ ^１（３，１）とＡ^１（７，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に改めて格納する。続いてＷ_１ ^１（３，１）とＡ^１（８，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に改めて格納する。次にＷ_１ ^１（３，１）とＡ^１（９，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に改めて格納する。更にＷ_１ ^１（３，１）とＡ^１（１０，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に図５Ｈに示す様に、記憶装置２０のアレイＡ^１の第１列のメモリ素子に格納されている斜線で示す数値Ａ^１（８，１）〜Ａ^１（１１，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第４行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（４，１）との積を演算し、これらの積と記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をメモリ素子Ｍ_５〜Ｍ_８に改めて格納する。すなわち、Ｗ_１ ^１（４，１）とＡ^１（８，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に改めて格納する。続いてＷ_１ ^１（４，１）とＡ^１（９，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に改めて格納する。次にＷ_１ ^１（４，１）とＡ^１（１０，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に改めて格納する。更にＷ_１ ^１（４，１）とＡ^１（１１，１）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に改めて格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、記憶装置２０のアレイＡ^１の第２列に対して、記憶装置４０のアレイＷ_１ ^１の第２列を用いた畳み込み処理について図５Ｉ乃至図５Ｐを参照して説明する。

まず、図５Ｉに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（１，２）〜Ａ^１（４，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（１，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（１，２）とＡ^１（１，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（１，２）とＡ^１（２，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（１，２）とＡ^１（３，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（１，２）とＡ^１（４，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｊに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（２，２）〜Ａ^１（５，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第２行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（２，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（２，２）とＡ^１（２，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（２，２）とＡ^１（３，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（２，２）とＡ^１（４，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（２，２）とＡ^１（５，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｋに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（３，２）〜Ａ^１（６，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第３行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（３，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（３，２）とＡ^１（３，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（３，２）とＡ^１（４，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（３，２）とＡ^１（５，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（３，２）とＡ^１（６，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｌに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（４，２）〜Ａ^１（７，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第４行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（４，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（４，２）とＡ^１（４，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_１に格納されている数値との和を演算し、この和をメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（４，２）とＡ^１（５，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_２に格納されている数値との和を演算し、この和をメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（４，２）とＡ^１（６，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_３に格納されている数値との和を演算し、この和をメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（４，２）とＡ^１（７，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_４に格納されている数値との和を演算し、この和をメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｍに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（５，２）〜Ａ^１（８，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（１，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。すなわち、Ｗ_１ ^１（１，２）とＡ^１（５，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に格納する。続いてＷ_１ ^１（１，２）とＡ^１（６，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に格納する。次にＷ_１ ^１（１，２）とＡ^１（７，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に格納する。更にＷ_１ ^１（１，２）とＡ^１（８，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｎに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（６，２）〜Ａ^１（９，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第２行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（２，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。すなわち、Ｗ_１ ^１（２，２）とＡ^１（６，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に格納する。続いてＷ_１ ^１（２，２）とＡ^１（７，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に格納する。次にＷ_１ ^１（２，２）とＡ^１（８，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に格納する。更にＷ_１ ^１（２，２）とＡ^１（９，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｏに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（７，２）〜Ａ^１（１０，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第３行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（３，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。すなわち、Ｗ_１ ^１（３，２）とＡ^１（７，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に格納する。続いてＷ_１ ^１（３，２）とＡ^１（８，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に格納する。次にＷ_１ ^１（３，２）とＡ^１（９，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に格納する。更にＷ_１ ^１（３，２）とＡ^１（１０，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図５Ｐに示す様に、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（８，２）〜Ａ^１（１１，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第４行第２列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（４，２）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。すなわち、Ｗ_１ ^１（４，２）とＡ^１（８，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_５に格納されている数値との和を演算し、この和をメモリ素子Ｍ_５に格納する。続いてＷ_１ ^１（４，２）とＡ^１（９，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_６に格納されている数値との和を演算し、この和をメモリ素子Ｍ_６に格納する。次にＷ_１ ^１（４，２）とＡ^１（１０，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_７に格納されている数値との和を演算し、この和をメモリ素子Ｍ_７に格納する。更にＷ_１ ^１（４，２）とＡ^１（１１，２）との積を演算し、この積と記憶装置５０のメモリ素子Ｍ_８に格納されている数値との和を演算し、この和をメモリ素子Ｍ_８に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、記憶装置２０のアレイＡ^１の第３列に対して記憶装置４０のアレイＷ_１ ^１の第３列を用いた畳み込み処理を、図５Ｉ乃至図５Ｐで説明した場合と同様に行う。この場合、例えば、記憶装置２０のアレイＡ^１の第３列のメモリ素子に格納されている数値Ａ^１（１，３）〜Ａ^１（４，３）のそれぞれと、記憶装置４０のアレイＷ^１の第１行第３列のメモリ素子に格納されている数値Ｗ_１ ^１（１，３）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。また、例えば、記憶装置２０のアレイＡ^１の第３列のメモリ素子に格納されている数値Ａ^１（５，３）〜Ａ^１（８，３）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第３列のメモリ素子に格納されている数値Ｗ_１ ^１（１，３）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。

次に、記憶装置２０のアレイＡ^１の第４列に対して記憶装置４０のアレイＷ_１ ^１の第４列を用いた畳み込み処理を、図５Ｉ乃至図５Ｐで説明した場合と同様に行う。この場合、例えば、記憶装置２０のアレイＡ^１の第４列のメモリ素子に格納されている数値Ａ^１（１，４）〜Ａ^１（４，４）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第４列のメモリ素子に格納されている数値Ｗ_１ ^１（１，４）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。また、例えば、記憶装置２０のアレイＡ^１の第４列のメモリ素子に格納されている数値Ａ^１（５，４）〜Ａ^１（８，４）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第４列のメモリ素子に格納されている数値Ｗ_１ ^１（１，４）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。

以上説明した処理は、記憶装置２０のアレイＡ^１の第１列〜第４列に対して記憶装置４０のアレイＷ_１ ^１を用いた畳み込み処理である。

次に、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^２を用いた畳み込み処理について説明する。

まず、記憶装置２０のアレイＡ^２の第１列に対して記憶装置４０のアレイＷ_１ ^２の第１列を用いた畳み込み処理を、図５Ａ乃至図５Ｈで説明した場合と同様に行う。この場合、例えば、図５Ｑに示すように、記憶装置２０のアレイＡ^２の第１列のメモリ素子に格納されている数値Ａ^１（１，１）〜Ａ^１（４，１）のそれぞれと、記憶装置４０のアレイＷ_１ ^２の第１行第１列のメモリ素子に格納されている数値Ｗ_１ ^２（１，１）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_１〜Ｍ_４に格納する。また、例えば、記憶装置２０のアレイＡ^２の第１列のメモリ素子に格納されている数値Ａ^２（５，１）〜Ａ^２（８，１）のそれぞれと、記憶装置４０のアレイＷ^２の第１行第１列のメモリ素子に格納されている数値Ｗ_１ ^２（１，１）との積をそれぞれ演算し、これらの積と、記憶装置５０のメモリ素子Ｍ_５〜Ｍ_８に格納されている数値との和をそれぞれ演算し、これらの和をそれぞれメモリ素子Ｍ_５〜Ｍ_８に格納する。

次に、記憶装置２０のアレイＡ^２の第２列に対して記憶装置４０のアレイＷ_１ ^２の第２列を用いた畳み込み処理を、図５Ｉ乃至図５Ｐで説明した場合と同様に行う。その後、記憶装置２０のアレイＡ^２の第３列に対して記憶装置４０のアレイＷ_１ ^２の第３列を用いた畳み込み処理を、図５Ｉ乃至図５Ｐで説明した場合と同様に行う。続いて、記憶装置２０のアレイＡ^２の第４列に対して記憶装置４０のアレイＷ_１ ^２の第４列を用いた畳み込み処理を、図５Ｉ乃至図５Ｐで説明した場合と同様に行う。

次に、記憶装置２０のアレイＡ^３の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^３を用いた畳み込み処理も、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ^２を用いた畳み込み処理と同様に行う。

次に、記憶装置２０のアレイＡ^４の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^４を用いた畳み込み処理も、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^２を用いた畳み込み処理と同様に行う。

次に、記憶装置２０のアレイＡ^５の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^５を用いた畳み込み処理も、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^２を用いた畳み込み処理と同様に行う。

次に、記憶装置２０のアレイＡ^６の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^６を用いた畳み込み処理も、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^２を用いた畳み込み処理と同様に行う。

次に、記憶装置２０のアレイＡ^７の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^７を用いた畳み込み処理も、記憶装置２０のアレイＡ^２の第１列〜第４列に対する記憶装置４０のアレイＷ_１ ^２を用いた畳み込み処理と同様に行う。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

この様にして、アレイＡ^１〜Ａ^７の第１列〜第４列に対する記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いた第１畳み込み処理が完了する。

（第１プーリング処理）
次に、処理層６０の第１プーリング処理について図６Ａ乃至図６Ｆを参照して説明する。この処理層６０は、例えばプーリング処理を行う。なお、以下のプーリング処理は、図１で説明した場合と同様に、３行３列のアレイからなる核を用いて行う。この核は記憶装置６５に格納されている。

まず、図６Ａに示す様に、記憶装置５０の斜線で示すメモリ素子Ｍ_１、メモリ素子Ｍ_２、メモリ素子Ｍ_３に格納されている数値のなから最大値を代表値とし、この代表値を記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納する。なお、プーリング処理の代表値として平均値を用いる場合には、メモリ素子Ｍ_１、メモリ素子Ｍ_２、メモリ素子Ｍ_３に格納されている数値の和を演算し、この和をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（１，１）に格納する。

続いて、図６Ｂに示す様に、斜線で示すメモリ素子Ｍ_２、メモリ素子Ｍ_３、メモリ素子Ｍ_４に格納されている数値から代表値を演算し、この代表値をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（２，１）に格納する。

図６Ｃに示す様に、斜線で示すメモリ素子Ｍ_３、メモリ素子Ｍ_４、メモリ素子Ｍ_５に格納されている数値から代表値を演算し、この代表値をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（３，１）に格納する。

図６Ｄに示す様に、斜線で示すメモリ素子Ｍ_４、メモリ素子Ｍ_５、メモリ素子Ｍ_６に格納されている数値から代表値を演算し、この代表値をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（４，１）に格納する。

図６Ｅに示す様に、斜線で示すメモリ素子Ｍ_５、メモリ素子Ｍ_６、メモリ素子Ｍ_７に格納されている数値から代表値を演算し、この代表値をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（５，１）に格納する。

図６Ｆに示す様に、斜線で示すメモリ素子Ｍ_６、メモリ素子Ｍ_７、メモリ素子Ｍ_８に格納されている数値から代表値を演算し、この代表値をアレイＣ^１の斜線で示すメモリ素子Ｃ^１（６，１）に格納する。

以上により、記憶装置２０のアレイＡ^１〜Ａ^７の第１列〜第４列に対する記憶装置４０に格納された４行４列で深さが７の核Ｗを用いた畳み込み処理が行われたデータに関する第１プーリング処理が完了する。

（第２畳み込み処理）
次に、記憶装置２０のアレイＡ^１〜Ａ^７の第２列〜第５列に対する記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いた第２畳み込み処理を、図５Ａで説明した処理から図６Ａで説明した第１プーリング処理の直前までを第１畳み込み処理と同様に行う。

この第２畳み込み処理は、処理層３０によって行われる。例えば、まず図７に示すように、、記憶装置２０のアレイＡ^１の第２列のメモリ素子に格納されている斜線で示す数値Ａ^１（１，２）〜Ａ^１（４，２）のそれぞれと、記憶装置４０のアレイＷ_１ ^１の第１行第１列のメモリ素子に格納されている斜線で示す数値Ｗ_１ ^１（１，１）との積を演算し、演算結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_４に格納する。すなわち、Ｗ_１ ^１（１，１）とＡ^１（１，２）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_１に格納する。続いてＷ_１ ^１（１，１）とＡ^１（２，２）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_２に格納する。次にＷ_１ ^１（１，１）とＡ^１（３，２）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_３に格納する。更にＷ_１ ^１（１，１）とＡ^１（４，２）との積を演算し、この積を記憶装置５０のメモリ素子Ｍ_４に格納する。これらの演算処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

以下、図５Ｂで説明した処理から図６Ａで説明したプーリング処理の直前の処理までと同様の処理を行い、記憶装置２０のアレイＡ^１〜Ａ^７の第２列〜第５列に対する記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いた畳み込み処理を完了する。この畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第２プーリング処理）
次に、記憶装置２０のアレイＡ^１〜Ａ^７の第２列〜第５列に関する第２畳み込み処理が完了し、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納されたデータについて第２プーリング処理を行う。この第２プーリング処理は、処理層６０によって行われる。

まず、図８Ａに示すように、記憶装置５０のメモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（１，２）に格納する。その後、メモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（１，１）に改めて格納する。なお、この場合、代表値として平均値を用いる場合は、メモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｃ^１（１，１）に格納されている数値との和を演算し、この和をメモリ素子Ｃ^１（１，１）に改めて格納する。

その後、図８Ｂに示すように、記憶装置５０のメモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（２，２）に格納する。その後、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、アレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（２，１）に改めて格納する。

続いて、図８Ｃに示すように、記憶装置５０のメモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（３，２）に格納する。その後、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、アレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（３，１）に改めて格納する。

次に、図８Ｄに示すように、記憶装置５０のメモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（４，２）に格納する。その後、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、アレイＣ^１のメモリ素子Ｃ^１（４，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（４，１）に改めて格納する。

その後、図８Ｅに示すように、記憶装置５０のメモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（５，２）に格納する。その後、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、アレイＣ^１のメモリ素子Ｃ^１（５，１）に格納された数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（５，１）に改めて格納する。

続いて、図８Ｆに示すように、記憶装置５０のメモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、メモリ素子Ｍ_８に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（６，２）に格納する。その後、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、メモリ素子Ｍ_８に格納されている数値と、アレイＣ^１のメモリ素子Ｃ^１（６，１）に格納された数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（６，１）に改めて格納する。

（第３畳み込み処理）
次に、処理層３０によって第３畳み込み処理を行う。この第３畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第３列〜第６列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第２畳み込み処理と同様に行う。この第３畳み込み処理は、処理層３０によって行われる。この第３畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第３プーリング処理）
次に、処理層６０による第３プーリング処理について図９Ａ乃至図９Ｆを参照して説明する。この第３プーリング処理は、第３畳み込み処理が行われて記憶装置５０のメモリ素子Ｍ１〜Ｍ８に格納されされたデータについて行う。

まず、図９Ａに示す様に、記憶装置５０のメモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（１，３）に格納する。続いて、メモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（１，２）に改めて格納する。その後、メモリ素子Ｍ_１に格納されている数値と、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（１，１）に改めて格納する。これにより、メモリ素子Ｃ^１（１，１）には、第１畳み込み処理、第２畳み込み処理、および第３畳み込み処理のそれぞれによって、メモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された代表値のうちから求められた代表値が格納される。すなわち、第１畳み込み処理によってメモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された第１代表値と、第２畳み込み処理によってメモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された第２代表値と、第３畳み込み処理によってメモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された第３代表値と、から演算された代表値がメモリ素子Ｃ^１（１，１）に格納される。また、メモリ素子Ｃ^１（１，２）には、第２畳み込み処理、および第３畳み込み処理のそれぞれによって、メモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された代表値のうちから求められた代表値が格納される。すなわち、第２畳み込み処理によってメモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された第２代表値と、第３畳み込み処理によってメモリ素子Ｍ_１、メモリ素子Ｍ_２、およびメモリ素子Ｍ_３に格納された数値から演算された第３代表値と、から演算された代表値がメモリ素子Ｃ^１（１，２）に格納される。

続いて、図９Ｂに示す様に、記憶装置５０のメモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（２，３）に格納する。続いて、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（２，２）に改めて格納する。その後、メモリ素子Ｍ_２に格納されている数値と、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（２，１）に改めて格納する。

その後、図９Ｃに示す様に、記憶装置５０のメモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（３，３）に格納する。続いて、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（３，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（３，２）に改めて格納する。その後、メモリ素子Ｍ_３に格納されている数値と、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（３，１）に改めて格納する。

次に、図９Ｄに示す様に、記憶装置５０のメモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（４，３）に格納する。続いて、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（４，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（４，２）に改めて格納する。その後、メモリ素子Ｍ_４に格納されている数値と、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（４，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（４，１）に改めて格納する。

続いて、図９Ｅに示す様に、記憶装置５０のメモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（５，３）に格納する。続いて、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（５，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（５，２）に改めて格納する。その後、メモリ素子Ｍ_５に格納されている数値と、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（５，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（５，１）に改めて格納する。

その後、図９Ｆに示す様に、記憶装置５０のメモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、メモリ素子Ｍ_８に格納されている数値とから代表値を演算し、この代表値を記憶装置７０のアレイＣ^１の斜線で示すメモリ素子Ｃ^１（６，３）に格納する。続いて、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、メモリ素子Ｍ_８に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（６，２）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（６，２）に改めて格納する。その後、メモリ素子Ｍ_６に格納されている数値と、メモリ素子Ｍ_７に格納されている数値と、メモリ素子Ｍ_８に格納されている数値と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（６，１）に格納されている数値とから代表値を演算し、この代表値をアレイＣ^１のメモリ素子Ｃ^１（６，１）に改めて格納する。

以上により、第３プーリング処理が完了する。このとき、記憶装置７０のアレイＣ_１の第３列には、第３畳み込み処理によって得られ記憶装置５０に格納されたデータから演算された第３代表値が格納される。また、記憶装置７０のアレイＣ_１の第２列には、第２畳み込み処理によって得られたデータから演算された第２代表値と、上記第３代表値とから演算された新たな第２代表値が格納される。この新たな第２代表値は、同一の行同士における第２代表値と第３代表値とから演算される。更に、記憶装置７０のアレイＣ_１の第１列には、第１畳み込み処理によって得られたデータから演算された第１代表値と、第２畳み込み処理によって得られたデータから演算された第２代表値と、上記第３代表値とから演算された新たな第１代表値が格納される。

（第４畳み込み処理）
次に、処理層３０によって第４畳み込み処理を行う。この第４畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第４列〜第７列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第３畳み込み処理と同様に行う。この第４畳み込み処理は、処理層３０によって行われる。この第４畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第４プーリング処理）
次に、処理層６０によって第４プーリング処理を行う。この第４プーリング処理は、前述した第３プーリング処理と同様に行う。第４プーリング処理によって、記憶装置７０のアレイＣ_１の第４列には、第４畳み込み処理によって得られ記憶装置５０に格納されたデータから演算された第４代表値が格納される。また、記憶装置７０のアレイＣ_１の第３列には、第３畳み込み処理によって得られたデータから演算された第３代表値と、上記第４代表値とから演算された新たな第３代表値が格納される。更に、記憶装置７０のアレイＣ_１の第２列には、第２畳み込み処理によって得られたデータから演算された第２代表値と、第２畳み込み処理によって得られたデータから演算された第３代表値と、上記第４代表値とから演算された新たな第２代表値が格納される。

（第５畳み込み処理）
次に、処理層３０によって第５畳み込み処理を行う。この第５畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第５列〜第８列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第４畳み込み処理と同様に行う。この第５畳み込み処理は、処理層３０によって行われる。この第５畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第５プーリング処理）
次に、処理層６０によって第５プーリング処理を行う。この第５プーリング処理は、前述した第４プーリング処理と同様に行う。第５プーリング処理によって、記憶装置７０のアレイＣ_１の第５列には、第５畳み込み処理によって得られ記憶装置５０に格納されたデータから演算された第５代表値が格納される。また、記憶装置７０のアレイＣ_１の第４列には、第４畳み込み処理によって得られたデータから演算された第４代表値と、上記第５代表値とから演算された新たな第４代表値が格納される。更に、記憶装置７０のアレイＣ_１の第３列には、第３畳み込み処理によって得られたデータから演算された第３代表値と、第４畳み込み処理によって得られたデータから演算された第４代表値と、上記第５代表値とから演算された新たな第３代表値が格納される。

（第６畳み込み処理）
次に、処理層３０によって第６畳み込み処理を行う。この第６畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第６列〜第９列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第５畳み込み処理と同様に行う。この第６畳み込み処理は、処理層３０によって行われる。この第６畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第６プーリング処理）
次に、処理層６０によって第６プーリング処理を行う。第６プーリング処理によって、記憶装置７０のアレイＣ_１の第６列には、第６畳み込み処理によって得られ記憶装置５０に格納されたデータから演算された第６代表値が格納される。また、記憶装置７０のアレイＣ_１の第５列には、第５畳み込み処理によって得られたデータから演算された第５代表値と、上記第６代表値とから演算された新たな第５代表値が格納される。更に、記憶装置７０のアレイＣ_１の第４列には、第４畳み込み処理によって得られたデータから演算された第４代表値と、第５畳み込み処理によって得られたデータから演算された第５代表値と、上記第６代表値とから演算された新たな第６代表値が格納される。この状態を図１０に示す。なお、図１０において、アレイＣ^１の斜線で示す第１列〜第４列は、全てのプーリング処理が完了した状態を示し、第５列および第６列は、プーリング処理が途中まで行われた状態となっている。

（第７畳み込み処理）
次に、処理層３０によって第７畳み込み処理を行う。この第７畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第７列〜第１０列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第６畳み込み処理と同様に行う。この第７畳み込み処理は、処理層３０によって行われる。この第７畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第７プーリング処理）
次に、処理層６０によって第７プーリング処理を行う。記憶装置７０のアレイＣ^１の容量を節約するために、この第７プーリング処理は、第６プーリング処理とは若干異なっている。第７プーリング処理によって、記憶装置７０のアレイＣ_１の第５列には、第７畳み込み処理によって得られた第７代表値と、第５畳み込み処理によって得られたデータから演算された第５代表値と、第６畳み込み処理によって得られた第６代表値とから演算された新たな第７代表値が格納される。また、記憶装置７０のアレイＣ_１の第６列には、第７畳み込み処理によって得られた第７代表値と、第６畳み込み処理によって得られた第６代表値とから演算された新たな第６代表値が格納される。この第７プーリング処理が完了すると、記憶装置７０のアレイＣ_１の第５列は、全てのプーリング処理が完了した状態となり、第６列は、プーリング処理が途中まで行われた状態となっている。

（第８畳み込み処理）
次に、処理層３０によって第８畳み込み処理を行う。この第８畳み込み処理は、記憶装置２０のアレイＡ^１〜Ａ^７の第８列〜第１１列に対して記憶装置４０に格納された４行４列で深さが７の第１の核Ｗ_１を用いて、第７畳み込み処理と同様に行う。この第８畳み込み処理は、処理層３０によって行われる。この第８畳み込み処理が完了したデータは、記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納される。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（第８プーリング処理）
次に、処理層６０によって第８プーリング処理を行う。記憶装置７０のアレイＣ^１の容量を節約するために、この第８プーリング処理は、第６プーリング処理とは若干異なっている。第８プーリング処理によって、記憶装置７０のアレイＣ_１の第６列には、第８畳み込み処理によって得られた第８代表値と、第７畳み込み処理によって得られた第７代表値と、第６畳み込み処理によって得られたデータから演算された第６代表値とから演算された新たな第６代表値が格納される。これにより、記憶装置７０のアレイＣ^１の第６列は、全てのプーリング処理が完了した状態となる。この状態を図１１に示す。すなわち、記憶装置７０のアレイＣ^１の第１〜第６列は斜線で表示されている。この第８プーリング処理が完了した状態で、代表値として最大値を用いた場合は、これで、第１の核Ｗ_１を用いた畳み込み処理と全てのプーリング処理が完了する。しかし、代表値として平均値を用いた場合は、アレイＣ^１の各メモリ素子に格納された数値を、プーリング処理に用いた核のアレイに含まれるメモリ素子の個数で除算した値をアレイＣ^１の各メモリ素子に改めて格納する。すなわち本実施形態では、プーリング処理に用いた核は３行３列のアレイであるから、アレイＣ^１の各メモリ素子に格納された数値を、９で除算した値をアレイＣ^１の各メモリ素子に改めて格納する。

以上説明したことにより、アレイＡ^１〜Ａ^７に対する第１の核Ｗ_１を用いた畳み込み処理と、この畳み込み処理に続くプーリング処理が完了し、完了したデータは、記憶装置７０のアレイＣ^１に格納される。なお、本実施形態では、バイアスＢ_１をメモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値に加える処理と、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理とは、各畳み込み処理が終了した直後に行ったが、発火関数処理がＲｅＬＵ関数（Rectified Linear Unit）であり且つプーリング処理の代表値として最大値を用いる場合には、図１１に示す処理が完了した後に行ってもよい。

次に、アレイＡ^１〜Ａ^７に対する第ｉの核Ｗ_ｉを（ｉ＝２，・・・，１０）を用いた畳み込み処理と、それぞれの畳み込み処理に続くプーリング処理を、第１の核Ｗ_１を用いた場合と同様に行い、完了したデータは、記憶装置７０のアレイＣ^ｉに格納される。なお、このとき、各畳み込み処理が完了し、この畳み込み処理に対応するプーリング処理を行う前に、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_iを（i＝２・・・，１０）を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

以上により、アレイＡ^１〜Ａ^７に対する第１乃至第１０の核Ｗ_１〜Ｗ_１０のそれぞれを用いた畳み込み処理と、それぞれの畳み込み処理に続くプーリング処理が完了し、畳み込みニューラルネットワークを実現することができる。すなわち、本実施形態においては、記憶装置５０の容量が８行１列のメモリ素子で済み、占有面積が小さい演算処理装置を提供することができる。

なお、各畳み込み処理において、並列処理を行うことにより、処理時間の短縮を図ることができる。

また、第１乃至第１０の核Ｗ_１〜Ｗ_１０を用いた畳み込み処理は、記憶装置５０の容量を８行１０列にすることにより、それらの処理を並列に処理することが可能になるので処理時間の短縮を図ることができる。

以上説明したように、第１実施形態によれば、記憶装置５０の容量が従来の場合に比べて小さくすることが可能となり、占有面積が小さい演算処理装置を提供することができる。

（第２実施形態）
次に、第２実施形態による演算処理装置について図１２乃至図１４Ｍを参照して説明する。第１実施形態においては、処理層６０は、プーリング処理を行った。処理層６０が行う処理はプーリング処理に限るものではなく、例えば畳み込み処理であったとしても同様の効果が得られる。この第２実施形態は、処理層６０の処理が畳み込み処理であるとして説明する。

この第２実施形態の演算処理装置を図１２に示す。この第２実施形態の演算処理装置は、第１実施形態の演算処理装置において、記憶装置６５には、畳み込み処理に用いられる核が格納されている。この第２実施形態の演算処理装置においては、処理層６０によって行われる畳み込み処理は、図１２に示すように、記憶装置６５に格納された第１乃至第１０の核Ｘ_１〜Ｘ_１０が用いられ、各核Ｘ_ｉ（ｉ＝１，・・・，１０）は１０個の第３行第３列のアレイＸ_ｉ ^１〜Ｘ_ｉ ^１０を有している。なお、図１２においては、第１の核Ｘ_１のみを表示している。アレイＸ_ｉ ^ｊ（ｉ＝１．・・・，１０、ｊ＝１，・・・，１０）の第ｍ（ｍ＝１，・・・，３）行、第ｎ（ｎ＝１，・・・．３）列のメモリ素子をＸ_ｉ ^ｊ（ｍ、ｎ）と表し、このメモリ素子に格納されている数値もＸ_ｉ ^ｊ（ｍ、ｎ）と表す。

以下に、第２実施形態の演算処理装置の処理動作について説明する。

（処理層３０による第１畳み込み処理）
まず、処理層３０によって第１実施形態で説明した第１畳み込み処理を行う。すなわち、図４に示す記憶装置４０に格納されている第１の核Ｗ_１を用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第１乃至第４列のメモリ素子に対して畳み込み処理を行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による第１畳み込み処理）
次に、図１３Ａに示す様に、第１の核Ｘ_１のアレイＸ_１ ^１の第１行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（１，１）と、メモリ素子Ｍ_１に格納されている数値との積を記憶装置７０のアレイＣ^１の第１行第１列のメモリ素子Ｃ^１（１，１）に格納する。続いて、数値Ｘ_１ ^１（１，１）と、メモリ素子Ｍ_２に格納されている数値との積をアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納する。その後、数値Ｘ_１ ^１（１，１）と、メモリ素子Ｍ_３に格納されている数値との積をアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１３Ｂに示す様に、アレイＸ_１ ^１の第２行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_２に格納されている数値との積を演算するとともに、この積と、記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（１，１）に格納する。続いて、数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_３に格納されている数値との積を演算するとともに、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（２，１）に格納する。その後、数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_４に格納されている数値との積を演算するとともに、この積とアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（３，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１３Ｃに示す様に、アレイＸ_１ ^１の第３行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_３に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（１，１）に格納する。続いて、数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_４に格納されている数値との積を演算するとともに、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（２，１）に格納する。その後、数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_５に格納されている数値との積を演算するとともに、この積とアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（３，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１３Ｄに示す様に、アレイＸ_１ ^１の第１行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（１，１）とメモリ素子Ｍ_４に格納されている数値との積を演算し、この積をメモリ素子Ｃ^１（４，１）に格納する。続いて、数値Ｘ_１ ^１（１，１）とメモリ素子Ｍ_５に格納されている数値との積を演算し、この積をメモリ素子Ｃ^１（５，１）に格納する。その後、数値Ｘ_１ ^１（１，１）とメモリ素子Ｍ_６に格納されている数値との積を演算し、この積をメモリ素子Ｃ^１（６，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１３Ｅに示す様に、アレイＸ_１ ^１の第２行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_５に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（４，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（４，１）に格納する。続いて、数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_６に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（５，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（５，１）に格納する。その後、数値Ｘ_１ ^１（２，１）とメモリ素子Ｍ_７に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（６，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（６，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１３Ｆに示すように、アレイＸ_１ ^１の第３行第１列のメモリ素子に格納されている数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_６に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（４，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（４，１）に格納する。続いて、数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_７に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（５，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（５，１）に格納する。その後、数値Ｘ_１ ^１（３，１）とメモリ素子Ｍ_８に格納されている数値との積を演算し、この積とアレイＣ^１のメモリ素子Ｃ^１（６，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（６，１）に格納する。これらの処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

以上の処理に依り、図１３Ｇに示す様に、第１の核Ｘ_１のアレイＸ_１ ^１の第１列を用いた記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理が完了し、この処理結果が記憶装置７０のアレイＣ^１の第１列のメモリ素子Ｃ^１（１，１）〜Ｃ^１（６，１）に格納される。

次に、第１の核Ｘ_１のアレイＸ_１ ^１の代わりに第２の核Ｘ_２のアレイＸ_２ ^１の第１列を用いた記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理を行い、この処理結果を記憶装置７０のアレイＣ^２の第１列のメモリ素子Ｃ^２（１，１）〜Ｃ^２（６，１）に格納する。この畳み込み処理は、図１３Ａ乃至図１３Ｇで説明した処理において、第１の核Ｘ_１のアレイＸ_１ ^１〜Ｘ_１ ^１０の第１列を第２の核Ｘ_２のアレイＸ_２ ^１〜Ｘ_２ ^１０の第１列にそれぞれ換えて行う。

以下、同様に、第１の核Ｘ_１を第ｉの核Ｘ_ｉ（ｉ＝３，・・・，１０）にそれぞれ換えて記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８の畳み込み処理を行い、この処理結果を記憶装置７０のアレイＣ^ｉの第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）に格納する。

以上により、第１の核Ｗ_１を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理と、第１乃至第１０の核Ｘ_１〜Ｘ_１０のそれぞれの第１列を用いた処理層６０によるメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理が完了し、処理された結果が記憶装置７０のアレイＣ^１〜Ｃ^１０のそれぞれの第１列に格納される。この状態を図１３Ｈに示す。

なお、図１３Ａ乃至図１３Ｈで説明した処理において、異なる核Ｘ_ｍ（ｍ＝１，・・・，１０）に対する処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

（処理層３０による第２畳み込み処理）
次に、第２の核Ｗ_２を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理を図１２で説明した場合と同様に行い、この畳み込み処理の結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。この畳み込み処理は、図１２に説明する畳み込み処理において、核Ｗ_１を核Ｗ_２に置き換えて行われる。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_２を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による第２畳み込み処理）
次に、この第２畳み込み処理は、第２の核Ｗ_２を用いたアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理の結果に対して、第１乃至第１０の核Ｘ_１〜Ｘ_１０を用いて行う。

まず、図１３Ｉに示す様に、記憶装置６５に格納されている第１の核Ｘ_１のアレイＸ_１ ^２の第１行第１列に格納されている数値Ｘ_１ ^２（１，１）とメモリ素子Ｍ_１に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（１，１）に格納する。続いて、数値Ｘ_１ ^２（１，１）とメモリ素子Ｍ_２に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（２，１）に格納する。その後、数値Ｘ_１ ^２（１，１）とメモリ素子Ｍ_３に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（３，１）に格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

続いて、図１３Ｂで説明した処理において、数値Ｘ_１ ^１（２，１）を数値Ｘ_１ ^２（２、１）に置き換えて行う。すなわち、アレイＸ_１ ^２の第２行第１列に格納されている数値Ｘ_１ ^２（２，１）とメモリ素子Ｍ_２に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（１，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（１，１）に格納する。続いて、数値Ｘ_１ ^２（２，１）とメモリ素子Ｍ_３に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（２，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（２，１）に格納する。その後、数値Ｘ_１ ^２（２，１）とメモリ素子Ｍ_４に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（３，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（３，１）に格納する。

その後、図１３Ｃで説明した処理において、数値Ｘ_１ ^１（３，１）を数値Ｘ_１ ^２（３、１）に置き換えて行う。

次に、図１３Ｄで説明した処理において、数値Ｘ_１ ^１（１，１）を数値Ｘ_１ ^２（１、１）に置き換えて行う。すなわち、図１３Ｊに示す様に、数値Ｘ_１ ^２（１、１）とメモリ素子Ｍ_４に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（４，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（４，１）に格納する。続いて、数値Ｘ_１ ^２（１，１）とメモリ素子Ｍ_５に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（５，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（５，１）に格納する。その後、数値Ｘ_１ ^２（１，１）とメモリ素子Ｍ_６に格納されている数値との積を演算し、この積と記憶装置７０のアレイＣ^１のメモリ素子Ｃ^１（６，１）に格納されている数値との和を改めてメモリ素子Ｃ^１（６，１）に格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

続いて、図１３Ｅで説明した処理において、数値Ｘ_１ ^１（２，１）を数値Ｘ_１ ^２（２、１）に置き換えて行う。

その後、図１３Ｆで説明した処理において、数値Ｘ_１ ^１（３，１）を数値Ｘ_１ ^２（３、１）に置き換えて行う。

以上により、メモリ素子Ｍ_１〜Ｍ_８に対する核Ｘ_１のアレイＸ_１ ^２の第１列を用いた畳み込み処理が完了する。

次に、メモリ素子Ｍ_１〜Ｍ_８に対する第ｍ（ｍ＝２，・・・，１０）の核Ｘ_ｍのアレイＸ_ｍ ^２の第１列を用いた畳み込み処理を図１３Ａ乃至図１３Ｈで説明した場合と同様に行う。

以上の処理結果は、記憶装置７０のアレイＣ^ｉ（ｉ＝１，・・・，１０）の第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）（ｉ＝１，・・・，１０）に格納される。すなわち、第２の核Ｗ_２を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理と、第１乃至第１０の核Ｘ_１〜Ｘ_１０のアレイＸ_１ ^２〜Ｘ_１０ ^２のそれぞれの第１列を用いた処理層６０によるメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理が完了し、処理された結果が記憶装置７０のアレイＣ^ｉ（ｉ＝１，・・・，１０）の第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）（ｉ＝１，・・・，１０）に格納される。

なお、上記処理において、アレイＸ_ｍ ^２（ｍ＝１，・・・，１０）を用いた畳み込み処理は、異なるアレイを用いた処理において、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

（処理層３０による第３畳み込み処理）
次に、第３の核Ｗ_３を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理を図１２で説明した場合と同様に行い、この畳み込み処理の結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。この畳み込み処理は、図１２に説明する畳み込み処理において、核Ｗ_１を核Ｗ_３に置き換えて行われる。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_３を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による第３畳み込み処理）
続いて、第３の核Ｗ_３を用いたアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理の結果に対する第１乃至第１０の核Ｘ_１〜Ｘ_１０のアレイＸ_１ ^３〜Ｘ_１０ ^３のそれぞれの第１列を用いた第３畳み込み処理を図１３Ｉおよび図１３Ｊで説明した処理層６０による第２畳み込み処理と同様に行う。

第３の核Ｗ_３を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理と、第１乃至第１０の核Ｘ_１〜Ｘ_１０のアレイＸ_１ ^３〜Ｘ_１０ ^３のそれぞれの第１列を用いた処理層６０によるメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理が完了し、この畳み込み処理された結果が図１３Ｋに示すように、記憶装置７０のアレイＣ^ｉ（ｉ＝１，・・・，１０）の第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）（ｉ＝１，・・・，１０）に格納される。

（処理層３０の畳み込み処理および処理層６０による畳み込み処理）
同様にして、第ｉの核Ｗ_ｉ（ｉ＝４，・・・，１０）を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関する畳み込み処理を図１２に示す場合と同様に行い、この畳み込み処理の結果がメモリ素子Ｍ_１〜Ｍ_８に記憶される。このとき、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉが（ｉ＝１，・・・，１０）を加えられ、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納される。

続いて、メモリ素子Ｍ_１〜Ｍ_８に対する第１乃至第１０の核Ｘ_１〜Ｘ_１０のアレイＸ_１ ^ｉ〜Ｘ_１０ ^ｉのそれぞれの第１列を用いた第３畳み込み処理を、図１３Ｉおよび図１３Ｊで説明した処理層６０による第２畳み込み処理と同様に行う。

これらの処理をｉ＝４，・・・，１０の各々に対して順次、行う。

以上により、第ｉの核Ｗ_ｉ（ｉ＝１，・・・，１０）を用いた処理層３０によるアレイＡ_１〜Ａ_７の第１列〜第４列に関するそれぞれの畳み込み処理と、これらの畳み込み処理のそれぞれに対する第１乃至第１０の核Ｘ_１〜Ｘ_１０のアレイＸ_１ ^ｉ〜Ｘ_１０ ^ｉのそれぞれの第１列を用いた処理層６０によるメモリ素子Ｍ_１〜Ｍ_８に対する畳み込み処理が完了し、この結果が図１３Ｌに示すように、記憶装置７０のアレイＣ^１〜Ｃ^１０のそれぞれの第１列に格納される。

（処理層３０による畳み込み処理）
次に、図４に示す記憶装置４０に格納されている第１の核Ｗ_１を用いて、記憶装置２０におけるアレイＡ^１〜Ａ^７の第２乃至第５列のメモリ素子の畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による畳み込み処理）
次に、核Ｘ_１のアレイＸ_１ ^１のメモリ素子Ｘ_１ ^１（ｉ，１）（ｉ＝１，・・・，６）を用いて、図１３Ａ乃至図１３Ｆで説明した処理と同様に、処理層６０による畳み込み処理を行い、処理結果を記憶装置のアレイＣ^１の第２列のメモリ素子Ｃ^１（１，２）〜Ｃ^１（６，２）にそれぞれ格納する。続いてＸ_１ ^１（ｉ，２）（ｉ＝１，・・・，６）を用いて、図１３Ａ乃至図１３Ｆで説明した処理と同様に、処理層６０による畳み込み処理を行い、処理結果をメモリ素子Ｃ^１（ｉ、１）に格納されている数値に加算し、この加算された数値をメモリ素子Ｃ^１（ｉ、１）に改めて格納する。

以上により、メモリ素子Ｍ_１〜Ｍ_８に対する第１の核Ｘ_１のアレイＸ_１ ^１の第２列を用いた畳み込み処理が完了する。この処理結果を図１４Ａに示す。

次に、第ｉ（ｉ＝２，・・・，１０）の核Ｘ_ｉのアレイＸ_ｉ ^１の第２列を用いた畳み込み処理を、アレイＸ_１ ^１の第２列を用いて説明した場合と同様に行い、処理結果をそれぞれ記憶装置７０のアレイＣ^ｉの第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）に格納されている数値に加算しこれらの和をメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６，１）に改めて格納する。そしてアレイＸ_ｉ ^１の第１列を用いた畳み込み処理を、アレイＸ_１ ^１の第１列を用いて説明した場合と同様に行い、処理結果を記憶装置のアレイＣ^ｉの第２列のメモリ素子Ｃ^ｉ（１，２）〜Ｃ^ｉ（６，２）に格納する。この処理結果を図１４Ｂに示す。図１４Ｂは、核Ｗ_１を用いてアレイＡ_１〜Ａ_７の第２行乃至第５列に関して畳み込み処理を行い、これらの畳み込み処理に対して核Ｘ_ｉ（ｉ＝２，・・・，１０）のアレイＸ_ｉ ^１の第１列と第２列とを用いた畳み込み処理の結果を示す。図１４Ａおよび図１４Ｂで説明した処理の内の相異なる核に対する処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

（処理層３０による畳み込み処理）
次に、第２の核Ｗ_２を用いて記憶装置２０におけるアレイＡ^１〜Ａ^７の第２乃至第５列のメモリ素子に対する畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_２を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による畳み込み処理）
次に、第１の核Ｘ_１のアレイＸ_１ ^２の第１列を用いてメモリ素子Ｍ_１〜Ｍ_８に対して畳み込みを行い、処理結果を記憶装置７０のアレイＣ^１の第２列のメモリ素子Ｃ^１（１，２）〜Ｃ^１（６、２）に格納されている数値との和をそれぞれ演算し第２列のメモリ素子Ｃ^１（１，２）〜Ｃ^１（６、２）に改めて格納する。続いてアレイＸ_１ ^２の第２列を用いてメモリ素子Ｍ_１〜Ｍ_８に対して畳み込みを行い、処理結果と対応するアレイＣ^１の第１列のメモリ素子に格納されている値との和を演算し、それらの和を対応するアレイＣ^１の第１列のメモリ素子に改めて格納する。

同様に、第ｉ（ｉ＝２，・・・，１０）の核Ｘ_ｉのアレイＸ_ｉ ^２の第１列と第２列とを用いてメモリ素子Ｍ_１〜Ｍ_８に対して畳み込みを行い、上記処理結果とアレイＣ^ｉの第２列のメモリ素子Ｃ^ｉ（１，２）〜Ｃ^ｉ（６、２）に格納されている数値との和をそれぞれ演算し、それらの和を対応するアレイＣ^ｉの第２列のメモリ素子に改めて格納するとともに、上記処理結果とアレイＣ^ｉの第１列のメモリ素子Ｃ^ｉ（１，１）〜Ｃ^ｉ（６、１）に格納されている数値との和をそれぞれ演算し、それらの和を対応するアレイＣ^ｉの第１列のメモリ素子に改めて格納する。

以上により、第１の核Ｗ_１を用いたアレイＡ^１〜Ａ^７の第２乃至第５列のメモリ素子に対する畳み込み処理の結果がメモリ素子Ｍ_１〜Ｍ_８に格納され、これらのメモリ素子Ｍ_１〜Ｍ_８に対する第ｉ（ｉ＝２，・・・，１０）の核Ｘ_ｉのアレイＸ_ｉ ^２の第１列と第２列とを用いた畳み込み処理が完了する。

（処理層３０および処理層６０による畳み込み処理）
次に、第ｉ（ｉ＝２，・・・，１０）の核Ｗ_ｉを用いてアレイＡ^１〜Ａ^７の第２乃至第５列のメモリ素子に対する畳み込み処理を同様に行い、これらの畳み込み処理のそれぞれに対して第ｊの核Ｘ_ｊの（ｊ＝１，・・・，１０）アレイＸ_ｊ ^ｉの第１列と第２列とを用いて畳み込み処理を処理層６０によって行い、これらの処理結果は、記憶装置７０のアレイＣ^ｉの第１列および第２列に格納される。この処理結果を図１４Ｃに示す。

（処理層３０による畳み込み処理）
次に、図４に示す記憶装置４０に格納されている第１の核Ｗ_１を用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第３乃至第６列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。

続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_１を加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。

（処理層６０による畳み込み処理）
次に、メモリ素子Ｍ_１〜Ｍ_８に対する第１の核Ｘ_１のアレイＸ_１ ^１の第３列を用いた畳み込み処理を図１３Ａ乃至図１３Ｆで説明した処理と同様に行う。この処理結果は、図１４Ｄに示すように、記憶装置７０に格納されたアレイＣ^１の第３列、第２列、第１列に格納される。なお、このアレイＣ^１の第３列には、第１の核Ｘ_１のアレイＸ_１ ^１の第１列を用いた畳み込み処理が格納され、第２列のメモリ素子Ｃ^１（１，２）〜Ｃ^１（６，２）に記憶された数値と第１の核Ｘ_１のアレイＸ_１ ^１の第２列を用いた畳み込み処理の結果との和が改めて第２列のメモリ素子Ｃ^１（１，２）〜Ｃ^１（６，２）に格納され、アレイＣ^１の第３列のメモリ素子Ｃ^１（１，３）〜Ｃ^１（６，３）に格納された数値と第１の核Ｘ_１のアレイＸ_１ ^１の第３列を用いた畳み込み処理の結果との和が改めてアレイＣ^１の第３列のメモリ素子Ｃ^１（１，３）〜Ｃ^１（６，３）に格納される。

続いて、メモリ素子Ｍ_１〜Ｍ_８に対して第１の核Ｘ_１のアレイＸ_１ ^１を第ｉ（ｉ＝２，・・・，１０）の核Ｘ_ｉのアレイＸ_ｉ ^１の第１列から第３列に置き換えた畳み込み処理を図１４Ｄで説明した場合と同様に行う。この処理結果を図１４Ｅに示す。なお、図１４Ｄ、１４Ｅで説明した処理の内の相異なるアレイＸ_ｍ ^１（ｍ＝１，・・・，１０）に対する処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

（処理層３０および処理層６０による畳み込み）
次に、記憶装置４０に格納されている第ｉ（ｉ＝２、・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第３乃至第６列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。続いて、第ｉの核Ｗ_ｉ（ｉ＝２、・・・，１０）を用いて行われた畳み込み処理のそれぞれに対して、第ｊ（ｊ＝２，・・・，１０）の核Ｘ_ｊのアレイＸ_ｊ ^ｉの第１列から第３列を用いた畳み込み処理を図１４Ｄおよび図１４Ｅで説明した場合と同様に行い、処理結果をアレイＣ^ｉの第３列、第２列、第１列に格納する。この処理結果を図１４Ｆに示す。このとき、アレイＣ^ｉ（ｉ＝１，・・・，１０）の第１列の各メモリ素子Ｃ^ｉ（１，１）〜Ｃｉ（６、１）に対してバイアス値Ｙ_ｉを加算し、必要に応じて発火関数の処理を施した値を改めてＣ^ｉ（１，１）〜Ｃ^ｉ（６、１）に格納する。

以上により、第ｉの核Ｗ_ｉ（ｉ＝１、・・・，１０）を用いて行われた畳み込み処理のそれぞれに対して、第ｊ（ｊ＝１，・・・，１０）の核Ｘ_ｊのアレイＸ_ｊ ^ｉの第１列から第３列を用いた畳み込み処理が図１４Ｄおよび図１４Ｅで説明した場合と同様に行われ、処理結果がアレイＣ^ｉの第３列、第２列、第１列に格納される。

次に、記憶装置４０に格納されている第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第４乃至第７列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。その後、図１４Ｄ乃至図１４Ｆで説明した場合と同様に、第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いたアレイＡ^１〜Ａ^７の第４乃至第７のメモリ素子に対して行われた畳み込み処理の結果それぞれに対して第ｊの核Ｘ_ｊ（ｊ＝１，・・・，１０）を用いて畳み込み処理を処理層６０によって行い、これらの処理結果は、記憶装置７０のアレイＣ^ｊの第４列、第３列、および第２列に格納される。

次に、記憶装置４０に格納されている第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第５乃至第８列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。その後、図１４Ｄ乃至図１４Ｆで説明した場合と同様に、第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いたアレイＡ^１〜Ａ^７の第５乃至第８のメモリ素子に対して行われた畳み込み処理の結果それぞれに対して第ｊの核Ｘ_ｊ（ｊ＝１，・・・，１０）を用いて畳み込み処理を処理層６０によって行い、これらの処理結果は、記憶装置７０のアレイＣ^ｊの第５列、第４列、および第３列に格納される。

次に、記憶装置４０に格納されている第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第６乃至第９列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。その後、図１４Ｄ乃至図１４Ｆで説明した場合と同様に、第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いたアレイＡ^１〜Ａ^７の第６乃至第９のメモリ素子に対して行われた畳み込み処理の結果それぞれに対して第ｊの核Ｘ_ｊ（ｊ＝１，・・・，１０）を用いて畳み込み処理を処理層６０によって行い、これらの処理結果は、記憶装置７０のアレイＣ^ｊの第６列、第５列、および第４列に格納される。ここまでの処理の結果を図１４Ｇに示す。

次に、記憶装置４０に格納されている第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第７乃至第１０列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアス_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。その後、図１４Ｄ乃至図１４Ｆで説明した場合と同様に、アレイＡ^１〜Ａ^７の第７乃至第１０列のメモリ素子に対して行われた畳み込み処理の結果それぞれに対して第ｊの核Ｘ_ｊ（ｊ＝１，・・・，１０）を用いて畳み込み処理を処理層６０によって行い、これらの処理結果は、記憶装置７０のアレイＣ^ｊの第６列および第５列に格納される。このとき、アレイＣ^１の第６列および第５列にはそれぞれ、処理層６０による畳み込み処理結果が加算され、その加算結果がアレイＣ^１の第６列および第５列に改めて格納される。この処理結果を図１４Ｈに示す。

次に、図１４Ｈで説明した処理において、第１の核Ｘ_１を第ｉ（ｉ＝２，・・・，１０）の核Ｘ_ｉに置き換えた処理を行う。この処理結果を図１４Ｉに示す。すなわち、アレイＣ^ｍ（ｍ＝２，・・・，１０）の第５列および第６列には、新たな数値が格納される。なお、図１４Ｈおよび図１４Ｉで説明した処理の内、相異なる核Ｘ_ｉ（ｉ＝１，・・・，１０）に対する処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

以上の処理により、図１４Ｊに示す様にＣ^ｉ（ｉ＝１，・・・，１０）の第５列および第６列に新たな数値が格納される。

次に、記憶装置４０に格納されている第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いて、記憶装置２０に格納されているアレイＡ^１〜Ａ^７の第８乃至第１１列のメモリ素子に対して畳み込み処理を処理層３０によって行い、処理結果を記憶装置５０のメモリ素子Ｍ_１〜Ｍ_８に格納する。続いて、処理層３０によって、メモリ素子Ｍ_ｋ（１≦ｋ≦８）に格納されている数値の各々にバイアスＢ_ｉを加え、例えばＲｅＬＵ関数（Rectified Linear Unit）等の発火関数処理を必要に応じて施し、改めてメモリ素子Ｍ_ｋに格納する。その後、第ｉ（ｉ＝１，・・・，１０）の核Ｗ_ｉを用いたアレイＡ^１〜Ａ^７の第８乃至第１１のメモリ素子に対して行われた畳み込み処理の結果それぞれに対して、図１３Ａ乃至図１３Ｆで説明した処理において、第１の核Ｘ_１のアレイＸ_１ ^１を第１の核Ｘ_１のアレイＸ_１ ^ｉに置き換えて畳み込み処理を行う。この畳み込み処理は、この畳み込み処理の結果がアレイＣ_１の第６列のメモリ素子に格納された数値に加えられ、この和がアレイＣ_１の第６列のメモリ素子に改めて格納される。この処理の結果を図１４Ｋに示す。

次に、図１４Ｋで説明した処理において、第１の核Ｘ_１のアレイＸ_１ ^ｉ（ｉ＝１，・・・，１０）の第３列を第ｍ（ｍ＝２，・・・，１０）の核Ｘ_ｍのアレイＸ_ｍ ^ｉの第３列に置き換えて畳み込み処理を行い、処理結果がアレイＣ_ｍの第６列のアレイＣ_１の第６列のメモリ素子に格納された数値に加えられ、この和がアレイＣ_１の第６列のメモリ素子に改めて格納される。この処理の結果を図１４Ｌに示す。

図１４Ｋおよび図１４Ｌで説明した処理の内、相異なる核Ｘ_ｉ（ｉ＝１，・・・，１０）に対する処理は並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図１４Ｊで説明した処理に続く処理において、第１の核Ｗ_１のアレイＷ_１ ^ｈ（ｈ＝１，・・・，１０）を第ｎの核Ｗ_ｎ（ｎ＝２，・・・，１０）のアレイＷ_ｎ ^ｈに置き換えて畳み込み処理を行い、この畳み込み処理のそれぞれの結果に対して第ｍの核Ｘ_ｍのアレイＸ_ｍ ^ｎを用いた畳み込みを処理層６０によって行う。この処理結果をアレイＣ^ｍ（ｍ＝２，・・・，１０）の第６列のメモリ素子に格納されている数値に加えられ、この和がアレイＣ^ｍ（ｍ＝２，・・・，１０）の第６列のメモリ素子に改めて格納される。そして、アレイＣ^ｍ（ｍ＝１，・・・，１０）の第６列のメモリ素子に格納されている数値にバイアス値Ｙ_ｍを加算し、必要に応じて例えばRectified Linear Unit等の発火関数の処理を施した値を改めてアレイＣ^ｍ（ｍ＝１，・・・，１０）の第６列のメモリ素子に改めて格納する。この処理結果を図１４Ｍに示す。

以上により、処理層３０による畳み込み処理と、この畳み込み処理のそれぞれに対する処理層６０による畳み込み処理が施された数値がアレイＣ^ｍ（ｍ＝１，・・・，１０）のメモリ素子Ｃ^ｍ（ｉ，ｊ）（ｉ，ｊ＝１，・・・，６）に格納される。

また、第１または第２実施形態においては、畳み込み処理の施されるアレイの大きさが１１×１１で深さが７、畳み込み処理の核のアレイの大きさが４×４であり、続くプーリング処理ないし畳み込み処理に用いられる核のアレイの大きさが３×３の場合を例に取って説明したが、これらのサイズに必然性はなく、これらとは異なるサイズの場合にも同様の効果が得られることは無論である。畳み込み処理の核の深さに関しても同様である。

また、第１または第２実施形態においては、畳み込み処理に於いてもプーリング処理においても、それらの処理を施す核の移動（ｓｔｒｉｄｅ）は数値一つ分ずつ、すなわち移動が１の場合を例に取って説明したが、移動が１であることに必然性はなく移動が２以上の場合にも同様の効果が得られることは無論である。

また、第１または第２実施形態においては、発火関数の処理を図６Ａを用いて説明した処理の直前に行っているが、例えば発火関数処理がRectified Linear Unit処理であり且つプーリング処理が最大値の抽出である場合等、発火関数処理をプーリング処理の後に行っても等価な結果の得られる処理の場合には、プーリング処理の後に行っても同様の効果が得られることは無論である。

また、第１または第２実施形態においては、発火関数の処理としてRectified Linear Unit処理を施す場合を例に取って説明したが、Rectified Linear Unit処理に限るものではなく、例えばｓｉｇｍｏｉｄ関数処理等の他の処理を施した場合にも同様の効果が得られることは無論である。

また、第１または第２実施形態においてはパッディング（ｐａｄｄｉｎｇ）処理、すなわちアレイに於いて既存の数値の周囲にゼロを補う処理、には言及していないが、パッディング処理を行った場合にも同様の効果が得られることは無論である。

また、第１または第２本実施形態においては、特定の層の出力を格納する記憶装置の個数（アレイの個数）は、その層の出力（アレイ）の一列分の個数に等しい場合を例に取って説明したが、その個数がその層の出力（アレイ）の一列分の個数に等しい場合に限るものではく、その層の出力の一列分の個数以上であれば同様の効果が得られることは無論である。但し、その層の出力の一列分の個数に等しい場合には記憶装置の個数の削減の効果が最も大きくなるという利点が得られる。

また、第１または第２実施形態においては、処理層３０の出力を格納する記憶装置として、処理層３０の出力の１列分を格納する個数のアレイを備えた記憶装置を有するとしているが、例えば図１５に示す様に処理層３０の出力（アレイ）の１列分の個数に、２以上の整数を乗じた個数の記憶装置５０Ａを有していてもよい。その様にすると第２実施形態において図６Ａを用いて説明した処理より前に説明した処理ないしそれに於いて必要な置き換えを行った処理、ないし第２実施形態における処理の内、相異なる核を持つ処理の、乗じた整数個までの処理を並列に行うことが可能となるので処理時間の短縮が図られるという利点が得られる。

図１５には乗ずる整数として、処理層３０の出力（アレイ）の個数を取った場合が例示してあるが、乗ずる整数として処理層３０の出力（アレイ）の個数を取る必然性はなく、それとは異なる整数を取ったとしても同様の効果が得られることは無論である。但し、乗ずる整数として処理層３０の出力（アレイ）の個数以上の整数を取ると全深さに渡る処理を並列に行うことが可能であるために処理時間の短縮が図られるので好ましい。また、乗ずる整数として処理層３０の出力（アレイ）の個数のある約数以上の整数を取ると、上記個数の約数分だけの並列処理を行うことが可能であり且つその並列処理の全てに渡って無駄なく処理を行うことが可能であるので好ましい。

また、第１または第２実施形態においては核のアレイの大きさが、その層（アレイ）に対する処理結果が出力される層のアレイの大きさの約数である場合が示されているが、このことは本質ではなく核のアレイの大きさとその層に対する処理結果の出力される層のアレイの大きさとの間に倍数または約数関係が存在しない場合でも同様の効果が得られることは無論である。

第１または第２実施形態においては処理層３０の出力を格納する記憶装置の個数は、処理層３０の出力の１列分と等しい個数の記憶装置を有するとしており、それは図の縦の方向に並んでいるとしているが、その配置は本質ではなく例えば図１６に示す様にそれが横に並んだ記憶装置５０Ｂを用いたとしても同様の効果が得られることは無論である。その場合には図５Ａ〜図１４Ｍを用いて説明した処理において図中の行方向と列方向とを入れ替えた処理を施せばよい。

また、図１５には１列のアレイが縦（図面の奥行き方向）に並んだ記憶装置５０Ａが用いられたが、図１７に示す様にアレイが横に並んだ記憶装置５０Ｃを用いても同様の効果が得られることは無論である。

以上説明したように、第２実施形態によれば、記憶装置５０の容量が従来の場合に比べて小さくすることが可能となり、占有面積が小さい演算処理装置を提供することができる。

（第３実施形態）
第３実施形態による演算処理装置を図１８に示す。この第３実施形態の演算処理装置は、外部記憶装置６００からデータを読み出し、演算処理装置内の記憶装置７００に格納する。この記憶装置７００に格納されたデータ（数値）に対して、第１実施形態で説明した畳み込み処理を行い、処理結果を演算処理装置内の記憶装置８００に格納する。すなわち、第１または第２実施形態において、記憶装置２０を記憶装置７００に置き換えた構成を有している。

外部記憶装置６００は、図１８に示すように、アレイＥ^１〜Ｅ^３を備え、各アレイＥ^ｉ（ｉ＝１，２．３）は１５行１５列のメモリ素子を有する。畳み込み処理に用いられる核Ｗ_ｉ（ｉ＝１，・・・．７）は、アレイＷ_ｉ ^１〜Ｗ_ｉ ^３を有し、各アレイＷ_ｉ ^ｊ（ｊ＝１，２，３）は５行５列のメモリ素子を有する。

記憶装置７００は、外部記憶装置６００と同じサイズのアレイＦ^１〜Ｆ^３を有し、各アレイＦ^ｉ（ｉ＝１，２．３）は１５行１５列のメモリ素子を有する。また、記憶装置８００は、アレイＧ^１〜Ｇ^７を有し、各アレイＧ^ｉ（ｉ＝１，・・・．７）は１１行１１列のメモリ素子を有する。

一方、アレイＥ^１〜Ｅ^３を有する外部記憶装置６００の配列に対して核Ｗを用いて図２で説明した従来の畳み込み処理を行うと、外部記憶装置６００に格納されている数値の配列を７回、読み出す必要がある。

これに対して、第３実施形態では、外部記憶装置６００に格納されている数値の配列を先ず記憶装置７００にアレイＦ^１〜Ｆ^３として格納し、アレイＧ^１〜Ｇ^７を有する記憶装置８００に格納するための畳み込み処理は、記憶装置７００に格納されているアレイＦ^１〜Ｆ^３に対して行われる。それ故、７回の数値の配列の読み出しは記憶装置７００に格納されているＦ^１〜Ｆ^３に対して行われる。

一般に、記憶装置からの読み出し時間は、外部記憶装置からの読み出し時間に比べて短い。それ故、第３実施形態においては、従来の場合と比較して処理時間が短縮され、その結果として高速動作が実現される。

第３実施形態においては、外部記憶装置６００に格納された数値のアレイＥ^１〜Ｅ^３を改めて格納するための記憶装置７００はアレイＥ^１〜Ｅ^３と等しいサイズを持つとしたが、このことに限るものではなく、アレイＥ^１〜Ｅ^３と異なるサイズを持つとしてもよい。アレイＥ^１〜Ｅ^３と同じかそれ以上のサイズを持つとしても同様の効果が得られることは無論である。但し、アレイＥ^１〜Ｅ^３と同じサイズを持つとした場合には、記憶装置の容量が少なくて済むという他の利点が得られる。

（第１変形例）
この第１変形例による演算処理装置を図１９に示す。この第１変形例の演算処理装置は、図１８に示す第３実施形態の演算処理装置において、記憶装置７００がアレイＦ^１〜Ｆ^３を備え、各アレイＦ^ｉ（ｉ＝１，２，３）は１５行５列のメモリ素子を有している。また、畳み込み処理に用いられる核は、第１乃至第７の核Ｗ_１〜Ｗ_７を有している。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉはアレイＷ_ｉ ^１、Ｗ_ｉ ^２、Ｗ_ｉ ^３を有し、各アレイＷ_ｉ ^ｊは（ｊ＝１，・・・，３）は、５行５列のメモリ素子を有する。特に図１９に示す様に、図中に示す行方向ないし奥行き方向にはアレイＥ^１〜Ｅ^３と等しいサイズないし深さ（図１９では３）を持ち且つ列方向には畳み込み処理に用いる核のサイズと等しい大きさを持つとしてもよい。この様にすると記憶装置の数が削減されるので回路面積の削減が図られるという他の利点が得られる。

次に、第１変形例の演算処理装置における畳み込み処理の動作について図２０乃至図２２Ｋを参照して説明する。以下の説明においては、各アレイＥ^ｉ（ｉ＝１，２，３）の第ｍ行第ｎ列のメモリ素子は、Ｅ^ｉ（ｍ，ｎ）と表される。また各アレイＦ^ｉ（ｉ＝１，２，３）の第ｍ行第ｎ列のメモリ素子は、Ｆ^ｉ（ｍ，ｎ）と表される。各アレイＧ^ｉ（ｉ＝１，・・・，７）の第ｍ行第ｎ列のメモリ素子は、Ｇ^ｉ（ｍ，ｎ）と表される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉは、アレイＷ_ｉ ^１〜Ｗ_ｉ ^３を有し、各アレイＷ_ｉ ^ｊ（ｊ＝１，２，３）のメモリ素子第ｍ行第ｎ列のメモリ素子は、Ｗ_ｉ ^ｊ（ｍ，ｎ）と表される。

まず、図２０に示す様に、外部記憶装置６００のアレイＥ^ｉ（ｉ＝１，２，３）の第１行〜第１５行かつ第１列〜第５列のメモリ素子Ｅ^ｉ（１、１）〜Ｅ^ｉ（１５，１）、Ｅ^ｉ（１、２）〜Ｅ^ｉ（１５，２）、Ｅ^ｉ（１，３）〜Ｅ^ｉ（１５，３）、Ｅ^ｉ（１、４）〜Ｅ^ｉ（１５，４）、Ｅ^ｉ（１，５）〜Ｅ^ｉ（１５，５）に格納されている数値を読み出し、記憶装置７００のアレイＦ^ｉの第１行〜第１５行かつ第１列〜第５列のメモリ素子Ｆ^ｉ（１、１）〜Ｆ^ｉ（１５，１）、Ｆ^ｉ（１、２）〜Ｆ^ｉ（１５，２）、Ｆ^ｉ（１，３）〜Ｆ^ｉ（１５，３）、Ｆ^ｉ（１、４）〜Ｆ^ｉ（１５，４）、Ｆ^ｉ（１，５）〜Ｆ^ｉ（１５，５）に格納する。なお、以下の説明においては、例えば、メモリ素子Ｅ^ｉ（１、１）は、このメモリ素子に格納されている数値をも表す。他のメモリ素子も同様である。

次に、図２１Ａに示すように、第１の核Ｗ_１におけるアレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されている数値と、記憶装置７００のアレイＦ^１の第１行第１列のメモリ素子Ｆ_１ ^１（１，１）との積を演算し、この積を記憶装置８００のアレイＧ^１の第１行第１列のメモリ素子Ｇ_１ ^１（１，１）に格納する。続いて、アレイＷ_１ ^１のメモリ素子Ｗ_１ ^１（１，１）に格納されている数値と、アレイＦ^１の第２行第１列のメモリ素子Ｆ_１ ^１（２，１）との積を演算し、この積をアレイＧ^１の第２行第１列のメモリ素子Ｇ_１ ^１（２，１）に格納する。続いて、アレイＷ_１ ^１のメモリ素子Ｗ_１ ^１（１，１）に格納されている数値と、アレイＦ^１の第３行第１列のメモリ素子Ｆ_１ ^１（３，１）との積を演算し、この積をアレイＧ^１の第３行第１列のメモリ素子Ｇ_１ ^１（３，１）に格納する。また、アレイＷ_１ ^１のメモリ素子Ｗ_１ ^１（１，１）に格納されている数値と、アレイＦ^１の第４行第１列のメモリ素子Ｆ_１ ^１（４，１）に格納されている数値との積を演算し、この積をアレイＧ^１の第４行のメモリ素子Ｇ_１ ^１（４、１）に格納する。引き続き、アレイＷ_１ ^１のメモリ素子Ｗ_１ ^１（１，１）に格納されている数値と、アレイＦ^１の第５行第１列のメモリ素子Ｆ_１ ^１（５、１）に格納されいる数値との積を演算し、この積をアレイＧ^１の第５行第１列のメモリ素子Ｇ_１ ^１（５，１）に格納する。以上の処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図２１Ｂに示すように、核Ｗ_１におけるアレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されている数値と、記憶装置７００のアレイＦ^１の第２行第１列のメモリ素子Ｆ_１ ^１（２，１）との積を演算し、この積と、記憶装置８００のアレイＧ^１の第１行第１列のメモリ素子Ｇ_１ ^１（１，１）に格納されている数値との和を演算し、この和を改めてメモリ素子Ｇ_１ ^１（１，１）に格納する。続いて、アレイＷ_１ ^１のメモリ素子Ｗ_１ ^１（２，１）に記憶されている数値と、アレイＦ^１の第３行第１列のメモリ素子Ｆ_１ ^１（３，１）との積を演算し、この積と、記憶装置８００のアレイＧ^１の第２行第１列のメモリ素子Ｇ_１ ^１（２，１）に格納されている数値との和を演算し、この和を改めてメモリ素子Ｇ_１ ^１（２，１）に格納する。その後、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されている数値と、アレイＦ^１の第４行第１列のメモリ素子Ｆ_１ ^１（４，１）との積を演算し、この積と、記憶装置８００のアレイＧ^１の第３行第１列のメモリ素子Ｇ_１ ^１（３，１）に格納されている数値との和を演算し、この和を改めてメモリ素子Ｇ_１ ^１（３，１）に格納する。また、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されている数値と、アレイＦ^１の第５行第１列のメモリ素子Ｆ_１ ^１（５，１）との積を演算し、この積と、記憶装置８００のアレイＧ^１の第４行第１列のメモリ素子Ｇ_１ ^１（４，１）に格納されている数値との和を演算し、この和を改めてメモリ素子Ｇ_１ ^１（４，１）に格納する。引き続き、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されている数値と、と、アレイＦ^１の第６行第１列のメモリ素子Ｆ_１ ^１（６，１）との積を演算し、この積と、記憶装置８００のアレイＧ^１の第５行第１列のメモリ素子Ｇ_１ ^１（５，１）に格納されている数値との和を演算し、この和を改めてメモリ素子Ｇ_１ ^１（５，１）に格納する。以上の処理を並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

以下、第１実施形態において図５Ａ〜５Ｑで説明した処理と同様に、記憶装置７００のアレイＦ^１〜Ｆ^３に対する第１の核Ｗ_１におけるアレイＷ_１ ^１〜Ｗ_１ ^３を用いた畳み込み処理を行う。その後、アレイＧ^１の第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）にそれぞれバイアス値Ｂ_１を加え、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^１の第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）にそれぞれ格納する。これにより、図２１Ｃに示すように、記憶装置８００のアレイＧ^１の第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）には、第１の核Ｗ_１を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１乃至第５列に対する畳み込み処理が完了したデータが格納される。

次に、図２１Ａ乃至２１Ｃで説明した処理において、第１の核Ｗ_１を第２の核Ｗ_２に置き換えて畳み込み処理を行う。これにより、畳み込み処理結果が記憶装置８００のアレイＧ^２の第１列のメモリ素子Ｇ^２（１，１）〜Ｇ^２（１１，１）に格納される。その後、アレイＧ^２の第１列のメモリ素子Ｇ^２（１，１）〜Ｇ^２（１１，１）にそれぞれバイアス値Ｂ_２を加え、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^２の第１列のメモリ素子Ｇ^２（１，１）〜Ｇ^２（１１，１）にそれぞれ格納する。これにより、図２１Ｄに示すように、記憶装置８００のアレイＧ^２の第１列のメモリ素子Ｇ^２（１，１）〜Ｇ^２（１１、１）には、第２の核Ｗ_２を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１乃至第５列に対する畳み込み処理が完了したデータが格納される。

続いて図２１Ａ乃至２１Ｃで説明した処理において、第１の核Ｗ_１を第ｉ（ｉ＝３，・・・，７）の核Ｗ_ｉに置き換えて畳み込み処理を行う。これにより、畳み込み処理結果が記憶装置８００の第ｉ（ｉ＝３，・・・，７）のアレイＧ^ｉの第１列のメモリ素子Ｇ^ｉ（１，１）〜Ｇ^ｉ（１１，１）に格納される。その後、アレイＧ^ｉの第１列のメモリ素子Ｇ^ｉ（１，１）〜Ｇ^ｉ（１１，１）にそれぞれバイアス値Ｂ_ｉを加え、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第１列のメモリ素子Ｇ^ｉ（１，１）〜Ｇ^ｉ（１１，１）にそれぞれ格納する。これにより、図２１Ｅに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第１列のメモリ素子Ｇ^ｉ（１，１）〜Ｇ^ｉ（１１、１）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１乃至第５列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ａに示すように、外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれの第６列のデータを読み出し、記憶装置７００のアレイＦ^１〜Ｆ^３の第１列のメモリ素子に格納されているデータと置き換える。このとき、記憶装置７００のアレイＦ^１〜Ｆ^３の第２乃至第５列のメモリ素子には、前の処理によって外部記憶装置６００のアレイＥ^１〜Ｅ^３の第２列乃至第５列から読み出されたデータが格納されている。

続いて、図２１Ａ乃至２１Ｄで説明した処理において、アレイＦ^１〜Ｆ^３のそれぞれのデータに対して、第１乃至第７の核Ｗ_１〜Ｗ_７のアレイを用いて、畳み込み処理を行い、処理結果を記憶装置８００のアレイＧ^１〜Ｇ^７の第２列のメモリ素子に格納する。なお、この畳み込み処理においては、図２２Ｂに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉのアレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第１列のメモリ素子と記憶装置のアレイＦ^ｊの第２列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第２列のメモリ素子と記憶装置のアレイＦ^ｊの第３列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第３列のメモリ素子と記憶装置のアレイＦ^ｊの第４列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第４列のメモリ素子と記憶装置のアレイＦ^ｊの第５列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第５列のメモリ素子と記憶装置のアレイＦ^ｊの第１列の対応するメモリ素子との積和が演算される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉと記憶装置７００のアレイＦ^ｊ（ｊ＝１，２，３）との積和は記憶装置８００のアレイＧ^ｉの第２列のメモリ素子に格納される。

その後、各アレイＧ^ｉ（ｉ＝１，・・・，７）の第２列のメモリ素子Ｇ^ｉ（１，２）〜Ｇ^ｉ（１１，２）に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第２列のメモリ素子Ｇ^ｉ（１，２）〜Ｇ^ｉ（１１，２）にそれぞれ格納する。これにより、図２２Ｂに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第２列のメモリ素子Ｇ^ｉ（１，２）〜Ｇ^ｉ（１１、２）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第２乃至第６列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ｃに示すように、外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれの第７列のデータを読み出し、記憶装置７００のアレイＦ^１〜Ｆ^３の第２列のメモリ素子に格納されているデータと置き換える。このとき、記憶装置７００のアレイＦ^１〜Ｆ^３の第３乃至第５列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第３列乃至第５列から読み出されたデータが格納され、記憶装置７００のアレイＦ^１〜Ｆ^３の第１および第２列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第６列および第７列から読み出されたデータが格納される。

続いて、図２１Ａ乃至２１Ｄで説明した処理において、アレイＦ^１〜Ｆ^３のそれぞれのデータに対して、第１乃至第７の核Ｗ_１〜Ｗ_７のアレイを用いて、畳み込み処理を行い、処理結果を記憶装置８００のアレイＧ^１〜Ｇ^７の第３列のメモリ素子に格納する。なお、この畳み込み処理においては、図２２Ｄに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉのアレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第１列のメモリ素子と記憶装置のアレイＦ^ｊの第３列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第２列のメモリ素子と記憶装置のアレイＦ^ｊの第４列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第３列のメモリ素子と記憶装置のアレイＦ^ｊの第５列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第４列のメモリ素子と記憶装置のアレイＦ^ｊの第１列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第５列のメモリ素子と記憶装置のアレイＦ^ｊの第２列の対応するメモリ素子との積和が演算される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉと記憶装置７００のアレイＦ^ｊ（ｊ＝１，２，３）との積和は記憶装置８００のアレイＧ^ｉの第３列のメモリ素子に格納される。

その後、各アレイＧ^ｉ（ｉ＝１，・・・，７）の第３列のメモリ素子Ｇ^ｉ（１，３）〜Ｇ^ｉ（１１，３）に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第３列のメモリ素子Ｇ^ｉ（１，３）〜Ｇ^ｉ（１１，３）にそれぞれ格納する。これにより、図２２Ｄに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第３列のメモリ素子Ｇ^ｉ（１，３）〜Ｇ^ｉ（１１、３）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第３乃至第７列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ｅに示すように、外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれの第８列のデータを読み出し、記憶装置７００のアレイＦ^１〜Ｆ^３の第３列のメモリ素子に格納されているデータと置き換える。このとき、記憶装置７００のアレイＦ^１〜Ｆ^３の第４および第５列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第４列および第５列から読み出されたデータが格納され、記憶装置７００のアレイＦ^１〜Ｆ^３の第１乃至第３列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第６乃至第８列から読み出されたデータが格納される。

続いて、図２１Ａ乃至２１Ｄで説明した処理において、アレイＦ^１〜Ｆ^３のそれぞれのデータに対して、第１乃至第７の核Ｗ_１〜Ｗ_７のアレイを用いて、畳み込み処理を行い、処理結果を記憶装置８００のアレイＧ^１〜Ｇ^７の第４列のメモリ素子に格納する。なお、この畳み込み処理においては、図２２Ｆに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉのアレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第１列のメモリ素子と記憶装置のアレイＦ^ｊの第４列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第２列のメモリ素子と記憶装置のアレイＦ^ｊの第５列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第３列のメモリ素子と記憶装置のアレイＦ^ｊの第１列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第４列のメモリ素子と記憶装置のアレイＦ^ｊの第２列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第５列のメモリ素子と記憶装置のアレイＦ^ｊの第３列の対応するメモリ素子との積和が演算される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉと記憶装置７００のアレイＦ^ｊ（ｊ＝１，２，３）との積和は記憶装置８００のアレイＧ^ｉの第４列のメモリ素子に格納される。

その後、各アレイＧ^ｉ（ｉ＝１，・・・，７）の第４列のメモリ素子Ｇ^ｉ（１，４）〜Ｇ^ｉ（１１，４）に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第４列のメモリ素子Ｇ^ｉ（１，４）〜Ｇ^ｉ（１１，４）にそれぞれ格納する。これにより、図２２Ｆに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第４列のメモリ素子Ｇ^ｉ（１，４）〜Ｇ^ｉ（１１、４）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第４乃至第８列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ｇに示すように、外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれの第９列のデータを読み出し、記憶装置７００のアレイＦ^１〜Ｆ^３の第４列のメモリ素子に格納されているデータと置き換える。このとき、記憶装置７００のアレイＦ^１〜Ｆ^３の第５列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第５列から読み出されたデータが格納され、記憶装置７００のアレイＦ^１〜Ｆ^３の第１乃至第４列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第６乃至第９列から読み出されたデータが格納される。

続いて、図２１Ａ乃至２１Ｄで説明した処理において、アレイＦ^１〜Ｆ^３のそれぞれのデータに対して、第１乃至第７の核Ｗ_１〜Ｗ_７のアレイを用いて、畳み込み処理を行い、処理結果を記憶装置８００のアレイＧ^１〜Ｇ^７の第５列のメモリ素子に格納する。なお、この畳み込み処理においては、図２２Ｈに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉのアレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第１列のメモリ素子と記憶装置のアレイＦ^ｊの第５列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第２列のメモリ素子と記憶装置のアレイＦ^ｊの第１列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第３列のメモリ素子と記憶装置のアレイＦ^ｊの第２列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第４列のメモリ素子と記憶装置のアレイＦ^ｊの第３列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第５列のメモリ素子と記憶装置のアレイＦ^ｊの第４列の対応するメモリ素子との積和が演算される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉと記憶装置７００のアレイＦ^ｊ（ｊ＝１，２，３）との積和は記憶装置８００のアレイＧ^ｉの第５列のメモリ素子に格納される。

その後、各アレイＧ^ｉ（ｉ＝１，・・・，７）の第５列のメモリ素子Ｇ^ｉ（１，５）〜Ｇ^ｉ（１１，５）に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第５列のメモリ素子Ｇ^ｉ（１，５）〜Ｇ^ｉ（１１，５）にそれぞれ格納する。これにより、図２２Ｈに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第５列のメモリ素子Ｇ^ｉ（１，５）〜Ｇ^ｉ（１１、５）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第５乃至第９列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ｉに示すように、外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれの第１０列のデータを読み出し、記憶装置７００のアレイＦ^１〜Ｆ^３の第５列のメモリ素子に格納されているデータと置き換える。このとき、記憶装置７００のアレイＦ^１〜Ｆ^３の第１乃至第４列のメモリ素子には、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第５乃至第９列から読み出されたデータが格納される。

続いて、図２１Ａ乃至２１Ｄで説明した処理において、アレイＦ^１〜Ｆ^３のそれぞれのデータに対して、第１乃至第７の核Ｗ_１〜Ｗ_７のアレイを用いて、畳み込み処理を行い、処理結果を記憶装置８００のアレイＧ^１〜Ｇ^７の第６列のメモリ素子に格納する。なお、この畳み込み処理においては、図２２Ｊに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉのアレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第１列のメモリ素子と記憶装置のアレイＦ^ｊの第１列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第２列のメモリ素子と記憶装置のアレイＦ^ｊの第２列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第３列のメモリ素子と記憶装置のアレイＦ^ｊの第３列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第４列のメモリ素子と記憶装置のアレイＦ^ｊの第４列の対応するメモリ素子との積和が演算され、アレイＷ_ｉ ^ｊの（ｊ＝１，２，３）の第５列のメモリ素子と記憶装置のアレイＦ^ｊの第５列の対応するメモリ素子との積和が演算される。第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉと記憶装置７００のアレイＦ^ｊ（ｊ＝１，２，３）との積和は記憶装置８００のアレイＧ^ｉの第６列のメモリ素子に格納される。

その後、各アレイＧ^ｉ（ｉ＝１，・・・，７）の第６列のメモリ素子Ｇ^ｉ（１，６）〜Ｇ^ｉ（１１，６）に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの第６列のメモリ素子Ｇ^ｉ（１，６）〜Ｇ^ｉ（１１，６）にそれぞれ格納する。これにより、図２２Ｊに示すように、記憶装置８００の第ｉ（ｉ＝１，・・・，７）のアレイＧ^ｉの第６列のメモリ素子Ｇ^ｉ（１，６）〜Ｇ^ｉ（１１、６）には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第６乃至第１０列に対する畳み込み処理が完了したデータが格納される。

次に、図２２Ａで説明した場合と同様に、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１１列のメモリ素子からデータを読み出し、記憶装置の７００のアレイＦ^１〜Ｆ^３の第１列のメモリ素子に格納する。その後、図２２Ｂで説明した同様の畳み込み処理を行い、この畳み込み処理結果を記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）の第７列のメモリ素子に格納する。

続いて、図２２Ｃで説明した場合と同様に、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１２列のメモリ素子からデータを読み出し、記憶装置の７００のアレイＦ^１〜Ｆ^３の第２列のメモリ素子に格納する。その後、図２２Ｄで説明した同様の畳み込み処理を行い、この畳み込み処理結果を記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）の第８列のメモリ素子に格納する。

図２２Ｅで説明した場合と同様に、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１３列のメモリ素子からデータを読み出し、記憶装置の７００のアレイＦ^１〜Ｆ^３の第３列のメモリ素子に格納する。その後、図２２Ｆで説明した同様の畳み込み処理を行い、この畳み込み処理結果を記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）の第９列のメモリ素子に格納する。

図２２Ｇで説明した場合と同様に、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１４列のメモリ素子からデータを読み出し、記憶装置の７００のアレイＦ^１〜Ｆ^３の第４列のメモリ素子に格納する。その後、図２２Ｈで説明した同様の畳み込み処理を行い、この畳み込み処理結果を記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）の第１０列のメモリ素子に格納する。

図２２Ｉで説明した場合と同様に、外部記憶装置６００のアレイＥ^１〜Ｅ^３の第１５列のメモリ素子からデータを読み出し、記憶装置の７００のアレイＦ^１〜Ｆ^３の第５列のメモリ素子に格納する。その後、図２２Ｊで説明した同様の畳み込み処理を行い、この畳み込み処理結果を記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）の第１１列のメモリ素子に格納する。

次に、各アレイＧ^ｉ（ｉ＝１，・・・，７）の各メモリ素子に格納されている数値にバイアス値Ｂ_ｉを加算し、例えばRectified Linear Unit等の発火関数処理を必要に応じて施し、改めてアレイＧ^ｉの各メモリ素子にそれぞれ格納する。これにより、図２２Ｋに示すように、記憶装置８００のアレイＧ^１〜Ｇ^７の第７列乃至第１１列のメモリ素子には、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた外部記憶装置６００のアレイＥ^１〜Ｅ^３の第７乃至第１５列に対する畳み込み処理が完了したデータが格納される。

以上の手続きにより、外部記憶装置６００のアレイＥ^１〜Ｅ^３のメモリ素子に対して、第１乃至第７の核Ｗ_１〜Ｗ_７を用いて畳み込み処理を行った結果が記憶装置８００を構成するアレイＧ^１〜Ｇ^７のメモリ素子に格納される。

なお、上記の処理の記憶装置８００のアレイＧ^１〜Ｇ^７のメモリ素子にデータ（数値）を格納する処理において、異なるアレイＧ^ｍ（ｍ＝１，・・・，７）に対する処理は並列に行うことも可能であり、並列に行えば処理時間の短縮が図られるという利点が得られる。

第１変形例においては、行方向および奥行き方向がアレイＥ^１〜Ｅ^３と同じサイズおよび深さを持つ記憶装置を用いたが、これに限るものではなく、列方向ないし奥行き方向がアレイＥ^１〜Ｅ^３のそれらと異なる記憶装置を用いても同様の効果が得られる。特に、行方向ないし奥行き方向がアレイＥ１〜Ｅ^３と同じサイズおよび深さを持つ核を用いれば、記憶装置７００の容量の削減の効果が最も大きくなるという利点が得られる。

また、第１変形例による演算処理装置おいては図１９に示した様に、行方向および深さ方向が外部記憶装置６００のアレイＥ^１〜Ｅ^３と同じ記憶装置を用いたが、例えば、図２３に示すように、奥行き方向および列方向がアレイＥ^１〜Ｅ^３と同じで且つ行方向が核と同じ行を有するアレイＨ^１〜Ｈ^３を有する記憶装置７００Ａを用いても同様の効果を得ることができる。この場合には、図２０乃至図２２Ｋで説明した処理において、図中に示す列方向の座標と行方向の座標とを入れ替えた処理を施すことにより、記憶装置８００を構成する全ての記憶装置に必要な処理の為された数値が格納される。なお、図中に示す奥行き（深さ）方向ないし列方向には外部記憶装置のアレイと等しい図の面内方向の大きさないし深さを持ち且つ行方向には畳み込み処理に用いる核の図の面内方向の大きさと等しい大きさを持つとしたが、これに限るものではなく、図中に示す奥行き方向ないし列方向には外部記憶装置６００のアレイ以上の面内方向の深さないし大きさを持ち且つ行方向には畳み込み処理に用いる核の図の面内方向の大きさ以上の大きさを持つとしても同様の効果が得られる。特に図中に示す奥行き方向ないし列方向には外部記憶装置６００と等しい深さないし図の面内方向の大きさを持ち且つ行方向には畳み込み処理に用いる核の図の面内方向の大きさと等しい大きさを持つとすると記憶装置の個数の削減の効果が最も大きくなるという利点が得られる。

（第２変形例）
次に、第３実施形態の第２変形例による演算処理装置を図２４に示す。この第２変形例の演算処理装置は、図１８に示す第３実施形態の演算処理装置において、記憶装置７００を記憶装置７００Ｂに置き換えた構成を有している。

この記憶装置７００Ｂは、記憶装置６００の各アレイＥ^１〜Ｅ^３のそれぞれと同じ大きさの１枚のアレイＩを有する。すなわち、アレイＩは、１５行１５列に配置されたメモリ素子を有している。なお、この第２変形例では、アレイＩが１枚である場合を例示してあるが、その深さが１であることは本質ではなく他の深さであっても同様の効果が得られることは無論である。

（動作）
次に、第２変形例の演算処理装置に動作について図２５乃至図２８を参照して説明する。

まず、図２５に示す様に、外部記憶装置６００のアレイＥ^１のメモリ素子に格納されているデータを読み出し、記憶装置７００ＢのアレイＩの対応するメモリ素子に格納する。すなわち、アレイＥ^１のｍ行ｎ列のメモリ素子Ｅ^１（ｍ，ｎ）に格納されているデータは、アレイＩの対応するメモリ素子Ｉ（ｍ，ｎ）に格納する。

続いて、第１の核Ｗ_１のアレイＷ_１ ^１の第１列のメモリ素子Ｗ_１ ^１（１，１）〜Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第１列のメモリ素子Ｉ（１，１）〜Ｉ（１５，１）に格納されているデータとの畳み込み処理を行う。この畳み込み処理は以下のように行われる。

まず、図２６Ａに示す様に、第１の核Ｗ_１のアレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第１行第１列のメモリ素子Ｉ（１，１）に格納されているデータとの積を演算し、この積を記憶装置８００のアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納する。その後、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第２行第１列のメモリ素子Ｉ（２，１）に格納されているデータとの積を演算し、この積を記憶装置８００のアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納する。アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第３行第１列のメモリ素子Ｉ（３，１）に格納されているデータとの積を演算し、この積を記憶装置８００のアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納する。引き続き、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第４行第１列のメモリ素子Ｉ（４，１）に格納されているデータとの積を演算し、この積を記憶装置８００のアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納する。その後、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第５行第１列のメモリ素子Ｉ（５，１）に格納されているデータとの積を演算し、この積を記憶装置８００のアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納する。これらの処理結果を図２６Ａに示す。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図２６Ｂに示す様に、第１の核Ｗ_１のアレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されているデータと、アレイＩの第２行第１列のメモリ素子Ｉ（２，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に改めて格納する。続いて、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されているデータと、アレイＩの第３行第１列のメモリ素子Ｉ（３，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に改めて格納する。その後、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されているデータと、アレイＩの第４行第１列のメモリ素子Ｉ（４，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に改めて格納する。引き続いて、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されているデータと、アレイＩの第５行第１列のメモリ素子Ｉ（５，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に改めて格納する。その後、アレイＷ_１ ^１の第２行第１列のメモリ素子Ｗ_１ ^１（２，１）に格納されているデータと、アレイＩの第６行第１列のメモリ素子Ｉ（６，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に改めて格納する。これらの処理結果を図２６Ｂに示す。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、第１の核Ｗ_１のアレイＷ_１ ^１の第３行第１列のメモリ素子Ｗ_１ ^１（３，１）に格納されているデータと、アレイＩの第３行第１列のメモリ素子Ｉ（３，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に改めて格納する。続いて、アレイＷ_１ ^１の第３行第１列のメモリ素子Ｗ_１ ^１（３，１）に格納されているデータと、アレイＩの第４行第１列のメモリ素子Ｉ（４，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に改めて格納する。その後、アレイＷ_１ ^１の第３行第１列のメモリ素子Ｗ_１ ^１（３，１）に格納されているデータと、アレイＩの第５行第１列のメモリ素子Ｉ（５，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に改めて格納する。引き続いて、アレイＷ_１ ^１の第３行第１列のメモリ素子Ｗ_１ ^１（３，１）に格納されているデータと、アレイＩの第６行第１列のメモリ素子Ｉ（６，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に改めて格納する。その後、アレイＷ_１ ^１の第３行第１列のメモリ素子Ｗ_１ ^１（３，１）に格納されているデータと、アレイＩの第７行第１列のメモリ素子Ｉ（７，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に改めて格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、第１の核Ｗ_１のアレイＷ_１ ^１の第４行第１列のメモリ素子Ｗ_１ ^１（４，１）に格納されているデータと、アレイＩの第４行第１列のメモリ素子Ｉ（４，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に改めて格納する。続いて、アレイＷ_１ ^１の第４行第１列のメモリ素子Ｗ_１ ^１（４，１）に格納されているデータと、アレイＩの第５行第１列のメモリ素子Ｉ（５，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に改めて格納する。その後、アレイＷ_１ ^１の第４行第１列のメモリ素子Ｗ_１ ^１（４，１）に格納されているデータと、アレイＩの第６行第１列のメモリ素子Ｉ（６，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に改めて格納する。引き続いて、アレイＷ_１ ^１の第４行第１列のメモリ素子Ｗ_１ ^１（４，１）に格納されているデータと、アレイＩの第７行第１列のメモリ素子Ｉ（７，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に改めて格納する。その後、アレイＷ_１ ^１の第４行第１列のメモリ素子Ｗ_１ ^１（４，１）に格納されているデータと、アレイＩの第８行第１列のメモリ素子Ｉ（８，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に改めて格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、第１の核Ｗ_１のアレイＷ_１ ^１の第５行第１列のメモリ素子Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第５行第１列のメモリ素子Ｉ（５，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に改めて格納する。続いて、アレイＷ_１ ^１の第５行第１列のメモリ素子Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第６行第１列のメモリ素子Ｉ（６，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に改めて格納する。その後、アレイＷ_１ ^１の第５行第１列のメモリ素子Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第７行第１列のメモリ素子Ｉ（７，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に改めて格納する。引き続いて、アレイＷ_１ ^１の第５行第１列のメモリ素子Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第８行第１列のメモリ素子Ｉ（８，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に改めて格納する。その後、アレイＷ_１ ^１の第５行第１列のメモリ素子Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第９行第１列のメモリ素子Ｉ（９，１）に格納されているデータとの積を演算し、この積とアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に改めて格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。以上の処理結果を図２６Ｃに示す。

次に、図２６Ｄに示すように、第１の核Ｗ_１のアレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第６行第１列のメモリ素子Ｉ（６，１）に格納されているデータとの積を演算し、この積をアレイＧ^１の第６行第１列のメモリ素子Ｇ^１（６，１）に格納する。続いて、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第７行第１列のメモリ素子Ｉ（７，１）に格納されているデータとの積を演算し、この積をアレイＧ^１の第７行第１列のメモリ素子Ｇ^１（７，１）に格納する。その後、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第８行第１列のメモリ素子Ｉ（８，１）に格納されているデータとの積を演算し、この積をアレイＧ^１の第８行第１列のメモリ素子Ｇ^１（８，１）に格納する。引き続き、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第９行第１列のメモリ素子Ｉ（９，１）に格納されているデータとの積を演算し、この積をアレイＧ^１の第９行第１列のメモリ素子Ｇ^１（９，１）に格納する。その後、アレイＷ_１ ^１の第１行第１列のメモリ素子Ｗ_１ ^１（１，１）に格納されているデータと、アレイＩの第１０行第１列のメモリ素子Ｉ（１０，１）に格納されているデータとの積を演算し、この積をアレイＧ^１の第１０行第１列のメモリ素子Ｇ^１（１０，１）に格納する。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、アレイＩにおける第７行第１列〜第１４行第１列のメモリ素子Ｉ（７，１）〜Ｉ（１４，１）に格納されたデータに対して、第１の核Ｗ_１のアレイＷ_１ ^１の第１列に格納されたデータＷ_１ ^１（１，１）〜Ｗ_１ ^１（５，１）を用いて、図２６Ｂおよび図２６Ｃで説明した場合と同様の畳み込み処理を行い、これらの畳み込み処理結果をアレイＧ^１の第７行第１列〜第１０行第１列のメモリ素子Ｇ^１（７，１）〜Ｇ^１（１０，１）に格納する。これらの処理結果を図２６Ｅに示す。

次に、図２６Ｆに示すように、第１の核Ｗ_１のアレイＷ_１ ^１の第１列のデータＷ_１ ^１（１，１）〜Ｗ_１ ^１（５，１）を用いて、アレイＩの第１１行第１列〜第１５行第１列のデータＩ（１１，１）〜Ｉ（１５，１）に対して畳み込み処理を行い、処理結果をアレイＧ^１の第１５行第１列のメモリ素子Ｇ^１（１５，１）に格納する。

以上により、アレイＷ_１ ^１の第１列のメモリ素子Ｗ_１ ^１（１，１）〜Ｗ_１ ^１（５，１）に格納されているデータと、アレイＩの第１列のメモリ素子Ｉ（１，１）〜Ｉ（１５，１）に格納されているデータとの畳み込み処理が完了する。

次に、第１の核Ｗ_１のアレイＷ_１ ^１の第２列のメモリ素子Ｗ_１ ^１（１，２）〜Ｗ_１ ^１（５，２）に格納されてデータを用いて、アレイＩの第２列のメモリ素子Ｉ（１，２）〜Ｉ（１５，２）に格納されたデータとの畳み込み処理を行う。この畳み込み処理は、以下のように行われる。

まず、図２６Ｇに示す様に、アレイＷ_１ ^１の第１行第２列のメモリ素子Ｗ_１ ^１（１，２）に格納されているデータと、アレイＩの第１行第２列のメモリ素子Ｉ（１，２）に格納されているデータとの積を演算し、この積と、アレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に格納されているデータとの和を演算し、この和を記憶装置８００のアレイＧ^１の第１行第１列のメモリ素子Ｇ^１（１，１）に改めて格納する。その後、アレイＷ_１ ^１の第１行第２列のメモリ素子Ｗ_１ ^１（１，２）に格納されているデータと、アレイＩの第２行第２列のメモリ素子Ｉ（２，２）に格納されているデータとの積を演算し、この積とアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に格納されているデータとの和を演算し、この和を記憶装置８００のアレイＧ^１の第２行第１列のメモリ素子Ｇ^１（２，１）に改めて格納する。アレイＷ_１ ^１の第１行第２列のメモリ素子Ｗ_１ ^１（１，２）に格納されているデータと、アレイＩの第３行第２列のメモリ素子Ｉ（３，２）に格納されているデータとの積を演算し、この積とアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第３行第１列のメモリ素子Ｇ^１（３，１）に改めて格納する。引き続き、アレイＷ_１ ^１の第１行第２列のメモリ素子Ｗ_１ ^１（１，２）に格納されているデータと、アレイＩの第４行第２列のメモリ素子Ｉ（４，２）に格納されているデータとの積を演算し、この積とアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第４行第１列のメモリ素子Ｇ^１（４，１）に改めて格納する。その後、アレイＷ_１ ^１の第１行第２列のメモリ素子Ｗ_１ ^１（１，２）に格納されているデータと、アレイＩの第５行第２列のメモリ素子Ｉ（５，２）に格納されているデータとの積を演算し、この積とアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に格納されているデータとの和を演算し、この和をアレイＧ^１の第５行第１列のメモリ素子Ｇ^１（５，１）に改めて格納する。これらの処理結果を図２６Ｇに示す。これらの処理は、並列に実行することも可能であり、それらを並列に実行すれば処理時間の短縮が図られるという利点が得られる。

次に、図２６Ｂ乃至図２６Ｆで説明した場合と同様にして、アレイＷ_１ ^１の第２列のメモリ素子Ｗ_１ ^１（１，２）〜Ｗ_１ ^１（５，２）に格納されてデータを用いて、アレイＩの第２列のメモリ素子Ｉ（１，２）〜Ｉ（１５，２）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１の第１行第１列乃至第１１行第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）に格納される。

次に、図２６Ｇで説明した場合と同様にして、レイＷ_１ ^１の第３列のメモリ素子Ｗ_１ ^１（１，３）〜Ｗ_１ ^１（５，３）に格納されてデータを用いて、アレイＩの第３列のメモリ素子Ｉ（１，３）〜Ｉ（１５，３）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１の第１行第１列乃至第１１行第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）に格納される。その後、図２６Ｇで説明した場合と同様にして、レイＷ_１ ^１の第４列のメモリ素子Ｗ_１ ^１（１，４）〜Ｗ_１ ^１（５，４）に格納されてデータを用いて、アレイＩの第４列のメモリ素子Ｉ（１，４）〜Ｉ（１５，４）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１の第１行第１列乃至第１１行第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）に格納される。引き続き、図２６Ｇで説明した場合と同様にして、レイＷ_１ ^１の第５列のメモリ素子Ｗ_１ ^１（１，５）〜Ｗ_１ ^１（５，５）に格納されてデータを用いて、アレイＩの第５列のメモリ素子Ｉ（１，５）〜Ｉ（１５，５）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１の第１行第１列乃至第１１行第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１１，１）に格納される。

以上により、第１の核Ｗ_１のアレイＷ_１ ^１を用いて、アレイＩの第１列〜第５列のメモリ素子Ｉ（１，１）〜Ｉ（１５，５）に格納されたデータに対する畳み込み処理が完了する。この処理結果を図２６Ｈに示す。

次に、第１の核Ｗ_１のアレイＷ_１ ^１を用いて、アレイＩの第２列〜第６列のメモリ素子Ｉ（１，２）〜Ｉ（１５，６）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。この処理結果は図２６Ｉに示すように、アレイＧ^１の第２列のメモリ素子Ｇ^１（１、２）〜Ｇ^１（１１，２）に格納される。

続いて、アレイＷ_１ ^１を用いて、アレイＩの第３列〜第７列のメモリ素子Ｉ（１，３）〜Ｉ（１５，７）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第３列のメモリ素子Ｇ^１（１、３）〜Ｇ^１（１１，３）に格納される。その後、アレイＷ_１ ^１を用いて、アレイＩの第４列〜第８列のメモリ素子Ｉ（１，４）〜Ｉ（１５，８）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第４列のメモリ素子Ｇ^１（１、４）〜Ｇ^１（１１，４）に格納される。引き続き、アレイＷ_１ ^１を用いて、アレイＩの第５列〜第９列のメモリ素子Ｉ（１，５）〜Ｉ（１５，９）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第５列のメモリ素子Ｇ^１（１、５）〜Ｇ^１（１１，５）に格納される。続いて、アレイＷ_１ ^１を用いて、アレイＩの第６列〜第１０列のメモリ素子Ｉ（１，６）〜Ｉ（１５，１０）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第６列のメモリ素子Ｇ^１（１、６）〜Ｇ^１（１１，６）に格納される。その後、アレイＷ_１ ^１を用いて、アレイＩの第７列〜第１１列のメモリ素子Ｉ（１，７）〜Ｉ（１５，１１）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第７列のメモリ素子Ｇ^１（１、７）〜Ｇ^１（１１，７）に格納される。続いて、アレイＷ_１ ^１を用いて、アレイＩの第８列〜第１２列のメモリ素子Ｉ（１，８）〜Ｉ（１５，１２）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第８列のメモリ素子Ｇ^１（１、８）〜Ｇ^１（１１，８）に格納される。その後、アレイＷ_１ ^１を用いて、アレイＩの第９列〜第１３列のメモリ素子Ｉ（１，９）〜Ｉ（１５，１３）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第９列のメモリ素子Ｇ^１（１、９）〜Ｇ^１（１１，９）に格納される。引き続き、アレイＷ_１ ^１を用いて、アレイＩの第１０列〜第１４列のメモリ素子Ｉ（１，１０）〜Ｉ（１５，１４）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第１０列のメモリ素子Ｇ^１（１、１０）〜Ｇ^１（１１，１０）に格納される。続いて、アレイＷ_１ ^１を用いて、アレイＩの第１１列〜第１５列のメモリ素子Ｉ（１，１１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｈで説明した場合と同様にして行う。処理結果は、アレイＧ^１の第１１列のメモリ素子Ｇ^１（１、１１）〜Ｇ^１（１１，１１）に格納される。これらの処理結果を図２６Ｊに示す。

以上により、第１の核Ｗ_１のアレイＷ_１ ^１を用いて、アレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理が完了する。

次に、第２の核Ｗ_２のアレイＷ_２ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^２のメモリ素子Ｇ^２（１，１）〜Ｇ^２（１１，１１）に格納される。続いて、第３の核Ｗ_３のアレイＷ_３ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^３のメモリ素子Ｇ^３（１，１）〜Ｇ^３（１１，１１）に格納される。その後、第４の核Ｗ_４のアレイＷ_４ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^４のメモリ素子Ｇ^４（１，１）〜Ｇ^４（１１，１１）に格納される。引き続き、第５の核Ｗ_５のアレイＷ_５ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^５のメモリ素子Ｇ^５（１，１）〜Ｇ^５（１１，１１）に格納される。その後、第６の核Ｗ_６のアレイＷ_６ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^６のメモリ素子Ｇ^６（１，１）〜Ｇ^６（１１，１１）に格納される。続いて、第７の核Ｗ_７のアレイＷ_７ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を、図２６Ａ乃至図２６Ｊで説明した場合と同様に行う。この畳み込み処理の結果はアレイＧ^７のメモリ素子Ｇ^７（１，１）〜Ｇ^７（１１，１１）に格納される。これらの処理結果を図２６Ｋに示す。

これまでの処理に依り、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第１アレイＷ_１ ^１〜Ｗ_７ ^１を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理が完了する。なお、記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれのメモリ素子にデータを格納する処理において、記憶装置８００の異なるアレイに格納する処理を並列に行うことが可能である。並列に処理を行えば処理時間の短縮が図られるという利点が得られる。

次に、図２７に示すように、外部記憶装置６００におけるアレイＥ^２のそれぞれのメモリ素子からデータを読み出し、アレイＩの対応するメモリ素子に格納する。すなわち、アレイＩにはアレイＥ^２と同じデータが格納される。

続いて、図２６Ａ乃至図２６Ｋで説明した場合と同様に、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第２のアレイＷ_１ ^２〜Ｗ_７ ^２を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１〜Ｇ^７のメモリ素子に格納される。この場合、第ｉ（ｉ＝１，・・・，７）のアレイＷ_ｉ ^２のメモリ素子とアレイＩのメモリ素子との積は、この積が格納されるアレイＧ^ｉのメモリ素子のデータと上記積との和が演算され、この和がアレイＧ^ｉのメモリ素子に改めて格納されるように処理される。なお、記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれのメモリ素子にデータを格納する処理において、記憶装置８００の異なるアレイに格納する処理を並列に行うことが可能である。並列に処理を行えば処理時間の短縮が図られるという利点が得られる。

次に、図２８に示すように、外部記憶装置６００におけるアレイＥ^３のそれぞれのメモリ素子からデータを読み出し、アレイＩの対応するメモリ素子に格納する。すなわち、アレイＩにはアレイＥ^３と同じデータが格納される。

続いて、図２６Ａ乃至図２６Ｋで説明した場合と同様に、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第３のアレイＷ_１ ^３〜Ｗ_７ ^３を用いてアレイＩのメモリ素子Ｉ（１，１）〜Ｉ（１５，１５）に格納されたデータに対する畳み込み処理を行う。この畳み込み処理の結果は、アレイＧ^１〜Ｇ^７のメモリ素子に格納される。この場合、第ｉ（ｉ＝１，・・・，７）のアレイＷ_ｉ ^３のメモリ素子とアレイＩのメモリ素子との積は、この積が格納されるアレイＧ^ｉのメモリ素子のデータと上記積との和が演算され、この和がアレイＧ^ｉのメモリ素子に改めて格納されるように処理される。なお、記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれのメモリ素子にデータを格納する処理において、記憶装置８００の異なるアレイに格納する処理を並列に行うことが可能である。並列に処理を行えば処理時間の短縮が図られるという利点が得られる。

次に、記憶装置８００のアレイＧ^ｉ（ｉ＝１，・・・，７）のメモリ素子Ｇ^ｉ（１，１）〜Ｇ^ｉ（１１，１１）のそれぞれに対して、上記メモリ素子に格納されているデータと、バイアス値Ｂ_ｉとの和を求め、例えばRectified Linear Unit等の発火関数処理等を必要に応じて施した数値を改めて上記メモリ素子に格納する。なお、この処理において、記憶装置８００の異なるアレイに格納する処理は、並列に処理を行うことが可能である。並列に処理を行えば処理時間の短縮が図られるという利点が得られる。

以上の処理により、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた、外部記憶装置６００に格納されたデータと同じデータに対する畳み込み処理が完了する。

本変形例に於いては、記憶装置７００Ｂは、行方向乃至列方向には外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさのアレイＩを有していたが、これに限るものではない。例えば、行方向乃至列方向には外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれよりも大きなサイズのアレイを有していてもよい。但し、行方向乃至列方向には外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさのアレイＩを有している場合は、記憶装置７００Ｂの容量の削減の効果が最も大きくなるという利点が得られる。

（第３変形例）
図２４に示す第２変形例においては、記憶装置７００Ｂは、行方向および列方向には外部記憶装置のアレイと等しい大きさを持ち、深さ方向は、外部記憶装置６００のアレイＥ^１〜Ｅ^３よりも枚数の少ないアレイＩを有していたが、図２９に示すように、行方向がアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさで、列方向が畳み込み処理に用いる核と同じ大きさを有し、アレイＥ^１〜Ｅ^３よりも枚数の少ないアレイＪを有していてもよい。この場合は、更に記憶装置が削減されるので回路面積の更なる縮小が可能となる。この例を第３実施形態の第３変形例として説明する。

この第３変形例による演算処理装置を図２９に示す。この第３変形例の演算処理装置は、図２４に示す第２変形例において、記憶装置７００Ｂを記憶装置７００Ｃに置き換えた構成を有している。記憶装置７００Ｃは、１５行５列のメモリ素子を有するアレイＪを備えている。記憶装置７００Ｃは、複数枚のアレイを備えていてもよい。

（動作）
次に、第３変形例の動作について図３０乃至図３２Ｊを参照して説明する。

まず、図３０に示す様に、記憶装置６００のアレイＥ^１の第１列〜第５列のメモリ素子Ｅ^１（１，１）〜Ｅ^１（１５，５）に格納されているデータを読み出し、記憶装置７００ＣのアレイＪに格納する。これにより、ｍを１以上１５以下の整数、ｎを１以上５以下の整数とすると、アレイＥ^１の第ｍ行第ｎ列のメモリ素子Ｅ^１（ｍ，ｎ）に格納されたデータは、アレイＪの第ｍ行第ｎ列のメモリ素子Ｊ（ｍ，ｎ）に格納される。

次に、図２１Ａ乃至図２１Ｃで説明した処理と同様の処理を施すことに依り、第１の核Ｗ_１のアレイＷ_１ ^１のデータＷ_１ ^１（１，１）〜Ｗ_１ ^１（５，５）を用いてアレイＪの第１列乃至第５列のデータＪ（１，１）〜Ｊ（１５，５）に対する畳み込み処理を行う。アレイＷ_１ ^１を用いた畳み込み処理の結果が図３１Ａに示すように、記憶装置８００のアレイＧ^１の第１列のメモリ素子Ｇ^１（１，１）〜Ｇ^１（１５，１）に格納される。

次に、第ｉ（ｉ＝２，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１のデータＷ_ｉ ^１（１，１）〜Ｗ_ｉ ^１（５，５）を用いてアレイＪの第１列乃至第５列のデータＪ（１，１）〜Ｊ（１５，５）に対する畳み込み処理を行う。第ｉ（ｉ＝２，・・・，７）の核Ｗ_ｉにおけるアレイＷ_ｉ ^１を用いた畳み込み処理の結果が図３１Ｂに示すように、記憶装置８００のアレイＧ^ｉの第１列のメモリ素子に格納される。

以上の処理により、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第１のアレイＷ_１ ^１〜Ｗ_７ ^１のそれぞれを用いたアレイＪの第１列乃至第５列のデータＪ（１，１）〜Ｊ（１５，５）に対する畳み込み処理が完了する。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第１列に格納する処理において、異なるアレイの第１列に格納する処理は並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

次に、図３２Ａに示すように、アレイＥ^１における第６列のメモリ素子Ｅ^１（１，６）〜Ｅ（１５，６）のデータを読み出し、アレイＪの第１列のメモリ素子Ｊ（１，１）〜Ｊ（１５，１）に格納する。このとき、アレイＪの第２列のメモリ素子にはアレイＥ^１における第２列のメモリ素子のデータが格納されており、アレイＪの第３列のメモリ素子にはアレイＥ^１における第３列のメモリ素子のデータが格納されており、アレイＪの第４列のメモリ素子にはアレイＥ^１における第４列のメモリ素子のデータが格納されており、アレイＪの第５列のメモリ素子にはアレイＥ^１における第５列のメモリ素子のデータが格納されている。

続いて、図３１Ａおよび図３１Ｂで説明した処理と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉに格納されているデータを用いて、アレイＪに格納されているデータに対して畳み込み処理を行い、この畳み込み処理の結果をアレイＧ^ｉの第２列のメモリ素子Ｇ^ｉ（１，２）〜Ｇ^ｉ（１１，２）に格納する。なお、この畳み込み処理は、図３２Ｂに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１の第１列のデータとアレイＪの第２列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第２列のデータとアレイＪの第３列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第３列のデータとアレイＪの第４列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第４列のデータとアレイＪの第５列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第５列のデータとアレイＪの第１列のデータとの畳み込み処理が行われる。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第２列に格納する処理において、異なるアレイの第２列に格納する処理は並列に並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

次に、図３２Ｃに示すように、アレイＥ^１における第７列のメモリ素子Ｅ^１（１，７）〜Ｅ（１５，７）のデータを読み出し、アレイＪの第２列のメモリ素子Ｊ（１，２）〜Ｊ（１５，２）に格納する。このとき、アレイＪの第１列のメモリ素子にはアレイＥ^１における第６列のメモリ素子のデータが格納されており、アレイＪの第３列のメモリ素子にはアレイＥ^１における第３列のメモリ素子のデータが格納されており、アレイＪの第４列のメモリ素子にはアレイＥ^１における第４列のメモリ素子のデータが格納されており、アレイＪの第５列のメモリ素子にはアレイＥ^１における第５列のメモリ素子のデータが格納されている。

続いて、図３１Ａおよび図３１Ｂで説明した処理と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉに格納されているデータを用いて、アレイＪに格納されているデータに対して畳み込み処理を行い、この畳み込み処理の結果をアレイＧ^ｉの第３列のメモリ素子Ｇ^ｉ（１，３）〜Ｇ^ｉ（１１，３）に格納する。なお、この畳み込み処理は、図３２Ｄに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１の第１列のデータとアレイＪの第３列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第２列のデータとアレイＪの第４列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第３列のデータとアレイＪの第５列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第４列のデータとアレイＪの第１列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第５列のデータとアレイＪの第２列のデータとの畳み込み処理が行われる。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第３列に格納する処理において、異なるアレイの第３列に格納する処理は並列に並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

次に、図３２Ｅに示すように、アレイＥ^１における第８列のメモリ素子Ｅ^１（１，８）〜Ｅ（１５，８）のデータを読み出し、アレイＪの第３列のメモリ素子Ｊ（１，３）〜Ｊ（１５，３）に格納する。このとき、アレイＪの第１列のメモリ素子にはアレイＥ^１における第６列のメモリ素子のデータが格納されており、アレイＪの第２列のメモリ素子にはアレイＥ^１における第７列のメモリ素子のデータが格納されており、アレイＪの第４列のメモリ素子にはアレイＥ^１における第４列のメモリ素子のデータが格納されており、アレイＪの第５列のメモリ素子にはアレイＥ^１における第５列のメモリ素子のデータが格納されている。

続いて、図３１Ａおよび図３１Ｂで説明した処理と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉに格納されているデータを用いて、アレイＪに格納されているデータに対して畳み込み処理を行い、この畳み込み処理の結果をアレイＧ^ｉの第４列のメモリ素子Ｇ^ｉ（１，４）〜Ｇ^ｉ（１１，４）に格納する。なお、この畳み込み処理は、図３２Ｆに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１の第１列のデータとアレイＪの第４列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第２列のデータとアレイＪの第５列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第３列のデータとアレイＪの第１列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第４列のデータとアレイＪの第２列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第５列のデータとアレイＪの第３列のデータとの畳み込み処理が行われる。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第４列に格納する処理において、異なるアレイの第４列に格納する処理は並列に並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

次に、図３２Ｇに示すように、アレイＥ^１における第９列のメモリ素子Ｅ^１（１，９）〜Ｅ（１５，９）のデータを読み出し、アレイＪの第４列のメモリ素子Ｊ（１，４）〜Ｊ（１５，４）に格納する。このとき、アレイＪの第１列のメモリ素子にはアレイＥ^１における第６列のメモリ素子のデータが格納されており、アレイＪの第２列のメモリ素子にはアレイＥ^１における第７列のメモリ素子のデータが格納されており、アレイＪの第３列のメモリ素子にはアレイＥ^１における第８列のメモリ素子のデータが格納されており、アレイＪの第５列のメモリ素子にはアレイＥ^１における第５列のメモリ素子のデータが格納されている。

続いて、図３１Ａおよび図３１Ｂで説明した処理と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉに格納されているデータを用いて、アレイＪに格納されているデータに対して畳み込み処理を行い、この畳み込み処理の結果をアレイＧ^ｉの第５列のメモリ素子Ｇ^ｉ（１，５）〜Ｇ^ｉ（１１，５）に格納する。なお、この畳み込み処理は、図３２Ｈに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１の第１列のデータとアレイＪの第５列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第２列のデータとアレイＪの第１列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第３列のデータとアレイＪの第２列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第４列のデータとアレイＪの第３列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第５列のデータとアレイＪの第４列のデータとの畳み込み処理が行われる。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第５列に格納する処理において、異なるアレイの第５列に格納する処理は並列に並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

次に、図３２Ｉに示すように、アレイＥ^１における第１０列のメモリ素子Ｅ^１（１，１０）〜Ｅ（１５，１０）のデータを読み出し、アレイＪの第５列のメモリ素子Ｊ（１，５）〜Ｊ（１５，５）に格納する。このとき、アレイＪの第１列のメモリ素子にはアレイＥ^１における第６列のメモリ素子のデータが格納されており、アレイＪの第２列のメモリ素子にはアレイＥ^１における第７列のメモリ素子のデータが格納されており、アレイＪの第３列のメモリ素子にはアレイＥ^１における第８列のメモリ素子のデータが格納されており、アレイＪの第４列のメモリ素子にはアレイＥ^１における第９列のメモリ素子のデータが格納されている。

続いて、図３１Ａおよび図３１Ｂで説明した処理と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉに格納されているデータを用いて、アレイＪに格納されているデータに対して畳み込み処理を行い、この畳み込み処理の結果をアレイＧ^ｉの第６列のメモリ素子Ｇ^ｉ（１，６）〜Ｇ^ｉ（１１，６）に格納する。なお、この畳み込み処理は、図３２Ｊに示すように、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１の第１列のデータとアレイＪの第１列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第２列のデータとアレイＪの第２列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第３列のデータとアレイＪの第３列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第４列のデータとアレイＪの第４列のデータとの畳み込み処理が行われ、アレイＷ_ｉ ^１の第５列のデータとアレイＪの第５列のデータとの畳み込み処理が行われる。記憶装置８００のアレイＧ^１〜Ｇ^７のそれぞれの第６列に格納する処理において、異なるアレイの第６列に格納する処理は並列に並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

以上により、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第１のアレイＷ_１ ^１〜Ｗ_１ ^７を用い、外部記憶装置６００のアレイＥ^１の第１乃至第１０列のメモリ素子に格納されたデータに対する畳み込み処理が完了する。

次に、外部記憶装置６００のアレイＥ^１の第１１列のメモリ素子に格納されたデータを読み出し、この読み出しデータを図３２Ａに示すように、記憶装置７００ＣのアレイＪの第１列のメモリ素子に格納する。続いて、図３２Ｂで説明した場合と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１を用いてアレイＪのメモリ素子Ｊ（１，１）〜Ｊ（１５，５）に格納されているデータに対する畳み込み処理を行い、アレイＧ^ｉの第７列のメモリ素子Ｇ^ｉ（１，７）〜Ｇ^ｉ（１１，７）に格納する。続いて、アレイＥ^１の第１２列のメモリ素子に格納されたデータを読み出し、この読み出しデータを図３２Ｃに示すように、記憶装置７００ＣのアレイＪの第２列のメモリ素子に格納する。続いて、図３２Ｄで説明した場合と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１を用いてアレイＪのメモリ素子Ｊ（１，１）〜Ｊ（１５，５）に格納されているデータに対する畳み込み処理を行い、アレイＧ^ｉの第８列のメモリ素子Ｇ^ｉ（１，８）〜Ｇ^ｉ（１１，８）に格納する。その後、アレイＥ^１の第１３列のメモリ素子に格納されたデータを読み出し、この読み出しデータを図３２Ｅに示すように、記憶装置７００ＣのアレイＪの第３列のメモリ素子に格納する。続いて、図３２Ｆで説明した場合と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１を用いてアレイＪのメモリ素子Ｊ（１，１）〜Ｊ（１５，５）に格納されているデータに対する畳み込み処理を行い、アレイＧ^ｉの第９列のメモリ素子Ｇ^ｉ（１，９）〜Ｇ^ｉ（１１，９）に格納する。引き続き、アレイＥ^１の第１４列のメモリ素子に格納されたデータを読み出し、この読み出しデータを図３２Ｇに示すように、記憶装置７００ＣのアレイＪの第４列のメモリ素子に格納する。続いて、図３２Ｈで説明した場合と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１を用いてアレイＪのメモリ素子Ｊ（１，１）〜Ｊ（１５，５）に格納されているデータに対する畳み込み処理を行い、アレイＧ^ｉの第１０列のメモリ素子Ｇ^ｉ（１，１０）〜Ｇ^ｉ（１１，１０）に格納する。その後、アレイＥ^１の第１５列のメモリ素子に格納されたデータを読み出し、この読み出しデータを図３２Ｉに示すように、記憶装置７００ＣのアレイＪの第５列のメモリ素子に格納する。続いて、図３２Ｊで説明した場合と同様に、第ｉ（ｉ＝１，・・・，７）の核Ｗ_ｉにおける第１のアレイＷ_ｉ ^１を用いてアレイＪのメモリ素子Ｊ（１，１）〜Ｊ（１５，５）に格納されているデータに対する畳み込み処理を行い、アレイＧ^ｉの第１１列のメモリ素子Ｇ^ｉ（１，１１）〜Ｇ^ｉ（１１，１１）に格納する。

以上により、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第１のアレイＷ_１ ^１〜Ｗ_７ ^１を用いた、外部記憶装置６００のアレイＥ^１に格納されたデータと同じデータに対する畳み込み処理が完了する。

次に、第１乃至第７の核Ｗ_１〜Ｗ_７のそれぞれの第ｊ（ｊ＝２、３）のアレイＷ_１ ^ｊ〜Ｗ_７ ^ｊを用いた、外部記憶装置６００のアレイＥ^ｊ（ｊ＝２、３）に格納されたデータと同じデータに対する畳み込み処理を図３１Ａ乃至図３２Ｊで説明した処理および図３２Ｊで説明した以降の処理と同様に行う。この処理において演算された積は、この積が格納されるべきアレイＧ^１〜Ｇ^７のメモリ素子に格納されたデータとの和が演算され。この和が上記格納されるべきアレイＧ^１〜Ｇ^７のメモリ素子に改めて格納されるように処理される。

以上の処理により、第１乃至第７の核Ｗ_１〜Ｗ_７を用いた、外部記憶装置６００のアレイＥ^１〜Ｅ^３に格納されたデータと同じデータに対する畳み込み処理が完了する。

次に、ｍ、ｎを１以上１１以下の整数とした場合、アレイＧ^ｉ（ｉ＝１，・・・，７）のｍ行ｎ列のメモリ素子Ｇ^ｉ（ｍ，ｎ）に対して、バイアス値Ｂ_ｉとの和を求め、例えばＲｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ等の発火関数処理等を必要に応じて施した数値を改めて上記メモリ素子Ｇ^ｉ（ｍ，ｎ）に改めて格納する。これらの処理において、記憶装置８００の異なるアレイに格納する場合の処理を並列に行うことも可能である。並列に処理を行うことにより処理時間の短縮が図られるという利点が得られる。

第３変形例においては、記憶装置７００Ｃは、行方向が外部記憶装置６００のアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさを有し、列方向が畳み込み処理に用いる核と同じ大きさを有するアレイＪを備えていたが、これに限るものではない。例えば、行方向はアレイＥ^１〜Ｅ^３のそれぞれよりも大きく、列方向は畳み込み処理に用いる核の列方向の大きさよりも大きいアレイを用いてもよい。但し、第３変形例のように、行方向はアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさを有し、列方向は畳み込み処理に用いる核の列方向大きさと同じであるアレイＪを用いた場合は、記憶装置の個数の削減の効果が最も大きくなるという利点が得られる。

第３変形例においては、記憶装置７００Ｃは、行方向がアレイＥ^１〜Ｅ^３のそれぞれと同じ大きさを持ち、列方向が畳み込み処理に用いる核の列方向と同じ大きさを持ち、アレイＥ^１〜Ｅ^３よりも少ない枚数のアレイを備えていたが、これに限るものではない。例えば、図３３に示すように、列方向がアレイＥ^１〜Ｅ^３のそれぞれの列方向と同じ大きさを有し、行方向が畳み込み処理に用いる核の行方向の大きさと同じ大きさを持ち、アレイＥ^１〜Ｅ^３よりも少ない枚数のアレイを備えていても良い。この場合には図３０乃至図３２Ｊを用いて説明した処理において行方向の座標と列方向の座標とを入れ替えた処理を施すことに依り、記憶装置８００を構成する全ての記憶装置に、アレイＥ^１〜Ｅ^３に対して必要な畳み込み処理の為された数値が格納される。

以上説明したように、第３実施形態およびその変形例によれば、記憶装置の容量が従来の場合に比べて小さくすることが可能となり、占有面積が小さい演算処理装置を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１・・・演算処理装置、１０・・・読み取り装置、２０・・・記憶装置、３０・・・処理層、４０・・・記憶装置、５０・・・記憶装置、６０・・・処理層、６５・・・記憶装置、７０・・・記憶装置、８０・・・出力装置、１００・・・記憶装置、２００・・・記憶装置、３００・・・記憶装置、４００・・・処理層、５００・・・処理層、６００・・・外部記憶装置、６５０・・・処理層、７００，７００Ｂ，７００Ｃ・・・記憶装置、Ａ^１〜Ａ^７・・・アレイ、Ｍ_１〜Ｍ_８・・・メモリ素子、Ｃ^１〜Ｃ^１０・・・アレイ、Ｅ^１〜Ｅ^３・・・アレイ、Ｆ^１〜Ｆ^３・・・アレイ、Ｇ^１〜Ｇ^７・・・アレイ、Ｈ^１〜Ｈ^３・・・アレイ、Ｉ・・・アレイ、Ｊ・・・アレイ、Ｋ・・・アレイ、Ｗ_１・・・第１の核、Ｗ_２・・・第２の核、Ｗ_３・・・第３の核、Ｗ_４・・・第４の核、Ｗ_５・・・第５の核、Ｗ_６・・・第６の核、Ｗ_７・・第７の核

Claims (10)

1. 第１方向および前記第１方向に交差する第２方向に配列されたメモリ素子を有する第１アレイを少なくとも１つ備えた第１記憶装置と、
   前記第１方向に配列されたメモリ素子を有する第２アレイを少なくとも１つ備える第２記憶装置と
   前記第１方向および前記第２方向に配列されたメモリ素子を有する第３アレイを少なくとも１つ備え、前記第３アレイは、前記第１方向に配列されたメモリ素子が前記第１アレイの前記第１方向に配列されたメモリ素子の個数よりも少なくかつ前記第２方向に配列されたメモリ素子の個数が前記第１アレイの前記第２方向に配列されたメモリ素子の個数よりも少ない第３記憶装置と、
   前記第３アレイの前記メモリ素子に格納されたデータを用いて、前記第１アレイの前記メモリ素子に格納されたデータに対して畳み込み処理を行い、前記畳み込み処理の結果を前記第２アレイのメモリ素子に格納する第１処理層と、
   を備え、
   前記第１処理層は、前記第１アレイの前記第１方向に配列されたメモリ素子に格納されたデータに対して前記第３アレイの前記第１方向に配列されたメモリ素子に格納されたデータを用いて前記第１方向に沿って積和演算を行い、演算結果を前記第２アレイの前記第１方向に配列されたメモリ素子に格納する、演算処理装置。
2. 前記第２アレイは、前記メモリ素子が前記第１方向にのみ一次元的に配列される請求項１記載の演算処理装置。
3. 前記第２アレイは、前記第１アレイよりも前記第１方向に配列されたメモリ素子の個数が少ない請求項１または２記載の演算処理装置。
4. 前記第２記憶装置は、複数の第２アレイを備えている請求項１乃至３のいずれかに記載の演算処理装置。
5. 前記第１記憶装置は、ｍ（ｍ≧１）個の第１アレイを有し、前記第３記憶装置は、ｍ個の第３アレイを有する請求項１乃至４のいずれかに記載の演算処理装置。
6. 前記第３記憶装置は、前記第１方向および前記第２方向に配列されたメモリ素子を有する第４アレイを少なくとも１つ更に備え、前記第４アレイは前記第１方向および前記第２方向に配列されたメモリ素子の個数がそれぞれ前記第３アレイの前記第１方向および前記第２方向に配列されたメモリ素子の個数と同じであり、かつｍ（ｍ≧１）個の第４アレイを備え、
   前記第２記憶装置は、２個の第２アレイを備え、
   前記第１処理層は、前記第３アレイを用いて畳み込み処理を行った結果を前記２個の前記第２アレイの一方に格納し、前記第４アレイを用いて畳み込み処理を行った結果を前記２個の前記第２アレイの他方に格納する請求項５記載の演算処理装置。
7. 前記第１方向および前記第２方向に配列されたメモリ素子を有する第５アレイを少なくとも１つ備える第４記憶装置と、
   前記第２アレイの前記メモリ素子に格納されたデータに対してプーリング処理を行い、処理結果を前記第５アレイのメモリ素子に格納する第２処理層と、
   を備えた請求項１乃至６のいずれかに記載の演算処理装置。
8. 前記第１方向および前記第２方向に配列されたメモリ素子を有する第５アレイを少なくとも１つ備える第４記憶装置と、
   前記第１方向および前記第２方向に配列されたメモリ素子を有する第６アレイを少なくとも１つ備える第５記憶装置と、
   前記第６アレイの前記メモリ素子に格納されたデータを用いて、前記第２アレイの前記メモリ素子に格納されたデータに対して畳み込み処理を行い、処理結果を前記第５アレイのメモリ素子に格納する第２処理層と、
   を備えた請求項１乃至６のいずれかに記載の演算処理装置。
9. 第１方向および前記第１方向に交差する第２方向に配列されたメモリ素子を有する第１アレイを少なくとも１つ備えた外部記憶装置からのデータの少なくとも１部を読み取る装置と、
   前記第１方向および前記第２方向に配列されたメモリ素子を有する第２アレイを少なくとも１つ備え、前記読み取る装置によって読み取られた前記少なくとも１部のデータが前記第２アレイに格納される第１記憶装置と、
   前記第１方向および前記第２方向に配列されたメモリ素子を有する第３アレイを少なくとも１つ備える第２記憶装置と、
   前記第１方向および前記第２方向に配列されたメモリ素子を有する第４アレイを少なくとも１つ備える第３記憶装置と、
   前記第４アレイの前記メモリ素子に格納されたデータを用いて、前記第２アレイの前記メモリ素子に格納されたデータに対して畳み込み処理を行い、前記畳み込み処理の結果を前記第３アレイのメモリ素子に格納する処理層と、
   を備え、
   前記処理層は、前記第２アレイの前記第１方向に配列されたメモリ素子に格納されたデータに対して前記第４アレイの前記第１方向に配列されたメモリ素子に格納されたデータを用いて前記第１方向に沿って積和演算を行い、演算結果を前記第３アレイの前記第１方向に配列されたメモリ素子に格納する、演算処理装置。
10. 前記第２アレイは、前記第１方向に配列されたメモリ素子の個数が前記第１アレイの前記第１方向に配列されたメモリ素子の個数と同じであり、前記第２方向に配列されたメモリ素子の個数が前記第１アレイの前記第２方向に配列されたメモリ素子の個数と同じである請求項９記載の演算処理装置。

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