JP6832833B2 - リザーバコンピューティングのリザーバ層の演算を実現するデバイス及び計算機 - Google Patents
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Description
111 入力デバイス
112 リザーバデバイス
113 出力デバイス
310 パワーデバイダ
320、370 増幅器
330 光変調器
340、900 光ファイバ
350 受光器
360 周波数フィルタ
1110 入力部
1120 リザーバ部
1130 出力部
1140 遅延ループ
1150 非線形ノード
1160 仮想ノード
Claims (5)
- リザーバコンピューティングのリザーバ層の演算を実現するデバイスであって、
入力器、非線形変換器、及び出力器を有し、
前記非線形変換器及び前記出力器の間は、伝播する信号に遅延を与えるフィードバックループを実現する遅延機構を有する接続経路を介して接続され、
前記入力器は、入力信号及び前記出力器から出力される過去の入力信号の処理結果を重ね合わせることによって生成される第1信号を前記非線形変換器に出力し、
前記非線形変換器は、前記第1信号に対して非線形な変換が行われた第2信号を出力し、
前記出力器は、
前記接続経路を介して受け付けた信号に基づいて第3信号を生成し、
前記過去の入力信号の処理結果として、前記第3信号を前記入力器に出力し、
前記第3信号を外部のデバイスに出力し、
前記遅延機構は、前記第2信号を用いて遅延時間が異なる複数の第4信号を生成し、前記複数の第4信号を重ね合わせて第5信号を生成し、前記第5信号を前記出力器に出力する変換機構を含み、
前記変換機構は、少なくとも一つの第4信号の強度を変更し、前記複数の第4信号を重ね合わせることを特徴とするデバイス。 - 請求項1に記載のデバイスであって、
前記変換機構は、長さが異なる複数の信号経路及び伝搬速度が異なる複数のモードが設定可能な信号経路のいずれかを用いて実現されることを特徴とするデバイス。 - リザーバコンピューティングの演算を実行する計算機であって、
前記計算機は、前記リザーバコンピューティングの入力層の演算を実現する入力デバイスと、前記リザーバコンピューティングのリザーバ層の演算を実現するリザーバデバイスと、前記リザーバコンピューティングの出力層の演算を実現する出力デバイスと、を備え、
前記リザーバデバイスは、入力器、非線形変換器、及び出力器を有し、
前記非線形変換器及び前記出力器の間は、前記非線形変換器から前記出力器に伝播する信号に時間遅延を与える遅延機構を有する接続経路を介して接続され、
前記入力器は、前記入力デバイスから出力される入力信号及び前記出力器から出力される過去の入力信号の処理結果を重ね合わせることによって生成される第1信号を前記非線形変換器に出力し、
前記非線形変換器は、前記第1信号に対して非線形な変換が行われた第2信号を出力し、
前記出力器は、
前記接続経路を介して受け付けた信号に基づいて第3信号を生成し、
前記過去の入力信号の処理結果として、前記第3信号を前記出力器に出力し、
前記第3信号を前記出力デバイスに出力し、
前記遅延機構は、前記第2信号を用いて遅延時間が異なる複数の第4信号を生成し、前記複数の第4信号を重ね合わせて第5信号を生成し、前記第5信号を前記出力器に出力する変換機構を含み、
前記変換機構は、少なくとも一つの第4信号の強度を変更し、前記複数の第4信号を重ね合わせることを特徴とする計算機。 - 請求項3に記載の計算機であって、
前記変換機構は、長さが異なる複数の信号経路及び伝搬速度が異なる複数のモードが設定可能な信号経路のいずれかを用いて実現されることを特徴とする計算機。 - 請求項4に記載の計算機であって、
前記出力デバイスは、前記第3信号の読み出しタイミングを前記第3信号の出力タイミングより微小時間だけ遅延させ、
前記微小時間は、前記計算機の動作周期を前記リザーバ層に含まれる仮想ノード数で除算した値より小さいことを特徴とする計算機。
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