JP6814305B2 - セキュリティ要素と一体化される端末チップ - Google Patents

Description

本発明は、チップの分野に関し、特に、セキュリティ要素と一体化された端末に関する。

インテリジェント端末の性能向上及びインターネットアプリケーションの普及に伴って、人々は、通常、インテリジェント端末の無線ネットワークを使用して、日常生活においてオンライン決済又は他の金融活動を行う。付随する金融セキュリティリスクを低減するために、インテリジェント端末は、通常、セキュリティ要素を備えている。コプロセッサ、暗号化、復号化、及び認証のためのセキュリティアプリケーション、及び、対応するプロトコルプラットフォームは、通常、セキュリティ要素に埋め込まれている。セキュリティ要素は、金融取引プロセスにおいてインテリジェント端末のユーザに識別情報認証及び情報暗号化サービスを提供する。

SIMカードは、オペレータによって配布される比較的一般的なセキュリティ要素であり、識別情報認証のために使用されてもよい。加えて、各々の銀行のネットワーク銀行機能要件を満たすために、SIMカードの中にUSBキー管理クライアントを格納してもよい。そのSIMカードは、一般的に、インテリジェント端末の専用スロットを使用することによって、インテリジェント端末の中のシステムに接続される。

生産プロセスの進歩に伴って、近年では、セキュリティ要素は、インテリジェント端末のプロセッサチップ等の他の構成要素と共に、独立したチップ形態でインテリジェント端末のバックプレーンに固定され、業界においては埋め込みセキュリティ要素(略称eSE)チップと称されている。埋め込みセキュリティ要素チップの機能は、基本的に、SIMカードの機能と同じである。一方で、埋め込みセキュリティ要素チップは、端末デバイスの製造者によってカスタマイズされ、したがって、埋め込みセキュリティ要素チップのインターフェイス及び通信モジュールを柔軟に配置して、そのインテリジェント端末の中の他のチップ及び構成要素との間で相互作用し且つデータを共有することが可能である。

埋め込みセキュリティ要素チップ及びプロセッサチップの双方は、インテリジェント端末の中の電力管理チップによって電力供給される。現在、電源ピンバリ注入と称されている攻撃方式が存在する。攻撃者は、埋め込みセキュリティ要素チップの電源ピンを使用することによって、電圧バリ注入を実行する。その電圧バリの注入は、電源ピンの電圧信号に一時的な変動を引き起こす。この一時的なゆらぎは、そのチップの中のトランジスタのしきい値電圧にドリフトを生じさせ、いくつかのトリガのサンプリング入力時間が正常ではなくなる。その結果、それらのトリガは、エラー状態に入り、誤動作を引き起こす。攻撃者は、引き起こされた誤動作に基づいて、分析のためのモデルを確立して、組込みセキュリティ要素チップの中に隠されている重要なセキュリティ情報を発見し、そして、ユーザの利益を侵害することが可能である。

したがって、セキュリティ要素が電源攻撃に遭遇するときに、セキュリティ情報の漏洩を防止するための解決方法を提供することが必要である。

本発明の複数の実施形態は、端末チップを提供する。その端末チップは、セキュリティ要素と、アプリケーションプロセッサと、アプリケーションプロセッサとセキュリティ要素との間で情報を転送するように構成されるインターフェイスモジュールと、を含む。その端末チップは、第1の電力インターフェイスを含み、第1の電力インターフェイスは、当該端末チップの外部から電力を受信するように構成される。セキュリティ要素の第1の電力入力ポートは、第1の電力インターフェイスに接続され、アプリケーションプロセッサ又はインターフェイスモジュールのうちの少なくとも1つの電力供給ポートは、第1の電力インターフェイスに接続される。

本発明の複数の実施形態の端末チップにおいて、セキュリティ要素の電力供給ポートは、アプリケーションプロセッサの電力供給ポート又は端末チップのインターフェイスモジュールに接続される。したがって、電源攻撃が生起するときに、電源は、同時に、アプリケーションプロセッサ又は端末チップのインターフェイスモジュールの異常を引き起こす。アプリケーションプロセッサ及びインターフェイスモジュールの異常のために、外部からセキュリティ要素の中の情報を正しく取得することは不可能である。結果として、攻撃者は、電源攻撃を実行することによって、セキュリティ要素から機密情報を取得することができない。

端末チップは、バス及びメモリコントローラ等の複数のインターフェイスモジュールを含む。アプリケーションプロセッサ、メモリ、又はメモリコントローラのうちの少なくとも1つは、第1の電力インターフェイスに接続される。

第1の電力インターフェイスは、ディジタル電力インターフェイスである。

端末チップは、第2の電力インターフェイスをさらに含み、第2の電力インターフェイスは、アナログ電力インターフェイスである。セキュリティ要素は、アナログ電力供給ポートをさらに含み、アナログ電力供給ポートは、アナログ電力インターフェイスに接続される。

端末チップは、さらに、高速インターフェイス物理層回路、位相ロックループ回路、及び電気的にプログラム可能なヒューズ回路、を含み、高速インターフェイス物理層回路、位相ロックループ回路、又は電気的にプログラム可能なヒューズ回路のうちの少なくとも1つは、アナログ電力インターフェイスに接続される。アナログ電力供給ポートは、そのアナログ電力インターフェイスに接続されている。したがって、電源攻撃がアナログ電力インターフェイスから開始されるときに、高速インターフェイス物理層回路、位相ロックループ回路、又は電気的にプログラマブルなヒューズ回路の損傷は、アプリケーションプロセッサの通常の動作に影響を及ぼし、それによって、攻撃者がセキュリティ要素から機密情報を得ることがより困難になる。

セキュリティをさらに改善するために、セキュリティ要素の最小タイミングマージンは、第1の電力インターフェイスに接続されるアプリケーションプロセッサ又はインターフェイスモジュールの最小タイミングマージンよりも大きく、それにより、アプリケーションプロセッサ又はインターフェイスモジュールが、最初に電源攻撃によって正常でなくなるということを保証する。

セキュリティ要素の中に、セキュリティ認証のためのシステムが提供される。

セキュリティ要素は、コプロセッサ、セキュリティバス、及び、暗号化、復号化、及び識別情報認証を実行するように構成されるモジュール、を含む。

本発明の複数の実施形態における複数の技術的解決方法をより明確に説明するために、以下の記載は、本発明のそれらの複数の実施形態を説明するのに必要となる複数の添付の図面を簡潔に説明する。明らかなことではあるが、以下の説明の中の複数の添付の図面は、本発明の複数の実施形態のうちのいくつかを示すにすぎず、当業者は、さらに、創造的な努力なくして、これらの複数の添付の図面から他の図面を導き出すことが可能である。

本発明のある1つの実施形態にしたがった端末デバイスの概略的な図である。 関連する集積回路における"タイミングマージン"の表示図である。

図1は、本発明のある1つの実施形態における端末デバイスのアーキテクチャの概略的な図である。その図に示されているように、端末デバイスは、端末チップ10、オフチップメモリ20、及び電力管理ユニット30(Power Management unit, 略称PMU)を含む。端末チップ10は、アプリケーションプロセッサ12、バス14、メモリコントローラ16、及びセキュリティ要素18を含む。

アプリケーションプロセッサ12は、通常、いわゆる中央処理ユニット(Central Processing Unit, 略称CPU)であり、さまざまなアプリケーションプログラムからの命令にしたがってタスクを実行するように構成される。アプリケーションプロセッサ12は、バス14を使用することによって、端末チップ10の中の他のモジュールとの間で相互作用する。選択的な実施形態において、セキュリティ要件を有するアプリケーションプログラムが、セキュリティ要素にアクセスする必要があるときに、アプリケーションプロセッサ12は、メモリコントローラ16を使用することによって、オフチップメモリ20にアクセス要求を書き込み、そして、メモリコントローラ16を使用することによって、オフチップメモリ20からアクセス要求を抽出するようにセキュリティ要素18に指示する。セキュリティ要素18がアプリケーションプロセッサ12にデータを送り返す必要があるときは、そのセキュリティ要素18は、また、メモリコントローラ16を使用することによって、送り返されるべきデータをオフチップメモリ20に書き込み、送り返されたデータをオフチップメモリ20から抽出するようにアプリケーションプロセッサ12に指示する。

セキュリティ要素18は、背景技術の節で説明されているセキュリティ要素の機能と同様の機能を有し、セキュリティシステムの中でセキュリティ要件を有するタスクについて、認証、暗号化、復号化等のセキュリティサービスを提供するように構成される。本発明のこの実施形態において、セキュリティ要素18の複数のモジュールは、一体化されて端末チップとなり、固有のインターフェイスによってアプリケーションプロセッサ12及びオフチップメモリ20との間でデータを交換する。図1に示されているように、本発明のこの実施形態におけるセキュリティ要素18は、コプロセッサ182、対話インターフェイス183、セキュアなメモリ184、認証モジュール185、セキュリティバス186、及びセンサモジュール187を含む。

コプロセッサ182は、セキュリティシステムの中のさまざまなタスクを協調させ及びスケジューリングするように構成される。

対話インターフェイス183は、IPC(Inter-Process Communication, プロセス間通信)モジュール1832及び共有バッファ1834を含む。IPCモジュールは、アプリケーションプロセッサ12又はコプロセッサ182に割込み要求を送るように構成され、共有バッファ1834は、アプリケーションプロセッサ12及びコプロセッサ182のために実行されるべき要求データをバッファリングするように構成される。共有バッファ1834は、端末チップ10の中の固有のデータインターフェイスであり、その固有のデータインターフェイスは、セキュリティ要素18につながっている。端末チップ10が、セキュリティ要素18が処理する必要がある要求データを有するときに、その要求データは、通常、オフチップメモリ20の中に最初に格納され、その次に、アプリケーションプロセッサ12は、バスを使用することによって、共有バッファ1834に要求データを書き込み、そして、バス14及びIPCモジュール1832を使用することによって、コプロセッサ182に割込み要求を送る。割込み要求を受信した後に、コプロセッサ182は、共有バッファから要求データを抽出し、対応するタスクを実行する。要求データを実行した後に、コプロセッサ182は、共有バッファ1834に処理結果を書き込み、その次に、バス14を使用することによって、割り込み要求を送るようにIPCモジュールに指示して、処理結果を抽出するようにアプリケーションプロセッサ12に指示する。

割込み要求は、その名前が示唆しているように、受信側に現在進行中の動作又はアプリケーションを中断させる。オンライン決済又は金融取引等のセキュリティ関連のアプリケーションの要件は、通常、高い優先順位を有している。したがって、割込み要求を送ることにより、セキュリティ要素18の中のコプロセッサが、バッファ1834から要求データを優先的に抽出することが可能であり、そして、その要求データを実行するということを保証することを可能にする。

コプロセッサ182の専用メモリとして、セキュアなメモリ184は、システム又はプラットフォームコードを格納するように構成される。一般的に、セキュアなメモリ184は、ROM(Read-Only Memory, 読み出し専用メモリ)及びRAM(Random Access Memory, ランダムアクセスメモリ)の2種類のメモリを含む。ROMは、セキュリティシステムの起動、自己チェック、及び初期化のためのコードを格納するように構成され、RAMは、セキュリティ関連のセキュリティアプリケーションコード及びオペレーティングシステムソフトウェアのデータを格納するように構成される。

認証モジュール185は、共有バッファ1834から受信した要求データにしたがって、乱数生成、鍵管理、暗号化、及び復号化等の識別情報認証に関連する動作を実行するように構成される。

セキュリティバス186は、セキュリティ要素18の中の複数のモジュールにバスサービスを提供するように構成される。

センサモジュール187は、ディジタルセンサ及びアナログセンサを含み、セキュリティ要素18への不正な物理的侵入を検出し、そして、コプロセッサ182に警報を送る、ように構成される。コプロセッサ182は、システムをリセットするか、レジスタをクリアするか、又は他の動作を実行して、セキュリティ要素の中の機密情報を保護する。

もちろん、上記の複数のモジュールのほかに、端末チップ及びセキュリティ要素の中には他の多くの機能モジュールが存在し、本明細書においては、詳細は説明されない。

本発明のこの実施形態において、端末チップ10は、電力インターフェイス17をさらに含む。選択的な実装において、電力インターフェイス17は、端末チップ10のピンであってもよい。電力インターフェイス17は、電力管理ユニット30に接続され、電力管理ユニット30から電力を受信し、そして、端末チップ10の中の複数のモジュールに電力を供給する、ように構成される。

セキュリティ要素18の電力供給ポートは、電力インターフェイス17に接続され、電力インターフェイス17を介して電力を受信して、セキュリティ要素18の中の複数のモジュールの電力要件を満足する、ように構成される。加えて、アプリケーションプロセッサ12、バス14、又はメモリコントローラ16のうちの少なくとも1つの電圧入力端は、電力インターフェイス17に接続され、電力インターフェイス17を介して電力を受信して、電力要件を満足する、ように構成される。このように、攻撃者が電力インターフェイス17を介して電源攻撃を開始するときに、アプリケーションプロセッサ12、バス14、又はメモリコントローラ16は、正常でなくなり、それによって、その攻撃者は、セキュリティ要素18から正しいフィードバック情報を取得することが不可能となり、その結果、情報漏えいを防止する。

本発明のこの実施形態において、セキュリティ要素18が電源攻撃によって情報を漏洩するのをより効果的に防止するために、セキュリティ要素18の中のレジスタアレイの最小タイミングマージンは、電力インターフェイス17に接続されているアプリケーションプロセッサ12、バス14、又はメモリコントローラ16の最小タイミングマージンよりも大きく設定される。このようにして、電源攻撃が生起すると、アプリケーションプロセッサ12、バス14、又はメモリコントローラ16のレジスタアレイは、正常ではなくなる。

本発明のこの実施形態の技術的内容の理解を容易にするために、タイミングマージンの概念を本明細書において説明する。

フィールドプログラマブルゲートアレイ(Field-Programmable Gate Array, 略称FPGA)又は他の集積回路は、現在、非常に一般的な集積回路結合モードであり、命令及びデータを転送するように構成されてもよい。FPGAは、端末チップの中に存在するプロセッサ、バス、及びメモリコントローラを含む複数の機能モジュールに広く適用されている。本発明のこの実施形態におけるセキュリティ要素は、また、コプロセッサ、セキュリティバス、及びメモリコントローラに対応する集積回路を含み、そして、もちろん、さまざまなFPGAを含む。

レジスタは、FPGAの中の基本単位である。FPGAの実行プロセスにおいて、ディジタル信号は、複数のレジスタの間で転送される。図2に示されているように、レジスタD1は、レジスタD2に信号0又は信号1を転送する。レジスタD1及びレジスタD2の双方は、同じクロック信号の制御の下で動作する。図2に示されているクロック信号は、Edge0、Edge1、及びEdge2の3つの立ち上がりエッジを含む。レジスタD1は、立ち上がりEdge0で信号を送り始める。レジスタによってデータをラッチするプロセスにおいて遅延が存在し、したがって、レジスタD2がその信号を正しくラッチすることが可能であるということを保証するために、その信号は、立ち上がりエッジ1の到着の前のある時間期間の前に、レジスタD2に到着する必要がある。"先行時間期間"は、"タイミングマージン"と考えることが可能である。タイミングマージンのサイズにより、レジスタD2が立ち上がりエッジ1の到着の前にその信号をラッチすることが可能となる場合には、レジスタD2は、レジスタD1が送る信号を正しくラッチすることが可能である。タイミングマージンのサイズが、レジスタD2が信号をラッチするための時間を満足しない場合、すなわち、レジスタD1が送る信号のラッチにレジスタD2が成功する前に、立ち上がりエッジ1が到着する場合には、レジスタD2がその信号を最終的にラッチするときにエラーが発生する場合がある。

上記の説明から、あらかじめ設定されている2つの隣接するレジスタ及びそれらの2つの隣接するレジスタの間の組み合わせ論理について、正常な動作を満足するタイミングマージンが最小値を有するということ、すなわち、その正常な動作において、最小タイミングマージンを満足するという前提条件で、それらの2つの隣接するレジスタが、互いに信号を正しく転送することが可能であるということを容易に理解することが可能である。正常な場合には、タイミングマージンは、集積回路の設計における要件を満足することが可能であるということを常に保証する。一方で、それらの2つの隣接するレジスタが電源攻撃に遭遇するときに、それらの2つの隣接するレジスタの間での信号の転送中に、余分な遅延が発生し、その結果、そのタイミングマージンは、十分でないものとなる。したがって、より大きなタイミングマージンは、レジスタアレイが電源攻撃に対してより高い耐性を有するということを示す。

本発明のこの実施形態において、正常な動作に必要な最小タイミングマージンを満足しつつ、設計段階において、セキュリティ要素18の中の各々のレジスタアレイのタイミングマージンについて、より厳格な基準を使用して、セキュリティ要素18の中の最小タイミングマージンが、電力インターフェイス17に同様に接続されているバス、メモリコントローラ、又はアプリケーションプロセッサの最小タイミングマージンよりもより大きいということを保証する。このようにして、電源攻撃が生起するときに、バス、メモリコントローラ、又はアプリケーションプロセッサのレジスタアレイは、正常ではなくなる。その結果、セキュリティ要素18の外部情報経路は、電源攻撃によって正しくなくなり、攻撃者は、電源攻撃に対する正常でないフィードバックを使用することによっては、セキュリティ要素18の中の機密情報を取得することができない。

もちろん、選択的な実施形態において、アプリケーションプロセッサ12、バス14、及びメモリコントローラ16のほかに、端末チップの中の他のインターフェイスモジュールの動作状態が、セキュリティ要素18へのデータの書き込み又はセキュリティ要素18からのデータの読み込みに直接的に影響を与えることがある場合に、インターフェイスモジュールの電力入力ポート及びセキュリティ要素の電力入力ポートを同じ電源ピンに接続することによっても、また、本発明の技術的効果を実現することが可能である。

アプリケーションプロセッサ、バス、メモリコントローラ、及びセキュリティ要素18等の機能モジュールは、通常、複数のレジスタアレイを含む。

図2において、レジスタD1がレジスタD2に送るデータは、レジスタD2に到達する前に2回遅延させられる。レジスタD1は、時間点Edge0においてデータの送信のトリガを開始し、極めて短い時間期間t1後に、データがレジスタD1から実際に離れることを可能とする。時間期間t1は、レジスタD1のブロードキャスト遅延である。本発明のこの実施形態において、時間期間t1は、送出遅延と称される。レジスタD1を通るレジスタD1からレジスタD2への経路における信号を送るための時間が消費される。レジスタD1とレジスタD2との間にさまざまな論理デバイスがさらに配置され、信号がこれらの論理デバイスを通過するための時間も、また、消費される。本発明のこの実施の形態において、レジスタD1とレジスタD2との間の経路において信号を送るために消費される時間と、信号がレジスタD1とレジスタD2との間の論理デバイスを通過するために消費される時間とを加算することによって、時間期間t2を取得し、そして、経路遅延としてt2を使用する。したがって、Edge0でレジスタD1が送った後に、その信号は、時間期間t1＋t2の後にレジスタD2に到達することが可能である。Edge0とEdge1との間の時間間隔は固定されており、したがって、その時間期間t1＋t2を短くすることによって、タイミングマージンを増加させることが可能である。時間期間t1＋t2を短くするために、より感度の高いレジスタを選択し、そして、送出遅延t1を短くするのにより感度の高いレジスタを使用してもよく、又は、レジスタの間の論理デバイスの数を減少させて、経路遅延t2を短くしてもよい。

実際の製品の場合には、端末チップは、ディジタル電力インターフェイス及びアナログ電力インターフェイスの2つのタイプの電力インターフェイスを含む。ディジタル電力インターフェイスは、通常、0.8[V]のディジタル電圧に接続され(新しい16[nm]及び28[nm]プロセスにおいては、ディジタル電力供給電圧は、0.8[V]であるが、一方、他の古いプロセスにおいては、ディジタル電力供給電圧は、0.8[V]より大きくてもよい)、アプリケーションプロセッサ、バス、又はメモリコントローラ等の端末チップの中のディジタル機能デバイスに電力を供給するように構成される。したがって、上記で説明されている電力インターフェイスは、実際には、ディジタル電力インターフェイスである。セキュリティ要素については、コプロセッサ、認証モジュール、及びセキュリティバス等のそのセキュリティ要素の中のすべての重要なデバイスは、ディジタル電力供給入力を必要とする。したがって、このことは、ディジタル電源の側から開始される電源攻撃を防止するために非常に重要である。

アナログ電力インターフェイスは、通常、1.8[V]のアナログ電圧に接続され(新しい16[nm]及び28[nm]プロセスにおいては、アナログ電圧は1.8[V]であるが、一方、他の古いプロセスにおいては、データ電力供給電圧は、1.8[V]よりも大きくてもよい)、通常は、高速インターフェイス物理層回路(DDR-phy)、位相ロックループ回路(Phase Locked
Loop, 略称PLL)、及びeFuse回路(電気的にプログラム可能なヒューズ)等の端末チップの中のチップメモリのアナログデバイスに電力を供給するように構成される。セキュリティ要素18において、モニタ回路及びセンシング回路等は、通常、アナログ電力入力を必要とし、これらの回路は、機密情報を処理しないか又は格納しない。したがって、攻撃者がアナログ電源から開始する電源攻撃は、それほど深刻な漏洩リスクを引き起すことはない。

セキュリティ要素は、端末チップの中に埋め込まれている集積モジュールとして使用され、セキュリティ要素の面積は、端末チップにおいて小さな割合を占める。したがって、セキュリティ要素は、通常、全体として、アナログ電力入力及びディジタル電力入力の2つの電力入力ポートのみを含む。ディジタル電力入力及びアナログ電力入力は、それぞれ、端末チップのディジタル電力インターフェイス及びアナログ電力インターフェイスに接続される。端末チップの配線要件を考慮する必要があり、複数のディジタル電力入力ポート又は複数のアナログ電力供給ポートが存在してもよい。いずれにしても、上記の複数の実施形態における説明によれば、端末チップのバス、メモリコントローラ、又はアプリケーションプロセッサのディジタル電力入力をセキュリティ要素のディジタル電力入力と同じディジタル電力インターフェイスに接続することにより、セキュリティ要素の中の情報が漏洩することを防止することが可能である。加えて、セキュリティ要素の中に存在するとともに、ディジタル電力インターフェイスに接続されるモジュールの最小タイミングマージンは、端末チップのバス、メモリコントローラ、又はアプリケーションプロセッサの最小タイミングマージンよりも大きい。したがって、より良好なセキュリティ効果を達成することが可能である。

加えて、端末チップの中に存在するとともにアナログ電力入力を受信するチップメモリの中の高速インターフェイス物理層回路、位相ロックループ回路、又はeFuse回路等の機能モジュールが、電源攻撃によって正常ではなくなる場合に、攻撃者は、また、端末チップの機能モジュールを使用することによってセキュリティ要素から機密情報を盗むときに、妨害を受ける。したがって、ある特別なシナリオにおいて、アナログ電力入力を受信する端末チップの中の複数の機能モジュールのうちのいくつかは、代替的に、セキュリティ要素と同じアナログ電力インターフェイスに接続されてもよく、セキュリティ要素の対応するモジュールの最小タイミングマージンは、アナログ電力インターフェイスに接続されている他のモジュールの最小タイミングマージンよりも大きくなるように設定される。

この出願によって提供される実施形態において、開示されているシステムは、他の方式で実装されてもよいということを理解すべきである。例えば、説明されている装置の実施形態は、ある1つの例にすぎない。例えば、モジュールの分割は、論理的な機能の分割にすぎず、実際の実装においては他の分割であってもよい。例えば、複数のユニット又は構成要素を組み合わせ、又は、一体化して、他のシステムとしてもよく、或いは、いくつかの特徴を無視してもよく、又は、実行しなくてもよい。加えて、いくつかのインターフェイスを使用することによって、示され又は議論されている相互結合又は直接結合又は通信接続を実装してもよい。複数の装置又はユニットの間の非直接的な結合又は通信接続は、電子的な形態、機械的な形態、又は他の形態で実装されてもよい。

個別の部分として説明されている複数のモジュールは、物理的に分離されていてもよく、又は、物理的に分離されていなくてもよく、複数のモジュールとして示されている複数の部分は、複数の物理的なユニットであってもよく、又は、複数の物理的なユニットでなくてもよく、1つの位置に配置されていてもよく、又は、複数のネットワークノードに分散されていてもよい。実際の必要に応じて、複数のノードのうちのいくつか又はすべてを選択して、複数の実施形態の複数の解決方法の目的を達成してもよい。

加えて、本発明の複数の実施形態の複数の機能モジュールを一体化して、1つの処理ユニットとしてもよく、或いは、それらの複数のモジュールの各々は、物理的に単独で存在してもよく、或いは、2つ又はそれ以上のモジュールは、1つのモジュールに一体化される。上記の一体化されたユニットは、ハードウェアの形態で実装されてもよく、又は、ソフトウェア機能ユニットの形態で実装されてもよい。

上記の複数の実施形態は、本発明の複数の技術的解決方法を説明することを意図しているにすぎず、本発明を限定することを意図してはいない。本発明は、上記の複数の実施形態を参照して詳細に説明されているが、当業者が、さらに、本発明のそれらの複数の実施形態の技術的解決方法の範囲から離れることなく、上記の複数の実施形態において説明されている複数の技術的解決方法に対して修正を行い、又は、それらの複数の実施形態の複数の技術的特徴のうちのいくつかに等価な置換を行うことが可能であるということを当業者は理解するはずである。

Claims (9)

1. セキュリティ要素と、アプリケーションプロセッサと、前記アプリケーションプロセッサと前記セキュリティ要素との間で情報を転送するように構成されるインターフェイスモジュールと、を含む端末チップであって、当該端末チップは、第1の電力インターフェイスを含み、前記第1の電力インターフェイスは、当該端末チップの外部から電力を受信するように構成され、前記セキュリティ要素の第1の電力入力ポートは、前記第1の電力インターフェイスに接続され、前記アプリケーションプロセッサ又は前記インターフェイスモジュールのうちの少なくとも1つは、前記第1の電力インターフェイスに接続される、前記セキュリティ要素における最小タイミングマージンは、前記第1の電力インターフェイスに接続される前記アプリケーションプロセッサ又は前記インターフェイスモジュールの最小タイミングマージンよりも大きい、
   端末チップ。
2. 当該端末チップは、複数のインターフェイスモジュールを含み、前記複数のインターフェイスモジュールのうちの少なくとも1つは、前記第1の電力インターフェイスに接続される、請求項1に記載の端末チップ。
3. 前記インターフェイスモジュールは、バス又はメモリコントローラである、請求項1又は2に記載の端末チップ。
4. 前記第1の電力インターフェイスは、ディジタル電力インターフェイスである、請求項1乃至3のうちのいずれか1項に記載の端末チップ。
5. 前記端末チップは、第2の電力インターフェイスをさらに含み、前記第2の電力インターフェイスは、アナログ電力インターフェイスである、請求項1乃至4のうちのいずれか1項に記載の端末チップ。
6. 前記第1の電力入力ポートは、ディジタル電力供給ポートであり、前記セキュリティ要素は、アナログ電力供給ポートをさらに含み、前記アナログ電力供給ポートは、前記第2の電力インターフェイスに接続されている、請求項5に記載の端末チップ。
7. 当該端末チップは、高速インターフェイス物理層回路、位相ロックループ回路、及び電気的にプログラム可能なヒューズ回路をさらに含み、前記高速インターフェイス物理層回路、前記位相ロックループ回路、又は前記電気的にプログラム可能なヒューズ回路のうちの少なくとも1つは、前記第2の電力インターフェイスに接続される、請求項6に記載の端末チップ。
8. 前記セキュリティ要素の中に、セキュリティ認証のためのシステムが提供される、請求項1乃至7のうちのいずれか1項に記載の端末チップ。
9. 前記セキュリティ要素は、コプロセッサ、セキュリティバス、及び、暗号化、復号化、及び識別情報認証を実行するように構成されるモジュール、を含む、請求項1乃至8のうちのいずれか1項に記載の端末チップ。

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