JP6807874B2 - クロック管理を介した電力低減 - Google Patents

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Description

優先権出願
本出願は、参照により全体が本明細書に組み込まれている、2015年6月5日に出願された「POWER REDUCTION THROUGH CLOCK MANAGEMENT」という名称の米国特許出願第14/731,499号の優先権を主張するものである。
本開示の技術は、一般に、通信バス上での電力消費量を管理することに関し、詳細には、SOUNDWIRE通信バス上での電力消費量を管理することに関する。
モバイルフォンは、公衆交換電話網(PSTN)上で電話の動作を模倣した比較的簡単なデバイスから、多くのコンピューティング機能を実行することができ、かつオーディオおよび/またはビデオのキャプチャおよび/または再生のためのマルチメディアプラットフォームとして働くことができる、かなりのコンピューティング電力を含む複雑なモバイルコンピューティングデバイスへと進化した。
オーディオアクティビティの処理を助けるために、そのようなモバイルコンピューティングデバイスは、複数のマイクロフォンおよび複数のスピーカを含む場合がある。これらのオーディオ構成要素とオーディオプロセッサとの間の通信を容易にするための様々な技法が存在する。大部分のそのような技法は、専用の2ポート配線を必要とするアナログインターフェースを企図する。MIPI(登録商標) Allianceは、これらのオーディオ構成要素とオーディオプロセッサとの間の通信を調和させるために、Serial Low-power Inter-chip Media Bus(SLIMbusSM)規格を最初に公開した。しかしながら、SLIMbusは、その複雑性に一部起因して、産業的な採用の普及が見られなかった。SLIMbusの受容の低さに応じて、MIPIのLow Speed Multipoint Working Group(LML-WG)が、SLIMbusよりも概念的に簡単である、SOUNDWIREと呼ばれる新規の規格に取り組んでおり、SOUNDWIREは、より広い産業的な採用を受けている可能性がある。SOUNDWIREにより、すべてのデバイスが、クロックおよびデータ回線を有する2線式通信バスを共有することが可能になる。これらのデバイスは、メディアストリームを搬送するための時分割多重(TDM)フレーム構造を通してデータ回線を共有する。
モバイルコンピューティングデバイスは、通常、充電式バッテリーで動作する。消費者の要求は、バッテリーを再充電するまでの時間を最大化することを必要とし、したがって、モバイルコンピューティングデバイス内の電力消費量を低減するかなりのプレッシャーがある。MIPIによって提案されたSOUNDWIREは、モバイルコンピューティングデバイスに最適な節電を提供しない場合がある。
発明を実施するための形態で開示する態様は、クロック管理を介した電力低減を含む。例示的な態様では、SOUNDWIRE通信バス上のクロック信号に、クロック管理が適用される。詳細には、通信バス上のマスタデバイスに関連する制御システムが、通信バス上のオーディオストリームの周波数要件を評価し、周波数要件を満たす、考えられる最も低いクロック周波数を選択する場合がある。比較的低いクロック周波数は、比較的少ないクロック遷移をもたらし、比較的高いクロック周波数と比較して正味の節電をもたらす。クロック周波数の変化の場合に、マスタデバイスは、将来使用されるであろうクロック周波数を通信バス上のスレーブデバイスに通信し、すべてのデバイスは、同じフレーム境界において新しい周波数に遷移する。節電に加えて、本開示の例示的な態様は、アクティブなオーディオストリームに影響を及ぼさない。さらに、低レイテンシのオーディオストリームが、SOUNDWIRE規格からのCLOCK STOP機構と同様にサポートされる。
本開示の例示的な態様を実装することにより、スレーブデバイスは、様々な周波数を有する場合があるクロック信号を受け取る。いくつかのアナログスレーブデバイスは、一定の内部クロックによってより良く機能する場合がある。したがって、本開示のさらなる例示的な態様は、周波数シフトが起こることになっているという指示をマスタデバイスからスレーブデバイスに提供し、その結果、スレーブデバイスが一定の内部クロックレートを維持するために適切な周波数分割回路を実装する場合がある。
この点について、一態様では、スレーブデバイスが開示される。スレーブデバイスは、アナログ構成要素を備えるオーディオ構成要素を備える。スレーブデバイスは、通信バスに結合し、それからクロック信号を受け取るように構成された通信バスインターフェースも備える。スレーブデバイスは、通信バスインターフェースからクロック信号を受け取るように構成された周波数分割器も備える。スレーブデバイスは、周波数分割器に動作可能に結合された制御システムも備える。制御システムは、アナログ構成要素の周波数要件を判定するように構成される。制御システムはまた、周波数要件を満たすように通信バスインターフェースからのクロック信号を分割するための周波数分割器の使用を命令するように構成される。制御システムはまた、分割されたクロック信号を受け取るようにアナログ構成要素を設定するように構成される。
別の態様では、スレーブデバイスが開示される。スレーブデバイスは、アナログ構成要素を備えるオーディオ構成要素を備える。スレーブデバイスは、スレーブデバイスを通信バスに結合し、それからクロック信号を受け取るための手段も備える。スレーブデバイスは、通信バスインターフェースからクロック信号を選択的に受け取るように構成された、周波数分割のための手段も備える。スレーブデバイスは、周波数分割のための手段に動作可能に結合された制御システムも備える。制御システムは、アナログ構成要素の周波数要件を判定するように構成される。制御システムはまた、周波数要件を満たすように、スレーブデバイスを通信バスに結合するための手段からのクロック信号を分割するための、周波数分割のための手段の使用を命令するように構成される。制御システムはまた、分割されたクロック信号を受け取るようにアナログ構成要素を設定するように構成される。
別の態様では、スレーブデバイスを制御するための方法が開示される。本方法は、スレーブデバイスのアナログ構成要素の周波数要件を判定するステップを備える。本方法は、周波数要件を満たすように通信バスインターフェースからのクロック信号を分割するための周波数分割器の使用を命令するステップも備える。本方法は、分割されたクロック信号を受け取るようにアナログ構成要素を設定するステップも備える。
SOUNDWIRE準拠の通信システムを使用した例示的なオーディオシステムのブロック図である。 本開示の例示的な態様による、バスクロック信号を変化させる周波数と比較したマスタクロック信号の図である。 一定のレートのオーディオチャネルを維持するために可変サンプリングレートで一定のレートのオーディオチャネルに対してバスクロックを変化させる周波数の図である。 クロック周波数変化を容易にするためにbank_switchコマンドを使用して通信バスによって接続されたマスタとスレーブの簡略ブロック図である。 図1のオーディオシステムのクロック周波数が変化する場合がある例示的な方法のフローチャートである。 バスクロックを変化させる周波数に対するスレーブクロックの図である。 図6のスレーブクロック信号を可能にする周波数分割器回路の例示的な態様のブロック図である。 スレーブが一定の内部クロック信号を維持する場合がある、例示的な方法のフローチャートである。 図1のオーディオシステムを含むことができる例示的なプロセッサベースのシステムのブロック図である。
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。「例示的」という語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。「例示的」として本明細書で説明するいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきではない。
発明を実施するための形態で開示する態様は、クロック管理を介した電力低減を含む。例示的な態様では、SOUNDWIRE通信バス上のクロック信号に、クロック管理が適用される。詳細には、通信バス上のマスタデバイスに関連する制御システムが、通信バス上のオーディオストリームの周波数要件を評価し、周波数要件を満たす、考えられる最も低いクロック周波数を選択する場合がある。比較的低いクロック周波数は、比較的少ないクロック遷移をもたらし、比較的高いクロック周波数と比較して正味の節電をもたらす。クロック周波数の変化の場合に、マスタデバイスは、将来使用されるであろうクロック周波数を通信バス上のスレーブデバイスに通信し、すべてのデバイスは、同じフレーム境界において新しい周波数に遷移する。節電に加えて、本開示の例示的な態様は、アクティブなオーディオストリームに影響を及ぼさない。さらに、低レイテンシのオーディオストリームが、SOUNDWIRE規格からのCLOCK STOP機構と同様にサポートされる。
本開示の例示的な態様を実装することにより、スレーブデバイスは、様々な周波数を有する場合があるクロック信号を受け取る。いくつかのアナログスレーブデバイスは、一定の内部クロックによってより良く機能する場合がある。したがって、本開示のさらなる例示的な態様は、周波数シフトが起こることになっているという指示をマスタデバイスからスレーブデバイスに提供し、その結果、スレーブデバイスが一定の内部クロックレートを維持するために適切な周波数分割回路を実装する場合がある。
本開示の例示的な態様に取り組む前に、図1を参照しながら、オーディオシステム10の簡単な概説が与えられる。本開示の例示的な態様は、図2を参照しながら、以下で開始する。
この点について、図1は、通信バス16に通信可能に結合された1つのマスタデバイス12と4つのスレーブデバイス14(1)〜14(4)とを有する例示的なオーディオシステム10のブロック図である。例示的な態様では、オーディオシステム10はSOUNDWIREシステムであり、通信バス16はSOUNDWIRE通信バスであってもよい。例示的な態様では、スレーブデバイス14(1)〜14(4)は、マイクロフォン、スピーカ、または他のオーディオデバイスであってもよい。マスタデバイス12は、共通クロックワイヤ20を介して通信されるクロック信号18(本明細書ではCLKと呼ばれることがある)と、SOUNDWIRE通信バス16の共通データワイヤ24(「DATA24」)を介して通信されるデータ信号22(本明細書ではDATAと呼ばれることがある)という2つの信号を使用して、スレーブデバイス14(1)〜14(4)と通信する。図1には4つのスレーブデバイス14(1)〜14(4)のみが示されるが、SOUNDWIRE規格は、マスタデバイス12当り11個のスレーブデバイス14までサポートすることを諒解されたい。マスタデバイス12は、それに関連する制御システム26を有してもよく、制御システム26は、プロセッサに関連するメモリに記憶された関連するソフトウェアを有する、ハードウェアで実装されたプロセッサであってもよい。例示的な一態様では、制御システム26は、マスタデバイス12のシステムオンチップ(SoC)の一部である。代替の例示的な態様では、制御システム26は、オーディオシステム10を含むコンピューティングデバイス用の中央プロセッサに関連付けられてもよい。マスタデバイス12は、(MCLKと呼ばれることがある)マスタクロック信号30を生成するクロックソース28を有する場合もある。別の例示的態様では、スレーブデバイス14(1)〜14(4)は各々、それぞれのスレーブ制御システム32(1)〜32(4)を有する。特に、この態様はマスタデバイス12およびスレーブデバイス14(1)〜14(4)内の様々な要素を示すが、他の態様は、代替の要素または構成を含み、同様の機能を達成してもよい。この点について、マスタデバイス12は、レジスタ36(1)〜36(N)(図4により詳細に示す)を含むレジスタバンク34(バンク0とも呼ばれる)と、レジスタ39(1)〜39(N)(同様に図4により詳細に示す)を含むレジスタバンク38(バンク1とも呼ばれる)とをさらに含む場合がある。
上記で言及したように、クロック信号18は、一般に、いずれのオーディオストリームもオーディオシステム10上で適切にサポートされ得るようにオーバースペックにされる。すなわち、クロック信号18は、一般に、いずれのオーディオストリームもサポートされ得る、十分高い周波数を有する。高周波数信号は、一般に、低周波数信号よりも電力を消費し、より大きい電磁干渉(EMI)を生じる。多くの事例では、通信バス16上のオーディオストリームは、そのような高周波数クロック信号を必要としない場合がある。しかしながら、SOUNDWIRE規格は、クロック信号18の周波数を下げる機能をサポートしない。本開示の例示的な態様は、この欠如を解決し、節電およびEMIの低減を可能にする。
この点について、本開示の例示的な態様は、マスタデバイス12がスレーブデバイス14(1)〜14(4)にコマンドを送ることを可能にするが、コマンドは、次の周波数シフトおよび新しいサンプルインターバルに関する命令を含む。この点について、図2は、図1のMCLK30およびクロック信号18を示す。MCLK30は、安定した信号であってもよく、例示的な態様では、9.6MHzである場合がある。(図5を参照しながら以下により十分に説明するように)より低いクロック周波数が使用されてもよいと図1の制御システム26が判定したとき、制御システム26は、クロック信号18をより低い周波数に変更する。したがって、より低い周波数クロック信号18に遷移するためのコマンドが生成された後、MCLK30がフレームの最後の立下りエッジ40に達したとき、新しいフレーム42が開始し、クロック信号18が(図示のように、最初の9.6MHzから4.8MHzに下がった)より低い周波数において開始する。ある後続の時刻において、制御システム26は、より高い周波数クロック信号18を必要とすると判定する場合があり、より高い周波数に遷移するためのコマンドが生成される。したがって、MCLK30がフレーム42(または他の後続のフレーム)の最後の立下りエッジ44に達したとき、クロック信号18は、フレーム46のより高い周波数において開始する。ある点において、1つまたは複数のフレーム48用のクロック信号18を送るのを停止し、後続のフレーム50内のある後続の時刻において適切な周波数でクロック信号18を再開することが可能である場合があり、クロック信号18のそのような停止は、SOUNDWIRE規格によって定義される。2つの周波数(たとえば、9.6MHzおよび4.8MHz)のみが示されているが、3つ以上の周波数が使用されてもよいことを諒解されたい。同様に、3.2MHz、6.4MHz、2.4MHz、および7.2MHzなどの他の周波数が使用されてもよい。
クロック信号18の周波数が変化したとき、一定のレートのオーディオチャネルが維持されるように、スレーブデバイス14(1)〜14(4)のサンプルインターバルも変化する。図3は、図1のクロック信号18、詳細には、高周波数クロック信号18'および低周波数クロック信号18''を示す。高周波数クロック信号18'をスレーブデバイス14(1)〜14(4)が受け取ったとき、サンプルインターバルは、図示のように、4つであるが、低周波数クロック信号18''の場合、サンプルインターバルは、図示のように、2つである。サンプルインターバルを変化させることによって、サンプル52は、クロック信号18の立下りエッジ54および56でなお取得され、一定のレートのオーディオチャネルが維持される。
クロック信号18の周波数を変化させるのを助けるために、本開示の例示的な態様は、SOUNDWIRE規格の一部であるbank_switchコマンドを利用する。この点について、スレーブデバイス14(1)〜14(4)の各々は、1つまたは複数の追加のレジスタがレジスタバンクに加えられる。マスタデバイス12に結合された1つのそのようなスレーブデバイス14(1)が図4に示されている。詳細には、スレーブデバイス14(1)は、レジスタ62(1)〜62(N)を含むレジスタバンク60(バンク0とも呼ばれる)と、レジスタ66(1)〜66(N)を含むレジスタバンク64(バンク1とも呼ばれる)とを有する。各バンク内の1つのレジスタ(たとえば、レジスタ62(Y)およびレジスタ66(Y))は、サンプルレートに関する情報を保持するように構成される。この目的で、マスタデバイス12は、bank_switchコマンドを発するのと同時に、パッシブなまたは非アクティブなレジスタ(どちらのバンクがアクティブであるかに応じて、レジスタ62(Y)またはレジスタ66(Y)のいずれか)にサンプルレートを書き込むための命令を送る。理解されるように、bank_switchコマンドは、現在アクティブなレジスタがパッシブなレジスタになり、現在パッシブなレジスタがアクティブなレジスタになるように、アクティブなレジスタおよびパッシブなレジスタを反転させる。次いで、次のフレーム端部において、スレーブデバイス14(1)は、アクティブなバンクを(たとえば、レジスタバンク60からレジスタバンク64に、またはその逆に)切り替える。bank_switchコマンドを用いて、スレーブデバイス14(1)は、新しくアクティブになったレジスタバンクのパラメータを使用し、それに応じて動作する(すなわち、新しい周波数にマッチするようにサンプルインターバルを変化させる)。オーディオストリームを中断させることなくオーディオストリームがアクティブのままで変化を実行することができることを諒解されたい。
引き続き図4を参照すると、マスタデバイス12は、上述のように、レジスタバンク34および38を含む場合もある。レジスタバンク34および38の各々の中の1つのレジスタ(たとえば、レジスタ36(Y)およびレジスタ39(Y))は、クロックバス周波数に関する情報を保持するように構成される。レジスタ36(Y)およびレジスタ39(Y)は、マスタクロック発生器バンクレジスタと呼ばれることもある。
クロック周波数を変化させるプロセス70が図5に示されている。プロセス70は、新しいオーディオストリームのセットの割当てで開始する(ブロック72)。制御システム26は、すべてのオーディオストリームに基づいて通信バス16上に必要な総帯域幅(BW)を計算する(ブロック74)。この計算は、ポート数、ポートサンプルインターバル、ポート当りのチャネル数、およびチャネルワード長に基づいている。そのような計算が十分に理解される。制御システム26は、次いで、必要な総BWを満たす最も小さい考えられる周波数を選択する(ブロック76)。制御システム26は、次いで、すべてのポートが構成されたかどうかを判定する(ブロック78)。ブロック78に対する答えがノーである場合、すべてのポートが構成されるわけでなく、制御システム26は、パッシブなレジスタバンク上の次の所望のアクティビティに応じてポートを構成する(ブロック80)。すなわち、制御システム26は、パッシブなレジスタバンク(レジスタバンク60またはレジスタバンク64のいずれか)のレジスタ内の値を更新するためにスレーブデバイス14(1)〜14(4)にコマンドを送る。詳細には、新しいサンプルインターバルがパッシブなレジスタ(レジスタ62(Y)またはレジスタ66(Y)のいずれか)に書き込まれる。プロセス70は、ブロック78に戻る。ブロック78に対する答えがイエスであると、すべてのポートが構成され、制御システム26は、必要なバスクロック周波数に応じてマスタクロック発生器バンクレジスタ(たとえば、レジスタ36(Y)またはレジスタ39(Y))を構成する(ブロック82)。制御システム26は、次いで、bank_switchコマンドを発し、新しいフレーム形状をSCP_FrameCtrlレジスタ(図示せず)に書き込む(ブロック84)。このコマンドは、フレーム形状およびオーディオストリーム割当てとともにバス周波数を変化させる。さらに、スレーブデバイス14(1)〜14(4)のアクティブなバンクレジスタにおいていずれのオフセット変化も更新される。
クロック信号18の周波数を変化させる1つの副作用は、それがスレーブデバイス14(1)〜14(4)内のクロックの周波数を変化させることである。残念ながら、スピーカまたはマイクロフォンなどのいくつかのアナログオーディオ構成要素は、信号劣化なしにオーディオストリームを処理するために一定のクロックレートを必要とする。本開示の例示的な態様は、スレーブデバイス14(1)〜14(4)内の一定のクロック信号を維持するための機能を提供する。この点について、図6は、フレーム信号92の最後のビット、バンク切替指示94、およびクロック信号18に対するスレーブクロック信号90を示す。図示するように、スレーブクロック信号90は、クロック信号18が変化しても、一定のままである。
一定のスレーブクロック信号90を提供するために、本開示の例示的な態様は、図7により十分に示すように、スレーブデバイス14(1)〜14(4)内の周波数分割器回路を提供する。この点について、図7は、通信バス16からクロック信号18を受け取り、一定のスレーブクロック信号90である分割されたクロック信号を出力するためにクロック信号18を分割する、周波数分割器100を含む、図4のスレーブデバイス14(1)を示す。周波数分割器100は、マルチプレクサ104を介してアクティブなバンク(レジスタバンク60またはレジスタバンク64のいずれか)からの分割値信号102を提供される。詳細には、マルチプレクサ104は、クロック分割レジスタ62(Z)または66(Z)(図では、Clock_Divと呼ばれることもある)を選択し、その中の値を周波数分割器100に出力する。マルチプレクサ104は、バンクがないレジスタ110内のバンク選択レジスタ108からのバンク選択信号106によって制御される。マスタデバイス12の制御システム26からのbank_switchコマンドが受け取られると、バンク選択レジスタ108の値が変化し、マルチプレクサ104が、レジスタバンク60またはレジスタバンク64のうちの他方からの値を使用する。周波数分割器100として説明されるが、分割はクロック信号18に関するものであり、したがって、周波数分割器100は、クロック分割器と呼ばれることもあることを諒解されたい。
一定のスレーブクロック信号90を一定に保つことによって、スレーブデバイス14(1)のアナログ構成要素(たとえば、マイクロフォンおよびスピーカ)のいずれの周波数要件も維持される。周波数要件を維持することは、より良い品質のオーディオ入力および出力をもたらし、これがより良いユーザエクスペリエンスにつながる。
図8は、スレーブデバイス14(1)〜14(4)内のレジスタを更新するプロセス130と、スレーブクロック信号90が一定のままであることを可能にする周波数分割とを示す。プロセス130は、周波数変化が適切であると制御システム26が判定することで開始する(ブロック132)。制御システム26は、次いで、スレーブデバイス14(1)〜14(4)において、MCLK30に対する新しい周波数に必要な周波数分割を決定する(ブロック134)。制御システム26は、スレーブデバイス14(1)〜14(4)のパッシブなレジスタバンク内のクロック分割(Clock_Div)レジスタ62(Z)または66(Z)に計算された周波数分割を書き込む(ブロック136)。制御システム26は、次いで、bank_switchコマンドを発する(ブロック138)。
引き続き図8を参照すると、スレーブデバイス14(1)〜14(4)は、アクティブなレジスタバンクを切り替え、現在アクティブなレジスタバンク内のレジスタが使用のために利用可能になる(ブロック140)。クロック分割レジスタ62(Z)または66(Z)の値に基づいて、スレーブデバイス14(1)〜14(4)は、周波数分割器100を構成する(ブロック142)。スレーブデバイス14(1)〜14(4)は、アナログ構成要素からのオーディオストリームがクロック信号18の周波数変化によって影響を受けないように、スレーブクロック信号90を一定の周波数に維持する(ブロック144)。
プロセス130は、制御システム26と、スレーブデバイス14(1)〜14(4)に送られる命令とによって実行される適切な周波数分割を決定するための計算を企図することに留意されたい。しかしながら、本開示の別の例示的な態様は、マスタデバイス12がスレーブデバイス14(1)〜14(4)に新しい周波数に関連する情報のみを送り、スレーブ制御システム32(1)〜32(4)が適切な周波数分割を決定するための計算を実行することが可能になることを企図する。
本明細書で開示する態様による、クロック管理技法を介した電力低減は、任意のプロセッサベースのデバイス内に設けられるか、またはその中に組み込まれてもよい。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
この点について、図9は、図1〜図8に示すクロック管理技法を介した電力低減を使用することができる、例示的なプロセッサベースのシステム150の一例を示す。この例では、プロセッサベースのシステム150は、各々が1つまたは複数のプロセッサ154を含む、1つまたは複数の中央処理ユニット(CPU)152を含む。CPU152は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ154に結合されたキャッシュメモリ156を有する場合がある。CPU152は、システムバス158に結合され、プロセッサベースのシステム150に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、CPU152は、システムバス158を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU152は、スレーブデバイスの一例として、メモリコントローラ160にバストランザクション要求を通信することができる。図9には示していないが、複数のシステムバス158を設けることができる。
他のマスタデバイスおよびスレーブデバイスをシステムバス158に接続することができる。図9に示すように、これらのデバイスは、例として、メモリシステム162、1つまたは複数の入力デバイス164、1つまたは複数の出力デバイス166、1つまたは複数のネットワークインターフェースデバイス168、および1つまたは複数のディスプレイコントローラ170を含むことができる。入力デバイス164は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含むことができる。出力デバイス166は、限定はしないが、オーディオ、ビデオ、他の視覚インジケータなどを含む任意のタイプの出力デバイスを含むことができる。入力デバイスおよび/または出力デバイスのオーディオ要素が、図1のSOUNDWIRE通信バス16などの別個のオーディオ通信バスを介して結合される場合があることを諒解されたい。ネットワークインターフェースデバイス168は、ネットワーク172との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク172は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、ブルートゥース(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス168は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成することができる。メモリシステム162は、1つまたは複数のメモリユニット174(0〜N)を含むことができる。
CPU152は、1つまたは複数のディスプレイ176に送られる情報を制御するために、システムバス158を介してディスプレイコントローラ170にアクセスするように構成される場合もある。ディスプレイコントローラ170は、1つまたは複数のビデオプロセッサ178を介して表示されるべき情報をディスプレイ176に送信し、1つまたは複数のビデオプロセッサ178は、表示されるべき情報をディスプレイ176に適したフォーマットになるように処理する。ディスプレイ176は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイ、発光ダイオード(LED)ディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令として、またはその両方の組合せとして実施される場合があることは、当業者はさらに理解されよう。本明細書で説明するデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用される場合がある。本明細書において開示されるメモリは、任意のタイプおよびサイズのメモリである場合があり、所望の任意のタイプの情報を記憶するように構成される場合がある。この互換性を明確に説明するために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関してこれまで説明されてきた。そのような機能がどのように実現されるかは、特定の適用例、設計上の選択、および/またはシステム全体に課された設計制約によって決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示する態様に関して説明する種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されるそれらの任意の組合せを用いて実装または実行される場合がある。プロセッサは、マイクロプロセッサである場合があるが、代替としてプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実装される場合もある。
本明細書で開示する態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現化される場合があり、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体は、ASIC内に存在してもよい。ASICは、リモート局内に存在してもよい。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在してもよい。
本明細書の例示的な態様のいずれかにおいて説明する動作ステップは、例および説明を提供するために記載されることにも留意されたい。上述の動作は、図示したシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において説明した1つまたは複数の動作ステップが組み合わされる場合がある。フローチャート図に示した動作ステップは、当業者には容易に明らかであるように、多数の異なる変更を受ける場合があることを理解されたい。当業者は、情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことも理解されよう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場あるいは光粒子、またはそれらの任意の組合せによって表現されてもよい。
本開示のこれまでの説明は、いかなる当業者も本開示を作成または使用することが可能になるように提供される。本開示の様々な変更は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
10 オーディオシステム
12 マスタデバイス
14(1)〜14(4) スレーブデバイス
16 通信バス
18 クロック信号
18' 高周波数クロック信号
18'' 低周波数クロック信号
20 共通クロックワイヤ
22 データ信号
24 共通データワイヤ
26 制御システム
28 クロックソース
30 マスタクロック信号
32(1)〜32(4) スレーブ制御システム
34 レジスタバンク
36(1)〜36(N) レジスタ
38 レジスタバンク
39(1)〜39(N) レジスタ
40 最後の立下りエッジ
42 フレーム
44 最後の立下りエッジ
46 フレーム
48 フレーム
50 フレーム
52 サンプル
54 立下りエッジ
56 立下りエッジ
60 レジスタバンク
62(1)〜62(N) レジスタ
64 レジスタバンク
66(1)〜66(N) レジスタ
90 スレーブクロック信号
92 フレーム信号
94 バンク切替指示
100 周波数分割器
102 分割値信号
104 マルチプレクサ
106 バンク選択信号
108 バンク選択レジスタ
110 バンクがないレジスタ
150 プロセッサベースのシステム
152 中央処理ユニット
154 プロセッサ
156 キャッシュメモリ
158 システムバス
160 メモリコントローラ
162 メモリシステム
164 入力デバイス
166 出力デバイス
168 ネットワークインターフェースデバイス
170 ディスプレイコントローラ
172 ネットワーク
174(0〜N) メモリユニット
176 ディスプレイ
178 ビデオプロセッサ

Claims (9)

  1. アナログ構成要素を備えるオーディオ構成要素と、
    通信バスに結合し、それからクロック信号を受け取るように構成された通信バスインターフェースと、
    前記通信バスインターフェースから前記クロック信号を受け取るように構成された周波数分割器と、
    アクティブなレジスタバンクおよびパッシブなレジスタバンクであって、前記パッシブなレジスタバンクが、前記通信バスインターフェースからデータを受け取るように構成される、アクティブなレジスタバンクおよびパッシブなレジスタバンクと、
    前記周波数分割器に動作可能に結合された制御システムであって、
    マスタから、次の周波数シフトに関する命令を含むコマンドを受け取ることと、
    前記受け取ったコマンドに基づいて、前記アナログ構成要素の周波数要件を判定し、かつ、前記判定された周波数要求を前記パッシブなレジスタバンクに記憶することと、
    前記アクティブなレジスタバンクを介して、前記周波数要件を満たすように前記通信バスインターフェースからの前記クロック信号を分割するための前記周波数分割器の使用を命令することであって、前記制御システムが、前記マスタからbank_switchコマンドを受信すると、前記パッシブなレジスタバンクを前記アクティブなレジスタバンクにし、その逆も行うように構成される、命令することと、
    前記分割されたクロック信号を受け取るように前記アナログ構成要素を設定することと
    を行うように構成された制御システムと
    を備える、スレーブデバイス。
  2. 前記オーディオ構成要素が、マイクロフォンおよびスピーカからなるグループから選択される、請求項1に記載のスレーブデバイス。
  3. 前記パッシブなレジスタバンクがパッシブなクロック分割レジスタを備え、前記アクティブなレジスタバンクがアクティブなクロック分割レジスタを備える、請求項1に記載のスレーブデバイス。
  4. 前記パッシブなクロック分割レジスタおよび前記アクティブなクロック分割レジスタに結合されたマルチプレクサであって、前記アクティブなクロック分割レジスタから前記周波数分割器に情報を提供するように構成されたマルチプレクサをさらに備える、請求項3に記載のスレーブデバイス。
  5. 集積回路(IC)内に統合された請求項1に記載のスレーブデバイス。
  6. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項1に記載のスレーブデバイス。
  7. スレーブデバイスを制御するための方法であって、
    マスタから、次の周波数シフトに関する命令を含むコマンドを受け取るステップと、
    前記受け取ったコマンドに基づいて、スレーブデバイスのアナログ構成要素の周波数要件を判定し、かつ、前記判定された周波数要件を前記スレーブデバイスのパッシブなレジスタバンクに記憶するステップと、
    前記スレーブデバイスのアクティブなレジスタバンクを介して、前記周波数要件を満たすように通信バスインターフェースからのクロック信号を分割するための周波数分割器の使用を命令するステップと、
    前記分割されたクロック信号を受け取るように前記アナログ構成要素を設定するステップと、
    前記通信バスインターフェースからデータを受け取り、かつ、前記アクティブなレジスタバンクと前記パッシブなレジスタバンクとの間で切り替えるステップと
    を備える、方法。
  8. 前記パッシブなレジスタバンクがパッシブなクロック分割レジスタを備え、
    前記パッシブなクロック分割レジスタにクロック分割値を記憶するステップをさらに備える、請求項7に記載の方法。
  9. 前記周波数分割器を制御するために、マルチプレクサを使用して、パッシブなクロック分割レジスタに記憶された値と、アクティブなクロック分割レジスタに記憶された値との間で切り替えるステップをさらに備える、請求項7に記載の方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9841940B2 (en) 2015-06-05 2017-12-12 Qualcomm Incorporated Power reduction through clock management
TWI720153B (zh) * 2016-03-29 2021-03-01 日商新力股份有限公司 送訊裝置、送訊方法、收訊裝置、收訊方法及收送訊系統
US10248613B2 (en) * 2017-01-10 2019-04-02 Qualcomm Incorporated Data bus activation in an electronic device
KR102317505B1 (ko) 2017-06-09 2021-10-26 삼성에스디아이 주식회사 배터리 팩 및 배터리 팩의 제어 방법
US10219073B1 (en) * 2017-11-20 2019-02-26 Ford Global Technologies, Llc Vehicle audio system
US10560780B2 (en) 2018-03-13 2020-02-11 Qualcomm Incorporated Phase alignment in an audio bus
KR20230005589A (ko) * 2021-07-01 2023-01-10 삼성전자주식회사 블루투스 통신을 사용하는 전자 장치와 이의 동작 방법
CN115633394B (zh) * 2022-02-23 2023-09-05 荣耀终端有限公司 一种功率控制方法及相关设备
TWI833207B (zh) * 2022-04-26 2024-02-21 新唐科技股份有限公司 用於匯流排系統的主裝置中的時脈頻率選擇裝置與方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224756B2 (en) 2001-08-01 2007-05-29 Cirrus Logic, Inc. Method and system for providing a codec clock signal at a desired operational rate
US20040037311A1 (en) * 2002-08-07 2004-02-26 Phonex Broadband Corporation Digital narrow band power line communication system
US7372875B2 (en) * 2002-09-30 2008-05-13 Lucent Technologies Inc. Systems and methods for synchronization in asynchronous transport networks
US7400359B1 (en) 2004-01-07 2008-07-15 Anchor Bay Technologies, Inc. Video stream routing and format conversion unit with audio delay
US20090024234A1 (en) 2007-07-19 2009-01-22 Archibald Fitzgerald J Apparatus and method for coupling two independent audio streams
US8775839B2 (en) * 2008-02-08 2014-07-08 Texas Instruments Incorporated Global hardware supervised power transition management circuits, processes and systems
JP5609326B2 (ja) * 2010-07-01 2014-10-22 富士通セミコンダクター株式会社 クロック分周回路
US8619821B2 (en) * 2011-03-25 2013-12-31 Invensense, Inc. System, apparatus, and method for time-division multiplexed communication
US9281827B2 (en) 2011-11-21 2016-03-08 Cirrus Logic International Semiconductor Ltd. Clock generator
US9929972B2 (en) 2011-12-16 2018-03-27 Qualcomm Incorporated System and method of sending data via a plurality of data lines on a bus
CA2874899C (en) * 2012-06-01 2017-07-11 Blackberry Limited Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems
US9436633B2 (en) * 2013-02-22 2016-09-06 Marvell World Trade Ltd. Multi-slot multi-point audio interface
US9825755B2 (en) * 2013-08-30 2017-11-21 Qualcomm Incorporated Configurable clock tree
US9830080B2 (en) * 2015-01-21 2017-11-28 Knowles Electronics, Llc Low power voice trigger for acoustic apparatus and method
US9841940B2 (en) 2015-06-05 2017-12-12 Qualcomm Incorporated Power reduction through clock management

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