JP6791722B2 - Power regulator - Google Patents
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Description
本発明は、入力電圧を所定の出力電圧に変換する電源レギュレータに関する。 The present invention relates to a power supply regulator that converts an input voltage into a predetermined output voltage.
入力電圧を所定の出力電圧に変換する電源レギュレータは、電子機器、ＯＡ（Ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）機器等に用いられる。このような電源レギュレータは、出力電圧を監視し、出力電圧を所定の大きさに制御する。 A power supply regulator that converts an input voltage into a predetermined output voltage is used in electronic devices, OA (Office Automation) devices, and the like. Such a power supply regulator monitors the output voltage and controls the output voltage to a predetermined magnitude.
電源レギュレータは、例えば、リニアレギュレータとスイッチングレギュレータとに大きくに分けることができる。さらに、リニアレギュレータは、シリーズレギュレータとシャントレギュレータに分けることができる。 Power supply regulators can be broadly divided into, for example, linear regulators and switching regulators. Furthermore, linear regulators can be divided into series regulators and shunt regulators.
図２１は、従来の電源レギュレータのブロック図である。以下、図２１について図面を参照しながら説明する。 FIG. 21 is a block diagram of a conventional power supply regulator. Hereinafter, FIG. 21 will be described with reference to the drawings.
図２１において、電源レギュレータ２０００の集積回路装置１は、基準電圧源２、制御回路３４、出力段５、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１は、例えば、半導体集積回路装置で構成される。集積回路装置１には、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３及びドライバ回路４を含む。
In FIG. 21, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１の帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４の出力端子は、出力段５の図示しないＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、駆動電圧Ｅ２を出力する。
The
出力段５の入力端子は、集積回路装置１の入力端子ＩＮに接続される。入力端子ＩＮには入力電圧Ｖｉｎが印加される。出力段５の出力端子は、集積回路装置１の出力端子ＯＵＴに接続される。出力段５は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動され、入力端子ＩＮから入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、集積回路装置１の出力端子ＯＵＴに出力する。
The input terminal of the
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１の帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The voltage dividing
出力端子ＯＵＴには、負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
従来の電源レギュレータ２０００では、帰還端子ＦＢの実装ミス、外付抵抗の実装のミス又は不慮の事故等によりノードＮ１と帰還端子ＦＢとの間に断線箇所Ｘができ、帰還端子ＦＢがオープン状態になると、帰還端子ＦＢの電位が不確定状態になる。帰還端子ＦＢの電位が不確定状態になると、ノイズ等により、制御部３が異常電圧を出力してしまう場合がある。それにより、出力端子ＯＵＴに接続された負荷９が正常な状態で動作しない又は劣化するという不具合が生じる。
In the conventional power supply regulator 2000, a disconnection point X is created between the node N1 and the feedback terminal FB due to a mounting error of the feedback terminal FB, a mounting error of an external resistor, or an unexpected accident, and the feedback terminal FB is opened. Then, the potential of the feedback terminal FB becomes uncertain. When the potential of the feedback terminal FB becomes uncertain, the
図２２は、図２１の電源レギュレータ２０００の正規動作時及び帰還端子オープン時の電位を示す模式図である。図２１及び図２２を用いて電源レギュレータ２０００の回路動作について説明する。 FIG. 22 is a schematic view showing the potentials of the power supply regulator 2000 of FIG. 21 during normal operation and when the feedback terminal is open. The circuit operation of the power supply regulator 2000 will be described with reference to FIGS. 21 and 22.
電源レギュレータ２０００の正規動作時には、帰還端子ＦＢの帰還電圧Ｖｆｂが安定している。そのため、出力端子ＯＵＴの出力電圧Ｖｏｕｔも安定している。 During normal operation of the power supply regulator 2000, the feedback voltage Vfb of the feedback terminal FB is stable. Therefore, the output voltage Vout of the output terminal OUT is also stable.
一方、電源レギュレータ２０００の帰還端子オープン時には、帰還端子ＦＢの帰還電圧Ｖｆｂが不確定状態になり、出力端子ＯＵＴの出力電圧Ｖｏｕｔも不確定状態になる。 On the other hand, when the feedback terminal of the power supply regulator 2000 is opened, the feedback voltage Vfb of the feedback terminal FB is in an uncertain state, and the output voltage Vout of the output terminal OUT is also in an uncertain state.
上記問題を解決するため、種々の対策が採られている。 Various measures have been taken to solve the above problems.
特許文献１に記載のＤＣ−ＤＣコンバータ及びそれを用いた電子機器においては、ブートストラップ回路のスイッチング素子と反対側が接続されるブート配線と、フィードバック配線との間にキャパシタが取り付けられている。特許文献１に記載のＤＣ−ＤＣコンバータは、フィードバック配線がオープンになった時点から短時間で入力電圧より低い出力電圧を出力する。これにより、フィードバック配線がオープンになっても過剰な電圧が出力されるのが抑制される。
In the DC-DC converter described in
特許文献２に記載のスイッチング電源装置及び表示装置付き電子機器においては、スイッチング電源装置のコイルとスイッチとの直列接続点の電圧をピーク検出して、過電圧保護の第２検出電圧とする。これにより、スイッチング制御用ＩＣに過電圧保護のための新たな端子を設けることなく、帰還回路や整流用ダイオード等の構成要素の接続がオープン状態になったときに、確実に過電圧保護を行う。
In the switching power supply device and the electronic device with a display device described in
特許文献１に記載のＤＣ−ＤＣコンバータ及びそれを用いた電子機器では、発明の適用対象がブートストラップ回路を有するスイッチング電源に限定される。そのため、リニアレギュレータに適用することはできない。
In the DC-DC converter described in
特許文献２に記載のスイッチング電源装置及び表示装置付き電子機器においても、特許文献１と同様に、発明の適用対象がスイッチング電源に限定され、リニアレギュレータに適用することはできない。
Similarly to
本発明は、上述した問題に鑑み、帰還端子の実装ミス、帰還端子に接続される外付抵抗の実装ミス、不慮のオープン事故等により帰還端子がオープンになった場合に、リニアレギュレータか否か、スイッチ電源の違い、ブートストラップ回路の有無、降圧型、昇圧型等の区別に関わらず、電源レギュレータの出力をほぼ完全に遮断することができる電源レギュレータを提供することを目的とする。 In view of the above-mentioned problems, the present invention is a linear regulator when the feedback terminal is opened due to a mounting error of the feedback terminal, a mounting error of an external resistor connected to the feedback terminal, an unexpected open accident, or the like. It is an object of the present invention to provide a power supply regulator capable of almost completely cutting off the output of the power supply regulator regardless of the difference in switch power supply, the presence or absence of a bootstrap circuit, the step-down type, the step-up type, and the like.
本発明の電源レギュレータは、入力電圧を受ける入力端子と、出力電圧を出力する出力端子と、入力端子及び出力端子に接続されたトランジスタと、出力電圧と一定の関係を有する帰還電圧を受ける帰還端子とを含む。また、帰還端子の帰還電圧と基準電圧とに基づいて出力電圧が一定になるようにトランジスタの動作を制御する制御回路と、帰還端子のオープン状態を検出し、オープン状態を検出したときに基準電圧を変化させることによりトランジスタをオフ状態に維持するオープン検出回路とを含む。 The power supply regulator of the present invention has an input terminal that receives an input voltage, an output terminal that outputs an output voltage, a transistor connected to the input terminal and the output terminal, and a feedback terminal that receives a feedback voltage having a certain relationship with the output voltage. And include. In addition, a control circuit that controls the operation of the transistor so that the output voltage becomes constant based on the feedback voltage and the reference voltage of the feedback terminal, and the open state of the feedback terminal are detected, and the reference voltage is detected when the open state is detected. Includes an open detection circuit that keeps the transistor off by changing.
オープン検出回路は、オープン状態を検出したときに基準電圧を基準電圧よりも低い電圧に切り替えることによりトランジスタをオフ状態に維持してもよい。 The open detection circuit may keep the transistor in the off state by switching the reference voltage to a voltage lower than the reference voltage when the open state is detected.
制御回路は、帰還端子の帰還電圧と基準電圧とに基づいて駆動電圧をトランジスタに出力し、オープン検出回路は、オープン状態を検出したときに制御回路の駆動電圧を所定のレベルに維持することによりトランジスタをオフ状態に維持してもよい。 The control circuit outputs a drive voltage to the transistor based on the feedback voltage of the feedback terminal and the reference voltage, and the open detection circuit maintains the drive voltage of the control circuit at a predetermined level when the open state is detected. The transistor may be kept off.
制御回路は、帰還端子の帰還電圧と基準電圧に基づいて制御電圧を出力する制御部と、制御電圧に基づいて駆動電圧を出力するドライバ回路とを含んでもよい。オープン検出回路は、オープン状態を検出したときに制御部の制御電圧を所定のレベルに維持することによりトランジスタをオフ状態に維持してもよい。 The control circuit may include a control unit that outputs a control voltage based on the feedback voltage and the reference voltage of the feedback terminal, and a driver circuit that outputs a drive voltage based on the control voltage. The open detection circuit may keep the transistor in the off state by keeping the control voltage of the control unit at a predetermined level when the open state is detected.
オープン検出回路は、オープン状態を検出したときにトランジスタがオフ状態を維持するように制御部及びドライバ回路の少なくとも一方を制御してもよい。 The open detection circuit may control at least one of the control unit and the driver circuit so that the transistor remains in the off state when the open state is detected.
制御回路は、帰還端子の帰還電圧と基準電圧に基づいて制御電圧を出力する制御部と、制御電圧に基づいて駆動電圧を出力するドライバ回路とを含んでもよい。オープン検出回路は、オープン状態を検出したときにトランジスタがオフ状態を維持するように制御部及びドライバ回路の少なくとも一方を制御してもよい。 The control circuit may include a control unit that outputs a control voltage based on the feedback voltage and the reference voltage of the feedback terminal, and a driver circuit that outputs a drive voltage based on the control voltage. The open detection circuit may control at least one of the control unit and the driver circuit so that the transistor remains in the off state when the open state is detected.
制御部は、帰還端子の帰還電圧と基準電圧の差を制御電圧として出力する誤差増幅器を含んでもよい。 The control unit may include an error amplifier that outputs the difference between the feedback voltage of the feedback terminal and the reference voltage as a control voltage.
所定のレベルはほぼ０Ｖあってもよい。 The predetermined level may be approximately 0V.
電源レギュレータがリニアレギュレータであってもよい。 The power regulator may be a linear regulator.
電源レギュレータがスイッチングレギュレータであってもよい。 The power supply regulator may be a switching regulator.
なお、オープン検出回路は、帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタを含んでもよい。また、ＰＮＰトランジスタのエミッタに接続されたゲート、電源端子に接続されたソース、及び第２の抵抗を介して低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタを含んでもよい。更に、第１ＰＭＯＳトランジスタのドレインに接続されたゲート、電源端子に接続されたソース、及び第３の抵抗を介して低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタを含んでもよい。また、第２ＰＭＯＳトランジスタのドレインに接続されたゲート、低電位端子に接続されたソース、及び基準電圧が供給されるドレインを有するＮＭＯＳトランジスタを含んでもよい。 The open detection circuit may include a PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via the first resistor. It may also include a first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor. Further, it may include a second MIMO transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor. It may also include an NMOS transistor having a gate connected to the drain of the second MOSFET transistor, a source connected to the low potential terminal, and a drain to which a reference voltage is supplied.
また、オープン検出回路は、帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタを含んでもよい。また、ＰＮＰトランジスタのエミッタに接続されたゲート、電源端子に接続されたソース、及び第２の抵抗を介して低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタを含んでもよい。更に、第１ＰＭＯＳトランジスタのドレインに接続されたゲート、電源端子に接続されたソース、及び第３の抵抗を介して低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタを含んでもよい。第２ＰＭＯＳトランジスタのドレインに接続されたゲート、低電位端子に接続されたソース、及び制御回路の出力端子に接続されたドレインを有するＮＭＯＳトランジスタを含んでもよい。 The open detection circuit may also include a PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via a first resistor. It may also include a first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor. Further, it may include a second MIMO transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor. It may include an NMOS transistor having a gate connected to the drain of the second MOSFET transistor, a source connected to the low potential terminal, and a drain connected to the output terminal of the control circuit.
また、オープン検出回路は、帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタを含んでもよい。また、ＰＮＰトランジスタのエミッタに接続されたゲート、電源端子に接続されたソース、及び第２の抵抗を介して低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタを含んでもよい。更に、第１ＰＭＯＳトランジスタのドレインに接続されたゲート、電源端子に接続されたソース、及び第３の抵抗を介して低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタを含んでもよい。また、第２ＰＭＯＳトランジスタのドレインに接続されたゲート、低電位端子に接続されたソース、及び制御部の制御電圧を出力する端子に接続されたドレインを有するＮＭＯＳトランジスタを含んでもよい。 The open detection circuit may also include a PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via a first resistor. It may also include a first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor. Further, it may include a second MIMO transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor. It may also include an NMOS transistor having a gate connected to the drain of the second MOSFET transistor, a source connected to the low potential terminal, and a drain connected to the terminal that outputs the control voltage of the control unit.
また、本発明の電源レギュレータは、入力電圧を受ける入力端子と、出力電圧を出力する出力端子と、入力端子及び出力端子に接続されたトランジスタと、出力電圧を出力電圧と一定の関係を有する帰還電圧に分圧する分圧回路と、帰還電圧を受ける帰還端子と、基準電圧を生成する基準電圧源と、帰還端子の帰還電圧と基準電圧とに基づいて出力電圧が一定の第１の電圧になるようにトランジスタの動作を制御する制御回路と、帰還端子と分圧回路との接続がオープン状態であるときに出力電圧を第１の電圧よりも低い一定の第２の電圧に固定する電圧固定回路とを含む。 Further, the power supply regulator of the present invention has an input terminal that receives an input voltage, an output terminal that outputs an output voltage, a transistor connected to the input terminal and the output terminal, and a feedback that has a certain relationship between the output voltage and the output voltage. The output voltage becomes a constant first voltage based on the voltage dividing circuit that divides the voltage, the feedback terminal that receives the feedback voltage, the reference voltage source that generates the reference voltage, and the feedback voltage and the reference voltage of the feedback terminal. A control circuit that controls the operation of the transistor, and a voltage fixing circuit that fixes the output voltage to a constant second voltage lower than the first voltage when the connection between the feedback terminal and the voltage dividing circuit is open. And include.
制御回路は、基準電圧を受ける第１入力端子と帰還端子に接続される第２入力端子とを有してもよい。電圧固定回路は、帰還端子と分圧回路との接続がオープン状態であるときに第２入力端子に一定の第３の電圧を与えることにより、出力電圧を第２の電圧に固定してもよい。 The control circuit may have a first input terminal that receives a reference voltage and a second input terminal that is connected to the feedback terminal. The voltage fixing circuit may fix the output voltage to the second voltage by applying a constant third voltage to the second input terminal when the connection between the feedback terminal and the voltage dividing circuit is open. ..
電圧固定回路は、帰還端子に接続されるベース、第１の抵抗を介して高電位を受けるエミッタ、及び高電位よりも低い低電位を受けるコレクタを有するＰＮＰトランジスタを含んでもよい。 The voltage-fixed circuit may include a PNP transistor having a base connected to a feedback terminal, an emitter that receives a high potential through a first resistor, and a collector that receives a low potential lower than the high potential.
電圧固定回路は、帰還端子に接続される一端、及び高電位を受ける他端を有する第２の抵抗を含んでもよい。 The voltage-fixed circuit may include a second resistor having one end connected to the feedback terminal and the other end receiving a high potential.
電圧固定回路は、帰還端子に接続されるベース、第１の定電流源を介して高電位を受けるエミッタ、及び高電位よりも低い低電位を受けるコレクタを有するＰＮＰトランジスタを含んでもよい。 The voltage fixing circuit may include a PNP transistor having a base connected to a feedback terminal, an emitter receiving a high potential via a first constant current source, and a collector receiving a low potential lower than the high potential.
電圧固定回路は、帰還端子に接続される一端、及び高電位を受ける他端を有する第２の定電流源を含んでもよい。 The voltage-fixed circuit may include a second constant current source having one end connected to the feedback terminal and the other end receiving a high potential.
制御回路は、基準電圧を受ける第１入力端子と帰還端子に接続される第２入力端子とを有してもよい。電圧固定回路は、帰還端子と分圧回路との接続がオープン状態であるときに第２入力端子に出力電圧と一定の関係を有する第４の電圧を与えることにより、出力電圧を第２の電圧に固定してもよい。 The control circuit may have a first input terminal that receives a reference voltage and a second input terminal that is connected to the feedback terminal. The voltage fixing circuit sets the output voltage to the second voltage by applying a fourth voltage having a constant relationship with the output voltage to the second input terminal when the connection between the feedback terminal and the voltage dividing circuit is open. It may be fixed to.
電圧固定回路は、出力端子に接続される一端、及び帰還端子に接続される他端を有する第３の抵抗を含んでもよい。 The voltage fixing circuit may include a third resistor having one end connected to the output terminal and the other end connected to the feedback terminal.
本発明の電源レギュレータは、出力電圧を入力電圧の変化に直線的に調整するリニアレギュレータであってもよい。 The power supply regulator of the present invention may be a linear regulator that linearly adjusts the output voltage to the change of the input voltage.
本発明の電源レギュレータは、出力電圧を入力電圧よりも低く制御する降圧型のスイッチングレギュレータであってもよい。 The power supply regulator of the present invention may be a step-down switching regulator that controls the output voltage to be lower than the input voltage.
本発明の電源レギュレータは、出力電圧を入力電圧よりも高く制御する昇圧型のスイッチングレギュレータであってもよい。 The power supply regulator of the present invention may be a step-up switching regulator that controls the output voltage higher than the input voltage.
本発明によれば、帰還端子がオープン状態になった場合に、電源レギュレータの出力を確実に遮断できるため、出力端子に接続される、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等の負荷の劣化、破壊等を回避することができる。 According to the present invention, when the feedback terminal is opened, the output of the power supply regulator can be reliably cut off, so that the load connected to the output terminal, for example, the CPU, MPU, sensor, motor, etc., deteriorates. It is possible to avoid destruction and the like.
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電源レギュレータのブロック図である。図１の本発明の第１の実施の形態に係る電源レギュレータ１００は、リニアレギュレータの１つであるシリーズレギュレータである。以下、本発明の第１の実施の形態について図面を参照しながら説明する。なお、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
(First Embodiment)
FIG. 1 is a block diagram of a power supply regulator according to the first embodiment of the present invention. The
図１の本発明の第１の実施の形態に係る電源レギュレータ１００と図２１の従来の電源レギュレータ２０００との違いは、オープン検出回路１０の有無である。
The difference between the
図１において、電源レギュレータ１００の集積回路装置１ａは、基準電圧源２、制御回路３４、出力段５、オープン検出回路１０、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１ａは、例えば、半導体集積回路装置で構成される。集積回路装置１ａには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 1, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１ａの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては、例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４の出力端子は、出力段５の図示しないＭＯＳＦＥＴのゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、駆動電圧Ｅ２を出力する。
The
出力段５の入力端子は、集積回路装置１ａの入力端子ＩＮに接続される。入力端子ＩＮには、入力電圧Ｖｉｎが印加される。出力段５の出力端子は、集積回路装置１ａの出力端子ＯＵＴに接続される。出力段５は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動し、入力端子ＩＮから入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、集積回路装置１ａの出力端子ＯＵＴに出力する。集積回路装置１ａは降圧型であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。なお、入力端子ＩＮと出力端子ＯＵＴとの間の電圧差が例えば１Ｖ未満でも出力段５が正常に動作できる場合には、特に、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）電源と称される。本発明の第１の実施の形態に係る電源レギュレータ１００は、ＬＤＯ電源を含むリニアレギュレータ全般に適用することが可能である。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。
The input terminal of the
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。外付抵抗である抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１ａの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは抵抗Ｒ１及び抵抗Ｒ２によって分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが生じ、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
オープン検出回路１０の入力端子は、帰還端子ＦＢに接続される。オープン検出回路１０の出力端子Ｅｏ１は、基準電圧源２の出力端子すなわち基準電圧Ｖｒｅｆが出力される端子と同じ端子に接続される。オープン検出回路１０は、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘによる帰還端子ＦＢのオープンを検出し、基準電圧源２から出力される基準電圧Ｖｒｅｆを所定の電圧に設定する。ここで所定の電圧とは、初期設定された基準電圧Ｖｒｅｆの値よりも十分に低い電圧（例えば０Ｖ）である。これにより、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔを０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊を回避することができる。
The input terminal of the
リニアレギュレータは、前に述べたようにシリーズレギュレータとシャントレギュレータとに大別される。シャントレギュレータは、上記のシリーズレギュレータと同様に、帰還端子を有し、帰還端子に入力される帰還電圧と基準電圧と比較して、出力電圧を所定の値に制御する。そのため、本発明は、リニアレギュレータの１つであるシャントレギュレータにも適用することができる。 Linear regulators are roughly divided into series regulators and shunt regulators as described above. Similar to the series regulators described above, the shunt regulator has a feedback terminal and controls the output voltage to a predetermined value by comparing the feedback voltage input to the feedback terminal with the reference voltage. Therefore, the present invention can also be applied to a shunt regulator, which is one of the linear regulators.
図２は、図１の本発明の第１の実施の形態に係る電源レギュレータ１００の具体的な回路構成を示す。
FIG. 2 shows a specific circuit configuration of the
基準電圧源２は、電圧源ＲＥＦ、抵抗Ｒ３及び抵抗Ｒ４から構成される。電圧源ＲＥＦは、例えば、バンドギャップ電圧回路から構成される。電圧源ＲＥＦの電圧は、抵抗Ｒ３及び抵抗Ｒ４により分圧され、基準電圧源２から基準電圧Ｖｒｅｆが出力される。抵抗Ｒ３及び抵抗Ｒ４は、それぞれ、例えば、数ｋΩから数ＭΩである。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The
制御部３は、誤差増幅器ＥＲＲを含む。誤差増幅器ＥＲＲは、具体的にはオペアンプで構成される。図２では、図１の第１入力端子Ｔ１が非反転入力端子（＋）に相当し、第２入力端子Ｔ２が反転入力端子（−）に相当する。このような回路構成により帰還電圧Ｖｆｂが集積回路装置１ａの誤差増幅器ＥＲＲに負帰還されている。
The
ドライバ回路４は、１つ又は複数のトランジスタから構成されるドライバＤＲを含む。ドライバＤＲは後段の出力段５を十分に駆動するために用いられ、又は、制御部３と出力段５との干渉を防止するためのいわゆるバッファとして用いられている。そのため、制御部３がこれらの機能を兼ね備えている場合には、ドライバＤＲは不要となる。
The
出力段５は、制御素子Ｑ１（例えばＰＭＯＳトランジスタであり、以下では、ＰＭＯＳトランジスタＱ１と呼ぶ場合がある）を含む。なお、制御素子Ｑ１としては、ＰＭＯＳトランジスタに代えて、バイポーラトランジスタが用いられてもよい。
The
オープン検出回路１０は、ＰＮＰトランジスタＱ１１、ＰＭＯＳトランジスタＱ１２、ＰＭＯＳトランジスタＱ１３、ＮＭＯＳトランジスタＱ１４、抵抗Ｒ１１、抵抗Ｒ１２及び抵抗Ｒ１３を含む。オープン検出回路１０は、帰還端子ＦＢがオープン状態になったときに、基準電圧Ｖｒｅｆを所定の電位に設定する。ここで所定の電位とは、初期設定された基準電圧Ｖｒｅｆよりも十分に低い電位、例えば、０Ｖ又は０Ｖに近い電位である。
The
オープン検出回路１０の一例を図２に示したが、オープン検出回路１０はこの回路構成に限定されない。例えば、抵抗Ｒ１２及び抵抗Ｒ１３に代えて定電流源が用いられてもよい。また、ＰＭＯＳトランジスタＱ１２、ＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１４がバイポーラトランジスタに置き換えられてもかまわない。
Although an example of the
次に、図２の電源レギュレータ１００の回路構成及び回路接続について説明する。
Next, the circuit configuration and circuit connection of the
基準電圧源２において、電圧源ＲＥＦの正極端とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ３及び抵抗Ｒ４が直列に接続される。制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）は、ノードＮ３を介して基準電圧源２の抵抗Ｒ３と抵抗Ｒ４との間に接続される。制御部３の誤差増幅器ＥＲＲの反転入力端子（−）は、帰還端子ＦＢに接続される。制御部３の誤差増幅器ＥＲＲの出力端子は、ドライバ回路４のドライバＤＲの入力端子に接続される。ドライバ回路４のドライバＤＲの出力端子は、出力段５のＰＭＯＳトランジスタＱ１のゲートＧに接続される。出力段５のＰＭＯＳトランジスタＱ１のソースＳは、入力端子ＩＮに接続される。出力段５のＰＭＯＳトランジスタＱ１のドレインＤは、出力端子ＯＵＴに接続される。
In the
入力端子ＩＮには、入力電圧Ｖｉｎが入力される。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。 The input voltage Vin is input to the input terminal IN. The input voltage Vin is, for example, 2.5 V to 100 V. The output voltage Vout is, for example, 0.6V to 40V.
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１ａの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
オープン検出回路１０において、バイポーラトランジスタＱ１１のベースは、帰還端子ＦＢに接続される。バイポーラトランジスタＱ１１のコレクタは、グランド端子（低電位端子）ＧＮＤに接続される。バイポーラトランジスタＱ１１のエミッタは、抵抗Ｒ１１を介して電源端子（高電位端子）Ｖｃｃに接続される。また、バイポーラトランジスタＱ１１のエミッタは、ＰＭＯＳトランジスタＱ１２のゲートにも接続される。ＰＭＯＳトランジスタＱ１２のソースは、電源端子（高電位端子）Ｖｃｃに接続される。ＰＭＯＳトランジスタＱ１２のドレインは、抵抗Ｒ１２を介してグランド端子（低電位端子）ＧＮＤに接続される。また、ＰＭＯＳトランジスタＱ１２のドレインは、ＰＭＯＳトランジスタＱ１３のゲートにも接続される。ＰＭＯＳトランジスタＱ１３のソースは、電源端子（高電位端子）Ｖｃｃに接続される。ＰＭＯＳトランジスタＱ１３のドレインは、抵抗Ｒ１３を介してグランド端子（低電位端子）ＧＮＤに接続される。また、ＰＭＯＳトランジスタＱ１３のドレインは、ＮＭＯＳトランジスタＱ１４のゲートにも接続される。ＮＭＯＳトランジスタＱ１４のソースは、グランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ１４のドレインは、ノードＮ３に接続される。
In the
次に、帰還端子ＦＢが正常状態である場合の図２の集積回路装置１ａの信号の流れ及び回路動作について説明する。
Next, the signal flow and circuit operation of the
制御部３の誤差増幅器ＥＲＲは、基準電圧源２から出力される基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。ドライバ回路４のドライバＤＲは、制御電圧Ｅ１に基づいて、駆動電圧Ｅ２を出力する。出力段５のＰＭＯＳトランジスタＱ１は、駆動電圧Ｅ２に基づいて、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧され、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。
The error amplifier ERR of the
帰還端子ＦＢに帰還電圧Ｖｆｂが入力されると、オープン検出回路１０のバイポーラトランジスタＱ１１がオン状態になる。そのため、ＰＭＯＳトランジスタＱ１２のゲートに帰還電圧ＶｆｂとトランジスタＱ１１のエミッタ−ベース間の順方向電圧とが加算された電圧が印加される。ここで、電源端子（高電位端子）Ｖｃｃの電圧が、帰還電圧ＶｆｂとトランジスタＱ１１のエミッタ−ベース間の順方向電圧とが加算された電圧よりも高い場合には、ＰＭＯＳトランジスタＱ１２がオン状態になる。それにより、ＰＭＯＳトランジスタＱ１３のゲートに電源端子（高電位端子）Ｖｃｃの電圧が印加され、ＰＭＯＳトランジスタＱ１３がオフ状態になる。そのため、ＮＭＯＳトランジスタＱ１４のゲートが０Ｖ又これに近い値になり、ＮＭＯＳトランジスタＱ１４がオフ状態になる。その結果、基準電圧Ｖｒｅｆは、制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）に入力される。
When the feedback voltage Vfb is input to the feedback terminal FB, the bipolar transistor Q11 of the
以上のようにして、図２の本発明の第１の実施の形態に係る電源レギュレータ１００の通常動作時は、出力電圧Ｖｏｕｔが一定に保たれるように制御部３、ドライバ回路４、出力段５が制御される。
As described above, during the normal operation of the
次に、帰還端子ＦＢがオープン状態になった場合の図２の集積回路装置１ａの信号の流れ及び回路動作について説明する。
Next, the signal flow and circuit operation of the
帰還端子ＦＢがオープン状態になると、バイポーラトランジスタＱ１１のベースが不確定状態になるが、バイポーラトランジスタＱ１１のベース電流が流れる経路が遮断されるため、オープン検出回路１０のバイポーラトランジスタＱ１１がオフ状態になる。そのため、ＰＭＯＳトランジスタＱ１２のゲートに電源端子（高電位端子）Ｖｃｃの電圧が印加され、ＰＭＯＳトランジスタＱ１２がオフ状態になる。それにより、ＰＭＯＳトランジスタＱ１３のゲートが０Ｖになり、ＰＭＯＳトランジスタＱ１３がオン状態になる。そのため、ＮＭＯＳトランジスタＱ１４のゲートに電源端子（高電位端子）Ｖｃｃの電圧が印加されるため、ＮＭＯＳトランジスタＱ１４がオン状態になる。その結果、基準電圧Ｖｒｅｆがグランド端子（低電位端子）ＧＮＤの電位と同じ０Ｖ又はこれに近い値になる。
When the feedback terminal FB is opened, the base of the bipolar transistor Q11 is in an uncertain state, but the path through which the base current of the bipolar transistor Q11 flows is cut off, so that the bipolar transistor Q11 of the
制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆがほぼ０Ｖになると、制御部３の誤差増幅器ＥＲＲの反転入力端子（−）にノイズ等が入力された場合に、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔを０Ｖにするように制御される。
When the reference voltage Vref input to the non-inverting input terminal (+) of the error amplifier ERR of the
以上のように、集積回路装置１ａの帰還端子ＦＢがオープン状態になると、オープン検出回路１０が基準電圧源２から出力される基準電圧Ｖｒｅｆを０Ｖ又は０Ｖに近い電位にする。その結果、ノイズ等により制御部３が異常電圧を出力してしまうことがなくなる。それにより、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
As described above, when the feedback terminal FB of the
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る電源レギュレータのブロック図である。図３の本発明の第２の実施の形態に係る電源レギュレータ２００は、図１と同様にシリーズレギュレータである。以下では、本発明の第２の実施の形態について図面を参照しながら説明する。
(Second Embodiment)
FIG. 3 is a block diagram of a power supply regulator according to a second embodiment of the present invention. The
図３の本発明の第２の実施の形態に係る電源レギュレータ２００と図１の本発明の第１の実施の形態に係る電源レギュレータ１００との相違点は、オープン検出回路の出力端子の数と接続先である。図３の本発明の第２の実施の形態に係る電源レギュレータ２００では、基準電圧源２で生成される基準電源Ｖｒｅｆは制御されない。この点が図１及び図２に示した第１の実施の形態に係る電源レギュレータ１００とは異なる。
The difference between the
図３において、電源レギュレータ２００の集積回路装置１ｂは、基準電圧源２、制御回路３４、出力段５、オープン検出回路２０、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１ｂは、例えば、半導体集積回路装置で構成される。集積回路装置１ｂには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 3, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１ｂの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４の出力端子は、出力段５の図示しないＭＯＳＦＥＴのゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、駆動電圧Ｅ２を出力する。
The
出力段５の入力端子は、集積回路装置１ｂの入力端子ＩＮに接続される。入力端子ＩＮには、入力電圧Ｖｉｎが印加される。出力段５の出力端子は、集積回路装置１ｂの出力端子ＯＵＴに接続される。出力段５は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動し、入力端子ＩＮから入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、集積回路装置１ｂの出力端子ＯＵＴに出力する。集積回路装置１ｂは降圧型であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。なお、本発明の第２の実施の形態に係る電源レギュレータ２００は、ＬＤＯ電源を含むリニアレギュレータ全般に適用することが可能である。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば０．６Ｖから４０Ｖである。
The input terminal of the
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１ｂの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。なお、抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
オープン検出回路２０の入力端子は帰還端子ＦＢに接続される。オープン検出回路２０の出力端子として、第１出力端子Ｅｏ２〜第４出力端子Ｅｏ５の４つが設けられている。第１出力端子Ｅｏ２は制御部３に接続されている。第２出力端子Ｅｏ３は、制御部３の出力端子に接続されている。第３出力端子Ｅｏ４は、ドライバ回路４に接続されている。第４出力端子Ｅｏ５は、ドライバ回路４の出力端子に接続されている。なお、図３に示す電源レギュレータ２００のオープン検出回路２０には、第１出力端子Ｅｏ２〜第４出力端子Ｅｏ５の４つが設けられているが、４つすべての出力端子が設けられる必要はなく、第１出力端子Ｅｏ２〜第４出力端子Ｅｏ５のうち少なくとも１つが設けられていればよい。
The input terminal of the
図３の本発明の第２の実施の形態に係る電源レギュレータ２００は、図１の第１の実施の形態に係る電源レギュレータ１００と同様に、通常動作時は、出力電圧Ｖｏｕｔが一定に保たれるように制御部３、ドライバ回路４及び出力段５が制御され、オープン検出回路２０は動作しない。
Similar to the
一方、帰還端子ＦＢのオープン状態が検出された場合、オープン検出回路２０は、制御部３及びドライバ回路４の動作を停止する。また、オープン検出回路２０は、出力段５の例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等をオフ状態にするために、制御部３とドライバ回路４との間の信号経路を電源端子（高電位端子）又はグランド端子（低電位端子）ＧＮＤと接続し、制御電圧Ｅ１を、ハイレベル又はローレベルに固定する。また、同様にして、駆動電圧Ｅ２を、ハイレベル又はローレベルに固定する。すなわち、制御電圧Ｅ１及び駆動電圧Ｅ２は、出力段５がオフ状態になるレベルに固定される。その結果、出力段５の動作が停止され出力段５が出力電圧Ｖｏｕｔを出力しなくなるため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
On the other hand, when the open state of the feedback terminal FB is detected, the
図３に示した第２の実施の形態に係る電源レギュレータ２００は、基準電圧源２の基準電圧Ｖｒｅｆを制御するものではなく、制御部３、ドライバ回路４及びこれらの回路結合部の電圧の少なくともいずれかを制御する。しかしながら、これら制御対象となる回路部及び回路結合の電圧のすべてが制御されることによって、例えば、制御部３の制御が不十分である場合であっても他の回路部や回路結合部で電圧が制御されるため、確実に制御電圧Ｖｏｕｔが所定の大きさに保たれる。そのため、これら制御対象となる回路部及び回路結合の電圧の全てを制御することが最も好ましい。なお、全てを制御したほうがよいが、全て制御しなければならないというわけではない。
The
図４は、図３の本発明の第２の実施の形態に係る電源レギュレータ２００の半導体装置１ｂの具体的な回路構成を示す。
FIG. 4 shows a specific circuit configuration of the
基準電圧源２は、電圧源ＲＥＦ、抵抗Ｒ３及び抵抗Ｒ４から構成される。電圧源ＲＥＦは、例えば、バンドギャップ電圧回路から構成される。電圧源ＲＥＦの電圧は、抵抗Ｒ３及び抵抗Ｒ４により分圧され、基準電圧源２から基準電圧Ｖｒｅｆが出力される。抵抗Ｒ３及び抵抗Ｒ４は、それぞれ、例えば、数ｋΩから数ＭΩである。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The
制御部３は、誤差増幅器ＥＲＲを含む。誤差増幅器ＥＲＲは、具体的にはオペアンプで構成される。図４では、図３の第１入力端子Ｔ１が非反転入力端子（＋）に相当し、第２入力端子Ｔ２が反転入力端子（−）に相当する。このような回路構成により帰還電圧Ｖｆｂが集積回路装置１ｂの誤差増幅器ＥＲＲに負帰還されている。
The
ドライバ回路４は、例えば定電流源ＣＣ、ＰＭＯＳトランジスタＱ４０、ＮＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４１を含む。
The
出力段５は、制御素子Ｑ１（例えばＰＭＯＳトランジスタ）を含む。なお、制御素子Ｑ１としては、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタが用いられてもよく、バイポーラトランジスタが用いられてもよい。
The
オープン検出回路２０は、ＰＮＰトランジスタＱ１１、ＰＭＯＳトランジスタＱ１２、ＰＭＯＳトランジスタＱ１３、ＮＭＯＳトランジスタＱ１４、ＮＭＯＳトランジスタＱ１５、ＮＭＯＳトランジスタＱ１６、ＮＭＯＳトランジスタＱ１７、ＰＭＯＳトランジスタＱ１８、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３及び抵抗１４を含む。オープン検出回路２０は、帰還端子ＦＢがオープン状態になったときに、基準電圧Ｖｒｅｆを所定の電位に設定する。ここで、所定の電位とは、初期設定された基準電圧Ｖｒｅｆよりも十分に低い電位、例えば、０Ｖ又は０Ｖに近い電位である。また、オープン検出回路２０は、制御電圧Ｅ１及び駆動電圧Ｅ２をハイレベル又はローレベルに固定する。さらに、オープン検出回路２０は、ドライバ回路４を停止させる。なお、ここでハイレベル又はローレベルとは必ずしも入力電圧Ｖｉｎやグランド端子の０Ｖ電位を指すものではなく、後段に接続される回路部がオン又はオフされる電位を指す。
The
オープン検出回路２０の一例を図４に示したが、オープン検出回路２０はこの回路構成に限定されない。例えば、抵抗Ｒ１２及び抵抗Ｒ１３に代えて定電流源が用いられてもよい。また、ＰＭＯＳトランジスタＱ１２、ＰＭＯＳトランジスタＱ１３、ＮＭＯＳトランジスタＱ１４、ＮＭＯＳトランジスタＱ１５、ＮＭＯＳトランジスタＱ１６、ＮＭＯＳトランジスタＱ１７及びＰＭＯＳトランジスタＱ１８がバイポーラトランジスタに置き換えられてもかまわない。
Although an example of the
次に、図４の電源レギュレータ２００の回路構成及び回路接続について説明する。
Next, the circuit configuration and circuit connection of the
基準電圧源２において、電圧源ＲＥＦの正極端とグランド端子（低電位端子）ＧＮＤとの間には、抵抗Ｒ３及び抵抗Ｒ４が直列に接続される。制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）は、ノードＮ３を介して、基準電圧源２の抵抗Ｒ３と抵抗Ｒ４との間に接続される。制御部３の誤差増幅器ＥＲＲの反転入力端子（−）は、帰還端子ＦＢに接続される。
In the
制御部３の誤差増幅器ＥＲＲの出力端子は、ドライバ回路４のＰＭＯＳトランジスタＱ４０のゲートに接続されている。ＰＭＯＳトランジスタＱ４０のソースは、入力端子ＩＮに接続される。ＰＭＯＳトランジスタＱ４０のドレインは、ＮＭＯＳトランジスタＱ４２のドレインに接続される。ＮＭＯＳトランジスタ４２のソースは、グランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ４２のゲート、ＮＭＯＳトランジスタＱ４１のゲートとＮＭＯＳトランジスタＱ４１のドレインは、共通に接続される。ＮＭＯＳトランジスタＱ４１のソースは、グランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ４１のドレインには定電流源ＣＣが接続される。このように、定電流源ＣＣ、ＮＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２からカレントミラー回路が構成される。カレントミラー回路で生成された電流は、ＰＭＯＳトランジスタＱ４０の負荷電流として用いられる。ＰＭＯＳトランジスタＱ４０の負荷電流は、カレントミラー回路のいわゆるミラー比により適宜設定される。
The output terminal of the error amplifier ERR of the
出力段５のＰＭＯＳトランジスタＱ１のゲートＧは、ドライバ回路４のＰＭＯＳトランジスタＱ４０とＮＭＯＳトランジスタＱ４２との共通接続点に接続される。出力段５のＰＭＯＳトランジスタＱ１のソースＳは、入力端子ＩＮに接続される。出力段５のＰＭＯＳトランジスタＱ１のドレインＤは、出力端子ＯＵＴに接続される。
The gate G of the MOSFET transistor Q1 of the
オープン検出回路２０において、バイポーラトランジスタＱ１１のベースは、帰還端子ＦＢに接続される。バイポーラトランジスタＱ１１のコレクタは、グランド端子（低電位端子）ＧＮＤに接続される。バイポーラトランジスタＱ１１のエミッタは、抵抗Ｒ１１を介して電源端子（高電位端子）Ｖｃｃに接続される。また、バイポーラトランジスタＱ１１のエミッタは、ＰＭＯＳトランジスタＱ１２のゲートにも接続される。ＰＭＯＳトランジスタＱ１２のソースは、電源端子（高電位端子）Ｖｃｃに接続される。ＰＭＯＳトランジスタＱ１２のドレインは、抵抗Ｒ１２を介してグランド端子（低電位端子）ＧＮＤに接続される。また、ＰＭＯＳトランジスタＱ１２のドレインは、ＰＭＯＳトランジスタＱ１３のゲートに接続される。ＰＭＯＳトランジスタＱ１３のソースは、電源端子（高電位端子）Ｖｃｃに接続される。ＰＭＯＳトランジスタＱ１３のドレインは、抵抗Ｒ１３を介してグランド端子（低電位端子）ＧＮＤに接続される。また、ＰＭＯＳトランジスタＱ１３のドレインは、ＮＭＯＳトランジスタＱ１４のゲート、ＮＭＯＳトランジスタＱ１５のゲート、ＮＭＯＳトランジスタＱ１６のゲート及びＮＭＯＳトランジスタＱ１７のゲートに接続される。ＮＭＯＳトランジスタＱ１４のソース、ＮＭＯＳトランジスタＱ１５のソース、ＮＭＯＳトランジスタＱ１６のソース及びＮＭＯＳトランジスタＱ１７のソースは、グランド端子（低電位端子）ＧＮＤに接続される。ＮＭＯＳトランジスタＱ１４のドレインは、ノードＮ３に接続される。ＮＭＯＳトランジスタＱ１５のドレインは、制御部３の誤差増幅器ＥＲＲの出力端子に接続される。ＮＭＯＳトランジスタＱ１６のドレインは、ドライバ回路４のＮＭＯＳトランジスタＱ４１のドレインに接続される。ＮＭＯＳトランジスタＱ１７のドレインは、抵抗Ｒ１４を介して入力端子ＩＮに接続される。ＰＭＯＳトランジスタＱ１８のゲートは、ＮＭＯＳトランジスタＱ１７のドレインに接続される。ＰＭＯＳトランジスタＱ１８のソースは、入力端子ＩＮに接続される。ＰＭＯＳトランジスタＱ１８のドレインは、出力段５のＰＭＯＳトランジスタＱ１のゲートＧに接続される。
In the
次に、帰還端子ＦＢが正常状態である場合の図４の集積回路装置１ｂの信号の流れ及び回路動作について説明する。
Next, the signal flow and circuit operation of the
制御部３の誤差増幅器ＥＲＲは、基準電圧源２から出力される基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。ドライバ回路４のＰＭＯＳトランジスタＱ４０は、制御電圧Ｅ１に基づいて、駆動電圧Ｅ２を出力する。出力段５のＰＭＯＳトランジスタＱ１は、駆動電圧Ｅ２に基づいて、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧され、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。
The error amplifier ERR of the
帰還端子ＦＢに帰還電圧Ｖｆｂが入力されると、オープン検出回路２０のバイポーラトランジスタＱ１１がオン状態になる。そのため、ＰＭＯＳトランジスタＱ１２のゲートに帰還電圧ＶｆｂとトランジスタＱ１１のエミッタ−ベース間の順方向電圧とが加算された電圧が印加される。ここで、電源端子（高電位端子）Ｖｃｃの電圧が、帰還電圧ＶｆｂとトランジスタＱ１１のエミッタ−ベース間の順方向電圧とが加算された電圧よりも高い場合には、ＰＭＯＳトランジスタＱ１２がオン状態になる。それにより、ＰＭＯＳトランジスタＱ１３のゲートに電源端子（高電位端子）Ｖｃｃに近い電圧が印加され、ＰＭＯＳトランジスタＱ１３がオフ状態になる。そのため、ＮＭＯＳトランジスタＱ１４のゲートがローレベル好ましくは０Ｖになり、ＮＭＯＳトランジスタＱ１４がオフ状態になる。その結果、基準電圧Ｖｒｅｆは、制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）にそのまま入力される。また、ＮＭＯＳトランジスタＱ１５のゲート、ＮＭＯＳトランジスタＱ１６のゲート及びＮＭＯＳトランジスタＱ１７のゲートが０Ｖになり、ＮＭＯＳトランジスタＱ１５、ＮＭＯＳトランジスタＱ１６及びＮＭＯＳトランジスタＱ１７がオフ状態になる。ＮＭＯＳトランジスタＱ１７がオフ状態になるとＰＭＯＳトランジスタＱ１８がオフ状態になる。
When the feedback voltage Vfb is input to the feedback terminal FB, the bipolar transistor Q11 of the
以上のようにして、図４の本発明の第２の実施の形態に係る電源レギュレータ２００の通常動作時は、出力電圧Ｖｏｕｔが一定に保たれるように制御部３、ドライバ回路４、出力段５が制御される。
As described above, during the normal operation of the
次に、帰還端子ＦＢがオープン状態になった場合の図４の集積回路装置１ｂの信号の流れ及び回路動作について説明する。
Next, the signal flow and circuit operation of the
帰還端子ＦＢがオープン状態になると、バイポーラトランジスタＱ１１のベースが不確定状態になるが、バイポーラトランジスタＱ１１のベース電流が流れる経路が遮断されるため、オープン検出回路２０のバイポーラトランジスタＱ１１がオフ状態になる。そのため、ＰＭＯＳトランジスタＱ１２のゲートに電源端子（高電位端子）Ｖｃｃの電圧が印加され、ＰＭＯＳトランジスタＱ１２がオフ状態になる。それにより、ＰＭＯＳトランジスタＱ１３のゲートがほぼ０Ｖになり、ＰＭＯＳトランジスタＱ１３がオン状態になる。そのため、ＮＭＯＳトランジスタＱ１４、ＮＭＯＳトランジスタＱ１５、ＮＭＯＳトランジスタＱ１６及びＮＭＯＳトランジスタＱ１７のゲートに電源端子（高電位端子）Ｖｃｃの電圧が印加される。ＮＭＯＳトランジスタＱ１４がオン状態になるため、基準電圧Ｖｒｅｆがローレベル好ましくはグランド端子（低電位端子）ＧＮＤの電位と同じ０Ｖになる。また、ＮＭＯＳトランジスタＱ１５がオン状態になるため、制御部３の制御電圧が０Ｖに固定される。更に、ＮＭＯＳトランジスタＱ１６がオン状態になり、定電流源ＣＣの電流は、ＮＭＯＳトランジスタＱ４１ではなく、ＮＭＯＳトランジスタＱ１６に流れるため、ＰＭＯＳトランジスタＱ４０の負荷電流が遮断されて、ドライバ回路４の動作が停止される。また、ＮＭＯＳトランジスタＱ１７がオン状態になるため、ＰＭＯＳトランジスタＱ１８がオン状態になり、出力段５のＰＭＯＳトランジスタＱ１がオフ状態に固定される。
When the feedback terminal FB is opened, the base of the bipolar transistor Q11 is in an uncertain state, but the path through which the base current of the bipolar transistor Q11 flows is cut off, so that the bipolar transistor Q11 of the
以上のように、集積回路装置１ｂの帰還端子ＦＢがオープン状態になると、出力段５のＰＭＯＳトランジスタＱ１がオフ状態になるように駆動される。その結果、ノイズ等により、制御部３が異常電圧を出力してしまうことがなくなる。それにより、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
As described above, when the feedback terminal FB of the
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る電源レギュレータのブロック図である。図５の本発明の第３の実施の形態に係る電源レギュレータ３００は、リニアレギュレータの１つであるシャントレギュレータである。以下、本発明の第３の実施の形態について図面を参照しながら説明する。
(Third Embodiment)
FIG. 5 is a block diagram of a power supply regulator according to a third embodiment of the present invention. The
図５の本発明の第３の実施の形態に係る電源レギュレータ３００と、図３及び図４の本発明の第２の実施の形態に係る電源レギュレータ２００は、共にリニアレギュレータである点で共通している。しかし、図５の本発明の第３の実施の形態に係る電源レギュレータ３００は、シャントレギュレータであるが、図３及び図４の本発明の第２の実施の形態に係る電源レギュレータ２００は、シリーズレギュレータである。そのため、出力段５内の制御素子の接続が異なる。また、オープン検出回路の出力端子の数及び接続先も異なる。具体的には、図３及び図４に示した電源レギュレータ２００は、シリーズレギュレータであるため、入力端子ＩＮと出力端子ＯＵＴとの間に接続される出力段５内の制御素子Ｑ１が負荷９と直列に接続される。一方、図５の本発明の第３の実施の形態に係る電源レギュレータ３００は、シャントレギュレータであるため、出力段５内の制御素子Ｑ２が負荷９と並列に接続される。図５に示した電源レギュレータ３００では、図１〜図４に示した電源レギュレータと異なり、集積回路装置１ｃに入力端子ＩＮを用意する必要がなくなる。なお、図５の出力段５の制御素子Ｑ２は、ＮＭＯＳトランジスタが用いられているがこれに限定されない。制御素子Ｑ２は、ＰＭＯＳトランジスタでもよく、バイポーラトランジスタでもよい。図５の本発明の第３の実施の形態に係る電源レギュレータ３００では、基準電圧源２で生成される基準電源Ｖｒｅｆも制御される。
The
図５において、電源レギュレータ３００の集積回路装置１ｃは、基準電圧源２、制御回路３４、出力段５、オープン検出回路２０、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１ｃは、例えば、半導体集積回路装置で構成される。集積回路装置１ｃには、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 5, the integrated circuit device 1c of the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１ｃの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、駆動電圧Ｅ２を出力する。ドライバ回路４の出力端子は、出力段５の制御素子Ｑ２のゲートＧに接続される。
The
出力段５の制御素子Ｑ２のドレインＤは、集積回路装置１ｃの出力端子ＯＵＴに接続される。制御素子Ｑ２のソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。制御素子Ｑ２は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動し、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、集積回路装置１ｃの出力端子ＯＵＴに出力する。集積回路装置１ｃは降圧型であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。
The drain D of the control element Q2 of the
出力端子ＯＵＴは、ノードＮ２に接続される。また、出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。ノードＮ２には、シャント抵抗Ｒｓｈを介して入力電圧Ｖｉｎが印加される。出力段５又は負荷９に流れる電流がシャント抵抗Ｒｓｈに流れる。負荷９に電流が流れていないときに出力段５の制御素子Ｑ２に電流が流れることにより、出力端子ＯＵＴは、常に一定の出力電圧Ｖｏｕｔに維持される。
The output terminal OUT is connected to the node N2. Further, the
ノードＮ２とノードＮ１との間には抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間には抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１ｃの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは、抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。なお、抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
オープン検出回路２０の入力端子は帰還端子ＦＢに接続される。オープン検出回路２０の出力端子として、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられている。第１出力端子Ｅｏ１は、基準電圧源２の出力端子に接続される。第２出力端子Ｅｏ２は、制御部３に接続されている。第３出力端子Ｅｏ３は、制御部３の出力端子に接続されている。第４出力端子Ｅｏ４は、ドライバ回路４に接続されている。第５出力端子Ｅｏ５は、ドライバ回路４の出力端子に接続されている。なお、図５に示す電源レギュレータ３００のオープン検出回路２０には、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられているが、５つすべての出力端子が設けられる必要はなく、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５のうち少なくとも１つが設けられておればよい。
The input terminal of the
図５の本発明の第３の実施の形態に係る電源レギュレータ３００では、図１の第１の実施の形態に係る電源レギュレータ１００と同様に、通常動作時には、出力電圧Ｖｏｕｔが一定に保たれるように制御部３、ドライバ回路４及び出力段５が制御され、オープン検出回路２０は動作しない。
In the
一方、帰還端子ＦＢのオープン状態が検出された場合、オープン検出回路２０は基準電圧源２から出力される基準電圧Ｖｒｅｆを０Ｖ又は０Ｖに近い電位にする。さらに、オープン検出回路２０は、制御部３及びドライバ回路４の動作を停止する。また、オープン検出回路２０は、出力段５の例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等をオフ状態にするために、制御部３とドライバ回路４との間の信号経路を電源端子（高電位端子）又はグランド端子（低電位端子）ＧＮＤと接続し、制御電圧Ｅ１を、ハイレベル又はローレベルに固定する。また、同様にして、駆動電圧Ｅ２を、ハイレベル又はローレベルに固定する。すなわち、制御電圧Ｅ１及び駆動電圧Ｅ２は、出力段５がオフ状態になるレベルに固定される。その結果、出力段５の動作が停止され出力段５が出力電圧Ｖｏｕｔを出力しなくなるため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
On the other hand, when the open state of the feedback terminal FB is detected, the
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る電源レギュレータのブロック図である。図６の本発明の第４の実施の形態に係る電源レギュレータ４００は、スイッチングレギュレータの１つである降圧型同期整流方式ＤＣ／ＤＣコンバータである。以下、本発明の第４の実施の形態について図面を参照しながら説明する。
(Fourth Embodiment)
FIG. 6 is a block diagram of a power supply regulator according to a fourth embodiment of the present invention. The
図６の本発明の第４の実施の形態に係る電源レギュレータ４００と、図１〜図５に示す電源レギュレータとの相違点は、スイッチングレギュレータかリニアレギュレータかである。図６に示す電源レギュレータ４００は、スイッチングレギュレータであるため、インダクタＬ及びキャパシタＣから構成される平滑回路を有する。また、図６に示す電源レギュレータ４００のドライバ回路４は、図１〜図５に示す電源レギュレータのドライバ回路４とは異なり、第１出力端子及び第２出力端子を有する。出力段５は、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４の２つのトランジスタから構成されている。オープン検出回路２０は、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５を有する。なお、図６の本発明の第４の実施の形態に係る電源レギュレータ４００では、基準電圧源２で生成される基準電源Ｖｒｅｆも制御される。
The difference between the
図６において、電源レギュレータ４００の集積回路装置１ｄは、基準電圧源２、制御回路３４、出力段５、オープン検出回路２０、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１ｄは、例えば、半導体集積回路装置で構成される。集積回路装置１ｄには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 6, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１ｄの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動するために用いられる。ドライバ回路４の第１出力端子は、出力段５のスイッチングトランジスタＱ３のゲートＧに接続される。ドライバ回路４の第２出力端子は、出力段５の同期整流トランジスタＱ４のゲートＧに接続される。
The
出力段５のスイッチングトランジスタＱ３のドレインＤは、集積回路装置１ｄの入力端子ＩＮに接続されている。入力端子ＩＮには、入力電圧Ｖｉｎが印加されている。スイッチングトランジスタＱ３のソースＳは、同期整流トランジスタＱ４のドレインＤに接続されている。同期整流トランジスタＱ４のソースＳは、グランド端子（低電位端子）ＧＮＤに接続されている。すなわち、出力段５のスイッチングトランジスタＱ３及び同期整流トランジスタＱ４は、入力端子ＩＮとグランド端子（低電位端子）ＧＮＤとの間に直列に接続されている。集積回路装置１ｄの出力端子ＯＵＴは、スイッチングトランジスタＱ３と同期整流トランジスタＱ４の共通接続点に接続されている。出力段５のスイッチングトランジスタＱ３と同期整流トランジスタＱ４は、ドライバ回路４からの駆動電圧Ｅ２ａ及びＥ２ｂにより相補的に駆動し、入力端子ＩＮに入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力端子ＯＵＴに出力する。集積回路装置１ｄは降圧型であり、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。
The drain D of the switching transistor Q3 of the
なお、相補的とは、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ３及び同期整流トランジスタＱ４のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。 In addition to the case where the on / off states of the switching transistor Q3 and the synchronous rectifier transistor Q4 are completely reversed, the complementary means the transition timing of the on / off states of the switching transistor Q3 and the synchronous rectifier transistor Q4 from the viewpoint of preventing through current. It also includes the case where a predetermined delay, that is, a dead time is given.
なお、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４は共にＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）としているが、スイッチングトランジスタＱ３をＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）とし、同期整流トランジスタＱ４をＮＭＯＳトランジスタとしてもよい。また、スイッチングトランジスタＱ３にＮＭＯＳトランジスタが用いられる場合には、図示しないダイオードと図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によりスイッチングトランジスタＱ３が確実にオンする。さらに、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。 The switching transistor Q3 and the synchronous rectification transistor Q4 are both NMOS transistors (N-channel metal oxide semiconductor field effect transistors), but the switching transistor Q3 is a MIMO transistor (P-channel metal oxide semiconductor field effect transistor) for synchronous rectification. Transistor Q4 may be an NMOS transistor. When an NMOS transistor is used for the switching transistor Q3, a bootstrap circuit including a diode (not shown) and a capacitor (not shown) is used. The bootstrap circuit ensures that the switching transistor Q3 is turned on. Further, a bipolar transistor may be used for the switching transistor Q3 and the synchronous rectifying transistor Q4 instead of the MOS transistor.
インダクタＬは、集積回路装置１ｄの出力端子ＯＵＴとノードＮ２と間に接続される。キャパシタＣは、ノードＮ２とグランド端子（低電位端子）ＧＮＤとの間に接続される。インダクタＬ及びキャパシタＣにより平滑回路が構成される。
The inductor L is connected between the output terminal OUT of the
抵抗Ｒ１は、ノードＮ２とノードＮ１との間に接続される。抵抗Ｒ２は、ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１ｄの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔは抵抗Ｒ１及び抵抗Ｒ２によって分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。なお、抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The resistor R1 is connected between the node N2 and the node N1. The resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
オープン検出回路２０の入力端子は帰還端子ＦＢに接続される。オープン検出回路２０の出力端子として、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられている。第１出力端子Ｅｏ１は、基準電圧源２の出力端子に接続される。第２出力端子Ｅｏ２は、制御部３に接続されている。第３出力端子Ｅｏ３は、制御部３の出力端子に接続されている。第４出力端子Ｅｏ４は、ドライバ回路４に接続されている。第５出力端子Ｅｏ５は、ドライバ回路４の第１出力端子及び第２出力端子に接続されている。なお、図６に示す電源レギュレータ４００のオープン検出回路２０には、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられているが、５つ全ての出力端子が設けられる必要はなく、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５のうち少なくとも１つが設けられていればよい。
The input terminal of the
図６の本発明の第４の実施の形態に係る電源レギュレータ４００では、図１の第１の実施の形態に係る電源レギュレータ１００と同様に、通常動作時には、出力電圧Ｖｏｕｔが一定に保たれるように制御部３、ドライバ回路４及び出力段５が制御され、オープン検出回路２０は動作しない。
In the
一方、帰還端子ＦＢのオープン状態が検出された場合、オープン検出回路２０は基準電圧源２から出力される基準電圧Ｖｒｅｆを０Ｖ又は０Ｖに近い電位にする。さらに、オープン検出回路２０は、制御部３及びドライバ回路４の動作を停止する。また、オープン検出回路２０は、出力段５の例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等をオフ状態にするために、制御部３とドライバ回路４との間の信号経路を電源端子（高電位端子）又はグランド端子（低電位端子）ＧＮＤと接続し、制御電圧Ｅ１を、ハイレベル又はローレベルに固定する。また、同様にして、駆動電圧Ｅ２ａ及びＥ２ｂを、それぞれハイレベル又はローレベルに固定する。すなわち、制御電圧Ｅ１並びに駆動電圧Ｅ２ａ及びＥ２ｂは、出力段５がオフ状態になるレベルに固定される。その結果、出力段５の動作が停止され出力段５が出力電圧Ｖｏｕｔを出力しなくなるため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
On the other hand, when the open state of the feedback terminal FB is detected, the
（第５の実施の形態）
図７は、本発明の第５の実施の形態に係る電源レギュレータのブロック図である。図７の本発明の第５の実施の形態に係る電源レギュレータ５００は、スイッチングレギュレータの１つである昇圧型同期整流方式ＤＣ／ＤＣコンバータである。以下、本発明の第５の実施の形態について図面を参照しながら説明する。
(Fifth Embodiment)
FIG. 7 is a block diagram of a power supply regulator according to a fifth embodiment of the present invention. The
図７の本発明の第５の実施の形態に係る電源レギュレータ５００と、図６に示した電源レギュレータ４００との相違点は、昇圧型か降圧型かである。そのため、出力段５のスイッチングトランジスタＱ３及び同期整流トランジスタＱ４の２つのトランジスタの接続が異なる。
The difference between the
図７において、電源レギュレータ５００の集積回路装置１ｅは、基準電圧源２、制御回路３４、出力段５、オープン検出回路２０、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１ｅは、例えば、半導体集積回路装置で構成される。集積回路装置１ｅには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 7, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、配線Ｐ１により集積回路装置１ｅの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４の第１出力端子は、出力段５の同期整流トランジスタＱ４ａのゲートＧに接続されている。一方、ドライバ回路４の第２出力端子は、出力段５のスイッチングトランジスタＱ３ａのゲートＧに接続されている。
The
スイッチングトランジスタＱ３ａのソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。スイッチングトランジスタＱ３ａのドレインＤは、集積回路装置１ｅの入力端子ＩＮに接続される。入力端子ＩＮには、インダクタＬａを介して入力電圧Ｖｉｎａが印加される。同期整流トランジスタＱ３ａのドレインＤは、集積回路装置１ｅの入力端子ＩＮに接続される。同期整流トランジスタＱ４ａのソースＳは、集積回路装置１ｅの出力端子ＯＵＴに接続される。出力段５のスイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａは、ドライバ回路４からの駆動電圧Ｅ２ａ及びＥ２ｂにより相補的に駆動し、入力端子ＩＮから入力される入力電圧Ｖｉｎａから出力電圧Ｖｏｕｔａを生成し、出力端子ＯＵＴに出力する。集積回路装置１ｅは昇圧型であり、出力電圧Ｖｏｕｔａは入力電圧Ｖｉｎａより高い。入力電圧Ｖｉｎａは、例えば、０．６Ｖから４０Ｖである。出力電圧Ｖｏｕｔａは、例えば、２．５Ｖから１００Ｖである。
The source S of the switching transistor Q3a is connected to the ground terminal (low potential terminal) GND. The drain D of the switching transistor Q3a is connected to the input terminal IN of the
なお、相補的とは、スイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａのオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａのオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。 Complementary refers to the case where the on / off states of the switching transistor Q3a and the synchronous rectifier transistor Q4a are completely reversed, and the transition timing of the on / off states of the switching transistor Q3a and the synchronous rectifier transistor Q4a from the viewpoint of preventing through current. It also includes the case where a predetermined delay, that is, a dead time is given.
なお、スイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａは共にＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）としているが、同期整流トランジスタＱ４ａをＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）として、スイッチングトランジスタＱ３ａをＮＭＯＳトランジスタとしてもよい。また、同期整流トランジスタＱ４ａにＮＭＯＳトランジスタが用いられる場合には、図示しないダイオード及び図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によって同期整流トランジスタＱ４ａが確実にオンする。さらに、スイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａには、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。 The switching transistor Q3a and the synchronous rectification transistor Q4a are both designated as an NMOS transistor (N-channel metal oxide semiconductor field effect transistor), but the synchronous rectification transistor Q4a is used as a epitaxial transistor (P-channel metal oxide semiconductor field effect transistor) for switching. The transistor Q3a may be an NMOS transistor. When an NMOS transistor is used for the synchronous rectifier transistor Q4a, a bootstrap circuit including a diode (not shown) and a capacitor (not shown) is used. The bootstrap circuit ensures that the synchronous rectifier transistor Q4a is turned on. Further, a bipolar transistor may be used for the switching transistor Q3a and the synchronous rectifying transistor Q4a instead of the MOS transistor.
キャパシタＣａは、ノードＮ２ａとグランド端子（低電位端子）ＧＮＤとの間に接続されている。 The capacitor Ca is connected between the node N2a and the ground terminal (low potential terminal) GND.
抵抗Ｒ１ａは、ノードＮ２ａとノードＮ１ａとの間に接続される。抵抗Ｒ２ａは、ノードＮ１ａとグランド端子（低電位端子）ＧＮＤとの間に接続される。抵抗Ｒ１ａと抵抗Ｒ２ａとにより、分圧回路１２ａが構成される。ノードＮ１ａは、集積回路装置１ｅの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔａは、抵抗Ｒ１ａ及び抵抗Ｒ２ａにより分圧される。これにより、ノードＮ１ａに帰還電圧Ｖｆｂａが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂａが入力される。なお、抵抗Ｒ１ａ及び抵抗Ｒ２ａは、それぞれ、例えば、数ｋΩから数ＭΩである。
The resistor R1a is connected between the node N2a and the node N1a. The resistor R2a is connected between the node N1a and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２ａを介して負荷９ａが接続される。負荷９ａは、例えば、ＬＥＤ、モータ等である。
A
オープン検出回路２０の入力端子は帰還端子ＦＢに接続される。オープン検出回路２０の出力端子として、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられている。第１出力端子Ｅｏ１は、基準電圧源２の出力端子に接続される。第２出力端子Ｅｏ２は、制御部３に接続されている。第３出力端子Ｅｏ３は、制御部３の出力端子に接続されている。第４出力端子Ｅｏ４は、ドライバ回路４に接続されている。第５出力端子Ｅｏ５は、ドライバ回路４の出力端子に接続されている。なお、図７に示す電源レギュレータ５００のオープン検出回路２０には、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５の５つが設けられているが、５つすべての出力端子が設けられる必要はなく、第１出力端子Ｅｏ１〜第５出力端子Ｅｏ５のうち少なくとも１つが設けられていればよい。
The input terminal of the
図７の本発明の第５の実施の形態に係る電源レギュレータ５００では、図１の第１の実施の形態に係る電源レギュレータ１００と同様に、通常動作時には、出力電圧Ｖｏｕｔａが一定に保たれるように制御部３、ドライバ回路４及び出力段５が制御され、オープン検出回路２０は動作しない。
In the
一方、帰還端子ＦＢのオープン状態が検出された場合、オープン検出回路２０は基準電圧源２から出力される基準電圧Ｖｒｅｆを０Ｖ又は０Ｖに近い電位にする。さらに、オープン検出回路２０は、制御部３及びドライバ回路４の動作を停止する。また、オープン検出回路２０は、出力段５の例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ等をオフ状態にするために、制御部３とドライバ回路４との間の信号経路を電源端子（高電位端子）又はグランド端子（低電位端子）ＧＮＤと接続し、制御電圧Ｅ１を、ハイレベル又はローレベルに固定する。また、同様にして、駆動電圧Ｅ２ａ及びＥ２ｂを、それぞれハイレベル又はローレベルに固定する。すなわち、制御電圧Ｅ１、並びに、駆動電圧Ｅ２ａ及びＥ２ｂは、出力段５がオフ状態になるレベルに固定される。その結果、出力段５の動作が停止され出力段５が出力電圧Ｖｏｕｔａを出力しなくなるため、出力端子ＯＵＴに接続された負荷９ａの劣化及び破壊が回避される。
On the other hand, when the open state of the feedback terminal FB is detected, the
（第６の実施の形態）
図８は、本発明の第１の実施の形態に係る電源レギュレータ１００を回路基板に実装した電源レギュレータ装置６００の模式的構造図（本発明の第６の実施の形態に相当）である。図８の電源レギュレータ装置６００は、リニアレギュレータである。以下、本発明の第６の実施の形態について図面を参照しながら説明する。
(Sixth Embodiment)
FIG. 8 is a schematic structural diagram (corresponding to the sixth embodiment of the present invention) of the power supply regulator device 600 in which the
図８において、集積回路装置１ａの入力端子ＩＮは、回路基板９０の入力端子ＩＮａに接続されている。集積回路装置１ａの出力端子ＯＵＴは、回路基板９０の出力端子ＯＵＴａに接続されている。集積回路装置１ａのグランド端子（低電位端子）ＧＮＤは、回路基板９０のグランド端子（低電位端子）ＧＮＤａに接続されている。集積回路装置１ａの帰還端子ＦＢは、通常は、回路基板９０の帰還端子ＦＢａに接続される。しかしながら、図８においては、集積回路装置１ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとは、断線箇所Ｘにより導通が遮断されている。
In FIG. 8, the input terminal IN of the
回路基板９０に実装される抵抗Ｒ１は、回路基板９０の出力端子ＯＵＴａ（ノードＮ２に相当）と回路基板９０の帰還端子ＦＢａとの間に接続される。回路基板９０に実装される抵抗Ｒ２は、回路基板９０の帰還端子ＦＢａと回路基板９０のグランド端子（低電位端子）ＧＮＤａとの間に接続される。これらの抵抗Ｒ１及び抵抗Ｒ２により分圧回路１２が構成される。
The resistor R1 mounted on the
図８において、帰還端子ＦＢの実装ミス、外付抵抗である抵抗Ｒ１の実装のミス、外付抵抗Ｒ２の実装のミス又は不慮の事故等により断線箇所Ｘができ、集積回路装置１ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとの間がオープンになる。このような場合において、集積回路装置１ａ内のオープン検出回路１０は、集積回路装置１ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとの間の断線箇所Ｘによる集積回路装置１ａの帰還端子ＦＢのオープンを検出して、基準電圧源２から出力される基準電圧Ｖｒｅｆを０Ｖにする。これにより、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔを０Ｖ又はこれに近い値にするように駆動される。
In FIG. 8, a disconnection point X is formed due to a mounting error of the feedback terminal FB, a mounting error of the resistor R1 which is an external resistor, a mounting error of the external resistor R2, an unexpected accident, or the like, and the feedback terminal of the
なお、本発明の第３の実施の形態及び本発明の第４の実施の形態のＤＣ／ＤＣコンバータは、昇圧型と降圧型の両方を兼ね備えた昇降圧型ＤＣ／ＤＣコンバータに応用することも可能である。 The DC / DC converter according to the third embodiment of the present invention and the fourth embodiment of the present invention can also be applied to a buck-boost type DC / DC converter having both a step-up type and a step-down type. Is.
電源レギュレータにおいて、帰還端子のオープンが出力端子の出力電圧の設定に大きく関わってくる。また、帰還端子には少なくとも２つの外付抵抗が接続され、さらに各抵抗には２つの端子が存在するため、帰還端子がオープン状態になる確率が他の外部端子に比べて高い。さらに、出力電圧を帰還端子に帰還する回路では、必ず基準電圧源が用意されているため、この基準電圧を制御することにより出力電圧を制御することが比較的容易になる。以上のことから、第１の実施形態から第５の実施形態による電源レギュレータは、オープン検出回路を設けることにより、いずれもが帰還端子の実装ミス、外付抵抗の実装ミス、不慮のオープン事故等により帰還端子がオープン状態になった場合に電源レギュレータの出力をほぼ完全に遮断している。これにより、電源レギュレータは、出力電圧を出力しなくなるため、出力端子に接続された負荷の劣化及び破壊が回避される。 In the power supply regulator, the opening of the feedback terminal has a great influence on the setting of the output voltage of the output terminal. Further, since at least two external resistors are connected to the feedback terminals and each resistor has two terminals, the probability that the feedback terminal will be open is higher than that of other external terminals. Further, since a reference voltage source is always prepared in the circuit that feeds back the output voltage to the feedback terminal, it becomes relatively easy to control the output voltage by controlling the reference voltage. From the above, the power supply regulators according to the first to fifth embodiments are all provided with an open detection circuit, so that all of them have a feedback terminal mounting error, an external resistor mounting error, an unexpected open accident, etc. When the feedback terminal is opened due to this, the output of the power supply regulator is almost completely cut off. As a result, the power supply regulator does not output the output voltage, so that deterioration and destruction of the load connected to the output terminal are avoided.
本発明の電源レギュレータは、リニアレギュレータ、スイッチングレギュレータのどちらにも適用することができる。また、降圧型、昇圧型及び昇降圧型にも適用することができる。さらに、負帰還回路には必ず帰還端子が設けられ、帰還端子に入力される帰還電圧と基準電圧との比較が必ず行われるため、負帰還回路を有する回路全般に応用することができる。そのため、本発明は、電源レギュレータに限られない。 The power supply regulator of the present invention can be applied to both a linear regulator and a switching regulator. It can also be applied to a step-down type, a step-up type and a step-down pressure type. Further, since the negative feedback circuit is always provided with a feedback terminal and the feedback voltage input to the feedback terminal is always compared with the reference voltage, it can be applied to all circuits having a negative feedback circuit. Therefore, the present invention is not limited to the power supply regulator.
（請求項の構成要素と第１から第６の実施の形態との対応関係）
第１の実施の形態では、バイポーラトランジスタＱ１１は、ＰＮＰトランジスタに相当する。ＰＭＯＳトランジスタＱ１２は、第１ＰＭＯＳトランジスタに相当する。ＰＭＯＳトランジスタＱ１３は、第２ＰＭＯＳトランジスタに相当する。ＮＭＯＳトランジスタＱ１４は、ＮＭＯＳトランジスタに相当する。第１の抵抗は抵抗Ｒ１１に相当する。第２の抵抗は抵抗Ｒ１２に相当する。第３の抵抗はＲ１３に相当する。第４の実施の形態では、スイッチングトランジスタＱ３は、トランジスタに相当する。第５の実施の形態では、同期整流トランジスタＱ４ａは、トランジスタに相当する。
(Correspondence between the components of the claims and the first to sixth embodiments)
In the first embodiment, the bipolar transistor Q11 corresponds to a PNP transistor. The NMOS transistor Q12 corresponds to the first MOSFET transistor. The NMOS transistor Q13 corresponds to the second MOSFET transistor. The NMOS transistor Q14 corresponds to the NMOS transistor. The first resistor corresponds to the resistor R11. The second resistor corresponds to the resistor R12. The third resistor corresponds to R13. In the fourth embodiment, the switching transistor Q3 corresponds to a transistor. In the fifth embodiment, the synchronous rectifying transistor Q4a corresponds to a transistor.
（第７の実施の形態）
図９は、本発明の第７の実施の形態に係る電源レギュレータのブロック図である。以下、本発明の第７の実施の形態について図面を参照しながら説明する。なお、同一機能を有するものについては同一符号を付し、その繰り返しの説明は省略する。
(7th Embodiment)
FIG. 9 is a block diagram of a power supply regulator according to a seventh embodiment of the present invention. Hereinafter, a seventh embodiment of the present invention will be described with reference to the drawings. Those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
図９の本発明の第７の実施の形態に係る電源レギュレータ１１００と図１３の従来の電源レギュレータ２０００との違いは、電圧固定回路１０ａの有無である。
The difference between the
図９において、電源レギュレータ１１００の集積回路装置１Ａは、基準電圧源２、制御回路３４、出力段５、電圧固定回路１０ａ、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１Ａは、例えば、半導体集積回路装置で構成される。集積回路装置１Ａには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。
In FIG. 9, the
基準電圧源２の出力端子は、制御回路３４内の制御部３の第１入力端子Ｔ１に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば、１Ｖから５Ｖである。
The output terminal of the
制御回路３４内の制御部３の第２入力端子Ｔ２は、ノードＮ３を介して配線Ｐ１により集積回路装置１Ａの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３としては、例えば、オペアンプから構成された誤差増幅器が用いられる。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The second input terminal T2 of the
ドライバ回路４は、出力段５を駆動させるために用いられる。ドライバ回路４の出力端子は、出力段５の図示しないＭＯＳＦＥＴのゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、駆動電圧Ｅ２を出力する。
The
出力段５の入力端子は、集積回路装置１Ａの入力端子ＩＮに接続される。入力端子ＩＮには、入力電圧Ｖｉｎが印加される。出力段５の出力端子は、集積回路装置１Ａの出力端子ＯＵＴに接続される。出力段５は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動され、入力端子ＩＮから入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１を生成し、集積回路装置１Ａの出力端子ＯＵＴに出力する。なお、入力端子ＩＮと出力端子ＯＵＴとの間の電圧差が例えば１Ｖ未満でも出力段５が正常に動作できる場合には、特にＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）電源と称される。本発明の第１の実施の形態に係る電源レギュレータ１１００は、ＬＤＯ電源を含むリニアレギュレータ全般に適用することが可能である。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔ１は、例えば、０．６Ｖから４０Ｖである。
The input terminal of the
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１Ａの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔ１は集積回路装置１Ａの外部抵抗である抵抗Ｒ１及び抵抗Ｒ２によって分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
電圧固定回路１０ａは、ＰＮＰトランジスタＱ１０と抵抗Ｒ１０を含む。電圧固定回路１０ａ内のＰＮＰトランジスタＱ１０のコレクタＣは、グランド端子（低電位端子）ＧＮＤに接続される。抵抗Ｒ１０は、ＰＮＰトランジスタＱ１０のエミッタＥと電源端子（高電位端子）Ｖｃｃとの間に接続される。電圧固定回路１０ａ内のＰＮＰトランジスタＱ１０のベースＢは、ノードＮ３に接続される。すなわち、ＰＮＰトランジスタＱ１０のベースＢは、帰還電圧Ｖｆｂが入力される配線Ｐ１に接続される。
The
電圧固定回路１０ａは、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘにより帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。具体的には、帰還端子ＦＢがオープン状態になるとＰＮＰトランジスタＱ１０のベース電流Ｉｆｂが実質的に流れる経路がなくなり、ＰＮＰトランジスタＱ１０のコレクタ電流も実質的に流れなくなる。そのため、ＰＮＰトランジスタＱ１０のエミッタ電圧は、電源端子（高電位端子）Ｖｃｃとほぼ同じ電圧となる。ここで、ノードＮ３と図示しない基板との間に図示しない寄生抵抗がある。そのため、フィードバック端子ＦＢがオープン状態のときは、ＰＮＰトランジスタＱ１０のエミッタＥ、ＰＮＰトランジスタＱ１０のベースＢ、及び図示しない寄生抵抗を介して、無視できるほど非常に微小なベース電流Ｉｆｂ１０が流れている。そのため、電源端子（高電位端子）Ｖｃｃの電圧をＶｃｃとすると、ＰＮＰトランジスタＱ１０のベース電圧はＶｃｃ−Ｖｆとなる。その結果、ノードＮ３と同電位である制御部３の第２入力端子Ｔ２が不定状態ではなく所定の電圧に固定される。ここで所定の電圧とは、基準電圧Ｖｒｅｆの値よりも高い電圧である。これにより、制御部３、ドライバ回路４及び出力段５は、帰還端子ＦＢがオープン状態の時の出力電圧Ｖｏｕｔ１を０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊を回避することができる。なお、図示しない寄生抵抗としては、制御回路３４の制御部３の有限で極めて高い入力インピーダンス、ＰＮＰトランジスタＱ１０のベースと図示しない基板との間の寄生抵抗、配線Ｐ１と図示しない基板との間の寄生抵抗等がある。また、オープン状態とは、帰還端子ＦＢと分圧回路１２との接続がオープンになる場合に加え、配線Ｐ１のうち、フィードバック端子ＦＢからノードＮ３までが断線した場合も含む。すなわち、配線Ｐ１のうち、フィードバック端子からノードＮ３までが断線した場合にも同様の効果がある。
The
なお、電源レギュレータ１１００が通常動作を行っているときは、ＰＮＰトランジスタＱ１０はオン状態であり、常時ベース電流Ｉｆｂが流れる。通常動作時に流れるベース電流Ｉｆｂの大きさは、電源端子Ｖｃｃの電源電圧をＶｃｃ、ＰＮＰトランジスタＱ１０の電流増幅率をｈＦＥ１０、ＰＮＰトランジスタＱ１０のエミッタ・ベース間順方向電圧をＶｆ、帰還電圧をＶｆｂ、抵抗Ｒ１０の抵抗値をｒ１０とすると、式（１）で表される。
When the
Ifb=((Vcc-Vf-Vfb)/(r10・hFE10)) …（１） Ifb = ((Vcc-Vf-Vfb) / (r10 ・ hFE10))… (1)
なお、電圧固定回路１０ａを設けない場合の出力電圧Ｖｏｕｔの高さは、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２とすると、式（２）で表すことができる。
The height of the output voltage Vout when the
Vout=((r1+r2)/r2)・Vref …（２） Vout = ((r1 + r2) / r2) ・ Vref… (2)
これに対して、電圧固定回路１０ａを設けた場合の出力電圧Ｖｏｕｔ１の高さは、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２、通常動作時に流れるベース電流をＩｆｂとすると、式（３）で表される。
On the other hand, when the
Vout1=((r1+r2)/r2)・Vref-r1・Ifb …（３） Vout1 = ((r1 + r2) / r2) ・ Vref-r1 ・ Ifb… (3)
式（２）と式（３）とを比較すると明らかになるように、電圧固定回路１０ａを設けた場合には、電圧固定回路１０ａを設けない場合に比べて、ＰＮＰトランジスタＱ１０のベース電流Ｉｆｂの大きさ、すなわち、ＰＮＰトランジスタＱ１０の電流増幅率ｈＦＥ１０の高さの影響を受けることが分かる。更に、電圧固定回路１０ａを設けた場合の出力電圧Ｖｏｕｔ１が、電圧固定回路１０ａを設けない場合の出力電圧Ｖｏｕｔよりも電圧ｒ１・Ｉｆｂの分だけ低くなる。このようなＰＮＰトランジスタＱ１０のベース電流Ｉｆｂの影響はできるだけ排除する必要がある。
As is clear from a comparison between the equation (2) and the equation (3), when the
ここで、Ｖｃｃ＝５Ｖ、Ｖｆ＝０．７Ｖ、Ｖｒｅｆ＝１Ｖ、ｒ１＝８０ｋΩ、ｒ２＝２０ｋΩ、ｒ１０＝５ＭΩ、ｈＦＥ＝１００とすると、ＰＮＰトランジスタＱ１０のベース電流Ｉｆｂ＝６．６ｎＡとなる。また、電圧固定回路１０ａを設けない場合の出力電圧Ｖｏｕｔは、本来５Ｖに設定されている。一方、電圧固定回路１０ａを設けた場合、出力電圧Ｖｏｕｔ１＝５Ｖ−（６．６ｎＡ・８０ｋΩ）＝５−０．０００５２８Ｖ＝４．９９９５Ｖとなる。従って、電圧固定回路１０ａを設けた場合の出力電圧Ｖｏｕｔ１は、電圧固定回路１０ａを設けない場合の出力電圧Ｖｏｕｔに比べて−０．０１％程度の誤差を生じることになるが、この程度の誤差は実用上無視できるものとなる。なお、出力電圧Ｖｏｕｔ１の高さを出力電圧Ｖｏｕｔの高さに近づけるためには、ＰＮＰトランジスタＱ１０の電流増幅率ｈＦＥ１０を高くすること、抵抗Ｒ１０の抵抗値ｒ１０を大きくすること、抵抗Ｒ１の抵抗値ｒ１を小さくすることが必要になる。電流増幅率ｈＦＥ１０を高くするために、ＰＮＰトランジスタＱ１０がダーリントン接続されてもよい。
Here, assuming that Vcc = 5V, Vf = 0.7V, Vref = 1V, r1 = 80kΩ, r2 = 20kΩ, r10 = 5MΩ, and hFE = 100, the base current Ifb = 6.6nA of the PNP transistor Q10. Further, the output voltage Vout when the
図１０は、図９の電源レギュレータ１１００の正規動作時及び帰還端子ＦＢがオープン時の電位を示す模式図である。図９及び図１０を用いて電源レギュレータ１１００の回路動作について説明する。
FIG. 10 is a schematic diagram showing potentials of the
電源レギュレータ１１００の正規動作時には、帰還端子ＦＢの帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ付近で安定している。そのため、出力端子ＯＵＴの出力電圧Ｖｏｕｔ１も安定している。なお、正規動作時における出力端子ＯＵＴの出力電圧Ｖｏｕｔ１と基準電圧源２から出力される基準電圧Ｖｒｅｆとの関係は、出力電圧をＶｏｕｔ１、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２とすると、式（４）で表すことができる。
During normal operation of the
Vout1=Vref・((r1+r2)/r2) …（４） Vout1 = Vref ・ ((r1 + r2) / r2)… (4)
一方、電源レギュレータ１００の帰還端子オープン時には、電圧固定回路１０ａによって、制御部３の第２入力端子Ｔ２に印加される帰還電圧Ｖｆｂが制御部３の第１入力端子Ｔ１に印加される基準電圧Ｖｒｅｆよりも高い値に固定される。帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの関係は、帰還電圧をＶｆｂ、電源端子Ｖｃｃの電源電圧をＶｃｃ、ＰＮＰトランジスタＱ１０のエミッタ・ベース間順方向電圧をＶｆ、基準電圧をＶｒｅｆとすると、式（５）で表される。
On the other hand, when the feedback terminal of the
Vfb=Vcc-Vf>Vref …（５） Vfb = Vcc-Vf> Vref… (5)
制御部３の第２入力端子Ｔ２に印加される帰還電圧Ｖｆｂが制御部３の第１入力端子Ｔ１に印加される基準電圧Ｖｒｅｆよりも高いため、出力端子ＯＵＴの出力電圧Ｖｏｕｔ１は、０Ｖとなる。
Since the feedback voltage Vfb applied to the second input terminal T2 of the
以上のように、電圧固定回路１０ａは、帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を基準電圧Ｖｒｅｆの値よりも高い電圧に固定する。これにより、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔ１を０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
As described above, the
（第８の実施の形態）
図１１は、本発明の第８の実施の形態に係る電源レギュレータ１２００のブロック図である。以下、本発明の第８の実施の形態について図面を参照しながら説明する。
(8th Embodiment)
FIG. 11 is a block diagram of the
図１１の電源レギュレータ１２００の集積回路装置１Ｂが図９の電源レギュレータ１１００の集積回路装置１Ａと異なるのは以下の点である。図１１の電源レギュレータ１２００は、図９の電圧固定回路１０ａの代わりに電圧固定回路１０ｂを含む。図９の電圧固定回路１０ａは抵抗とトランジスタで構成されているが、図１１の電圧固定回路１０ｂはトランジスタが用いられずに抵抗のみで構成されている。
The
電圧固定回路１０ｂは、抵抗Ｒ２０を含む。電圧固定回路１０ｂ内の抵抗Ｒ２０は、電源端子（高電位端子）ＶｃｃとノードＮ３との間に接続されている。すなわち、抵抗Ｒ２０は、帰還電圧Ｖｆｂが入力される配線Ｐ１に接続される。
The
電圧固定回路１０ｂは、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘにより帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。具体的には、帰還端子ＦＢがオープン状態になると電源端子（高電位端子）Ｖｃｃと抵抗Ｒ２０によりノードＮ３が所定の電位に固定される。その結果、制御部３の第２入力端子Ｔ２が不定状態ではなく所定の電圧に固定される。ここで所定の電圧とは、基準電圧Ｖｒｅｆの値よりも高い電圧である。これにより、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔ２を０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
The
図１１の電源レギュレータ１２００においても図９の電源レギュレータ１１００と同様に、電圧固定回路１０ｂを設けた場合の出力電圧Ｖｏｕｔ２と電圧固定回路１０ｂを設けない場合の出力電圧Ｖｏｕｔとの間に誤差が生じる。なお、電圧固定回路１０ｂを設けない場合の出力電圧Ｖｏｕｔの高さは、前述の式（２）と同様である。
In the
一方、電圧固定回路１０ｂを設けた場合の出力電圧Ｖｏｕｔ２の高さは、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２、抵抗Ｒ２０の抵抗値をｒ２０、通常動作時に流れる帰還経路電流をＩｆｂとすると、式（６）で表される。
On the other hand, when the
Vout2=((r1+r2)/r2)・Vref-r1・Ifb …（６） Vout2 = ((r1 + r2) / r2) ・ Vref-r1 ・ Ifb… (6)
ここで、電圧固定回路１０ｂを設けない場合の出力電圧Ｖｏｕｔは、本来５Ｖに設定されている。一方、電圧固定回路１０ｂを設けた場合、Ｖｃｃ＝５Ｖ、Ｖｆｂ＝１Ｖ、ｒ１＝８０ｋΩ、ｒ２＝２０ｋΩ、ｒ２０＝５ＭΩとすると、出力電圧Ｖｏｕｔ２＝４．９３６Ｖとなる。したがって、電圧固定回路１０ｂを設けた場合の出力電圧Ｖｏｕｔ２は、電圧固定回路１０ｂを設けない場合の出力電圧Ｖｏｕｔに比べて−１．２８％程度の誤差が生じる。この誤差は、図９に示した電圧固定回路１０ａにおける誤差と比べると約１００倍大きい。なお、この誤差の大きさは、図９に示したＰＮＰトランジスタＱ１０の電流増幅率ｈＦＥ１０（＝１００）の高さにほぼ等しい。図１１において、図９とは異なり、抵抗１つで電圧固定回路１０ｂを構成することができるが、抵抗Ｒ２０の抵抗値ｒ２０を図９の抵抗Ｒ１０の抵抗値ｒ１０よりも大きくする必要がある。
Here, the output voltage Vout when the
（第９の実施の形態）
図１２は、本発明の第９の実施の形態に係る電源レギュレータ１３００のブロック図である。以下、本発明の第９の実施の形態について図面を参照しながら説明する。
(9th embodiment)
FIG. 12 is a block diagram of the
図１２の電源レギュレータ１３００の集積回路装置１Ｃが図９の電源レギュレータ１１００の集積回路装置１Ａと異なるのは以下の点である。図１２の電源レギュレータ１３００は、図９の電圧固定回路１０ａの代わりに電圧固定回路１０ｃを含む。
The
電圧固定回路１０ｃは、抵抗Ｒ３０を含む。電圧固定回路１０ｃ内の抵抗Ｒ３０は、出力段５の出力端子とノードＮ３との間に接続される。抵抗Ｒ３０は、抵抗Ｒ１と並列に接続され、ＦＢオープン時において帰還経路電流Ｉｆｂ３０をノードＮ３、すなわち配線Ｐ１に流す役割を有する。
The
図１２の電源レギュレータ１３００においても図９の電源レギュレータ１１００と同様に、電圧固定回路１０ｃを設けた場合の出力電圧Ｖｏｕｔ３と電圧固定回路１０ｃを設けない場合の出力電圧Ｖｏｕｔとの間には誤差が生じる。電圧固定回路１０ｃを設けない場合の出力電圧Ｖｏｕｔの高さは、前述の式（２）と同様である。
In the
これに対して、電圧固定回路１０ｃを設けた場合の出力電圧Ｖｏｕｔ３の高さは、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２、抵抗Ｒ３０の抵抗値をｒ３０とすると、式（７）で表される。
On the other hand, when the
Vout3={1+(r1・r30)/(r2・(r1+r30))}・Vref …（７） Vout3 = {1+ (r1 ・ r30) / (r2 ・ (r1 + r30))} ・ Vref… (7)
ここで、電圧固定回路１０ｃを設けない場合の出力電圧Ｖｏｕｔは、本来５Ｖに設定されている。一方、電圧固定回路１０ｂを設けた場合、Ｖｆｂ＝１Ｖ、ｒ１＝８０ｋΩ、ｒ２＝２０ｋΩ、ｒ３０＝５ＭΩとすると、出力電圧Ｖｏｕｔ３＝４．９３７Ｖとなる。したがって、電圧固定回路１０ｃを設けた場合の出力電圧Ｖｏｕｔ３は、電圧固定回路１０ｃを設けない場合の出力電圧Ｖｏｕｔに比べて−１．２６％程度の誤差が生じる。この誤差は、図１１に示した電圧固定回路１０ｂにおける誤差である−１．２８％とほぼ同じである。なお、出力電圧Ｖｏｕｔ３の高さを出力電圧Ｖｏｕｔの高さに近づけるためには、抵抗Ｒ３０の抵抗値ｒ３０を大きくする必要がある。例えば、抵抗Ｒ３０の抵抗値ｒ３０を５ＭΩから２倍の１０ＭΩにした場合、出力電圧Ｖｏｕｔ３の誤差は−１．２６％から−０．６４％まで縮小される。
Here, the output voltage Vout when the
電圧固定回路１０ｃは、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘにより帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。具体的には、帰還端子ＦＢがオープン状態になると抵抗Ｒ３０を介して出力電圧Ｖｏｕｔ３がそのまま制御部３にフィードバックされるようになる。そのため、出力電圧Ｖｏｕｔ３＝基準電圧Ｖｒｅｆとなるように出力段５が制御され、電源レギュレータ１３００はバッファアンプの状態になる。その結果、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
The
図１３は、図１２の電源レギュレータ１３００の正規動作時及び帰還端子オープン時の電位を示す模式図である。図１２及び図１３を用いて電源レギュレータ１３００の回路動作について説明する。
FIG. 13 is a schematic view showing the potentials of the
電源レギュレータ１３００の正規動作時には、帰還端子ＦＢの帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ付近で安定している。そのため、出力端子ＯＵＴの出力電圧Ｖｏｕｔ３も安定している。なお、正規動作時における出力端子ＯＵＴの出力電圧Ｖｏｕｔ３と基準電圧源２から出力される基準電圧Ｖｒｅｆとの関係は、出力電圧をＶｏｕｔ３、基準電圧をＶｒｅｆ、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２とすると、式（８）で表すことができる。
During normal operation of the
Vout3=Vref・((r1+r2)/r2) …（８） Vout3 = Vref ・ ((r1 + r2) / r2)… (8)
一方、電源レギュレータ１３００の帰還端子オープン時には、出力電圧Ｖｏｕｔ３は、抵抗Ｒ３０を介して制御部３の第２入力端子Ｔ２にフィードバックされる。帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの関係は、帰還電圧をＶｆｂ、出力電圧をＶｏｕｔ３、基準電圧をＶｒｅｆとすると式（９）で表される。
On the other hand, when the feedback terminal of the
Vout3=Vfb=Vref …（９） Vout3 = Vfb = Vref… (9)
以上のように、電圧固定回路１０ｃは、帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を出力電圧Ｖｏｕｔ３に固定する。すなわち、電源レギュレータ１３００はバッファアンプの状態になる。これにより、制御部３、ドライバ回路４及び出力段５は、出力電圧Ｖｏｕｔ３を基準電圧Ｖｒｅｆにするように駆動される。ここで、基準電圧Ｖｒｅｆは、出力電圧Ｖｏｕｔ３よりも低いため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
As described above, the
（第１０の実施の形態）
図１４は、本発明の第１０の実施の形態に係る電源レギュレータ１４００のブロック図である。以下、本発明の第１０の実施の形態について図面を参照しながら説明する。
(10th Embodiment)
FIG. 14 is a block diagram of the
図１４の電源レギュレータ１４００の集積回路装置１Ｄが図９の電源レギュレータ１１００の集積回路装置１Ａと異なるのは以下の点である。図１４の電源レギュレータ１４００は、図９の電圧固定回路１０ａの代わりに電圧固定回路１０ｄを含む。
The
電圧固定回路１０ｄ内のＰＮＰトランジスタＱ４０のコレクタＣは、グランド端子（低電位端子）ＧＮＤに接続される。定電流源ＣＣ４０は、ＰＮＰトランジスタＱ４０のエミッタＥと電源端子（高電位端子）Ｖｃｃとの間に接続される。電圧固定回路１０ｄ内のＰＮＰトランジスタＱ４０のベースＢは、ノードＮ３に接続される。すなわち、ＰＮＰトランジスタＱ４０のベースＢは、帰還電圧Ｖｆｂが入力される配線Ｐ１に接続される。
The collector C of the PNP transistor Q40 in the
電圧固定回路１０ｄは、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘにより帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。具体的には、帰還端子ＦＢがオープン状態になるとＰＮＰトランジスタＱ４０のベース電流Ｉｆｂが実質的に流れる経路がなくなり、ＰＮＰトランジスタＱ４０のコレクタ電流も実質的に流れなくなる。そのため、ＰＮＰトランジスタＱ４０のエミッタ電圧は、電源端子（高電位端子）Ｖｃｃとほぼ同じ電圧となる。ここで、ノードＮ３と図示しない基板との間に図示しない寄生抵抗がある。そのため、フィードバック端子ＦＢがオープン状態のときは、ＰＮＰトランジスタＱ４０のエミッタＥ、ＰＮＰトランジスタＱ４０のベースＢ、及び、図示しない寄生抵抗を介して、無視できるほど非常に微小なベース電流Ｉｆｂ４０が流れている。そのため、電源端子（高電位端子）Ｖｃｃの電圧をＶｃｃとすると、ＰＮＰトランジスタＱ４０のベース電圧はＶｃｃ−Ｖｆとなる。その結果、ノードＮ３と同電位である制御部３の第２入力端子Ｔ２が不定状態ではなく所定の電圧に固定される。ここで所定の電圧とは、基準電圧Ｖｒｅｆの値よりも高い電圧である。これにより、制御部３、ドライバ回路４及び出力段５は、帰還端子ＦＢがオープン状態の時の出力電圧Ｖｏｕｔ４を０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
The
なお、電源レギュレータ１４００が通常動作を行っているときは、定電流源ＣＣ４０で生成される定電流とＰＮＰトランジスタＱ４０の電流増幅率ｈＦＥ４０とで決定されるベース電流Ｉｆｂ４０が帰還端子ＦＢに向かって流れる。そのため、図９に示した電圧固定回路１０ａと同様に、電圧固定回路１０ｄを設けた場合の出力電圧Ｖｏｕｔ４の高さは、電圧固定回路１０ｄを設けない場合の出力電圧Ｖｏｕｔの高さに比べて誤差が生じる。すなわち、図１４の電圧設定回路１０ｄを用いても出力電圧Ｖｏｕｔ４は、ＰＮＰトランジスタＱ４０の電流増幅率ｈＦＥ４０に依存することになる。電流増幅率ｈＦＥ４０のばらつきを排除するために、ＰＮＰトランジスタＱ４０がダーリントン接続されてもよい。また、電流増幅率ｈＦＥ４０のばらつきを排除するために、ＰＮＰトランジスタＱ４０の電流増幅率ｈＦＥ４０の高さに応じて定電流源ＣＣ４０の定電流の大きさが調整されるようにしてもよい。すなわち、ＰＮＰトランジスタＱ４０の電流増幅率ｈＦＥ４０が高くなると定電流源ＣＣ４０で生成される定電流が大きくなるようにし、電流増幅率ｈＦＥが低くなると定電流源ＣＣ４０で生成される定電流が小さくなるようにし、ＰＮＰトランジスタＱ４０ベース電流Ｉｆｂ４０の変動範囲を抑えるようにすることもできる。
When the
（第１１の実施の形態）
図１５は、本発明の第１１の実施の形態に係る電源レギュレータ１５００のブロック図である。以下、本発明の第１１の実施の形態について図面を参照しながら説明する。
(11th Embodiment)
FIG. 15 is a block diagram of the
図１５の電源レギュレータ１５００の集積回路装置１Ｅが図９の電源レギュレータ１１００の集積回路装置１Ａと異なるのは以下の点である。図１５の電源レギュレータ１５００は、図９の電圧固定回路１０ａの代わりに電圧固定回路１０ｅを含む。図１５の電源レギュレータ１５００は、図１４の電源レギュレータ１４００と異なりＰＮＰトランジスタが用いられない。
The
電圧固定回路１０ｅは、定電流源ＣＣ５０を含む。電圧固定回路１０ｅ内の定電流源ＣＣ５０は、電源端子（高電位端子）ＶｃｃとノードＮ３との間に接続される。すなわち、定電流源ＣＣ５０は、帰還電圧Ｖｆｂが入力される配線Ｐ１に接続される。定電流源ＣＣ５０は、具体的には、カレントミラー回路で構成される。カレントミラー回路はバイポーラトランジスタで構成されても良く、ＭＯＳトランジスタで構成されても良い。カレントミラー回路を構成するためには、いずれのトランジスタを用いるとしてもトランジスタが３〜４個、抵抗が１、２個必要となるが、通常時においてノードＮ３に流す帰還経路電流Ｉｆｂを微小な大きさまで設定できるというメリットがある。
The
電圧固定回路１０ｅは、ノードＮ１と帰還端子ＦＢとの間の断線箇所Ｘにより帰還端子ＦＢがオープン状態になった場合に、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。具体的には、帰還端子ＦＢがオープン状態になると定電流源ＣＣ５０による定電流Ｉｆｂ５０が実質的に流れる経路がなくなる。そのため、ノードＮ３の電圧は、電源端子（高電位端子）Ｖｃｃとほぼ同じ電圧となる。その結果、ノードＮ３と同電位である制御部３の第２入力端子Ｔ２が不定状態ではなく所定の電圧に固定される。ここで所定の電圧とは、基準電圧Ｖｒｅｆの値よりも高い電圧である。これにより、制御部３、ドライバ回路４及び出力段５は、帰還端子ＦＢがオープン状態の時の出力電圧Ｖｏｕｔ５を０Ｖにするように駆動される。そのため、出力端子ＯＵＴに接続された負荷９の劣化及び破壊が回避される。
The
（第１２の実施の形態）
図１６は、図９の本発明の第７の実施の形態に係る電源レギュレータ１１００の電圧固定回路１０ａをリニアレギュレータの１つであるシリーズレギュレータに適用した模式的回路図（本発明の第１２の実施の形態に相当）である。以下、本発明の第１２の実施の形態について図面を参照しながら説明する。
(12th Embodiment)
FIG. 16 is a schematic circuit diagram in which the
図１６において、電源レギュレータ１６００の集積回路装置１Ｆは、基準電圧源２、制御回路３４、出力段５、電圧固定回路１０ａ、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢを含む。集積回路装置１Ｆは、例えば半導体集積回路装置で構成される。集積回路装置１Ｆには、入力端子ＩＮ、出力端子ＯＵＴ及び帰還端子ＦＢの他に図示しない外部端子が設けられている。制御回路３４は、制御部３とドライバ回路４を含む。制御部３は、誤差増幅器ＥＲＲを含む。ドライバ回路４は、ドライバＤＲを含む。出力段５は、ＰＭＯＳトランジスタＱ１を含む。電圧固定回路１０ａは、抵抗Ｒ１０及びＰＮＰトランジスタＱ１０を含む。なお、図１６の出力段５のＰＭＯＳトランジスタＱ１は、ＮＭＯＳトランジスタでもよく、バイポーラトランジスタでもよい。
In FIG. 16, the
基準電圧源２の出力端子は、制御部３の誤差増幅器ＥＲＲの非反転入力端子（＋）に接続される。基準電圧源２は、基準電圧Ｖｒｅｆを生成する。基準電圧源２は、例えば、バンドギャップ電圧回路で構成される。基準電圧Ｖｒｅｆは、例えば１Ｖから５Ｖである。
The output terminal of the
制御部３の誤差増幅器ＥＲＲの反転入力端子（−）は、ノードＮ３を介して配線Ｐ１により集積回路装置１Ｆの帰還端子ＦＢに接続される。制御部３の出力端子は、ドライバ回路４の入力端子に接続される。制御部３は、基準電圧源２の基準電圧Ｖｒｅｆと帰還端子ＦＢから入力される帰還電圧Ｖｆｂとを比較し、比較結果に応じた制御電圧Ｅ１を出力する。制御部３は、例えば、図示しない位相補償回路、各種保護回路等を含む。各種保護回路としては例えば温度保護回路や過電圧保護回路が含まれる。
The inverting input terminal (-) of the error amplifier ERR of the
ドライバ回路４は、出力段５を駆動するために用いられる。ドライバ回路４のドライバＤＲの出力端子は、出力段５のＰＭＯＳトランジスタＱ１のゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し駆動電圧Ｅ２を出力する。
The
出力段５のＰＭＯＳトランジスタＱ１のソースＳは、集積回路装置１Ｆの入力端子ＩＮに接続される。入力端子ＩＮには、入力電圧Ｖｉｎが印加される。出力段５のＰＭＯＳトランジスタＱ１のドレインＤは、集積回路装置１Ｆの出力端子ＯＵＴに接続される。出力段５のＰＭＯＳトランジスタＱ１は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動され、入力端子ＩＮに入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１ａを生成し、集積回路装置１Ｆの出力端子ＯＵＴに出力する。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔ１ａは、例えば、０．６Ｖから４０Ｖである。
The source S of the NMOS transistor Q1 in the
出力端子ＯＵＴは、ノードＮ２に接続される。ノードＮ２とノードＮ１との間に抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１Ｆの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔ１ａは抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2. A resistor R1 is connected between the node N2 and the node N1. A resistor R2 is connected between the node N1 and the ground terminal (low potential terminal) GND. The
出力端子ＯＵＴには、ノードＮ２を介して負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
図１６の電圧固定回路１０ａの構成及び動作は、図９の電圧固定回路１０ａの構成及び動作と同様である。なお、図１６の電圧固定回路１０ａの代わりに、図１１〜図１５にそれぞれ示した電圧固定回路１０ｂ，１０ｃ，１０ｄ及び１０ｅのいずれか１つが用いられても良い。
The configuration and operation of the
（第１３の実施の形態）
図１７は、図９の本発明の第７の実施の形態に係る電源レギュレータ１１００の電圧固定回路１０ａをリニアレギュレータの１つであるシャントレギュレータに適用した模式的回路図（本発明の第１３の実施の形態に相当）である。以下、本発明の第１３の実施の形態について図面を参照しながら説明する。
(13th Embodiment)
FIG. 17 is a schematic circuit diagram in which the
図１７の電源レギュレータ１７００が図１６の電源レギュレータ１６００と異なるのは以下の点である。出力段５内のＰＭＯＳトランジスタＱ１の代わりにＰＭＯＳトランジスタＱ２が設けられている。また、シャント抵抗と称される抵抗Ｒｓｈが設けられている。なお、図１７の出力段５のＰＭＯＳトランジスタＱ２は、ＮＭＯＳトランジスタでもよく、バイポーラトランジスタでもよい。
The
ドライバ回路４のドライバＤＲの出力端子は、出力段５のＰＭＯＳトランジスタＱ２のゲートＧに接続される。出力段５のＰＭＯＳトランジスタＱ２のソースＳは、集積回路装置１Ｇの出力端子ＯＵＴに接続される。出力端子ＯＵＴには、抵抗Ｒｓｈを介して入力電圧Ｖｉｎが印加される。出力段５のＰＭＯＳトランジスタＱ２のドレインＤは、グランド端子（低電位端子）ＧＮＤに接続される。出力段５のＰＭＯＳトランジスタＱ２は、ドライバ回路４からの駆動電圧Ｅ２に基づいて駆動され、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１ｂを生成し、集積回路装置１Ｇの出力端子ＯＵＴに出力する。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔ１ｂは、例えば、０．６Ｖから４０Ｖである。
The output terminal of the driver DR of the
なお、図１７の電圧固定回路１０ａの構成及び動作は、図９の電圧固定回路１０ａの構成及び動作と同様である。なお、図１７の電圧固定回路１０ａの代わりに、図１１〜図１５にそれぞれ示した電圧固定回路１０ｂ，１０ｃ，１０ｄ及び１０ｅのいずれか１つが用いられても良い。
The configuration and operation of the
（第１４の実施の形態）
図１８は、図９の本発明の第７の実施の形態に係る電源レギュレータ１１００の電圧固定回路１０ａをスイッチングレギュレータの１つである降圧型同期整流方式ＤＣ／ＤＣコンバータに適用した模式的回路図（本発明の第１４の実施の形態に相当）である。以下、本発明の第１４の実施の形態について図面を参照しながら説明する。
(14th Embodiment)
FIG. 18 is a schematic circuit diagram in which the
図１８の電源レギュレータ１８００が図１６の電源レギュレータ１６００と異なるのは以下の点である。出力段５内のＰＭＯＳトランジスタＱ１の代わりに、出力段５内にスイッチングトランジスタＱ３及び同期整流トランジスタＱ４が設けられている。また、集積回路装置１Ｈの外部にインダクタＬ及びキャパシタＣ１が設けられている。
The
ドライバ回路４の第１出力端子は、出力段５のスイッチングトランジスタＱ３のゲートＧに接続される。ドライバ回路４の第２出力端子は、出力段５の同期整流トランジスタＱ４のゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、出力段５のスイッチングトランジスタＱ３と同期整流トランジスタＱ４とを相補的にオンオフさせる。
The first output terminal of the
出力段５のスイッチングトランジスタＱ３のドレインＤは、集積回路装置１Ｈの入力端子ＩＮに接続される。入力端子ＩＮには、入力電圧Ｖｉｎが印加される。スイッチングトランジスタＱ３のソースＳは、同期整流トランジスタＱ４のドレインＤに接続される。同期整流トランジスタＱ４のソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。すなわち、出力段５のスイッチングトランジスタＱ３及び同期整流トランジスタＱ４は、入力端子ＩＮとグランド端子（低電位端子）ＧＮＤとの間に直列に接続される。集積回路装置１Ｈの出力端子ＯＵＴは、スイッチングトランジスタＱ３と同期整流トランジスタＱ４の共通接続点に接続される。出力段５のスイッチングトランジスタＱ３及び同期整流トランジスタＱ４は、ドライバ回路４からの駆動電圧Ｅ２ａ及びＥ２ｂにより相補的に駆動され、入力端子ＩＮから入力される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１ｃを生成し、出力端子ＯＵＴに出力する。集積回路装置１Ｈは降圧型であり、出力電圧Ｖｏｕｔ１ｃは入力電圧Ｖｉｎより低い。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔ１ｃは、例えば、０．６Ｖから４０Ｖである。
The drain D of the switching transistor Q3 of the
なお、相補的とは、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ３及び同期整流トランジスタＱ４のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。 Complementary refers to the case where the on / off states of the switching transistor Q3 and the synchronous rectifier transistor Q4 are completely reversed, and the transition timing of the on / off states of the switching transistor Q3 and the synchronous rectifier transistor Q4 from the viewpoint of preventing through current. It also includes the case where a predetermined delay, that is, a dead time is given.
なお、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４は共にＮＭＯＳトランジスタ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）としているが、スイッチングトランジスタＱ３をＰＭＯＳトランジスタ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）とし、同期整流トランジスタＱ４をＮＭＯＳトランジスタとしてもよい。また、スイッチングトランジスタＱ３にＮＭＯＳトランジスタが用いられる場合には、図示しないダイオードと図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によりスイッチングトランジスタＱ３が確実にオンする。さらに、スイッチングトランジスタＱ３及び同期整流トランジスタＱ４には、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。 The switching transistor Q3 and the synchronous rectification transistor Q4 are both NMOS transistors (N-channel metal oxide semiconductor field effect transistors), but the switching transistor Q3 is a MIMO transistor (P-channel metal oxide semiconductor field effect transistor) for synchronous rectification. Transistor Q4 may be an NMOS transistor. When an NMOS transistor is used for the switching transistor Q3, a bootstrap circuit including a diode (not shown) and a capacitor (not shown) is used. The bootstrap circuit ensures that the switching transistor Q3 is turned on. Further, a bipolar transistor may be used for the switching transistor Q3 and the synchronous rectifying transistor Q4 instead of the MOS transistor.
出力端子ＯＵＴは、インダクタＬを介してノードＮ２に接続される。ノードＮ２とノードＮ１との間に、集積回路装置１Ｈの外付け抵抗である抵抗Ｒ１が接続される。ノードＮ１とグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２が接続される。抵抗Ｒ１と抵抗Ｒ２とにより、分圧回路１２が構成される。ノードＮ１は、集積回路装置１Ｈの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔ１ｃは抵抗Ｒ１及び抵抗Ｒ２により分圧される。これにより、ノードＮ１に帰還電圧Ｖｆｂが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂが入力される。抵抗Ｒ１及び抵抗Ｒ２は、それぞれ、例えば、数ｋΩから数ＭΩである。
The output terminal OUT is connected to the node N2 via the inductor L. A resistor R1, which is an external resistor of the
インダクタＬは、集積回路装置１Ｈの出力端子ＯＵＴとノードＮ２との間に接続されている。キャパシタＣ１は、ノードＮ２とグランド端子（低電位端子）ＧＮＤとの間に接続されている。インダクタＬ及びキャパシタＣ１により平滑回路が構成される。
The inductor L is connected between the output terminal OUT of the
ノードＮ２には、負荷９が接続される。負荷９は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
なお、図１８の電圧固定回路１０ａの構成及び動作は、図９の電圧固定回路１０ａの構成及び動作と同様である。なお、図１８の電圧固定回路１０ａは、図１１〜図１５にそれぞれ示した電圧固定回路１０ｂ，１０ｃ，１０ｄ及び１０ｅのいずれか１つが用いられても良い。
The configuration and operation of the
（第１５の実施の形態）
図１９は、図９の本発明の第７の実施の形態に係る電源レギュレータ１１００の電圧固定回路１０ａをスイッチングレギュレータの１つである昇圧型同期整流方式ＤＣ／ＤＣコンバータに適用した模式的回路図（本発明の第１５の実施の形態に相当）である。以下、本発明の第１５の実施の形態について図面を参照しながら説明する。
(Fifteenth Embodiment)
FIG. 19 is a schematic circuit diagram in which the
図１９の電源レギュレータ１９００が図１６の電源レギュレータ１６００と異なるのは以下の点である。出力段５内のＰＭＯＳトランジスタＱ１の代わりに、出力段５内にスイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａが設けられている。また、集積回路装置１Ｉの外部にインダクタＬａ及びキャパシタＣａが設けられている。
The
ドライバ回路４の第１出力端子は、出力段５の同期整流トランジスタＱ４ａのゲートＧに接続される。ドライバ回路４の第２出力端子は、出力段５のスイッチングトランジスタＱ３ａのゲートＧに接続される。ドライバ回路４は、制御部３からの制御電圧Ｅ１に基づいて動作し、出力段５のスイッチングトランジスタＱ３ａと同期整流トランジスタＱ４ａとを相補的にオンオフさせる。
The first output terminal of the
なお、出力段５のスイッチングトランジスタＱ３ａのソースＳは、グランド端子（低電位端子）ＧＮＤに接続される。スイッチングトランジスタＱ３ａのドレインＤは、集積回路装置１Ｉの入力端子ＩＮに接続される。入力端子ＩＮには、インダクタＬａを介して入力電圧Ｖｉｎａが印加される。同期整流トランジスタＱ４ａのドレインＤは、集積回路装置１Ｉの入力端子ＩＮに接続される。同期整流トランジスタＱ４ａのソースＳは、集積回路装置１Ｉの出力端子ＯＵＴに接続される。出力段５のスイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａは、ドライバ回路４からの駆動電圧Ｅ２ａ及びＥ２ｂにより相補的に駆動され、入力端子ＩＮから入力される入力電圧Ｖｉｎａから出力電圧Ｖｏｕｔａを生成し、出力端子ＯＵＴに出力する。集積回路装置１Ｉは昇圧型であり、出力電圧Ｖｏｕｔａは入力電圧Ｖｉｎａより高い。入力電圧Ｖｉｎａは、例えば、０．６Ｖから４０Ｖである。出力電圧Ｖｏｕｔａは、例えば、２．５Ｖから１００Ｖである。
The source S of the switching transistor Q3a of the
なお、相補的とは、スイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａのオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からスイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａのオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。 Complementary refers to the case where the on / off states of the switching transistor Q3a and the synchronous rectifier transistor Q4a are completely reversed, and the transition timing of the on / off states of the switching transistor Q3a and the synchronous rectifier transistor Q4a from the viewpoint of preventing through current. It also includes the case where a predetermined delay, that is, a dead time is given.
なお、スイッチングトランジスタＱ３ａと同期整流トランジスタＱ４ａは共にＮＭＯＳトランジスタとしているが、同期整流トランジスタＱ４ａをＰＭＯＳトランジスタとし、スイッチングトランジスタＱ３ａをＮＭＯＳトランジスタとしてもよい。また、同期整流トランジスタＱ４ａにＮＭＯＳトランジスタが用いられる場合には、図示しないダイオード及び図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によって同期整流トランジスタＱ４ａが確実にオンする。さらに、スイッチングトランジスタＱ３ａ及び同期整流トランジスタＱ４ａには、ＭＯＳトランジスタではなくバイポーラトランジスタが用いられてもよい。 Although the switching transistor Q3a and the synchronous rectification transistor Q4a are both MOSFETs, the synchronous rectification transistor Q4a may be a MOSFET transistor and the switching transistor Q3a may be an NMOS transistor. When an NMOS transistor is used for the synchronous rectifier transistor Q4a, a bootstrap circuit including a diode (not shown) and a capacitor (not shown) is used. The bootstrap circuit ensures that the synchronous rectifier transistor Q4a is turned on. Further, a bipolar transistor may be used for the switching transistor Q3a and the synchronous rectifying transistor Q4a instead of the MOS transistor.
出力端子ＯＵＴは、ノードＮ２ａに接続される。ノードＮ２ａとノードＮ１ａとの間に抵抗Ｒ１ａが接続される。ノードＮ１ａとグランド端子（低電位端子）ＧＮＤとの間に抵抗Ｒ２ａが接続される。抵抗Ｒ１ａと抵抗Ｒ２ａにより、分圧回路１２ａが構成される。ノードＮ１ａは、集積回路装置１Ｉの帰還端子ＦＢに接続される。出力電圧Ｖｏｕｔａは抵抗Ｒ１ａ及び抵抗Ｒ２ａにより分圧される。これにより、ノードＮ１ａに帰還電圧Ｖｆｂａが発生し、帰還端子ＦＢに帰還電圧Ｖｆｂａが入力される。抵抗Ｒ１ａ及び抵抗Ｒ２ａは、それぞれ、例えば、数ｋΩから数ＭΩである。キャパシタＣａは、ノードＮ２ａとグランド端子（低電位端子）ＧＮＤとの間に接続される。
The output terminal OUT is connected to the node N2a. A resistor R1a is connected between the node N2a and the node N1a. A resistor R2a is connected between the node N1a and the ground terminal (low potential terminal) GND. The
ノードＮ２ａには、負荷９ａが接続される。負荷９ａは、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。
A
なお、図１９の電圧固定回路１０ａの構成及び動作は、図９の電圧固定回路１０ａの構成及び動作と同様である。なお、図１９の電圧固定回路１０ａは、図１１〜図１５にそれぞれ示した電圧固定回路１０ｂ，１０ｃ，１０ｄ及び１０ｅのいずれか１つが用いられても良い。
The configuration and operation of the
（第１６の実施の形態）
図２０は、本発明の第９の実施の形態に係る電源レギュレータ１１００を回路基板に実装した電源レギュレータ装置１１００ａの構造図（本発明の第１６の実施の形態に相当）である。なお、図９の電源レギュレータ１１００の集積回路装置１Ａと図２０の電源レギュレータ装置１１００ａの集積回路装置１Ａは、それぞれの構成及び接続が同じである。以下、本発明の第１６の実施の形態について図面を参照しながら説明する。
(16th Embodiment)
FIG. 20 is a structural diagram of the power
図２０において、集積回路装置１Ａの入力端子ＩＮは、回路基板９０の入力端子ＩＮａに接続される。集積回路装置１Ａの出力端子ＯＵＴは、回路基板９０の出力端子ＯＵＴａに接続される。集積回路装置１Ａのグランド端子（低電位端子）ＧＮＤは、回路基板９０のグランド端子（低電位端子）ＧＮＤａに接続される。集積回路装置１Ａの帰還端子ＦＢは、通常は、回路基板９０の帰還端子ＦＢａに接続される。しかしながら、図２０においては、集積回路装置１Ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとは、断線箇所Ｘにより導通が遮断されている。
In FIG. 20, the input terminal IN of the
回路基板９０に実装される抵抗Ｒ１は、回路基板９０の出力端子ＯＵＴａと回路基板９０の帰還端子ＦＢａとの間に接続される。回路基板９０に実装される抵抗Ｒ２は、回路基板９０の帰還端子ＦＢａと回路基板９０のグランド端子（低電位端子）ＧＮＤａとの間に接続される。抵抗Ｒ１及び抵抗Ｒ２により分圧回路１２が構成される。
The resistor R1 mounted on the
図２０において、帰還端子ＦＢの実装ミス、抵抗Ｒ１の実装のミス、抵抗Ｒ２の実装のミス又は不慮の事故等により断線箇所Ｘができ、集積回路装置１Ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとの間がオープンになる場合がある。このような場合、集積回路装置１Ａ内の電圧固定回路１０ａは、集積回路装置１Ａの帰還端子ＦＢと回路基板９０の帰還端子ＦＢａとの間の断線箇所Ｘにより集積回路装置１Ａの帰還端子ＦＢがオープンになったことを検出して、制御部３の第２入力端子Ｔ２に印加される電圧を所定の電圧に固定する。
In FIG. 20, a disconnection point X is formed due to a mounting error of the feedback terminal FB, a mounting error of the resistor R1, a mounting error of the resistor R2, an unexpected accident, or the like, and the feedback of the feedback terminal FB of the
なお、本発明の第１４の実施の形態及び本発明の第１５の実施の形態のＤＣ／ＤＣコンバータは、昇圧型と降圧型の両方を兼ね備えた昇降圧型ＤＣ／ＤＣコンバータに応用されてもよい。 The DC / DC converter of the 14th embodiment of the present invention and the 15th embodiment of the present invention may be applied to a buck-boost type DC / DC converter having both a step-up type and a step-down type. ..
電源レギュレータにおいて、帰還端子のオープンが出力端子の出力電圧の設定に大きく関わってくる。また、帰還端子には少なくとも２つの抵抗が接続され、更に各抵抗には２つの端子が存在するため、帰還端子がオープン状態になる確率が他の外部端子に比べて高い。以上のことから、第９の実施形態〜第１６の実施形態による電源レギュレータは、電圧固定回路を設けることにより、いずれもが帰還端子の実装ミス、外付抵抗の実装ミス、不慮のオープン事故等により帰還端子がオープン状態になった場合に電源レギュレータの出力をほぼ完全に遮断している。これにより、電源レギュレータは、出力電圧を出力しなくなるため、出力端子に接続された負荷の劣化及び破壊が回避される。 In the power supply regulator, the opening of the feedback terminal has a great influence on the setting of the output voltage of the output terminal. Further, since at least two resistors are connected to the feedback terminals and each resistor has two terminals, the probability that the feedback terminal will be in the open state is higher than that of other external terminals. From the above, the power supply regulators according to the 9th to 16th embodiments are provided with a voltage fixing circuit, so that all of them have a feedback terminal mounting error, an external resistor mounting error, an unexpected open accident, etc. When the feedback terminal is opened due to this, the output of the power supply regulator is almost completely cut off. As a result, the power supply regulator does not output the output voltage, so that deterioration and destruction of the load connected to the output terminal are avoided.
なお、本発明の電源レギュレータは、リニアレギュレータ、スイッチングレギュレータのどちらにも適用することができる。また、降圧型、昇圧型及び昇降圧型にも適用することができる。更に、負帰還回路には必ず帰還端子が設けられ、帰還端子に入力される帰還電圧と基準電圧との比較が必ず行われるため、負帰還回路を有する回路全般に応用することができる。そのため、本発明は、電源レギュレータに限られない。また、本発明において、オープン状態とは、帰還端子と分圧回路との接続がオープンになる場合に加え、配線Ｐ１のうち、フィードバック端子からノードＮ３までが断線した場合も含むものとする。すなわち、配線Ｐ１のうち、フィードバック端子からノードＮ３までが断線した場合にも効果がある。 The power supply regulator of the present invention can be applied to both a linear regulator and a switching regulator. It can also be applied to a step-down type, a step-up type and a step-down pressure type. Further, since the negative feedback circuit is always provided with a feedback terminal and the feedback voltage input to the feedback terminal is always compared with the reference voltage, it can be applied to all circuits having a negative feedback circuit. Therefore, the present invention is not limited to the power supply regulator. Further, in the present invention, the open state includes not only the case where the connection between the feedback terminal and the voltage dividing circuit is opened, but also the case where the wiring P1 from the feedback terminal to the node N3 is disconnected. That is, it is also effective when the wiring P1 from the feedback terminal to the node N3 is disconnected.
（請求項の構成要素と第７から第１５の実施の形態との対応関係）
第１２の実施の形態では、ＰＭＯＳトランジスタＱ１は、トランジスタに相当する。第１３の実施の形態では、ＰＭＯＳトランジスタＱ２は、トランジスタに相当する。第１４の実施の形態では、スイッチングトランジスタＱ３は、トランジスタに相当する。第１５の実施の形態では、同期整流トランジスタＱ４ａは、トランジスタに相当する。第７の実施の形態、及び第１２の実施の形態〜第１５の実施の形態では、抵抗Ｒ１０は、第１の抵抗に相当する。第８の実施の形態では、抵抗Ｒ２０は、第２の抵抗に相当する。第９の実施の形態では、抵抗Ｒ３０は、第３の抵抗に相当する。第１０の実施の形態では、定電流源ＣＣ４０は、第１の定電流源に相当する。第１１の実施の形態では定電流源ＣＣ５０は、第２の定電流源に相当する。
(Correspondence between the components of the claims and the seventh to fifteenth embodiments)
In the twelfth embodiment, the NMOS transistor Q1 corresponds to the transistor. In the thirteenth embodiment, the NMOS transistor Q2 corresponds to the transistor. In the fourteenth embodiment, the switching transistor Q3 corresponds to a transistor. In the fifteenth embodiment, the synchronous rectifying transistor Q4a corresponds to a transistor. In the seventh embodiment and the twelfth to fifteenth embodiments, the resistor R10 corresponds to the first resistor. In the eighth embodiment, the resistor R20 corresponds to the second resistor. In the ninth embodiment, the resistor R30 corresponds to the third resistor. In the tenth embodiment, the constant current source CC40 corresponds to the first constant current source. In the eleventh embodiment, the constant current source CC50 corresponds to the second constant current source.
本発明は、電子機器、ＯＡ機器等に利用することができる。そのため、本発明は、産業上の利用可能性は高い。 The present invention can be used for electronic devices, OA devices, and the like. Therefore, the present invention has high industrial applicability.
１，１ａ〜１ｅ，１Ａ〜１Ｉ 集積回路装置
２，ＲＥＦ 基準電圧源
３ 制御部
４ ドライバ回路
５ 出力段
９，９ａ 負荷
１０，２０ オープン検出回路
１０ａ〜１０ｅ 電圧固定回路
１２，１２ａ 分圧回路
３４ 制御回路
９０ 回路基板
１００，２００，３００，４００，５００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００，１９００，２０００ 電源レギュレータ
６００，１１００ａ 電源レギュレータ装置
Ｃ，Ｃ１，Ｃａ キャパシタ
ＣＣ 定電流源
ＤＲ ドライバ
Ｅ１ 制御電圧
Ｅ２、Ｅ２ａ、Ｅ２ｂ 駆動電圧
Ｅｏ１〜Ｅｏ５ 出力端子
ＥＲＲ 誤差増幅器
ＦＢ，ＦＢａ 帰還端子
ＧＮＤ，ＧＮＤａ グランド端子（低電位端子）
ＩＮ，ＩＮａ 入力端子
Ｉｆｂ，Ｉｆｂ１０，Ｉｆｂ２０，Ｉｆｂ３０，Ｉｆｂ４０，Ｉｆｂ５０ ベース電流（帰還経路電流）
Ｌ，Ｌａ インダクタ
Ｎ１〜Ｎ３，Ｎ１ａ，Ｎ２ａ ノード
ＯＵＴ，ＯＵＴａ 出力端子
Ｐ１ 配線
Ｑ１〜Ｑ４，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ，Ｑ１０，Ｑ１１〜Ｑ１８，Ｑ４０ トランジスタ
Ｒ１〜Ｒ４，Ｒ１０，Ｒ１１〜Ｒ１４，Ｒ２０，Ｒ３０，Ｒ１ａ，Ｒ２ａ，Ｒｓｈ 抵抗
ＲＥＦ 基準電圧源
Ｔ１，Ｔ２ 入力端子
Ｖｃｃ 電源端子（高電位端子）
Ｖｆｂ，Ｖｆｂａ 帰還電圧
Ｖｉｎ，Ｖｉｎａ 入力電圧
Ｖｏｕｔ，Ｖｏｕｔ１，Ｖｏｕｔ１ａ，Ｖｏｕｔ１ｂ，Ｖｏｕｔ１ｃ，Ｖｏｕｔ２，Ｖｏｕｔ３，Ｖｏｕｔ４，Ｖｏｕｔ５，Ｖｏｕｔａ 出力電圧
Ｘ 断線箇所
1,1a to 1e, 1A to 1I
IN, INa input terminals Ifb, Ifb10, Ifb20, Ifb30, Ifb40, Ifb50 Base current (feedback path current)
L, La Inductors N1 to N3, N1a, N2a Nodes OUT, OUTa Output Terminals P1 Wiring Q1 to Q4, Q2a, Q3a, Q4a, Q10, Q11 to Q18, Q40 Transistors R1 to R4, R10, R11 to R14, R20, R30 , R1a, R2a, Rsh Resistance REF Reference voltage source T1, T2 Input terminal Vcc power supply terminal (high potential terminal)
Vfb, Vfba feedback voltage Vin, Vina input voltage Vout, Vout1, Vout1a, Vout1b, Vout1c, Vout2, Vout3, Vout4, Vout5, Vouta output voltage X disconnection point
Claims (12)
出力電圧を出力する出力端子と、
前記入力端子及び前記出力端子に接続されたトランジスタと、
前記出力電圧と一定の関係を有する帰還電圧を受ける帰還端子と、
前記帰還端子の前記帰還電圧と基準電圧とに基づいて前記出力電圧が一定になるように前記トランジスタの動作を制御する制御回路と、
前記帰還端子のオープン状態を検出し、前記オープン状態を検出したときに前記基準電圧を変化させることにより前記トランジスタをオフ状態に維持するオープン検出回路と、を含み、
前記オープン検出回路は、
前記帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタと、
前記ＰＮＰトランジスタのエミッタに接続されたゲート、前記電源端子に接続されたソース、及び第２の抵抗を介して前記低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記電源端子に接続されたソース、及び第３の抵抗を介して前記低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、前記低電位端子に接続されたソース、及び前記基準電圧が供給されるドレインを有するＮＭＯＳトランジスタとを含む、電源レギュレータ。 The input terminal that receives the input voltage and
The output terminal that outputs the output voltage and
Transistors connected to the input terminal and the output terminal,
A feedback terminal that receives a feedback voltage that has a certain relationship with the output voltage,
A control circuit that controls the operation of the transistor so that the output voltage becomes constant based on the feedback voltage and the reference voltage of the feedback terminal.
Detecting the open state of the feedback terminal, seen including a an open detection circuit for maintaining the transistor in an off state by changing the reference voltage when detecting the open state,
The open detection circuit
A PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via a first resistor.
A first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor.
A second Possible transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor.
A power regulator comprising a gate connected to the drain of the second NMOS transistor, a source connected to the low potential terminal, and an NMOS transistor having a drain to which the reference voltage is supplied .
前記オープン検出回路は、前記オープン状態を検出したときに前記制御回路の前記駆動電圧を所定のレベルに維持することにより前記トランジスタをオフ状態に維持する、請求項１又は２に記載の電源レギュレータ。 The control circuit outputs a drive voltage to the transistor based on the feedback voltage of the feedback terminal and the reference voltage.
The power supply regulator according to claim 1 or 2, wherein the open detection circuit maintains the transistor in an off state by maintaining the drive voltage of the control circuit at a predetermined level when the open state is detected.
前記帰還端子の前記帰還電圧と前記基準電圧に基づいて制御電圧を出力する制御部と、
前記制御電圧に基づいて駆動電圧を前記トランジスタに出力するドライバ回路とを含み、
前記オープン検出回路は、前記オープン状態を検出したときに前記制御部の制御電圧を所定のレベルに維持することにより前記トランジスタをオフ状態に維持する、請求項１〜３のいずれか一項に記載の電源レギュレータ。 The control circuit
A control unit that outputs a control voltage based on the feedback voltage of the feedback terminal and the reference voltage.
A driver circuit that outputs a drive voltage to the transistor based on the control voltage is included.
The open detection circuit according to any one of claims 1 to 3, wherein when the open state is detected, the control voltage of the control unit is maintained at a predetermined level to keep the transistor in the off state. Power regulator.
前記帰還端子の前記帰還電圧と前記基準電圧に基づいて制御電圧を出力する制御部と、
前記制御電圧に基づいて駆動電圧を前記トランジスタに出力するドライバ回路とを含み、
前記オープン検出回路は、前記オープン状態を検出したときに前記トランジスタがオフ状態を維持するように前記制御部及び前記ドライバ回路の少なくとも一方を制御する、請求項１〜３のいずれか一項に記載の電源レギュレータ。 The control circuit
A control unit that outputs a control voltage based on the feedback voltage of the feedback terminal and the reference voltage.
A driver circuit that outputs a drive voltage to the transistor based on the control voltage is included.
The open detection circuit according to any one of claims 1 to 3, wherein the open detection circuit controls at least one of the control unit and the driver circuit so that the transistor keeps the off state when the open state is detected. Power regulator.
出力電圧を出力する出力端子と、
前記入力端子及び前記出力端子に接続されたトランジスタと、
前記出力電圧と一定の関係を有する帰還電圧を受ける帰還端子と、
前記帰還端子の前記帰還電圧と基準電圧とに基づいて前記出力電圧が一定になるように前記トランジスタの動作を制御する制御回路と、
前記帰還端子のオープン状態を検出し、前記オープン状態を検出したときに前記基準電圧を変化させることにより前記トランジスタをオフ状態に維持するオープン検出回路と、を含み、
前記制御回路は、前記帰還端子の前記帰還電圧と前記基準電圧とに基づいて駆動電圧を前記トランジスタに出力し、
前記オープン検出回路は、前記オープン状態を検出したときに前記制御回路の前記駆動電圧を所定のレベルに維持することにより前記トランジスタをオフ状態に維持し、
前記オープン検出回路は、
前記帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタと、
前記ＰＮＰトランジスタのエミッタに接続されたゲート、前記電源端子に接続されたソース、及び第２の抵抗を介して前記低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記電源端子に接続されたソース、及び第３の抵抗を介して前記低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、前記低電位端子に接続されたソース、及び前記制御回路の出力端子に接続されたドレインを有するＮＭＯＳトランジスタとを含む、電源レギュレータ回路。 The input terminal that receives the input voltage and
The output terminal that outputs the output voltage and
Transistors connected to the input terminal and the output terminal,
A feedback terminal that receives a feedback voltage that has a certain relationship with the output voltage,
A control circuit that controls the operation of the transistor so that the output voltage becomes constant based on the feedback voltage and the reference voltage of the feedback terminal.
Includes an open detection circuit that detects the open state of the feedback terminal and keeps the transistor in the off state by changing the reference voltage when the open state is detected.
The control circuit outputs a drive voltage to the transistor based on the feedback voltage of the feedback terminal and the reference voltage.
The open detection circuit keeps the transistor in the off state by keeping the drive voltage of the control circuit at a predetermined level when the open state is detected.
The open detection circuit
A PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via a first resistor.
A first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor.
A second Possible transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor.
Drain connected to the gate of said first 2PMOS transistor, the source connected to the low potential terminal, and an NMOS transistor having a drain connected to the output terminal of the control circuit, power supply regulator circuit.
出力電圧を出力する出力端子と、
前記入力端子及び前記出力端子に接続されたトランジスタと、
前記出力電圧と一定の関係を有する帰還電圧を受ける帰還端子と、
前記帰還端子の前記帰還電圧と基準電圧とに基づいて前記出力電圧が一定になるように前記トランジスタの動作を制御する制御回路と、
前記帰還端子のオープン状態を検出し、前記オープン状態を検出したときに前記基準電圧を変化させることにより前記トランジスタをオフ状態に維持するオープン検出回路と、を含み、
前記制御回路は、
前記帰還端子の前記帰還電圧と前記基準電圧に基づいて制御電圧を出力する制御部と、
前記制御電圧に基づいて駆動電圧を前記トランジスタに出力するドライバ回路とを含み、
前記オープン検出回路は、前記オープン状態を検出したときに前記制御部の制御電圧を所定のレベルに維持することにより前記トランジスタをオフ状態に維持し、
前記オープン検出回路は、
前記帰還端子に接続されたベース、低電位端子に接続されたコレクタ、及び第１の抵抗を介して電源端子に接続されたエミッタを有するＰＮＰトランジスタと、
前記ＰＮＰトランジスタのエミッタに接続されたゲート、前記電源端子に接続されたソース、及び第２の抵抗を介して前記低電位端子に接続されたドレインを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲート、前記電源端子に接続されたソース、及び第３の抵抗を介して前記低電位端子に接続されたドレインを有する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレインに接続されたゲート、前記低電位端子に接続されたソース、及び前記制御部の前記制御電圧を出力する端子に接続されたドレインを有するＮＭＯＳトランジスタとを含む、電源レギュレータ回路。 The input terminal that receives the input voltage and
The output terminal that outputs the output voltage and
Transistors connected to the input terminal and the output terminal,
A feedback terminal that receives a feedback voltage that has a certain relationship with the output voltage,
A control circuit that controls the operation of the transistor so that the output voltage becomes constant based on the feedback voltage and the reference voltage of the feedback terminal.
Includes an open detection circuit that detects the open state of the feedback terminal and keeps the transistor in the off state by changing the reference voltage when the open state is detected.
The control circuit
A control unit that outputs a control voltage based on the feedback voltage of the feedback terminal and the reference voltage.
A driver circuit that outputs a drive voltage to the transistor based on the control voltage is included.
The open detection circuit keeps the transistor in the off state by maintaining the control voltage of the control unit at a predetermined level when the open state is detected.
The open detection circuit
A PNP transistor having a base connected to the feedback terminal, a collector connected to the low potential terminal, and an emitter connected to the power supply terminal via a first resistor.
A first MIMO transistor having a gate connected to the emitter of the PNP transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a second resistor.
A second Possible transistor having a gate connected to the drain of the first MIMO transistor, a source connected to the power supply terminal, and a drain connected to the low potential terminal via a third resistor.
The drain connected to the gate of the second 2PMOS transistor, the source connected to the low potential terminal, and an NMOS transistor having a drain connected to the terminal for outputting the control voltage of the control unit, the power supply regulator circuit ..
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