JP6764539B2 - スマート安全リレー及びその応用回路 - Google Patents

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Description

本出願はリレーの技術分野に関し、特に、スマート安全リレー及びその応用回路に関する。
安全リレーとは、安全回路に応用されて、緊急停止スイッチ、セーフティライトカーテン、ツーハンドスイッチ（ｔｗｏ−ｈａｎｄ ｓｗｉｔｃｈ）、セーフティーカーペットといったセーフティーデバイスからの信号を受け付ける安全制御デバイスである。これらのデバイスが危険信号を安全リレーに伝達すると、安全リレーは確実に動力源を切断することにより、安全を確保する。
一般的に、従来の安全リレーには２種類の技術方案が存在する。
１）強制ガイド式リレーに基づく技術方案：強制ガイド式リレーでは、常時開接点と常時閉接点が決して同時に閉状態とならないよう、常時閉接点と常時開接点の間にガイドレバーが備わっている。安全リレーはこの特性を利用することで、出力接点の閉状況を効果的に検出して、安全確保の目的を達成する。しかし、強制ガイド式リレーはコストがかかり、体積も嵩む。よって、当該技術方案を用いた安全リレーは一概にコストが高騰し、且つ小型化が難しい。
２）半導体スイッチに基づく技術方案：半導体の出力を直列とし、電圧のフィードバックを利用することで半導体の状態を検出可能とする。半導体スイッチは体積を縮小でき、コストも削減可能であるが、半導体スイッチの特性に起因して、当該技術方案を用いる安全リレーは直流負荷を切断することしかできず、且つ、負荷は安全リレーとの共通グランドを有することが必須となる。よって、当該技術方案を用いる安全リレーは、交流負荷や隔離ニーズといった応用が制限される。
上述した従来技術の欠点に鑑みて、本出願は、従来技術の課題を解決するスマート安全リレー及びその応用回路を提供することを目的とする。
上記の目的及び関連するその他の目的を実現するために、本出願は、スマート安全リレーであって、第１ピンから第１０ピンを含む第１処理チップＭＣＵＡ、及び、第１１ピンから第２０ピンを含む第２処理チップＭＣＵ Ｂと、入力端に第１処理チップＭＣＵ Ａの第１ピンが接続され、出力端に第１制御端Ｓ１１が引き出される第１入力駆動回路と、入力端に第２処理チップＭＣＵＢの第１１ピンが接続され、出力端に第２制御端Ｓ２１が引き出される第２入力駆動回路であって、第１制御端Ｓ１１及び第２制御端Ｓ２１がそれぞれ第１駆動信号と第２駆動信号を出力し、前記第１駆動信号と第２駆動信号が異なる波形の周期性パルス信号である第１入力駆動回路及び第２入力駆動回路と、入力端に第１サンプリング端Ｓ１２が接続され、出力端に第１処理チップＭＣＵＡの第２ピン及び第２処理チップＭＣＵ Ｂの第１２ピンがそれぞれ接続される第１入力サンプリング回路と、入力端に第２サンプリング端Ｓ２２が接続され、出力端に第１処理チップＭＣＵＡの第３ピン及び第２処理チップＭＣＵ Ｂの第１３ピンがそれぞれ接続される第２入力サンプリング回路と、入力端に第３サンプリング端Ｓ３４が接続され、出力端に第１処理チップＭＣＵＡの第４ピン及び第２処理チップＭＣＵ Ｂの第１４ピンがそれぞれ接続される第３入力サンプリング回路、であって、信号をサンプリングするよう、前記第１サンプリング端Ｓ１２、第２サンプリング端Ｓ２２、及び第３サンプリング端Ｓ３４は、一部が第１制御端Ｓ１１に結合されるとともに、他の部分が第２制御端Ｓ２１に結合され、情報をサンプリングすると、第１処理チップＭＣＵＡで識別可能なサンプリング信号を生成して第１処理チップＭＣＵ Ａに入力するとともに、第２処理チップＭＣＵ Ｂで識別可能なサンプリング信号を生成して第２処理チップＭＣＵＢに入力し、第１処理チップＭＣＵ Ａと第２処理チップＭＣＵＢは、当該サンプリング信号を受け付けると、スマート安全リレーが出力準備状態となるよう制御する第１入力サンプリング回路、第２入力サンプリング回路及び第３入力サンプリング回路、を含み、第１処理チップＭＣＵＡの第５ピンは、第２処理チップＭＣＵ Ｂの第１５ピンに接続されて第１データチャネルを形成し、第５ピンはデータ送信端であり、第１５ピンはデータ受信端であり、第１処理チップＭＣＵＡの第６ピンは、第２処理チップＭＣＵ Ｂの第１６ピンに接続されて第２データチャネルを形成し、第６ピンはデータ受信端であり、第１６ピンはデータ送信端であり、第１処理チップＭＣＵＡと第２処理チップＭＣＵ Ｂは、第１データチャネルと第２データチャネルを介してデータの伝送又はクロックの同期を行い、第１処理チップＭＣＵＡの第７ピンは、第１診断信号発生回路の入力端に接続され、第２処理チップＭＣＵ Ｂの第１７ピンは、第２診断信号発生回路の入力端に接続され、スマート安全リレーは、更に、第１処理チップＭＣＵ Ａの第８ピンに接続される第１出力端、第２処理チップＭＣＵ Ｂの第１８ピンに接続される第２出力端、及び入力端を有する診断信号検出回路と、第１処理チップＭＣＵＡの第９ピンに接続される第１入力端、第１処理チップＭＣＵ Ａの第１０ピンに接続される第２入力端、及び、第１リレー駆動回路の入力端に接続される出力端を有する第１論理回路であって、前記第１リレー駆動回路の出力端が第１リレー回路の第１リレーコイルに接続され、前記第１リレー回路が、更に、第１診断信号発生回路の出力端に接続される第１常時閉接点ＮＣ、第１リレー出力端に接続される第１常時開接点ＮＯ、及び、前記診断信号検出回路の入力端に接続される第１共通接点Ｇを含み、前記第１論理回路は、第１処理チップＭＣＵＡの第９ピン及び第１０ピンの入力信号に基づき、論理演算を行って第１スイッチ制御信号を取得し、第１リレーコイルが電力を取得又は喪失するよう第１リレー駆動回路を駆動することで、前記第１共通接点Ｇと第１常時閉接点ＮＣ又は第１常時開接点ＮＯが電気的に接続するよう作用させる第１論理回路と、第２処理チップＭＣＵＢの第１９ピンに接続される第１入力端、第２処理チップＭＣＵ Ｂの第２０ピンに接続される第２入力端、及び、第２リレー駆動回路の入力端に接続される出力端を有する第２論理回路であって、前記第２リレー駆動回路の出力端が第２リレー回路の第２リレーコイルに接続され、前記第２リレー回路が、更に、第２診断信号発生回路の出力端に接続される第２常時閉接点ＮＣ、第２リレー出力端に接続される第２常時開接点ＮＯ、及び、前記診断信号検出回路の入力端及び第１共通接点Ｇに接続される第２共通接点Ｇを含み、前記第２論理回路は、第２処理チップＭＣＵＢの第１９ピン及び第２０ピンの入力信号に基づき、論理演算を行って第２スイッチ制御信号を取得し、第２リレーコイルが電力を取得又は喪失するよう第２リレー駆動回路を駆動することで、前記第２共通接点Ｇと第２常時閉接点ＮＣ又は第２常時開接点ＮＯが電気的に接続するよう作用させる第２論理回路、を含み、第１共通接点Ｇと第１常時開接点ＮＯが電気的に接続され、且つ、第２共通接点Ｇと第２常時開接点ＮＯが電気的に接続されると、第１リレー出力端と第２リレー出力端とが導通するスマート安全リレーを提供する。
本出願の一実施例において、前記第１論理回路は、第１入力端、第２入力端及び出力端を有する第１ＡＮＤゲートと、第１ウォッチドッグ回路を含み、前記第１ＡＮＤゲートの第１入力端は第１処理チップＭＣＵＡの第９ピンに接続され、前記第１処理チップＭＣＵ Ａの第１０ピンは第１ウォッチドッグ回路の入力端に接続され、前記第１ウォッチドッグ回路の出力端は第１ＡＮＤゲートの第２入力端に接続され、前記第１ＡＮＤゲートの出力端は、前記第１リレー駆動回路の入力端に接続され、前記第２論理回路は、第１入力端、第２入力端及び出力端を有する第２ＡＮＤゲートと、第２ウォッチドッグ回路を含み、前記第２ＡＮＤゲートの第１入力端は第２処理チップＭＣＵＢの第１９ピンに接続され、前記第２処理チップＭＣＵ Ｂの第２０ピンは第２ウォッチドッグ回路の入力端に接続され、前記第２ウォッチドッグ回路の出力端は第２ＡＮＤゲートの第２入力端に接続され、前記第２ＡＮＤゲートの出力端は、前記第２リレー駆動回路の入力端に接続される。
本出願の一実施例において、第１処理チップＭＣＵ Ａは、第１０ピンを通じてパルス信号を第１ウォッチドッグ回路に周期的に出力し、前記第１ウォッチドッグ回路は、予め定められた時間内に前記第１０ピンからパルス信号を受信しなかった場合、ローレベル信号を出力して、第１ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、第１リレー駆動回路からローレベルを出力させることで、第１リレーコイルの電力を喪失させて、第１リレー回路の第１共通接点Ｇを第１常時開接点ＮＯと切断し、第２処理チップＭＣＵＢは、第２０ピンを通じてパルス信号を第２ウォッチドッグ回路に周期的に出力し、前記第２ウォッチドッグ回路は、予め定められた時間内に前記第２０ピンからパルス信号を受信しなかった場合、ローレベル信号を出力して、第２ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、第２リレー駆動回路からローレベルを出力させることで、第２リレーコイルの電力を喪失させて、第２リレー回路の第２共通接点Ｇを第２常時開接点ＮＯと切断する。
本出願の一実施例において、前記第１及び第２入力駆動回路は、バイポーラトランジスタ又はハイサイドスイッチにより実現される。
本出願の一実施例において、前記第１及び第２入力駆動回路はバイポーラトランジスタにより実現され、前記第１入力駆動回路と第２入力駆動回路の回路構造は同じであり、当該回路構造は、第１ＰＮＰ型バイポーラトランジスタ、第１ＮＰＮ型バイポーラトランジスタ、第１抵抗、第２抵抗、第３抵抗及び第４抵抗を含み、第１ＰＮＰ型バイポーラトランジスタは、エミッタが供給電源に接続され、ベースが第１抵抗を介して第１ＮＰＮ型バイポーラトランジスタのコレクタに接続され、第１ＰＮＰ型バイポーラトランジスタのコレクタは第２抵抗を介して接地し、第１ＮＰＮ型バイポーラトランジスタは、エミッタが接地し、ベースが第３抵抗及び第４抵抗の一端に接続され、第３抵抗の他端が接地しており、前記回路構造を第１入力駆動回路に応用する場合、第１ＰＮＰ型バイポーラトランジスタのコレクタは第１制御端Ｓ１１に引き出され、第４抵抗の他端は第１処理チップＭＣＵＡの第１ピンに接続され、前記回路構造を第２入力駆動回路に応用する場合、第１ＰＮＰ型バイポーラトランジスタのコレクタは第２制御端Ｓ２１に引き出され、第４抵抗の他端は第２処理チップＭＣＵＢの第１１ピンに接続される。
本出願の一実施例において、前記第１入力サンプリング回路、第２入力サンプリング回路及び第３入力サンプリング回路は、抵抗分圧又は論理制御デバイスにより実現され、前記論理制御デバイスは、演算増幅器又はインバータを含む。
本出願の一実施例において、前記第１入力サンプリング回路、第２入力サンプリング回路及び第３入力サンプリング回路の回路構造は同じであり、当該回路構造は、インバータ、第１定電圧ダイオード、第５抵抗、第６抵抗及び第７抵抗を含み、第５抵抗の一端は第６抵抗及び第７抵抗の一端に接続され、第６抵抗の他端は接地し、第７抵抗の他端は第１定電圧ダイオードのカソード及びインバータの入力端に接続され、第１定電圧ダイオードのアノードは接地し、前記回路構造を第１入力サンプリング回路に応用する場合、第５抵抗の他端は第１サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第２ピンと第２処理チップＭＣＵ Ｂの第１２ピンに接続され、前記回路構造を第２入力サンプリング回路に応用する場合、第５抵抗の他端は第２サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第３ピンと第２処理チップＭＣＵ Ｂの第１３ピンに接続され、前記回路構造を第３入力サンプリング回路に応用する場合、第５抵抗の他端は第３サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第４ピンと第２処理チップＭＣＵ Ｂの第１４ピンに接続される。
本出願の一実施例において、前記第１診断信号発生回路と第２診断信号発生回路の回路構造は同じであり、当該回路構造は、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、第２ＮＰＮ型バイポーラトランジスタ、第３ＮＰＮ型バイポーラトランジスタ、第２ＰＮＰ型バイポーラトランジスタ、第２定電圧ダイオード、第１コンデンサ及び第２コンデンサを含み、第８抵抗の一端は第９抵抗の一端及び第２ＮＰＮ型バイポーラトランジスタのベースに接続され、第９抵抗の他端は第２ＮＰＮ型バイポーラトランジスタのエミッタに接続され、第２ＮＰＮ型バイポーラトランジスタのコレクタは第１０抵抗及び第１１抵抗の一端に接続され、第１０抵抗の他端は供給電源に接続され、第１１抵抗の他端は第３ＮＰＮ型バイポーラトランジスタと第２ＰＮＰ型バイポーラトランジスタのベースに接続され、第３ＮＰＮ型バイポーラトランジスタのエミッタは第２ＰＮＰ型バイポーラトランジスタのエミッタに接続されるとともに第１コンデンサの一端に接続され、第３ＮＰＮ型バイポーラトランジスタのコレクタは前記供給電源に接続され、第２ＰＮＰ型バイポーラトランジスタのコレクタは第２定電圧ダイオードのアノードに接続されるとともに接地し、第１コンデンサの他端は、第２コンデンサの一端に接続され、前記回路構造を第１診断信号発生回路に応用する場合、第８抵抗の他端はＭＣＵＡの第７ピンに接続され、第２コンデンサの他端は前記第１常時閉接点に接続され、前記回路構造を第１２診断信号発生回路に応用する場合、第８抵抗の他端はＭＣＵＢの第１７ピンに接続され、第２コンデンサの他端は前記第２常時閉接点に接続される。
本出願の一実施例において、前記診断信号検出回路は、第１２抵抗、第１３抵抗、第１４抵抗、第１５抵抗、第３コンデンサ、第４コンデンサ、第５コンデンサ、第３定電圧ダイオード及び第４ＮＰＮ型バイポーラトランジスタを含み、第１２抵抗は、一端が第１処理チップＭＣＵ Ａの第８ピンと第２処理チップＭＣＵ Ｂの第１８ピンに接続され、他端が第１３抵抗の一端及び第４ＮＰＮ型バイポーラトランジスタのコレクタに接続され、第１３抵抗の他端は供給電源に接続され、第４ＮＰＮ型バイポーラトランジスタのベースは、第１４抵抗、第３コンデンサ及び第１５抵抗の一端に接続され、第１５抵抗の他端は第３定電圧ダイオードのカソード及び第４コンデンサの一端に接続され、第４コンデンサの他端は第５コンデンサの一端に接続され、第５コンデンサの他端は、前記第１共通接点及び第２共通接点に接続され、第４ＮＰＮ型バイポーラトランジスタのエミッタ、第１４抵抗の他端、第３コンデンサの他端、及び第３定電圧ダイオードのアノードが接地する。
本出願の一実施例において、スマートリレーの第１リレー出力端と第２リレー出力端による外部への出力を起動する必要がある場合、前記第１処理チップＭＣＵＡ及び第２処理チップＭＣＵ Ｂは、前記第１リレー回路の第１リレーコイルに電力を取得するよう前記第１リレー駆動回路を駆動することで、第１共通接点を第１常時開接点に接続するとともに、第２リレー回路の第２リレーコイルが電力を取得するよう前記第２リレー駆動回路を駆動することで、第２共通接点を第２常時開接点に接続し、第１処理チップＭＣＵＡの第８ピン又は第２処理チップＭＣＵ Ｂの第１８ピンが、診断信号検出回路の出力がハイレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に接点溶着による異常が発生していないことを意味し、第１処理チップＭＣＵＡの第８ピン又は第２処理チップＭＣＵ Ｂの第１８ピンが、診断信号検出回路の出力がローレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に、共通接点、常時開接点及び常時閉接点の溶着による異常が発生していることを意味し、及び／又は、スマートリレーの第１リレー出力端及び第２リレー出力端による外部への出力を切断する必要がある場合、第１処理チップＭＣＵＡ及び第２処理チップＭＣＵ Ｂは、前記第１リレー回路の第１リレーコイルの電力を喪失させることで、第１共通接点を第１常時閉接点に接続するとともに、前記第２リレー回路の第２リレーコイルの電力を喪失させることで、第２共通接点を第２常時閉接点に接続し、第１処理チップＭＣＵＡの第８ピン又は第２処理チップＭＣＵ Ｂの第１８ピンが、診断信号検出回路の出力がローレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に接点溶着による異常が発生していないことを意味し、第１処理チップＭＣＵＡの第８ピン又は第２処理チップＭＣＵ Ｂの第１８ピンが、診断信号検出回路の出力がハイレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に、共通接点と常時開接点の溶着による異常が発生していることを意味する。
本出願の一実施例において、前記スマート安全リレーは、外部直流電源が入力される電源入力端と、入力端に前記電源入力端が接続され、出力端に第１直流給電端が引き出されて第１直流電源ＶＣＣ１を供給する定電圧フィルタ回路と、入力端に前記電圧調整回路の出力端が接続され、出力端に第２直流給電端が引き出され、第１直流電源が経由することで形成される第２直流電源ＶＣＣ２を供給する電圧調整回路と、を含み、第１直流電源ＶＣＣ１は、電気を供給すべく、第１入力駆動回路、第２入力駆動回路、第１リレー駆動回路、及び第２リレー駆動回路に接続され、第２直流電源ＶＣＣ２は、電気を供給すべく、第１処理チップＭＣＵＡ、第２処理チップＭＣＵ Ｂ、第１論理回路、第２論理回路、第１入力サンプリング回路、第２入力サンプリング回路、及び第３入力サンプリング回路に接続される。
上記の目的及び関連するその他の目的を実現するために、本出願は、上記のスマート安全リレーと、第１制御端Ｓ１１と第１サンプリング端Ｓ１２の間の回路及び第２制御端Ｓ２１と第２サンプリング端Ｓ２２の間の回路に接続される２組の常時閉接点を含む緊急停止スイッチＳ１と、第１サンプリング端Ｓ１２と第３サンプリング端Ｓ３４の間の回路に接続される１組の常時開接点を含むリセットスイッチＳ２と、第１リレー出力端と第２リレー出力端の間の回路に接続される電源と、第１リレー出力端と第２リレー出力端の間の回路に並列に接続されて、第１リレー出力端と第２リレー出力の導通又は切断時に電力を取得又は喪失するコンタクタＫ３及びＫ４、を含み、コンタクタＫ３及びＫ４は、それぞれモータＭの異なる位相の電気供給回路に接続され、コンタクタＫ３及びＫ４の電力取得又は電力喪失によって、これらが位置する電気供給回路が導通又は切断されて、モータＭが電力を取得又は喪失するリレー応用回路を提供する。
本出願の一実施例において、前記緊急停止スイッチＳ１は、非閉成時には、２つの常時閉接点を閉成することで第１サンプリング端Ｓ１２と第１制御端Ｓ１１の間の回路を導通するとともに、第２制御端Ｓ２１と第２サンプリング端Ｓ２２の間の回路を導通して、前記スマート安全リレーを出力準備状態とし、前記緊急停止スイッチＳ１は、更に、閉成時には、２つの常時閉接点を切断することで第１サンプリング端Ｓ１２と第１制御端Ｓ１１の間の回路を切断するとともに、第２制御端Ｓ２１と第２サンプリング端Ｓ２２の間の回路を切断して、第１処理チップＭＣＵＡと第２処理チップＭＣＵ Ｂの信号出力を促し、第１リレー出力端と第２リレー出力端を切断することで、コンタクタＫ３とＫ４の電力を喪失させてモータＭを電力喪失させ、前記リセットスイッチＳ２は、閉成時には常時開接点を閉成することで、第３サンプリング端Ｓ３４と第１制御端Ｓ１１の間の回路を導通し、第１処理チップＭＣＵＡと第２処理チップＭＣＵ Ｂの信号出力を促して、第１リレー出力端と第２リレー出力端を導通することで、コンタクタＫ３とＫ４に電力を取得させ、モータＭに電力を取得させる。
上述したように、本出願のスマート安全リレー及びこれを応用する回路において、スマート安全リレーは、第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂ、第１及び第２入力駆動回路、第１〜第３入力サンプリング回路、第１及び第２診断信号発生回路、第１及び第２論理回路、診断信号検出回路、第１及び第２リレー駆動回路、第１及び第２リレー回路を含む。第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂは、入力サンプリング回路による入力駆動回路のサンプリングに基づき、第１及び第２リレー回路の接点のオン・オフを自動制御することで、出力をオン・オフすることができる。且つ、診断信号発生回路及び診断信号検出回路に基づいて、各種異常を検出することで出力をオン・オフし、スマート化された確実な切断を実現する。更に、スマート化された方案を用いることで、構成によって様々な安全確保機能又は論理要求を実現可能となる。
図１は、本出願の一実施例におけるスマートリレーの回路モジュール構成を示す図である。 図２は、本出願の一実施例におけるスマートリレーを具体的に応用した回路の構造を示す図である。 図３Ａは、本出願の一実施例における入力駆動回路と入力サンプリング回路の回路接続構造を示す図である。 図３Ｂは、図３Ａの実施例における信号タイミングチャートである。 図４Ａは、本出願の一実施例における第１診断信号発生回路、第２診断信号発生回路、及び診断信号検出回路が接続された回路構造を示す図である。 図４Ｂは、図４Ａの実施例における信号タイミングチャートである。
以下に、特定の具体的実施例によって本出願の実施形態を説明する。当業者であれば、本明細書に開示の内容から本出願のその他の利点及び効果を容易に理解可能である。更に、本出願はその他の異なる具体的実施形態によっても実施又は応用可能である。また、本明細書の各詳細事項については、視点及び応用の違いに応じて、本出願の精神を逸脱しないことを前提に各種の補足又は変更を実施してもよい。また、以下の実施例及び実施例における特徴は、互いに矛盾しないことを前提に組み合わせることが可能である。
なお、以下の実施例で提示する図面は概略的に本出願の基本思想を説明するためのものにすぎない。図面には、本出願に関連するユニットのみを示しており、実際に実施する際のユニットの数、形状及びサイズで記載しているわけではない。実際に実施する際の各ユニットの形態、数及び比率は任意に変更可能であり、且つ、ユニットの配置形態がより複雑となる場合もある。
本出願の一実施例におけるスマート安全リレーの回路構造を表す図１に示すように、
前記スマート安全リレーは、第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂ、第１入力駆動回路、第２入力駆動回路、第１入力サンプリング回路、第２入力サンプリング回路、第３入力サンプリング回路、第１診断信号発生回路、第２診断信号発生回路、診断信号検出回路、第１論理回路、第２論理回路、第１リレー駆動回路、第２リレー駆動回路、第１リレー回路、及び第２リレー回路を含む。
前記第１処理チップＭＣＵ Ａは、第１ピンから第１０ピン（図面では、ＭＣＵ Ａのピン１〜１０を示している）を含む。
前記第２処理チップＭＣＵ Ｂは、第１１ピンＯ１から第２０ピンＯ２（図面では、ＭＣＵ Ｂのピン１１〜２０を示している）を含む。
前記第１入力駆動回路は、入力端に第１処理チップＭＣＵ Ａの第１ピンＯ１が接続され、出力端に第１制御端Ｓ１１が引き出されている。
前記第２入力駆動回路は、入力端に第２処理チップＭＣＵ Ｂの第１１ピンＯ１が接続されており、出力端に第２制御端Ｓ２１が引き出されている。第１制御端Ｓ１１及び第２制御端Ｓ２１は、それぞれ第１駆動信号と第２駆動信号を出力する。前記第１駆動信号と第２駆動信号は、異なる波形の周期性パルス信号である。
前記第１入力サンプリング回路は、入力端に第１サンプリング端Ｓ１２が接続されている。また、出力端には、サンプリング信号Ｉ１をそれぞれ出力するよう、第１処理チップＭＣＵ Ａの第２ピン及び第２処理チップＭＣＵ Ｂの第１２ピンがそれぞれ接続されている。第２入力サンプリング回路は、入力端に第２サンプリング端Ｓ２２が接続されている。また、出力端には、サンプリング信号Ｉ２をそれぞれ出力するよう、第１処理チップＭＣＵ Ａの第３ピン及び第２処理チップＭＣＵ Ｂの第１３ピンがそれぞれ接続されている。第３入力サンプリング回路は、入力端に第３サンプリング端Ｓ３４が接続されている。また、出力端には、サンプリング信号Ｉ３をそれぞれ出力するよう、第１処理チップＭＣＵ Ａの第４ピン及び第２処理チップＭＣＵ Ｂの第１４ピンがそれぞれ接続されている。
具体的には、信号をサンプリングするよう、前記第１サンプリング端Ｓ１２、第２サンプリング端Ｓ２２、及び第３サンプリング端Ｓ３４は、一部がＳ１１に結合されるとともに、他の部分がＳ２１に結合される。また、情報をサンプリングすると、第１処理チップＭＣＵ Ａで識別可能なサンプリング信号を生成して第１処理チップＭＣＵ Ａに入力するとともに、第２処理チップＭＣＵ Ｂで識別可能なサンプリング信号を生成して第２処理チップＭＣＵ Ｂに入力する。これにより、第１処理チップＭＣＵ Ａと第２処理チップＭＣＵ Ｂは、当該サンプリング信号を受け付けると、スマート安全リレーが出力準備状態となるよう制御する。
Ｓ１１とＳ２１は２つの異なる波形を発生させる。異なる波形を発生させるのは、配線エラーや短絡異常が発生した場合にＳ１１とＳ２１を区分可能とするためである。なお、波形の設計時には、同じタイミングでＳ１１とＳ２１にローレベルが同時発生しないよう注意が必要である。
前記第１処理チップＭＣＵ Ａの第５ピンＴＸは、第２処理チップＭＣＵ Ｂの第１５ピンＲＸに接続されて第１データチャネルを形成する。第５ピンＴＸはデータ送信端であり、第１５ピンＲＸはデータ受信端である。また、前記第１処理チップＭＣＵ Ａの第６ピンＲＸは、第２処理チップＭＣＵ Ｂの第１６ピンＴＸに接続されて第２データチャネルを形成する。第６ピンはデータ受信端ＲＸであり、第１６ピンはデータ送信端ＴＸである。第１処理チップＭＣＵ Ａと第２処理チップＭＣＵ Ｂは、第１データチャネルと第２データチャネルを介してデータの伝送又はクロックの同期を行う。
前記第１処理チップＭＣＵ Ａの第７ピンＯ４は、第１診断信号発生回路の入力端に接続される。第２処理チップＭＣＵ Ｂの第１７ピンＯ４は、第２診断信号発生回路の入力端に接続される。
前記診断信号検出回路は、第１処理チップＭＣＵ Ａの第８ピンＩ４に接続される第１出力端、第２処理チップＭＣＵ Ｂの第１８ピンＩ４に接続される第２出力端、及び入力端を有する。第１論理回路は、第１処理チップＭＣＵ Ａの第９ピンＯ３に接続される第１入力端、第１処理チップＭＣＵ Ａの第１０ピンＯ２に接続される第２入力端、及び、第１リレー駆動回路の入力端に接続される出力端を有する。
前記第１リレー駆動回路の出力端は、第１リレー回路の第１リレーコイルに接続される。前記第１リレー回路は、更に、第１診断信号発生回路の出力端に接続される第１常時閉接点ＮＣ、第１リレー出力端１３に接続される第１常時開接点ＮＯ、及び、前記診断信号検出回路の入力端に接続される第１共通接点Ｇを含む。前記第１論理回路は、第１処理チップＭＣＵ Ａの第９ピンＯ３及び第１０ピンＯ２の入力信号に基づき、論理演算を行って第１スイッチ制御信号を取得し、第１リレーコイルが電力を取得又は喪失するよう第１リレー駆動回路を駆動することで、前記第１共通接点Ｇと第１常時閉接点ＮＣ又は第１常時開接点ＮＯが電気的に接続するよう作用させる。第２論理回路は、第２処理チップＭＣＵ Ｂの第１９ピンＯ３に接続される第１入力端、第２処理チップＭＣＵ Ｂの第２０ピンＯ２に接続される第２入力端、及び、第２リレー駆動回路１４の入力端に接続される出力端を有する。前記第２リレー駆動回路の出力端は、第２リレー回路の第２リレーコイルに接続される。前記第２リレー回路は、更に、第２診断信号発生回路の出力端に接続される第２常時閉接点ＮＣ、第２リレー出力端に接続される第２常時開接点ＮＯ、及び、前記診断信号検出回路の入力端及び第１共通接点Ｇに接続される第２共通接点Ｇを含む。前記第２論理回路は、第２処理チップＭＣＵ Ｂの第１９ピンＯ３及び第２０ピンＯ２の入力信号に基づき、論理演算を行って第２スイッチ制御信号を取得し、第２リレーコイルが電力を取得又は喪失するよう第２リレー駆動回路を駆動することで、前記第２共通接点Ｇと第２常時閉接点ＮＣ又は第２常時開接点ＮＯが電気的に接続するよう作用させる。第１共通接点Ｇと第１常時開接点ＮＯが電気的に接続され、且つ、第２共通接点Ｇと第２常時開接点ＮＯが電気的に接続されると、第１リレー出力端１３と第２リレー出力端とが導通する。
前記第１リレー回路と第２リレー回路としては、接点が切り替えられる一般的なリレーを採用すればよい。このような形式のリレーによれば、体積を小さく抑えられる。しかし、一般的なリレーを採用する場合には、一般的なリレーの接点異常を効果的に識別可能か否か、即ち、前記診断信号発生回路と診断信号検出回路の働きを考慮せねばならない。このほか、現場での応用には多くの分離が用いられる。そのため、図１の制御回路と出力回路との分離を考慮する必要があるが、この分離については、診断信号発生回路及び診断信号検出回路における出力回路に接続される高電圧低容量のコンデンサにより実現可能である。
本出願の一実施例において、前記第１論理回路は、第１入力端、第２入力端及び出力端を有する第１ＡＮＤゲートと、第１ウォッチドッグ回路を含む。前記第１ＡＮＤゲートの第１入力端は第１処理チップＭＣＵ Ａの第９ピンＯ３に接続され、前記第１処理チップＭＣＵ Ａの第１０ピンＯ２は第１ウォッチドッグ回路の入力端に接続され、前記第１ウォッチドッグ回路の出力端は第１ＡＮＤゲートの第２入力端に接続される。前記第１ＡＮＤゲートの出力端は、前記第１リレー駆動回路の入力端に接続される。前記第２論理回路は、第１入力端、第２入力端及び出力端を有する第２ＡＮＤゲートと、第２ウォッチドッグ回路を含む。前記第２ＡＮＤゲートの第１入力端は第２処理チップＭＣＵ Ｂの第１９ピンＯ３に接続され、前記第２処理チップＭＣＵ Ｂの第２０ピンＯ２は第２ウォッチドッグ回路の入力端に接続され、前記２ウォッチドッグ回路の出力端は第２ＡＮＤゲートの第２入力端に接続される。前記第２ＡＮＤゲートの出力端は、前記第２リレー駆動回路の入力端に接続される。
本出願の一実施例において、第１処理チップＭＣＵ Ａは、第１０ピンＯ２を通じてパルス信号を第１ウォッチドッグ回路に周期的に出力する。前記第１ウォッチドッグ回路は、予め定められた時間内に前記パルス信号を受信しなかった場合、ローレベル信号を出力して、第１ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、第１リレー駆動回路からローレベルを出力させることで、第１リレーコイルの電力を喪失させて、第１リレー回路の第１共通接点Ｇを第１常時開接点ＮＯと切断し、第１常時閉接点ＮＣに接続する。また、第２処理チップＭＣＵ Ｂは、第２０ピンＯ２を通じてパルス信号を第２ウォッチドッグ回路に周期的に出力する。前記第２ウォッチドッグ回路は、予め定められた時間内に前記パルス信号を受信しなかった場合、ローレベル信号を出力して、第２ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、第２リレー駆動回路からローレベルを出力させることで、第２リレーコイルの電力を喪失させて、第２リレー回路の第２共通接点Ｇを第２常時開接点ＮＯと切断し、第２常時閉接点ＮＣに接続する。ウォッチドッグ回路を採用するのは、ＭＣＵの異常又はソフトウエアのフリーズによってスマート安全リレーが危険な状態となることを防止するためである。
本出願の一実施例において、前記スマート安全リレーは、外部直流電源（例えば、２４Ｖの直流電源）が入力される電源入力端と、入力端に前記電源入力端が接続され、出力端に第１直流給電端が引き出されて第１直流電源ＶＣＣ１を供給する定電圧フィルタ回路と、入力端に前記電圧調整回路の出力端が接続され、出力端に第２直流給電端が引き出され、第１直流電源が経由することで形成される第２直流電源ＶＣＣ２を供給する電圧調整回路と、を含む。第１直流電源ＶＣＣ１は、電気を供給すべく、第１入力駆動回路、第２入力駆動回路、第１リレー駆動回路、及び第２リレー駆動回路に接続される。第２直流電源ＶＣＣ２は、電気を供給すべく、第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂ、第１論理回路、第２論理回路、第１入力サンプリング回路、第２入力サンプリング回路、及び第３入力サンプリング回路に接続される。定電圧フィルタ回路と電圧調整回路は様々な方式で実現可能であり、技術が比較的成熟しているため、ここでは具体的に説明しない。
図２は、一実施例における図１のスマート安全リレーを応用した回路の構造を示す図である。
前記回路は、前記スマート安全リレー、緊急停止スイッチＳ１、リセットスイッチＳ２等を含む。緊急停止スイッチＳ１は、Ｓ１１とＳ１２の間の回路及びＳ２１とＳ２２の間の回路にそれぞれ接続される２組の常時閉接点を含む。リセットスイッチＳ２は、Ｓ１２とＳ３４の間の回路に接続される１組の常時開接点を含む。また、電源が、第１リレー出力端１３と第２リレー出力端１４の間の回路に接続される。第１リレー出力端１３と第２リレー出力端１４の間の回路には、コンタクタＫ３及びＫ４が並列に接続されており、第１リレー出力端１３と第２リレー出力端１４の導通又は切断時に電力を取得又は喪失する。且つ、Ｋ３及びＫ４は、それぞれモータＭの異なる位相の電気供給回路に接続される。Ｋ３及びＫ４の電力取得又は電力喪失によって、これらが位置する電気供給回路が導通又は切断されて、モータＭが電力を取得又は喪失する。
本出願の一実施例において、前記緊急停止スイッチＳ１は、非閉成時には、２つの常時閉接点を閉成することでＳ１２とＳ１１の間の回路を導通するとともに、Ｓ２１とＳ２２の間の回路を導通して、前記スマート安全リレーを出力準備状態とする。前記緊急停止スイッチＳ１は、更に、閉成時には、２つの常時閉接点を切断することでＳ１２とＳ１１の間の回路を切断するとともに、Ｓ２１とＳ２２の間の回路を切断する。これにより、第１処理チップＭＣＵ Ａと第２処理チップＭＣＵ Ｂの信号出力が促され、第１リレー出力端と第２リレー出力端が切断される結果、コンタクタＫ３とＫ４が電力を喪失し、モータＭが電力を喪失することで、現場の安全が保証される。前記リセットスイッチＳ２は、閉成時には常時開接点を閉成することで、Ｓ３４とＳ１１の間の回路を導通する。これにより、第１処理チップＭＣＵ Ａと第２処理チップＭＣＵ Ｂの信号出力が促され、第１リレー出力端と第２リレー出力端が導通する結果、コンタクタＫ３とＫ４が電力を取得し、モータＭが電力を取得して運転する。
なお、図２の実施例において、Ｓ１２はＳ１１とＳ３４の信号サンプリングに対応し、Ｓ２２はＳ２１の信号サンプリングに対応しているが、これに限らず、その他の実施例では、当該サンプリングタスクの割り当て関係を変更してもよい。
本出願の一実施例において、前記入力駆動回路は、バイポーラトランジスタ又はハイサイドスイッチ等により実現可能である。
具体的に、バイポーラトランジスタにより前記入力駆動回路を実現する構造では、前記第１入力駆動回路と第２入力駆動回路の回路構造は同じとしてもよい。当該回路構造は、第１ＰＮＰ型バイポーラトランジスタ、第１ＮＰＮ型バイポーラトランジスタ、第１抵抗、第２抵抗、第３抵抗及び第４抵抗を含む。第１ＰＮＰ型バイポーラトランジスタは、エミッタが供給電源に接続され、ベースが第１抵抗を介して第１ＮＰＮ型バイポーラトランジスタのコレクタに接続される。第１ＰＮＰ型バイポーラトランジスタのコレクタは、第２抵抗を介して接地する。第１ＮＰＮ型バイポーラトランジスタは、エミッタが接地し、ベースが第３抵抗及び第４抵抗の一端に接続される。また、第３抵抗の他端が接地する。前記回路構造を第１入力駆動回路に応用する場合、第１ＰＮＰ型バイポーラトランジスタのコレクタは第１制御端Ｓ１１に引き出され、第４抵抗の他端は第１処理チップＭＣＵ Ａの第１ピンＯ１に接続される。前記回路構造を第２入力駆動回路に応用する場合、第１ＰＮＰ型バイポーラトランジスタのコレクタは第２制御端Ｓ２１に引き出され、第４抵抗の他端は第２処理チップＭＣＵ Ｂの第１１ピンＯ１に接続される。
本出願の一実施例において、前記第１入力サンプリング回路、第２入力サンプリング回路及び第３入力サンプリング回路は、抵抗分圧又は論理制御デバイスにより実現される。前記論理制御デバイスは、演算増幅器又はインバータを含む。
具体的に、前記第１入力サンプリング回路、第２入力サンプリング回路及び第３入力サンプリング回路の回路構造は同じである。当該回路構造は、インバータ、第１定電圧ダイオード、第５抵抗、第６抵抗及び第７抵抗を含む。第５抵抗の一端は第６抵抗及び第７抵抗の一端に接続される。第６抵抗の他端は接地し、第７抵抗の他端は第１定電圧ダイオードのカソード及びインバータの入力端に接続される。また、第１定電圧ダイオードのアノードが接地する。前記回路構造を第１入力サンプリング回路に応用する場合、第５抵抗の他端は第１サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第２ピンＩ１と第２処理チップＭＣＵ Ｂの第１２ピンＩ１に接続される。前記回路構造を第２入力サンプリング回路に応用する場合、第５抵抗の他端は第２サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第３ピンＩ２と第２処理チップＭＣＵ Ｂの第１３ピンＩ２に接続される。前記回路構造を第３入力サンプリング回路に応用する場合、第５抵抗の他端は第３サンプリング端に接続され、インバータの出力端は、第１処理チップＭＣＵ Ａの第４ピンＩ３と第２処理チップＭＣＵ Ｂの第１４ピンＩ３に接続される。
図３Ａは、本出願の一実施例における第１入力駆動回路と第１入力サンプリング回路の回路接続構造を示す図であり、図３Ｂは、本実施例における関連ポートとピンの波形タイミング図である。
本出願の一実施例において、前記第１診断信号発生回路と第２診断信号発生回路の回路構造は同じである。当該回路構造は、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、第２ＮＰＮ型バイポーラトランジスタ、第３ＮＰＮ型バイポーラトランジスタ、第２ＰＮＰ型バイポーラトランジスタ、第２定電圧ダイオード、第１コンデンサ及び第２コンデンサを含む。第８抵抗の一端は、第９抵抗の一端及び第２ＮＰＮ型バイポーラトランジスタのベースに接続される。第９抵抗の他端は第２ＮＰＮ型バイポーラトランジスタのエミッタに接続され、第２ＮＰＮ型バイポーラトランジスタのコレクタは第１０抵抗及び第１１抵抗の一端に接続される。第１０抵抗の他端は供給電源（直流電源）に接続され、第１１抵抗の他端は第３ＮＰＮ型バイポーラトランジスタと第２ＰＮＰ型バイポーラトランジスタのベースに接続される。第３ＮＰＮ型バイポーラトランジスタのエミッタは、第２ＰＮＰ型バイポーラトランジスタのエミッタに接続されるとともに、第１コンデンサの一端に接続される。第３ＮＰＮ型バイポーラトランジスタのコレクタは前記供給電源に接続され、第２ＰＮＰ型バイポーラトランジスタのコレクタは第２定電圧ダイオードのアノードに接続されるとともに接地する。第１コンデンサの他端は、第２コンデンサの一端に接続される。前記回路構造を第１診断信号発生回路に応用する場合、第８抵抗の他端はＭＣＵ Ａの第７ピンに接続され、第２コンデンサの他端は前記第１常時閉接点に接続される。前記回路構造を第２診断信号発生回路に応用する場合、第８抵抗の他端はＭＣＵ Ｂの第１７ピンに接続され、第２コンデンサの他端は前記第２常時閉接点に接続される。
本出願の一実施例において、前記診断信号検出回路は、第１２抵抗、第１３抵抗、第１４抵抗、第１５抵抗、第３コンデンサ、第４コンデンサ、第５コンデンサ、第３定電圧ダイオード及び第４ＮＰＮ型バイポーラトランジスタを含む。第１２抵抗は、一端が第１処理チップＭＣＵ Ａの第８ピンＩ４と第２処理チップＭＣＵ Ｂの第１８ピンＩ４に接続され、他端が第１３抵抗の一端及び第４ＮＰＮ型バイポーラトランジスタのコレクタに接続される。第１３抵抗の他端は、供給電源に接続される。第４ＮＰＮ型バイポーラトランジスタのベースは、第１４抵抗、第３コンデンサ及び第１５抵抗の一端に接続される。第１５抵抗の他端は第３定電圧ダイオードのカソード及び第４コンデンサの一端に接続され、第４コンデンサの他端は第５コンデンサの一端に接続される。第５コンデンサの他端は、前記第１共通接点及び第２共通接点に接続される。第４ＮＰＮ型バイポーラトランジスタのエミッタ、第１４抵抗の他端、第３コンデンサの他端、及び第３定電圧ダイオードのアノードは接地する。
図４Ａは、本発明の一実施例における第１診断信号発生回路、第２診断信号発生回路、及び診断信号検出回路が接続された回路構造を示す図である。図４Ｂは、図４Ａの実施例における対応ポートの信号タイミングチャートである。
リレーに危険異常が発生していない場合、ＭＣＵのピンＯ４は、高頻度で入れ替わるハイレベル及びローレベルを発生させ、バイポーラトランジスタＱ２及びＱ３が高頻度で入れ替わるハイレベル及びローレベル信号を出力する。定電圧ダイオードＺ１は、制御回路を保護するために用いられる。高頻度で入れ替わるハイレベル及びローレベル信号は、Ｃ１、Ｃ２及びリレー接点の共通端子を通じて診断信号検出回路のＣ３及びＣ４に伝達され、波形が高頻度で入れ替わるハイレベル及びローレベルのままの場合には、Ｒ９及びＣ５フィルタ回路によって安定的な制御電圧に変化する。当該電圧がＱ６を導通するよう制御することで、診断信号検出回路の出力がローレベルのＩ４となって、ＭＣＵ Ａの第８ピンとＭＣＵ Ｂの第１８ピンに伝達される。
且つ、高電圧低容量のコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ６，Ｃ７の高電圧低容量特性を利用することで、制御回路と出力回路を分離可能である。コンデンサの分離作用を利用することで、制御回路と出力回路を効果的に分離可能なことから、現場での分離が保証される。
接点異常の検出について具体的に説明すると、リレーの危険異常には、リレーの共通接点Ｇと常時開接点ＮＯとの接点溶着、及び、リレーの共通接点Ｇ、常時閉接点ＮＣ及び常時開接点ＮＯの三者の溶着という２種類が存在する。本出願の一実施例において、スマートリレーの第１リレー出力端１３及び第２リレー出力端１４による外部への出力を起動する必要がある場合、前記第１処理チップＭＣＵ Ａ及び第２処理チップＭＣＵ Ｂは、第１リレー回路のコイルに電力を取得するよう前記第１リレー駆動回路を駆動することで、第１共通接点を第１常時開接点に接続するとともに、第２リレー回路のコイルが電力を取得するよう前記第２リレー駆動回路を駆動することで、第２共通接点を第２常時開接点に接続する。第１処理チップＭＣＵ Ａ又は第２処理チップＭＣＵ ＢのピンＩ４が、診断信号検出回路の出力がハイレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に接点溶着による異常が発生していないことを意味する。一方、第１処理チップＭＣＵ Ａ又は第２処理チップＭＣＵ ＢのピンＩ４が、診断信号検出回路の出力がローレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に、共通接点、常時開接点及び常時閉接点の溶着による異常が発生していることを意味する。及び／又は、スマートリレーの第１リレー出力端１３及び第２リレー出力端１４による外部への出力を切断する必要がある場合、第１処理チップＭＣＵ Ａ及び第２処理チップＭＣＵ Ｂは、前記第１リレー回路の第１リレーコイルの電力を喪失させることで、第１共通接点を第１常時閉接点に接続するとともに、前記第２リレー回路の第２リレーコイルの電力を喪失させることで、第２共通接点を第２常時閉接点に接続する。第１処理チップＭＣＵ Ａ又は第２処理チップＭＣＵ ＢのピンＩ４が、診断信号検出回路の出力がローレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に接点溶着による異常が発生していないことを意味する。一方、第１処理チップＭＣＵ Ａ又は第２処理チップＭＣＵ ＢのピンＩ４が、診断信号検出回路の出力がハイレベルである旨を受信した場合には、第１リレー回路又は第２リレー回路に、共通接点と常時開接点の溶着による異常が発生していることを意味する。
以上述べたように、本出願のスマート安全リレー及びこれを応用する回路において、スマート安全リレーは、第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂ、第１及び第２入力駆動回路、第１〜第３入力サンプリング回路、第１及び第２診断信号発生回路、第１及び第２論理回路、診断信号検出回路、第１及び第２リレー駆動回路、第１及び第２リレー回路を含む。第１処理チップＭＣＵ Ａ、第２処理チップＭＣＵ Ｂは、入力サンプリング回路による入力駆動回路のサンプリングに基づき、第１及び第２リレー回路の接点のオン・オフを自動制御することで、出力をオン・オフすることができる。且つ、診断信号発生回路及び診断信号検出回路に基づいて、各種異常を検出することで出力をオン・オフし、スマート化された確実な切断を実現する。更に、スマート化された方案を用いることで、構成によって様々な安全確保機能又は論理要求を実現可能となる。
本出願によれば、従来技術における各種の欠点が効果的に解消されるため、高度な産業上の利用価値を有する。
上記の実施例は、本出願の原理と効果を例示的に説明するためのものにすぎず、本出願を制限するものではない。本技術を熟知する者であれば、本出願の精神及び範囲を逸脱することなく、上記実施例を補足又は変形可能である。従って、当業者が本出願に開示される精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変更もまた、本出願の特許請求の範囲に含まれる。
ＭＣＵ Ａ：第１処理チップ、ＭＣＵ Ｂ：第２処理チップ、１３：第１リレー出力端、１４：第２リレー出力端、Ｓ１：緊急停止スイッチ、Ｓ２：リセットスイッチ、Ｓ１１：第１制御端、Ｓ１２：第１サンプリング端、Ｓ２１：第２制御端、Ｓ２２：第２サンプリング端、Ｓ３４：第３サンプリング端、Ｋ３、Ｋ４：コンタクタ、Ｍ：モータ

Claims (13)

  1. スマート安全リレーであって、
    第１ピンから第１０ピンを含む第１処理チップＭＣＵ Ａ、及び、第１１ピンから第２０ピンを含む第２処理チップＭＣＵＢと、
    入力端に前記第１処理チップＭＣＵ Ａの第１ピンが接続され、出力端に第１制御端Ｓ１１が引き出される第１入力駆動回路と、入力端に前記第２処理チップＭＣＵＢの第１１ピンが接続され、出力端に第２制御端Ｓ２１が引き出される第２入力駆動回路と、であって、前記第１制御端Ｓ１１及び前記第２制御端Ｓ２１がそれぞれ第１駆動信号と第２駆動信号を出力し、前記第１駆動信号と前記第２駆動信号とが異なる波形の周期性パルス信号である前記第１入力駆動回路及び前記第２入力駆動回路と、
    入力端に第１サンプリング端Ｓ１２が接続され、出力端に前記第１処理チップＭＣＵ Ａの第２ピン及び前記第２処理チップＭＣＵＢの第１２ピンがそれぞれ接続される第１入力サンプリング回路と、入力端に第２サンプリング端Ｓ２２が接続され、出力端に前記第１処理チップＭＣＵＡの第３ピン及び前記第２処理チップＭＣＵ Ｂの第１３ピンがそれぞれ接続される第２入力サンプリング回路と、入力端に第３サンプリング端Ｓ３４が接続され、出力端に前記第１処理チップＭＣＵＡの第４ピン及び前記第２処理チップＭＣＵ Ｂの第１４ピンがそれぞれ接続される第３入力サンプリング回路と、であって、信号をサンプリングするよう、前記第１サンプリング端Ｓ１２、前記第２サンプリング端Ｓ２２、及び前記第３サンプリング端Ｓ３４は、一部が前記第１制御端Ｓ１１に結合されるとともに、他の部分が前記第２制御端Ｓ２１に結合され、情報をサンプリングすると、前記第１処理チップＭＣＵＡで識別可能なサンプリング信号を生成して前記第１処理チップＭＣＵ Ａに入力するとともに、前記第２処理チップＭＣＵ Ｂで識別可能なサンプリング信号を生成して前記第２処理チップＭＣＵＢに入力し、前記第１処理チップＭＣＵ Ａと前記第２処理チップＭＣＵ Ｂとは、前記サンプリング信号を受け付けると、当該スマート安全リレーが出力準備状態となるよう制御する前記第１入力サンプリング回路、前記第２入力サンプリング回路及び前記第３入力サンプリング回路と、を含み、
    前記第１処理チップＭＣＵ Ａの第５ピンは、前記第２処理チップＭＣＵＢの第１５ピンに接続されて第１データチャネルを形成し、前記第５ピンはデータ送信端であり、前記第１５ピンはデータ受信端であり、前記第１処理チップＭＣＵＡの第６ピンは、前記第２処理チップＭＣＵ Ｂの第１６ピンに接続されて第２データチャネルを形成し、前記第６ピンはデータ受信端であり、前記第１６ピンはデータ送信端であり、
    前記第１処理チップＭＣＵ Ａの第７ピンは、第１診断信号発生回路の入力端に接続され、前記第２処理チップＭＣＵＢの第１７ピンは、第２診断信号発生回路の入力端に接続され、
    当該スマート安全リレーは、更に、
    前記第１処理チップＭＣＵ Ａの第８ピンに接続される第１出力端、前記第２処理チップＭＣＵＢの第１８ピンに接続される第２出力端、及び入力端を有する診断信号検出回路と、
    前記第１処理チップＭＣＵ Ａの第９ピンに接続される第１入力端、前記第１処理チップＭＣＵＡの第１０ピンに接続される第２入力端、及び、第１リレー駆動回路の入力端に接続される出力端を有する第１論理回路であって、前記第１リレー駆動回路の出力端が第１リレー回路の第１リレーコイルに接続され、前記第１リレー回路が、更に、前記第１診断信号発生回路の出力端に接続される第１常時閉接点ＮＣ、第１リレー出力端に接続される第１常時開接点ＮＯ、及び、前記診断信号検出回路の入力端に接続される第１共通接点Ｇを含み、前記第１論理回路は、前記第１処理チップＭＣＵＡの前記第９ピン及び前記第１０ピンの入力信号に基づき、論理演算を行って第１スイッチ制御信号を取得し、前記第１リレーコイルが電力を取得又は喪失するよう前記第１リレー駆動回路を駆動することで、前記第１共通接点Ｇと前記第１常時閉接点ＮＣ又は前記第１常時開接点ＮＯとが電気的に接続するよう作用させる前記第１論理回路と、
    前記第２処理チップＭＣＵ Ｂの第１９ピンに接続される第１入力端、前記第２処理チップＭＣＵＢの第２０ピンに接続される第２入力端、及び、第２リレー駆動回路の入力端に接続される出力端を有する第２論理回路であって、前記第２リレー駆動回路の出力端が第２リレー回路の第２リレーコイルに接続され、前記第２リレー回路が、更に、前記第２診断信号発生回路の出力端に接続される第２常時閉接点ＮＣ、第２リレー出力端に接続される第２常時開接点ＮＯ、及び、前記診断信号検出回路の入力端及び前記第１共通接点Ｇに接続される第２共通接点Ｇを含み、前記第２論理回路は、前記第２処理チップＭＣＵＢの前記第１９ピン及び前記第２０ピンの入力信号に基づき、論理演算を行って第２スイッチ制御信号を取得し、前記第２リレーコイルが電力を取得又は喪失するよう前記第２リレー駆動回路を駆動することで、前記第２共通接点Ｇと前記第２常時閉接点ＮＣ又は前記第２常時開接点ＮＯとが電気的に接続するよう作用させる前記第２論理回路と、を含み、
    前記第１共通接点Ｇと前記第１常時開接点ＮＯとが電気的に接続され、且つ、前記第２共通接点Ｇと前記第２常時開接点ＮＯとが電気的に接続されると、前記第１リレー出力端と前記第２リレー出力端とが導通することを特徴とするスマート安全リレー。
  2. 前記第１論理回路は、第１入力端、第２入力端及び出力端を有する第１ＡＮＤゲートと、第１ウォッチドッグ回路とを含み、前記第１ＡＮＤゲートの第１入力端は前記第１処理チップＭＣＵＡの前記第９ピンに接続され、前記第１処理チップＭＣＵ Ａの前記第１０ピンは前記第１ウォッチドッグ回路の入力端に接続され、前記第１ウォッチドッグ回路の出力端は前記第１ＡＮＤゲートの第２入力端に接続され、前記第１ＡＮＤゲートの出力端は、前記第１リレー駆動回路の入力端に接続され、
    前記第２論理回路は、第１入力端、第２入力端及び出力端を有する第２ＡＮＤゲートと、第２ウォッチドッグ回路とを含み、前記第２ＡＮＤゲートの第１入力端は前記第２処理チップＭＣＵＢの前記第１９ピンに接続され、前記第２処理チップＭＣＵ Ｂの前記第２０ピンは前記第２ウォッチドッグ回路の入力端に接続され、前記第２ウォッチドッグ回路の出力端は前記第２ＡＮＤゲートの第２入力端に接続され、前記第２ＡＮＤゲートの出力端は、前記第２リレー駆動回路の入力端に接続されることを特徴とする請求項１に記載のスマート安全リレー。
  3. 前記第１処理チップＭＣＵ Ａは、前記第１０ピンを通じてパルス信号を前記第１ウォッチドッグ回路に周期的に出力し、前記第１ウォッチドッグ回路は、予め定められた時間内に前記第１０ピンからパルス信号を受信しなかった場合、ローレベル信号を出力して、前記第１ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、前記第１リレー駆動回路からローレベルを出力させることで、前記第１リレーコイルの電力を喪失させて、前記第１リレー回路の前記第１共通接点Ｇを前記第１常時開接点ＮＯと切断し、
    前記第２処理チップＭＣＵ Ｂは、前記第２０ピンを通じてパルス信号を前記第２ウォッチドッグ回路に周期的に出力し、前記第２ウォッチドッグ回路は、予め定められた時間内に前記第２０ピンからパルス信号を受信しなかった場合、ローレベル信号を出力して、前記第２ＡＮＤゲートの出力端からローレベル信号を出力させるとともに、前記第２リレー駆動回路からローレベルを出力させることで、前記第２リレーコイルの電力を喪失させて、前記第２リレー回路の前記第２共通接点Ｇを前記第２常時開接点ＮＯと切断することを特徴とする請求項２に記載のスマート安全リレー。
  4. 前記第１及び第２入力駆動回路は、バイポーラトランジスタ、ハイサイドスイッチ又はＭＯＳにより実現されることを特徴とする請求項１に記載のスマート安全リレー。
  5. 前記第１及び第２入力駆動回路はバイポーラトランジスタにより実現され、前記第１入力駆動回路と第２入力駆動回路との回路構造は同じであり、該回路構造は、第１ＰＮＰ型バイポーラトランジスタ、第１ＮＰＮ型バイポーラトランジスタ、第１抵抗、第２抵抗、第３抵抗及び第４抵抗を含み、
    前記第１ＰＮＰ型バイポーラトランジスタは、エミッタが供給電源に接続され、ベースが前記第１抵抗を介して前記第１ＮＰＮ型バイポーラトランジスタのコレクタに接続され、前記第１ＰＮＰ型バイポーラトランジスタのコレクタは前記第２抵抗を介して接地し、前記第１ＮＰＮ型バイポーラトランジスタは、エミッタが接地し、ベースが前記第３抵抗及び前記第４抵抗の一端に接続され、前記第３抵抗の他端が接地しており、
    前記回路構造を前記第１入力駆動回路に応用する場合、前記第１ＰＮＰ型バイポーラトランジスタのコレクタは前記第１制御端Ｓ１１に引き出され、前記第４抵抗の他端は前記第１処理チップＭＣＵＡの前記第１ピンに接続され、
    前記回路構造を前記第２入力駆動回路に応用する場合、前記第１ＰＮＰ型バイポーラトランジスタのコレクタは前記第２制御端Ｓ２１に引き出され、前記第４抵抗の他端は前記第２処理チップＭＣＵＢの前記第１１ピンに接続されることを特徴とする請求項４に記載のスマート安全リレー。
  6. 前記第１入力サンプリング回路、前記第２入力サンプリング回路及び前記第３入力サンプリング回路は、抵抗分圧又は論理制御デバイスにより実現され、前記論理制御デバイスは、演算増幅器又はインバータを含むことを特徴とする請求項１に記載のスマート安全リレー。
  7. 前記第１入力サンプリング回路、前記第２入力サンプリング回路及び前記第３入力サンプリング回路の回路構造は同じであり、該回路構造は、インバータ、第１定電圧ダイオード、第５抵抗、第６抵抗及び第７抵抗を含み、
    前記第５抵抗の一端は前記第６抵抗及び前記第７抵抗の一端に接続され、前記第６抵抗の他端は接地し、前記第７抵抗の他端は前記第１定電圧ダイオードのカソード及び前記インバータの入力端に接続され、前記第１定電圧ダイオードのアノードは接地し、
    前記回路構造を前記第１入力サンプリング回路に応用する場合、前記第５抵抗の他端は前記第１サンプリング端に接続され、前記インバータの出力端は、前記第１処理チップＭＣＵＡの前記第２ピンと前記第２処理チップＭＣＵ Ｂの前記第１２ピンとに接続され、
    前記回路構造を前記第２入力サンプリング回路に応用する場合、前記第５抵抗の他端は前記第２サンプリング端に接続され、前記インバータの出力端は、前記第１処理チップＭＣＵＡの前記第３ピンと前記第２処理チップＭＣＵ Ｂの前記第１３ピンとに接続され、
    前記回路構造を前記第３入力サンプリング回路に応用する場合、前記第５抵抗の他端は前記第３サンプリング端に接続され、前記インバータの出力端は、前記第１処理チップＭＣＵＡの前記第４ピンと前記第２処理チップＭＣＵ Ｂの前記第１４ピンとに接続されることを特徴とする請求項６に記載のスマート安全リレー。
  8. 前記第１診断信号発生回路と前記第２診断信号発生回路との回路構造は同じであり、該回路構造は、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、第２ＮＰＮ型バイポーラトランジスタ、第３ＮＰＮ型バイポーラトランジスタ、第２ＰＮＰ型バイポーラトランジスタ、第２定電圧ダイオード、第１コンデンサ及び第２コンデンサを含み、
    前記第８抵抗の一端は前記第９抵抗の一端及び前記第２ＮＰＮ型バイポーラトランジスタのベースに接続され、前記第９抵抗の他端は前記第２ＮＰＮ型バイポーラトランジスタのエミッタに接続され、前記第２ＮＰＮ型バイポーラトランジスタのコレクタは前記第１０抵抗及び前記第１１抵抗の一端に接続され、前記第１０抵抗の他端は供給電源に接続され、前記第１１抵抗の他端は前記第３ＮＰＮ型バイポーラトランジスタと前記第２ＰＮＰ型バイポーラトランジスタとのベースに接続され、前記第３ＮＰＮ型バイポーラトランジスタのエミッタは前記第２ＰＮＰ型バイポーラトランジスタのエミッタに接続されるとともに前記第１コンデンサの一端に接続され、前記第３ＮＰＮ型バイポーラトランジスタのコレクタは前記供給電源に接続され、前記第２ＰＮＰ型バイポーラトランジスタのコレクタは前記第２定電圧ダイオードのアノードに接続されるとともに接地し、前記第１コンデンサの他端は、前記第２コンデンサの一端に接続され、
    前記回路構造を前記第１診断信号発生回路に応用する場合、前記第８抵抗の他端は前記ＭＣＵ Ａの前記第７ピンに接続され、前記第２コンデンサの他端は前記第１常時閉接点に接続され、
    前記回路構造を前記第２診断信号発生回路に応用する場合、前記第８抵抗の他端は前記ＭＣＵ Ｂの前記第１７ピンに接続され、前記第２コンデンサの他端は前記第２常時閉接点に接続されることを特徴とする請求項１に記載のスマート安全リレー。
  9. 前記診断信号検出回路は、第１２抵抗、第１３抵抗、第１４抵抗、第１５抵抗、第３コンデンサ、第４コンデンサ、第５コンデンサ、第３定電圧ダイオード及び第４ＮＰＮ型バイポーラトランジスタを含み、
    前記第１２抵抗は、一端が前記第１処理チップＭＣＵ Ａの前記第８ピンと前記第２処理チップＭＣＵＢの前記第１８ピンとに接続され、他端が前記第１３抵抗の一端及び前記第４ＮＰＮ型バイポーラトランジスタのコレクタに接続され、前記第１３抵抗の他端は供給電源に接続され、前記第４ＮＰＮ型バイポーラトランジスタのベースは、前記第１４抵抗、前記第３コンデンサ及び前記第１５抵抗の一端に接続され、前記第１５抵抗の他端は前記第３定電圧ダイオードのカソード及び前記第４コンデンサの一端に接続され、前記第４コンデンサの他端は前記第５コンデンサの一端に接続され、前記第５コンデンサの他端は、前記第１共通接点及び前記第２共通接点に接続され、前記第４ＮＰＮ型バイポーラトランジスタのエミッタ、前記第１４抵抗の他端、前記第３コンデンサの他端、及び前記第３定電圧ダイオードのアノードが接地することを特徴とする請求項１に記載のスマート安全リレー。
  10. 当該スマート安全リレーの前記第１リレー出力端と前記第２リレー出力端とによる外部への出力を起動する必要がある場合、前記第１処理チップＭＣＵＡ及び前記第２処理チップＭＣＵ Ｂは、前記第１リレー回路の前記第１リレーコイルに電力を取得するよう前記第１リレー駆動回路を駆動することで、前記第１共通接点を前記第１常時開接点に接続するとともに、前記第２リレー回路の前記第２リレーコイルが電力を取得するよう前記第２リレー駆動回路を駆動することで、前記第２共通接点を前記第２常時開接点に接続し、前記第１処理チップＭＣＵＡの前記第８ピン又は前記第２処理チップＭＣＵ Ｂの前記第１８ピンが、前記診断信号検出回路の出力がハイレベルである旨を受信した場合には、前記第１リレー回路又は前記第２リレー回路に接点溶着による異常が発生していないことを意味し、前記第１処理チップＭＣＵＡの前記第８ピン又は前記第２処理チップＭＣＵ Ｂの前記第１８ピンが、前記診断信号検出回路の出力がローレベルである旨を受信した場合には、前記第１リレー回路又は前記第２リレー回路に、共通接点、常時開接点及び常時閉接点の溶着による異常が発生していることを意味し、
    及び／又は、
    当該スマート安全リレーの前記第１リレー出力端及び前記第２リレー出力端による外部への出力を切断する必要がある場合、前記第１処理チップＭＣＵＡ及び前記第２処理チップＭＣＵ Ｂは、前記第１リレー回路の前記第１リレーコイルの電力を喪失させることで、前記第１共通接点を前記第１常時閉接点に接続するとともに、前記第２リレー回路の前記第２リレーコイルの電力を喪失させることで、前記第２共通接点を前記第２常時閉接点に接続し、前記第１処理チップＭＣＵＡの前記第８ピン又は前記第２処理チップＭＣＵ Ｂの前記第１８ピンが、前記診断信号検出回路の出力がローレベルである旨を受信した場合には、前記第１リレー回路又は前記第２リレー回路に接点溶着による異常が発生していないことを意味し、前記第１処理チップＭＣＵＡの前記第８ピン又は前記第２処理チップＭＣＵ Ｂの前記第１８ピンが、前記診断信号検出回路の出力がハイレベルである旨を受信した場合には、前記第１リレー回路又は前記第２リレー回路に、共通接点と常時開接点の溶着による異常が発生していることを意味することを特徴とする請求項１に記載のスマート安全リレー。
  11. 外部直流電源が入力される電源入力端と、入力端に前記電源入力端が接続され、出力端に第１直流給電端が引き出されて第１直流電源ＶＣＣ１を供給する定電圧フィルタ回路と、入力端に前記電圧調整回路の出力端が接続され、出力端に第２直流給電端が引き出され、前記第１直流電源が経由することで形成される第２直流電源ＶＣＣ２を供給する電圧調整回路と、を含み、
    前記第１直流電源ＶＣＣ１は、電気を供給すべく、前記第１入力駆動回路、前記第２入力駆動回路、前記第１リレー駆動回路、及び前記第２リレー駆動回路に接続され、前記第２直流電源ＶＣＣ２は、電気を供給すべく、前記第１処理チップＭＣＵＡ、前記第２処理チップＭＣＵ Ｂ、前記第１論理回路、前記第２論理回路、前記第１入力サンプリング回路、前記第２入力サンプリング回路、及び前記第３入力サンプリング回路に接続されることを特徴とする請求項１に記載のスマート安全リレー。
  12. 請求項１〜１１のいずれかに記載のスマート安全リレーと、
    前記第１制御端Ｓ１１と前記第１サンプリング端Ｓ１２との間の回路及び前記第２制御端Ｓ２１と前記第２サンプリング端Ｓ２２との間の回路に接続される２組の常時閉接点を含む緊急停止スイッチＳ１と、
    前記第１サンプリング端Ｓ１２と前記第３サンプリング端Ｓ３４との間の回路に接続される１組の常時開接点を含むリセットスイッチＳ２と、
    前記第１リレー出力端と前記第２リレー出力端との間の回路に接続される電源と、
    前記第１リレー出力端と前記第２リレー出力端との間の回路に並列に接続されて、前記第１リレー出力端と前記第２リレー出力との導通又は切断時に電力を取得又は喪失するコンタクタＫ３及びＫ４と、を含み、
    前記コンタクタＫ３及び前記Ｋ４は、それぞれモータＭの異なる位相の電気供給回路に接続され、前記コンタクタＫ３及び前記Ｋ４の電力取得又は電力喪失によって、これらが位置する電気供給回路が導通又は切断されて、前記モータＭが電力を取得又は喪失することを特徴とするリレー応用回路。
  13. 前記緊急停止スイッチＳ１は、非閉成時には、前記２組の常時閉接点を閉成することで前記第１サンプリング端Ｓ１２と前記第１制御端Ｓ１１との間の回路を導通するとともに、前記第２制御端Ｓ２１と前記第２サンプリング端Ｓ２２との間の回路を導通して、前記スマート安全リレーを出力準備状態とし、前記緊急停止スイッチＳ１は、更に、閉成時には、前記２組の常時閉接点を切断することで前記第１サンプリング端Ｓ１２と前記第１制御端Ｓ１１との間の回路を切断するとともに、前記第２制御端Ｓ２１と前記第２サンプリング端Ｓ２２との間の回路を切断して、前記第１処理チップＭＣＵＡと前記第２処理チップＭＣＵ Ｂとの信号出力を促し、前記第１リレー出力端と前記第２リレー出力端とを切断することで、前記コンタクタＫ３及びＫ４の電力を喪失させて前記モータＭを電力喪失させ、
    前記リセットスイッチＳ２は、閉成時には前記１組の常時開接点を閉成することで、前記第３サンプリング端Ｓ３４と前記第１制御端Ｓ１１との間の回路を導通し、前記第１処理チップＭＣＵＡと前記第２処理チップＭＣＵ Ｂとの信号出力を促して、前記第１リレー出力端と前記第２リレー出力端とを導通することで、前記コンタクタＫ３及びＫ４に電力を取得させ、前記モータＭに電力を取得させることを特徴とする請求項１２に記載のリレー応用回路。
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