JP6759626B2 - Epitaxial wafer manufacturing method and epitaxial wafer - Google Patents

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Description

本発明は、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハに関する。 The present invention relates to a method for manufacturing an epitaxial wafer and an epitaxial wafer.

半導体ウェーハ製造プロセスやデバイス形成プロセスにおいて、デバイスの基板となる半導体ウェーハ中に重金属が混入すると、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。そのため、従来、代表的な基板であるシリコンウェーハの表面において、デバイスを形成する領域であるデバイス形成領域に重金属が拡散するのを抑制するために、ゲッタリング法によりゲッタリング能力を付与してきた。 In the semiconductor wafer manufacturing process and the device forming process, if heavy metals are mixed in the semiconductor wafer that is the substrate of the device, the device characteristics such as pause time failure, retention failure, junction leakage failure, and dielectric breakdown of the oxide film are significantly adversely affected. Therefore, conventionally, in order to prevent heavy metals from diffusing into a device forming region, which is a region for forming a device, on the surface of a silicon wafer, which is a typical substrate, a gettering ability has been imparted by a gettering method.

ゲッタリング法としては、シリコンウェーハ内部に酸素を析出させ、形成された酸素析出物をゲッタリングサイトとして利用するイントリンシック・ゲッタリング法(Intrinsic Gettering method、IG法)、およびシリコンウェーハの裏面に、サンドブラスト法等を用いて機械的歪みを与えたり、多結晶シリコン膜等を形成してゲッタリングサイトとしたりする、エクストリンシック・ゲッタリング法(Extrinsic Gettering method、EG法)がある。 The gettering method includes an intrinsic gettering method (IG method) in which oxygen is precipitated inside a silicon wafer and the formed oxygen precipitate is used as a gettering site, and a back surface of the silicon wafer. There is an Extrinsic Gettering method (EG method) in which mechanical strain is applied by using a sandblast method or the like, or a polycrystalline silicon film or the like is formed to form a gettering site.

しかし近年、デバイス形成プロセスの低温化およびシリコンウェーハの大口径化により、シリコンウェーハに対してゲッタリング能力を十分に付与できない問題が生じている。すなわち、IG法については、製造プロセス温度の低温化により、シリコンウェーハ内部に酸素析出物を形成させることが困難となっている。 However, in recent years, due to the lower temperature of the device forming process and the larger diameter of the silicon wafer, there has been a problem that the gettering ability cannot be sufficiently imparted to the silicon wafer. That is, in the IG method, it is difficult to form oxygen precipitates inside the silicon wafer due to the low temperature of the manufacturing process.

また、EG法については、300mm以上の口径を有するシリコンウェーハに対しては、その主面ばかりでなく裏面に対しても鏡面研磨処理を施すのが通例であり、シリコンウェーハの裏面に機械的歪みを与えたり、多結晶シリコン膜等を形成したりできない状況にある。 Regarding the EG method, for a silicon wafer having a diameter of 300 mm or more, it is customary to perform a mirror polishing treatment not only on the main surface but also on the back surface, and mechanical strain is applied to the back surface of the silicon wafer. It is in a situation where it is not possible to give a wafer or form a polycrystalline silicon film or the like.

シリコンウェーハに十分なゲッタリング能力を付与できない場合、拡散速度の非常に遅い金属、例えばチタン(Ti)、モリブデン(Mo)、タングステン(W)がウェーハ表面に付着すると、上記デバイス形成プロセスの低温化のためにデバイス形成領域から十分に離れることができなくなり、デバイス特性不良(例えば、固体撮像素子の場合では白傷不良)が発生する。そのため、こうした拡散速度が遅い金属を捕獲できるよう、デバイス形成領域の直下にゲッタリング層を形成することが必要となる。 If a silicon wafer cannot be provided with sufficient gettering capacity, if metals with very slow diffusion rates such as titanium (Ti), molybdenum (Mo), and tungsten (W) adhere to the wafer surface, the temperature of the device forming process will be lowered. Therefore, the device cannot be sufficiently separated from the device forming region, and device characteristic defects (for example, white scratch defects in the case of a solid-state image sensor) occur. Therefore, it is necessary to form a gettering layer directly under the device forming region so that such a metal having a slow diffusion rate can be captured.

また近年、デバイス形成領域には結晶欠陥が存在しないことが要求されており、シリコンウェーハ上にエピタキシャル層を形成し、このエピタキシャル層をデバイス形成領域として用いられている。そのため、ウェーハ製造プロセスは、支持基板用ウェーハの表層域にゲッタリング層を形成し、その後、支持基板用ウェーハの表面に公知のCVD法などによりエピタキシャル層を形成するプロセスとなる。 Further, in recent years, it has been required that no crystal defects exist in the device forming region, and an epitaxial layer is formed on a silicon wafer, and this epitaxial layer is used as a device forming region. Therefore, the wafer manufacturing process is a process of forming a gettering layer on the surface layer region of the support substrate wafer and then forming an epitaxial layer on the surface of the support substrate wafer by a known CVD method or the like.

こうしたエピタキシャルウェーハにゲッタリング層を形成する方法として、特許文献1には、炭素イオンをシリコンウェーハ表面に注入してウェーハの表層域に高濃度の炭素を含むゲッタリング層を形成した後、このシリコンウェーハの表面上にエピタキシャル層を形成する方法が記載されている。 As a method for forming a gettering layer on such an epitaxial wafer, Patent Document 1 states that carbon ions are injected into the surface of a silicon wafer to form a gettering layer containing a high concentration of carbon in the surface layer region of the wafer, and then the silicon is formed. A method of forming an epitaxial layer on the surface of a wafer is described.

上記炭素イオンを注入する法によりゲッタリング層を形成する場合には、エピタキシャル層への炭素の拡散を極力避けるために、炭素イオンの注入飛程距離を大きくして、ウェーハ表面から比較的深い位置にゲッタリング層が形成されるようにイオン注入処理を行う。 When the gettering layer is formed by the above carbon ion implantation method, the carbon ion implantation range is increased to avoid the diffusion of carbon into the epitaxial layer as much as possible, and the position is relatively deep from the wafer surface. Ion implantation treatment is performed so that a gettering layer is formed in the wafer.

しかし、ウェーハ表面から比較的深い位置にゲッタリング層を形成すると、上記したデバイス形成プロセスの低温化により、拡散速度の遅い重金属がデバイス形成領域から離れることができず、重金属をゲッタリング層に捕獲できない懸念がある。 However, when the gettering layer is formed at a position relatively deep from the wafer surface, the heavy metal having a slow diffusion rate cannot be separated from the device forming region due to the low temperature of the device forming process described above, and the heavy metal is captured by the gettering layer. There is a concern that it cannot be done.

また、ウェーハ表面から深い位置に炭素イオンを高濃度で注入してゲッタリング層を形成するためには、炭素イオンの加速電圧を高める必要があるが、その場合、ウェーハ表面の結晶性が悪化して、その上に成長させるエピタキシャル層に結晶欠陥が発生する問題もある。 Further, in order to form a gettering layer by injecting carbon ions at a high concentration from the wafer surface, it is necessary to increase the accelerating voltage of the carbon ions, but in that case, the crystallinity of the wafer surface deteriorates. There is also a problem that crystal defects occur in the epitaxial layer grown on the epitaxial layer.

そこで、特許文献2には、分子イオンを支持基板用ウェーハとしてのシリコンウェーハの表面に照射することにより、1原子当たりの加速電圧を小さくした状態で分子イオンの構成元素をシリコンウェーハ内に導入して上記構成元素を含む改質層を形成し、この改質層をゲッタリング層とすることにより、エピタキシャル層の結晶欠陥を増加させることなくゲッタリング能力を向上させることができる技術について記載されている。 Therefore, in Patent Document 2, the constituent elements of the molecular ions are introduced into the silicon wafer in a state where the acceleration voltage per atom is reduced by irradiating the surface of the silicon wafer as the wafer for the support substrate with the molecular ions. A technique capable of improving the gettering ability without increasing the crystal defects of the epitaxial layer by forming a modified layer containing the above-mentioned constituent elements and using the modified layer as a gettering layer is described. There is.

特許第3384506号公報Japanese Patent No. 3384506 国際公開第2012/157162号公報International Publication No. 2012/157162

しかしながら、特許文献2の方法により支持基板用ウェーハとしてのシリコンウェーハの表層域にゲッタリング層を形成し、その上にエピタキシャル層を形成してエピタキシャルウェーハを製造すると、上記エピタキシャル層の形成プロセスが高温プロセスであるため、支持基板用ウェーハとしてのシリコンウェーハから、ゲッタリング層の構成元素や、シリコンウェーハに含まれるドーパントや酸素等の不純物がエピタキシャル層に拡散し、後のデバイス形成プロセスにおいて、フォトダイオードの電荷状態異常やpn接合リークといったデバイス特性不良が発生する惧れがあった。 However, when a gettering layer is formed in the surface layer region of a silicon wafer as a wafer for a support substrate by the method of Patent Document 2 and an epitaxial layer is formed on the gettering layer to manufacture an epitaxial wafer, the process of forming the epitaxial layer becomes high temperature. Since this is a process, the constituent elements of the gettering layer and impurities such as dopants and oxygen contained in the silicon wafer diffuse from the silicon wafer as the wafer for the support substrate to the epitaxial layer, and the photodiode is used in the subsequent device formation process. There was a risk that device characteristics such as abnormal charge status and pn junction leak would occur.

そこで、本発明の目的は、エピタキシャル層の形成時に、ゲッタリング層の構成元素や支持基板用ウェーハ中の酸素等の不純物等がエピタキシャル層へ拡散するのを抑制することができるエピタキシャルウェーハの製造方法およびエピタキシャルウェーハを提供することにある。 Therefore, an object of the present invention is a method for manufacturing an epitaxial wafer, which can suppress the diffusion of constituent elements of the gettering layer and impurities such as oxygen in the wafer for the support substrate to the epitaxial layer when the epitaxial layer is formed. And to provide epitaxial wafers.

本発明者は、上記課題を解決する方途について鋭意検討した。上述のように、従来のエピタキシャルウェーハの製造方法においては、エピタキシャル層の形成時にゲッタリング層を有する支持基板用ウェーハが必然的に高温環境に晒されるため、支持基板用ウェーハ中におけるゲッタリング層を構成する元素や酸素等の不純物がエピタキシャル層に拡散するのを抑制するのは原理的に困難である。 The present inventor has diligently studied ways to solve the above problems. As described above, in the conventional method for manufacturing an epitaxial wafer, the support substrate wafer having the gettering layer is inevitably exposed to a high temperature environment when the epitaxial layer is formed. Therefore, the gettering layer in the support substrate wafer is used. In principle, it is difficult to prevent impurities such as constituent elements and oxygen from diffusing into the epitaxial layer.

そこで、本発明者は、支持基板用ウェーハを高温環境に晒すことなく支持基板用ウェーハ上にエピタキシャル層を設ける方途について鋭意検討した。その結果、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に直接には形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去する方法に想到し、本発明を完成させるに至った。 Therefore, the present inventor has diligently studied a method of providing an epitaxial layer on the support substrate wafer without exposing the support substrate wafer to a high temperature environment. As a result, the epitaxial layer is not directly formed on the support substrate wafer having the gettering layer, but is formed on the active layer wafer prepared separately, and the active layer wafer and the support substrate wafer are vacuumed. In addition, after laminating in an environment at room temperature, he came up with a method for removing the wafer for the active layer, and completed the present invention.

すなわち、本発明の要旨構成は以下の通りである。
(1)活性層用シリコンウェーハの表面上にシリコンエピタキシャル層を形成するエピタキシャル層形成工程と、酸素濃度が8×1017atoms/cm(ASTM F121−1979)以上の支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層を形成するゲッタリング層形成工程と、真空かつ常温の環境下において、前記シリコンエピタキシャル層の表面および前記支持基板用シリコンウェーハの表面に対して活性化処理を施して両表面にアモルファス層を形成した後、前記活性層用シリコンウェーハと前記支持基板用シリコンウェーハとを、両表面の前記アモルファス層を介して貼り合わせる貼り合わせ工程と、前記活性層用シリコンウェーハを除去して前記シリコンエピタキシャル層を露出する基板除去工程とを有し、前記支持基板用シリコンウェーハと、前記支持基板用シリコンウェーハ上の前記アモルファス層と、前記アモルファス層上の前記シリコンエピタキシャル層とから構成され、前記アモルファス層上の前記シリコンエピタキシャル層は、その厚み方向全域に亘る酸素濃度が1×1017atoms/cm(ASTM F121−1979)以下であることを特徴とするエピタキシャルウェーハの製造方法。
That is, the gist structure of the present invention is as follows.
(1) An epitaxial layer forming step of forming a silicon epitaxial layer on the surface of a silicon wafer for an active layer, a silicon wafer for a support substrate having an oxygen concentration of 8 × 10 17 atoms / cm 3 (ASTM F121-1979) or more, and the above. A gettering layer forming step of forming a gettering layer containing an element that contributes to heavy metal gettering inside at least one of the silicon epitaxial layers, and the surface of the silicon epitaxial layer and the supporting substrate in a vacuum and normal temperature environment. After the surface of the silicon wafer for use is activated to form amorphous layers on both surfaces, the silicon wafer for the active layer and the silicon wafer for the support substrate are attached via the amorphous layers on both surfaces. It has a bonding step of joining and a substrate removing step of removing the silicon wafer for the active layer to expose the silicon epitaxial layer, and the silicon wafer for the support substrate and the amorphous layer on the silicon wafer for the support substrate. And the silicon epitaxial layer on the amorphous layer, and the silicon epitaxial layer on the amorphous layer has an oxygen concentration of 1 × 10 17 atoms / cm 3 (ASTM F121-1979) over the entire thickness direction. A method for manufacturing an epitaxial wafer, which comprises the following.

(2)前記活性化処理は、イオン化させた中性元素を前記シリコンエピタキシャル層または前記支持基板用シリコンウェーハの表面に衝突させて前記表面をスパッタリングする処理である、前記(1)に記載のエピタキシャルウェーハの製造方法。
(2) The epitaxial according to (1) above, wherein the activation treatment is a process of causing an ionized neutral element to collide with the surface of the silicon epitaxial layer or the silicon wafer for a support substrate and sputtering the surface. Wafer manufacturing method.

(3)前記中性元素は、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも1種である、前記(2)に記載のエピタキシャルウェーハの製造方法。 (3) The method for producing an epitaxial wafer according to (2) above, wherein the neutral element is at least one selected from the group consisting of argon, neon, xenon, hydrogen, helium and silicon.

(4)前記活性化処理は、プラズマエッチング処理である、前記(1)〜(3)のいずれか1項に記載のエピタキシャルウェーハの製造方法。 (4) The method for manufacturing an epitaxial wafer according to any one of (1) to (3) above, wherein the activation treatment is a plasma etching treatment.

(5)前記活性化処理は、前記アモルファス層の厚みが2nm以上となるように行う、前記(1)〜(4)のいずれか1項に記載のエピタキシャルウェーハの製造方法。 (5) The method for manufacturing an epitaxial wafer according to any one of (1) to (4) above, wherein the activation treatment is performed so that the thickness of the amorphous layer is 2 nm or more.

(6)前記活性化処理は、前記アモルファス層の厚みが10nm以上となるように行う、前記(1)〜(4)のいずれか1項に記載のエピタキシャルウェーハの製造方法。 (6) The method for manufacturing an epitaxial wafer according to any one of (1) to (4) above, wherein the activation treatment is performed so that the thickness of the amorphous layer is 10 nm or more.

(7)前記エピタキシャル層形成工程または前記ゲッタリング層形成工程と、前記貼り合わせ工程との間に、前記シリコンエピタキシャル層の表面および前記支持基板用シリコンウェーハの表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有させる工程を有する、前記(1)〜(6)のいずれか1項に記載のエピタキシャルウェーハの製造方法。
(7) Between the epitaxial layer forming step or the gettering layer forming step and the bonding step, hydrogen, nitrogen, and hydrogen, nitrogen, are formed on at least one of the surface of the silicon epitaxial layer and the surface of the silicon wafer for the support substrate. The method for producing an epitaxial wafer according to any one of (1) to (6) above, which comprises a step of containing an element consisting of at least one selected from the group consisting of fluorine and oxygen.

(8)前記水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素とともに3B族元素を含有させる、前記(7)に記載のエピタキシャルウェーハの製造方法。 (8) The method for producing an epitaxial wafer according to (7) above, wherein a Group 3B element is contained together with an element consisting of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen.

(9)前記ゲッタリング層形成工程は、前記支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素を含む分子イオンを照射することにより行う、前記(1)〜(8)のいずれか1項に記載のエピタキシャルウェーハの製造方法。
(9) The gettering layer forming step is performed by irradiating at least one surface of the silicon wafer for a support substrate and the silicon epitaxial layer with molecular ions containing an element that contributes to gettering of a heavy metal. )-(8). The method for manufacturing an epitaxial wafer according to any one of the items.

(10)前記ゲッタリング層形成工程は、前記支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素のモノマーイオンを注入することにより行う、前記(1)〜(8)のいずれか1項に記載のエピタキシャルウェーハの製造方法。
(10) The gettering layer forming step is performed by injecting monomer ions of an element that contributes to heavy metal gettering into at least one surface of the silicon wafer for a support substrate and the silicon epitaxial layer. The method for manufacturing an epitaxial wafer according to any one of (8).

(11)酸素濃度が8×10 17 atoms/cm (ASTM F121−1979)以上のシリコンウェーハと、該シリコンウェーハ上のアモルファス層と、該アモルファス層上のシリコンエピタキシャル層と、前記シリコンエピタキシャル層および前記シリコンウェーハの少なくとも一方の内部にゲッタリング層とを備え、前記シリコンエピタキシャル層の厚み方向全域に亘る酸素濃度が1×1017atoms/cm(ASTM F121−1979)以下であることを特徴とするエピタキシャルウェーハ。 (11) A silicon wafer having an oxygen concentration of 8 × 10 17 atoms / cm 3 (ASTM F121-1979) or more, an amorphous layer on the silicon wafer, a silicon epitaxial layer on the amorphous layer, the silicon epitaxial layer, and the silicon wafer. A gettering layer is provided inside at least one of the silicon wafers, and the oxygen concentration over the entire thickness direction of the silicon epitaxial layer is 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or less. Epitaxial wafer.

(12)前記アモルファス層の厚みが2nm以上である、前記(11)に記載のエピタキシャルウェーハ。 (12) The epitaxial wafer according to (11) above, wherein the amorphous layer has a thickness of 2 nm or more.

(13)前記アモルファス層の厚みが10nm以上である、前記(11)に記載のエピタキシャルウェーハ。 (13) The epitaxial wafer according to (11) above, wherein the amorphous layer has a thickness of 10 nm or more.

(14)前記アモルファス層が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種を含む、前記(11)〜(13)のいずれか1項に記載のエピタキシャルウェーハ。 (14) The epitaxial wafer according to any one of (11) to (13 ) above, wherein the amorphous layer contains at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen.

(15)前記アモルファス層がさらに3B族元素を含む、前記(14)に記載のエピタキシャルウェーハ。 (15) The epitaxial wafer according to (14) above, wherein the amorphous layer further contains a Group 3B element.

本発明によれば、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に直接には形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去するように構成したため、エピタキシャル層形成時に、ゲッタリング層の構成元素や支持基板用ウェーハ中の酸素等の不純物がエピタキシャル層へ拡散するのを抑制することができる。
また、本発明によれば、エピタキシャル層と支持基板用ウェーハとの界面にアモルファス層を備えているため、デバイス形成プロセスにおいて、支持基板用ウェーハからエピタキシャル層への酸素等の不純物の拡散を抑制することができる。
According to the present invention, the epitaxial layer is not directly formed on the support substrate wafer having the gettering layer, but is formed on the active layer wafer prepared separately, and the active layer wafer and the support substrate wafer are formed. Since the wafers for the active layer are removed after the wafers are bonded together in a vacuum and at room temperature, the constituent elements of the gettering layer and impurities such as oxygen in the wafer for the support substrate are epitaxial when the epitaxial layer is formed. It is possible to suppress the diffusion to the layer.
Further, according to the present invention, since the amorphous layer is provided at the interface between the epitaxial layer and the wafer for the support substrate, the diffusion of impurities such as oxygen from the wafer for the support substrate to the epitaxial layer is suppressed in the device forming process. be able to.

本発明の一実施形態に係るエピタキシャルウェーハの製造方法のフローチャートである。It is a flowchart of the manufacturing method of the epitaxial wafer which concerns on one Embodiment of this invention. 真空常温接合装置の一例を示す図である。It is a figure which shows an example of a vacuum room temperature bonding apparatus. 本発明の好適な実施形態に係るエピタキシャルウェーハの製造方法のフローチャートである。It is a flowchart of the manufacturing method of the epitaxial wafer which concerns on a preferable embodiment of this invention. (a)従来例、および(b)発明例1に対する炭素の濃度プロファイルである。It is a carbon concentration profile with respect to (a) conventional example and (b) invention example 1. (a)従来例、および(b)発明例1に対する酸素の濃度プロファイルである。It is an oxygen concentration profile with respect to (a) conventional example and (b) invention example 1. 発明例1において製造されたエピタキシャルウェーハに対する赤外線観察の結果を示す図である。It is a figure which shows the result of infrared ray observation with respect to the epitaxial wafer manufactured in Invention Example 1. FIG. 発明例1において製造された直後のエピタキシャルウェーハの断面TEM像である。It is a cross-sectional TEM image of an epitaxial wafer immediately after being manufactured in Invention Example 1.

以下、図面を参照して、本発明の実施形態について説明する。図1は、本発明の一実施形態に係るエピタキシャルウェーハの製造方法のフローチャートを示している。この図に示した方法は、活性層用ウェーハ11の表面上にエピタキシャル層17を形成するエピタキシャル層形成工程(図1(A)、図1(B))と、支持基板用ウェーハ12およびエピタキシャル層17の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層16を形成するゲッタリング層形成工程(図1(C)、図1(D))と、真空かつ常温の環境下において、エピタキシャル層17の表面および支持基板用ウェーハ12の表面に対して活性化処理を施して両表面にアモルファス層18を形成した後(図1(E))、活性層用ウェーハ11と支持基板用ウェーハ12とを、両表面のアモルファス層18を介して貼り合わせる貼り合わせ工程(図1(F))と、活性層用ウェーハ11を除去してエピタキシャル層17を露出する基板除去工程(図1(G))とを有することを特徴とする。以下、各工程について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a flowchart of a method for manufacturing an epitaxial wafer according to an embodiment of the present invention. The methods shown in this figure include an epitaxial layer forming step (FIGS. 1 (A) and 1 (B)) for forming an epitaxial layer 17 on the surface of the active layer wafer 11, and the support substrate wafer 12 and the epitaxial layer. A gettering layer forming step (FIGS. 1 (C) and 1 (D)) for forming a gettering layer 16 containing an element that contributes to heavy metal gettering inside at least one of 17 and an environment of vacuum and normal temperature. After the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 are activated to form the amorphous layer 18 on both surfaces (FIG. 1 (E)), the active layer wafer 11 and the support substrate are formed. A bonding step (FIG. 1 (F)) in which the wafer 12 for bonding is bonded via the amorphous layers 18 on both surfaces, and a substrate removing step (FIG. 1) in which the wafer 11 for the active layer is removed to expose the epitaxial layer 17. It is characterized by having (G)). Hereinafter, each step will be described.

まず、図1(A)に示すように、活性層用ウェーハ11および支持基板用ウェーハ12を用意する。活性層用ウェーハ11は、デバイス形成領域として利用されるエピタキシャル層16の一時的な支持基板として使用されるウェーハである。この活性層用ウェーハ11として、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。 First, as shown in FIG. 1A, the active layer wafer 11 and the support substrate wafer 12 are prepared. The active layer wafer 11 is a wafer used as a temporary support substrate for the epitaxial layer 16 used as a device forming region. As the active layer wafer 11, a single crystal silicon wafer made of a silicon single crystal can be used.

単結晶シリコンウェーハとしては、チョクラルスキー(Czochralski、CZ)法や浮遊帯域溶融(Floating Zone、FZ)法等の既知の方法により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、任意の不純物を添加して、n型またはp型とすることができ、不純物の濃度を調整して抵抗率や酸素濃度等を調整することができる。 As the single crystal silicon wafer, a single crystal silicon ingot grown by a known method such as the Czochralski (CZ) method or the floating zone melting (Floating Zone, FZ) method is sliced with a wire saw or the like. can do. Further, an arbitrary impurity can be added to obtain an n-type or a p-type, and the resistivity, oxygen concentration, etc. can be adjusted by adjusting the concentration of the impurity.

活性層用ウェーハ11の酸素濃度について、活性層用ウェーハ11上にエピタキシャル層17を形成する際に、活性層用ウェーハ11の酸素濃度が高い場合には、エピタキシャル層17への酸素の拡散が大きくなる。そのため、活性層用ウェーハ11としては、酸素濃度が低いものを用いることが好ましい。この場合、例えばFZ法によって用意したシリコンウェーハや、CZ法により用意した3×1017atoms/cm(ASTM F121−1979)以下の低酸素濃度のシリコンウェーハを活性層用ウェーハ11として用いることができる。 Regarding the oxygen concentration of the active layer wafer 11, when the epitaxial layer 17 is formed on the active layer wafer 11, if the oxygen concentration of the active layer wafer 11 is high, the oxygen diffusion into the epitaxial layer 17 is large. Become. Therefore, it is preferable to use a wafer 11 for an active layer having a low oxygen concentration. In this case, for example, a silicon wafer prepared by the FZ method or a silicon wafer having a low oxygen concentration of 3 × 10 17 atoms / cm 3 (ASTM F121-1979) or less prepared by the CZ method can be used as the wafer 11 for the active layer. it can.

また、活性層用ウェーハ11中のドーパント濃度について、活性層用ウェーハ11中のドーパントがエピタキシャル層17に拡散するのを低減する観点からは、エピタキシャル層17と同じ仕様(ドーパント種およびその濃度が同じ)のシリコンウェーハや、ドーパントを添加しないノンドープシリコンウェーハ、抵抗が100Ω・cm以上の高抵抗シリコンウェーハ等を活性層用ウェーハ11として使用することが好ましい。 Further, regarding the dopant concentration in the active layer wafer 11, the same specifications as the epitaxial layer 17 (the dopant type and its concentration are the same) from the viewpoint of reducing the diffusion of the dopant in the active layer wafer 11 into the epitaxial layer 17. ), A non-doped silicon wafer to which no dopant is added, a high resistance silicon wafer having a resistance of 100 Ω · cm or more, and the like are preferably used as the active layer wafer 11.

活性層用ウェーハ11として、低酸素シリコンウェーハや高抵抗シリコンウェーハ等を使用しない場合には、エピタキシャル層17の形成時にエピタキシャル層17にドーパントが拡散してしまった拡散領域を薄膜化処理(研磨処理)により削除することにより、製品として問題のない品質レベルのエピタキシャル層17を得ることができる。この場合、薄膜化処理して削除する分だけ厚いエピタキシャル層17を予め形成しておく。 When a low oxygen silicon wafer, a high resistance silicon wafer, or the like is not used as the active layer wafer 11, the diffusion region in which the dopant has diffused into the epitaxial layer 17 during the formation of the epitaxial layer 17 is thinned (polishing treatment). ), It is possible to obtain an epitaxial layer 17 having a quality level that does not cause any problem as a product. In this case, the epitaxial layer 17 that is thick enough to be thinned and deleted is formed in advance.

また、支持基板ウェーハ12は、デバイス形成領域であるエピタキシャル層17を支持するウェーハであり、その表層域に、エピタキシャル層16に付着した重金属を捕獲するゲッタリング層16が形成される。この支持基板用ウェーハ12としては、活性層用ウェーハ11と同様に、シリコン単結晶からなる単結晶シリコンウェーハを用いることが望ましい。また、任意の不純物を添加して、n型またはp型とすることができ、不純物の濃度を調整して抵抗率や酸素濃度等を調整することができる。 Further, the support substrate wafer 12 is a wafer that supports the epitaxial layer 17 that is a device forming region, and a gettering layer 16 that captures heavy metals adhering to the epitaxial layer 16 is formed in the surface layer region thereof. As the support substrate wafer 12, it is desirable to use a single crystal silicon wafer made of a silicon single crystal, similarly to the active layer wafer 11. Further, an arbitrary impurity can be added to obtain an n-type or a p-type, and the resistivity, oxygen concentration, etc. can be adjusted by adjusting the concentration of the impurity.

支持基板用ウェーハ12中の酸素濃度が高い場合には、デバイス形成プロセスにおけるエピタキシャル層17への酸素拡散量が増えるため、酸素濃度が低い方が好ましい。一方で、支持基板用ウェーハ12中の酸素濃度が低い場合には、支持基板用ウェーハ12におけるBMD形成によるゲッタリング効果が低くなる。そこで、BMDを形成させてゲッタリング能力を得る観点から、支持基板用ウェーハ12の酸素濃度は8×1017atoms/cm以上であることが好ましい。 When the oxygen concentration in the support substrate wafer 12 is high, the amount of oxygen diffused into the epitaxial layer 17 in the device forming process increases, so that the oxygen concentration is preferably low. On the other hand, when the oxygen concentration in the support substrate wafer 12 is low, the gettering effect due to BMD formation in the support substrate wafer 12 becomes low. Therefore, from the viewpoint of forming the BMD and obtaining the gettering ability, the oxygen concentration of the support substrate wafer 12 is preferably 8 × 10 17 atoms / cm 3 or more.

また、支持基板用ウェーハ12のドーパント濃度については、仕様に基づいて適切に設定することができる。 Further, the dopant concentration of the support substrate wafer 12 can be appropriately set based on the specifications.

次いで、図1(B)に示すように、活性層用ウェーハ11の表面上にエピタキシャル層17を形成するエピタキシャル層形成工程を行う。エピタキシャル層17としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素(H)をキャリアガスとして、ジクロロシラン(HClSi)、トリクロロシラン(HClSi)等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の温度範囲の温度でCVD(Chemical Vapor Deposition)法により、活性層用ウェーハ11上にシリコンエピタキシャル層17をエピタキシャル成長させることができる。エピタキシャル層17の厚みは、特に限定されず、デバイス形成領域の仕様に基づいて適切に設定すればよい。 Next, as shown in FIG. 1B, an epitaxial layer forming step of forming the epitaxial layer 17 on the surface of the active layer wafer 11 is performed. Examples of the epitaxial layer 17 include a silicon epitaxial layer, which can be formed under general conditions. For example, hydrogen (H) is used as a carrier gas, and a source gas such as dichlorosilane (H 2 Cl 2 Si) or trichlorosilane (HCl 3 Si) is introduced into the chamber, and the growth temperature differs depending on the source gas used. The silicon epitaxial layer 17 can be epitaxially grown on the active layer wafer 11 by a CVD (Chemical Vapor Deposition) method at a temperature in a temperature range of approximately 1000 to 1200 ° C. The thickness of the epitaxial layer 17 is not particularly limited, and may be appropriately set based on the specifications of the device forming region.

また、エピタキシャル層17の酸素濃度は、エピタキシャル層17の厚み方向全域に亘って1×1017atoms/cm(ASTM F121−1979)以下であることが好ましい。 Further, the oxygen concentration of the epitaxial layer 17 is preferably 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or less over the entire thickness direction of the epitaxial layer 17.

続いて、図1(C)に示すように、支持基板用ウェーハ12およびエピタキシャル層17の少なくとも一方の内部に金属のゲッタリングに寄与する元素を含むゲッタリング層16を形成するゲッタリング層形成工程を行う。図1は、支持基板用ウェーハ12の内部にゲッタリング層16を形成する場合を例示している。このゲッタリング層形成工程は、重金属のゲッタリングに寄与する元素のイオン(モノマーイオン)をウェーハ表面に注入するか、あるいは図1(C)に示すように、分子イオンを支持基板用ウェーハ12の表面に照射することにより行うことができる。 Subsequently, as shown in FIG. 1C, a gettering layer forming step of forming a gettering layer 16 containing an element contributing to metal gettering inside at least one of the support substrate wafer 12 and the epitaxial layer 17. I do. FIG. 1 illustrates a case where the gettering layer 16 is formed inside the support substrate wafer 12. In this gettering layer forming step, ion (monomer ion) of an element that contributes to gettering of heavy metals is injected into the wafer surface, or as shown in FIG. 1C, molecular ions are injected into the support substrate wafer 12. This can be done by irradiating the surface.

ここで、「分子イオン」は、単一の分子に正電荷または負電荷を与えてイオン化したもののみならず、複数の分子が結合して塊となったもののイオン、および1つ以上の分子と1つ以上の原子とが結合して塊になったものをイオン化したものも含む。こうした分子および原子の個数は、例えば2〜200とすることができる。 Here, the "molecular ion" is not only an ion obtained by applying a positive charge or a negative charge to a single molecule, but also an ion obtained by combining a plurality of molecules into a mass, and one or more molecules. It also includes an ionized mass formed by bonding one or more atoms. The number of such molecules and atoms can be, for example, 2 to 200.

モノマーイオンあるいは分子イオンを構成する元素は、ゲッタリングに寄与する元素であれば特に限定されない。例えば、水素(H)、ヘリウム(He)、炭素(C)、アルゴン(Ar)およびシリコン(Si)からなる群から選択される少なくとも一種とすることが好ましい。これは、上記元素は、エピタキシャルウェーハの抵抗率に影響を与えないためである。こうした元素をイオン化して、支持基板用ウェーハ12およびエピタキシャル層17の少なくとも一方の内部に導入することにより、デバイス形成領域の直下にゲッタリング層16を形成できる。 The element constituting the monomer ion or the molecular ion is not particularly limited as long as it is an element that contributes to gettering. For example, it is preferably at least one selected from the group consisting of hydrogen (H), helium (He), carbon (C), argon (Ar) and silicon (Si). This is because the above elements do not affect the resistivity of the epitaxial wafer. By ionizing these elements and introducing them into at least one of the support substrate wafer 12 and the epitaxial layer 17, the gettering layer 16 can be formed directly under the device forming region.

より高いゲッタリング能力を得る観点からは、ゲッタリング層16の形成は、図1(C)に示すように、支持基板用ウェーハ12の表面12Aおよびエピタキシャル層17の表面の少なくとも一方に分子イオンを照射することにより行うことが好ましい。すなわち、分子イオンをウェーハ表面12Aおよびエピタキシャル層17の表面の少なくとも一方に照射してゲッタリング層16を形成すると、モノマーイオンを注入して形成する場合に比べて、1原子当たりの加速電圧を小さくした状態で、分子イオンの構成元素をウェーハ内に導入することができる。 From the viewpoint of obtaining higher gettering ability, the formation of the gettering layer 16 is performed by forming molecular ions on at least one of the surface 12A of the support substrate wafer 12 and the surface of the epitaxial layer 17, as shown in FIG. 1C. It is preferable to carry out by irradiating. That is, when the gettering layer 16 is formed by irradiating at least one of the wafer surface 12A and the surface of the epitaxial layer 17 with molecular ions, the accelerating voltage per atom is smaller than that in the case of forming by injecting monomer ions. In this state, the constituent elements of the molecular ions can be introduced into the wafer.

そのため、分子イオンの構成元素をウェーハ厚み方向の狭い領域に閉じ込めることができ、構成元素のピーク濃度を高めてゲッタリング能力を高めることができる。しかも、上述のように、1原子当たりの加速エネルギーを小さくすることができるため、分子イオンの構成元素をウェーハに導入する際のダメージを小さくすることができ、イオンの導入に起因するエピタキシャル欠陥を低減することができる。 Therefore, the constituent elements of the molecular ions can be confined in a narrow region in the wafer thickness direction, and the peak concentration of the constituent elements can be increased to enhance the gettering ability. Moreover, as described above, since the acceleration energy per atom can be reduced, the damage when the constituent elements of the molecular ions are introduced into the wafer can be reduced, and the epitaxial defects caused by the introduction of the ions can be reduced. It can be reduced.

モノマーイオンや分子イオンを基板に注入(照射)する際の条件、例えば加速電圧、ドーズ量等は、ゲッタリング能力を考慮しつつ公知または一般的な条件を採用すればよい。また、モノマーイオンの発生装置または分子イオンの発生装置も、従来の装置を用いることができる。なお、上記エピタキシャル層形成工程およびゲッタリング層形成工程は、何れを先に行っても、同時並行して行ってもよい。 For the conditions for injecting (irradiating) monomer ions or molecular ions into the substrate, for example, the acceleration voltage, the dose amount, etc., known or general conditions may be adopted while considering the gettering ability. Further, as a monomer ion generator or a molecular ion generator, a conventional device can also be used. The epitaxial layer forming step and the gettering layer forming step may be performed first or in parallel.

続いて、図1(E)に示すように、真空かつ常温の環境下において、エピタキシャル層17の表面および支持基板用ウェーハ12のゲッタリング層16側の表面に対して活性化処理を施して両表面にアモルファス層18を形成し、続いて、図1(F)に示すように、活性層用ウェーハ11と支持基板用ウェーハ12とを、両表面のアモルファス層18を介して貼り合わせる貼り合わせ工程を行う。 Subsequently, as shown in FIG. 1 (E), the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 on the gettering layer 16 side are subjected to activation treatment in a vacuum and normal temperature environment. An amorphous layer 18 is formed on the surface, and subsequently, as shown in FIG. 1 (F), a bonding step of bonding the active layer wafer 11 and the support substrate wafer 12 via the amorphous layers 18 on both surfaces. I do.

本発明においては、図1(D)までの工程を経た活性層用ウェーハ11と支持基板用ウェーハ12とを、真空かつ常温の環境下で貼り合わせる(以下、この貼り合わせ処理を「真空常温接合」とも言う)。そのための前処理として、真空および常温の環境下において、活性層用ウェーハ11および支持基板用ウェーハ12の貼り合わせ面、すなわち、ゲッタリング層16を支持基板用ウェーハ12の内部に形成した場合には、活性層用ウェーハ11のエピタキシャル層17の表面および支持基板用ウェーハ12のゲッタリング層16側の表面の各々に対して、ゲッタリング層16をエピタキシャル層17の内部に形成した場合には、エピタキシャル層17の表面および支持基板用ウェーハ12の一方の表面の各々に対して、貼り合わせ面を活性化する活性化処理を施す。 In the present invention, the active layer wafer 11 and the support substrate wafer 12 that have undergone the steps up to FIG. 1 (D) are bonded together in a vacuum and normal temperature environment (hereinafter, this bonding process is referred to as "vacuum room temperature bonding". Also called). As a pretreatment for that purpose, when the bonding surface of the active layer wafer 11 and the support substrate wafer 12, that is, the gettering layer 16 is formed inside the support substrate wafer 12 in a vacuum and normal temperature environment. When the gettering layer 16 is formed inside the epitaxial layer 17 on each of the surface of the epitaxial layer 17 of the active layer wafer 11 and the surface of the support substrate wafer 12 on the gettering layer 16 side, epitaxial Each of the surface of the layer 17 and one surface of the support substrate wafer 12 is subjected to an activation treatment for activating the bonded surface.

上記活性化処理により、各貼り合わせ面にはアモルファス層18が形成され、その表面にはアモルファス層18を構成する元素のダングリングボンドが形成される。このダングリングボンドはエネルギー的に不安定であるため、続く処理において両貼り合わせ面を接触させると、両表面のダングリングボンドを消滅させるようにウェーハ間で接合力が働き、熱処理等の処理を施すことなく、非結合領域(ボイド)なしに活性層用ウェーハ11と支持基板用ウェーハ12とを強固に貼り合わせることができる。 By the above activation treatment, an amorphous layer 18 is formed on each bonded surface, and a dangling bond of an element constituting the amorphous layer 18 is formed on the surface thereof. Since this dangling bond is energetically unstable, when both bonded surfaces are brought into contact with each other in the subsequent processing, a bonding force acts between the wafers so as to eliminate the dangling bonds on both surfaces, and a treatment such as heat treatment is performed. The active layer wafer 11 and the support substrate wafer 12 can be firmly bonded to each other without a non-bonding region (void).

上記貼り合わせ面の活性化処理は、イオンビーム装置により加速したイオン化した中性元素を貼り合わせ面に衝突させて表面をスパッタリングしたり、プラズマ雰囲気でイオン化した中性元素をウェーハ表面へ加速させてエッチングするプラズマエッチング処理を施したりすることにより行うことができる。 In the activation treatment of the bonded surface, the ionized neutral element accelerated by the ion beam device is made to collide with the bonded surface to sputter the surface, or the neutral element ionized in the plasma atmosphere is accelerated to the wafer surface. It can be performed by performing a plasma etching process for etching.

図2は、プラズマエッチング法により貼り合わせ面を活性化した後、2枚のウェーハを貼り合わせる真空常温接合装置の一例を示している。この装置50は、プラズマチャンバ51と、ガス導入口52と、真空ポンプ53と、パルス電圧印加装置54と、ウェーハ固定台55A、55Bとを有する。 FIG. 2 shows an example of a vacuum room temperature bonding apparatus in which two wafers are bonded after activating the bonding surface by a plasma etching method. The device 50 includes a plasma chamber 51, a gas introduction port 52, a vacuum pump 53, a pulse voltage application device 54, and wafer fixing bases 55A and 55B.

まず、プラズマチャンバ51内のウェーハ固定台55A、55Bにそれぞれ活性層用ウェーハ11および支持基板用ウェーハ12をそれぞれ載置して固定する。次に、真空ポンプ53によりプラズマチャンバ51内を減圧した後、ガス導入口52からプラズマチャンバ51内に原料ガスを導入する。続いて、パルス電圧印加装置54によりウェーハ固定台55A、55B(ウェーハ11および12)に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンをウェーハ11および12に向けて加速して照射し、ウェーハ表面にアモルファス層18を形成して、照射表面に、アモルファス層18を構成する元素のダングリングボンドを形成することができる。 First, the active layer wafer 11 and the support substrate wafer 12 are placed and fixed on the wafer fixing bases 55A and 55B in the plasma chamber 51, respectively. Next, after depressurizing the inside of the plasma chamber 51 by the vacuum pump 53, the raw material gas is introduced into the plasma chamber 51 from the gas introduction port 52. Subsequently, the pulse voltage applying device 54 applies a negative voltage to the wafer fixing bases 55A and 55B (wafers 11 and 12) in a pulsed manner. As a result, a plasma of the raw material gas is generated, and ions of the raw material gas contained in the generated plasma are accelerated and irradiated toward the wafers 11 and 12, and an amorphous layer 18 is formed on the wafer surface to form an amorphous layer 18 on the irradiated surface. , Dangling bonds of elements constituting the amorphous layer 18 can be formed.

照射する中性元素は、アルゴン(Ar)、ネオン(Ne)、キセノン(Xe)、水素(H)、ヘリウム(He)およびシリコン(Si)からなる群から選択される少なくとも一種とすることが好ましい。 The neutral element to be irradiated is preferably at least one selected from the group consisting of argon (Ar), neon (Ne), xenon (Xe), hydrogen (H), helium (He) and silicon (Si). ..

また、プラズマチャンバ51内の圧力(真空度)は、1×10−5Pa以下とすることが好ましい。これにより、ウェーハ表面へスパッタされた元素が再付着するのを抑制して、ダングリングボンドの形成率が低下させることなく、活性化処理を行うことができる。 The pressure (vacuum degree) in the plasma chamber 51 is preferably 1 × 10 −5 Pa or less. As a result, it is possible to suppress the reattachment of the sputtered elements to the wafer surface and perform the activation treatment without lowering the dangling bond formation rate.

活性層用ウェーハ11および支持基板用ウェーハ12に印加するパルス電圧は、ウェーハ表面に対する照射元素の加速エネルギーが100eV以上10keV以下となるように設定する。当該加速エネルギーが100eV未満の場合には、照射した中性元素がウェーハ表面へ堆積し、ウェーハ表面にダングリングボンドを形成することができない。一方、当該加速エネルギーが10keVを超えると、照射した元素がウェーハ内部へ注入していき、この場合にもウェーハ表面にダングリングボンドを形成することができない。 The pulse voltage applied to the active layer wafer 11 and the support substrate wafer 12 is set so that the acceleration energy of the irradiation element with respect to the wafer surface is 100 eV or more and 10 keV or less. If the acceleration energy is less than 100 eV, the irradiated neutral element is deposited on the wafer surface, and a dangling bond cannot be formed on the wafer surface. On the other hand, when the acceleration energy exceeds 10 keV, the irradiated element is injected into the wafer, and even in this case, a dangling bond cannot be formed on the wafer surface.

パルス電圧の周波数は、ウェーハ11および12にイオンが照射される回数を決定する。パルス電圧の周波数は、10Hz以上10kHz以下とすることが好ましい。ここで、10Hz以上とすることにより、イオン照射のばらつきを吸収でき、イオン照射量が安定する。また、10kHz以下とすることにより、グロー放電によるプラズマ形成が安定する。 The frequency of the pulse voltage determines the number of times the wafers 11 and 12 are irradiated with ions. The frequency of the pulse voltage is preferably 10 Hz or more and 10 kHz or less. Here, by setting the frequency to 10 Hz or higher, variations in ion irradiation can be absorbed and the amount of ion irradiation becomes stable. Further, by setting the frequency to 10 kHz or less, plasma formation due to glow discharge is stabilized.

パルス電圧のパルス幅は、ウェーハ11および12にイオンが照射される時間を決定する。パルス幅は、1μ秒以上10m秒以下とすることが好ましい。1μ秒以上とすることにより、安定してイオンをウェーハ11および12に照射できる。また、10m秒以下とすることにより、グロー放電によるプラズマ形成が安定する。 The pulse width of the pulse voltage determines the time during which the wafers 11 and 12 are irradiated with ions. The pulse width is preferably 1 μsec or more and 10 msec or less. By setting the time to 1 μsec or more, ions can be stably irradiated to the wafers 11 and 12. Further, by setting the time to 10 msec or less, plasma formation by glow discharge is stabilized.

上記処理において、ウェーハ11および12は加熱しないため、その温度は常温(通常、30℃〜90℃)となる。 Since the wafers 11 and 12 are not heated in the above process, the temperature thereof is normal temperature (usually 30 ° C. to 90 ° C.).

また、活性化処理は、アモルファス層18の厚みが2nm以上となるように行うことが好ましい。これにより、アモルファス層18の、支持基板用ウェーハ12中の不純物がエピタキシャル層16に熱拡散するのをブロックするブロック層としての機能をより高めることができる。アモルファス層18の厚みの調整は、イオンの加速電圧を調整することにより行うことができる。 Further, the activation treatment is preferably performed so that the thickness of the amorphous layer 18 is 2 nm or more. Thereby, the function of the amorphous layer 18 as a block layer for blocking the heat diffusion of impurities in the support substrate wafer 12 to the epitaxial layer 16 can be further enhanced. The thickness of the amorphous layer 18 can be adjusted by adjusting the accelerating voltage of ions.

また、活性化処理は、アモルファス層18の厚みが10nm以上となるように行うことが好ましい。これにより、アモルファス層18を、支持基板用ウェーハ12中の格子間酸素がエピタキシャル層16に熱拡散するのを抑制するブロック層としての機能をさらに高めることができる。 Further, the activation treatment is preferably performed so that the thickness of the amorphous layer 18 is 10 nm or more. As a result, the amorphous layer 18 can be further enhanced in function as a block layer that suppresses heat diffusion of interstitial oxygen in the support substrate wafer 12 to the epitaxial layer 16.

このように、本発明においては、真空かつ常温の環境下において、活性層用ウェーハ11と支持基板用ウェーハ12とが貼り合わされるため、ゲッタリング層16が形成された支持基板用ウェーハ12が、エピタキシャル層17の形成に伴う高温環境に晒されることがない。その結果、エピタキシャル層17の形成時に、支持基板用ウェーハ12に含まれる、ゲッタリング層16を構成する元素や、ドーパントや酸素等の不純物の熱拡散は、原理的に起こらない。 As described above, in the present invention, since the active layer wafer 11 and the support substrate wafer 12 are bonded together in a vacuum and normal temperature environment, the support substrate wafer 12 on which the gettering layer 16 is formed is formed. It is not exposed to the high temperature environment associated with the formation of the epitaxial layer 17. As a result, when the epitaxial layer 17 is formed, thermal diffusion of the elements constituting the gettering layer 16 and impurities such as dopants and oxygen contained in the support substrate wafer 12 does not occur in principle.

また、貼り合わせ工程における活性化処理の際に、貼り合わせ面にはアモルファス層18が形成され、このアモルファス層18は、支持基板用ウェーハ18における不純物の拡散ブロック層として機能する。そのため、後のデバイス形成プロセスにおける熱処理時に、支持基板用ウェーハ12に含まれる酸素が、エピタキシャル層17に熱拡散するのを抑制することができる。 Further, during the activation treatment in the bonding step, an amorphous layer 18 is formed on the bonding surface, and the amorphous layer 18 functions as a diffusion block layer of impurities in the support substrate wafer 18. Therefore, it is possible to prevent oxygen contained in the support substrate wafer 12 from being thermally diffused into the epitaxial layer 17 during the heat treatment in the subsequent device forming process.

さらに、エピタキシャル層17は、従来のようにゲッタリング層16を形成するためのモノマーイオン注入や分子イオン照射がなされたウェーハ表面上に形成されないため、注入(照射)ダメージに起因するエピタキシャル欠陥が存在しない。 Further, since the epitaxial layer 17 is not formed on the wafer surface to which the monomer ion implantation or the molecular ion irradiation for forming the gettering layer 16 is performed as in the conventional case, there is an epitaxial defect due to the implantation (irradiation) damage. do not do.

最後に、図1(G)に示すように、活性層用ウェーハ11を除去してエピタキシャル層17を露出する基板除去工程を行う。この基板除去工程は、周知の平面研削および鏡面研磨法を好適に用いることができる。また、この基板除去工程は、周知のスマートカット法等の他の技術を用いて行ってもよい。なお、活性層用ウェーハ11を除去した後に、エピタキシャル層17を所定の厚みまで薄膜化してもよい。こうして、本発明に係るエピタキシャルウェーハ1を製造することができる。 Finally, as shown in FIG. 1 (G), a substrate removing step of removing the active layer wafer 11 to expose the epitaxial layer 17 is performed. Well-known surface grinding and mirror polishing methods can be preferably used in this substrate removing step. Further, this substrate removing step may be performed by using another technique such as a well-known smart cutting method. After removing the active layer wafer 11, the epitaxial layer 17 may be thinned to a predetermined thickness. In this way, the epitaxial wafer 1 according to the present invention can be manufactured.

こうして得られた本発明に係るエピタキシャルウェーハ1は、従来の支持基板用ウェーハ上にエピタキシャル層を直接形成するものとは異なり、2枚のウェーハの貼り合わせ、すなわち接合により形成された新規なエピタキシャルウェーハである。こうした本発明に係るエピタキシャルウェーハ1は、「接合エピタキシャルウェーハ」あるいは「貼り合わせエピタキシャルウェーハ」と呼ぶことができる。 The epitaxial wafer 1 according to the present invention thus obtained is a novel epitaxial wafer formed by laminating, that is, joining, two wafers, unlike a conventional wafer in which an epitaxial layer is directly formed on a wafer for a support substrate. Is. Such an epitaxial wafer 1 according to the present invention can be referred to as a "bonded epitaxial wafer" or a "bonded epitaxial wafer".

なお、図3に示すように、エピタキシャル層形成工程またはゲッタリング層形成工程と貼り合わせ工程との間に、エピタキシャル層17の表面および支持基板用ウェーハ12のゲッタリング層16側の表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有させる工程(図3(H))をさらに有することが好ましい。これにより、デバイス形成プロセスにおける熱処理時に、上記元素が熱拡散して、デバイス形成プロセスにおけるイオン注入に起因する残存(End Of Range、EOR)欠陥を終端し、電気的に不活性にすることができる。 As shown in FIG. 3, at least one of the surface of the epitaxial layer 17 and the surface of the support substrate wafer 12 on the gettering layer 16 side between the epitaxial layer forming step or the gettering layer forming step and the bonding step. It is preferable to further have a step (FIG. 3 (H)) of containing an element consisting of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen. Thereby, during the heat treatment in the device forming process, the above elements can be thermally diffused to terminate the residual (End Of Range, EOR) defects caused by ion implantation in the device forming process and to be electrically inactivated. ..

上記工程は、具体的には、エピタキシャル層17の表面および支持基板用ウェーハ12のゲッタリング層16側の表面の少なくとも一方を、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有する液体に浸漬することにより行うことができる。 Specifically, in the above step, at least one of the surface of the epitaxial layer 17 and the surface of the wafer 12 for the support substrate on the gettering layer 16 side is selected from at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen. It can be carried out by immersing in a liquid containing the above element.

上記元素を含有する液体としては、具体的には、フッ酸(水素およびフッ素を含有)やアンモニア水(窒素を含有)、過酸化水素水やオゾン水(酸素を含有)等の水溶液を挙げることができる。また、上記液体の濃度は、0.05重量%〜50重量%とすることができ、浸漬時間は、1分〜30分とすることができる。 Specific examples of the liquid containing the above elements include aqueous solutions such as hydrofluoric acid (containing hydrogen and fluorine), aqueous ammonia (containing nitrogen), hydrogen peroxide solution and ozone water (containing oxygen). Can be done. The concentration of the liquid can be 0.05% by weight to 50% by weight, and the immersion time can be 1 minute to 30 minutes.

また、上記工程は、エピタキシャル層16の表面および支持基板用ウェーハ12のゲッタリング層16側の表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有するイオンを供給することにより行うことができる。このイオンの供給は、ゲッタリング層16の形成において使用した、イオン注入法や、分子イオン照射法を用いることができる。 Further, in the above step, at least one of the surface of the epitaxial layer 16 and the surface of the wafer 12 for the support substrate on the gettering layer 16 side is an element composed of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen. This can be done by supplying the contained ions. For the supply of the ions, the ion implantation method or the molecular ion irradiation method used in the formation of the gettering layer 16 can be used.

上記イオンの供給をイオン注入法により行う場合、具体的には、イオン注入装置により、HやN、O等のイオンを加速電圧:0.1keV〜10keV、ドーズ量:1×1014atoms/cm〜1×1018atoms/cmの条件により行うことができる。 When the above ions are supplied by the ion implantation method, specifically, ions such as H, N, and O are implanted by an ion implantation device with an accelerating voltage: 0.1 keV to 10 keV and a dose amount of 1 × 10 14 atoms / cm. It can be carried out under the condition of 2 to 1 × 10 18 ions / cm 2 .

また、イオンの供給を分子イオン照射法により行う場合、具体的には、クラスターイオン照射装置を用いて、CやC1610等の分子を加速電圧:0.3keV/分子〜30keV/分子、ドーズ量:1×1014atoms/cm〜1×1018atoms/cmの条件で行うことができる。 When the ions are supplied by the molecular ion irradiation method, specifically, molecules such as C 3 H 5 and C 16 H 10 are accelerated by a cluster ion irradiation device with an accelerating voltage: 0.3 keV / molecule to 30 keV. / Molecule, dose amount: 1 × 10 14 atoms / cm 2 to 1 × 10 18 atoms / cm 2 .

なお、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素は、3B族元素とともに含有させることが好ましい。上述のように、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有させる工程は、エピタキシャル層形成工程またはゲッタリング層形成工程と、貼り合わせ工程との間に行うが、デバイス形成プロセスにおいてEOR欠陥を終端する前にアモルファス層18外に熱拡散してしまう惧れがある。ここで、上記元素とともに3B族元素を供給すると、上記元素と3B族元素との間で安定な強い結合が生じる。その結果、上記元素がアモルファス層18から熱拡散しにくくなり、デバイス形成プロセスにおいてEOR欠陥をより効果的に終端することができるようになる。 The element consisting of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen is preferably contained together with the Group 3B element. As described above, the step of containing an element consisting of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen is performed between the epitaxial layer forming step or the gettering layer forming step and the bonding step. However, there is a risk that heat diffuses out of the amorphous layer 18 before the EOR defect is terminated in the device forming process. Here, when a Group 3B element is supplied together with the above element, a stable and strong bond is generated between the above element and the Group 3B element. As a result, the above elements are less likely to be thermally diffused from the amorphous layer 18, and EOR defects can be more effectively terminated in the device forming process.

上記3B族元素は、周期律表の3B族(第13族)元素であり、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)等の元素であり、これらを使用することができる。中でも、水素、窒素、フッ素または酸素と強く安定な結合を形成することから、ホウ素(B)を用いることが好ましい。 The Group 3B element is a Group 3B (Group 13) element in the periodic table, and is an element such as boron (B), aluminum (Al), and gallium (Ga), and these can be used. Of these, boron (B) is preferably used because it forms a strong and stable bond with hydrogen, nitrogen, fluorine or oxygen.

(エピタキシャルウェーハ)
次に、本発明に係るエピタキシャルウェーハについて説明する。図1(G)に示す本発明に係るエピタキシャルウェーハ1は、支持基板用ウェーハ11と、該支持基板用ウェーハ11上のアモルファス層18と、該アモルファス層18上のエピタキシャル層17とを備え、エピタキシャル層17および支持基板用ウェーハ12の少なくとも一方の内部にゲッタリング層16を備えることを特徴とする。
(Epitaxial wafer)
Next, the epitaxial wafer according to the present invention will be described. The epitaxial wafer 1 according to the present invention shown in FIG. 1 (G) includes a support substrate wafer 11, an amorphous layer 18 on the support substrate wafer 11, and an epitaxial layer 17 on the amorphous layer 18. A gettering layer 16 is provided inside at least one of the layer 17 and the support substrate wafer 12.

上記本発明に係るエピタキシャルウェーハ1においては、エピタキシャル層17は、ゲッタリング層16を有する支持基板用ウェーハ12上に直接には形成せずに、別途用意した活性層用ウェーハ11上に形成し、活性層用ウェーハ11と支持基板用ウェーハ12とを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハ11を除去して形成されている。そのため、エピタキシャル層17の形成時に、支持基板用ウェーハ12に含まれる、ゲッタリング層16を構成する元素や、ドーパントや酸素等の不純物の熱拡散は、原理的に起こらない。 In the epitaxial wafer 1 according to the present invention, the epitaxial layer 17 is not directly formed on the support substrate wafer 12 having the gettering layer 16, but is formed on a separately prepared active layer wafer 11. The active layer wafer 11 and the support substrate wafer 12 are bonded together in a vacuum and normal temperature environment, and then the active layer wafer 11 is removed to form the wafer. Therefore, when the epitaxial layer 17 is formed, thermal diffusion of elements constituting the gettering layer 16 and impurities such as dopants and oxygen contained in the support substrate wafer 12 does not occur in principle.

また、アモルファス層18は、支持基板用ウェーハ12における酸素やゲッタリング層16に含まれる元素等の不純物の拡散ブロック層として機能する。そのため、後のデバイス形成プロセスにおける熱処理時に、支持基板用ウェーハ12に含まれる不純物が、エピタキシャル層17に熱拡散するのを抑制することができる。 Further, the amorphous layer 18 functions as a diffusion block layer of impurities such as oxygen and elements contained in the gettering layer 16 in the support substrate wafer 12. Therefore, it is possible to prevent impurities contained in the support substrate wafer 12 from thermally diffusing into the epitaxial layer 17 during the heat treatment in the subsequent device forming process.

ここで、アモルファス層18の厚みは2nm以上とすることにより、アモルファス層18の、不純物をブロックする機能を高めることができること、さらにアモルファス層の厚みが10nm以上とすることにより、アモルファス層18の、支持基板用ウェーハ12中の格子間酸素がエピタキシャル層16に熱拡散するのをブロックするブロック層としての機能をさらに高めることができることは既述の通りである。 Here, by setting the thickness of the amorphous layer 18 to 2 nm or more, the function of blocking impurities of the amorphous layer 18 can be enhanced, and further, by setting the thickness of the amorphous layer to 10 nm or more, the amorphous layer 18 has a thickness of 10 nm or more. As described above, the function as a block layer for blocking the heat diffusion of interstitial oxygen in the support substrate wafer 12 to the epitaxial layer 16 can be further enhanced.

また、アモルファス層18が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種を含むことが好ましいこと、アモルファス層18がさらに3B族元素を含むことが好ましいことも既述の通りである。 Further, as described above, it is preferable that the amorphous layer 18 contains at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen, and that the amorphous layer 18 further contains a Group 3B element. is there.

さらに、エピタキシャル層17の酸素濃度は、エピタキシャル層17の厚み方向全域に亘って1×1017atoms/cm(ASTM F121−1979)以下であることが好ましいこと、支持基板用ウェーハの酸素濃度が8×1017atoms/cm(ASTM F121−1979)以上であることが好ましいことも既述の通りである。 Further, the oxygen concentration of the epitaxial layer 17 is preferably 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or less over the entire thickness direction of the epitaxial layer 17, and the oxygen concentration of the wafer for the support substrate is high. As described above, it is preferable that the size is 8 × 10 17 atoms / cm 3 (ASTM F121-1979) or more.

以下、実施例を用いて本発明を更に詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to Examples, but the present invention is not limited to the following Examples.

(発明例1)
図1に示したフローチャートに従って、発明例1に係るエピタキシャルウェーハを製造した。まず、活性層用ウェーハとして、直径:200mm、厚み:725μmのシリコンウェーハ(酸素濃度:2.0×1017atoms/cm、ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm、目標抵抗率:10Ω・cm)を用意した。また、支持基板用ウェーハとして、直径:200mm、厚み:725μmのシリコンウェーハ(酸素濃度:8.0×1017atoms/cm、ドーパント:リン、ドーパント濃度:1.4×1014atoms/cm、目標抵抗率:30Ω・cm)を用意した。
(Invention Example 1)
An epitaxial wafer according to Invention Example 1 was manufactured according to the flowchart shown in FIG. First, as a wafer for the active layer, a silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 2.0 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 4.4 × 10 14 atoms / cm 3). , Target resistivity: 10Ω · cm) was prepared. Further, as a wafer for a support substrate, a silicon wafer having a diameter of 200 mm and a thickness of 725 μm (oxygen concentration: 8.0 × 10 17 atoms / cm 3 , dopant: phosphorus, dopant concentration: 1.4 × 10 14 atoms / cm 3). , Target resistivity: 30 Ω · cm) was prepared.

次いで、水素をキャリアガス、ジクロロシランをソースガスとして1150℃でCVD法により、活性層用ウェーハ上にシリコンのエピタキシャル層(厚さ:8μm、ドーパント:リン、4.4×1014atoms/cm、目標抵抗率:10Ω・cm)を形成した。 Next, an epitaxial layer of silicon (thickness: 8 μm, dopant: phosphorus, 4.4 × 10 14 atoms / cm 3 ) was placed on the wafer for the active layer by a CVD method at 1150 ° C. using hydrogen as a carrier gas and dichlorosilane as a source gas. , Target resistivity: 10 Ω · cm) was formed.

また、上記エピタキシャル層の形成と並行して、分子イオン発生装置(日新イオン機器社製、型番:CLARIS)を用いてCイオンを生成し、加速電圧80keV/分子、ドーズ量:1×1015分子/cmの条件で支持基板用ウェーハの表面に照射して、支持基板用ウェーハの内部にゲッタリング層を形成した。 In parallel with the formation of the epitaxial layer, the molecular ion generator (Nissin Ion Equipment Co., model number: CLARIS) generates a C 3 H 5 ion with an acceleration voltage 80 keV / molecular, dose: 1 The surface of the support substrate wafer was irradiated under the condition of × 10 15 molecules / cm 2 , and a gettering layer was formed inside the support substrate wafer.

続いて、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた。具体的には、活性層用ウェーハおよび支持基板用ウェーハを、図2に示した真空常温接合装置に導入し、チャンバ内の圧力を5.0×10−5Paとした後、Arイオンを加速電圧:1.0keV、周波数:140Hz、パルス幅:55×10−6秒の条件でエピタキシャル層の表面および支持基板用ウェーハ12のゲッタリング層側の表面に注入し、活性化処理を施して両表面にアモルファス層を形成した。その後、活性層用ウェーハと支持基板用ウェーハとを、両表面のアモルファス層を介して貼り合わせた。 Subsequently, the wafer for the active layer and the wafer for the support substrate were bonded together in a vacuum and normal temperature environment. Specifically, the wafer for the active layer and the wafer for the support substrate are introduced into the vacuum room temperature bonding apparatus shown in FIG. 2, the pressure in the chamber is set to 5.0 × 10-5 Pa, and then Ar ions are accelerated. Under the conditions of voltage: 1.0 keV, frequency: 140 Hz, pulse width: 55 × 10-6 seconds, it is injected into the surface of the epitaxial layer and the surface of the support substrate wafer 12 on the gettering layer side, and both are activated. An amorphous layer was formed on the surface. After that, the wafer for the active layer and the wafer for the support substrate were bonded together via the amorphous layers on both surfaces.

最後に、活性層用ウェーハの表面に対して研削処理および研磨処理を施して、活性層用ウェーハを除去し、エピタキシャル層を4μm残すように薄膜化し、本発明の実施例に係るエピタキシャルウェーハを得た。 Finally, the surface of the active layer wafer is ground and polished to remove the active layer wafer and thinn it so as to leave an epitaxial layer of 4 μm to obtain an epitaxial wafer according to an embodiment of the present invention. It was.

(従来例)
発明例1と同様に本発明の従来例に係るエピタキシャルウェーハを製造した。ただし、エピタキシャル層形成工程において、エピタキシャル層は活性層用ウェーハ上に形成せず、ゲッタリング層を形成した後の支持基板用ウェーハ上に形成し、貼り合わせ工程および基板除去工程は行わなかった。その他の条件は発明例1と全て同じである。
(Conventional example)
An epitaxial wafer according to a conventional example of the present invention was manufactured in the same manner as in Invention Example 1. However, in the epitaxial layer forming step, the epitaxial layer was not formed on the active layer wafer, but was formed on the support substrate wafer after the gettering layer was formed, and the bonding step and the substrate removing step were not performed. All other conditions are the same as in Invention Example 1.

(発明例2)
発明例1と同様に、本発明の実施例に係るエピタキシャルウェーハを製造した。ただし、図3に示したフローチャートに従って、エピタキシャル層形成工程(ゲッタリング層形成工程)と貼り合わせ工程との間に、エピタキシャル層の表面および支持基板用ウェーハのゲッタリング層側の表面の双方を、0.5重量%のフッ酸水溶液に10分間し、フッ素および水素をウェーハ表面に供給して含有させた。その他の条件は発明例1と全て同じである。
(Invention Example 2)
Similar to Invention Example 1, an epitaxial wafer according to an embodiment of the present invention was manufactured. However, according to the flowchart shown in FIG. 3, both the surface of the epitaxial layer and the surface of the wafer for the support substrate on the gettering layer side are formed between the epitaxial layer forming step (gettering layer forming step) and the bonding step. Fluorine and hydrogen were supplied to the wafer surface and contained in a 0.5 wt% aqueous solution of hydrofluoric acid for 10 minutes. All other conditions are the same as in Invention Example 1.

(発明例3)
発明例2と同様に、本発明の実施例に係るエピタキシャルウェーハを製造した。ただし、元素供給工程は、分子イオン発生装置(日新イオン機器社製、型番:CLARIS)を用いてBイオンを生成し、加速電圧:80keV/分子、ドーズ量:2×1014分子/cmの条件で支持基板用ウェーハの表面に照射して、ホウ素(B)および水素(H)を供給して含有させた。その他の条件は発明例2と全て同じである。
(Invention Example 3)
Similar to Invention Example 2, an epitaxial wafer according to an embodiment of the present invention was manufactured. However, the element feeding step, the molecular ion generator (Nissin Ion Equipment Co., model number: CLARIS) was used to generate the B 5 H 5 ion, acceleration voltage: 80 keV / molecule dose: 2 × 10 14 molecules The surface of the support substrate wafer was irradiated under the condition of / cm 2 , and boron (B) and hydrogen (H) were supplied and contained. Other conditions are all the same as in Invention Example 2.

<炭素濃度プロファイル>
従来例および発明例1で作製した直後のエピタキシャルウェーハについてSIMS測定を行い、炭素の濃度プロファイルを得た。図4(a)は従来例、図4(b)は発明例1に対する炭素の濃度プロファイルを示している。
<Carbon concentration profile>
SIMS measurement was performed on the epitaxial wafer immediately after being manufactured in the conventional example and the first invention to obtain a carbon concentration profile. FIG. 4A shows a conventional example, and FIG. 4B shows a carbon concentration profile with respect to Invention Example 1.

図4(a)から、従来例で作製したエピタキシャルウェーハにおいては、改質層に含まれる炭素がエピタキシャル層に大きく拡散していることが分かる。これに対して、図4(b)から、発明例1で作製したエピタキシャルウェーハにおいては、改質層に含まれる炭素がエピタキシャル層に拡散しておらず、濃度プロファイルピークの炭素濃度が従来例に比べて高いことが分かる。 From FIG. 4A, it can be seen that in the epitaxial wafer produced in the conventional example, the carbon contained in the reformed layer is largely diffused in the epitaxial layer. On the other hand, from FIG. 4B, in the epitaxial wafer produced in Invention Example 1, the carbon contained in the modified layer is not diffused in the epitaxial layer, and the carbon concentration of the concentration profile peak is the conventional example. You can see that it is higher than that.

<酸素濃度プロファイル>
従来例および発明例1で作製した直後のエピタキシャルウェーハについてSIMS測定を行い、酸素の濃度プロファイルを得た。図5(a)は従来例、図5(b)は発明例1に対する酸素の濃度プロファイルを示している。
<Oxygen concentration profile>
SIMS measurement was performed on the epitaxial wafer immediately after being produced in the conventional example and the first invention to obtain an oxygen concentration profile. FIG. 5A shows a conventional example, and FIG. 5B shows an oxygen concentration profile with respect to Invention Example 1.

図5(a)から、従来例で作製したエピタキシャルウェーハにおいては、支持基板用ウェーハ中の酸素濃度が改質層に拡散して捕獲され、高いピーク酸素濃度を有する一方、支持基板用ウェーハ中の酸素がエピタキシャル層に拡散していることが分かる。これに対して、図5(b)から、発明例1で作製したエピタキシャルウェーハにおいては、支持基板用ウェーハ中の酸素がエピタキシャル層に拡散しておらず、エピタキシャル層と支持基板用ウェーハとの界面で酸素濃度が急峻に変化していることが分かる。 From FIG. 5A, in the epitaxial wafer produced in the conventional example, the oxygen concentration in the support substrate wafer is diffused and captured in the modified layer and has a high peak oxygen concentration, while in the support substrate wafer. It can be seen that oxygen is diffused in the epitaxial layer. On the other hand, from FIG. 5B, in the epitaxial wafer produced in Invention Example 1, oxygen in the support substrate wafer is not diffused into the epitaxial layer, and the interface between the epitaxial layer and the support substrate wafer It can be seen that the oxygen concentration changes sharply.

<エピタキシャルウェーハの品質評価>
図6は、発明例1において製造されたエピタキシャルウェーハに対する赤外線観察の結果を示している。この図から明らかなように、発明例1のエピタキシャルウェーハにおいて、活性層用ウェーハと支持基板用ウェーハとを貼り合わせる貼り合わせ工程において、両ウェーハ間に非接合領域であるボイドが形成されておらず、良好な貼り合わせ界面が形成されていることが分かる。同様に、発明例2および3のエピタキシャルウェーハにおいても、良好な貼り合わせ界面が形成されていた。
<Quality evaluation of epitaxial wafer>
FIG. 6 shows the results of infrared observation of the epitaxial wafer manufactured in Invention Example 1. As is clear from this figure, in the epitaxial wafer of Invention Example 1, no void, which is a non-bonding region, is formed between the wafers in the bonding step of bonding the active layer wafer and the support substrate wafer. It can be seen that a good bonding interface is formed. Similarly, in the epitaxial wafers of Invention Examples 2 and 3, a good bonding interface was formed.

また、図7は、発明例1において製造された直後のエピタキシャルウェーハの断面TEM像を示している。図7から明らかなように、発明例1のエピタキシャルウェーハにおいては、エピタキシャル層と支持基板用ウェーハであるシリコンウェーハとの間にアモルファス層が形成されていることが分かる。また、エピタキシャル層には支持用ウェーハの結晶構造に起因した転位等の二次欠陥が存在しないことが分かる。 Further, FIG. 7 shows a cross-sectional TEM image of the epitaxial wafer immediately after being manufactured in Invention Example 1. As is clear from FIG. 7, in the epitaxial wafer of Invention Example 1, it can be seen that the amorphous layer is formed between the epitaxial layer and the silicon wafer which is the wafer for the support substrate. Further, it can be seen that the epitaxial layer does not have secondary defects such as dislocations due to the crystal structure of the supporting wafer.

<デバイス形成プロセス模擬処理>
上述のように用意した発明例2および3、並びに従来例のエピタキシャルウェーハに対して、デバイス形成プロセス模擬処理を施した。具体的には、前段処理として、イオン注入装置を用いて、エピタキシャル層表面側からHeイオンをドーズ量:1×1012cm−2、加速電圧:200keVで注入することにより、強制的にエピタキシャル層内に注入欠陥を形成した後、模擬熱処理として、熱処理炉にエピタキシャルウェーハを導入し、5℃/秒の昇温速度で昇温した後、1100℃にて2時間保持し、2.5℃/秒の降温速度で室温まで降温した。
<Device formation process simulation process>
The device forming process simulation process was performed on the epitaxial wafers of Invention Examples 2 and 3 prepared as described above and the conventional example. Specifically, as a pre-stage treatment, the epitaxial layer is forcibly injected by implanting He ions from the surface side of the epitaxial layer at a dose amount of 1 × 10 12 cm- 2 and an accelerating voltage of 200 keV using an ion implantation device. After forming the implantation defect inside, as a simulated heat treatment, an epitaxial wafer was introduced into the heat treatment furnace, the temperature was raised at a heating rate of 5 ° C./sec, and then the temperature was maintained at 1100 ° C. for 2 hours to 2.5 ° C. The temperature was lowered to room temperature at a temperature lowering rate of seconds.

発明例2および3、並びに従来例について、デバイス形成プロセス模擬処理後におけるEOR欠陥をカソードルミネッセンス(Cathode Luminescence、CL)法により評価した。具体的には、各エピタキシャルウェーハに対して電子線を34K、15keVで照射し、D線(1450nm)の信号強度を測定し、その強度で欠陥密度を評価した。その結果、従来例において、エピタキシャル層の領域においてC欠陥を検出し、炭素と酸素がエピタキシャル層へ拡散し、欠陥を形成したことを確認した。一方、発明例2および3においては、C欠陥を検出しなかった。 In Invention Examples 2 and 3, and conventional examples, EOR defects after the device formation process simulation process were evaluated by the cathodoluminescence (CL) method. Specifically, each epitaxial wafer was irradiated with an electron beam at 34 K and 15 keV, the signal intensity of the D line (1450 nm) was measured, and the defect density was evaluated based on the intensity. As a result, in the conventional example, in the region of the epitaxial layer detects C i O i defects, carbon and oxygen is diffused into the epitaxial layer, it was confirmed that the formation of the defects. On the other hand, in Invention Examples 2 and 3, C i O i defects were not detected.

本発明によれば、エピタキシャル層を、ゲッタリング層を有する支持基板用ウェーハ上に形成せずに、別途用意した活性層用ウェーハ上に形成し、活性層用ウェーハと支持基板用ウェーハとを真空かつ常温の環境下で貼り合わせた後、活性層用ウェーハを除去するように構成して、エピタキシャル層形成時やデバイス形成プロセスにおいて、不純物が支持基板用ウェーハからエピタキシャル層へ拡散するのを抑制することができるため、半導体産業において有用である。 According to the present invention, the epitaxial layer is not formed on the support substrate wafer having the gettering layer, but is formed on the active layer wafer prepared separately, and the active layer wafer and the support substrate wafer are vacuumed. In addition, it is configured to remove the active layer wafer after bonding in an environment of room temperature to prevent impurities from diffusing from the support substrate wafer to the epitaxial layer during the epitaxial layer formation and device formation process. It is useful in the semiconductor industry because it can be used.

1,2 エピタキシャルウェーハ
11 活性層用ウェーハ
12 支持基板用ウェーハ
12A 支持基板用ウェーハの表面
16 ゲッタリング層
17 エピタキシャル層
18 アモルファス層
50 真空常温接合装置
51 プラズマチャンバ
52 ガス導入口
53 真空ポンプ
54 パルス電圧印加装置
55A,55B ウェーハ固定台
1, 2, epitaxial wafer 11 active layer wafer 12 support substrate wafer 12A support substrate wafer surface 16 gettering layer 17 epitaxial layer 18 amorphous layer 50 vacuum room temperature bonding device 51 plasma chamber 52 gas inlet 53 vacuum pump 54 pulse voltage Applying device 55A, 55B Wafer fixing base

Claims (15)

活性層用シリコンウェーハの表面上にシリコンエピタキシャル層を形成するエピタキシャル層形成工程と、
酸素濃度が8×1017atoms/cm(ASTM F121−1979)以上の支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の内部に重金属のゲッタリングに寄与する元素を含むゲッタリング層を形成するゲッタリング層形成工程と、
真空かつ常温の環境下において、前記シリコンエピタキシャル層の表面および前記支持基板用シリコンウェーハの表面に対して活性化処理を施して両表面にアモルファス層を形成した後、前記活性層用シリコンウェーハと前記支持基板用シリコンウェーハとを、両表面の前記アモルファス層を介して貼り合わせる貼り合わせ工程と、
前記活性層用シリコンウェーハを除去して前記シリコンエピタキシャル層を露出する基板除去工程と、
を有し、
前記支持基板用シリコンウェーハと、前記支持基板用シリコンウェーハ上の前記アモルファス層と、前記アモルファス層上の前記シリコンエピタキシャル層とから構成され、前記アモルファス層上の前記シリコンエピタキシャル層は、その厚み方向全域に亘る酸素濃度が1×1017atoms/cm(ASTM F121−1979)以下であるエピタキシャルウェーハを得ることを特徴とするエピタキシャルウェーハの製造方法。
An epitaxial layer forming step of forming a silicon epitaxial layer on the surface of a silicon wafer for an active layer,
A silicon wafer for a support substrate having an oxygen concentration of 8 × 10 17 atoms / cm 3 (ASTM F121-1979) or more and a gettering layer containing an element contributing to heavy metal gettering are formed inside at least one of the silicon epitaxial layers. Gettering layer forming process and
In an environment of vacuum and room temperature, the surface of the silicon epitaxial layer and the surface of the silicon wafer for the support substrate are activated to form amorphous layers on both surfaces, and then the silicon wafer for the active layer and the surface are described. A bonding step in which a silicon wafer for a support substrate is bonded via the amorphous layers on both surfaces, and
A substrate removing step of removing the silicon wafer for the active layer to expose the silicon epitaxial layer,
Have,
It is composed of the silicon wafer for the support substrate, the amorphous layer on the silicon wafer for the support substrate, and the silicon epitaxial layer on the amorphous layer, and the silicon epitaxial layer on the amorphous layer covers the entire thickness direction. A method for producing an epitaxial wafer, which comprises obtaining an epitaxial wafer having an oxygen concentration of 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or less.
前記活性化処理は、イオン化させた中性元素を前記シリコンエピタキシャル層または前記支持基板用シリコンウェーハの表面に衝突させて前記表面をスパッタリングする処理である、請求項1に記載のエピタキシャルウェーハの製造方法。 The method for manufacturing an epitaxial wafer according to claim 1, wherein the activation treatment is a process of colliding an ionized neutral element with the surface of the silicon epitaxial layer or the silicon wafer for a support substrate to sputter the surface. .. 前記中性元素は、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも1種である、請求項2に記載のエピタキシャルウェーハの製造方法。 The method for producing an epitaxial wafer according to claim 2, wherein the neutral element is at least one selected from the group consisting of argon, neon, xenon, hydrogen, helium and silicon. 前記活性化処理は、プラズマエッチング処理である、請求項1〜3のいずれか1項に記載のエピタキシャルウェーハの製造方法。 The method for manufacturing an epitaxial wafer according to any one of claims 1 to 3, wherein the activation treatment is a plasma etching treatment. 前記活性化処理は、前記アモルファス層の厚みが2nm以上となるように行う、請求項1〜4のいずれか1項に記載のエピタキシャルウェーハの製造方法。 The method for manufacturing an epitaxial wafer according to any one of claims 1 to 4, wherein the activation treatment is performed so that the thickness of the amorphous layer is 2 nm or more. 前記活性化処理は、前記アモルファス層の厚みが10nm以上となるように行う、請求項1〜4のいずれか1項に記載のエピタキシャルウェーハの製造方法。 The method for manufacturing an epitaxial wafer according to any one of claims 1 to 4, wherein the activation treatment is performed so that the thickness of the amorphous layer is 10 nm or more. 前記エピタキシャル層形成工程または前記ゲッタリング層形成工程と、前記貼り合わせ工程との間に、前記シリコンエピタキシャル層の表面および前記支持基板用シリコンウェーハの表面の少なくとも一方に、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素を含有させる工程を有する、請求項1〜6のいずれか1項に記載のエピタキシャルウェーハの製造方法。 Between the epitaxial layer forming step or the gettering layer forming step and the bonding step, hydrogen, nitrogen, fluorine and oxygen are formed on at least one of the surface of the silicon epitaxial layer and the surface of the silicon wafer for the support substrate. The method for producing an epitaxial wafer according to any one of claims 1 to 6, further comprising a step of containing an element consisting of at least one selected from the group consisting of. 前記水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種からなる元素とともに3B族元素を含有させる、請求項7に記載のエピタキシャルウェーハの製造方法。 The method for producing an epitaxial wafer according to claim 7, wherein a Group 3B element is contained together with an element consisting of at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen. 前記ゲッタリング層形成工程は、前記支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素を含む分子イオンを照射することにより行う、請求項1〜8のいずれか1項に記載のエピタキシャルウェーハの製造方法。 The step of forming a gettering layer is performed by irradiating at least one surface of the silicon wafer for a support substrate and the silicon epitaxial layer with molecular ions containing an element that contributes to gettering of a heavy metal. The method for manufacturing an epitaxial wafer according to any one item. 前記ゲッタリング層形成工程は、前記支持基板用シリコンウェーハおよび前記シリコンエピタキシャル層の少なくとも一方の表面に重金属のゲッタリングに寄与する元素のモノマーイオンを注入することにより行う、請求項1〜8のいずれか1項に記載のエピタキシャルウェーハの製造方法。 Any of claims 1 to 8, wherein the gettering layer forming step is performed by injecting monomer ions of an element that contributes to gettering of a heavy metal into at least one surface of the silicon wafer for a support substrate and the silicon epitaxial layer. The method for manufacturing an epitaxial wafer according to item 1. 酸素濃度が8×1017atoms/cm(ASTM F121−1979)以上のシリコンウェーハと、該シリコンウェーハ上のアモルファス層と、該アモルファス層上のシリコンエピタキシャル層と、前記シリコンエピタキシャル層および前記シリコンウェーハの少なくとも一方の内部にゲッタリング層とを備え、
前記シリコンエピタキシャル層の厚み方向全域に亘る酸素濃度が1×1017atoms/cm(ASTM F121−1979)以下であることを特徴とするエピタキシャルウェーハ。
A silicon wafer having an oxygen concentration of 8 × 10 17 atoms / cm 3 (ASTM F121-1979) or more, an amorphous layer on the silicon wafer, a silicon epitaxial layer on the amorphous layer, the silicon epitaxial layer, and the silicon wafer. With a gettering layer inside at least one of the
An epitaxial wafer having an oxygen concentration of 1 × 10 17 atoms / cm 3 (ASTM F121-1979) or less over the entire thickness direction of the silicon epitaxial layer.
前記アモルファス層の厚みが2nm以上である、請求項11に記載のエピタキシャルウェーハ。 The epitaxial wafer according to claim 11, wherein the amorphous layer has a thickness of 2 nm or more. 前記アモルファス層の厚みが10nm以上である、請求項11に記載のエピタキシャルウェーハ。 The epitaxial wafer according to claim 11, wherein the amorphous layer has a thickness of 10 nm or more. 前記アモルファス層が、水素、窒素、フッ素および酸素からなる群から選ばれる少なくとも1種を含む、請求項11〜13のいずれか1項に記載のエピタキシャルウェーハ。 The epitaxial wafer according to any one of claims 11 to 13, wherein the amorphous layer contains at least one selected from the group consisting of hydrogen, nitrogen, fluorine and oxygen. 前記アモルファス層がさらに3B族元素を含む、請求項14に記載のエピタキシャルウェーハ。 The epitaxial wafer according to claim 14, wherein the amorphous layer further contains a Group 3B element.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192743A (en) * 2018-09-04 2019-01-11 德淮半导体有限公司 Imaging sensor and forming method thereof
CN114156383A (en) * 2021-12-03 2022-03-08 扬州乾照光电有限公司 Semiconductor device and method for manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2583803B2 (en) * 1990-06-08 1997-02-19 東芝セラミックス株式会社 Wafer with amorphous structure
JP3384506B2 (en) 1993-03-30 2003-03-10 ソニー株式会社 Semiconductor substrate manufacturing method
JP2791429B2 (en) * 1996-09-18 1998-08-27 工業技術院長 Room-temperature bonding of silicon wafers
EP2012346B1 (en) * 2006-04-27 2016-05-11 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP2008198656A (en) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd Method of manufacturing semiconductor substrate
JP5522917B2 (en) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Manufacturing method of SOI substrate
JP2011054704A (en) * 2009-09-01 2011-03-17 Sumco Corp Method of manufacturing laminated wafer
JP2012182201A (en) * 2011-02-28 2012-09-20 Shin Etsu Chem Co Ltd Method of manufacturing semiconductor wafer
WO2012157162A1 (en) 2011-05-13 2012-11-22 株式会社Sumco Method for manufacturing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method for manufacturing solid-state image pickup element
JP5799936B2 (en) * 2012-11-13 2015-10-28 株式会社Sumco Manufacturing method of semiconductor epitaxial wafer, semiconductor epitaxial wafer, and manufacturing method of solid-state imaging device
JP6229258B2 (en) * 2012-11-13 2017-11-15 株式会社Sumco Bonded wafer manufacturing method and bonded wafer
JP6289805B2 (en) * 2012-11-13 2018-03-07 株式会社Sumco Manufacturing method of semiconductor epitaxial wafer, semiconductor epitaxial wafer, and manufacturing method of solid-state imaging device
JP5704155B2 (en) * 2012-12-19 2015-04-22 株式会社Sumco Epitaxial wafer manufacturing method
JP2014216555A (en) * 2013-04-26 2014-11-17 株式会社豊田自動織機 Method for manufacturing semiconductor substrate
JP6065848B2 (en) * 2014-01-07 2017-01-25 株式会社Sumco Manufacturing method of semiconductor epitaxial wafer, semiconductor epitaxial wafer, and manufacturing method of solid-state imaging device

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