JP6757625B2 - Non-volatile memory element and analog circuit with it - Google Patents

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Description

本発明は、不揮発性記憶素子およびそれを備えるアナログ回路に関する。 The present invention relates to a non-volatile storage element and an analog circuit including the non-volatile storage element.

一般に、基準電圧生成回路を内蔵する半導体装置は、基準電圧生成回路を構成する各々のトランジスタの閾値電圧Ｖｔｈや抵抗素子の抵抗値などの製造バラツキにより、設計時に想定した基準電圧Ｖｒｅｆが所望の値にならずに大きくばらついてしまうことがある。このため、安定した基準電圧Ｖｒｅｆを必要とする半導体装置には高精度な基準電圧生成回路が求められる。半導体装置では、製造バラツキに起因する基準電圧生成回路の基準電圧バラツキを補正するために、配線層を修正して基準電圧を調整するための予備トランジスタを多数内蔵したり、製造後にレーザートリマで調整可能に構成したりしている。しかし、このような構成によって基準電圧生成回路の基準電圧バラツキを補正すると、基準電圧生成回路のレイアウト面積の増大や、電圧調整のための工数増加が問題となる。そこで、この種の問題を解決するために、種々の基準電圧生成回路が提案されている。 Generally, in a semiconductor device having a built-in reference voltage generation circuit, the reference voltage Vref assumed at the time of design is a desired value due to manufacturing variations such as the threshold voltage Vth of each transistor constituting the reference voltage generation circuit and the resistance value of the resistance element. It may vary greatly without becoming. Therefore, a high-precision reference voltage generation circuit is required for a semiconductor device that requires a stable reference voltage Vref. In semiconductor devices, in order to correct the reference voltage variation of the reference voltage generation circuit due to the manufacturing variation, a large number of spare transistors for modifying the wiring layer and adjusting the reference voltage are built in, or adjusted with a laser trimmer after manufacturing. It is configured to be possible. However, if the reference voltage variation of the reference voltage generation circuit is corrected by such a configuration, there are problems such as an increase in the layout area of the reference voltage generation circuit and an increase in man-hours for voltage adjustment. Therefore, in order to solve this kind of problem, various reference voltage generation circuits have been proposed.

特許文献１には、一般的な基準電圧生成回路が記載されている。基準電圧生成回路として、ゲート領域Ｇとソース領域Ｓとを接続したディプレッション型のＭＯＳＦＥＴ(金属−酸化膜−半導体 電界効果トランジスタ)の定電流性を利用して、ゲート領域とドレイン領域とが接続されてその定電流で動作するエンハンスメント型のＭＯＳＦＥＴに発生する電圧を基準電圧Ｖｒｅｆとして用いる構成が提案されている。 Patent Document 1 describes a general reference voltage generation circuit. As a reference voltage generation circuit, the gate region and the drain region are connected by utilizing the constant current property of a compression type MOSFET (metal-oxide film-semiconductor field effect transistor) connecting the gate region G and the source region S. A configuration has been proposed in which the voltage generated in the enhancement type MOSFET operating at the constant current is used as the reference voltage Vref.

図２３は、一般的な基準電圧生成回路１００を示している。基準電圧生成回路１００は、直列に接続されたディプレッション型ＭＯＳＦＥＴ（以下、「ディプレッション型トランジスタ」と称する）Ｍｄおよびエンハンスメント型ＭＯＳＦＥＴ（以下、「エンハンスメント型トランジスタ」と称する）Ｍｅを備えている。ディプレッション型トランジスタＭｄのゲート領域Ｇとソース領域Ｓとは接続されている。エンハンスメント型トランジスタＭｅのゲート領域Ｇとドレイン領域Ｄとは接続されている。さらに、ディプレッション型トランジスタＭｄのゲート領域Ｇおよびソース領域Ｓと、エンハンスメント型トランジスタＭｅのゲート領域Ｇおよびドレイン領域Ｄとは接続されている。また、高電圧供給端子Ｖｄｄがディプレッション型トランジスタＭｄのドレイン領域Ｄに設けられ、低電圧供給端子Ｖｓｓがエンハンスメント型トランジスタＭｅのソース領域Ｓに設けられている。また、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅとの接続点に電圧出力端子ＯＵＴが設けられている。基準電圧生成回路１００では、ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅはいずれもＮチャネル型である。なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係により分類される。ディプレッション型（ｄｅｐｌｅｔｉｏｎｔｙｐｅ）は、ゲート領域にゲート電圧を印加しないときにチャネルが存在してドレイン電流が流れる。一方、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔｔｙｐｅ）は、ゲート領域にゲート電圧を印加しないときはチャネルが存在せずにドレイン電流が流れない。 FIG. 23 shows a general reference voltage generation circuit 100. The reference voltage generation circuit 100 includes a compression type MOSFET (hereinafter, referred to as “depression type transistor”) Md and an enhancement type MOSFET (hereinafter, referred to as “enhancement type transistor”) Me connected in series. The gate region G and the source region S of the compression type transistor Md are connected to each other. The gate region G and the drain region D of the enhancement type transistor Me are connected to each other. Further, the gate region G and the source region S of the depletion type transistor Md and the gate region G and the drain region D of the enhancement type transistor Me are connected. Further, the high voltage supply terminal Vdd is provided in the drain region D of the compression type transistor Md, and the low voltage supply terminal Vss is provided in the source region S of the enhancement type transistor Me. Further, a voltage output terminal OUT is provided at a connection point between the compression type transistor Md and the enhancement type transistor Me. In the reference voltage generation circuit 100, both the depletion type transistor Md and the enhancement type transistor Me are N channel type. The compression type and the enhancement type are classified according to the relationship between the gate voltage and the drain current. In the depletion type, when the gate voltage is not applied to the gate region, a channel exists and a drain current flows. On the other hand, in the enhancement type, when the gate voltage is not applied to the gate region, the channel does not exist and the drain current does not flow.

図２４は、基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例である。横軸は、ゲート領域Ｇとソース領域Ｓとの間のゲートソース間電圧Ｖｇｓを示し、縦軸は、ドレイン電流Ｉｄｓを示している。ディプレッション型トランジスタＭｄは、ゲートソース間電圧Ｖｇｓが０Ｖで固定されているため、ドレイン領域Ｄとソース領域Ｓとの間のドレインソース間電圧が飽和領域である限り、定電流Ｉｃｏｎｓｔのドレイン電流を流す。ディプレッション型トランジスタＭｄに直列に接続されたエンハンスメント型トランジスタＭｅにも定電流Ｉｃｏｎｓｔのドレイン電流が流れる。したがって、Ｉｄｓ＝Ｉｃｏｎｓｔとなるエンハンスメント型トランジスタＭｅのゲートソース間電圧Ｖｇｓが基準電圧Ｖｒｅｆとして電圧出力端子ＯＵＴから取り出せる。 FIG. 24 is an example of the current / voltage characteristics of the compression type transistor Md and the enhancement type transistor Me provided in the reference voltage generation circuit 100. The horizontal axis represents the gate-source voltage Vgs between the gate region G and the source region S, and the vertical axis represents the drain current Ids. Since the gate-source voltage Vgs of the depletion type transistor Md is fixed at 0 V, a constant current Iconst drain current flows as long as the drain-source voltage between the drain region D and the source region S is in the saturation region. .. The drain current of the constant current Iconst also flows through the enhancement type transistor Me connected in series with the depletion type transistor Md. Therefore, the gate-source voltage Vgs of the enhancement type transistor Me in which Ids = Iconst can be taken out from the voltage output terminal OUT as the reference voltage Vref.

ディプレッション型トランジスタＭｄの閾値電圧をＶｔｈ＿ｄ、エンハンスメント型トランジスタＭｅの閾値電圧をＶｔｈ＿ｅと表すと、基準電圧Ｖｒｅｆは、閾値電圧Ｖｔｈ＿ｄの絶対値および閾値電圧Ｖｔｈ＿ｅの絶対値の和、すなわち「Ｖｒｅｆ＝|Ｖｔｈ_ｄ|＋|Ｖｔｈ_ｅ|」と表すことができる。 When the threshold voltage of the compression type transistor Md is expressed as Vth_d and the threshold voltage of the enhancement type transistor Me is expressed as Vth_e, the reference voltage Vref is the sum of the absolute value of the threshold voltage Vth_d and the absolute value of the threshold voltage Vth_e, that is, "Vref = | It can be expressed as "| + | Vth_e |".

しかしながら、基準電圧生成回路１００は、ディプレッション型トランジスタＭｄの電流／電圧特性とエンハンスメント型トランジスタＭｅの電流／電圧特性の製造バラツキの影響を受ける。そこで、製造バラツキの影響を受けず、高精度な基準電圧を取り出せる回路として、特許文献２および特許文献３には、ＦＥＴ型の不揮発性記憶素子を用いた基準電圧生成回路が開示されている。特許文献２および３に開示されたような基準電圧生成回路は、図２３に示す基準電圧生成回路１００と略同様の構成を有しており、ディプレッション型トランジスタＭｄとエンハンスメント型トランジスタＭｅに不揮発性記憶素子を用いている。特許文献２及び３に開示された基準電圧生成回路は、同一種類の不揮発性記憶素子を用い、不揮発性記憶素子が備えるフローティングゲート領域への電荷注入量を調整することで、ディプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴを形成している。不揮発性記憶素子は、コントロールゲート領域およびフローティングゲート領域を持ち、フローティングゲート領域に電子を注入放出することで閾値電圧Ｖｔｈの制御が可能となっている。このため、この基準電圧生成回路は、製造バラツキが発生したとしても、後から閾値電圧Ｖｔｈのトリミングが可能である。したがって、この基準電圧生成回路は、取り出す基準電圧Ｖｒｅｆは、製造バラツキの影響をほぼ受けない。 However, the reference voltage generation circuit 100 is affected by the manufacturing variation of the current / voltage characteristics of the compression type transistor Md and the current / voltage characteristics of the enhancement type transistor Me. Therefore, Patent Document 2 and Patent Document 3 disclose a reference voltage generation circuit using an FET type non-volatile storage element as a circuit capable of extracting a highly accurate reference voltage without being affected by manufacturing variations. The reference voltage generation circuit as disclosed in Patent Documents 2 and 3 has substantially the same configuration as the reference voltage generation circuit 100 shown in FIG. 23, and the depletion type transistor Md and the enhancement type transistor Me have non-volatile storage. The element is used. The reference voltage generation circuit disclosed in Patent Documents 2 and 3 uses the same type of non-volatile storage element and adjusts the amount of charge injected into the floating gate region of the non-volatile storage element to enhance the depletion type MOSFET. Forming a type MOSFET. The non-volatile memory element has a control gate region and a floating gate region, and the threshold voltage Vth can be controlled by injecting and discharging electrons into the floating gate region. Therefore, in this reference voltage generation circuit, even if manufacturing variation occurs, the threshold voltage Vth can be trimmed later. Therefore, the reference voltage Vref taken out by this reference voltage generation circuit is almost unaffected by manufacturing variations.

特公平４−６５５４６号公報Special Fair 4-655546 Gazette 特開２００２−３６８１０７号公報JP-A-2002-368107 特開２０１３−２４６６２７号公報Japanese Unexamined Patent Publication No. 2013-246627

しかしながら、特許文献２および３に開示された基準電圧生成回路は、不揮発性記憶素子をアナログ的に使用されるため、ＥＥＰＲＯＭなどのいわゆる不揮発性メモリに使用される場合と比べて、非常に高い電荷保持特性が必要となる。さらに、基準電圧生成回路などのアナログ回路に使用する場合は、不揮発性記憶素子のレイアウト寸法（例えば、ＦＥＴのＬ寸法やＷ寸法）は用途に応じて可変であることも求められる。このため、固定のレイアウトで構成される通常の不揮発性メモリに使われる場合と比べて、レイアウト寸法のフレキシブル性が求められる。レイアウト寸法のフレキシブル性は、製造技術の観点から、不揮発性記憶素子の電荷保持特性を確保する上で非常に難しい課題であり、従来の不揮発性メモリに使用されるような不揮発性記憶素子をアナログ回路に適用するのは難しいという問題がある。 However, since the reference voltage generation circuit disclosed in Patent Documents 2 and 3 uses a non-volatile memory element in an analog manner, it has a much higher charge than when it is used in a so-called non-volatile memory such as EEPROM. Retention characteristics are required. Further, when used in an analog circuit such as a reference voltage generation circuit, the layout dimensions of the non-volatile memory element (for example, the L dimension and the W dimension of the FET) are required to be variable depending on the application. For this reason, flexibility in layout dimensions is required as compared with the case where it is used for a normal non-volatile memory having a fixed layout. Flexibility of layout dimensions is a very difficult issue in ensuring the charge retention characteristics of non-volatile memory elements from the viewpoint of manufacturing technology, and analog non-volatile memory elements such as those used in conventional non-volatile memories are analogized. The problem is that it is difficult to apply to circuits.

本発明の目的は、電気特性のバラツキを低減できる、優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を提供することにある。 An object of the present invention is to provide a non-volatile memory element having excellent charge retention characteristics capable of reducing variations in electrical characteristics, and an analog circuit including the non-volatile memory element.

上記目的を達成するために、本発明の一態様による不揮発性記憶素子は、電荷保持領域、および前記電荷保持領域の全表面を取り囲むように分布するフッ素を有する絶縁体を有するゲート領域と、前記ゲート領域の下方の両側の一方に形成されたドレイン領域と、前記両側の他方に形成されたソース領域と、備えることを特徴とする。 In order to achieve the above object, a nonvolatile memory device according to an aspect of the present invention includes a gate region with an insulator having a fluorine distributed surrounds useless take the entire surface of the charge holding region, and said charge holding region, wherein It is characterized by including a drain region formed on one of both sides below the gate region and a source region formed on the other side of the gate region .

また、上記目的を達成するために、本発明の第一態様によるアナログ回路は、上記本発明の不揮発性記憶素子を備えることを特徴とする。
また、本発明の第二態様によるアナログ回路は、上記本発明の不揮発性記憶素子を複数備え、複数の前記不揮発性記憶素子の少なくとも一部は直列に接続され、直列に接続された複数の前記不揮発性記憶素子の接続部には、電圧が出力される電圧出力端子が接続されていることを特徴とする。 Further, in order to achieve the above object, the analog circuit according to the first aspect of the present invention is characterized by including the above-mentioned non-volatile storage element of the present invention.
Further, the analog circuit according to the second aspect of the present invention includes a plurality of the non-volatile memory elements of the present invention, and at least a part of the plurality of the non-volatile memory elements is connected in series, and the plurality of said devices connected in series. A voltage output terminal for outputting a voltage is connected to the connection portion of the non-volatile storage element.

また、上記目的を達成するために、本発明の第三態様によるアナログ回路は、上記本発明の不揮発性記憶素子で構成される第一不揮発性記憶素子と、上記本発明の不揮発性記憶素子で構成される第二不揮発性記憶素子とを備え、前記第一不揮発性記憶素子の前記電荷保持領域と、前記第二不揮発性記憶素子の前記電荷保持領域とが電気的に接続され、前記第一不揮発性記憶素子の前記ゲート領域に設けられたコントロールゲート領域と、前記第二不揮発性記憶素子の前記ゲート領域に設けられたコントロールゲート領域とが電気的に接続されていることを特徴とする。 Further, in order to achieve the above object, the analog circuit according to the third aspect of the present invention includes the first non-volatile memory element composed of the non-volatile memory element of the present invention and the non-volatile memory element of the present invention. and a second nonvolatile memory element including the said charge holding region of the first non-volatile storage elements, said charge holding region of the second nonvolatile memory element are electrically connected, the first It is characterized in that a control gate region provided in the gate region of the non-volatile memory element and a control gate region provided in the gate region of the second non-volatile storage element are electrically connected .

また、上記目的を達成するために、本発明の第四態様によるアナログ回路は、上記本発明の不揮発性記憶素子を備え、前記不揮発性記憶素子の素子の面積は１０μｍ２以上であり、前記不揮発性記憶素子はアレイ構造を有していないことを特徴とする。 Further, in order to achieve the above object, the analog circuit according to the fourth aspect of the present invention includes the non-volatile memory element of the present invention, and the area of the element of the non-volatile memory element is 10 μm 2 or more, and the non-volatile memory element. The sexual memory element is characterized in that it does not have an array structure.

本発明の各態様によれば、電気特性のバラツキを低減できる、優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路をを実現できる。 According to each aspect of the present invention, it is possible to realize a non-volatile memory element having excellent charge retention characteristics and an analog circuit provided with the non-volatile memory element, which can reduce variations in electrical characteristics.

本発明の第１実施形態による不揮発性記憶素子Ｍの概略構成を示す断面図である。It is sectional drawing which shows the schematic structure of the non-volatile memory element M according to 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの電荷注入および電荷放出の様子を説明するための図である。It is a figure for demonstrating the state of charge injection and charge release of the non-volatile memory element M according to the 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その１）である。It is sectional drawing (the 1) of the manufacturing process of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その２）である。It is sectional drawing (2) of the manufacturing process of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その３）である。It is sectional drawing (3) of the manufacturing process of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その４）である。It is sectional drawing (4) of the manufacturing process of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その５）である。It is sectional drawing (5) of the manufacturing process of the non-volatile memory element M according to 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その６）であって、図８（ａ）は、ディプレッション型トランジスタとして使う不揮発性記憶素子の製造工程断面図であり、図８（ｂ）は、エンハンスメント型トランジスタとして使う不揮発性記憶素子の製造工程断面図である。FIG. 8A is a cross-sectional view of the manufacturing process of the non-volatile storage element M according to the first embodiment of the present invention, and FIG. 8A is a cross-sectional view of the manufacturing process of the non-volatile storage element used as a compression type transistor. FIG. 8B is a cross-sectional view of a manufacturing process of a non-volatile storage element used as an enhancement type transistor. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その７）である。It is sectional drawing (7) of the manufacturing process of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その８）である。It is sectional drawing (8) of the manufacturing process of the non-volatile memory element M according to 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍの製造工程断面図（その９）である。It is sectional drawing (9) of the manufacturing process of the non-volatile memory element M according to 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍを用いた基準電圧生成回路１の電荷保持特性を説明するための統計的評価結果を示すグラフである。It is a graph which shows the statistical evaluation result for demonstrating the charge holding characteristic of the reference voltage generation circuit 1 using the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態による不揮発性記憶素子Ｍのフッ素分布の解析結果を示す図である。It is a figure which shows the analysis result of the fluorine distribution of the non-volatile memory element M by 1st Embodiment of this invention. 本発明の第１実施形態によるアナログ回路としての基準電圧生成回路１を説明するための回路構成図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 1 as an analog circuit by 1st Embodiment of this invention. 本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２が基準電圧Ｖｒｅｆを出力している状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 2 as an analog circuit by 1st Embodiment of this invention, and is the figure for demonstrating the state which the reference voltage generation circuit 2 outputs the reference voltage Vref. Is. 本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２の上段側の不揮発性記憶素子Ｍ１をディプレッション状態に調整する状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 2 as an analog circuit by 1st Embodiment of this invention, and is the state which adjusts the non-volatile storage element M1 on the upper stage side of the reference voltage generation circuit 2 to the compression state. It is a figure for demonstrating. 本発明の第１実施形態によるアナログ回路としての基準電圧生成回路２を説明するための回路構成図であって、基準電圧生成回路２の下段側の不揮発性記憶素子Ｍ２をエンハンスメント状態に調整する状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 2 as an analog circuit by 1st Embodiment of this invention, and is the state which adjusts the non-volatile memory element M2 on the lower stage side of the reference voltage generation circuit 2 to the enhancement state. It is a figure for demonstrating. 本発明の第２実施形態による不揮発性記憶素子Ｍを説明するための図であって、電荷注入口を持たない不揮発性記憶素子Ｍｒの概略構成を示す断面図である。It is a figure for demonstrating the non-volatile memory element M according to 2nd Embodiment of this invention, and is sectional drawing which shows the schematic structure of the non-volatile memory element Mr which does not have a charge injection port. 本発明の第２実施形態による不揮発性記憶素子Ｍの回路構成図である。It is a circuit block diagram of the non-volatile memory element M according to the 2nd Embodiment of this invention. 本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３が基準電圧Ｖｒｅｆを出力している状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 3 as an analog circuit by 2nd Embodiment of this invention, and is the figure for demonstrating the state which the reference voltage generation circuit 3 outputs the reference voltage Vref. Is. 本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３の上段側の不揮発性記憶素子Ｍ１をディプレッション状態に調整する状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 3 as an analog circuit by 2nd Embodiment of this invention, and is the state which adjusts the non-volatile storage element M1 on the upper stage side of the reference voltage generation circuit 3 to the compression state. It is a figure for demonstrating. 本発明の第２実施形態によるアナログ回路としての基準電圧生成回路３を説明するための回路構成図であって、基準電圧生成回路３の下段側の不揮発性記憶素子Ｍ２をエンハンスメント状態に調整する状態を説明するための図である。It is a circuit block diagram for demonstrating the reference voltage generation circuit 3 as an analog circuit by 2nd Embodiment of this invention, and is the state which adjusts the non-volatile memory element M2 on the lower stage side of the reference voltage generation circuit 3 to the enhanced state. It is a figure for demonstrating. 従来の基準電圧生成回路１００の回路構成図である。It is a circuit block diagram of the conventional reference voltage generation circuit 100. 従来の基準電圧生成回路１００に備えられたディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅの電流／電圧特性の一例を示す図である。It is a figure which shows an example of the current / voltage characteristic of the depletion type transistor Md and the enhancement type transistor Me provided in the conventional reference voltage generation circuit 100.

〔第１実施形態〕
本発明の第１実施形態による不揮発性記憶素子およびそれを備えるアナログ回路について図１から図１７を用いて説明する。本実施形態ではアナログ回路の一例として、フッ素を含む絶縁体を周囲に有するフローティングゲート領域と、コントロールゲート領域とを備えたＮ型不揮発性記憶素子を用いた基準電圧生成回路を説明する。しかしながら、不揮発性記憶素子は、電荷保持領域を持つ能動素子（トランジスタ）であれば、この構造に限られず、またＮ型のＭＯＳＦＥＴに限られない。さらに、不揮発性記憶素子が適用されるアナログ回路は、不揮発性記憶素子をアナログ的に使用する回路であれば、基準電圧生成回路に限られない。例えば、オペアンプ回路やコンパレータ回路等、ＭＯＳＦＥＴの閾値電圧に精度が必要なアナログ回路にも有効である。 [First Embodiment]
The non-volatile memory element according to the first embodiment of the present invention and the analog circuit provided with the non-volatile memory element will be described with reference to FIGS. 1 to 17. In the present embodiment, as an example of an analog circuit, a reference voltage generation circuit using an N-type non-volatile memory element having a floating gate region having an insulator containing fluorine around it and a control gate region will be described. However, the non-volatile memory element is not limited to this structure as long as it is an active element (transistor) having a charge holding region, and is not limited to an N-type MOSFET. Further, the analog circuit to which the non-volatile memory element is applied is not limited to the reference voltage generation circuit as long as it is a circuit that uses the non-volatile memory element in an analog manner. For example, it is also effective for analog circuits such as operational amplifier circuits and comparator circuits, which require accuracy in the threshold voltage of MOSFETs.

図１に示すように、本実施形態による不揮発性記憶素子Ｍは、半導体基板に形成されたＰウェル領域１０と、Ｐウェル領域１０上に形成されたフローティングゲート領域ＦＧと、フローティングゲート領域ＦＧ上に形成されたコントロールゲート領域ＣＧとを備えている。また、不揮発性記憶素子Ｍは、フローティングゲート領域ＦＧの下方の両側の一方に形成されたドレイン領域Ｄと、フローティングゲート領域ＦＧの下方の両側の他方に形成されたソース領域Ｓとを備えている。ドレイン領域Ｄおよびソース領域Ｓは、Ｐウェル領域１０に形成されている。不揮発性記憶素子Ｍは、素子分離領域４１，４２によって、同一の半導体基板に形成された他の不揮発性記憶素子（不図示）と素子分離されている。 As shown in FIG. 1, the non-volatile memory element M according to the present embodiment has a P-well region 10 formed on a semiconductor substrate, a floating gate region FG formed on the P-well region 10, and a floating gate region FG. It is provided with a control gate region CG formed in. Further, the non-volatile storage element M includes a drain region D formed on one of both sides below the floating gate region FG, and a source region S formed on both sides below the floating gate region FG. .. The drain region D and the source region S are formed in the P well region 10. The non-volatile memory element M is separated from other non-volatile memory elements (not shown) formed on the same semiconductor substrate by the element separation regions 41 and 42.

フローティングゲート領域ＦＧは、電荷保持領域２１および絶縁体２０で構成されている。すなわち、不揮発性記憶素子Ｍは、電荷保持領域２１と、電荷保持領域２１の全表面を取り囲み、この全表面を取り囲む領域のうち少なくとも一部に分布するハロゲン（例えばフッ素）を有する絶縁体２０とを備えている。本実施形態による不揮発性記憶素子Ｍでは、絶縁体２０は、少なくとも一部の領域に分布されたハロゲンを有し電荷保持領域２０を取り囲んで配置されている。絶縁体２０は、電荷保持領域２１を取り囲む全方位にハロンゲ元素が分布されるように電荷保持領域２１を取り囲んで配置され、全領域に分布されたハロゲンを有している。つまり、ハロゲンは電荷保持領域２１の全表面を取り囲むように分布されており、かつ絶縁体２０は電荷保持領域２１を取り囲んで配置されている。その結果、ハロゲンは電荷保持領域２１の全方位に分布される。絶縁体２０は、電荷保持領域２１の下方に形成されたゲート絶縁膜２２と、電荷保持領域２１の側壁を酸化させて形成された側壁酸化膜２３と、電荷保持領域２１の上方に形成された上部絶縁膜２４とで構成されており、電荷保持領域２１を取り囲む絶縁体２０の各領域が同一材料である必要はなく、また同時に形成された絶縁体である必要もない。ゲート絶縁膜２２および側壁酸化膜２３の周りにはサイドウォール２５が形成されている。 The floating gate region FG is composed of a charge holding region 21 and an insulator 20. That is, the non-volatile memory element M surrounds the charge holding region 21 and the entire surface of the charge holding region 21, and includes an insulator 20 having a halogen (for example, fluorine) distributed in at least a part of the region surrounding the entire surface. Is equipped with. In the non-volatile memory element M according to the present embodiment, the insulator 20 has halogen distributed in at least a part of the region and is arranged so as to surround the charge holding region 20. The insulator 20 is arranged so as to surround the charge holding region 21 so that the halonge element is distributed in all directions surrounding the charge holding region 21, and has halogen distributed in the entire region. That is, the halogen is distributed so as to surround the entire surface of the charge holding region 21, and the insulator 20 is arranged so as to surround the charge holding region 21. As a result, the halogen is distributed in all directions of the charge holding region 21. The insulator 20 is formed above the charge holding region 21, the gate insulating film 22 formed below the charge holding region 21, the side wall oxide film 23 formed by oxidizing the side wall of the charge holding region 21, and the charge holding region 21. It is not necessary that each region of the insulator 20 which is composed of the upper insulating film 24 and surrounds the charge holding region 21 is made of the same material, and is not necessarily an insulator formed at the same time. A sidewall 25 is formed around the gate insulating film 22 and the side wall oxide film 23.

絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．０１（ａｔｍ％）以上であってもよい。また、絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．０５（ａｔｍ％）以上であってもよい。さらに、絶縁体２０中のハロゲンの含有率は、電荷保持領域２１に接する少なくとも一部の領域において０．１（ａｔｍ％）以上であってもよい。 The halogen content in the insulator 20 may be 0.01 (atm%) or more in at least a part of the regions in contact with the charge holding region 21. Further, the halogen content in the insulator 20 may be 0.05 (atm%) or more in at least a part of the regions in contact with the charge holding region 21. Further, the halogen content in the insulator 20 may be 0.1 (atm%) or more in at least a part of the regions in contact with the charge holding region 21.

ゲート絶縁膜２２には、トンネル絶縁膜２２１が形成されている。トンネル絶縁膜２２１は、ゲート絶縁膜２２において相対的に膜厚が薄く形成された部分である。トンネル絶縁膜２２１が形成された電荷保持領域２１の領域が、電荷保持領域２１に電荷を注入したり電荷保持領域２１から電荷を放出したりする電荷注入口２１１となる。つまり、電荷保持領域２１は、電荷を注入したり電荷を放出したりするための電荷注入口２１１を有している。 A tunnel insulating film 221 is formed on the gate insulating film 22. The tunnel insulating film 221 is a portion of the gate insulating film 22 formed to have a relatively thin film thickness. The region of the charge holding region 21 on which the tunnel insulating film 221 is formed serves as a charge injection port 211 for injecting charges into the charge holding region 21 and discharging charges from the charge holding region 21. That is, the charge holding region 21 has a charge injection port 211 for injecting and discharging charges.

コントロールゲート領域ＣＧは、上部絶縁膜２４上に形成されたポリシリコン膜３１を有している。ポリシリコン膜３１の周りには、上部絶縁膜２４上に形成されたサイドウォール３２が形成されている。 The control gate region CG has a polysilicon film 31 formed on the upper insulating film 24. A sidewall 32 formed on the upper insulating film 24 is formed around the polysilicon film 31.

ドレイン領域Ｄは、Ｎ型領域１１と、Ｎ型領域１１よりも不純物の濃度が高濃度のＮ型のＮ＋領域１２とを有している。Ｎ＋領域１２は、ドレイン領域Ｄと後述するプラグ５２とのオーミック接触を取るために設けられている。 The drain region D has an N-type region 11 and an N-type N + region 12 having a higher concentration of impurities than the N-type region 11. The N + region 12 is provided to make ohmic contact between the drain region D and the plug 52 described later.

ソース領域Ｓは、Ｎ型領域１３と、Ｎ型領域１３よりも不純物の濃度が高濃度のＮ型のＮ＋領域１４とを有している。Ｎ＋領域１４は、ソース領域Ｓと後述するプラグ５３とのオーミック接触を取るために設けられている。なお、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図１に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して電流を流す方向を逆にした場合は、図１中に示すドレイン領域Ｄがソース領域Ｓとなり、ソース領域Ｓがドレイン領域Ｄとなる。 The source region S has an N-type region 13 and an N-type N + region 14 having a higher concentration of impurities than the N-type region 13. The N + region 14 is provided to make ohmic contact between the source region S and the plug 53 described later. The drain region D and the source region S are defined by the direction in which the current flows. Therefore, when the direction in which the current flows is reversed with respect to the current assumed in the non-volatile storage element M shown in FIG. 1, the drain region D shown in FIG. 1 becomes the source region S, and the source region S becomes the source region S. It becomes the drain area D.

不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、フローティングゲート領域ＦＧ、ドレイン領域Ｄおよびソース領域Ｓ上に形成された保護膜６１を備えている。保護膜６１には、コントロールゲート領域ＣＧのポリシリコン膜３１の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５１が埋め込まれて形成されている。これにより、プラグ５１とコントロールゲート領域ＣＧのポリシリコン膜３１とが電気的に接続される。 The non-volatile storage element M includes a protective film 61 formed on the control gate region CG, the floating gate region FG, the drain region D, and the source region S. The protective film 61 is formed with an opening that exposes a part of the polysilicon film 31 of the control gate region CG to the bottom surface. A plug 51 is embedded in this opening. As a result, the plug 51 and the polysilicon film 31 in the control gate region CG are electrically connected.

保護膜６１には、ドレイン領域ＤのＮ＋領域１２の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５２が埋め込まれている。これにより、プラグ５２とＮ＋領域１２とが電気的に接続される。また、保護膜６１には、ソース領域ＳのＮ＋領域１４の一部を底面に露出する開口部が形成されている。この開口部には、プラグ５３が埋め込まれている。これにより、プラグ５３とＮ＋領域１４とが電気的に接続される。 The protective film 61 is formed with an opening that exposes a part of the N + region 12 of the drain region D to the bottom surface. A plug 52 is embedded in this opening. As a result, the plug 52 and the N + region 12 are electrically connected. Further, the protective film 61 is formed with an opening that exposes a part of the N + region 14 of the source region S to the bottom surface. A plug 53 is embedded in this opening. As a result, the plug 53 and the N + region 14 are electrically connected.

図示は省略するが、プラグ５１，５２，５３にはそれぞれ、保護膜６１上に形成された配線が接続されている。不揮発性記憶素子Ｍのコントロールゲート領域ＣＧ、ドレイン領域Ｄおよびソース領域Ｓには、この配線から所定レベルの電圧が印加されるようになっている。 Although not shown, the wirings formed on the protective film 61 are connected to the plugs 51, 52, and 53, respectively. A predetermined level of voltage is applied to the control gate region CG, drain region D, and source region S of the non-volatile memory element M from this wiring.

不揮発性記憶素子Ｍの閾値電圧Ｖｔｈはフローティングゲート領域ＦＧに注入した電荷量で制御される。図２（ａ）に示すように、不揮発性記憶素子Ｍのフローティングゲート領域ＦＧには、電荷注入口２１１を介して電荷としての電子が注入される。なお、図２（ａ）では、理解を容易にするため、不揮発性記憶素子Ｍの各構成要素の断面に対してハッチングの図示が省略されている。図２（ｂ）に示すように、フローティングゲート領域ＦＧに電子を注入する場合には、例えばＰウェル領域１０（すなわちバックゲートＢ）およびドレイン領域Ｄを０Ｖに固定し（０Ｖを印加し）、コントロールゲート領域ＣＧに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の上向き直線矢印で示すように、ドレイン領域Ｄから電荷注入口２１１を通って電荷保持領域２１に電子が注入される。一方、図２（ｃ）に示すように、フローティングゲート領域ＦＧから電子を放出する場合には、例えばコントロールゲート領域ＣＧおよびＰウェル領域１０（すなわちバックゲートＢ）を０Ｖに固定し（０Ｖを印加し）、ドレイン領域Ｄに１０Ｖ以上のパルス電圧Ｖｐｐを印加する。これにより、図２（ａ）中の下向き直線矢印で示すように、電荷保持領域２１から電荷注入口２１１を通ってドレイン領域Ｄに電子が放出される。このように、不揮発性記憶素子Ｍは、コントロールゲート領域ＣＧ、Ｐウェル領域１０およびドレイン領域Ｄに印加する電圧を制御することにより、電荷注入口２１１を介して電荷の出し入れを行うことができる。不揮発性記憶素子Ｍは、電荷の出し入れにソース領域Ｓを使用しないため、ソース領域Ｓは所定の電圧に固定（例えば０Ｖ）してもよいし、フローティング状態としてもよい。なお、繰り返しになるが、ドレイン領域Ｄとソース領域Ｓは電流の流れる方向によって定義される。このため、図２に示す不揮発性記憶素子Ｍにおいて想定されている電流に対して回路動作中に電流を流す方向を逆にした場合は、図２中に示すドレイン領域Ｄがソース領域となり、ソース領域Ｓがドレイン領域Ｄとなる。 The threshold voltage Vth of the non-volatile memory element M is controlled by the amount of electric charge injected into the floating gate region FG. As shown in FIG. 2A, electrons as electric charges are injected into the floating gate region FG of the non-volatile storage element M through the electric charge injection port 211. In FIG. 2A, hatching is omitted for the cross section of each component of the non-volatile memory element M for easy understanding. As shown in FIG. 2B, when injecting electrons into the floating gate region FG, for example, the P well region 10 (that is, the back gate B) and the drain region D are fixed to 0V (0V is applied). A pulse voltage Vpp of 10 V or more is applied to the control gate region CG. As a result, as shown by the upward straight arrow in FIG. 2A, electrons are injected from the drain region D into the charge holding region 21 through the charge injection port 211. On the other hand, as shown in FIG. 2C, when emitting electrons from the floating gate region FG, for example, the control gate region CG and the P well region 10 (that is, the back gate B) are fixed at 0V (0V is applied). Then, a pulse voltage Vpp of 10 V or more is applied to the drain region D. As a result, as shown by the downward straight arrow in FIG. 2A, electrons are emitted from the charge holding region 21 through the charge injection port 211 to the drain region D. In this way, the non-volatile memory element M can transfer charges through the charge injection port 211 by controlling the voltages applied to the control gate region CG, the P well region 10 and the drain region D. Since the non-volatile memory element M does not use the source region S for the charge transfer, the source region S may be fixed at a predetermined voltage (for example, 0 V) or may be in a floating state. Again, the drain region D and the source region S are defined by the direction in which the current flows. Therefore, when the direction in which the current flows during the circuit operation is reversed with respect to the current assumed in the non-volatile memory element M shown in FIG. 2, the drain region D shown in FIG. 2 becomes the source region and becomes the source. The area S becomes the drain area D.

次に、不揮発性記憶素子Ｍの製造方法について図１および図３から図１１を用いて説明する。なお、図１および図３から図１１（図８（ｂ）を除く）では、ディプレッション型トランジスタとして使う不揮発性記憶素子Ｍのみ図示しているが、本実施形態による不揮発性記憶素子Ｍを用いて基準電圧生成回路（詳細は後述する）を形成する場合には、エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子とは、同一条件で同一構造となるように同時に加工していく。 Next, a method of manufacturing the non-volatile memory element M will be described with reference to FIGS. 1 and 3 to 11. Although only the non-volatile memory element M used as the compression type transistor is shown in FIGS. 1 and 3 to 11 (excluding FIG. 8B), the non-volatile memory element M according to the present embodiment is used. When forming a reference voltage generation circuit (details will be described later), the non-volatile memory element used as an enhancement type transistor and the non-volatile memory element used as a compression type transistor are simultaneously processed so as to have the same structure under the same conditions. I will do it.

図３に示すように、半導体基板（本実施形態ではシリコン基板を例とする）の上部に素子分離領域（ＬＯＣＯＳ）４１，４２およびＰウェル領域１０を形成する。 As shown in FIG. 3, element separation regions (LOCOS) 41 and 42 and a P-well region 10 are formed on an upper portion of a semiconductor substrate (a silicon substrate is taken as an example in this embodiment).

次に、図４に示すように、フォトリソグラフィー技術およびイオン注入法を用いて、素子分離領域４１および素子分離領域４２の間に配置されるＰウェル領域１０の上部のソース領域Ｓが形成される箇所にＮ型領域１３を形成し、ドレイン領域Ｄが形成される箇所にＮ型領域１１を形成する。 Next, as shown in FIG. 4, a source region S above the P-well region 10 arranged between the device separation region 41 and the device separation region 42 is formed by using a photolithography technique and an ion implantation method. The N-type region 13 is formed at the location, and the N-type region 11 is formed at the location where the drain region D is formed.

次に、図５に示すように、最終的にゲート絶縁膜２２となる絶縁膜２２ａをシリコン基板の表面に形成する。 Next, as shown in FIG. 5, an insulating film 22a that finally becomes the gate insulating film 22 is formed on the surface of the silicon substrate.

次に、図６に示すように、フローティングゲート領域ＦＧ（図１参照）への電荷注入口２１１が設けられる箇所の絶縁膜２２ａの一部をフォトリソグラフィー技術とウェットエッチング技術により除去し、電荷注入を行える厚さ（例えば１００Å）を持った薄膜領域２２１ａを形成する。 Next, as shown in FIG. 6, a part of the insulating film 22a at the location where the charge injection port 211 is provided in the floating gate region FG (see FIG. 1) is removed by photolithography technology and wet etching technology, and charge injection is performed. A thin film region 221a having a thickness (for example, 100Å) capable of performing the above is formed.

次に、図７に示すように、最終的にフローティングゲート領域ＦＧの電荷保持領域２１となる、リンのドープされたポリシリコン膜２１ａを形成する。さらに、ポリシリコン膜２１ａの上層に最終的に上部絶縁膜２４となる酸化物／窒化物／酸化物（ＯＮＯ）膜２４ａを形成する。ＯＮＯ膜２４ａは、シリコン酸化膜とシリコン窒化膜とを組み合わせて構成されているが、ＯＮＯ膜２４ａは純粋なシリコン酸化膜やシリコン窒化膜だけでもよい。 Next, as shown in FIG. 7, a phosphorus-doped polysilicon film 21a, which finally becomes the charge holding region 21 of the floating gate region FG, is formed. Further, an oxide / nitride / oxide (ONO) film 24a that finally becomes the upper insulating film 24 is formed on the upper layer of the polysilicon film 21a. The ONO film 24a is formed by combining a silicon oxide film and a silicon nitride film, but the ONO film 24a may be a pure silicon oxide film or a silicon nitride film alone.

次に、図８（ａ）および図８（ｂ）に示すように、ポリシリコン膜２１ａにフッ素イオンを、例えばドーズ量１×１０１５ｃｍ−２、加速エネルギー３０ｋｅＶで注入する。これにより、ポリシリコン膜２１ａには、フッ素が相対的に多く存在するフッ素存在領域２１ｂが形成される。不揮発性記憶素子Ｍを基準電圧生成回路に用いる場合は、最終的にディプレッション型トランジスタとして使う不揮発性記憶素子（図８（ａ）参照）と最終的にエンハンスメント型トランジスタとして使う不揮発性記憶素子（図８（ｂ）参照）は、ポリシリコン膜２１ａに同量のフッ素が注入される。図８（ａ）に示すように、最終的にディプレッション型トランジスタとして使う不揮発性記憶素子では、ドレイン領域Ｄを構成するＮ型領域１３上に薄膜領域２２１ａが形成されている。一方、図８（ｂ）に示すように、最終的にエンハンスメント型トランジスタとして使う不揮発性記憶素子では、ソース領域Ｓを構成するＮ型領域１１上に薄膜領域２２１ａが形成されている。 Next, as shown in FIGS. 8 (a) and 8 (b), fluorine ions are injected into the polysilicon film 21a with, for example, a dose amount of 1 × 10 15 cm- 2 and an acceleration energy of 30 keV. As a result, the polysilicon film 21a is formed with a fluorine-existing region 21b in which a relatively large amount of fluorine is present. When the non-volatile memory element M is used in the reference voltage generation circuit, the non-volatile memory element finally used as the compression type transistor (see FIG. 8A) and the non-volatile memory element finally used as the enhancement type transistor (Fig. 8). 8 (b)), the same amount of fluorine is injected into the polysilicon film 21a. As shown in FIG. 8A, in the non-volatile memory element finally used as the compression type transistor, the thin film region 221a is formed on the N-type region 13 constituting the drain region D. On the other hand, as shown in FIG. 8B, in the non-volatile memory element finally used as the enhancement type transistor, the thin film region 221a is formed on the N-type region 11 constituting the source region S.

次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜２２ａの一部、ポリシリコン膜２１ａおよびＯＮＯ膜２４ａを回路用途に応じた寸法に加工する。このとき、加工後のポリシリコン膜２１ａおよびＯＮＯ膜２４ａの下方に薄膜領域２２１ａが含まれるようにポリシリコン膜２１ａおよびＯＮＯ膜２４ａをエッチングする。 Next, as shown in FIG. 9, a part of the insulating film 22a, the polysilicon film 21a and the ONO film 24a are processed into dimensions according to the circuit application by using the photolithography technique and the etching technique. At this time, the polysilicon film 21a and the ONO film 24a are etched so that the thin film region 221a is included below the polysilicon film 21a and the ONO film 24a after processing.

次に、図１０に示すように、酸化処理（例えば８５０℃のウェット酸化）を実施してポリシリコン膜２１ａの側壁を酸化して酸化膜２３ａを形成するとともに、ポリシリコン膜２１ａに注入したフッ素を、ポリシリコン膜２１ａを取り囲む絶縁膜２２ａ、薄膜領域２２１ａ、ＯＮＯ膜２４ａおよび酸化膜２３ａに偏析させる。フッ素は、シリコン／シリコン酸化膜界面の偏析係数が５．６×１０−８程度であるため、熱処理を施すと急速にシリコン酸化膜中に取り込まれて、シリコン酸化膜中に偏析させることができる。すなわち、図１０中に曲線矢印で示すように、酸化処理によって電荷保持領域２１となるポリシリコン膜２１ａを取り囲む全方位にフッ素存在領域２１ｂからフッ素を高濃度で分布させることができる。 Next, as shown in FIG. 10, an oxidation treatment (for example, wet oxidation at 850 ° C.) is performed to oxidize the side wall of the polysilicon film 21a to form an oxide film 23a, and fluorine injected into the polysilicon film 21a. Is segregated into the insulating film 22a surrounding the polysilicon film 21a, the thin film region 221a, the ONO film 24a, and the oxide film 23a. Since fluorine has an segregation coefficient of about 5.6 × 10-8 at the silicon / silicon oxide film interface, it can be rapidly incorporated into the silicon oxide film and segregated into the silicon oxide film when heat treatment is performed. .. That is, as shown by the curved arrows in FIG. 10, fluorine can be distributed at a high concentration from the fluorine-existing region 21b in all directions surrounding the polysilicon film 21a which becomes the charge holding region 21 by the oxidation treatment.

所定形状にエッチングされ、かつフッ素が偏析されることにより、図１１に示すように、ポリシリコン膜２１ａは電荷保持領域２１となり、絶縁膜２２ａはゲート絶縁膜２２となり、薄膜領域２２１ａはトンネル絶縁膜２２１となり、酸化膜２３ａは側壁酸化膜２３となり、ＯＮＯ膜２４ａは上部絶縁膜２４となる。こうして、絶縁体２０で囲まれ、電荷注入口２１１が設けられた電荷保持領域２１を有するフローティングゲート領域ＦＧが形成される。 As shown in FIG. 11, the polysilicon film 21a becomes the charge holding region 21, the insulating film 22a becomes the gate insulating film 22, and the thin film region 221a becomes the tunnel insulating film by being etched into a predetermined shape and segregating fluorine. It becomes 221 and the oxide film 23a becomes the side wall oxide film 23, and the ONO film 24a becomes the upper insulating film 24. In this way, a floating gate region FG having a charge holding region 21 surrounded by the insulator 20 and provided with the charge injection port 211 is formed.

次に、シリコン基板の全面にポリシリコン膜を体積してリンをドープし、その後フォトリソグラフィー技術とエッチング技術を用いて、フローティングゲート領域ＦＧ上にポリシリコン膜３１を形成する。これにより、上部絶縁膜２４上の一部に接触して配置されたコントロールゲート領域ＣＧが形成される。 Next, the polysilicon film is volumetrically doped on the entire surface of the silicon substrate and doped with phosphorus, and then the polysilicon film 31 is formed on the floating gate region FG by using a photolithography technique and an etching technique. As a result, a control gate region CG arranged in contact with a part of the upper insulating film 24 is formed.

次に、図１に示すように、Ｎ型領域１１およびＮ型領域１３上の絶縁膜２２ａを除去した後、側壁酸化膜２３およびゲート絶縁膜２２のそれぞれの側部に絶縁膜のサイドウォール２５を形成し、ポリシリコン膜３１の側部に絶縁膜のサイドウォール３２を形成する。 Next, as shown in FIG. 1, after removing the insulating film 22a on the N-type region 11 and the N-type region 13, the sidewall 25 of the insulating film is formed on each side of the side wall oxide film 23 and the gate insulating film 22. Is formed, and a sidewall 32 of an insulating film is formed on the side portion of the polysilicon film 31.

次に、図１に示すように、Ｎ型領域１１にのコンタクト部に金属とのオーミック接触を取るための高濃度のＮ＋領域１２を形成し、Ｎ型領域１３にのコンタクト部に金属とのオーミック接触を取るための高濃度のＮ＋領域１４を形成する。これにより、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧの下方の両側の一方にドレイン領域Ｄが形成され、この両側の他方にソース領域Ｓが形成される。 Next, as shown in FIG. 1, a high-concentration N + region 12 for making ohmic contact with a metal is formed in the contact portion in the N-type region 11, and the contact portion in the N-type region 13 is formed with a metal. It forms a high concentration of N + regions 14 for making ohmic contacts. As a result, the drain region D is formed on one of the lower sides of the control gate region CG and the floating gate region FG, and the source region S is formed on the other of both sides.

次に、図１に示すように、シリコン基板の全面に絶縁性の保護膜６１を形成する。保護膜６１は、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧ並びにドレイン領域Ｄおよびソース領域Ｓを覆うように形成される。 Next, as shown in FIG. 1, an insulating protective film 61 is formed on the entire surface of the silicon substrate. The protective film 61 is formed so as to cover the control gate region CG, the floating gate region FG, the drain region D, and the source region S.

次に、フォトグラフィー技術およびエッチング技術を用いて、ポリシリコン膜３１、Ｎ＋領域１２およびＮ＋領域１４の一部を底面に露出する開口部を保護膜６１に形成する。次いで、図１に示すように、薄膜形成技術を用いて、ポリシリコン膜３１の一部を露出する開口部に金属のプラグ５１を形成し、Ｎ＋領域１２の一部を底面に露出する開口部に金属のプラグ５２を形成し、Ｎ＋領域１４の一部を底面に露出する開口部に金属のプラグ５３を形成する。 Next, using a photography technique and an etching technique, an opening is formed in the protective film 61 that exposes a part of the polysilicon film 31, N + region 12, and N + region 14 to the bottom surface. Next, as shown in FIG. 1, a metal plug 51 is formed in an opening that exposes a part of the polysilicon film 31 by using a thin film forming technique, and an opening that exposes a part of the N + region 12 to the bottom surface. A metal plug 52 is formed in, and a metal plug 53 is formed in an opening that exposes a part of the N + region 14 to the bottom surface.

図示は省略するが、次に、一般的な配線形成工程を経て、プラグ５１，５２，５３に電気的に接続される配線を形成する。以上の工程を経て図１に示すように、電荷保持領域２１を取り囲む絶縁体２０の全方位にフッ素を分布させた不揮発性記憶素子Ｍが完成する。なお、コントロールゲート領域ＣＧ、ソース領域Ｓおよびドレイン領域Ｄのコンタクト部には、コンタクト抵抗を下げるためにシリサイドを形成してもよい。また、絶縁体２０中のフッ素の含有率は、０．１〜１ａｔｍ％（ＳｉＯ２の場合、濃度が１×１０２０ｃｍ−３前後）が最適であり、絶縁体２０中のフッ素の含有率が多すぎると、不揮発性記憶素子Ｍの電荷保持特性が劣化する。 Although not shown, next, wirings electrically connected to the plugs 51, 52, and 53 are formed through a general wiring forming step. Through the above steps, as shown in FIG. 1, the non-volatile memory element M in which fluorine is distributed in all directions of the insulator 20 surrounding the charge holding region 21 is completed. It should be noted that the contact portions of the control gate region CG, the source region S and the drain region D may be formed with VDD in order to reduce the contact resistance. The optimum content of fluorine in the insulator 20 is 0.1 to 1 atm% (in the case of SiO 2 , the concentration is around 1 × 10 20 cm -3 ), and the content of fluorine in the insulator 20 is If the amount is too large, the charge retention characteristic of the non-volatile storage element M deteriorates.

次に、不揮発性記憶素子Ｍの電荷保持特性について図１を参照しつつ図１２を用いて説明する。不揮発性記憶素子Ｍは、電荷保持領域２１を取り囲む絶縁体２０中にハロゲンを分布させている。ハロゲンは、絶縁体２０中や絶縁体２０と別材料体との界面に存在するダングリングボンドの終端、絶縁体２０内の歪の緩和、可動イオンのゲッタリング効果を有し、ダングリングボンド、歪、可動イオンに由来する欠陥を低減させることができる。つまり、絶縁体２０中に分布されたハロゲンは、絶縁体２０中の欠陥を介して漏れ出る電荷を抑止する効果がある。その結果、不揮発性記憶素子Ｍは、レイアウト寸法にフレキシブル性を確保しながら優れた電荷保持特性を有し、不揮発性記憶素子Ｍによって構成される基準電圧生成回路等のアナログ回路は、安定した電気特性を実現することができる。 Next, the charge retention characteristics of the non-volatile memory element M will be described with reference to FIG. 12 with reference to FIG. The non-volatile memory element M distributes halogen in the insulator 20 surrounding the charge holding region 21. Halogen has the effects of terminating dangling bonds existing in the insulator 20 and at the interface between the insulator 20 and another material, reducing strain in the insulator 20, and getting moving ions, and the dangling bond, Defects caused by strain and movable ions can be reduced. That is, the halogen distributed in the insulator 20 has an effect of suppressing the electric charge leaking through the defect in the insulator 20. As a result, the non-volatile memory element M has excellent charge retention characteristics while ensuring flexibility in layout dimensions, and an analog circuit such as a reference voltage generation circuit composed of the non-volatile memory element M has stable electricity. The characteristics can be realized.

ここで不揮発性記憶素子の電荷保持特性について求められる特性を説明する。不揮発性メモリに使用される不揮発性記憶素子の場合は、不揮発性記憶素子の閾値電圧Ｖｔｈは、０と１を判定すればよく、０または１を示す不揮発性記憶素子の閾値電圧Ｖｔｈと閾値判定電圧との間には、通常は数Ｖ程度の余裕がある。したがって、不揮発性記憶素子の電荷保持特性が多少悪く、０．数Ｖ程度の閾値電圧変動が起こった場合でも不具合に直結しないことが多い。しかしながら、不揮発性記憶素子をアナログ回路に使用する場合は、例えば高精度な基準電圧Ｖｒｅｆが必要な回路では、０．１Ｖの閾値電圧変動が起きた場合でも即不具合となる。このため、不揮発性記憶素子を基準電圧生成回路等のアナログ的に使用することを目的とする場合には、レイアウト寸法に対してフレキシブル性を確保した上で、０．１Ｖ未満の閾値変動を実現できるほどの優れた電荷保持特性を備えた不揮発性記憶素子が必要となる。 Here, the characteristics required for the charge retention characteristics of the non-volatile memory element will be described. In the case of a non-volatile storage element used for a non-volatile memory, the threshold voltage Vth of the non-volatile memory element may be determined to be 0 and 1, and the threshold voltage Vth and the threshold value of the non-volatile storage element indicating 0 or 1 may be determined. There is usually a margin of about several V between the voltage and the voltage. Therefore, the charge retention characteristics of the non-volatile memory element are somewhat poor, and 0. Even if a threshold voltage fluctuation of about several V occurs, it often does not directly lead to a problem. However, when a non-volatile memory element is used in an analog circuit, for example, in a circuit that requires a highly accurate reference voltage Vref, even if a threshold voltage fluctuation of 0.1 V occurs, a problem immediately occurs. Therefore, when the purpose is to use the non-volatile memory element as an analog such as a reference voltage generation circuit, the threshold fluctuation of less than 0.1 V is realized while ensuring flexibility with respect to the layout dimensions. A non-volatile memory element having as good a charge retention characteristic as possible is required.

次にハロゲンの導入する領域について説明する。ハロゲンを導入する領域は、電荷保持領域２１から電荷が抜ける主経路に導入されていることが最低限必要であるが、好ましくは、電荷保持領域２１を取り囲む全方位に導入されている方が良い。その理由は種々あるが、主な理由として、次の（１）から（３）があげられる。
（１）本実施形態による不揮発性記憶素子はアナログ特性を重要視する回路で用いるため、従来の不揮発性メモリに使用される不揮発性記憶素子と比べて特性変動に対してより厳格であること。
（２）アナログ回路では用途毎に素子のレイアウト寸法が異なり、非常に大きいサイズを使用する場合があるため、電荷漏れの主経路（主面）はレイアウト寸法によって変わってしまうこと。
（３）本実施形態による不揮発性記憶素子は従来の不揮発性メモリのような規定されたアレイ構造ではないため、不揮発性記憶素子の周囲の環境が同じではなく、周囲の環境によって電荷漏れの主経路（主面）が変わってしまうこと。 Next, the region where the halogen is introduced will be described. It is at least necessary that the region into which the halogen is introduced is introduced in the main path through which the charge escapes from the charge holding region 21, but it is preferable that the region is introduced in all directions surrounding the charge holding region 21. .. There are various reasons for this, but the main reasons are as follows (1) to (3).
(1) Since the non-volatile storage element according to the present embodiment is used in a circuit that emphasizes analog characteristics, it is more strict with respect to characteristic fluctuations than the non-volatile storage element used in the conventional non-volatile memory.
(2) In analog circuits, the layout dimensions of elements differ depending on the application, and a very large size may be used. Therefore, the main path (main surface) of charge leakage changes depending on the layout dimensions.
(3) Since the non-volatile storage element according to the present embodiment does not have a defined array structure like the conventional non-volatile memory, the surrounding environment of the non-volatile storage element is not the same, and the main charge leakage depends on the surrounding environment. The route (main surface) changes.

図１２は、不揮発性記憶素子Ｍの電荷保持領域２１を取り囲む絶縁体２０の全方位にフッ素を分布させた場合の基準電圧生成回路（詳細は後述する）の電荷保持特性を、各凡例２０００点以上、統計的に累積度数分布を用いて表したグラフである。図１２に示すグラフの横軸は、ベーク前後における基準電圧生成回路が出力する基準電圧Ｖｒｅｆの変動量（Ｖ）を示し、縦軸は累積サンプル数百分率（％）を示している。ベーク条件は２５０℃で１０時間である。図１２中の◇印で結ぶ曲線は、フッ素の注入量が最も少ないドーズ量：１×１０１３ｃｍ−２以下の場合（フッ素：超低濃度）の特性を表し、□印で結ぶ曲線は、フッ素の注入量が２番目に少ないドーズ量：５×１０１３ｃｍ−２の場合（フッ素：低濃度）の特性を表している。図１２中の△印で結ぶ曲線は、フッ素の注入量が３番目に少ないドーズ量：１×１０１４ｃｍ−２の場合（フッ素：中濃度）の特性を表し、○印で結ぶ曲線は、フッ素の注入量が４番目に少ないドーズ量：５×１０１４ｃｍ−２の場合（フッ素：高濃度）の特性を表し、×印で結ぶ曲線は、フッ素の注入量が最も多いドーズ量：５×１０１５ｃｍ−２の場合（フッ素：超高濃度）の特性を表している。 FIG. 12 shows the charge holding characteristics of the reference voltage generation circuit (details will be described later) when fluorine is distributed in all directions of the insulator 20 surrounding the charge holding region 21 of the non-volatile memory element M, in each legend. The above is a graph represented statistically using the cumulative frequency distribution. The horizontal axis of the graph shown in FIG. 12 shows the fluctuation amount (V) of the reference voltage Vref output by the reference voltage generation circuit before and after baking, and the vertical axis shows the cumulative sample number percentage (%). The baking conditions are 250 ° C. for 10 hours. The curve connected by ◇ in FIG. 12 represents the characteristics when the injection amount of fluorine is the smallest dose amount: 1 × 10 13 cm- 2 or less (fluorine: ultra-low concentration), and the curve connected by □ is It shows the characteristics when the injection amount of fluorine is the second smallest dose amount: 5 × 10 13 cm- 2 (fluorine: low concentration). The curve connected by △ in FIG. 12 represents the characteristics when the injection amount of fluorine is the third smallest dose amount: 1 × 10 14 cm- 2 (fluorine: medium concentration), and the curve connected by ○ indicates. The dose amount with the fourth smallest amount of fluorine injection: 5 × 10 14 cm- 2 (fluorine: high concentration), and the curve connected by the cross indicates the dose amount with the largest amount of fluorine injection: 5 It shows the characteristics in the case of × 10 15 cm- 2 (fluorine: ultra-high concentration).

特許文献２および３に開示されたような一般的な不揮発性記憶素子を基準電圧生成回路の構成素子としてアナログ的に使用したときの電荷保持特性は、「フッ素：超低濃度」と同様の傾向を示す。「フッ素：超低濃度」の不揮発性記憶素子を用いた基準電圧生成回路は、電荷保持特性がやや悪いために異常値を示す割合が高くなる。なお、ここで取り上げている「やや悪い異常値」というのは、統計的な評価で見つかるものであり、一般的な電荷保持特性の評価で見つかる真性劣化ではない。このため、検出および効果の検証が難しく、図１２に示すような統計的評価が必要になる。また、前述したとおり、０．数Ｖの変動というやや悪い異常値は、通常の不揮発性メモリとして使用している範囲では問題にはならず、アナログ回路を構成する素子として使用された時に初めて問題になるものである。 The charge retention characteristics when a general non-volatile memory element as disclosed in Patent Documents 2 and 3 is used as a component element of a reference voltage generation circuit in an analog manner have the same tendency as "fluorine: ultra-low concentration". Is shown. The reference voltage generation circuit using the "fluorine: ultra-low concentration" non-volatile memory element has a slightly poor charge retention characteristic, so that the rate of showing an abnormal value is high. It should be noted that the "slightly bad outliers" mentioned here are found by statistical evaluation, and are not intrinsic deterioration found by general evaluation of charge retention characteristics. Therefore, it is difficult to detect and verify the effect, and statistical evaluation as shown in FIG. 12 is required. In addition, as described above, 0. A slightly bad outlier of several V fluctuation does not become a problem in the range used as a normal non-volatile memory, but becomes a problem only when it is used as an element constituting an analog circuit.

０．数Ｖの変動というやや悪い異常値は、図１２に示すように、絶縁体２０に注入されるフッ素の注入量に応じて、無くなっていくことが分かる。また、絶縁体２０に注入されるフッ素は、適正な濃度を選ぶことにより、電荷保持特性がやや悪い不揮発性記憶素子Ｍに対して有効に働き、電荷保持特性を向上させる効果を奏する。一方、絶縁体２０に注入されるフッ素は、もともと正常な電荷保持特性を示す不揮発性記憶素子Ｍには電荷保持特性の大きな変化を生まない。ただし、絶縁体２０にフッ素を注入し過ぎると、図１２中の「フッ素：超高濃度」で示すように、例えば「フッ素：高濃度」のような最適なフッ素の注入量のときと比べて電荷保持特性が悪化する。 0. As shown in FIG. 12, it can be seen that the slightly bad outlier of several V fluctuation disappears according to the injection amount of fluorine injected into the insulator 20. Further, the fluorine injected into the insulator 20 works effectively on the non-volatile memory element M having a slightly poor charge retention characteristic by selecting an appropriate concentration, and has an effect of improving the charge retention characteristic. On the other hand, the fluorine injected into the insulator 20 does not cause a large change in the charge retention characteristics in the non-volatile memory element M which originally exhibits normal charge retention characteristics. However, if too much fluorine is injected into the insulator 20, as shown by "fluorine: ultra-high concentration" in FIG. 12, compared with the case of the optimum fluorine injection amount such as "fluorine: high concentration", for example. The charge retention characteristic deteriorates.

図１３（ａ）は、電荷注入口２１１近傍の不揮発性記憶素子Ｍの断面を透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）で撮像したＴＥＭ像である。図１３（ｂ）は、図１３（ａ）と同じ場所におけるハロゲンとして用いられたフッ素のエネルギー分散型X線分析（Ｅｎｅｒｇｙ ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ：ＥＤＸ）マッピングを示している。 FIG. 13A is a TEM image obtained by imaging a cross section of the non-volatile storage element M near the charge injection port 211 with a transmission electron microscope (TEM). FIG. 13 (b) shows an Energy Dispersive X-ray Spectrometry (EDX) mapping of fluorine used as a halogen at the same location as in FIG. 13 (a).

図１３（ａ）に示すように、電荷保持領域２１とソース領域Ｓとの間には、ゲート絶縁膜２２の中で相対的に膜厚の薄いトンネル絶縁膜２２１が存在している。また、電荷保持領域２１とポリシリコン膜３１との間には、上部絶縁膜２４が存在している。図１３（ｂ）に示すように、トンネル絶縁膜２２１および上部絶縁膜２４は、電荷保持領域２１やポリシリコン膜３１と異なり白色の像となっている。このように、トンネル絶縁膜２２１および上部絶縁膜２４には、電荷保持領域２１やポリシリコン膜３１と比較して多量のフッ素が含まれていることがわかる。 As shown in FIG. 13A, a tunnel insulating film 221 having a relatively thin film thickness exists in the gate insulating film 22 between the charge holding region 21 and the source region S. Further, an upper insulating film 24 exists between the charge holding region 21 and the polysilicon film 31. As shown in FIG. 13B, the tunnel insulating film 221 and the upper insulating film 24 have a white image unlike the charge holding region 21 and the polysilicon film 31. As described above, it can be seen that the tunnel insulating film 221 and the upper insulating film 24 contain a large amount of fluorine as compared with the charge holding region 21 and the polysilicon film 31.

図１３（ｃ）は、図１３（ａ）中に示す「Ａ→Ｂ」におけるフッ素分布を示すグラフである。図１３（ｃ）に示すグラフの横軸は、深さ（ｎｍ）を示し、左から右に向かって図１３（ａ）中に示すＡからＢの位置が表されている。図１３（ｃ）に示すグラフの縦軸は、フッ素含有率を示している。「フッ素：高濃度」は、絶縁体２０中に含有するフッ素の濃度が図１２中に示す「フッ素：高濃度」と同様であることを示し、「フッ素：超高濃度」は、絶縁体２０中に含有するフッ素の濃度が図１２中に示す「フッ素：超高濃度」と同様であることを示している。 FIG. 13 (c) is a graph showing the fluorine distribution in “A → B” shown in FIG. 13 (a). The horizontal axis of the graph shown in FIG. 13 (c) indicates the depth (nm), and the positions A to B shown in FIG. 13 (a) are represented from left to right. The vertical axis of the graph shown in FIG. 13 (c) shows the fluorine content. "Fluorine: high concentration" indicates that the concentration of fluorine contained in the insulator 20 is the same as "fluorine: high concentration" shown in FIG. 12, and "fluorine: ultra-high concentration" means the insulator 20. It is shown that the concentration of fluorine contained therein is the same as that of "fluorine: ultra-high concentration" shown in FIG.

図１３（ｃ）に示すように、ポリシリコン膜３１が存在する深さＤ１、電荷保持領域２１が存在する深さＤ３およびドレイン領域Ｄが存在する深さＤ５では、フッ素の含有率はほぼ０（ａｔｍ％）である。これに対し、上部絶縁膜２４が存在する深さＤ２およびトンネル絶縁膜２２１が存在する深さＤ４では、フッ素含有率が相対的に高くなっている。トンネル絶縁膜２２１および上部絶縁膜２４におけるフッ素の含有率は、「フッ素：低濃度」では０．０１ （ａｔｍ％）程度であり、「フッ素：超高濃度」では１．７〜２．３（ａｔｍ％）程度である。図１２の「フッ素：低濃度」サンプルに相当する含有率以上で効果が表れ、０．１〜１ （ａｔｍ％）が最適濃度となる。 As shown in FIG. 13 (c), at the depth D1 where the polysilicon film 31 exists, the depth D3 where the charge holding region 21 exists, and the depth D5 where the drain region D exists, the fluorine content is almost 0. (Atm%). On the other hand, at the depth D2 where the upper insulating film 24 is present and the depth D4 where the tunnel insulating film 221 is present, the fluorine content is relatively high. The fluorine content in the tunnel insulating film 221 and the upper insulating film 24 is about 0.01 (atm%) in "fluorine: low concentration" and 1.7 to 2.3 (fluorine: ultra-high concentration) in "fluorine: ultra-high concentration". Atm%). The effect appears when the content is equal to or higher than that of the "fluorine: low concentration" sample in FIG. 12, and 0.1 to 1 (atm%) is the optimum concentration.

以上説明したように、本実施形態による不揮発性記憶素子Ｍは、ハロゲンを含有する絶縁体２０と、絶縁体２０に囲まれた電荷保持領域２１とを備えている。これにより、不揮発性記憶素子Ｍは、アナログ回路で使用できるほどの良好な電荷保持特性を有し、アナログ回路を構成した時の電流／電圧特性などの電気特性の精度を向上させることができる。 As described above, the non-volatile memory element M according to the present embodiment includes an insulator 20 containing a halogen and a charge holding region 21 surrounded by the insulator 20. As a result, the non-volatile memory element M has good charge retention characteristics that can be used in an analog circuit, and can improve the accuracy of electrical characteristics such as current / voltage characteristics when the analog circuit is configured.

次に、本実施形態によるアナログ回路について、本実施形態による不揮発性記憶素子を用いた基準電圧生成回路を例にとって説明する。本実施形態によるアナログ回路としての基準電圧生成回路は、フローティングゲート領域の周囲にハロゲンとして例えばフッ素が分布している不揮発性記憶素子を複数個用いて基準電圧を生成する回路である。本実施形態における基準電圧生成回路は、この不揮発性記憶素子をエンハンスメント型トランジスタとディプレッション型トランジスタの２つの状態にすることができることが利用されている。エンハンスメント型トランジスタとして使う不揮発性記憶素子とディプレッション型トランジスタとして使う不揮発性記憶素子は、素子として同一の寸法および構造を有しており、特に絶縁体中のハロゲンの含有率は略等しくなるように形成されている。絶縁体中に存在するハロゲンは、絶縁体の酸化を促進させる効果と絶縁体の誘電率を下げる効果があるので、両トランジスタが略同じハロゲンの含有率を有する必要がある。両トランジスタの絶縁体中のハロゲンの濃度が大きく異なると、エンハンスメント型トランジスタとして使う不揮発性記憶素子と、ディプレッション型トランジスタとして使う不揮発性記憶素子とで、コンダクタンスや温度特性のずれが発生してしまう。すなわち、基準電圧生成回路が生成した基準電圧に温度特性が発生し、基準電圧の電圧値が所望の値からずれてしまうという問題が生じる。両トランジスタの絶縁体中のハロゲンの濃度を略等しくしておけば、この問題は回避できる。ここで、「略等しい」とは、エンハンスメント型トランジスタの絶縁体中のハロゲンの濃度と、ディプレッション型トランジスタの絶縁体中のハロゲンの濃度との差が１桁以内であることをいう。 Next, the analog circuit according to the present embodiment will be described by taking a reference voltage generation circuit using the non-volatile storage element according to the present embodiment as an example. The reference voltage generation circuit as an analog circuit according to the present embodiment is a circuit that generates a reference voltage by using a plurality of non-volatile memory elements in which, for example, fluorine is distributed as halogen around the floating gate region. The reference voltage generation circuit in the present embodiment utilizes the fact that the non-volatile storage element can be put into two states, an enhancement type transistor and a depletion type transistor. The non-volatile memory element used as an enhancement type transistor and the non-volatile memory element used as a compression type transistor have the same dimensions and structure as the element, and in particular, the halogen content in the insulator is formed to be substantially equal. Has been done. Since the halogen present in the insulator has the effect of promoting the oxidation of the insulator and the effect of lowering the dielectric constant of the insulator, both transistors need to have substantially the same halogen content. If the halogen concentrations in the insulators of the two transistors are significantly different, the conductance and temperature characteristics of the non-volatile memory element used as the enhancement type transistor and the non-volatile memory element used as the depletion type transistor will be different. That is, there arises a problem that a temperature characteristic occurs in the reference voltage generated by the reference voltage generation circuit, and the voltage value of the reference voltage deviates from a desired value. This problem can be avoided by making the halogen concentrations in the insulators of both transistors substantially equal. Here, "substantially equal" means that the difference between the halogen concentration in the insulator of the enhancement type transistor and the halogen concentration in the insulator of the depletion type transistor is within one digit.

本実施形態によるアナログ回路は、アナログ回路を構成する各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧生成回路である。本実施形態における基準電圧生成回路は、少なくとも１個以上のディプレッション型トランジスタと、このディプレッション型トランジスタに流れる電流と同じ電流または関連する電流が流れる少なくとも１個以上のエンハンスメント型トランジスタとを備えている。本実施形態における基準電圧生成回路を構成するディプレッション型トランジスタおよびエンハンスメント型トランジスタは、電荷保持領域を取り囲む絶縁体の全方位にハロゲン（例えばフッ素）が分布している不揮発性記憶素子である。ここで、「関連する電流」とは、ディプレッション型トランジスタに流れる電流と相関がある電流を意味する。例えば、「関連する電流」は、ディプレッション型トランジスタに流れる電流のＸ倍の電流であったり、ディプレッション型トランジスタに流れる電流に電流値Ｙを加算した電流であったり、この２つの例よりも複雑な関係を有していたりする。つまり、「関連する電流」は、ディプレッション型トランジスタに流れる電流値を１つのパラメータとした関数で表される電流である。 The analog circuit according to the present embodiment is a reference voltage generation circuit that eliminates manufacturing variations of the reference voltage generated based on the difference in the characteristics of each circuit element constituting the analog circuit. The reference voltage generation circuit in the present embodiment includes at least one depletion type transistor and at least one or more enhancement type transistors in which the same current as the current flowing through the depletion type transistor or a related current flows. The depletion type transistor and the enhancement type transistor constituting the reference voltage generation circuit in the present embodiment are non-volatile storage elements in which halogen (for example, fluorine) is distributed in all directions of the insulator surrounding the charge holding region. Here, the "related current" means a current that correlates with the current flowing through the compression type transistor. For example, the "related current" is X times the current flowing through the depletion type transistor, or is the current flowing through the depletion type transistor plus the current value Y, which is more complicated than these two examples. Have a relationship. That is, the "related current" is a current represented by a function with the current value flowing through the compression type transistor as one parameter.

図１４に示すように、本実施形態における基準電圧生成回路１は、複数（本例では２つ）の不揮発性記憶素子Ｍ１，Ｍ２を備えている。複数の不揮発性記憶素子Ｍ１，Ｍ２の少なくとも一部（本例では全部）は、直列に接続され、直列に接続された複数の不揮発性記憶素子Ｍ１，Ｍ２の接続部には、基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴが接続されている。不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２はいずれも、トランジスタの構成を有し、図１に示す不揮発性記憶素子Ｍと同一の構成を有している。 As shown in FIG. 14, the reference voltage generation circuit 1 in this embodiment includes a plurality of (two in this example) non-volatile storage elements M1 and M2. At least a part (all in this example) of the plurality of non-volatile memory elements M1 and M2 is connected in series, and a reference voltage Vref is connected to the connection portion of the plurality of non-volatile memory elements M1 and M2 connected in series. The output voltage output terminal OUT is connected. Both the non-volatile memory element M1 and the non-volatile memory element M2 have a transistor configuration and have the same configuration as the non-volatile storage element M shown in FIG.

不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２は、高電圧が供給される高電圧供給端子Ｖｄｄと低電圧が供給される低電圧供給端子Ｖｓｓとの間で直列接続されている。以下、符号「Ｖｄｄ」は、高電圧供給端子Ｖｄｄから出力される高電圧の符号としても使用し、符号「Ｖｓｓ」は、低電圧供給端子Ｖｓｓから出力される低電圧の符号としても使用する。不揮発性記憶素子Ｍ１のドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続され、不揮発性記憶素子Ｍ２のソース領域Ｓは低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍ１のソース領域Ｓおよびコントロールゲート領域ＣＧは互いに接続され、また、不揮発性記憶素子Ｍ２のドレイン領域Ｄおよびコントロールゲート領域ＣＧは互いに接続されている。さらに、不揮発性記憶素子Ｍ１のソース領域Ｓおよびコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ２のドレイン領域Ｄおよびコントロールゲート領域ＣＧとは互いに接続されている。不揮発性記憶素子Ｍ１のソース領域Ｓと不揮発性記憶素子Ｍ２のドレイン領域Ｄとの接続部に電圧出力端子ＯＵＴが接続されている。 The non-volatile memory element M1 and the non-volatile memory element M2 are connected in series between the high voltage supply terminal Vdd to which a high voltage is supplied and the low voltage supply terminal Vss to which a low voltage is supplied. Hereinafter, the reference numeral "Vdd" is also used as a high voltage code output from the high voltage supply terminal Vdd, and the reference numeral "Vss" is also used as a low voltage code output from the low voltage supply terminal Vss. The drain region D of the non-volatile storage element M1 is connected to the high voltage supply terminal Vdd, and the source region S of the non-volatile storage element M2 is connected to the low voltage supply terminal Vss. The source region S and the control gate region CG of the non-volatile storage element M1 are connected to each other, and the drain region D and the control gate region CG of the non-volatile storage element M2 are connected to each other. Further, the source region S and the control gate region CG of the non-volatile storage element M1 and the drain region D and the control gate region CG of the non-volatile storage element M2 are connected to each other. The voltage output terminal OUT is connected to the connection portion between the source region S of the non-volatile storage element M1 and the drain region D of the non-volatile storage element M2.

基準電圧生成回路１では、下段側（低電圧供給端子Ｖｓｓ側）の不揮発性記憶素子Ｍ２がエンハンスメント状態になるように調整され、上段側（高電圧供給端子Ｖｄｄ側）の不揮発性記憶素子Ｍ１がディプレッション状態になるように調整される。不揮発性記憶素子Ｍ１，Ｍ２はいずれも、コントロールゲート領域ＣＧおよびフローティングゲート領域ＦＧを有し、フローティングゲート領域ＦＧの周囲の絶縁体２０（図１参照）にハロゲンとしてフッ素が分布している。これにより、不揮発性記憶素子Ｍ１，Ｍ２は、書き込み消去ができ、書き込み状態を長期間にわたって保持できる。ディプレッション型トランジスタの閾値電圧は負となり、エンハンスメント型トランジスタの閾値電圧は正となる。このため、本実施形態によるアナログ回路としての基準電圧生成回路１に設けられた複数の不揮発性記憶素子は、少なくとも負の閾値電圧を有する不揮発性記憶素子Ｍ１と正の閾値電圧を有する不揮発性記憶素子Ｍ２を含んでいる。 In the reference voltage generation circuit 1, the non-volatile storage element M2 on the lower stage side (low voltage supply terminal Vss side) is adjusted to be in the enhanced state, and the non-volatile storage element M1 on the upper stage side (high voltage supply terminal Vdd side) is adjusted. It is adjusted to be in a depleted state. Each of the non-volatile memory elements M1 and M2 has a control gate region CG and a floating gate region FG, and fluorine is distributed as a halogen in the insulator 20 (see FIG. 1) around the floating gate region FG. As a result, the non-volatile memory elements M1 and M2 can be written and erased, and the written state can be maintained for a long period of time. The threshold voltage of the depletion type transistor is negative, and the threshold voltage of the enhancement type transistor is positive. Therefore, the plurality of non-volatile memory elements provided in the reference voltage generation circuit 1 as the analog circuit according to the present embodiment are the non-volatile memory element M1 having at least a negative threshold voltage and the non-volatile memory having a positive threshold voltage. Includes element M2.

基準電圧生成回路１に設けられた不揮発性記憶素子Ｍ１，Ｍ２のそれぞれの素子の面積は１０μｍ２以上であっても、５０μｍ２以上であっても、１００μｍ２以上であってもよい。不揮発性記憶素子Ｍ１，Ｍ２は、このようないずれの素子面積を有する場合でも、アレイ構造を有していない。 The area of each of the non-volatile memory elements M1 and M2 provided in the reference voltage generation circuit 1 may be 10 μm 2 or more, 50 μm 2 or more, or 100 μm 2 or more. The non-volatile memory elements M1 and M2 do not have an array structure regardless of the element area.

図１５に示すように、本実施形態によるアナログ回路であって不揮発性記憶素子Ｍ１，Ｍ２への書き込みが可能な基準電圧生成回路２は、不揮発性記憶素子Ｍ１のドレイン領域Ｄに一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは高電圧供給端子Ｖｄｄに接続され、スイッチＳＷ１の他端子の他の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子のさらに他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ１を適宜切り替えることにより、高電圧Ｖｄｄ、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか１つを不揮発性記憶素子Ｍ１のドレイン領域Ｄに印加できるようになっている。 As shown in FIG. 15, in the analog circuit according to the present embodiment, the reference voltage generation circuit 2 capable of writing to the non-volatile memory elements M1 and M2 has one terminal connected to the drain region D of the non-volatile memory element M1. The switch SW1 is provided. One of the other terminals of the switch SW1 is connected to the high voltage supply terminal Vdd, the other one of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss, and the other one of the other terminals of the switch SW1 is. It is connected to the application terminal of the pulse voltage Vpp. The reference voltage generation circuit 2 can apply any one of the high voltage Vdd, the low voltage Vss, and the pulse voltage Vpp to the drain region D of the non-volatile storage element M1 by appropriately switching the switch SW1.

基準電圧生成回路２は、不揮発性記憶素子Ｍ２のソース領域Ｓに一端子が接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ２のソース領域Ｓに印加できるようになっている。 The reference voltage generation circuit 2 includes a switch SW2 in which one terminal is connected to the source region S of the non-volatile storage element M2. One of the other terminals of the switch SW2 is connected to the low voltage supply terminal Vss, and the other one of the other terminals of the switch SW2 is connected to the application terminal of the pulse voltage Vpp. The reference voltage generation circuit 2 can apply either the low voltage Vss or the pulse voltage Vpp to the source region S of the non-volatile storage element M2 by appropriately switching the switch SW2.

基準電圧生成回路２は、不揮発性記憶素子Ｍ１のソース領域Ｓと不揮発性記憶素子Ｍ２のドレイン領域Ｄとの間に直列接続されたスイッチＳＷ６およびスイッチＳＷ８を備えている。不揮発性記憶素子Ｍ１のソース領域ＳはスイッチＳＷ６の一端子に接続され、不揮発性記憶素子Ｍ２のドレイン領域ＤはスイッチＳＷ８の一端子に接続されている。スイッチＳＷ６の他端子およびスイッチＳＷ８の他端子は接続されている。 The reference voltage generation circuit 2 includes a switch SW6 and a switch SW8 connected in series between the source region S of the non-volatile storage element M1 and the drain region D of the non-volatile storage element M2. The source region S of the non-volatile storage element M1 is connected to one terminal of the switch SW6, and the drain region D of the non-volatile storage element M2 is connected to one terminal of the switch SW8. The other terminals of the switch SW6 and the other terminals of the switch SW8 are connected.

基準電圧生成回路２は、不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧと不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧとの間に直列接続されたスイッチＳＷ５およびスイッチＳＷ７を備えている。不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧはスイッチＳＷ５の一端子に接続され、不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧはスイッチＳＷ７の一端子に接続されている。スイッチＳＷ５の他端子およびスイッチＳＷ７の他端子は接続されている。 The reference voltage generation circuit 2 includes a switch SW5 and a switch SW7 connected in series between the control gate region CG of the non-volatile storage element M1 and the control gate region CG of the non-volatile storage element M2. The control gate area CG of the non-volatile memory element M1 is connected to one terminal of the switch SW5, and the control gate area CG of the non-volatile memory element M2 is connected to one terminal of the switch SW7. The other terminal of the switch SW5 and the other terminal of the switch SW7 are connected.

スイッチＳＷ５、スイッチＳＷ６、スイッチＳＷ７およびスイッチＳＷ８のそれぞれの他端子は互いに接続されている。基準電圧生成回路２は、スイッチＳＷ５、スイッチＳＷ６、スイッチＳＷ７およびスイッチＳＷ８のそれぞれの他端子が互いに接続された接続部に接続された電圧出力端子ＯＵＴを備えている。 Other terminals of the switch SW5, the switch SW6, the switch SW7, and the switch SW8 are connected to each other. The reference voltage generation circuit 2 includes a voltage output terminal OUT connected to a connection portion in which other terminals of the switch SW5, the switch SW6, the switch SW7, and the switch SW8 are connected to each other.

基準電圧生成回路２は、不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ３と、スイッチＳＷ３の他端子に一端子が接続されたスイッチＳＷ９とを備えている。スイッチＳＷ９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路２は、スイッチＳＷ３が接続状態（ショート状態）のときにスイッチＳＷ９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ１のコントロールゲート領域ＣＧに印加できるようになっている。 The reference voltage generation circuit 2 includes a switch SW3 having one terminal connected to the control gate region CG of the non-volatile storage element M1 and a switch SW9 having one terminal connected to the other terminals of the switch SW3. One of the other terminals of the switch SW9 is connected to the application terminal of the pulse voltage Vpp, and the other one of the other terminals of the switch SW9 is connected to the low voltage supply terminal Vss. The reference voltage generation circuit 2 appropriately switches either the pulse voltage Vpp or the low voltage Vss to the control gate region CG of the non-volatile storage element M1 by appropriately switching the switch SW9 when the switch SW3 is in the connected state (short state). It can be applied.

基準電圧生成回路２は、不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ１０とを備えている。スイッチＳＷ１０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ１０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路２は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ１０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ２のコントロールゲート領域ＣＧに印加できるようになっている。 The reference voltage generation circuit 2 includes a switch SW4 having one terminal connected to the control gate region CG of the non-volatile storage element M2, and a switch SW10 having one terminal connected to the other terminals of the switch SW4. One of the other terminals of the switch SW10 is connected to the application terminal of the pulse voltage Vpp, and the other one of the other terminals of the switch SW10 is connected to the low voltage supply terminal Vss. In the reference voltage generation circuit 2, either the pulse voltage Vpp or the low voltage Vss is set to the control gate region CG of the non-volatile storage element M2 by appropriately switching the switch SW10 when the switch SW4 is in the connected state (short state). It can be applied.

図１５に示すように、基準電圧生成回路２は、電圧出力端子ＯＵＴから基準電圧Ｖｒｅｆを出力する場合には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。
スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３，ＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：接続状態（ショート状態）
スイッチＳＷ９，ＳＷ１０：任意（図１５では低電圧Ｖｓｓ側） As shown in FIG. 15, the reference voltage generation circuit 2 switches the switches SW1 to SW10 to the following states when the reference voltage Vref is output from the voltage output terminal OUT.
Switch SW1: High voltage supply terminal Vdd side Switch SW2: Low voltage supply terminal Vss side Switch SW3, SW4: Open state (open state)
Switches SW5, SW6, SW7, SW8: Connection state (short state)
Switches SW9, SW10: Optional (low voltage Vss side in FIG. 15)

基準電圧生成回路２は、不揮発性記憶素子Ｍ１がディプレッション状態であり、不揮発性記憶素子Ｍ２がエンハンスメント状態のときにスイッチＳＷ１〜ＳＷ１０を図１５に示す切り替え状態とすると、基準電圧Ｖｒｅｆが生成される。つまり、基準電圧生成回路２は、不揮発性記憶素子Ｍ１，Ｍ２の各端子を所望の電位に設定するスイッチＳＷ１〜ＳＷ１０を含むスイッチ部を備えている。 In the reference voltage generation circuit 2, when the non-volatile memory element M1 is in the depletion state and the non-volatile memory element M2 is in the enhancement state and the switches SW1 to SW10 are in the switching state shown in FIG. 15, the reference voltage Vref is generated. .. That is, the reference voltage generation circuit 2 includes a switch unit including switches SW1 to SW10 for setting each terminal of the non-volatile memory elements M1 and M2 to a desired potential.

図１６に示すように、基準電圧生成回路２は、不揮発性記憶素子Ｍ１をディプレッション状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ１の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。 As shown in FIG. 16, the reference voltage generation circuit 2 switches the switches SW1 to SW10 to the following states when the non-volatile memory element M1 is rewritten to bring it into the compression state. Here, the case where the threshold voltage before adjustment of the non-volatile storage element M1 is higher than the threshold voltage after adjustment is taken as an example.

スイッチＳＷ１：パルス電圧Ｖｐｐ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：開放状態（オープン状態）
スイッチＳＷ９：低電圧供給端子Ｖｓｓ側
スイッチＳＷ１０：任意（図１６では低電圧供給端子Ｖｓｓ側） Switch SW1: Pulse voltage Vpp side Switch SW2: Low voltage supply terminal Vss side Switch SW3: Connection state (short state)
Switch SW4: Open state (open state)
Switches SW5, SW6, SW7, SW8: Open state (open state)
Switch SW9: Low voltage supply terminal Vss side Switch SW10: Optional (Low voltage supply terminal Vss side in FIG. 16)

このため、不揮発性記憶素子Ｍ１のドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介して電荷保持領域２１からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍ１のドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ１の閾値電圧が高くなる。 Therefore, the pulse voltage Vpp is applied to the drain region D of the non-volatile memory element M1 and the low voltage Vss is applied to the control gate region CG. Therefore, the charge holding region 21 is transferred to the drain region D via the charge injection port 211. Electrons are emitted. As a result, the threshold voltage of the non-volatile storage element M1 becomes low. On the contrary, when the low voltage Vss is applied to the drain region D of the non-volatile memory element M1 and the pulse voltage Vpp is applied to the control gate region CG, the charge holding region 21 is applied from the drain region D via the charge injection port 211. Electrons are injected into. As a result, the threshold voltage of the non-volatile storage element M1 becomes high.

図１７に示すように、基準電圧生成回路２は、不揮発性記憶素子Ｍ２をエンハンスメント状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ１：高電圧供給端子Ｖｄｄ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：接続状態（ショート状態）
スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：開放状態（オープン状態）
スイッチＳＷ９：任意（図１７では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ１０：パルス電圧Ｖｐｐ側 As shown in FIG. 17, the reference voltage generation circuit 2 switches the switches SW1 to SW10 to the following states at the time of rewriting to bring the non-volatile memory element M2 into the enhanced state. Here, the case where the threshold voltage before adjustment of the non-volatile storage element M2 is lower than the threshold voltage after adjustment is taken as an example.
Switch SW1: High voltage supply terminal Vdd side Switch SW2: Low voltage supply terminal Vss side Switch SW3: Open state (open state)
Switch SW4: Connection state (short state)
Switches SW5, SW6, SW7, SW8: Open state (open state)
Switch SW9: Arbitrary (low voltage supply terminal Vss side in FIG. 17)
Switch SW10: Pulse voltage Vpp side

このため、不揮発性記憶素子Ｍ２のソース領域Ｓに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介してソース領域Ｓから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ２の閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍ２のソース領域Ｓにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加された場合は、電荷注入口２１１を介して電荷保持領域２１からソース領域Ｓに電子が放出される。これにより、不揮発性記憶素子Ｍ２の閾値電圧が低くなる。 Therefore, a low voltage Vss is applied to the source region S of the non-volatile memory element M2, and a pulse voltage Vpp is applied to the control gate region CG. Therefore, from the source region S to the charge holding region 21 via the charge injection port 211. Electrons are injected. As a result, the threshold voltage of the non-volatile storage element M2 becomes high. On the contrary, when the pulse voltage Vpp is applied to the source region S of the non-volatile memory element M2 and the low voltage Vss is applied to the control gate region CG, the charge holding region 21 to the source region S via the charge injection port 211. Electrons are emitted to. As a result, the threshold voltage of the non-volatile storage element M2 becomes low.

図１５から図１７に示すように、基準電圧生成回路２は、スイッチＳＷ１〜ＳＷ１０を適切に切り替えることにより、特定の不揮発性記憶素子Ｍ１，Ｍ２の閾値電圧Ｖｔｈを所望の値に書き換え、最終的に図１５に示す状態で所望の基準電圧Ｖｒｅｆを発生させることができる。なお当然であるが、本発明では基準電圧生成回路を構成するトランジスタとして、同一種類の不揮発性記憶素子を用いているため、２つのトランジスタでコンダクタンスや温度特性を同一にすることができ、図２４に示す様な理想的な平行移動した２つのトランジスタの特性を得ることができる。平行移動した２つのトランジスタの特性は、特許文献１で挙げたような、ディプレッション型トランジスタＭｄおよびエンハンスメント型トランジスタＭｅに別の種類のトランジスタを使用して構成されている場合には、コンダクタンスや温度特性がトランジスタごとに異なるため、厳密に実現できるものではない。すなわち、特許文献１で挙げたような基準電圧生成回路では、電圧出力端子ＯＵＴから取り出される基準電圧Ｖｒｅｆにも温度特性が発生してしまうが、同一種類の不揮発性記憶素子を用いた本発明の基準電圧生成回路では、製造バラツキも温度特性もない基準電圧Ｖｒｅｆを得ることができる。さらに、取り出す基準電圧Ｖｒｅｆは、エンハンスメント型トランジスタの閾値電圧Ｖｔｈ_ｅを調整することによって任意の値に設定でき、また基準電圧生成回路に流す電流量はディプレッション型トランジスタの閾値電圧Ｖｔｈ_ｄを調整することによって任意の値に設定できることも利点の１つとなる。 As shown in FIGS. 15 to 17, the reference voltage generation circuit 2 appropriately switches the switches SW1 to SW10 to rewrite the threshold voltage Vth of the specific non-volatile storage elements M1 and M2 to a desired value, and finally. The desired reference voltage Vref can be generated in the state shown in FIG. As a matter of course, in the present invention, since the same type of non-volatile storage element is used as the transistors constituting the reference voltage generation circuit, the conductance and the temperature characteristics can be made the same between the two transistors. It is possible to obtain the characteristics of two transistors that are ideally translated as shown in. The characteristics of the two transistors that have been translated are the conductance and temperature characteristics when the depletion type transistor Md and the enhancement type transistor Me are configured by using different types of transistors as described in Patent Document 1. Is different for each transistor, so it cannot be strictly realized. That is, in the reference voltage generation circuit as described in Patent Document 1, temperature characteristics are also generated in the reference voltage Vref taken out from the voltage output terminal OUT, but the present invention using the same type of non-volatile storage element is used. In the reference voltage generation circuit, it is possible to obtain a reference voltage Vref that has neither manufacturing variation nor temperature characteristics. Further, the reference voltage Vref to be taken out can be set to an arbitrary value by adjusting the threshold voltage Vth_e of the enhancement type transistor, and the amount of current flowing through the reference voltage generation circuit is arbitrary by adjusting the threshold voltage Vth_d of the compression type transistor. One of the advantages is that it can be set to the value of.

以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。 As described above, according to the present embodiment, it is possible to realize a non-volatile memory device having high charge retention characteristics while providing flexibility in the layout of the device. Therefore, it is possible to realize a high-precision analog circuit in which deterioration of electrical characteristics is effectively suppressed and the influence of manufacturing variation is extremely small. Further, according to the present embodiment, the variation in electrical characteristics can be reduced. It is possible to realize a non-volatile memory element having excellent charge retention characteristics and an analog circuit including the non-volatile memory element.

〔第２実施形態〕
本発明の第２実施形態による不揮発性記憶素子およびそれを備えるアナログ回路について図１８から図２２を用いて説明する。本実施形態による不揮発性記憶素子は、図１に示す不揮発性記憶素子Ｍと、図１８に示す不揮発性記憶素子Ｍｒとを一組とし、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍｒのそれぞれのフローティングゲート領域同士が接続され、不揮発性記憶素子Ｍおよび不揮発性記憶素子Ｍｒのそれぞれのコントロールゲート領域同士が接続された構成を有している。 [Second Embodiment]
A non-volatile memory element according to a second embodiment of the present invention and an analog circuit including the non-volatile memory element will be described with reference to FIGS. 18 to 22. The non-volatile memory element according to the present embodiment includes the non-volatile memory element M shown in FIG. 1 and the non-volatile memory element Mr shown in FIG. 18 as a set, and each of the non-volatile memory element M and the non-volatile memory element Mr. The floating gate regions are connected to each other, and the control gate regions of the non-volatile storage element M and the non-volatile storage element Mr are connected to each other.

図１８に示すように、不揮発性記憶素子Ｍｒは、電荷注入口を有していない点を除いて、不揮発性記憶素子Ｍと同様の構成を有している。不揮発性記憶素子Ｍｒは、電荷保持領域７１と、少なくとも一部の領域に分布されたハロゲンを有し電荷保持領域７１を取り囲んで配置された絶縁体７０を備えている。絶縁体７０は、電荷保持領域７１の上方に形成された上部絶縁膜７４と、電荷保持領域７１の側壁に形成された側壁酸化膜７３と、電荷保持領域７１の下方に形成されたゲート絶縁膜７２とを有している。ゲート絶縁膜７２には、トンネル絶縁膜が形成されておらず、膜厚が略一定である。すなわち、ゲート絶縁膜７２には、上記第１実施形態におけるゲート絶縁膜２２のように意図的に形成されたトンネル絶縁膜２２１のような膜厚が異なる領域が形成されていない。不揮発性記憶素子Ｍｒは、絶縁体７０の構成が絶縁体２０の構成と異なる点を除いて、不揮発性記憶素子Ｍと同様の構成を有しているため、同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。 As shown in FIG. 18, the non-volatile storage element Mr has the same configuration as the non-volatile storage element M except that it does not have a charge injection port. The non-volatile storage element Mr includes a charge holding region 71 and an insulator 70 having halogen distributed in at least a part of the region and arranged so as to surround the charge holding region 71. The insulator 70 includes an upper insulating film 74 formed above the charge holding region 71, a side wall oxide film 73 formed on the side wall of the charge holding region 71, and a gate insulating film formed below the charge holding region 71. It has 72 and. A tunnel insulating film is not formed on the gate insulating film 72, and the film thickness is substantially constant. That is, the gate insulating film 72 is not formed with a region having a different film thickness like the intentionally formed tunnel insulating film 221 like the gate insulating film 22 in the first embodiment. Since the non-volatile storage element Mr has the same configuration as the non-volatile storage element M except that the configuration of the insulator 70 is different from the configuration of the insulator 20, it is a component that exhibits the same operation and function. The same reference numerals are given to, and the description thereof will be omitted.

図１９に示すように、本実施形態による不揮発性記憶素子Ｍは、図１に示す不揮発性記憶素子Ｍと同一の構成を有する不揮発性記憶素子Ｍｗと、図１８に示す不揮発性記憶素子Ｍｒとを備えている。不揮発性記憶素子Ｍｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍｒのフローティングゲート領域ＦＧとは接続されている。 As shown in FIG. 19, the non-volatile memory element M according to the present embodiment includes the non-volatile memory element Mw having the same configuration as the non-volatile memory element M shown in FIG. 1 and the non-volatile memory element Mr shown in FIG. Is equipped with. The control gate region CG of the non-volatile storage element Mw and the control gate region CG of the non-volatile storage element Mr are connected to each other. The floating gate region FG of the non-volatile storage element Mw and the floating gate region FG of the non-volatile storage element Mr are connected.

図２０に示すように、本実施形態によるアナログ回路としての基準電圧生成回路３は、直列に接続された不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２を備えている。不揮発性記憶素子Ｍ１および不揮発性記憶素子Ｍ２はそれぞれ、図１９に示す本実施形態による不揮発性記憶素子Ｍと同一の構成を有している。不揮発性記憶素子Ｍ１は、不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒを備え、不揮発性記憶素子Ｍ２は、不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒを備えている。不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは、図１に示す不揮発性記憶素子Ｍと同一の構成を有し、不揮発性記憶素子Ｍ１ｒおよび不揮発性記憶素子Ｍ２ｒは、図１８に示す不揮発性記憶素子Ｍｒと同一の構成を有している。したがって、以下、必要に応じて、不揮発性記憶素子Ｍ１ｒ，Ｍ２ｒの構成の説明において図１を参照し、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗの構成の説明において図１８を参照する。 As shown in FIG. 20, the reference voltage generation circuit 3 as an analog circuit according to the present embodiment includes a non-volatile memory element M1 and a non-volatile memory element M2 connected in series. The non-volatile memory element M1 and the non-volatile memory element M2 each have the same configuration as the non-volatile memory element M according to the present embodiment shown in FIG. The non-volatile memory element M1 includes non-volatile memory elements M1w and M1r, and the non-volatile memory element M2 includes non-volatile memory elements M2w and M2r. The non-volatile memory element M1w and the non-volatile memory element M2w have the same configuration as the non-volatile memory element M shown in FIG. 1, and the non-volatile memory element M1r and the non-volatile memory element M2r have the non-volatile memory shown in FIG. It has the same configuration as the element Mr. Therefore, hereinafter, if necessary, FIG. 1 will be referred to in the description of the configuration of the non-volatile memory elements M1r and M2r, and FIG. 18 will be referred to in the description of the configuration of the non-volatile memory elements M1w and M2w.

基準電圧生成回路３は、不揮発性記憶素子（第一不揮発性記憶素子の一例）Ｍ１ｗ，Ｍ２ｗと、不揮発性記憶素子（第二不揮発性記憶素子の一例）Ｍ１ｒ，Ｍ２ｒとを備えている。不揮発性記憶素子Ｍ１ｒは、不揮発性記憶素子Ｍ１ｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍ１ｒは、不揮発性記憶素子Ｍ１ｗの電荷保持領域（第一電荷保持領域の一例）２１（図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例）７１（図１８参照）と、電荷保持領域７１に接触して形成されたゲート絶縁膜７２（図１８参照）とを有している。不揮発性記憶素子Ｍ１ｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍ１ｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍ１ｗに設けられた電荷注入口２１１は、不揮発性記憶素子Ｍ１ｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。 The reference voltage generation circuit 3 includes non-volatile memory elements (an example of a first non-volatile memory element) M1w and M2w, and non-volatile memory elements (an example of a second non-volatile memory element) M1r and M2r. The non-volatile storage element M1r is a control gate region (an example of a first control gate region) provided in the gate region of the non-volatile storage element M1w and a control gate region (an example of a second control gate region) electrically connected to CG. ) Have CG. Further, the non-volatile storage element M1r is a charge holding region (second charge holding region) electrically connected to the charge holding region (an example of the first charge holding region) 21 (see FIG. 1) of the non-volatile storage element M1w. An example) 71 (see FIG. 18) and a gate insulating film 72 (see FIG. 18) formed in contact with the charge holding region 71. The charge injection port 211 (see FIG. 1) provided in the non-volatile memory element M1w is formed in a region not in contact with the current path formed in the non-volatile memory element M1r. The charge injection port 211 provided in the non-volatile storage element M1w is formed in a current path including the drain region D and the source region S of the non-volatile storage element M1r and a region not in contact with the current path.

不揮発性記憶素子Ｍ２ｒは、不揮発性記憶素子Ｍ２ｗのゲート領域に設けられたコントロールゲート領域（第一コントロールゲート領域の一例）ＣＧと電気的に接続されたコントロールゲート領域（第二コントロールゲート領域の一例）ＣＧを有している。また、不揮発性記憶素子Ｍ２ｒは、不揮発性記憶素子Ｍ２ｗの電荷保持領域（第一電荷保持領域の一例）２１（図１参照）と電気的に接続された電荷保持領域（第二電荷保持領域の一例）７１（図１８参照）と、電荷保持領域７１に接触して形成されたゲート絶縁膜７２（図１８参照）とを有している。不揮発性記憶素子Ｍ２ｗに設けられた電荷注入口２１１（図１参照）は、不揮発性記憶素子Ｍ２ｒに形成される電流経路に接していない領域に形成されている。不揮発性記憶素子Ｍ２ｗに設けられた電荷注入口２１１は、不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄおよびソース領域Ｓを含む電流パスと、その電流パスとは接していない領域に形成されている。 The non-volatile storage element M2r is a control gate region (an example of a first control gate region) provided in the gate region of the non-volatile storage element M2w and a control gate region (an example of a second control gate region) electrically connected to CG. ) Have CG. Further, the non-volatile storage element M2r is a charge-holding region (second charge-holding region) electrically connected to a charge-holding region (an example of a first charge-holding region) 21 (see FIG. 1) of the non-volatile storage element M2w. An example) 71 (see FIG. 18) and a gate insulating film 72 (see FIG. 18) formed in contact with the charge holding region 71. The charge injection port 211 (see FIG. 1) provided in the non-volatile memory element M2w is formed in a region not in contact with the current path formed in the non-volatile memory element M2r. The charge injection port 211 provided in the non-volatile storage element M2w is formed in a current path including the drain region D and the source region S of the non-volatile storage element M2r and a region not in contact with the current path.

不揮発性記憶素子Ｍ１に備えられた不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ１ｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍ１ｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍ１ｒのフローティングゲート領域ＦＧとは接続されている。また、不揮発性記憶素子Ｍ２に備えられた不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧと、不揮発性記憶素子Ｍ２ｒのコントロールゲート領域ＣＧとは接続されている。不揮発性記憶素子Ｍ２ｗのフローティングゲート領域ＦＧと、不揮発性記憶素子Ｍ２ｒのフローティングゲート領域ＦＧとは接続されている。 The control gate area CG of the non-volatile memory element M1w provided in the non-volatile memory element M1 and the control gate area CG of the non-volatile memory element M1r are connected to each other. The floating gate region FG of the non-volatile storage element M1w and the floating gate region FG of the non-volatile storage element M1r are connected. Further, the control gate area CG of the non-volatile memory element M2w provided in the non-volatile memory element M2 and the control gate area CG of the non-volatile memory element M2r are connected to each other. The floating gate region FG of the non-volatile storage element M2w and the floating gate region FG of the non-volatile storage element M2r are connected.

不揮発性記憶素子Ｍ１ｒと不揮発性記憶素子Ｍ２ｒとは、高電圧供給端子Ｖｄｄと低電圧供給端子Ｖｓｓとの間で直列に接続されている。より具体的には、不揮発性記憶素子Ｍ１ｒのドレイン領域Ｄは高電圧供給端子Ｖｄｄに接続されている。不揮発性記憶素子Ｍ２ｒのソース領域Ｓは低電圧供給端子Ｖｓｓに接続されている。不揮発性記憶素子Ｍ１ｒのソース領域Ｓと不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄとは接続されている。 The non-volatile memory element M1r and the non-volatile memory element M2r are connected in series between the high voltage supply terminal Vdd and the low voltage supply terminal Vss. More specifically, the drain region D of the non-volatile storage element M1r is connected to the high voltage supply terminal Vdd. The source region S of the non-volatile storage element M2r is connected to the low voltage supply terminal Vss. The source region S of the non-volatile storage element M1r and the drain region D of the non-volatile storage element M2r are connected.

不揮発性記憶素子Ｍ１ｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けれた第二領域Ａ２とを有している。基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ１を備えている。スイッチＳＷ１の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ１の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路２は、スイッチＳＷ１を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ１ｗの第一領域Ａ１に印加できるようになっている。 The non-volatile storage element M1w has a first region A1 provided on one of both sides below the floating gate region FG, and a second region A2 provided on the other side of the floating gate region FG. The reference voltage generation circuit 3 includes a switch SW1 in which one terminal is connected to the first region A1 of the non-volatile storage element M1w. One of the other terminals of the switch SW1 is connected to the low voltage supply terminal Vss, and the other one of the other terminals of the switch SW1 is connected to the application terminal of the pulse voltage Vpp. The reference voltage generation circuit 2 can apply either the low voltage Vss or the pulse voltage Vpp to the first region A1 of the non-volatile storage element M1w by appropriately switching the switch SW1.

不揮発性記憶素子Ｍ２ｗは、フローティングゲート領域ＦＧの下方の両側の一方に設けられた第一領域Ａ１と、この両側の他方に設けれた第二領域Ａ２とを有している。基準電圧生成回路３は、不揮発性記憶素子Ｍ２ｗの第一領域Ａ１に一端子が接続されたスイッチＳＷ２を備えている。スイッチＳＷ２の他端子の１つは低電圧供給端子Ｖｓｓに接続され、スイッチＳＷ２の他端子の他の１つはパルス電圧Ｖｐｐの印加端子に接続されている。基準電圧生成回路３は、スイッチＳＷ２を適宜切り替えることにより、低電圧Ｖｓｓおよびパルス電圧Ｖｐｐのいずれか一方を不揮発性記憶素子Ｍ２ｗの第一領域Ａ１に印加できるようになっている。 The non-volatile storage element M2w has a first region A1 provided on one of both sides below the floating gate region FG, and a second region A2 provided on the other side of the floating gate region FG. The reference voltage generation circuit 3 includes a switch SW2 in which one terminal is connected to the first region A1 of the non-volatile storage element M2w. One of the other terminals of the switch SW2 is connected to the low voltage supply terminal Vss, and the other one of the other terminals of the switch SW2 is connected to the application terminal of the pulse voltage Vpp. The reference voltage generation circuit 3 can apply either the low voltage Vss or the pulse voltage Vpp to the first region A1 of the non-volatile storage element M2w by appropriately switching the switch SW2.

基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧと不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧとの間に直列接続されたスイッチＳＷ５およびスイッチＳＷ７を備えている。スイッチＳＷ５およびスイッチＳＷ７のそれぞれの他端子は互いに接続されている。スイッチＳＷ５およびスイッチＳＷ７のそれぞれの他端子は、不揮発性記憶素子Ｍ１ｒのソース領域Ｓおよび不揮発性記憶素子Ｍ２ｒのドレイン領域Ｄが互いに接続された接続部に接続されている。基準電圧生成回路３は、この接続部に接続され基準電圧Ｖｒｅｆが出力される電圧出力端子ＯＵＴを備えている。 The reference voltage generation circuit 3 includes a switch SW5 and a switch SW7 connected in series between the control gate region CG of the non-volatile storage element M1w and the control gate region CG of the non-volatile storage element M2w. The other terminals of the switch SW5 and the switch SW7 are connected to each other. The other terminals of the switch SW5 and the switch SW7 are connected to a connection portion in which the source region S of the non-volatile storage element M1r and the drain region D of the non-volatile storage element M2r are connected to each other. The reference voltage generation circuit 3 includes a voltage output terminal OUT that is connected to this connection and outputs a reference voltage Vref.

基準電圧生成回路３は、不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ３と、スイッチＳＷ３の他端子に一端子が接続されたスイッチＳＷ９とを備えている。スイッチＳＷ９の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ９の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路３は、スイッチＳＷ３が接続状態（ショート状態）のときにスイッチＳＷ９を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ１ｗのコントロールゲート領域ＣＧに印加できるようになっている。 The reference voltage generation circuit 3 includes a switch SW3 having one terminal connected to the control gate region CG of the non-volatile storage element M1w, and a switch SW9 having one terminal connected to the other terminals of the switch SW3. One of the other terminals of the switch SW9 is connected to the application terminal of the pulse voltage Vpp, and the other one of the other terminals of the switch SW9 is connected to the low voltage supply terminal Vss. The reference voltage generation circuit 3 appropriately switches either the pulse voltage Vpp or the low voltage Vss to the control gate region CG of the non-volatile storage element M1w by appropriately switching the switch SW9 when the switch SW3 is in the connected state (short state). It can be applied.

基準電圧生成回路３は、不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧに接続された一端子を有するスイッチＳＷ４と、スイッチＳＷ４の他端子に一端子が接続されたスイッチＳＷ１０とを備えている。スイッチＳＷ１０の他端子の１つはパルス電圧Ｖｐｐの印加端子に接続され、スイッチＳＷ１０の他端子の他の１つは低電圧供給端子Ｖｓｓに接続されている。基準電圧生成回路３は、スイッチＳＷ４が接続状態（ショート状態）のときにスイッチＳＷ１０を適宜切り替えることにより、パルス電圧Ｖｐｐおよび低電圧Ｖｓｓのいずれか一方を不揮発性記憶素子Ｍ２ｗのコントロールゲート領域ＣＧに印加できるようになっている。 The reference voltage generation circuit 3 includes a switch SW4 having one terminal connected to the control gate region CG of the non-volatile storage element M2w, and a switch SW10 having one terminal connected to the other terminals of the switch SW4. One of the other terminals of the switch SW10 is connected to the application terminal of the pulse voltage Vpp, and the other one of the other terminals of the switch SW10 is connected to the low voltage supply terminal Vss. The reference voltage generation circuit 3 appropriately switches either the pulse voltage Vpp or the low voltage Vss to the control gate region CG of the non-volatile storage element M2w by appropriately switching the switch SW10 when the switch SW4 is in the connected state (short state). It can be applied.

不揮発性記憶素子Ｍ１ｗの第二領域Ａ２および不揮発性記憶素子Ｍ２ｗの第二領域Ａ２は、基準電圧生成回路２における不揮発性記憶素子Ｍ１のソース領域Ｓおよび不揮発性記憶素子Ｍ２のドレイン領域Ｄのように接続されておらず、フローティング状態となっている。なお、不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは不揮発性記憶素子Ｍ１ｒのフローティングゲート領域ＦＧまたは不揮発性記憶素子Ｍ２ｒのフローティングゲート領域ＦＧへの電荷注入のために存在する領域であり、トランジスタとして電流を流さない。そのため、不揮発性記憶素子Ｍ１ｗおよび不揮発性記憶素子Ｍ２ｗは、ソース領域Ｓやドレイン領域Ｄを有している必要はなく、電荷注入口をもった構造であればその形態は問わない。 The second region A2 of the non-volatile storage element M1w and the second region A2 of the non-volatile storage element M2w are like the source region S of the non-volatile storage element M1 and the drain region D of the non-volatile storage element M2 in the reference voltage generation circuit 2. It is not connected to and is in a floating state. The non-volatile memory element M1w and the non-volatile memory element M2w are regions existing for charge injection into the floating gate region FG of the non-volatile storage element M1r or the floating gate region FG of the non-volatile storage element M2r, and serve as transistors. Do not pass current. Therefore, the non-volatile memory element M1w and the non-volatile memory element M2w do not need to have the source region S and the drain region D, and may have any form as long as they have a structure having a charge injection port.

図２０に示すように、基準電圧生成回路３では、電荷注入時には、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗを通ってフローティングゲート領域ＦＧに電荷が注入される。基準電圧生成回路３を動作させる時には不揮発性記憶素子Ｍ１ｒ、Ｍ２ｒを通って電流が流れる。基準電圧生成回路３では、不揮発性記憶素子Ｍ１側（すわなち不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒ）がディプレッション状態、不揮発性記憶素子Ｍ２側（すなわち不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒ）がエンハンスメント状態である。 As shown in FIG. 20, in the reference voltage generation circuit 3, when the electric charge is injected, the electric charge is injected into the floating gate region FG through the non-volatile memory elements M1w and M2w. When operating the reference voltage generation circuit 3, a current flows through the non-volatile memory elements M1r and M2r. In the reference voltage generation circuit 3, the non-volatile memory element M1 side (that is, the non-volatile memory elements M1w, M1r) is in the depletion state, and the non-volatile memory element M2 side (that is, the non-volatile memory elements M2w, M2r) is in the enhancement state. ..

図２０に示すように、基準電圧生成回路３は、基準電圧Ｖｒｅｆを生成するときには、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。
スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３，ＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ７：接続状態（ショート状態）
スイッチＳＷ９，ＳＷ１０：任意（図２０では低電圧供給端子Ｖｓｓ側） As shown in FIG. 20, when the reference voltage generation circuit 3 generates the reference voltage Vref, the switches SW1 to SW5, SW7, SW9, and SW10 are switched to the following states.
Switch SW1: Low voltage supply terminal Vss side Switch SW2: Low voltage supply terminal Vss side Switches SW3, SW4: Open state (open state)
Switches SW5 and SW7: Connection state (short state)
Switches SW9, SW10: Optional (Low voltage supply terminal Vss side in FIG. 20)

図２１に示すように、基準電圧生成回路３は、不揮発性記憶素子Ｍ１側（すなわち不揮発性記憶素子Ｍ１ｗ，Ｍ１ｒ）をディプレッション状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ１側の調整前の閾値電圧が調整後の閾値電圧よりも高い場合を例に取っている。
スイッチＳＷ１：パルス電圧Ｖｐｐ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：接続状態（ショート状態）
スイッチＳＷ４：開放状態（オープン状態）
スイッチＳＷ５，ＳＷ７：開放状態（オープン状態）
スイッチＳＷ９：低電圧供給端子Ｖｓｓ側
スイッチＳＷ１０：任意（図２１では低電圧供給端子Ｖｓｓ側） As shown in FIG. 21, the reference voltage generation circuit 3 has switches SW1 to SW5, SW7, SW9, and SW10 at the time of rewriting to put the non-volatile memory element M1 side (that is, the non-volatile memory elements M1w and M1r) into the compression state. To switch to the following state. Here, the case where the threshold voltage before adjustment on the non-volatile storage element M1 side is higher than the threshold voltage after adjustment is taken as an example.
Switch SW1: Pulse voltage Vpp side Switch SW2: Low voltage supply terminal Vss side Switch SW3: Connection state (short state)
Switch SW4: Open state (open state)
Switches SW5 and SW7: Open state (open state)
Switch SW9: Low voltage supply terminal Vss side Switch SW10: Optional (Low voltage supply terminal Vss side in FIG. 21)

このため、不揮発性記憶素子Ｍ１ｗのドレイン領域Ｄにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加されるので、電荷注入口２１１を介して電荷保持領域２１からドレイン領域Ｄに電子が放出される。これにより、不揮発性記憶素子Ｍ１ｗの閾値電圧が低くなる。逆に、不揮発性記憶素子Ｍ１ｗのドレイン領域Ｄに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加された場合は、電荷注入口２１１を介してドレイン領域Ｄから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ１ｗの閾値電圧が高くなる。 Therefore, the pulse voltage Vpp is applied to the drain region D of the non-volatile memory element M1w, and the low voltage Vss is applied to the control gate region CG. Therefore, the charge holding region 21 is transferred to the drain region D via the charge injection port 211. Electrons are emitted. As a result, the threshold voltage of the non-volatile storage element M1w becomes low. On the contrary, when the low voltage Vss is applied to the drain region D of the non-volatile memory element M1w and the pulse voltage Vpp is applied to the control gate region CG, the charge holding region 21 is applied from the drain region D via the charge injection port 211. Electrons are injected into. As a result, the threshold voltage of the non-volatile storage element M1w becomes high.

図２２に示すように、基準電圧生成回路３は、不揮発性記憶素子Ｍ２側（すなわち不揮発性記憶素子Ｍ２ｗ，Ｍ２ｒ）をエンハンスメント状態にするための書き換え時には、スイッチＳＷ１〜ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１０を次のような状態に切り替える。ここでは、不揮発性記憶素子Ｍ２側の調整前の閾値電圧が調整後の閾値電圧よりも低い場合を例に取っている。
スイッチＳＷ１：低電圧供給端子Ｖｓｓ側
スイッチＳＷ２：低電圧供給端子Ｖｓｓ側
スイッチＳＷ３：開放状態（オープン状態）
スイッチＳＷ４：接続状態（ショート状態）
スイッチＳＷ５，ＳＷ７：開放状態（オープン状態）
スイッチＳＷ９：任意（図２５では低電圧供給端子Ｖｓｓ側）
スイッチＳＷ１０： パルス電圧Ｖｐｐ側 As shown in FIG. 22, in the reference voltage generation circuit 3, the switches SW1 to SW5, SW7, SW9, SW10 are rewritten to bring the non-volatile memory element M2 side (that is, the non-volatile memory elements M2w, M2r) into the enhanced state. To switch to the following state. Here, the case where the threshold voltage before adjustment on the non-volatile memory element M2 side is lower than the threshold voltage after adjustment is taken as an example.
Switch SW1: Low voltage supply terminal Vss side Switch SW2: Low voltage supply terminal Vss side Switch SW3: Open state (open state)
Switch SW4: Connection state (short state)
Switches SW5 and SW7: Open state (open state)
Switch SW9: Arbitrary (low voltage supply terminal Vss side in FIG. 25)
Switch SW10: Pulse voltage Vpp side

このため、不揮発性記憶素子Ｍ２ｗのソース領域Ｓに低電圧Ｖｓｓが印加され、コントロールゲート領域ＣＧにパルス電圧Ｖｐｐが印加されるので、電荷注入口２１１を介してソース領域Ｓから電荷保持領域２１に電子が注入される。これにより、不揮発性記憶素子Ｍ２ｗの閾値電圧が高くなる。逆に、不揮発性記憶素子Ｍ２ｗのソース領域Ｓにパルス電圧Ｖｐｐが印加され、コントロールゲート領域ＣＧに低電圧Ｖｓｓが印加された場合は、電荷注入口２１１を介して電荷保持領域２１からソース領域Ｓに電子が放出される。これにより、不揮発性記憶素子Ｍ２ｗの閾値電圧が低くなる。 Therefore, a low voltage Vss is applied to the source region S of the non-volatile memory element M2w, and a pulse voltage Vpp is applied to the control gate region CG. Therefore, from the source region S to the charge holding region 21 via the charge injection port 211. Electrons are injected. As a result, the threshold voltage of the non-volatile storage element M2w becomes high. On the contrary, when the pulse voltage Vpp is applied to the source region S of the non-volatile memory element M2w and the low voltage Vss is applied to the control gate region CG, the charge holding region 21 to the source region S via the charge injection port 211. Electrons are emitted to. As a result, the threshold voltage of the non-volatile storage element M2w becomes low.

以上説明したように、本実施形態によれば、素子のレイアウトにフレキシブル性を持たせながら、高い電荷保持特性を有する不揮発性記憶素子を実現できる。このため、電気特性の劣化が効果的に抑制され、かつ製造バラツキの影響が極めて小さい高精度なアナログ回路を実現できる。また、本実施形態によれば、電気特性のバラツキを低減できる。優れた電荷保持特性を有する不揮発性記憶素子およびそれを備えるアナログ回路を実現できる。 As described above, according to the present embodiment, it is possible to realize a non-volatile memory device having high charge retention characteristics while providing flexibility in the layout of the device. Therefore, it is possible to realize a high-precision analog circuit in which deterioration of electrical characteristics is effectively suppressed and the influence of manufacturing variation is extremely small. Further, according to the present embodiment, the variation in electrical characteristics can be reduced. It is possible to realize a non-volatile memory element having excellent charge retention characteristics and an analog circuit including the non-volatile memory element.

また、本実施形態による不揮発性記憶素子およびそれを備えるアナログ回路は、不揮発性記憶素子Ｍ１ｗ，Ｍ２ｗのフローティングゲート領域ＦＧの電荷量を調整して閾値電圧を調整できるので、上記第１実施形態による不揮発性記憶素子およびそれを備えるアナログ回路と同様の効果が得られる。 Further, since the non-volatile storage element according to the present embodiment and the analog circuit provided with the non-volatile storage element can adjust the charge amount of the floating gate region FG of the non-volatile storage elements M1w and M2w to adjust the threshold voltage, the above-mentioned first embodiment is used. The same effect as that of a non-volatile memory element and an analog circuit including the non-volatile memory element can be obtained.

また、本実施形態における基準電圧生成回路３は、図１９に示す構成の不揮発性記憶素子Ｍを備えることにより、電荷注入時および電荷放出時の電流経路と、基準電圧生成回路３の動作時の電流経路とを分離できる。これにより、基準電圧生成回路３は、不揮発性記憶素子の予期せぬ書き換えを防止し、信頼性の向上を図ることができる。 Further, the reference voltage generation circuit 3 in the present embodiment includes the non-volatile storage element M having the configuration shown in FIG. 19, so that the current path at the time of charge injection and charge discharge and the operation of the reference voltage generation circuit 3 It can be separated from the current path. As a result, the reference voltage generation circuit 3 can prevent unexpected rewriting of the non-volatile storage element and improve reliability.

１，２，３，１００ 基準電圧生成回路
１０ ウェル領域
１１，１３ Ｎ型領域
１２，１４ Ｎ＋領域
２０，７０ 絶縁体
２１，７１ 電荷保持領域
２１ａ，３１ ポリシリコン膜
２１ｂ フッ素存在領域
２２，７２ ゲート絶縁膜
２２ａ 絶縁膜
２３ 側壁酸化膜
２３ａ 酸化膜
２４ 上部絶縁膜
２４ａ ＯＮＯ膜
２５，３２ サイドウォール
４１，４２ 素子分離領域
５１，５２，５３ プラグ
６１ 保護膜
７３ 側壁酸化膜
７４ 上部絶縁膜
２１１ 電荷注入口
２２１ トンネル絶縁膜
２２１ａ 薄膜領域
Ａ１ 第一領域
Ａ２ 第二領域
Ｂ バックゲート
ＣＧ コントロールゲート領域
Ｄ ドレイン領域
ＦＧ フローティングゲート領域
Ｇ ゲート領域
Ｍ，Ｍ１，Ｍ１ｒ，Ｍ１ｗ，Ｍ２，Ｍ２ｒ，Ｍ２ｗ，Ｍｒ，Ｍｗ 不揮発性記憶素子
Ｍｄ ディプレッション型トランジスタ
Ｍｅ エンハンスメント型トランジスタ
Ｓ ソース領域 1,2,3,100 Reference voltage generation circuit 10 Well region 11,13 N-type region 12,14 N + region 20,70 Insulator 21,71 Charge retention region 21a, 31 Polysilicon film 21b Fluorine presence region 22,72 Gate Insulating film 22a Insulating film 23 Side wall oxide film 23a Oxide film 24 Upper insulating film 24a ONO film 25, 32 Sidewalls 41, 42 Element separation regions 51, 52, 53 Plug 61 Protective film 73 Side wall oxide film 74 Upper insulating film 211 Charge injection Inlet 221 Tunnel insulating film 221a Thin film region A1 First region A2 Second region B Back gate CG Control gate region D Drain region FG Floating gate region G Gate region M, M1, M1r, M1w, M2, M2r, M2w, Mr, Mw Non-volatile storage element Md Depression type transistor Me enhancement type transistor S Source area

Claims (14)

電荷保持領域、および前記電荷保持領域の全表面を取り囲むように分布するフッ素を有する絶縁体を有するゲート領域と、
前記ゲート領域の下方の両側の一方に形成されたドレイン領域と、
前記両側の他方に形成されたソース領域と、
備える不揮発性記憶素子。 A gate region having an insulator having a fluorine distributed surrounds useless take the entire surface of the charge holding region, and said charge holding region,
A drain region formed on one of both sides below the gate region,
The source region formed on the other side of both sides and
A non-volatile memory element provided. 前記絶縁体中の前記フッ素の含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．０１ａｔｍ％以上２．３ａｔｍ％以下である
請求項１に記載の不揮発性記憶素子。 The non-volatile memory element according to claim 1, wherein the content of fluorine in the insulator is 0.01 atm% or more and 2.3 atm% or less in at least a part of the region in contact with the charge holding region. 前記絶縁体中の前記フッ素の含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．０５ａｔｍ％以上２．３ａｔｍ％以下である
請求項１または２に記載の不揮発性記憶素子。 The non-volatile memory element according to claim 1 or 2 , wherein the content of fluorine in the insulator is 0.05 atm% or more and 2.3 atm% or less in at least a part of the region in contact with the charge holding region. 前記絶縁体中の前記フッ素の含有率は、前記電荷保持領域に接する少なくとも一部の領域において０．１ａｔｍ％以上２．３ａｔｍ％以下である
請求項１から３までのいずれか一項に記載の不揮発性記憶素子。 The item according to any one of claims 1 to 3 , wherein the content of fluorine in the insulator is 0.1 atm% or more and 2.3 atm% or less in at least a part of the region in contact with the charge holding region. Non-volatile storage element. 前記電荷保持領域は、電荷を注入するための電荷注入口を有する
請求項１から４までのいずれか一項に記載の不揮発性記憶素子。 The non-volatile memory element according to any one of claims 1 to 4 , wherein the charge holding region has a charge injection port for injecting a charge. 請求項１から５までのいずれか一項に記載の不揮発性記憶素子を備える
アナログ回路。 An analog circuit comprising the non-volatile memory element according to any one of claims 1 to 5 . 請求項１から５までのいずれか一項に記載の不揮発性記憶素子を複数備え、
複数の前記不揮発性記憶素子の少なくとも一部は直列に接続され、
直列に接続された複数の前記不揮発性記憶素子の接続部には、電圧が出力される電圧出力端子が接続されているアナログ回路。 The non-volatile storage element according to any one of claims 1 to 5 is provided.
At least a portion of the plurality of non-volatile storage elements are connected in series and
An analog circuit in which a voltage output terminal for outputting a voltage is connected to a connection portion of a plurality of the non-volatile storage elements connected in series. 複数の前記不揮発性記憶素子は、
少なくとも負の閾値電圧を有する不揮発性記憶素子と正の閾値電圧を有する不揮発性記憶素子を含む
請求項７記載のアナログ回路。 The plurality of non-volatile storage elements
The analog circuit according to claim 7 , further comprising a non-volatile memory element having at least a negative threshold voltage and a non-volatile memory element having a positive threshold voltage. 直列に接続された複数の前記不揮発性記憶素子の前記フッ素の含有率は、互いに略等しい
請求項７又は８に記載のアナログ回路。 The analog circuit according to claim 7 or 8 , wherein the fluorine contents of the plurality of non-volatile memory elements connected in series are substantially equal to each other. 請求項５に記載の不揮発性記憶素子で構成される第一不揮発性記憶素子と、
請求項１から４までのいずれか一項に記載の不揮発性記憶素子で構成される第二不揮発性記憶素子と
を備え、
前記第一不揮発性記憶素子の前記電荷保持領域と、前記第二不揮発性記憶素子の前記電荷保持領域とが電気的に接続され、
前記第一不揮発性記憶素子の前記ゲート領域に設けられたコントロールゲート領域と、前記第二不揮発性記憶素子の前記ゲート領域に設けられたコントロールゲート領域とが電気的に接続されている
アナログ回路。 The first non-volatile memory element composed of the non-volatile memory element according to claim 5 ,
A second non-volatile memory element composed of the non-volatile memory element according to any one of claims 1 to 4 is provided.
The charge holding region of the first non-volatile storage element and the charge holding region of the second non-volatile storage element are electrically connected to each other.
An analog circuit in which a control gate region provided in the gate region of the first non-volatile storage element and a control gate region provided in the gate region of the second non-volatile storage element are electrically connected . 請求項１に記載の不揮発性記憶素子を備え、
前記不揮発性記憶素子の素子の面積は１０μｍ２以上であるアナログ回路。 The non-volatile storage element according to claim 1 is provided.
The area of the element of non-volatile storage elements Ru der 10 [mu] m 2 or more analog circuits. 前記不揮発性記憶素子の素子の面積は５０μｍ２以上である
請求項１１に記載のアナログ回路。 The analog circuit according to claim 11 , wherein the area of the non-volatile memory element is 50 μm 2 or more. 前記不揮発性記憶素子の素子の面積は１００μｍ２以上である
請求項１２に記載のアナログ回路。 The analog circuit according to claim 12 , wherein the area of the non-volatile memory element is 100 μm 2 or more. 前記第一不揮発性記憶素子に設けられた前記絶縁体の一部であるゲート絶縁膜の一部がトンネル絶縁膜であり、前記トンネル絶縁膜が前記電荷注入口であるA part of the gate insulating film which is a part of the insulator provided in the first non-volatile memory element is a tunnel insulating film, and the tunnel insulating film is the charge injection port.
請求項１０に記載のアナログ回路。The analog circuit according to claim 10.
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