JP6747316B2 - Solid-state imaging device and imaging device - Google Patents
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Description
本発明は、固体撮像素子及び撮像装置に関する。 The present invention relates to a solid-state imaging device and an imaging device.
複数の画素が一方向に配列された画素列を有する固体撮像素子であって、例えば、複写機等の撮像装置に搭載される固体撮像素子として、CCD固体撮像素子及びCMOS固体撮像素子が知られている。 A CCD solid-state image pickup device and a CMOS solid-state image pickup device are known as solid-state image pickup devices having a pixel row in which a plurality of pixels are arranged in one direction, and for example, as solid-state image pickup devices mounted in an image pickup apparatus such as a copying machine. ing.
CMOS固体撮像素子は、一般的には、CMOS LSIの製造プロセスに基づいて製造される。そのため、画像処理回路などと一体化したチップを構成できること(システム・オン・チップ)、高速処理が容易であること、といったCCD固体撮像素子に比べて優れた特徴を有し、近年急速に普及している。 The CMOS solid-state image sensor is generally manufactured based on the CMOS LSI manufacturing process. Therefore, it has excellent features compared to CCD solid-state image pickup devices such as the ability to form a chip integrated with an image processing circuit (system-on-chip) and easy high-speed processing. ing.
固体撮像素子に対する高解像度化、小型化、及び低コスト化の要望に伴い、近年、その画素サイズの縮小が求められている。画素サイズを単純に縮小した場合、光電変換素子部が縮小して入射光量が減少するので、感度が低下し、S/N特性が劣化する。 Along with the demand for higher resolution, smaller size, and lower cost of solid-state imaging devices, reduction in pixel size has been required in recent years. When the pixel size is simply reduced, the photoelectric conversion element portion is reduced and the amount of incident light is reduced, so the sensitivity is lowered and the S/N characteristic is deteriorated.
これに対して、画素サイズの縮小による感度の低下を補償するための技術として、TDI(Time Delay Integration)方式の固体撮像素子が提案されている。 On the other hand, a TDI (Time Delay Integration) type solid-state imaging device has been proposed as a technique for compensating for a decrease in sensitivity due to a reduction in pixel size.
特許文献1は、TDI方式で動作するCMOS固体撮像素子(固体撮像装置)を開示している。特許文献1の固体撮像装置によれば、各フレームの画素信号を逐次に加算することにより、最終的な画素信号の大きさを1フレームの画素信号の大きさのN倍にする。
TDI方式で撮像する場合、副走査方向(垂直方向)に整列した複数の画素は、被写体の同じ目標位置からの光が入射しているときにそれぞれ露光させられる必要がある。副走査方向に整列して共通の信号線に接続された複数の画素の画素信号は同時に転送できないので、ある画素の画素信号を読み出す前に信号線及び後段のメモリなどが解放されるのを待機する必要がある。この待機時間に起因して、副走査方向に整列した各画素を露光させるとき、被写体の目標位置と画素との相対位置(露光を開始するときの相対位置、及び、露光を終了するときの相対位置)がずれる可能性がある。 When imaging with the TDI method, a plurality of pixels aligned in the sub-scanning direction (vertical direction) need to be exposed when light from the same target position of the subject is incident. Since pixel signals of a plurality of pixels arranged in the sub-scanning direction and connected to a common signal line cannot be transferred at the same time, wait until the signal line and the memory in the subsequent stage are released before reading the pixel signal of a certain pixel. There is a need to. Due to this standby time, when exposing each pixel aligned in the sub-scanning direction, the relative position between the target position of the subject and the pixel (relative position when starting exposure and relative position when ending exposure) (Position) may shift.
特許文献1によれば、被写体の目標位置と画素との相対位置を各画素間で互いに一致させるために、画素列群の配列間隔と、各画素列群の画素列の配列間隔とは、画素列群の個数M、各画素列群の画素列の個数N、及び前述の待機時間に基づいて決められる。従って、各画素のサイズ及び間隔は強い制約を受ける。
According to
また、被写体の目標位置と画素との相対位置のずれを縮小するために、画素の間隔を縮小することが考えられる。しかしながら、画素の間隔を縮小すると画素のサイズも縮小し、その分、感度が低下するという問題がある。 Further, in order to reduce the deviation of the relative position between the target position of the subject and the pixel, it is conceivable to reduce the pixel interval. However, if the pixel interval is reduced, the pixel size is also reduced, and there is a problem that the sensitivity is reduced accordingly.
本発明の目的は、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる固体撮像素子を提供することにある。 An object of the present invention is to make the relative position between the target position of the object and the pixel coincident with each other when exposing each pixel aligned in the sub-scanning direction without impairing the degree of freedom of the size and spacing of each pixel. Another object of the present invention is to provide a solid-state image sensor capable of performing the above.
本発明の一態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に2次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各1つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
前記複数の画素サブアレイのうちの1つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの1つの画素サブアレイにおける少なくとも1つの画素は、前記複数の画素サブアレイのうちの少なくとも1つの他の画素サブアレイにおける少なくとも1つの画素が接続された信号線に接続される。
According to the solid-state image sensor according to one aspect of the present invention,
A solid-state imaging device comprising a pixel array in which a plurality of pixels that respectively generate pixel signals according to incident light are two-dimensionally arranged in a main scanning direction and a sub scanning direction,
The pixel array includes a plurality of pixel sub-arrays arranged at predetermined intervals in the sub-scanning direction, and each one pixel sub-array among the plurality of pixel sub-arrays is a plurality of pixels in the main-scanning direction. And a plurality of pixels arranged two-dimensionally so as to form a plurality of rows and a plurality of columns along the sub-scanning direction,
The solid-state image sensor,
For each one pixel sub-array of the plurality of pixel sub-arrays, a plurality of signal lines individually connected to the plurality of pixels of each column in the pixel sub-array,
A memory for temporarily storing pixel signals read from the plurality of pixels via the plurality of signal lines;
An adder circuit that adds pixel signals read from a plurality of pixels in the same column to each other for each one pixel sub-array of the plurality of pixel sub-arrays,
The plurality of pixels in each column in one pixel sub-array of the plurality of pixel sub-arrays are arranged on a column-by-column basis in the sub-scanning direction along the sub-scanning direction. Aligned with multiple pixels in a row,
In the plurality of pixels aligned along the sub-scanning direction, at least one pixel in one pixel sub-array of the plurality of pixel sub-arrays is at least in another pixel sub-array of at least one of the plurality of pixel sub-arrays. It is connected to a signal line to which one pixel is connected.
本発明の一態様に係る固体撮像素子によれば、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる。 According to the solid-state image sensor according to one aspect of the present invention, when the pixels aligned in the sub-scanning direction are exposed, the relative position between the target position of the subject and the pixels is exposed without impairing the degree of freedom of the size and the interval of each pixel. The positions can be matched to each other among the pixels.
以下の図面を参照して、本発明の実施形態について詳細に解説する。 Embodiments of the present invention will be described in detail with reference to the following drawings.
実施形態1.
図1は、本発明の実施形態1に係る固体撮像素子の全体構成を示すブロック図である。図1の固体撮像素子は、画素制御回路10、画素アレイ20、出力制御回路30、及び読み出し回路40を備える。固体撮像素子のこれらの構成要素は、例えば、半導体基板上に形成される。
FIG. 1 is a block diagram showing the overall configuration of a solid-state image sensor according to the first embodiment of the present invention. The solid-state image sensor of FIG. 1 includes a
画素アレイ20は、入射光に応じて画素信号をそれぞれ生成する複数の画素を備え、各画素は、画素制御回路10の制御下で動作する。読み出し回路40は、出力制御回路30の制御下で、画素アレイ20の各画素から画素信号を読み出して出力する。
The
画素アレイ20の各画素は、主走査方向(図1のX方向)及び副走査方向(図1のY方向)に2次元で配列される。画素アレイ20は、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ21B,21G,21Rを含む。画素サブアレイ21Bは、主走査方向に沿った複数の行(図1では2行)及び副走査方向に沿った複数の列(図1では6列)を形成するように2次元で配列された複数の画素B1,B2を含む。画素サブアレイ21Gは、主走査方向に沿った複数の行(図1では2行)及び副走査方向に沿った複数の列(図1では6列)を形成するように2次元で配列された複数の画素G1,G2を含む。画素サブアレイ21Rは、主走査方向に沿った複数の行(図1では2行)及び副走査方向に沿った複数の列(図1では6列)を形成するように2次元で配列された複数の画素R1,R2を含む。
Each pixel of the
各画素B1,B2,G1,G2,R1,R2は、例えば、正方形形状を有し、互いに同じサイズを有する。画素サブアレイ21B,21G,21Rのそれぞれにおいて、複数の画素は、主走査方向で例えば等間隔に配置され、副走査方向でも例えば等間隔に配置される。
Each pixel B1, B2, G1, G2, R1, R2 has, for example, a square shape and the same size. In each of the
フィルタ等により、例えば、画素サブアレイ21Bには被写体からの光の青色成分が入射し、画素サブアレイ21Gには被写体からの光の緑色成分が入射し、画素サブアレイ21Rには被写体からの光の赤色成分が入射する。
By a filter or the like, for example, the blue component of the light from the subject enters the
画素サブアレイ21B,21G,21Rのうちの1つの画素サブアレイにおける各列の複数の画素は、列ごとに、副走査方向に沿って、画素サブアレイ21B,21G,21Rのうちの残りの各画素サブアレイにおける各列の複数の画素とそれぞれ整列する。従って、画素アレイ20の列ごとに、画素サブアレイ21Bの画素B1,B2、画素サブアレイ21Gの画素G1,G2、画素サブアレイ21Rの画素R1,R2が副走査方向に沿って整列する。
The plurality of pixels in each column in one pixel sub-array of the pixel sub-arrays 21B, 21G, and 21R are arranged in the remaining pixel sub-arrays of the pixel sub-arrays 21B, 21G, and 21R along the sub-scanning direction for each column. Each of the plurality of pixels in each column is aligned. Therefore, for each column of the
画素アレイ20の各列において、互いに隣接する2つの画素サブアレイ21B,21Gの間で互いに対向する2つの画素B2,G1の間に、画素信号の生成に寄与しない無効領域N1が設けられる。また、画素アレイ20の各列において、互いに隣接する2つの画素サブアレイ21G,21Rの間で互いに対向する2つの画素G2,R1の間に、画素信号の生成に寄与しない無効領域N2が設けられる。無効領域N1,N2は、副走査方向において、各画素の1辺の3分の2のサイズを有する。
In each column of the
画素サブアレイ21Bの各列において、各画素B1,B2は異なる信号線22a,22bにそれぞれ接続される。画素サブアレイ21Gの各列において、各画素G1,G2は異なる信号線22a,22bにそれぞれ接続される。画素サブアレイ21Rの各列において、各画素R1,R2は異なる信号線22a,22bにそれぞれ接続される。
In each column of the
副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2において、画素サブアレイ21B,21G,21Rのうちの1つの画素サブアレイにおける少なくとも1つの画素は、画素サブアレイ21B,21G,21Rのうちの少なくとも1つの他の画素サブアレイにおける少なくとも1つの画素が接続された信号線に接続される。図1の場合、副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2において、各画素サブアレイ21B,21G,21Rから1つずつの画素が1つの信号線に接続される。従って、画素アレイ20の各列において、画素B1、画素G1、及び画素R1が信号線22aに接続され、画素B2、画素G2、及び画素R2が信号線22bに接続される。
In the pixels B1, B2, G1, G2, R1 and R2 aligned along the sub-scanning direction, at least one pixel in one of the pixel sub-arrays 21B, 21G and 21R is the pixel sub-arrays 21B, 21G and 21R. At least one pixel in at least one other pixel sub-array is connected to the connected signal line. In the case of FIG. 1, in the pixels B1, B2, G1, G2, R1, R2 aligned along the sub-scanning direction, one pixel from each
読み出し回路40は、複数の増幅器41、複数のメモリ及び加算回路42、複数のアナログ/ディジタル変換器(ADC)43、ディジタル転送回路44、及び増幅器45を備える。増幅器41は、画素アレイ20の各列の信号線22a,22bごとに設けられる。メモリ及び加算回路42と、アナログ/ディジタル変換器43とは、画素アレイ20の列ごとに設けられる。
The
各増幅器41は、各画素B1,B2,G1,G2,R1,R2から読み出した画素信号を増幅して後段のメモリ及び加算回路42に送る。
Each
各メモリ及び加算回路42は、まず、画素アレイ20の各列において、信号線22a,22bを介して各画素B1,B2,G1,G2,R1,R2から読み出された画素信号を一時的に格納する。各メモリ及び加算回路42は、さらに、画素サブアレイ21B,21G,21Rのうちの各1つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する。言い換えると、各メモリ及び加算回路42は、画素アレイ20の各列において、同じ画素サブアレイの複数の画素から読み出された画素信号を互いに加算する。各メモリ及び加算回路42は、画素アレイ20の各列において、画素B1,B2から読み出された画素信号を互いに加算し、画素G1,G2から読み出された画素信号を互いに加算し、画素R1,R2から読み出された画素信号を互いに加算する。各メモリ及び加算回路42は、加算結果の画素信号を後段のアナログ/ディジタル変換器43に送る。
First, each memory and
各アナログ/ディジタル変換器43は、メモリ及び加算回路42から送られた信号(アナログ信号)に対してアナログ/ディジタル変換を実行し、後段のディジタル転送回路44に送る。
Each analog/
ディジタル転送回路44は、複数のアナログ/ディジタル変換器43から送られた信号を所定の順序で増幅器45に送る。
The
増幅器45は、ディジタル転送回路44から送られた信号を増幅して、固体撮像素子の出力信号として出力する。
The
画素制御回路10は、画素アレイ20の各画素B1,B2,G1,G2,R1,R2による画素信号の生成を制御する。図1の固体撮像素子は、TDI方式で動作するために、被写体に対して副走査方向に(例えば、図1の−Y方向に向かって)所定速度で相対的に移動する。1画素分の移動時間は1画素分の露光期間に等しく、この期間を「フレーム」と呼ぶ。画素制御回路10は、被写体に対する画素アレイ20の相対的な移動速度に同期して、各画素サブアレイ21B,21G,21Rのうちの1つを所定の順序で選択し、さらに、選択した画素サブアレイの複数の行のうちの1つを所定の順序で選択する。すなわち、画素制御回路10は、副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2において、図1の上から下に順に画素を選択する。画素制御回路10は、選択した画素を露光させて画素信号を生成させ、生成した画像信号を、信号線22a,22bを介してメモリ及び加算回路42に転送させる。
The
画素制御回路10は、複数の制御線を介して各画素B1,B2,G1,G2,R1,R2による画素信号の生成を制御する。制御線は、各画素の転送トランジスタにそれぞれ接続される制御線L11,L12,L21,L22,L31,L32を含み、図示の簡単化のために省略するが、各画素のリセットトランジスタ及び出力トランジスタにそれぞれ接続される他の制御線を含む。各画素の転送トランジスタ、リセットトランジスタ、及び出力トランジスタについては、図2を参照して後述する。
The
出力制御回路30は、読み出し回路40により画素アレイ20の各画素から読み出された画素信号の処理のタイミングを制御する。
The
図2は、図1の画素B1,B2,G1,G2,R1,R2の詳細構成を示す回路図である。各画素は、光電変換素子PD、転送トランジスタTX、フローティングディフュージョンFD、リセットトランジスタRT、増幅トランジスタSF、及び出力トランジスタSLを備える。 FIG. 2 is a circuit diagram showing a detailed configuration of the pixels B1, B2, G1, G2, R1, R2 of FIG. Each pixel includes a photoelectric conversion element PD, a transfer transistor TX, a floating diffusion FD, a reset transistor RT, an amplification transistor SF, and an output transistor SL.
光電変換素子PDは、各画素への入射光を電荷に変換する。光電変換素子PDは、例えばフォトダイオードである。 The photoelectric conversion element PD converts the incident light on each pixel into an electric charge. The photoelectric conversion element PD is, for example, a photodiode.
転送トランジスタTXは、光電変換素子PDとフローティングディフュージョンFDとの間に接続される。転送トランジスタTXのゲート端子には、制御線LTXを介して、画素制御回路10から制御信号が印加される。図2の制御線LTXは、図1の制御線L11,L12,L21,L22,L31,L32のうちの1つに対応する。転送トランジスタTXは、制御線LTXを介して印加された制御信号に応じて、光電変換素子PDからフローティングディフュージョンFDへ電荷を転送する。
The transfer transistor TX is connected between the photoelectric conversion element PD and the floating diffusion FD. A control signal is applied to the gate terminal of the transfer transistor TX from the
フローティングディフュージョンFDは、光電変換素子PDから転送された電荷をいったん蓄積する半導体基板上の領域である。 The floating diffusion FD is a region on the semiconductor substrate that temporarily stores the charges transferred from the photoelectric conversion element PD.
リセットトランジスタRTは、リセット電源VDDRTとフローティングディフュージョンFDとの間に接続される。リセットトランジスタRTのゲート端子には、制御線LRTを介して、画素制御回路10から制御信号が印加される。リセットトランジスタRTは、制御線LRTを介して印加された制御信号に応じて、フローティングディフュージョンFDの電位をリセット電源VDDRTの電位にリセットする。
The reset transistor RT is connected between the reset power supply VDDRT and the floating diffusion FD. A control signal is applied to the gate terminal of the reset transistor RT from the
増幅トランジスタSFのドレインは電源VDDに接続され、増幅トランジスタSFのソースは出力トランジスタSLを介して端子VOUTに接続される。端子VOUTは信号線22a又は22bに接続される。増幅トランジスタSFのゲートは、フローティングディフュージョンFDに接続される。増幅トランジスタSFは、画素アレイ20外の定電流源とともに、ソースフォロアを構成する。増幅トランジスタSFは、フローティングディフュージョンFDにおける電圧を増幅し、増幅された電圧を有する画素信号を生成する。
The drain of the amplification transistor SF is connected to the power supply VDD, and the source of the amplification transistor SF is connected to the terminal VOUT via the output transistor SL. The terminal VOUT is connected to the
出力トランジスタSLのドレインは増幅トランジスタSFのソースへ接続され、出力トランジスタSLのソースは端子VOUTに接続される。出力トランジスタSLのゲート端子には、制御線LSLを介して、画素制御回路10から制御信号が印加される。出力トランジスタSLは、制御線LSLを介して印加された制御信号に応じて、画素信号を、端子VOUTを介して信号線22a,22bに選択的に出力する。副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2において、画素信号を読み出すべき画素のみの出力トランジスタSLがオンされ、他の画素の出力トランジスタSLはオフされる。
The drain of the output transistor SL is connected to the source of the amplification transistor SF, and the source of the output transistor SL is connected to the terminal VOUT. A control signal is applied to the gate terminal of the output transistor SL from the
画素アレイ20における同じ行の複数の画素において、転送トランジスタは共通の制御線に接続され、リセットトランジスタは共通の制御線に接続され、出力トランジスタは共通の制御線に接続される。これにより、同じ行の複数の画素は互いに同期して動作する。
In the plurality of pixels in the same row in the
図3は、図1の画素B1,B2,G1,G2,R1,R2の動作を示すタイミングチャートである。 FIG. 3 is a timing chart showing the operation of the pixels B1, B2, G1, G2, R1 and R2 of FIG.
図3によれば、画素サブアレイ21Bの画素B1,B2では、時刻t00からt10の露光期間に露光した光から生成された画素信号が時刻t10に読み出される。また、時刻t10からt20の露光期間に露光した光から生成された画素信号が時刻t20に読み出される。また、時刻t20からt30の露光期間に露光した光から生成された画素信号が時刻t30に読み出される。以下、同様に、時刻t(n−1)0からt(n)0の露光期間に露光した光から生成された画素信号が時刻t(n)0に読み出される。
According to FIG. 3, in the pixels B1 and B2 of the
図3によれば、画素サブアレイ21Rの画素R1,R2では、時刻t01からt11の露光期間に露光した光から生成された画素信号が時刻t11に読み出される。また、時刻t11からt21の露光期間に露光した光から生成された画素信号が時刻t21に読み出される。また、時刻t21からt31の露光期間に露光した光から生成された画素信号が時刻t31に読み出される。以下、同様に、時刻t(n−1)1からt(n)1の露光期間に露光した光から生成された画素信号が時刻t(n)1に読み出される。
According to FIG. 3, in the pixels R1 and R2 of the
図3によれば、画素サブアレイ21Gの画素G1,G2では、時刻t02からt12の露光期間に露光した光から生成された画素信号が時刻t12に読み出される。また、時刻t12からt22の露光期間に露光した光から生成された画素信号が時刻t22に読み出される。また、時刻t22からt32の露光期間に露光した光から生成された画素信号が時刻t32に読み出される。以下、同様に、時刻t(n−1)2からt(n)2の露光期間に露光した光から生成された画素信号が時刻t(n)2に読み出される。
According to FIG. 3, in the pixels G1 and G2 of the
画素サブアレイ21B,21G,21Rのそれぞれにおいて、制御線LRTを介して印加される制御信号に応じて各画素のリセットトランジスタRTをオンすることで、各画素のフローティングディフュージョンFDの電位がリセットされる。また、各画素サブアレイ21B,21G,21Rの各画素において、制御線LTXを介して印加される制御信号に応じて各画素の転送トランジスタTXをオンすることで、各画素の光電変換素子PDからフローティングディフュージョンFDへ電荷が転送される。また、各画素サブアレイ21B,21G,21Rの各画素において、制御線LSLを介して印加される制御信号に応じて各画素の出力トランジスタSLをオンすることで、各画素から画素信号を読み出し可能になる。
In each of the pixel sub-arrays 21B, 21G and 21R, the potential of the floating diffusion FD of each pixel is reset by turning on the reset transistor RT of each pixel according to the control signal applied via the control line LRT. Further, in each pixel of each
前述のように、画素サブアレイ21Bの画素B1,B2からの画素信号は、時刻t10,t20,t30,…に読み出される。また、画素サブアレイ21Rの画素R1,R2からの画素信号は、時刻t11,t21,t31,…に読み出される。また、画素サブアレイ21Gの画素G1,G2からの画素信号は、時刻t12,t22,t32,…に読み出される。このように、画素アレイ20の各列において、異なる画素サブアレイの画素からの画素信号が異なる時刻に読み出されるので、画素サブアレイ21B,21G,21Rは信号線22a,22bを共用することができる。画素サブアレイ21B,21G,21Rごとに時間差を有する画素信号の読み出しは、前述のように、副走査方向において、無効領域N1,N2のサイズを各画素の1辺の3分の2に設定することにより実現される。
As described above, the pixel signals from the pixels B1 and B2 of the pixel sub-array 21B are read at the times t10, t20, t30,.... The pixel signals from the pixels R1 and R2 of the pixel sub-array 21R are read at times t11, t21, t31,.... Further, the pixel signals from the pixels G1 and G2 of the
図4は、図1の画素B1,B2,G1,G2,R1,R2の位置及び露光期間を示すタイミングチャートである。 FIG. 4 is a timing chart showing positions and exposure periods of the pixels B1, B2, G1, G2, R1 and R2 of FIG.
画素アレイ20は、被写体に対して副走査方向に所定速度で相対的に移動する。図4の上側において、横軸は時間を示し、縦軸は、画素アレイ20の1つの列における画素B1,B2,G1,G2,R1,R2の、被写体に対する相対的な位置を示す。縦軸の位置Y1,Y2,Y3,…は、各画素の1辺に等しい長さだけ、互いに離れている。図4の上側では、各画素B1,B2,G1,G2,R1,R2が下から上に移動するように示す。画素アレイ20の移動速度は、各画素の1辺の長さを、各画素を露光させたい時間の長さ(例えば、時刻t00から時刻t10の期間)で割った値に設定される。従って、前述のように、1画素分の移動時間は1画素分の露光期間に等しく、この期間を「フレーム」と呼ぶ。図4の下側では、画素サブアレイ21B,12G,21Rのそれぞれについて、画素サブアレイの各画素の露光期間のフレーム(R1(Y1),R2(Y0)など)と、各画素から読み出された画素信号を加算するフレーム(R1+R2(Y−1)など)とを示す。
The
フレームB1(Y7)において、画素B1の先端は位置Y8〜位置Y9に移動する。従って、フレームB1(Y7)において、画素B1の露光を開始するとき、画素B1の後端は位置Y7にあり、画素B1の露光を終了するとき、画素B1の先端は位置Y9にある。 In frame B1 (Y7), the tip of pixel B1 moves from position Y8 to position Y9. Therefore, in the frame B1 (Y7), when the exposure of the pixel B1 is started, the rear end of the pixel B1 is at the position Y7, and when the exposure of the pixel B1 is ended, the front end of the pixel B1 is at the position Y9.
フレームB2(Y7)において、画素B2の先端は位置Y8〜位置Y9に移動する。従って、フレームB2(Y7)において、画素B2の露光を開始するとき、画素B2の後端は位置Y7にあり、画素B2の露光を終了するとき、画素B2の先端は位置Y9にある。 In frame B2 (Y7), the tip of pixel B2 moves from position Y8 to position Y9. Therefore, in frame B2 (Y7), when the exposure of pixel B2 is started, the rear end of pixel B2 is at position Y7, and when the exposure of pixel B2 is finished, the front end of pixel B2 is at position Y9.
このように、フレームB1(Y7)及びB2(Y7)では、画素B1及びB2は、被写体の同じ領域からの光が入射しているときにそれぞれ露光される。フレームB1(Y7)及びB2(Y7)において入射光に応じて画素B1及びB2によりそれぞれ生成される画素信号は、被写体の同じ領域を示す。生成された画素信号は各フレームが終了したときにそれぞれ読み出される。読み出された画素信号は、フレームB1+B2(Y7)において互いに加算される。 Thus, in the frames B1(Y7) and B2(Y7), the pixels B1 and B2 are exposed when light from the same region of the subject is incident. The pixel signals generated by the pixels B1 and B2 in response to the incident light in the frames B1(Y7) and B2(Y7) indicate the same region of the subject. The generated pixel signals are read out at the end of each frame. The read pixel signals are added to each other in frame B1+B2 (Y7).
また、図4からわかるように、フレームG1(Y7)及びG2(Y7)では、画素G1及びG2は、フレームB1(Y7)において画素B1を露光させたときと同じ被写体の領域からの光が入射しているときにそれぞれ露光される。フレームG1(Y7)及びG2(Y7)において入射光に応じて画素G1及びG2によりそれぞれ生成される画素信号もまた、フレームB1(Y7)において画素B1により生成された画素信号と同じ被写体の領域を示す。生成された画素信号は、フレームG1(Y7)及びG2(Y7)が終了したときにそれぞれ読み出される。読み出された画素信号は、フレームG1+G2(Y7)において互いに加算される。 Further, as can be seen from FIG. 4, in the frames G1(Y7) and G2(Y7), the pixels G1 and G2 receive light from the same region of the subject as when the pixel B1 was exposed in the frame B1(Y7). Each is exposed while doing. The pixel signals respectively generated by the pixels G1 and G2 in the frames G1(Y7) and G2(Y7) in response to the incident light also have the same subject area as the pixel signals generated by the pixel B1 in the frame B1(Y7). Show. The generated pixel signals are read when the frames G1(Y7) and G2(Y7) are completed. The read pixel signals are added to each other in the frame G1+G2 (Y7).
同様に、フレームR1(Y7)及びR2(Y7)では、画素R1及びR2は、フレームB1(Y7)において画素B1を露光させたときと同じ被写体の領域からの光が入射しているときにそれぞれ露光される。フレームR1(Y7)及びR2(Y7)において入射光に応じて画素R1及びR2によりそれぞれ生成される画素信号もまた、フレームB1(Y7)において画素B1により生成された画素信号と同じ被写体の領域を示す。生成された画素信号は、フレームR1(Y7)及びR2(Y7)が終了したときにそれぞれ読み出される。読み出された画素信号は、フレームR1+R2(Y7)において互いに加算される。 Similarly, in the frames R1(Y7) and R2(Y7), the pixels R1 and R2 respectively receive the light from the same subject area as when the pixel B1 was exposed in the frame B1(Y7). Exposed. The pixel signals respectively generated by the pixels R1 and R2 in the frames R1(Y7) and R2(Y7) in response to the incident light also have the same subject area as the pixel signals generated by the pixel B1 in the frame B1(Y7). Show. The generated pixel signals are read when the frames R1(Y7) and R2(Y7) are completed. The read pixel signals are added to each other in the frame R1+R2 (Y7).
このように、画素B1及びB2によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してTDI方式で動作可能である。また、画素G1及びG2によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してTDI方式で動作可能である。また、画素R1及びR2によりそれぞれ生成される画素信号は被写体の同じ領域を示すので、固体撮像素子は、これらの画素信号に対してTDI方式で動作可能である。 In this way, since the pixel signals generated by the pixels B1 and B2 respectively indicate the same region of the subject, the solid-state image sensor can operate on these pixel signals by the TDI method. Further, since the pixel signals generated by the pixels G1 and G2 respectively indicate the same area of the subject, the solid-state image sensor can operate with respect to these pixel signals by the TDI method. Further, since the pixel signals generated by the pixels R1 and R2 respectively indicate the same region of the subject, the solid-state image sensor can operate with respect to these pixel signals by the TDI method.
以上説明したように、画素サブアレイ21B,21G,21Rのうちの各1つの画素サブアレイについて、当該画素サブアレイにおける各列の2つの画素に、2つの信号線22a,22bが個別に接続される。従って、ある画素サブアレイにおける各列の2つの画素は、信号線22a,22bを介して画素信号を独立に出力することができる。また、各信号線22a,22bは、異なる画素サブアレイ21B,21G,21Rの画素によって共用される。従って、固体撮像素子の全体では、信号線の本数の増大を抑制することができる。
As described above, for each pixel sub-array of the pixel sub-arrays 21B, 21G, and 21R, the two
このように、図1の固体撮像素子によれば、各画素のサイズ及び間隔の自由度を損なうことなく、副走査方向に整列した各画素を露光させるときに被写体の目標位置と画素との相対位置を各画素間で互いに一致させることができる。図1の固体撮像素子は、CMOS固体撮像素子に適用可能であり、TDI方式で動作することができる。 As described above, according to the solid-state image sensor of FIG. 1, when the pixels aligned in the sub-scanning direction are exposed, the relative position between the target position of the subject and the pixels is exposed without impairing the degree of freedom of the size and the interval of each pixel. The positions can be matched to each other among the pixels. The solid-state image sensor of FIG. 1 is applicable to a CMOS solid-state image sensor and can operate in the TDI system.
また、図1の固体撮像素子によれば、被写体の目標位置と画素との相対位置のずれを縮小するために、画素の間隔及び画素のサイズを縮小する必要がないので、画素の間隔及び画素のサイズの縮小に起因して感度が低下するという問題がない。 Further, according to the solid-state imaging device of FIG. 1, it is not necessary to reduce the pixel interval and the pixel size in order to reduce the deviation of the relative position between the target position of the subject and the pixel. There is no problem that the sensitivity is reduced due to the reduction of the size of the.
図5は、本発明の実施形態1の変形例に係る画素アレイ20Aの構成を示す図である。図1の固体撮像素子の画素アレイ20では、各画素サブアレイ21B,21G,21Rの各列は、2つの画素(2行)を含んでいたが、これに限定するものではない。図5の画素アレイ20Aでは、各画素サブアレイ21B,21G,21Rの各列は、3つの画素(3行)を含む。
FIG. 5 is a diagram showing a configuration of a
図5を参照すると、画素サブアレイ21Bは、主走査方向に沿った複数の行(図5では3行)及び副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素B1〜B3を含む。画素サブアレイ21Gは、主走査方向に沿った複数の行(図5では3行)及び副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素G1〜G3を含む。画素サブアレイ21Rは、主走査方向に沿った複数の行(図5では3行)及び副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素R1〜R3を含む。
Referring to FIG. 5, the
画素アレイ20Aの列ごとに、画素サブアレイ21Bの画素B1〜B3、画素サブアレイ21Gの画素G1〜G3、画素サブアレイ21Rの画素R1〜R3が副走査方向に沿って整列する。
For each column of the
画素サブアレイ21Bの各列において、各画素B1〜B3は異なる信号線22a〜22cにそれぞれ接続される。画素サブアレイ21Gの各列において、各画素G1〜G3は異なる信号線22a〜22cにそれぞれ接続される。画素サブアレイ21Rの各列において、各画素R1〜R3は異なる信号線22a〜22cにそれぞれ接続される。
In each column of the
副走査方向に沿って整列した画素B1〜B3,G1〜G3,R1〜R3において、画素サブアレイ21B,21G,21Rのうちの1つの画素サブアレイにおける少なくとも1つの画素は、画素サブアレイ21B,21G,21Rのうちの少なくとも1つの他の画素サブアレイにおける少なくとも1つの画素が接続された信号線に接続される。図5の場合、副走査方向に沿って整列した画素B1〜B3,G1〜G3,R1〜R3において、各画素サブアレイ21B,21G,21Rから1つずつの画素が1つの信号線に接続される。従って、画素アレイ20Aの各列において、画素B1、画素G1、及び画素R1が信号線22aに接続され、画素B2、画素G2、及び画素R2が信号線22bに接続され、画素B3、画素G3、及び画素R3が信号線22cに接続される。
In the pixels B1 to B3, G1 to G3, and R1 to R3 arranged along the sub-scanning direction, at least one pixel in one pixel sub array of the
画素制御回路は、複数の制御線を介して各画素B1〜B3,G1〜G3,R1〜R3による画素信号の生成を制御する。制御線は、例えば、各画素の転送トランジスタにそれぞれ接続される制御線L11〜L13,L21〜L23,L31〜L33を含み、図示の簡単化のために省略するが、各画素のリセットトランジスタ及び出力トランジスタにそれぞれ接続される他の制御線も含む。 The pixel control circuit controls generation of pixel signals by the pixels B1 to B3, G1 to G3, and R1 to R3 via a plurality of control lines. The control lines include, for example, control lines L11 to L13, L21 to L23, and L31 to L33 which are respectively connected to the transfer transistors of each pixel. Although omitted for simplification of illustration, the reset transistor and output of each pixel are included. It also includes other control lines each connected to a transistor.
図5の画素アレイ20Aを備えた固体撮像素子もまた、図1の固体撮像素子と同様の効果を有する。
The solid-state image sensor including the
画素アレイにおいて、各画素サブアレイ21B,21G,21Rの各列は、4つ以上の画素を含んでもよい。
In the pixel array, each column of each
また、画素アレイは、2つ又は4つ以上の画素サブアレイを備えてもよい。この場合、無効領域のサイズは、Nを画素サブアレイの個数とし、MをNと互いに素な整数とするとき、副走査方向において、各画素の1辺のサイズのM/Nに設定される。これにより、画素サブアレイごとに時間差を有して画素信号を読み出すことができる。 Also, the pixel array may include two or more than four pixel sub-arrays. In this case, the size of the invalid area is set to M/N, which is the size of one side of each pixel in the sub-scanning direction, where N is the number of pixel sub-arrays and M is a coprime integer. This allows the pixel signals to be read out with a time difference for each pixel sub-array.
実施形態2.
図6は、本発明の実施形態2に係る固体撮像素子の全体構成を示すブロック図である。
図6の固体撮像素子は、画素制御回路10、画素アレイ20B、出力制御回路30−1,30−2、及び読み出し回路40−1,40−2を備える。
FIG. 6 is a block diagram showing the overall configuration of the solid-state image sensor according to the second embodiment of the present invention.
The solid-state image sensor of FIG. 6 includes a
画素アレイ20Bの各画素は、図1の画素アレイ20と同様に、主走査方向(図6のX方向)及び副走査方向(図6のY方向)に2次元で配列される。画素アレイ20Bは、図1の画素アレイ20と同様に、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ21B,21G,21Rを含む。画素アレイ20Bの列ごとに、図1の画素アレイ20と同様に、画素サブアレイ21Bの画素B1,B2、画素サブアレイ21Gの画素G1,G2、画素サブアレイ21Rの画素R1,R2が副走査方向に沿って整列する。
Each pixel of the
固体撮像素子は、各画素B1,B2,G1,G2,R1,R2から画素信号を読み出して信号線22a,22bに出力する複数(図6では4つ)の画素回路23a〜23dをさらに備える。各画素B1,B2,G1,G2,R1,R2は画素回路23a〜23dを介して信号線22a,22bに接続される。画素回路23a〜23dは、図1の無効領域N1,N2と同様に、副走査方向において、各画素の1辺の3分の2のサイズを有する。
The solid-state imaging device further includes a plurality (four in FIG. 6) of
画素回路23bは、互いに隣接する2つの画素サブアレイ21B,21Gの間で互いに対向する2つの画素B2,G1の間に設けられて2つの画素B2,G1によって共用される。画素回路23cは、画素アレイ20の各列において、互いに隣接する2つの画素サブアレイ21G,21Rの間で互いに対向する2つの画素G2,R1の間に設けられて2つの画素G2,R1によって共用される。画素回路23aは、副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2のうちの一端の画素B1に隣接して設けられる。画素回路23dは、副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2のうちの他端の画素R2に隣接して設けられる。本明細書では、前者の2つの画素回路23b,23cを「第1の画素回路」ともいい、後者の2つの画素回路23a,23dを「第2の画素回路」ともいう。
The
副走査方向に沿って整列した画素B1,B2,G1,G2,R1,R2について、複数の画素回路23a〜23dは2つの信号線22a,22bに交互に接続される。図6の場合、画素回路23a,23cが信号線22aに接続され、画素回路23b,23dが信号線22bに接続される。
For the pixels B1, B2, G1, G2, R1 and R2 aligned along the sub-scanning direction, the plurality of
図6の固体撮像素子では、画素アレイ20Bの各列の信号線22a,22bの両端に読み出し回路40−1,40−2がそれぞれ接続される。読み出し回路40−1,40−2は、図1の読み出し回路40と同様に構成され、同様に動作する。また、出力制御回路30−1,30−2は、図1の出力制御回路30と同様に構成され、同様に動作する。
In the solid-state image sensor of FIG. 6, read circuits 40-1 and 40-2 are connected to both ends of the
図7は、図6の画素アレイ20Bの詳細構成を示す回路図である。図7の各画素B1,B2,G1,G2,R1,R2は、図2の画素とは異なり、光電変換素子PDのみを備え、図2の画素に示した他の構成要素は画素回路23a〜23dに設けられる。画素制御回路10は、複数の制御線を介して各画素B1,B2,G1,G2,R1,R2による画素信号の生成を制御する。制御線は、各画素の転送トランジスタTX1,TX2にそれぞれ接続される制御線L11,L12,L21,L22,L31,L32を含み、図6では省略するが、各画素のリセットトランジスタRTにそれぞれ接続される制御線LRT1〜LRT4を含む。
FIG. 7 is a circuit diagram showing a detailed configuration of the
図8は、図6の画素回路23a〜23dの詳細構成を示す回路図である。各画素回路23a〜23dは、転送トランジスタTX1,TX2、フローティングディフュージョンFD、リセットトランジスタRT、及び増幅トランジスタSFを備える。各画素回路23a〜23dのこれらの構成要素は、図2の画素の対応する構成要素と同様に構成され、同様に動作する。
FIG. 8 is a circuit diagram showing a detailed configuration of the
前述のように、画素回路23bは画素B2,G1によって共用される。図8を参照すると、PD1は画素B2の光電変換素子PDを示し、PD2は画素G1の光電変換素子PDを示す。転送トランジスタTX1は、光電変換素子PD1からフローティングディフュージョンFDへ電荷を転送し、転送トランジスタTX2は、光電変換素子PD2からフローティングディフュージョンFDへ電荷を転送する。画素回路23bのフローティングディフュージョンFD、リセットトランジスタRT、及び増幅トランジスタSFは、光電変換素子PD1,PD2からの電荷を処理するために共用される。
As described above, the
また、前述のように、画素回路23cは画素B2,G1によって共用される。画素回路23cもまた、画素回路23bと同様に動作する。
Further, as described above, the
回路構成の繰り返し性を考慮し、画素回路23a,23dもまた、画素回路23b,23cと同様に、2つの転送トランジスタTX1,TX2を備えるように構成されてもよい。それに代わって、画素回路23a,23dは、1つの光電変換素子からフローティングディフュージョンへ電荷を転送する1つの転送トランジスタを備えるように構成されてもよい。
Considering the repeatability of the circuit configuration, the
図8の画素回路23a〜23dは、図2の画素における出力トランジスタSLを備えていない。そのため、増幅トランジスタSFによって生成された画素信号は、端子VOUTを介して常に読み出し可能である。図8の画素回路23a〜23dでは、画素信号は、転送トランジスタTX1,TX2のゲートに印加される制御信号に応じて、端子VOUTを介して信号線22a,22bに選択的に出力される。
The
図6の固体撮像素子によれば、各画素の光電変換素子以外の構成要素を画素の外部の画素回路に設けて、さらに、2つの画素により1つの画素回路を共用するので、図1の固体撮像素子の場合よりも回路規模を削減することができる。また、図2の出力トランジスタSLを有しないことによっても、回路規模を削減することができる。また、各画素サブアレイにおいて、被写体の同じ領域を示す画素信号の読み出し時刻の時間差を小さくすることできる。 According to the solid-state image sensor of FIG. 6, since the constituent elements other than the photoelectric conversion element of each pixel are provided in the pixel circuit outside the pixel, and two pixels share one pixel circuit, the solid-state image sensor of FIG. The circuit scale can be reduced as compared with the case of the image sensor. Moreover, the circuit scale can be reduced by not having the output transistor SL of FIG. Further, in each pixel sub-array, the time difference between the read times of the pixel signals indicating the same region of the subject can be reduced.
また、図7を参照すると、画素回路23aの転送トランジスタTX2及びリセットトランジスタのための制御線L11,LRT1は、画素B1と重畳せず、画素B1に隣接して設けられる。画素回路23bの転送トランジスタTX1,TX2及びリセットトランジスタRTのための制御線L12,L21,LRT2は、画素B2,G1と重畳せず、画素B2,G1の間に設けられる。画素回路23cの転送トランジスタTX1,TX2及びリセットトランジスタRTのための制御線L22,L31,LRT3は、画素G2,R1と重畳せず、画素G2,R1の間に設けられる。画素回路23dの転送トランジスタTX1及びリセットトランジスタのための制御線L32,LRT4は、画素R2と重畳せず、画素R2に隣接して設けられる。画素回路23b,23cの転送トランジスタTX1,TX2及びリセットトランジスタRTのための制御線は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられる。画素回路23a,23dの転送トランジスタTX1,TX2及びリセットトランジスタRTのための制御線は、副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる。
Further, referring to FIG. 7, the control lines L11 and LRT1 for the transfer transistor TX2 and the reset transistor of the
このように、制御線を画素の外部に配置するので、制御線は光電変換素子と重畳せず、制御線の存在に起因する光電変換素子への影響を低下させることができる。 Since the control line is arranged outside the pixel in this way, the control line does not overlap the photoelectric conversion element, and the influence on the photoelectric conversion element due to the presence of the control line can be reduced.
図6の固体撮像素子が撮像するときの画素B1,B2,G1,G2,R1,R2の位置及び露光期間は、図4を参照して説明したものと同様であり、その説明を省略する。 The positions of the pixels B1, B2, G1, G2, R1 and R2 when the solid-state image sensor of FIG. 6 captures an image and the exposure period are the same as those described with reference to FIG. 4, and the description thereof will be omitted.
図1の固体撮像素子もまた、図6の固体撮像素子と同様に、各信号線22a,22bの両端に出力制御回路30−1,30−2及び読み出し回路40−1,40−2を備えてもよい。
The solid-state image sensor of FIG. 1 also includes output control circuits 30-1 and 30-2 and read circuits 40-1 and 40-2 at both ends of each
図9は、本発明の実施形態2の変形例に係る固体撮像素子の全体構成を示すブロック図である。図10は、図9の画素アレイ20Cの詳細構成を示す回路図である。図9の固体撮像素子は、画素制御回路10、画素アレイ20C、出力制御回路30−1,30−2、及び読み出し回路40C−1,40C−2を備える。
FIG. 9 is a block diagram showing the overall configuration of a solid-state image sensor according to a modification of the second embodiment of the present invention. FIG. 10 is a circuit diagram showing a detailed configuration of the
画素アレイ20Cの各画素は、図1の画素アレイ20と同様に、主走査方向(図6のX方向)及び副走査方向(図6のY方向)に2次元で配列される。画素アレイ20Cは、図1の画素アレイ20と同様に、副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイ21B,21G,21Rを含む。画素アレイ20Cの列ごとに、図1の画素アレイ20と同様に、画素サブアレイ21Bの画素B1,B2、画素サブアレイ21Gの画素G1,G2、画素サブアレイ21Rの画素R1,R2が副走査方向に沿って整列する。
Each pixel of the
固体撮像素子は、図6の画素回路23a〜23dと同様の画素回路23a〜23dを備える。ただし、画素回路23aは、信号線22aに代えて追加の信号線22dに接続され、画素回路23dは、信号線22bに代えて追加の信号線22eに接続される。画素回路23b,23cは信号線22a,22bに交互に接続される。
The solid-state imaging device includes
図6の固体撮像素子では、画素アレイ20Cの各列の信号線22a,22bの両端に読み出し回路40C−1,40C−2がそれぞれ接続される。読み出し回路40C−1は、画素アレイ20Cの各列の信号線22dごとに設けられた増幅器41をさらに備え、図1の複数のメモリ及び加算回路42に代えて、複数のメモリ及び加算回路42Cを備える。読み出し回路40C−1の各メモリ及び加算回路42Cは、増幅器41を介して、画素アレイ20Cの各列の信号線22a,22b,22dに接続される。読み出し回路40C−2は、画素アレイ20Cの各列の信号線22eごとに設けられた増幅器41をさらに備え、図1の複数のメモリ及び加算回路42に代えて、複数のメモリ及び加算回路42Cを備える。読み出し回路40C−2の各メモリ及び加算回路42Cは、増幅器41を介して、画素アレイ20Cの各列の信号線22a,22b,22eに接続される。その他の点では、読み出し回路40C−1,40C−2は、図1の読み出し回路40と同様に構成され、同様に動作する。また、出力制御回路30−1,30−2は、図1の出力制御回路30と同様に構成され、同様に動作する。
In the solid-state image sensor of FIG. 6, read
図9の固体撮像素子もまた、図6の固体撮像素子と同様の効果を有する。 The solid-state image sensor of FIG. 9 also has the same effect as the solid-state image sensor of FIG.
実施形態3.
図11は、本発明の実施形態3に係る撮像装置の構成を示すブロック図である。図11の撮像装置は、レンズ1、固体撮像素子2、駆動装置3、及び信号処理回路4を備える。図11の撮像装置は、例えばカメラである。
FIG. 11 is a block diagram showing the configuration of the image pickup apparatus according to the third embodiment of the present invention. The imaging device of FIG. 11 includes a
固体撮像素子2は、実施形態1又は2に係る固体撮像素子である。
The solid-
レンズ1は、固体撮像素子2の各画素に入射光を導く光学系である。
The
駆動装置3は、固体撮像素子2を被写体に対して副走査方向に所定速度で相対的に移動させる。駆動装置3は、撮像装置内の各回路を駆動するためのタイミング信号を生成するタイミングジェネレータを備え、これにより、撮像装置を駆動する。
The
信号処理回路4は、固体撮像素子2の出力信号を処理する。
The
信号処理回路4の出力信号は、メモリなどの記録媒体に記録されてもよい。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされてもよい。また、信号処理回路4の出力信号は、液晶ディスプレイなどのモニタに静止画又は動画として表示されてもよい。
The output signal of the
信号処理回路4の出力信号がアナログ信号である場合、信号処理回路4の後段にはアナログ/ディジタル変換回路(AFE)が設けられてもよい。信号処理回路4の出力信号がディジタル信号である場合、信号処理回路4の後段にはディジタル信号処理回路(DFE)が設けられてもよい。
When the output signal of the
このように、実施形態1又は2に係る固体撮像素子を搭載することで、高精度な撮像装置(カメラなど)を実現することができる。 As described above, by mounting the solid-state imaging device according to the first or second embodiment, it is possible to realize a highly accurate imaging device (camera or the like).
本発明の態様に係る固体撮像素子及び撮像装置は、以下の構成を備える。 A solid-state imaging device and an imaging device according to aspects of the present invention have the following configurations.
第1の態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に2次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各1つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
前記複数の画素サブアレイのうちの1つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの1つの画素サブアレイにおける少なくとも1つの画素は、前記複数の画素サブアレイのうちの少なくとも1つの他の画素サブアレイにおける少なくとも1つの画素が接続された信号線に接続される。
According to the solid-state image sensor according to the first aspect,
A solid-state imaging device comprising a pixel array in which a plurality of pixels that respectively generate pixel signals according to incident light are two-dimensionally arranged in a main scanning direction and a sub scanning direction,
The pixel array includes a plurality of pixel sub-arrays arranged at predetermined intervals in the sub-scanning direction, and each one pixel sub-array among the plurality of pixel sub-arrays is a plurality of pixels in the main-scanning direction. And a plurality of pixels arranged two-dimensionally so as to form a plurality of rows and a plurality of columns along the sub-scanning direction,
The solid-state image sensor,
For each one pixel sub-array of the plurality of pixel sub-arrays, a plurality of signal lines individually connected to the plurality of pixels of each column in the pixel sub-array,
A memory for temporarily storing pixel signals read from the plurality of pixels via the plurality of signal lines;
An adder circuit that adds pixel signals read from a plurality of pixels in the same column to each other for each one pixel sub-array of the plurality of pixel sub-arrays,
The plurality of pixels in each column in one pixel sub-array of the plurality of pixel sub-arrays are arranged on a column-by-column basis in the sub-scanning direction along the sub-scanning direction. Aligned with multiple pixels in a row,
In the plurality of pixels aligned along the sub-scanning direction, at least one pixel in one pixel sub-array of the plurality of pixel sub-arrays is at least in another pixel sub-array of at least one of the plurality of pixel sub-arrays. It is connected to a signal line to which one pixel is connected.
第2の態様に係る固体撮像素子によれば、第1の態様に係る固体撮像素子において、
前記副走査方向に沿って整列した複数の画素において、前記各画素サブアレイから1つずつの画素が1つの信号線に接続される。
According to the solid-state image sensor according to the second aspect, in the solid-state image sensor according to the first aspect,
In the plurality of pixels arranged in the sub-scanning direction, one pixel from each pixel sub-array is connected to one signal line.
第3の態様に係る固体撮像素子によれば、第2の態様に係る固体撮像素子において、
前記各画素は、
前記入射光を電荷に変換する光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
前記画素信号を前記信号線に選択的に出力する出力トランジスタとを備える。
According to the solid-state image sensor according to the third aspect, in the solid-state image sensor according to the second aspect,
Each pixel is
A photoelectric conversion element for converting the incident light into an electric charge;
With floating diffusion,
A transfer transistor for transferring charges from the photoelectric conversion element to the floating diffusion;
A reset transistor for resetting the potential of the floating diffusion,
An amplifying transistor for amplifying a voltage in the floating diffusion to generate a pixel signal,
And an output transistor that selectively outputs the pixel signal to the signal line.
第4の態様に係る固体撮像素子によれば、第1の態様に係る固体撮像素子において、
前記各画素サブアレイにおける前記各列は2つの画素をそれぞれ含み、
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられて前記2つの画素によって共用される第1の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第2の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記複数の画素回路は2つの信号線に交互に接続される。
According to the solid-state image sensor according to the fourth aspect, in the solid-state image sensor according to the first aspect,
Each column in each pixel sub-array includes two pixels,
The solid-state imaging device further includes a plurality of pixel circuits that read out the pixel signals from the plurality of pixels and output the signal lines to the signal lines, and the plurality of pixels are connected to the plurality of signal lines via the plurality of pixel circuits. The plurality of pixel circuits are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other, and a first pixel circuit shared by the two pixels, and the sub-scanning. A second pixel circuit provided adjacent to the pixels at both ends of the plurality of pixels aligned along the direction,
Regarding the plurality of pixels arranged in the sub-scanning direction, the plurality of pixel circuits are alternately connected to two signal lines.
第5の態様に係る固体撮像素子によれば、第1の態様に係る固体撮像素子において、
前記各画素サブアレイにおける前記各列は2つの画素をそれぞれ含み、
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられて前記2つの画素によって共用される第1の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第2の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記第1の画素回路は2つの信号線に交互に接続され、前記第2の画素回路は追加の信号線に接続される。
According to the solid-state image sensor according to the fifth aspect, in the solid-state image sensor according to the first aspect,
Each column in each pixel sub-array includes two pixels,
The solid-state imaging device further includes a plurality of pixel circuits that read out the pixel signals from the plurality of pixels and output the signal lines to the signal lines, and the plurality of pixels are connected to the plurality of signal lines via the plurality of pixel circuits. The plurality of pixel circuits are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other, and a first pixel circuit shared by the two pixels, and the sub-scanning. A second pixel circuit provided adjacent to the pixels at both ends of the plurality of pixels aligned along the direction,
For the plurality of pixels arranged in the sub-scanning direction, the first pixel circuits are alternately connected to two signal lines, and the second pixel circuits are connected to additional signal lines.
第6の態様に係る固体撮像素子によれば、第4又は第5の態様に係る固体撮像素子において、
前記各画素は、前記入射光を電荷に変換する光電変換素子を備え、
前記各画素回路は、
フローティングディフュージョンと、
1つ又は2つの前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する1つ又は2つの転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備える。
According to the solid-state image sensor according to the sixth aspect, in the solid-state image sensor according to the fourth or fifth aspect,
Each of the pixels includes a photoelectric conversion element that converts the incident light into an electric charge,
Each of the pixel circuits is
With floating diffusion,
One or two transfer transistors that transfer charge from one or two of the photoelectric conversion elements to the floating diffusion;
A reset transistor for resetting the potential of the floating diffusion,
And an amplification transistor that amplifies a voltage in the floating diffusion to generate a pixel signal.
第7の態様に係る固体撮像素子によれば、第6の態様に係る固体撮像素子において、
前記第1の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられ、
前記第2の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる。
According to the solid-state image sensor according to the seventh aspect, in the solid-state image sensor according to the sixth aspect,
The control lines for the transfer transistor and the reset transistor of the first pixel circuit are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other,
The control lines for the transfer transistor and the reset transistor of the second pixel circuit are provided adjacent to pixels at both ends of the plurality of pixels aligned in the sub-scanning direction.
第8の態様に係る固体撮像素子によれば、第1〜第7のうちの1つの態様に係る固体撮像素子において、
前記固体撮像素子は、
前記複数の信号線の一端に接続された第1のメモリ及び第1の加算回路と、
前記複数の信号線の他端に接続された第2のメモリ及び第2の加算回路とを備える。
According to the solid-state image sensor according to the eighth aspect, in the solid-state image sensor according to one of the first to seventh aspects,
The solid-state image sensor,
A first memory and a first addition circuit connected to one end of the plurality of signal lines;
A second memory and a second adder circuit connected to the other ends of the plurality of signal lines are provided.
第9の態様に係る固体撮像素子によれば、
第1〜第8のうちの1つの態様に係る固体撮像素子と、
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、
前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える。
According to the solid-state image sensor according to the ninth aspect,
A solid-state imaging device according to one of the first to eighth aspects,
An optical system that guides incident light to each pixel of the solid-state image sensor,
A signal processing circuit for processing an output signal of the solid-state image sensor;
And a drive device that moves the solid-state imaging device relative to the subject in the sub-scanning direction at a predetermined speed.
1…レンズ、
2…固体撮像素子、
3…駆動装置、
4…信号処理回路、
10…画素制御回路、
20,20A〜20C…画素アレイ、
21B,21G,21R…画素サブアレイ、
22a〜22e…信号線、
23a〜23d…画素回路、
30,30−1,30−2…出力制御回路、
40,40−1,40−2,40C−1,40C−2…読み出し回路、
41…増幅器、
42,42C…メモリ及び加算回路、
43…アナログ/ディジタル変換器(ADC)、
44…ディジタル転送回路、
45…増幅器、
B1,B2,B3,G1,G2,G3,R1,R2,R3…画素、
FD…フローティングディフュージョン、
L11〜L33,LRT1〜LRT4…制御線、
N1,N2…無効領域、
PD,PD1,PD2…光電変換素子、
RT…リセットトランジスタ、
SF…増幅トランジスタ、
SL…出力トランジスタ、
TX,TX1,TX2…転送トランジスタ。
1... lens,
2... Solid-state image sensor,
3... Drive device,
4... Signal processing circuit,
10... Pixel control circuit,
20, 20A to 20C... Pixel array,
21B, 21G, 21R... Pixel sub-array,
22a to 22e... Signal line,
23a to 23d... Pixel circuit,
30, 30-1, 30-2... Output control circuit,
40, 40-1, 40-2, 40C-1, 40C-2... Readout circuit,
41...Amplifier,
42, 42C... Memory and adder circuit,
43... Analog-to-digital converter (ADC),
44... Digital transfer circuit,
45... amplifier,
B1, B2, B3, G1, G2, G3, R1, R2, R3... Pixel,
FD... floating diffusion,
L11 to L33, LRT1 to LRT4... Control lines,
N1, N2... invalid area,
PD, PD1, PD2... Photoelectric conversion element,
RT... reset transistor,
SF... Amplifying transistor,
SL... Output transistor,
TX, TX1, TX2... Transfer transistors.
Claims (9)
前記画素アレイは、前記副走査方向に互いに所定間隔を有して配置された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各1つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように2次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、当該画素サブアレイにおける前記各列の複数の画素に個別に接続された複数の信号線と、
前記複数の信号線を介して前記複数の画素から読み出された画素信号を一時的に格納するメモリと、
前記複数の画素サブアレイのうちの各1つの画素サブアレイについて、列ごとに、同じ列の複数の画素から読み出された画素信号を互いに加算する加算回路とを備え、
前記複数の画素サブアレイのうちの1つの画素サブアレイにおける前記各列の複数の画素は、列ごとに、前記副走査方向に沿って、前記複数の画素サブアレイのうちの残りの各画素サブアレイにおける前記各列の複数の画素とそれぞれ整列し、
前記副走査方向に沿って整列した複数の画素において、前記複数の画素サブアレイのうちの1つの画素サブアレイにおける少なくとも1つの画素は、前記複数の画素サブアレイのうちの少なくとも1つの他の画素サブアレイにおける少なくとも1つの画素が接続された信号線に接続される固体撮像素子。 A solid-state image sensor including a pixel array in which a plurality of pixels that respectively generate pixel signals according to incident light are two-dimensionally arranged in a main scanning direction and a sub scanning direction,
The pixel array includes a plurality of pixel sub-arrays arranged at predetermined intervals in the sub-scanning direction, and each one pixel sub-array among the plurality of pixel sub-arrays is a plurality of pixels in the main-scanning direction. And a plurality of pixels arranged two-dimensionally so as to form a plurality of rows and a plurality of columns along the sub-scanning direction,
The solid-state image sensor,
For each one pixel sub-array of the plurality of pixel sub-arrays, a plurality of signal lines individually connected to the plurality of pixels of each column in the pixel sub-array,
A memory for temporarily storing pixel signals read from the plurality of pixels via the plurality of signal lines;
For each one pixel sub-array of the plurality of pixel sub-arrays, an adding circuit that adds pixel signals read from a plurality of pixels in the same column to each other is provided for each column,
The plurality of pixels in each column in one pixel sub-array of the plurality of pixel sub-arrays are arranged on a column-by-column basis in the sub-scanning direction along the sub-scanning direction. Aligned with multiple pixels in a row,
In the plurality of pixels arranged along the sub-scanning direction, at least one pixel in one pixel sub-array of the plurality of pixel sub-arrays is at least in another at least one pixel sub-array of the plurality of pixel sub-arrays. A solid-state image sensor connected to a signal line to which one pixel is connected.
前記入射光を電荷に変換する光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタと、
前記画素信号を前記信号線に選択的に出力する出力トランジスタとを備える請求項2記載の固体撮像素子。 Each pixel is
A photoelectric conversion element for converting the incident light into an electric charge;
With floating diffusion,
A transfer transistor for transferring charges from the photoelectric conversion element to the floating diffusion;
A reset transistor for resetting the potential of the floating diffusion,
An amplifying transistor for amplifying a voltage in the floating diffusion to generate a pixel signal,
The solid-state imaging device according to claim 2, further comprising an output transistor that selectively outputs the pixel signal to the signal line.
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられて前記2つの画素によって共用される第1の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第2の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記複数の画素回路は2つの信号線に交互に接続される請求項1記載の固体撮像素子。 Each column in each pixel sub-array includes two pixels,
The solid-state imaging device further includes a plurality of pixel circuits that read out the pixel signals from the plurality of pixels and output the signal lines to the signal lines, and the plurality of pixels are connected to the plurality of signal lines via the plurality of pixel circuits. The plurality of pixel circuits are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other, and a first pixel circuit shared by the two pixels, and the sub-scanning. A second pixel circuit provided adjacent to the pixels at both ends of the plurality of pixels aligned along the direction,
The solid-state image pickup device according to claim 1, wherein the plurality of pixel circuits are alternately connected to two signal lines for a plurality of pixels arranged in the sub-scanning direction.
前記固体撮像素子は、前記複数の画素から前記画素信号を読み出して前記信号線に出力する複数の画素回路をさらに備え、前記複数の画素は前記複数の画素回路を介して前記複数の信号線に接続され、前記複数の画素回路は、互いに隣接する2つの画素サブアレイの間で互いに対向する2つの画素の間に設けられて前記2つの画素によって共用される第1の画素回路と、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる第2の画素回路とを含み、
前記副走査方向に沿って整列した複数の画素について、前記第1の画素回路は2つの信号線に交互に接続され、前記第2の画素回路は追加の信号線に接続される請求項1記載の固体撮像素子。 Each column in each pixel sub-array includes two pixels,
The solid-state imaging device further includes a plurality of pixel circuits that read out the pixel signals from the plurality of pixels and output the signal lines to the signal lines, and the plurality of pixels are connected to the plurality of signal lines via the plurality of pixel circuits. The plurality of pixel circuits are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other, and a first pixel circuit shared by the two pixels, and the sub-scanning. A second pixel circuit provided adjacent to the pixels at both ends of the plurality of pixels aligned along the direction,
The first pixel circuit is alternately connected to two signal lines, and the second pixel circuit is connected to an additional signal line with respect to a plurality of pixels aligned along the sub-scanning direction. Solid-state image sensor.
前記各画素回路は、
フローティングディフュージョンと、
1つ又は2つの前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する1つ又は2つの転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備える請求項4又は5記載の固体撮像素子。 Each of the pixels includes a photoelectric conversion element that converts the incident light into an electric charge,
Each of the pixel circuits is
With floating diffusion,
One or two transfer transistors that transfer charge from one or two of the photoelectric conversion elements to the floating diffusion;
A reset transistor for resetting the potential of the floating diffusion,
The solid-state imaging device according to claim 4, further comprising an amplification transistor that amplifies a voltage in the floating diffusion to generate a pixel signal.
前記第2の画素回路の前記転送トランジスタ及び前記リセットトランジスタのための制御線は、前記副走査方向に沿って整列した複数の画素のうちの両端の画素に隣接して設けられる請求項6記載の固体撮像素子。 The control lines for the transfer transistor and the reset transistor of the first pixel circuit are provided between two pixels facing each other between two pixel sub-arrays adjacent to each other,
7. The control line for the transfer transistor and the reset transistor of the second pixel circuit is provided adjacent to pixels at both ends of a plurality of pixels aligned in the sub-scanning direction. Solid-state image sensor.
前記複数の信号線の一端に接続された第1のメモリ及び第1の加算回路と、
前記複数の信号線の他端に接続された第2のメモリ及び第2の加算回路とを備える請求項1〜7のうちの1つに記載の固体撮像素子。 The solid-state image sensor,
A first memory and a first addition circuit connected to one end of the plurality of signal lines;
The solid-state image sensor according to claim 1, further comprising a second memory and a second adder circuit connected to the other ends of the plurality of signal lines.
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、
前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える撮像装置。 A solid-state image sensor according to claim 1;
An optical system that guides incident light to each pixel of the solid-state image sensor,
A signal processing circuit for processing an output signal of the solid-state image sensor;
An image pickup apparatus comprising: a drive device that moves the solid-state image pickup element relative to a subject in the sub-scanning direction at a predetermined speed.
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