JP6745993B2

JP6745993B2 - ｐｏｌａｒ符号ベースエンコーダ、及びｐｏｌａｒ符号ベースエンコーダの分割統治構造を構成する方法

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Publication number: JP6745993B2
Application number: JP2019523881A
Authority: JP
Inventors: グレッセ、ニコラ
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Priority date: 2017-03-13
Filing date: 2018-03-09
Publication date: 2020-08-26
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Description

本発明は、包括的には、データエンコーダの分割統治（Divide-and-Conquer）構造を動的に最適化することに関し、ここで、当該データエンコーダは、ｐｏｌａｒ符号符号化方式に依拠している。本発明は、包括的には、対応する復号挙動を動的に規定することに関する。

ｐｏｌａｒ符号は、代数的構成に依拠するのではなく、情報理論的な考慮から構築された線形ブロック誤り訂正符号である。ｐｏｌａｒ符号は、カーネルの多分岐の再帰から構築された分割統治（Ｄ＆Ｃ）構造に基づいており、これにより、物理的チャネルが仮想アウターチャネルに変換される。再帰の数量が多くなると、仮想チャネルは、高信頼度又は低信頼度のうちのいずれかを有する傾向がある。換言すれば、仮想チャネルは、分極化する（polarize）。その場合、情報ビットとも称される有用なデータビットは、最も信頼度の高い仮想チャネルに割り当てられ、凍結ビット（frozen bits）は、残りの仮想チャネルに割り当てられる。

ｐｏｌａｒ符号の符号化及び復号複雑度は、Ｎ．ｌｏｇ（Ｎ）のオーダーにあり、ここで、Ｎは、検討対象のｐｏｌａｒ符号のサイズである。しかしながら、ｐｏｌａｒ符号の性能は、Ｎが小さい場合、例えばＮ＝５１２の場合、ターボ符号又はＬＤＰＣ（低密度パリティチェック）符号等の他のコーディング技術と比較すると、かなり不良である。その上、ｐｏｌａｒ符号が用いられることを意図される所与のＢＤＭＣ（バイナリ離散入力無記憶チャネル）について当該ｐｏｌａｒ符号が最適化される。

以下において、本発明者らは、図１に概略的に表すように、エンコーダ１１０とデコーダ１２０とからなるシステムを考慮する。エンコーダ１１０は、サイズＮ＝２^Ｌのｐｏｌａｒ符号に従って符号語を生成し、ここで、Ｌは、ｐｏｌａｒ符号のＤ＆Ｃ構造の深度である。換言すれば、Ｎは、「２」のべき乗である。生成された符号語は、ＢＤＭＣ１３０を介したデコーダ１２０への転送の対象となる。そのような転送は、有線送信とすることもできるし、無線送信とすることもできるし、非一時的情報記憶媒体上の中間記憶装置とすることもでき、ここで、エンコーダ１１０は、非一時的情報記憶媒体上にデータを記憶し、デコーダは、非一時的情報記憶媒体からデータを索出する。

ベクトルｘの第ｉのエントリをｘ_ｉとし、ベクトルｘから抽出されるエントリｘ_ｉ、ｘ_ｉ＋１、．．．、ｘ_ｋからなるサイズ（ｋ−ｉ＋１）のベクトルをｘ_ｉ：ｋとする。さらに、ベクトルｘから抽出されるエントリ

からなるベクトルをｘ_{ｉ：ｊ：ｋ}とし、ここで、

は、ｕの床関数を表す。

このようにして、本明細書において、レートＲ＜１のｐｏｌａｒ符号ベースエンコーダが検討され、このｐｏｌａｒ符号ベースエンコーダは、情報ビットと凍結ビットとからなるサイズＮのベクトルｂを、サイズＮの符号語ｘに変換する。ベクトルｂのＮ個のエントリのうちにＮ．Ｒ個の情報ビットが存在することに留意しなければならない。その場合、ベクトルｂのＮ個のエントリのうちにＮ．（１−Ｒ）個の凍結ビットが存在し、ベクトルｂ内の当該凍結ビットの位置及び値は、設計により既知であることに更に留意しなければならない。大半の場合、ビットは、値「０」に設定され、これらのビットのベクトルｂ内の位置は、ベクトルｂ内の第ｉの位置におけるビットが凍結ビットを保持する場合Ｆ（ｉ）＝１であるとともに、ベクトルｂ内の第ｉの位置におけるビットが情報ビットを保持する場合Ｆ（ｉ）＝０であるようなベクトルＦによって表される。

したがって、図２Ａに示すように、ｐｏｌａｒ符号を適用するために、Ｎ．Ｒ個の情報ビットからなる第１のベクトルｂ’が、マルチプレクサＭＵＸ２１０によって、ベクトルＦによって規定される凍結ビット位置に従ってＮ．（１−Ｒ）個の数量の凍結ビットを挿入することによって、長さＮのベクトルｂに変換される。その後、ベクトルｂは、ベクトルｂを長さＮの符号語ｘに符号化するように、サイズＮの分極器（分極ブロックとも称される）ＰＯＬ−Ｎ２２０によって処理され、これにより、Ｒに等しいコーディングレートがもたらされる。分極器ＰＯＬ−Ｎ２２０は、エンコーダ１１０の符号化部分を表している。

ｐｏｌａｒ符号の主要な側面は、ベクトルｂから符号語ｘへの変換は、検討対象のＢＤＭＣの実効符号レートＲ及び実効特性がどのようなものであれ静的であるということにあり、これは、ｐｏｌａｒ符号のＤ＆Ｃ構造は、一定を保つことを意味する。したがって、レート適合化及び性能最適化は、ベクトルｂ内の凍結ビットの位置を適切に選ぶことによって実行される。

図２Ｂにおいて概略的に表されているモジュール形式アーキテクチャに示すように、サイズＮの分極器ＰＯＬ−Ｎ２２０は、一対のサイズＮ／２の相補的分極器、すなわち、サイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１及びサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２から構築される。上側分極器ＵＰＯＬ−Ｎ／２２７１及び下側分極器ＬＰＯＬ−Ｎ／２２７２は、同じ構造を有するとともに、分極器ＰＯＬ−Ｎ２２０と同様に、しかし半分のサイズで構築される。これは、サイズＮ／２の各分極器は、２つの他のサイズＮ／４の分極器から構築され、図２Ｃに示すように一対の「２」に等しいサイズの分極器を達成する限り、以下も再帰的に同様に構築されることを意味する。このように、分割統治構造は、Ｌに等しい深度で再帰的であり、したがって、Ｌ個の部分分極ステージを規定する。

ベクトルｂが、図２Ａに示すサイズＮの分極器ＰＯＬ−Ｎ２２０に入力される場合を検討する。ベクトルｂは、並行した複数のカーネルのセット２５０によって処理される。各カーネルは、それ自体、図２Ｃに示す「２」に等しいサイズの分極器である。ベクトルｂのビットは、ペアによってグループ分けされ、各ペアは、専用カーネルに入力される。並行した複数のカーネルのセット２５０によって出力されたＮ個のビットは、その後、シャッフラ２６０に入力され、このシャッフラは、その奇数番目のエントリを上側分極器ＵＰＯＬ−Ｎ／２２７１に分配するとともに、その偶数番目のエントリを下側分極器ＬＰＯＬ−Ｎ／２２７２に分配する。そのため、シャッフラ２６０は、以下のように規定することができるシャッフリング演算Ｓｈｕｆｆを実行する。

ここで、シャッフリング演算Ｓｈｕｆｆは、より厳密には以下のようなものである。

ここで、ｘ^（１）は、シャッフラ２６０に入力されるベクトルを表しており、ｘ^（２）は、シャッフラ２６０によって出力される対応するベクトルを表している。

シャッフリング演算を元に戻す（reverting）ことを可能にする演算をＩｎｖＳｈｕｆｆとし、これは、以下のように規定される。

既述したように、図２Ｃは、サイズ「２」の分極器２００を概略的に表している。２つのビットｘ_１ ^（ｉｎ）及びｘ_２ ^（ｉｎ）が分極器に入力される。２つのビットｘ_１ ^{（ｏｕｔ）}及びｘ_２ ^{（ｏｕｔ）}が分極器から出力される。分極器は、ｘ_１ ^{（ｏｕｔ）}及びｘ_２ ^{（ｏｕｔ）}が以下、

のように規定されるように分極化演算を実行し、ここで、

は、ＸＯＲ関数を表している。

ビットｘ_１ ^{（ｏｕｔ）}とチャネル観測値ベクトルｙとの間の相互情報量をＩ（ｘ_１ ^{（ｏｕｔ）}；ｙ）とする。同様に、ビットｘ_２ ^{（ｏｕｔ）}とチャネル観測値ベクトルｙとの間の相互情報量をＩ（ｘ_２ ^{（ｏｕｔ）}；ｙ）とする。同様に、ビットｘ_１ ^（ｉｎ）とチャネル観測値ベクトルｙとの間の相互情報量をＩ（ｘ_１ ^（ｉｎ）；ｙ）とする。同様に、ビットｘ_２ ^（ｉｎ）と、ビットｘ_１ ^（ｉｎ）を知得した上でのチャネル観測値ベクトルｙとの間の相互情報量をＩ（ｘ_２ ^（ｉｎ）；ｙ｜ｘ_１ ^（ｉｎ））とする。分極化演算の結果として、以下の関係が存在する。

これは、容量保存が分極化演算によって保証されることを意味する。

前述の再帰を実行するために分極器ＰＯＬ−Ｎ２２０によって実施される一例示のアルゴリズムが、図３に概略的に示されている。

ステップＳ３０１において、分極器ＰＯＬ−Ｎ２２０は、データｘ_１：ｎ ^（ｉｎ）（ただし、ｎは２≦ｎ≦Ｎであるような「２」のべき乗である）について再帰的計算を実行してｘ_１：ｎ ^{（ｏｕｔ）}を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、データｘ_１：Ｎ ^（ｉｎ）について再帰的計算を行ってｘ_１：Ｎ ^{（ｏｕｔ）}を得ることに関する。

後続するステップＳ３０２において、分極器ＰＯＬ−Ｎ２２０は、ｎが「２」に等しいか否かをチェックする。ｎが「２」に等しい場合、ステップＳ３０３が実行される。そうではない場合、ステップＳ３０４が実行される。

ステップＳ３０３において、分極器ＰＯＬ−Ｎ２２０は、以下のように検討されるカーネルの２つの出力値を得るために、以下の演算を実行する。

その後、ステップＳ３０８が実行される。

ステップＳ３０４において、分極器ＰＯＬ−Ｎ２２０は、以下のように検討される並行した複数のカーネルの出力値を得るために、以下の演算を実行する（ｎ＞２）。

ここで、ｘ’_１：ｎ ^{（ｏｕｔ）}は、分極器ＰＯＬ−Ｎ２２０の検討対象の部分分極ステージのサイズｎについて用いられる並行した複数のカーネルのｎ個の出力に対応し、したがってこれは、ｘ’_{１：２：ｎ} ^{（ｏｕｔ）}が上記並行した複数のカーネルのｎ個の出力のうちの奇数番目の出力に対応し、ｘ’_{２：２：ｎ} ^{（ｏｕｔ）}が上記並行した複数のカーネルのｎ個の出力のうちの偶数番目の出力に対応することを意味する。

後続するステップＳ３０５において、分極器ＰＯＬ−Ｎ２２０は、上記並行した複数のカーネルの出力ｘ’_１：ｎ ^{（ｏｕｔ）}に対してシャッフリング演算Ｓｈｕｆｆを適用して、当該シャッフリング演算Ｓｈｕｆｆの出力ｘ’’_１：ｎ ^{（ｏｕｔ）}を得る。

後続するステップＳ３０６において、分極器ＰＯＬ−Ｎ２２０は、データｘ’’_{１：ｎ／２} ^{（ｏｕｔ）}について再帰的計算を行って、分極器ＰＯＬ−Ｎ２２０の出力ｘ_{１：ｎ／２} ^{（ｏｕｔ）}を得るという呼び出しを行う。これは、したがって図３のアルゴリズムがデータｘ’’_{１：ｎ／２} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップＳ３０７において、分極器ＰＯＬ−Ｎ２２０は、データｘ’’_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}について再帰的計算を行って、分極器ＰＯＬ−Ｎ２２０の出力ｘ_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}を得るという呼び出しを行う。これは、したがって図３のアルゴリズムがデータｘ’’_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。その後、ステップＳ３０８が実行される。

ステップＳ３０６及びＳ３０７は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

ステップＳ３０８において、分極器ＰＯＬ−Ｎ２２０は、ステップＳ３０１において実行を開始される呼び出しに、出力値ｘ_１：ｎ ^{（ｏｕｔ）}を返し、これにより、検討対象の再帰について図３のアルゴリズムが終了する。

ｐｏｌａｒ符号のＤ＆Ｃ構造に従って凍結ビットのそれぞれの位置を適切に選択することは、良好な復号性能を達成するのに重要である。実際に、分極器ＰＯＬ−Ｎ２２０は、同じ性質及び均等な特性の並行した実効ＢＤＭＣのセットを非均等な性質及び特性の並行した仮想ＢＤＭＣの等価セットに変換する。換言すれば、実効ＢＤＭＣのモデル内に分極器ＰＯＬ−Ｎ２２０を含めることによって、前述のベクトルｂが転送されることが考慮される等価チャネルを規定することができる。

一般に、ＢＤＭＣの相互情報量Ｉ（ｘ’；ｙ’）（ただし、入力ｘ’、出力ｙ’（すなわち、観測値）、及びチャネル遷移確率を特徴付ける確率関数Ｐ（ｙ’｜ｘ’））は、以下のように規定される。

ここで、Ｅ_Ｌ ^，［］は、対数尤度比（ＬＬＲ：Log Likelihood Ratio）と呼ばれる確率変数Ｌ’にわたる数学的期待値を表しており、Ｌ’は、以下のように規定される。

ここで、Ｐ（ｙ’｜ｘ’）及びＰ（ｙ’｜１−ｘ’）の双方は、入力ビット及び出力チャネル観測値に依存する。

このように、ＢＤＭＣの相互情報量は、遷移確率Ｐ（ｙ’｜ｘ’）に依存し、この遷移確率は、上記ＢＤＭＣの少なくとも１つのパラメータの確率関数ｐである。これは、以下で、ＢＤＭＣのバイナリ消失（binary erasure）チャネル及び加法的白色ガウス雑音チャネルの例を用いて説明される。同じように、ＢＤＭＣの相互情報量は、ＬＬＲ値確率分布によって特徴付けられ、これは、確率関数ｐから計算することができる。換言すれば、確率関数ｐは、ｘ’が入力であるとともにＬ’が観測値ＬＬＲであるＢＤＭＣに関連付けられる。

観測値ベクトルｙ及びビットｘ_１ ^（ｉｎ）、ｘ_２ ^（ｉｎ）、ｘ_１ ^{（ｏｕｔ）}、ｘ_２ ^{（ｏｕｔ）}にそれぞれ関連付けられたＬＬＲ値をＬ_１ ^（ｉｎ）、Ｌ_２ ^（ｉｎ）、Ｌ_１ ^{（ｏｕｔ）}、Ｌ_２ ^{（ｏｕｔ）}とする。したがって、２つの以下の方程式が成り立つ。

したがって、ｐｏｌａｒ符号のＤ＆Ｃ構造の任意の部分分極ステージにおいて、各カーネルは、入力ｘ_１ ^（ｉｎ）及びｘ_２ ^（ｉｎ）、並びに出力ｘ_１ ^{（ｏｕｔ）}及びｘ_２ ^{（ｏｕｔ）}を有する。初期観測値ベクトルに従って、ＬＬＲ値は、上記の関係を用いて計算及び伝播することができる。したがって、任意のカーネルの各入力又は出力は、等価ＢＤＭＣに対応する所与のＬＬＲ確率変数と関連付けられ、ただし、関連付けられた確率関数は、上記等価チャネルのチャネル遷移確率である。

ｐ_１ ^（ｉｎ）が、ｘ_１ ^（ｉｎ）をｘ’とするとともにＬＬＲＬ_１ ^（ｉｎ）をＬ’とする等価ＢＤＭＣと関連付けられた確率関数ｐであり、ｐ_２ ^（ｉｎ）が、ｘ_２ ^（ｉｎ）をｘ’とするとともにＬ_２ ^（ｉｎ）をＬ’とする等価ＢＤＭＣと関連付けられた確率関数ｐであり、ｐ_１ ^{（ｏｕｔ）}が、ｘ_１ ^{（ｏｕｔ）}をｘ’とするとともにＬ_１ ^{（ｏｕｔ）}をＬ’とする等価ＢＤＭＣと関連付けられた確率関数ｐであり、ｐ_２ ^{（ｏｕｔ）}が、ｘ_２ ^{（ｏｕｔ）}をｘ’とするとともにＬ_２ ^{（ｏｕｔ）}をＬ’とする等価ＢＤＭＣと関連付けられた確率関数ｐであることを検討すると、確率関数ｐ_１ ^（ｉｎ）及びｐ_２ ^（ｉｎ）は、例えば可能である場合には解析的に、又は可能でない場合にはモンテカルロシミュレーションを用いることによって、確率関数ｐ_１ ^{（ｏｕｔ）}及びｐ_２ ^{（ｏｕｔ）}から得ることができる。したがって、確率関数ｐ_１ ^（ｉｎ）及びｐ_２ ^（ｉｎ）は、以下のように表現することができる。

換言すれば、関数Ｆ_１及びＦ_２は、使用時の実効ＢＤＭＣに依存する。

第１の例によれば、ＢＤＭＣは、パラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネル（ＢＥＣ：Binary Erasure Channel）である。任意のチャネル観測値ｙ_ｉは、確率（１−ε_ｉ）でｘ_ｉに等しく、確率ε_ｉで消去される（これは、観測値が利用可能でないことを意味する）。したがって、ＢＥＣの確率関数は、消去率パラメータによって規定される条件付き確率質量関数である。チャネルは、遷移確率関数ｐ_ｉが尤度関数であるとともにＢＥＣチャネルのパラメータε_ｉの関数であり、

であるようになっていることによって特徴付けられる。

したがって、ＢＥＣの相互情報量は、遷移確率関数Ｐ（ｙ_ｉ｜ｘ_ｉ）に依存し、消去率ε_ｉの関数に還元することができる。

したがって、これは、カーネルレベルにおいて、

であることを意味し、これは、

であることを暗示している。

したがって、ｘ_１ ^（ｉｎ）を考慮すると、等価チャネルは、１−（１−ε_１）（１−ε_２）に等しい消去率パラメータを有するＢＥＣである。加えて、ｘ_２ ^（ｉｎ）を考慮すると、等価チャネルは、ε_１ε_２に等しい消去率パラメータを有するＢＥＣである。換言すれば、これらの状況下で、

であり、ここで、関数Ｆ_１’（ｐ_１ ^{（ｏｕｔ）}，ｐ_２ ^{（ｏｕｔ）}）及びＦ_２’（ｐ_１ ^{（ｏｕｔ）}，ｐ_２ ^{（ｏｕｔ）}）は、確率ｐ_１ ^{（ｏｕｔ）}及びｐ_２ ^{（ｏｕｔ）}から等価チャネルの消去率を得ることを目的とし、これらの関数は、遷移確率関数ｐ_１ ^（ｉｎ）及びｐ_２ ^（ｉｎ）を得ることを可能にする。既述したように、確率関数ｐ_ｉ ^{（ｏｕｔ）}は、遷移確率ｐ（ｙ｜ｘ_ｉ ^{（ｏｕｔ）}）であり、１からＢＥＣチャネルの消去率ε_ｉを減算したものに等しい。したがって、最終的に、関数Ｆ_１及びＦ_２について、以下の関係が規定される。

第２の例によれば、ＢＤＭＣは、加法的白色ガウス雑音（ＡＷＧＮ）チャネルであり、このチャネルを介して、バイナリ位相シフトキーイング（ＢＰＳＫ：Binary Phase Shift Keying）変調が用いられるとともに、パラメータとして信号対雑音比（ＳＮＲ）ρに依拠することによってモデル化される。

ＢＰＳＫ変調は、「０」に等しいビットを「＋１」に等しいシンボルに変換するとともに、「１」に等しいビットを「−１」に等しいシンボルに変換する。したがって、ビット値がｘ_ｉである場合、シンボル値は、（２ｘ_ｉ−１）である。チャネルは、遷移確率関数ｐ_ｉが尤度関数であるとともにＢＰＳＫ入力を有するＡＷＧＮチャネルのパラメータρ_ｉの関数であり、

であるようになっていることによって特徴付けられる。

結果として、カーネルレベルにおいて、

であり、ここで、Ｌ_１ ^{（ｏｕｔ）}及びＬ_２ ^{（ｏｕｔ）}は、それゆえガウス確率変数であり、ρ_１ ^{（ｏｕｔ）}及びρ_２ ^{（ｏｕｔ）}は、それぞれ観測値ｙ_１及びｙ_２を与えるＢＤＭＣのＳＮＲパラメータである。

ＡＷＧＮＢＤＭＣの相互情報量は、遷移確率関数に依拠しており、信号対雑音比のみの関数に還元することができる。

ＢＰＳＫ入力を有するＡＷＧＮＢＤＭＣの相互情報量は、ＳＮＲパラメータ値ρごとに１つの値を有し、この値は、当該ＢＤＭＣ上で送信することができる、データレート上の「０」と「１」との間の上限を特徴付ける。データレートは、「１」によって範囲が定められ、この「１」は、情報が符号化されない場合、すなわちコーディングレートが「１」に等しい場合のＢＰＳＫ変調のスペクトラル効率であることが理解される。実際には、相互情報量は、いずれの誤り訂正符号のコーディングレートが所与のＳＮＲ ρにおける送信について選ばれるべきであるかについての指標を与える。

したがって、閉形式において既知であるか又は実験及び集計から既知である、所与の信号対雑音比ρについてのＡＷＧＮＢＤＭＣの相互情報量の値を提供する関数として

を規定することができ、したがって、以下が適用される。

さらに、Ｌ_２ ^（ｉｎ）＝Ｌ_１ ^{（ｏｕｔ）}＋Ｌ_２ ^{（ｏｕｔ）}もガウス分布であり、これには、入力ｘ_２ ^（ｉｎ）を有する等価ＢＤＭＣが、以下、

のように規定されるパラメータρ_２ ^（ｉｎ）に依拠する場合、ガウス分布であることを伴う。

したがって、入力ｘ_２ ^（ｉｎ）に関連付けられたガウス等価ＢＤＭＣの相互情報量は、以下のように表すことができる。

分極化演算の容量保存特性に起因して、

であり、これは、

であることを意味することに留意することができる。

Ｌ_１ ^（ｉｎ）はガウス等価ＢＤＭＣをもたらさず、ガウス近似は好ましくは、計算の簡潔性という考慮のために用いられるので、したがって、ｘ_１ ^（ｉｎ）についての等価ＢＤＭＣは、以下、

のように規定されるパラメータρ_１ ^（ｉｎ）を用いて得ることができ、ここで、

は、

の逆関数であり、これは、関数集計を通じて得ることができることに更に留意することができる。

したがって、ｘ_１ ^（ｉｎ）を考慮すると、等価チャネルは、上記で規定したρ_１ ^（ｉｎ）に等しいＳＮＲパラメータを有するＡＷＧＮチャネルである。加えて、ｘ_２ ^（ｉｎ）を考慮すると、等価チャネルは、上記で規定したρ_２ ^（ｉｎ）に等しいＳＮＲパラメータを有するＡＷＧＮチャネルである。換言すれば、これらの状況下で、

である。

したがって、関数Ｆ_１’（ｐ_１ ^{（ｏｕｔ）}，ｐ_２ ^{（ｏｕｔ）}）及びＦ_２’（ｐ_１ ^{（ｏｕｔ）}，ｐ_２ ^{（ｏｕｔ）}）は、等価ＢＤＭＣのＳＮＲを得ることを目的とし、これらの関数は、遷移確率ｐ_１ ^（ｉｎ）及びｐ_２ ^（ｉｎ）を得ることを可能にする。

したがって、最後に、関数Ｆ_１及びＦ_２について以下の関係が適用される。

上述したように、確率関数は、等価ＢＤＭＣの相互情報量を計算することを可能にする。分極器ＰＯＬ−Ｎ２２０のＤ＆Ｃ構造は、各カーネルの２つの入力間又は２つの出力間の確率変数の独立性を保証することを可能にし、したがって、確率関数計算は、分極器ＰＯＬ−Ｎ２２０の全Ｄ＆Ｃ構造中を伝播することができ、それゆえ、転送を実行するのに用いられるとともに分極器ＰＯＬ−Ｎ２２０の出力において考慮される実効ＢＤＭＣの確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}の関数として、分極器ＰＯＬ−Ｎ２２０の入力において等価ＢＤＭＣについての確率関数ｐ_１：Ｎ ^（ｉｎ）を計算することが可能になる。

以前の記載から、図２Ｄに概略的に示される確率関数伝播のアルゴリズムを導くことができ、したがって、凍結ビット位置を判断するのに用いることができる。

ステップＳ２９１において、分極器ＰＯＬ−Ｎ２２０は、確率関数ｐ_１：ｎ ^{（ｏｕｔ）}（ただし、ｎは２≦ｎ≦Ｎであるような「２」のべき乗である）について再帰的計算を実行して確率関数ｐ_１：ｎ ^（ｉｎ）を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}について再帰的計算を行って確率関数ｐ_１：Ｎ ^（ｉｎ）を得ることに関する。

後続するステップＳ２９２において、分極器ＰＯＬ−Ｎ２２０は、ｎが「２」に等しいか否かをチェックする。ｎが「２」に等しい場合、ステップＳ２９３が実行される。そうではない場合、ステップＳ２９４が実行される。

ステップＳ２９３において、分極器ＰＯＬ−Ｎ２２０は、以下のように検討される確率関数ｐ_１ ^（ｉｎ）及びｐ_２ ^（ｉｎ）を得るために、以下の演算を実行する。

その後、ステップＳ２９８が実行される。

ステップＳ２９４において、分極器ＰＯＬ−Ｎ２２０は、確率関数ｐ_{１：ｎ／２} ^{（ｏｕｔ）}についての再帰的計算を呼び出して中間確率関数ｐ’_{１：ｎ／２}を得る。これは、その場合、図２Ｄのアルゴリズムがデータｐ_{１：ｎ／２} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップＳ２９５において、分極器ＰＯＬ−Ｎ２２０は、確率関数ｐ_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}についての再帰的計算を呼び出して中間確率関数ｐ’_{ｎ／２＋１：ｎ}を得る。これは、その場合、図２Ｄのアルゴリズムがデータｐ_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。

ステップＳ２９４及びＳ２９５は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップＳ２９６において、分極器ＰＯＬ−Ｎ２２０は、中間確率関数ｐ’_１：ｎに対してシャッフリング演算ＩｎｖＳｈｕｆｆの逆を適用して、検討対象の並行した複数のカーネルの出力に対する中間確率関数を得る。

後続するステップＳ２９７において、分極器ＰＯＬ−Ｎ２２０は、以下のもの、すなわち、

を計算して、検討対象の並行した複数のカーネルの入力に対する確率関数を得る。その後、ステップＳ２９８が実行される。

ステップＳ２９８において、分極器ＰＯＬ−Ｎ２２０は、ステップＳ２９１において実行を開始される呼び出しに、出力値ｐ_１：ｎ ^（ｉｎ）を返し、これにより、検討対象の再帰について図２Ｄのアルゴリズムが終了する。

最後に、分極器ＰＯＬ−Ｎ２２０について、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}のセットから確率関数ｐ_１：Ｎ ^（ｉｎ）のセットが計算される。その場合、ベクトルｂ内の凍結ビットの位置の定義は、計算された相互情報量若しくはビット誤りレートに基づいて得ることができるか、又は、確率関数ｐ_１：Ｎ ^（ｉｎ）から得ることができる。確率関数ｐ_１：Ｎ ^（ｉｎ）のセットにより、相互情報量｛Ｉ（ｘ_ｉ ^（ｉｎ）；ｙ｜ｘ_{ｉ：ｎ−１} ^（ｉｎ）｝_ｉのセットを直接計算することが可能になる。その場合、最も低いものから順にＮ．（１−Ｒ）個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「１」がベクトルＦ内で対応して設定される。代替的に、その場合、ベクトルｂ内の凍結ビットの位置の定義は、誤り確率に基づいて得ることができる。確率関数ｐ_１：Ｎ ^（ｉｎ）のセットにより、各入力ビットｘ_ｉ ^（ｉｎ）についての判断のビット誤り確率を計算することが可能になる。その場合、最も高いものから順にＮ．（１−Ｒ）個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「１」がベクトルＦ内で対応して設定される。

したがって、図４Ａに概略的に表されるモジュール式アーキテクチャに示すように、デコーダ１２０によって得られた観測値ｙからベクトルｂの推定値ｂ＊を索出することが可能であるように、当該デコーダ１２０は、ＬＬＲ計算モジュール４２１、信念伝播デコーダ４２２及び判断器４２３を含み、これらはともに、デコーダ１２０の復号部分４２０を形成する。デコーダ１２０は、エンコーダ１１０によって用いられる凍結ビットの位置の知識から、ベクトルｂの推定値ｂ＊をベクトルｂ’の推定値ｂ’＊に変換するデマルチプレクサ４１０を更に含む。ＬＬＲ計算モジュール４２１は、ＬＬＲ形式における観測値、すなわちベクトルＬ_ｘを出力し、この出力値は、その後、ｐｏｌａｒ符号の入力における事前確率のベクトルであり、凍結ビットの値及び位置の事前知識により初期化される、同様にＬＬＲ形式におけるＬ_ｂとともに信念伝播デコーダ４２２によって用いられて、同様にＬＬＲ形式における推定値

を出力する。このように、推定値

は、デコーダ１２０の入力Ｌ_ｂ及びＬ_ｘの観点におけるベクトルｂのビットの微調整された推定値であり、これらの推定値は、その後、判断器４２３によって用いられて、ベクトルｂの推定値ｂ＊を求める。信念伝播デコーダ４２２は、ＭＩＭＯ（多入力多出力）送信の文脈におけるチャネル推定の微調整及び／又はＱＡＭ（直交振幅変調）シンボル復調等のために、デコーダ１２０の他の確率論的検出ブロックを用いて反復するために、デコーダの入力Ｌ_ｂ及びＬ_ｘの観点における観測値Ｌ_ｘの微調整された推定値である推定値

を更に出力することができる。

デコーダ１２０の挙動は、図４Ｂにおけるアルゴリズムによって概略的に示されている。

ステップＳ４５１において、デコーダ１２０は、まずベクトルＬ_ｂをヌルベクトルとして初期化し、その後、デコーダ１２０は、このベクトルＬ_ｂを、以下のように、エンコーダ１１０によって用いられる凍結ビットの位置の知識に従って変更する。

ここで、＋∞は、第ｊのビットのＬＬＲＬ_ｂ（ｊ）は、確率１を有するこのビットについての値として「０」を与える。凍結ビットが「０」の代わりに「１」の値を用いて初期化されると、ＬＬＲの値は、−∞となるべきであることに留意しなければならない。＋∞は、サイズｎの任意の分極器（ただし、ｎは、０＜ｎ≦Ｎ／２であるような「２」のべき乗である）の入力において存在することができるＬＬＲ値の範囲外であるように十分に高い値によって数値的に表される。これは、ベクトルｂ内の凍結ビットの位置に対応する任意のインデックス値について、当該インデックス値におけるベクトルＬ_ｂの値は、無限又はこのベクトルを代表するデフォルト値に設定され、それ以外は「０」に設定されることを意味する。

後続するステップＳ４５２において、デコーダ１２０は、内部変数Ｌ’_１：Ｎ ^（ｉｎ）及びＬ’_１：Ｎ ^{（ｏｕｔ）}を、ヌル値を用いて初期化する。当該内部変数は、信念伝播の再帰に沿って伝播されることを意図されている。

後続するステップＳ４５３において、デコーダ１２０は、分極器ＰＯＬ−Ｎ２２０の既知のＤ＆ＣとＬＬＲ形式における観測値Ｌ_ｘとに従って、内部変数Ｌ’_１：Ｎ ^（ｉｎ）及びＬ’_１：Ｎ ^{（ｏｕｔ）}を用いて信念伝播を計算する。換言すれば、デコーダ１２０は、ベクトルＬ_ｂをＬ_１：Ｎ ^（ｉｎ）として、及びベクトルＬ_ｘをＬ_１：Ｎ ^{（ｏｕｔ）}として内部に入力することによって、図４Ｄに概略的に示すアルゴリズムを用いる。信念伝播の出力は、ベクトル

及び

であり、ここで、ベクトル

は、その後、ベクトルｂの推定値ｂ＊を求めるのに判断器４２３によって用いられる。

後続するステップＳ４５４において、デコーダ１２０は、信念伝播デコーダ４２２によって出力された推定値

に従ってベクトルｂの推定値ｂ＊の各ビットについて判断を行う。この判断は、以下のように行われる。

は、「０」に等しいべきではない。そのような状況が生じた場合、デコーダ１２０は、対応するビット

を、「０」又は「１」のいずれかに任意に設定する。

したがって、デコーダ１２０は、ベクトルｂ内の凍結ビットの位置を知得しているので、デコーダは、そこから情報ビットを抽出してベクトルｂ’の推定値ｂ’＊を形成することが可能であり、これにより、ｐｏｌａｒ符号手法を用いた、エンコーダ１１０からデコーダ１２０への当該情報ビットの転送が終了する。

ステップＳ４５３において明らかであるように、信念伝播デコーダ４２２の挙動は、図４Ｃに概略的に示すファクターグラフを適用することによって、図４Ｄにおけるアルゴリズムによって概略的に示されている。

信念伝播は、分極器ＰＯＬ−Ｎ２２０の各カーネル内で、左から右に、及び右からの左に確率（信念）を伝播する。図４Ｃに概略的に表されているカーネルを参照して、カーネルの左側からの入力信念（ＬＬＲの形式における）Ｌ_１：２ ^（ｉｎ）及びカーネルの右側からの入力信念Ｌ_１：２ ^{（ｏｕｔ）}を有するとともに、カーネルの左側からの出力信念（ＬＬＲの形式における）

及びカーネルの右側からの出力信念

を有するカーネルを検討する。それゆえ、入力信念を出力信念にリンクする更新関数Ｂ_１ ^（ｉｎ）、Ｂ_２ ^（ｉｎ）、Ｂ_１ ^{（ｏｕｔ）}及びＢ_２ ^{（ｏｕｔ）}が、以下のように規定される。

ステップＳ４７１において、信念伝播デコーダ４２２は、入力信念Ｌ_１：ｎ ^（ｉｎ）及びＬ_１：ｎ ^{（ｏｕｔ）}（ただし、ｎは２≦ｎ≦Ｎであるような「２」のべき乗である）について再帰的計算を実行して出力信念

及び

を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、入力信念Ｌ_１：Ｎ ^（ｉｎ）及びＬ_１：Ｎ ^{（ｏｕｔ）}について再帰的計算を行って出力信念

及び

を得ることに関する。

ステップＳ４７２において、信念伝播デコーダ４２２は、ｎが「２」に等しいか否かをチェックする。ｎが「２」に等しい場合、ステップＳ４７３が実行される。そうではない場合、ステップＳ４７４が実行される。

ステップＳ４７３において、信念伝播デコーダ４２２は、以下のように検討される出力信念

及び

を得るために、以下の演算を実行する。

その後、ステップＳ４７９が実行される。

ステップＳ４７４において、信念伝播デコーダ４２２は、信念Ｌ_{２ｉ−１：２ｉ} ^（ｉｎ）及びＬ’_{２ｉ−１：２ｉ} ^{（ｏｕｔ）}、∀０＜ｉ＜ｎ／２、について再帰的計算を行って、信念

及び

を得るという呼び出しを行う。これは、したがって図４Ｄのアルゴリズムがデータの各対

及び

、∀０＜ｉ＜ｎ／２、に対して「２」の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップＳ４７５において、信念伝播デコーダ４２２は、信念Ｌ’_{１：ｎ／２} ^（ｉｎ）及びＬ_{１：ｎ／２} ^{（ｏｕｔ）}について再帰的計算を行って、信念

及び

を得るという呼び出しを行う。これは、したがって図４ＤのアルゴリズムがデータＬ’_{１：ｎ／２} ^（ｉｎ）及びＬ’_{１：ｎ／２} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップＳ４７６において、信念伝播デコーダ４２２は、信念Ｌ’_{ｎ／２＋１：ｎ} ^（ｉｎ）及びＬ_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}について再帰的計算を行って、信念

及び

を得るという呼び出しを行う。これは、したがって図４ＤのアルゴリズムがデータＬ’_{ｎ／２＋１：ｎ} ^（ｉｎ）及びＬ’_{ｎ／２＋１：ｎ} ^{（ｏｕｔ）}に対してｎ／２の分極化サイズを用いて再帰的に実行されることを意味する。

ステップＳ４７４、Ｓ４７５及びＳ４７６は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップＳ４７７において、信念伝播デコーダ４２２は、データ

に対してシャッフリング演算ＩｎｖＳｈｕｆｆの逆を適用して、データＬ’_１：ｎ ^{（ｏｕｔ）}を得る。その後、データＬ’_１：ｎ ^{（ｏｕｔ）}は、ステップＳ４７９において後の呼び出しプロセスを終了するときに更新される。

後続するステップＳ４７８において、信念伝播デコーダ４２２は、データ

に対してシャッフリング演算Ｓｈｕｆｆを適用して、データＬ’_１：ｎ ^（ｉｎ）を得る。その後、データＬ’_１：ｎ ^（ｉｎ）は、ステップＳ４７９において後の呼び出しプロセスを終了するときに更新される。

ステップＳ４７７及びＳ４７８は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップＳ４７９において、信念伝播デコーダ４２２は、ステップＳ４７１において実行を開始される呼び出しに、出力信念

及び

を返し、これにより、検討対象の再帰について図４Ｄのアルゴリズムが終了する。

ｐｏｌａｒ符号手法の主な強みは、その漸近的最適性にある。漸近状態の結果、情報ビットを転送するための完全チャネル（「１」に等しい相互情報量、すなわち「０」に等しい誤りレート）、及び凍結ビットを転送するためのヌルチャネル（「０」に等しい相互情報量、すなわち「１」に等しい誤りレート）が得られる。上記の導入部の説明から、有限長において、チャネル分極は完全等価チャネル及びヌル等価チャネルに完全には収束せず、それにより、情報ビットについて非ヌルの誤りレート及び非ユニタリの相互情報量を有する不完全の等価グローバルチャネルがもたらされることを見て取ることができる。さらに、したがって、凍結ビットは、非ヌルの相互情報量を有するチャネル上で転送され、これには、容量が分極器ＰＯＬ−Ｎ２２０によって保存されるので、情報レートにおける損失が伴う。

有限長のｐｏｌａｒ符号について、誤りの確率を改善、好ましくは最小化すること、及び／又は、情報レートを改善、好ましくは最大化することが望ましい。

ｐｏｌａｒ符号の低複雑度の利益を保つことを可能にする解決策を提供することが更に望ましい。単純かつ費用効果的な解決策を提供することが更に望ましい。

そのために、本発明は、バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するｐｏｌａｒ符号ベースエンコーダの分割統治構造を構成する方法であって、方法は、ｐｏｌａｒ符号ベースエンコーダによって実行され、分割統治構造は、サイズＮ＝２^Ｌの分極ブロックが後置されるマルチプレクサからなり、マルチプレクサは、有用なデータビット及び凍結ビットのセットを入力として有することで入力データｘ_１：Ｎ ^（ｉｎ）を形成し、サイズＮの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズＮの分極ブロックと同様の構造を有するが、半分のサイズを有するサイズＮ／２の２つの相補的分極部分ブロックとを備え、シャッフラは、その奇数番目のエントリを相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを相補的分極部分ブロックのうちの他方に分配し、それにより、分割統治構造は、Ｌに等しい深度を有して再帰的であるようになっている、方法に関する。分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び／又は他方との間に動的に構成可能なインターリーバが存在し、方法は、バイナリ離散入力無記憶チャネルにおける変化を検出することと、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、サイズＮの分極部分ブロックの出力においてバイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得ることと、動的に構成可能なインターリーバのインターリービング構成のセットについて、得られた確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}から、サイズＮの分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^（ｉｎ）を計算することと、凍結ビットの対応する位置を求めるとともに対応する性能指数値を求めることであって、性能指数は、バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの転送の性能を表す推定値であることと、求められた対応する性能指数値の観点において、バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの転送の最高性能を示す動的に構成可能なインターリーバのインターリービング構成を選択するととともに適用することとを含む。

したがって、ＢＤＭＣにわたって用いられる有限長のｐｏｌａｒ符号の性能改善が達成される。その上、ｐｏｌａｒ符号の低複雑度の利益が保たれる。

特定の実施形態では、性能指数は、相互情報量ベースであり、以下のように規定され、

ここで、Ｉ（ｘ_ｊ ^（ｉｎ）；ｙ｜ｘ_{１：ｊ−１} ^（ｉｎ））は、サイズＮの分極ブロックの第ｊの入力ｘ_ｊ ^（ｉｎ）と、入力の値ｘ_{１：ｊ−１} ^（ｉｎ）が既知であるか又は正しく復号されていることを仮定した観測値ベクトルｙとの間の相互情報量であり、Ｆは、「１」に設定された対応するエントリにおける凍結ビットの位置を示すＮ長ベクトルである。

したがって、ｐｏｌａｒ符号の改善は、そのような相互情報量に依拠することによって費用効果的に達成することができる。

特定の実施形態では、性能指数は、情報語の復号に成功したものに関連し、以下のように規定され、

ここで、Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、サイズＮの分極ブロックの第ｊの入力ｘ_ｊ ^（ｉｎ）の復号成功確率を表しており、したがって、１−Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、サイズＮの分極ブロックのこのｊの入力ｘ_ｊ ^（ｉｎ）のビット誤り確率を表しており、Ｆは、「１」に設定された対応するエントリにおける凍結ビットの位置を示すＮ長ベクトルである。

したがって、ｐｏｌａｒ符号の改善は、そのようなビット誤り確率に依拠することによって費用効果的に達成することができる。

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、全ての可能なインターリービング構成の入出力関連スイッチを考慮することによる遺伝的手法を用いて規定される。

したがって、ＢＤＭＣ上で起こる変化に適合した最適化されたインターリービング構成に到達するように、インターリービング構成テストが費用効果的に実行される。

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、動的に構成可能なインターリーバが可能な全てのインターリービング構成を収集する。

したがって、インターリービング構成テストは、網羅的に実行される。

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、インターリービング構成の所定のコードブックからなる。

したがって、インターリービング構成テストは、費用効果的に実行される。

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、動的に構成可能なインターリーバの所定の数量のランダム構成からなる。

特定の実施形態において、バイナリ離散入力無記憶チャネルは、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得るためにモニタリングされるパラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルである。

したがって、バイナリ消失チャネルを介した送信が改善される。

特定の実施形態では、バイナリ離散入力無記憶チャネルは、加法的白色ガウス雑音チャネルであり、加法的白色ガウス雑音チャネルを介して、バイナリ位相シフトキーイング変調が用いられるとともに、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得るためにモニタリングされるパラメータとして信号対雑音比に依拠することによってモデル化される。

したがって、バイナリ位相シフトキーイング変調が用いられる加法的白色ガウス雑音チャネルを介した送信が改善される。

本発明は、バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースエンコーダからｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行する方法であって、ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、ｐｏｌａｒ符号ベースエンコーダは、上記に記載の方法を実行し、ｐｏｌａｒ符号ベースデコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出することと、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、ｐｏｌａｒ符号ベースエンコーダによって動的に規定されるインターリービング構成を得ることと、得られたインターリービング構成に従って、信念伝播デコーダを構成することとを実行する、方法に更に関する。方法は、更に、このように構成される信念伝播デコーダが、ｐｏｌａｒ符号ベースデコーダにおいて実現され、ｐｏｌａｒ符号ベースエンコーダからの有用なデータの転送中にバイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダによって観測値を復号するようになっている。

特定の実施形態では、ｐｏｌａｒ符号ベースデコーダは、確率関数ｐ_１：ｎ ^{（ｏｕｔ）}の観点において、適用されるべきインターリービング構成を動的に求めるときに、ｐｏｌａｒ符号ベースエンコーダ１１０の挙動をシミュレートすることによって、インターリービング構成を得る。

したがって、ｐｏｌａｒ符号ベースエンコーダからｐｏｌａｒ符号ベースデコーダへのｐｏｌａｒ符号構造情報転送を回避することができる。

本発明は、バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するように意図されたｐｏｌａｒ符号ベースエンコーダであって、ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、サイズＮの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズＮの分極ブロックと同様の構造を有するが、半分のサイズを有するサイズＮ／２の２つの相補的分極部分ブロックとを備え、シャッフラは、その奇数番目のエントリを相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを相補的分極部分ブロックのうちの他方に分配し、それにより、分割統治構造は、Ｌに等しい深度を有して再帰的であるようになっている、ｐｏｌａｒ符号ベースエンコーダに更に関する。ｐｏｌａｒ符号ベースエンコーダは、更に、分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び／又は他方との間に動的に構成可能なインターリーバが存在するようになっているとともに、ｐｏｌａｒ符号ベースエンコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、サイズＮの分極部分ブロックの出力においてバイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得る手段と、動的に構成可能なインターリーバのインターリービング構成のセットについて、得られた確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}から、サイズＮの分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^（ｉｎ）を計算する手段と、凍結ビットの対応する位置を求めるとともに対応する性能指数値を求める手段であって、性能指数は、バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの転送の性能を表す推定値である、手段と、求められた対応する性能指数値の観点において、バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの転送の最高性能を示す動的に構成可能なインターリーバのインターリービング構成を選択するととともに適用する手段とを更に備える。

本発明は、ｐｏｌａｒ符号ベースエンコーダとｐｏｌａｒ符号ベースデコーダとを備えるシステムであって、ｐｏｌａｒ符号ベースエンコーダは、バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するように意図されており、ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、ｐｏｌａｒ符号ベースエンコーダは、上記で規定したものであり、ｐｏｌａｒ符号ベースデコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、ｐｏｌａｒ符号ベースエンコーダによって動的に規定されるインターリービング構成を得る手段と、得られたインターリービング構成に従って、信念伝播デコーダを構成する手段とを備える、システムに更に関する。システムは、更に、このように構成される信念伝播デコーダが、ｐｏｌａｒ符号ベースデコーダにおいて実現され、ｐｏｌａｒ符号ベースエンコーダからの有用なデータの転送中にバイナリ離散入力無記憶チャネルを介してこのｐｏｌａｒ符号ベースデコーダによって観測値を復号するようになっている。

また、本発明は、少なくとも１つの実施形態では、通信ネットワークからダウンロードし、及び／又は、コンピュータによって読み出すことができる非一時的情報記憶媒体上に記憶し、プロセッサ又は処理電子回路部によって実行することができるコンピュータプログラムに関する。このコンピュータプログラムは、プロセッサ又は処理電子回路部によって実行されると、その種々の実施形態のうちのいずれか１つにおいて前述の方法を実施する命令を含む。

また、本発明は、コンピュータによって非一時的情報記憶媒体から読み出されてプロセッサ又は処理電子回路部によって実行されると、その種々の実施形態のうちのいずれか１つにおいて前述の方法を実施する、プロセッサによって実行することができる命令のセットを含むコンピュータプログラムを記憶する非一時的情報記憶媒体に関する。

本発明の特徴は、一例示の実施形態の以下の説明を読むことによってより明らかになり、この説明は、添付図面に関して作成されたものである。

ｐｏｌａｒ符号エンコーダ及び対応するｐｏｌａｒ符号デコーダを備えるシステムを概略的に表す図である。従来技術によるエンコーダの符号化部分を概略的に表す図である。従来技術による符号化部分のモジュール式アーキテクチャを概略的に表す図である。従来技術による符号化部分に用いられるカーネル構造を概略的に表す図である。従来技術による凍結ビット位置を判断するのに用いられる確率関数伝播のアルゴリズムを概略的に表す図である。図２Ｂに示すモジュール式アーキテクチャに従って符号化を実行する再帰アルゴリズムを概略的に表す図である。従来技術による復号部分のモジュール式アーキテクチャを概略的に表す図である。従来技術による復号アルゴリズムを概略的に表す図である。図２Ｃに概略的に示すカーネル構造に適用されるファクターグラフを概略的に表す図である。従来技術による信念伝播アルゴリズムを概略的に表す図である。本発明による符号化部分のモジュール式アーキテクチャの第１の実施形態を概略的に表す図である。本発明による符号化部分のモジュール式アーキテクチャの第２の実施形態を概略的に表す図である。本発明による符号化部分のモジュール式アーキテクチャの第３の実施形態を概略的に表す図である。本発明による復号部分のモジュール式アーキテクチャを概略的に表す図である。本発明による符号化部分を構成するアルゴリズムを概略的に表す図である。本発明による、遺伝的手法において、符号化部分の適切な構成を求めるアルゴリズムを概略的に表す図である。本発明による、凍結ビット位置を判断するのに用いられる確率関数伝播のアルゴリズムを概略的に表す図である。ｐｏｌａｒ符号エンコーダ及び／又はｐｏｌａｒ符号デコーダを実装するのに用いることができるハードウェアアーキテクチャを概略的に表す図である。本発明による復号アルゴリズムを概略的に表す図である。ｐｏｌａｒ符号デコーダを実装するのに用いることができるハードウェアアーキテクチャを概略的に表す図である。本発明による信念伝播アルゴリズムを概略的に表す図である。

以下の説明は、ｐｏｌａｒ符号ベースエンコーダを備える送信機と、対応するｐｏｌａｒ符号ベースデコーダを備える受信機との間の無線通信に適用される。以下で詳述される原理は、光通信又は有線通信等の他の種類の通信にも適用することができる。その上、本明細書において詳述される原理は、元データの符号化の文脈、メモリへの符号化されたデータの記憶の文脈、そして、元データの更なる復号及び索出のための記憶されたデータの後の読み出しの文脈にも適用することができる。

本明細書に記載のシステムは、図１に示したものと同じ文脈に依拠している。一方で、エンコーダ１１０及びデコーダ１２０は、以下で詳述されるように構成される。

図５Ａは、本発明による、分極器ＰＯＬ−Ｎ２２０のモジュール式アーキテクチャの第１の実施形態を概略的に表している。

図２Ｂにおけるように、分極器ＰＯＬ−Ｎ２２０は、前置カーネル２５０、シャッフラ２６０、サイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１及びサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２並びに混合器２８０を備える。図２Ｂにおける構成とは対照的に、図５Ａに示す第１の実施形態は、シャッフラ２６０とサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２との間に挿入されたインターリーバ５００を更に備える。上側分極器ＵＰＯＬ−Ｎ／２２７１及び下側分極器ＬＰＯＬ−Ｎ／２２７２は、同じ構造を有するとともに、分極器ＰＯＬ−Ｎ２２０と同様に、しかし半分のサイズで構築される。これは、サイズＮ／２の各分極器は、２つの他のサイズＮ／４の分極器から構築され、図２Ｃに示すように「２」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第１の実施形態では、そのようなインターリーバ５００は、各シャッフラと各下側分極器との間に配置される。各インターリーバ５００は、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバ５００は、分極器ＰＯＬ−Ｎ２２０の他の任意のインターリーバ５００とは独立して構成することができる。

分極器ＰＯＬ−Ｎ２２０は、各インターリーバ５００が接続されるコンフィギュレータ５１２を更に備える。コンフィギュレータ５１２は、各インターリーバ５００を構成する役割を担う。したがって、コンフィギュレータ５１２は、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図７及び図８に関して以下で詳述される。

分極器ＰＯＬ−Ｎ２２０は、分極器ＰＯＬ−Ｎ２２０のインターリーバ５００によって適用されることになる新たな構成を規定するために、コンフィギュレータ５１２をアクティベートするようにコンフィギュレータ５１２に接続された検出器５１１を更に備える。この態様は、図７に関して以下で詳述される。

図５Ｂは、本発明による、分極器ＰＯＬ−Ｎ２２０のモジュール式アーキテクチャの第２の実施形態を概略的に表している。

図２Ｂにおけるように、分極器ＰＯＬ−Ｎ２２０は、前置カーネル２５０、シャッフラ２６０、サイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１及びサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２並びに混合器２８０を備える。図２Ｂにおける構成とは対照的に、図５Ｂに示す第２の実施形態は、インターリーバ５００を更に備える。図５Ｂにおいて、インターリーバ５００は、シャッフラ２６０とサイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１との間に挿入される。上側分極器ＵＰＯＬ−Ｎ／２２７１及び下側分極器ＬＰＯＬ−Ｎ／２２７２は、同じ構造を有するとともに、分極器ＰＯＬ−Ｎ２２０と同様に、しかし半分のサイズで構築される。これは、サイズＮ／２の各分極器は、２つの他のサイズＮ／４の分極器から構築され、図２Ｃに示すように「２」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第２の実施形態では、そのようなインターリーバは、各シャッフラと各上側分極器との間に配置される。各インターリーバは、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバは、分極器ＰＯＬ−Ｎ２２０の他の任意のインターリーバとは独立して構成することができる。

分極器ＰＯＬ−Ｎ２２０は、各インターリーバ５００が接続されるコンフィギュレータ５１２を更に備える。コンフィギュレータ５１２は、各インターリーバ５００を構成する役割を担う。したがって、コンフィギュレータ５１２は、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図７及び図８に関して以下で詳述される。

図５Ｃは、本発明による、分極器ＰＯＬ−Ｎ２２０のモジュール式アーキテクチャの第３の実施形態を概略的に表している。

図２Ｂにおけるように、分極器ＰＯＬ−Ｎ２２０は、前置カーネル２５０、シャッフラ２６０、サイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１及びサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２並びに混合器２８０を備える。図２Ｂにおける構成とは対照的に、図５Ｃに示す第３の実施形態は、２つのインターリーバ５０１及び５０２を更に備える。図５Ｃにおいて、インターリーバ５０１は、シャッフラ２６０とサイズＮ／２の上側分極器ＵＰＯＬ−Ｎ／２２７１との間に挿入され、インターリーバ５０２は、シャッフラ２６０とサイズＮ／２の下側分極器ＬＰＯＬ−Ｎ／２２７２との間に挿入される。上側分極器ＵＰＯＬ−Ｎ／２２７１及び下側分極器ＬＰＯＬ−Ｎ／２２７２は、同じ構造を有するとともに、分極器ＰＯＬ−Ｎ２２０と同様に、しかし半分のサイズで構築される。これは、サイズＮ／２の各分極器は、２つの他のサイズＮ／４の分極器から構築され、図２Ｃに示すように「２」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第３の実施形態では、そのような一方のインターリーバ５０１は、各シャッフラと各上側分極器との間に配置され、もう一方のそのようなインターリーバ５０２は、各シャッフラと各下側分極器との間に配置される。各インターリーバ５０１及び５０２は、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、かつ、当該シャッフラの出力に関係するｎ’／２（ただし、ｎ’は、２＜ｎ’≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバ５０１及び５０２は、分極器ＰＯＬ−Ｎ２２０の他の任意のインターリーバ５０１及び５０２とは独立して構成することができる。

分極器ＰＯＬ−Ｎ２２０の内部構造におけるインターリーバ５０１及び５０２の導入は、上側分極器ＵＰＯＬ−Ｎ／２２７１へ入力される確率変数と、下側分極器ＬＰＯＬ−Ｎ／２２７２へ入力される確率変数との間の独立性を維持することに留意しなければならない。

分極器ＰＯＬ−Ｎ２２０は、各インターリーバ５０１及び５０２が接続されるコンフィギュレータ５１２を更に備える。コンフィギュレータ５１２は、各インターリーバ５０１及び５０２を構成する役割を担う。したがって、コンフィギュレータ５１２は、当該シャッフラの出力に関係するｎ／２（ただし、ｎは、２＜ｎ≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定し、コンフィギュレータ５１２は、当該シャッフラの出力に関係するｎ’／２（ただし、ｎ’は、２＜ｎ’≦Ｎ／２であるような「２」のべき乗である）のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図７及び図８に関して以下で詳述される。

分極器ＰＯＬ−Ｎ２２０は、分極器ＰＯＬ−Ｎ２２０のインターリーバ５０１及び５０２によって適用されることになる新たな構成を規定するために、コンフィギュレータ５１２をアクティベートするようにコンフィギュレータ５１２に接続された検出器５１１を更に備える。この態様は、図７に関して以下で詳述される。

既述したように、分極器ＰＯＬ−Ｎ２２０のサイズは、Ｎ＝２^Ｌであり、それぞれＮ／２に等しいサイズを有する２つの部分分極ブロックを含んでおり、当該部分分極ブロックの各１つは、それぞれＮ／４に等しいサイズを有する２つの部分分極ブロックを含んでおり、以下も同様である。最後に、分極器ＰＯＬ−Ｎ２２０は、Ｌ−１個の部分分極器ステージを備え、これは、２（２^Ｌ−１−１）個の部分分極ブロックを意味し、このブロック内で、２^ｉ個の部分分極ブロックは、２^Ｌ−ｉに等しいサイズを有する。

φ_ｕが０＜ｕ＜２^Ｌ−１であるようなインデックスｕによって識別されるインターリーバの構成を表すことを例示的に検討するとともに、下側部分分極ブロックごとに１つのインターリーバが存在することを更に検討する。実際に、ｐｏｌａｒ符号の結果に関して、各部分分極ステージの各部分分極ブロックについてインターリーバを挿入することは、部分分極ステージごとに１つのインターリーバのみを挿入することと等価であるが、これは、ｐｏｌａｒ符号の設計に関して複雑度が高くなるだけであることを実証することができる。各インターリーバは、透過的であるものとして構成することができ、これは、当該インターリーバをディアクティベートすることと等価である。インデックスｕは、分極器ＰＯＬ−Ｎ２２０内の検討対象のインターリーバの位置を表すものである。したがって、分極器ＰＯＬ−Ｎ２２０は、Ｌ−１個の部分分極器ステージを備え、これは、２（２^Ｌ−１−１）個の部分分極ブロック及び（２^Ｌ−１−１）個のインターリーバを意味する。さらに、バイナリワード表現ｕ_ｂ（１）、．．．、ｕ_ｂ（Ｌ−１）に分解することができる整数であるインデックスｕは、Ｄ＆Ｃ構造を通って当該インターリーバに到達する経路を表している。インデックスｕにより得られるこの経路表現は、以下のように、インデックスｕのビットごとに、上側分岐（上側部分分極ブロックに位置する）又は下側分岐（上側部分分極ブロックに位置する）のうちのいずれが選択されるのかを示す。
−ｕ_ｂ（ｉ）＝１は、当該インターリーバがＤ＆Ｃ構造の第ｉの再帰の下側分岐上に位置することを示し、
−ｕ_ｂ（ｉ）＝０は、当該インターリーバがＤ＆Ｃ構造の第ｉの再帰の上側分岐上に位置することを示す。

インデックスｕによって識別されたインターリーバが第ｉの部分分極ステージおいて（当該第ｉの部分分極ステージのシャッフラと下側部分分極ブロックとの間に強制的に）存在する場合、これは、入力ｕ_ｂ（ｉ）＝１、及びしたがって、入力ｕ_ｂ（ｊ＞ｉ）＝０を意味する。

換言すれば、所与のインターリービング構成φ_ｕについて、インデックスｕのバイナリ表現ｕ_ｂ（１）、．．．、ｕ_ｂ（Ｌ−１）を得ることができ、したがって、ｕ_ｂ（ｊ＞ｉ）＝０であるような最後の非ヌル入力ｉを見つけることによって、この入力が参照されるインターリーバが、分極器ＰＯＬ−Ｎ２２０の再帰構成における第ｉの再帰深度に配置されることを判断することができる。この値は、

によって与えられる。したがって、第ｉの再帰深度における分極器ＰＯＬ−Ｎ２２０のサイズは２^{Ｌ−ｉ＋１}であるので、そして、インターリーバは、このサイズの半分のサイズであるので、φ_ｕのサイズは、２^Ｌ−ｉである。したがって、φ_ｕのサイズは、

に等しい。

図６は、本発明による復号部分のモジュール式アーキテクチャを概略的に表している。

図４Ａにおけるように、デコーダ１２０は、ＬＬＲコンピューティングモジュール４２１、信念伝播デコーダ４２２及び判断器４２３を含み、これらはともに、デコーダ１２０の復号部分４２０を形成する。デコーダ１２０は、エンコーダ１１０によって用いられる凍結ビットの位置の知識から、ベクトルｂの推定値ｂ＊をベクトルｂ’の推定値ｂ’＊に変換するデマルチプレクサ４１０を更に含む。ＬＬＲ計算モジュール４２１は、（したがってＬＬＲ形式において）観測値Ｌ_ｘを出力し、これらの観測値は、その後、（同様にＬＬＲ形式における）事前確率Ｌ_ｂとともに信念伝播デコーダ４２２によって用いられて、推定値

が出力される。推定値

は、その後、判断器４２３によって用いられて、ベクトルｂの推定値ｂ＊が求められる。

デコーダ１２０は、コンフィギュレータ６０２及び検出器６０１を更に含む。検出器６０１は、ＢＤＭＣにおける変化がエンコーダ１１０のＤ＆Ｃ構造における変化を暗示しているはずであることを検出する役割を担う。検出器６０１は、ＢＤＭＣの関連パラメータをモニタリングすることによってそのような変化を検出するか、又は、検出器６０１は、そのような変化が生じたことをエンコーダ１１０から通知を受ける。コンフィギュレータ６０２は、信念伝播デコーダ４２２がエンコーダ１１０の更新Ｄ＆Ｃ構造を考慮に入れるように信念伝播デコーダ４２２を構成する役割を担う。

図７は、本発明による分極器ＰＯＬ−Ｎ２２０を構成するアルゴリズムを概略的に表している。

ステップＳ７０１において、検出器５１１は、分極器ＰＯＬ−Ｎ２２０の新たな構成が決定され適用されなければならないことを検出する。分極器ＰＯＬ−Ｎ２２０の新たな構成の必要性は、ＢＤＭＣの検討対象のパラメータ、例えば、消去率又はＳＮＲの所定の閾値を超える変化に続いて検出され、ここで、上記ＢＤＭＣの検討対象のパラメータは、モニタリングされている。

後続するステップＳ７０２において、コンフィギュレータ５１２は、使用時の実効ＢＤＭＣの更新された確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}、又はこれを代表するパラメータ若しくはこの数値的近似値を得る。確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}が、ＢＥＣの消去率又はＢＰＳＫ入力を有するＡＷＧＮチャネルのＳＮＲ等のモニタリングされるチャネルパラメータに依存して閉形式表現から得られる場合、当該パラメータは、例えば、パイロットシーケンスの受信に従って経時的に推定及び追跡することができる。述べておくと、この場合、このパラメータは、ｐ_１：Ｎ ^{（ｏｕｔ）}を完全に特徴付けるので、このパラメータのみを記憶して次のステップにおいて用いることができる。したがって、これは、ｐ_１：Ｎ ^{（ｏｕｔ）}のパラメータ化表現及びチャネルパラメータ知識、又はｐ_１：Ｎ ^{（ｏｕｔ）}の直接表現を有することと等価である一方、上記チャネルパラメータを記憶及び使用するのがより容易である。

確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}が数値的に推定される場合、送信機によって送信されたパイロットシーケンスにより、尤度のヒストグラムを経時的に構築するとともに、受信機において事前に知得することができる。

後続するステップＳ７０３において、コンフィギュレータ５１２は、インターリービング構成、すなわち、チェックすべきインターリーバ５００の又はインターリーバ５０１及び５０２のそれぞれの構成のセットを決定する。コンフィギュレータ５１２は、インターリーバ５００の又はインターリーバ５０１及び５０２の種々の構成をチェックすることが期待される。

特定の実施形態では、コンフィギュレータ５１２は、インターリーバ５００の又はインターリーバ５０１及び５０２の全ての可能な構成を、図７のアルゴリズムの範囲でチェックする。

別の特定の実施形態では、コンフィギュレータ５１２は、インターリービング構成の所定のコードブックにおいて規定されたインターリーバ５００の又はインターリーバ５０１及び５０２の全ての構成を、図７のアルゴリズムの範囲でチェックする。

更に別の特定の実施形態では、コンフィギュレータ５１２は、全てのインターリーバが透過的であるように構成された構成を含む、インターリーバ５００の又はインターリーバ５０１及び５０２の所定の数量のランダム構成を、図７のアルゴリズムの範囲でチェックする。

更に別の特定の実施形態では、コンフィギュレータ５１２は、全ての可能なインターリービング構成の入出力関連スイッチを考慮することによる遺伝的手法を用いて、インターリーバ５００の又はインターリーバ５０１及び５０２の構成を、図７のアルゴリズムの範囲でチェックする。この態様は、図８に関する例によって以下で詳述される。

後続するステップＳ７０４において、コンフィギュレータ５１２は、ステップＳ７０３において決定されたインターリービング構成に従って構成された分極器ＰＯＬ−Ｎ２２０のＤ＆Ｃ構造を考慮に入れることによって、ステップＳ７０２において得られた、更新された確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}、又はこれを代表するパラメータ若しくはこの数値的近似値に対応する等価ＢＤＭＣの、更新された確率関数ｐ_１：Ｎ ^（ｉｎ）、又はこれを代表するパラメータ若しくはこの数値的近似値を得る。図２Ｄに関して記載したアルゴリズムと比較して、ステップＳ２９６は、当該シャッフラによって実行されるシャッフリング演算（すなわち、図２Ｄにおけるアルゴリズムの検討対象の再帰が対応する第ｉの部分分極ステージのシャッフラによって実行されるシャッフリング演算）を考慮に入れるだけでなく、上記第ｉの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図９におけるアルゴリズムに概略的に示されており、ここで、ステップＳ２９６’が、図２ＤのアルゴリズムのステップＳ２９６の代わりに相応して置かれる。

後続するステップＳ７０５において、コンフィギュレータ５１２は、ステップＳ７０４において得られた、更新された確率関数ｐ_１：Ｎ ^（ｉｎ）、又はこれを代表するパラメータ若しくはこの数値的近似値に対して信頼度がより低い仮想ＢＤＭＣを凍結ビットに帰属させることによって、当該凍結ビットの対応する位置を得る。

後続するステップＳ７０６において、コンフィギュレータ５１２は、エンコーダ１１０からデコーダ１２０へのデータ転送の性能を表す推定値である所定の性能指数の値を計算する。

ステップＳ７０６の第１の実施形態では、性能指数は、相互情報量ベースであり、以下のように規定され、

ここで、Ｉ（ｘ_ｊ ^（ｉｎ）；ｙ｜ｘ_{１：ｊ−１} ^（ｉｎ））は、サイズＮの分極ブロックの第ｊの入力と、入力の値ｘ_{１：ｊ−１} ^（ｉｎ）が既知であるか又は正しく復号されていることを仮定した観測値ベクトルｙとの間の相互情報量である。したがって、図７のアルゴリズムによって実行される最適化の目的は、相互情報量を最大化することである。述べておくと、凍結ビットは、好ましくは、相互情報量Ｉ（ｘ_ｊ ^（ｉｎ）；ｙ｜ｘ_{１：ｊ−１} ^（ｉｎ））の昇順に従って選択される。

ステップＳ７０６の第２の実施形態によれば、性能指数は、情報語の復号に成功したものに関連し、以下のように規定される。

ここで、Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、分極器ＰＯＬ−Ｎ２２０の第ｊの入力の復号成功確率を表しており、したがって、１−Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、分極器ＰＯＬ−Ｎ２２０の上記第ｊの入力のビット誤り確率を表している。したがって、図７のアルゴリズムによって実行される最適化の目的は、相互情報量を最大化することである。述べておくと、凍結ビットは、好ましくは、ビット復号成功確率１−Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）の昇順に従って選択される。

後続するステップＳ７０７において、コンフィギュレータ５１２は、チェックすべき少なくとも１つの他のインターリービング構成が存在するか否かを判断する。チェックすべき少なくとも１つの他のインターリービング構成が存在する場合、ステップＳ７０３が繰り返される。存在しない場合、ステップＳ７０８が実行される。

ステップＳ７０８において、コンフィギュレータ５１２は、最良の性能指数値、すなわち、エンコーダ１１０からデコーダ１２０へのデータ転送の最良の性能を示す値を共同で提供する凍結ビットのインターリービング構成及び位置を保持する。コンフィギュレータ５１２は、維持されたインターリービング構成を適用し、すなわち、維持されたインターリービング構成に従ってインターリーバ５００又はインターリーバ５０１及び５０２を構成する。

特定の実施形態において、エンコーダ１１０は、凍結ビットの維持されたインターリービング構成及び対応する位置をデコーダ１２０に通知する。一変形の実施形態において、デコーダ１２０のコンフィギュレータ６０２は、エンコーダ１１０のコンフィギュレータ５１２と同じ手法を用いるシミュレーションによって凍結ビットの維持されたインターリービング構成及び対応する位置を判断する。デコーダ１２０の検出器６０１は、ＢＤＭＣの検討対象のパラメータをモニタリングし、当該ＢＤＭＣにおける変化を検出器自身で検出することができる。別の手法は、エンコーダ１１０が、ＢＤＭＣにおける変化をデコーダ１２０に通知し、デコーダ１２０に、更新された確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を表す情報を供給することである。

図８は、遺伝的手法において、分極器ＰＯＬ−Ｎ２２０の適切な構成を求めるアルゴリズムを概略的に表している。単純性を考慮して、図８は、遺伝的手法を用いることによって、インターリービング構成

をいかに最適化するかを説明している。主な原理は、種々のインターリービング構成をテストすることであり、したがって、インデックスｕ＝１（ｕは、上記で説明したように規定される）によって識別されるインターリーバにおける入出力関連性を変更することによって、分極器ＰＯＬ−Ｎ２２０の種々の構成をテストすることである。等価ＢＤＭＣの確率関数ｐ_１：Ｎ ^（ｉｎ）を再計算することと、凍結ビットを最適化することと、性能指数の対応する値を再計算することとによってテストされるインターリービング構成ごとに性能評価が実行される。インターリービング構成

における全ての可能な入出力関連スイッチがテストされ、性能指数に従って最良の推定性能を示す分極器ＰＯＬ−Ｎ２２０の構成が維持されて適用される。この演算は、複数回繰り返され、準最適な解へと収束する。しかしながら、これは、限られた数のテストにおいてインターリービング構成の良好なバージョンを得ることを可能にし、これが、重要な利点である。

ステップＳ８０２において、分極器ＰＯＬ−Ｎ２２０は、インターリービング構成

を以下のように初期化する。

これは、インターリービング構成

が初期化後に透過的であることを意味する。

ステップＳ８０３において、分極器ＰＯＬ−Ｎ２２０は、ローカル変数Ｐｓｂｅｓｔｓａｖを「０」に初期化する。

ステップＳ８０４において、分極器ＰＯＬ−Ｎ２２０は、

のコンテンツを有するローカル変数

と、ローカル変数Ｐｓｂｅｓｔｓａｖのコンテンツを有するローカル変数Ｐｓｂｅｓｔとを初期化する。その上、分極器ＰＯＬ−Ｎ２２０は、第１のインデックスｉ１を「１」に設定する。

ステップＳ８０５において、分極器ＰＯＬ−Ｎ２２０は、第２のインデックスｉ２を、第１のインデックスｉ１の値で初期化する。

ステップＳ８０６において、分極器ＰＯＬ−Ｎ２２０は、

のコンテンツを有するローカル変数

を初期化する。

ステップＳ８０７において、分極器ＰＯＬ−Ｎ２２０は、

及び

の入力を交換し、これは、出力

に接続されたインターリービング構成

の入力は、出力

に接続されたインターリービング構成

の入力と反転されることを意味する。このように、ｉ１＝ｉ２である反復を除いて、新たなインターリービング構成が得られる。ｉ１＝ｉ２である場合を検討するこの手法は、ありとあらゆるインターリーバが透過的である（これにより、従来技術のＤ＆Ｃ構造がもたらされる）ものとして設定される構成をテストすることを可能にする。

ステップＳ８０８において、分極器ＰＯＬ−Ｎ２２０は、ステップＳ８０７において得られたインターリービング構成

にしたがって、復号成功確率Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）、∀０＜ｊ≦Ｎを計算する。換言すれば、分極器ＰＯＬ−Ｎ２２０は、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}に従って、関数Ｆ_１及びＦ_２に従って、及び、ステップＳ８０７において得られたインターリービング構成

に従って、復号成功確率Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）を計算する。これは、ステップＳ８０８の最後の実行中に用いられたインターリービング構成

と比較して、ステップＳ８０７において得られたインターリービング構成

によってもたらされた変化によって反転された入力についての少なくとも復号成功確率Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）が再計算されなければならないことを意味する。

ステップＳ８０９において、分極器ＰＯＬ−Ｎ２２０は、１−Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）、∀０＜ｊ≦Ｎによって表されるビット復号成功確率を降順にソートするソート演算を実行する。その後、分極器ＰＯＬ−Ｎ２２０は、ソート演算の結果をベクトルＰ’_ｓに記憶し、これは、Ｐ’_ｓ（１）がステップＳ８０８において計算された最高ビット復号成功確率１−Ｐ_ｅ（ｘ_ｉ ^（ｉｎ）｜ｘ_{１：ｉ−１} ^（ｉｎ）；ｙ）を記憶するとともに、Ｐ’_ｓ（Ｎ）がステップＳ８０８において計算された最低ビット復号成功確率１−Ｐ_ｅ（ｘ_ｉ ^（ｉｎ）｜ｘ_{１：ｉ−１} ^（ｉｎ）；ｙ）を記憶する。

ステップＳ８１０において、分極器ＰＯＬ−Ｎ２２０は、以下のように規定される総乗値Ｐ_ｓを計算し、

これは、ベクトルＰ’_ｓの最初から順にＮ．Ｒ個のエントリのみが総乗値Ｐ_ｓを計算するために維持され、この総乗値は、インターリービング構成

を用いて得られる上位Ｎ．Ｒ個の仮想ＢＤＭＣについての大域情報語復号成功確率を表しており、すなわち、換言すれば、使用時の性能指数が単語復号成功レートに対応する。

ステップＳ８１１において、分極器ＰＯＬ−Ｎ２２０は、総乗値Ｐ_ｓがローカル変数Ｐｓｂｅｓｔよりも大きいか否かをチェックする。総乗値Ｐ_ｓがローカル変数Ｐｓｂｅｓｔよりも大きい場合、ステップＳ８１２が実行される。そうではない場合、ステップＳ８１３が実行される。

ステップＳ８１２において、分極器ＰＯＬ−Ｎ２２０は、ローカル変数

内に、ローカル変数

のコンテンツを記憶する。さらに、分極器ＰＯＬ−Ｎ２２０は、ローカル変数Ｐｓｂｅｓｔ内に、総乗値Ｐ_ｓを記憶する。その後、ステップＳ８１３が実行される。

ステップＳ８１３において、分極器ＰＯＬ−Ｎ２２０は、第２のインデックスｉ２がＮ／２に等しいか否かをチェックする。第２のインデックスｉ２がＮ／２に等しい場合、ステップＳ８１５が実行される。そうではない場合、ステップＳ８１４が実行される。

ステップＳ８１４において、分極器ＰＯＬ−Ｎ２２０は、１単位だけ第２のインデックスｉ２を増分する。その後、ステップＳ８０６が繰り返される。

ステップＳ８１５において、分極器ＰＯＬ−Ｎ２２０は、第１のインデックスｉ１がＮ／２に等しいか否かをチェックする。第１のインデックスｉ１がＮ／２に等しい場合、ステップＳ８１７が実行される。そうではない場合、ステップＳ８１６が実行される。

ステップＳ８１６において、分極器ＰＯＬ−Ｎ２２０は、１単位だけ第２のインデックスｉ１を増分する。その後、ステップＳ８０５が繰り返される。

ステップＳ８１７において、分極器ＰＯＬ−Ｎ２２０は、変数Ｐｓｂｅｓｔ内に記憶された値がローカル変数Ｐｓｂｅｓｔｓａｖ内に記憶された値よりも大きいか否かをチェックし、すなわち、分極器ＰＯＬ−Ｎ２２０は、ローカル変数Ｐｓｂｅｓｔ内に記憶された値に至る構成が、以前に検討されたインターリービング構成

と比較して、検討対象の性能指数に関してデータ転送改善を示すか否かをチェックする。変数Ｐｓｂｅｓｔ内に記憶された値がローカル変数Ｐｓｂｅｓｔｓａｖ内に記憶された値よりも大きい場合、ステップＳ８１８が実行される。そうではない場合、ステップＳ８１９が実行され、このステップにおいて図８のアルゴリズムが終了し、これは、適用すべきインターリービング構成

が発見されたことを意味する。

ステップＳ８１８において、分極器ＰＯＬ−Ｎ２２０は、インターリービング構成

を、インターリービング構成

として記憶する。さらに、分極器ＰＯＬ−Ｎ２２０は、ローカル変数Ｐｓｂｅｓｔ内に記憶された値を、ローカル変数Ｐｓｂｅｓｔｓａｖ内に記憶する。その後、ステップＳ８０４が繰り返される。

図８のアルゴリズムの範囲において、例示的に用いられた性能指数は、単語復号成功レートであり、凍結ビット最適化は、確率関数ｐ_１：Ｎ ^（ｉｎ）に関して下位Ｎ．Ｒ個のビット復号成功確率を示すビット位置を選択することによって行われる。図８の範囲において別の性能指数を用いることが可能であり、上記で説明された原理は、例えば相互情報量を最大化することを試みる場合にも同一のままである。

図１０は、エンコーダ１１０のアーキテクチャの一実施形態を概略的に表している。図示のアーキテクチャによれば、エンコーダ１１０は、通信バス１００６によって相互接続される以下の構成要素、すなわち、プロセッサ、マイクロプロセッサ、マイクロコントローラー又はＣＰＵ（中央処理装置）１０００；ＲＡＭ（ランダムアクセスメモリ）１００１；ＲＯＭ（リードオンリメモリ）１００２；ＳＤ（セキュアデジタル）カードリーダー１００３、又はＨＤＤ（ハードディスクドライブ）等の記憶手段上に記憶された情報を読み出すように適合された他の任意のデバイス；ｐｏｌａｒ符号が用いられるＢＤＭＣを介してデコーダ１２０に向かう通信インターフェース１００４を備える。

ＣＰＵ１０００は、ＲＯＭ１００２から、又は、ＨＤＤ若しくはＳＤカード等の外部メモリからＲＡＭ１００１にロードされた命令を実行することが可能である。エンコーダ１１０に電源が投入された後、ＣＰＵ１０００は、ＲＡＭ１００１から命令を読み出すとともに、１つのコンピュータプログラムを形成するこれらの命令を実行することが可能である。

エンコーダ１１０によって実行されるありとあらゆるステップは、ＰＣ（パーソナルコンピュータ）、ＤＳＰ（デジタル信号プロセッサ）若しくはマイクロコントローラー等のプログラマブルコンピューティング機械によって命令若しくはプログラムのセットの実行によってソフトウェアにおいて実施することもできるし、又は別様に、機械、若しくはＦＰＧＡ（フィールドプログラマブルゲートアレイ）若しくはＡＳＩＣ（特定用途集積回路）等の専用コンポーネントによってハードウェアにおいて実施することもできる。同様に、図５Ａ、図５Ｂ及び図５Ｃにおいて提示されるモジュール式アーキテクチャの実施形態は、ソフトウェア形式においてもハードウェア形式においても実施することができる。一般に、エンコーダ１１０は、本明細書に記載するような、エンコーダ１１０によって実行される関連ステップを実施するように構成された電子回路部を処理することを含む。

本発明によるデコーダ１２０の挙動は、図１１におけるアルゴリズムによって概略的に示されている。

ステップＳ１１０１において、デコーダ１２０は、ＢＤＭＣにおける変化がエンコーダ１１０のＤ＆Ｃ構造における変化を暗示していることを検出する。デコーダ１２０は、（エンコーダ１１０が行うのと同様に）ＢＤＭＣの関連パラメータをモニタリングすることによって、デコーダが自身でそのような変化を検出するか、又は、シグナリングチャネルを用いることによって、そのような変化が生じたことを、エンコーダ１１０から通知を受けるかのいずれかである。

ステップＳ１１０２において、デコーダ１２０は、まずベクトルＬ_ｂをヌルベクトルとして初期化し、その後、デコーダ１２０は、このベクトルＬ_ｂを、以下のように、エンコーダ１１０によって用いられる凍結ビットの位置の知識に従って変更する。

ここで、＋∞は、サイズｎの任意の分極器（ただし、ｎは、０＜ｎ≦Ｎ／２であるような「２」のべき乗である）の入力において存在することができるＬＬＲ値の範囲外であるように十分に高い値によって数値的に表される。これは、ベクトルｂ内の凍結ビットの位置に対応する任意のインデックス値について、当該インデックス値におけるベクトルＬ_ｂの値は、無限又はこのベクトルを代表するデフォルト値に設定され、それ以外は「０」に設定されることを意味する。

デコーダ１２０は、確率関数ｐ_１：ｎ ^{（ｏｕｔ）}の観点においてエンコーダ１１０によって計算されるであろうものをシミュレートすることによって、凍結ビットの位置を判断することが可能になるか、又は、凍結ビットの選択された位置を、シグナリングチャネルを用いることによって、エンコーダ１１０から通知を受ける。

同様に、デコーダ１２０は、確率関数ｐ_１：ｎ ^{（ｏｕｔ）}の観点においてエンコーダ１１０によって計算されるであろうものをシミュレートすることによって、エンコーダ１１０によって用いられるインターリービング構成を判断することが可能になるか、又は、選択されたインターリービング構成を、シグナリングチャネルを用いることによって、エンコーダ１１０から通知を受ける。

後続するステップＳ１１０３において、デコーダ１２０は、内部変数Ｌ’_１：Ｎ ^（ｉｎ）及びＬ’_１：Ｎ ^{（ｏｕｔ）}を、ヌル値を用いて初期化する。当該内部変数は、信念伝播の再帰に沿って伝播されることを意図されている。

後続するステップＳ１１０４において、デコーダ１２０は、内部変数Ｌ’_１：Ｎ ^（ｉｎ）及びＬ’_１：Ｎ ^{（ｏｕｔ）}を用いて、インターリービング構成を含む、分極器ＰＯＬ−Ｎ２２０の既知のＤ＆Ｃ構造と、ＬＬＲ形式における観測値Ｌ_ｘとに従って、信念伝播を計算する。換言すれば、デコーダ１２０は、内部に、Ｌ_１：Ｎ ^（ｉｎ）としてベクトルＬ_ｂを、及びＬ_１：Ｎ ^{（ｏｕｔ）}としてベクトルＬ_ｘを入力することによって、図１３に概略的に示すアルゴリズムを用いる。図４Ｄに関して説明されたアルゴリズムと比較して、ステップＳ４７７は、当該シャッフラによって実行されるシャッフリング演算（すなわち、図１３におけるアルゴリズムの検討対象の再帰が対応する第ｉの部分分極ステージのシャッフラによって実行されるシャッフリング演算）を考慮に入れるだけでなく、上記第ｉの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図１３におけるアルゴリズムに概略的に示されており、ここで、ステップＳ４７７’が、図４ＤのアルゴリズムのステップＳ４７７の代わりに相応して置かれる。その上、図４Ｄに関して説明されたアルゴリズムと比較して、ステップＳ４７８は、また、当該シャッフラによって実行されるシャッフリング演算（すなわち、図１３におけるアルゴリズムの検討対象の再帰が対応する第ｉの部分分極ステージのシャッフラによって実行されるシャッフリング演算）を考慮に入れるだけでなく、上記第ｉの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図１３におけるアルゴリズムに概略的に示されており、ここで、ステップＳ４７８’が、図４ＤのアルゴリズムのステップＳ４７８の代わりに相応して置かれる。

信念伝播の出力は、ベクトル

及び

であり、ここで、ベクトル

後続するステップＳ１１０５において、デコーダ１２０は、ＢＤＭＣ上で行われる観測値の利用可能性のために待機し、当該観測値は、ＬＬＲコンピューティングモジュール４２１によって、ＬＬＲ形式、すなわちベクトルＬ_ｘにおいて利用可能になる。

後続するステップＳ１１０６において、デコーダ１２０は、ｐｏｌａｒコーディングを用いてエンコーダ１１０によって転送される、情報語に対応するベクトルＬ_ｘ、すなわちベクトルｂを取得しており、デコーダ１２０は、信念伝播デコーダ４２２によって出力される推定値

に従って、ベクトルｂの推定値ｂ＊の各ビットについて判断を行う。この判断は、以下のように行われる。

、∀０＜ｊ≦Ｎ、は、「０」に等しいべきではない。そのような状況が生じた場合、デコーダ１２０は、対応するビット

を、「０」又は「１」のいずれかに任意に設定する。

後続するステップＳ１１０７において、デコーダ１２０は、使用時の実効ＢＤＭＣにおける変化が存在するか否かをチェックする。既述したように、検出器６０１は、前述の確率関数ｐ_１：ｎ ^{（ｏｕｔ）}における変化を検出するようにＢＤＭＣの関連パラメータをモニタリングすることができる。一変形形態において、検出器６０１は、エンコーダ１１０から、内部に含められるインターリーバの再構成に起因した、前述の確率関数ｐ_１：ｎ ^{（ｏｕｔ）}、したがってエンコーダ１１０によって用いられるＤ＆Ｃ構造において変化が生じたという通知を受けることができる。使用時の実効ＢＤＭＣにおける変化が存在した場合、ステップＳ１１０１が繰り返される。そうではない場合、ステップＳ１１０５が、ｐｏｌａｒコーディングを用いてエンコーダ１１０によって転送される新たな情報語を復号するために繰り返される。

図１２は、デコーダ１２０のアーキテクチャの一実施形態を概略的に表している。図示のアーキテクチャによれば、デコーダ１２０は、通信バス１００６によって相互接続される以下の構成要素、すなわち、プロセッサ、マイクロプロセッサ、マイクロコントローラー又はＣＰＵ１２００；ＲＡＭ１２０１；ＲＯＭ１２０２；ＳＤカードリーダー１２０３、又はＨＤＤ等の記憶手段上に記憶された情報を読み出すように適合された他の任意のデバイス；ｐｏｌａｒ符号が用いられるＢＤＭＣを介してデコーダ１２０から通信を受信する通信インターフェース１２０４を備える。

ＣＰＵ１２００は、ＲＯＭ１２０２から、又は、ＨＤＤ若しくはＳＤカード等の外部メモリからＲＡＭ１２０１にロードされた命令を実行することが可能である。デコーダ１２０に電源が投入された後、ＣＰＵ１２００は、ＲＡＭ１２０１から命令を読み出すとともに、１つのコンピュータプログラムを形成するこれらの命令を実行することが可能である。

デコーダ１２０によって実行されるありとあらゆるステップは、ＰＣ、ＤＳＰ若しくはマイクロコントローラー等のプログラマブルコンピューティング機械によって命令若しくはプログラムのセットの実行によってソフトウェアにおいて実施することもできるし、又は別様に、機械、若しくはＦＰＧＡ若しくはＡＳＩＣ等の専用コンポーネントによってハードウェアにおいて実施することもできる。同様に、図６において提示されるモジュール式アーキテクチャの実施形態は、ソフトウェア形式においてもハードウェア形式においても実施することができる。一般に、デコーダ１２０は、本明細書に記載するような、デコーダ１２０によって実行される関連ステップを実施するように構成された電子回路部を処理することを含む。

Claims

バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するｐｏｌａｒ符号ベースエンコーダの分割統治構造を構成する方法であって、前記方法は、前記ｐｏｌａｒ符号ベースエンコーダによって実行され、前記分割統治構造は、サイズＮ＝２^Ｌの分極ブロックが後置されるマルチプレクサからなり、前記マルチプレクサは、有用なデータビット及び凍結ビットのセットを入力として有することで入力データｘ_１：Ｎ ^（ｉｎ）を形成し、
サイズＮの前記分極ブロックは、前置カーネルのセットと、前記前置カーネルのセットに後置されるシャッフラと、サイズＮの前記分極ブロックと同様の構造を有するが、半分のサイズを有するサイズＮ／２の２つの相補的分極部分ブロックとを備え、前記シャッフラは、その奇数番目のエントリを前記相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを前記相補的分極部分ブロックのうちの他方に分配し、それにより、前記分割統治構造は、Ｌに等しい深度を有して再帰的であるようになっており、前記方法は、
前記分割統治構造の各再帰において前記シャッフラと、前記相補的分極部分ブロックの一方及び／又は他方との間に動的に構成可能なインターリーバが存在することを特徴とするとともに、
前記方法は、
前記バイナリ離散入力無記憶チャネルにおける変化を検出することと、
前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、サイズＮの前記分極部分ブロックの出力において前記バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得ることと、
前記動的に構成可能なインターリーバのインターリービング構成のセットについて、前記得られた確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}から、サイズＮの前記分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^（ｉｎ）を計算することと、
前記凍結ビットの対応する位置を求めるとともに対応する性能指数値を求めることであって、前記性能指数は、前記バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの前記転送の性能を表す推定値であることと、
前記求められた対応する性能指数値の観点において、前記バイナリ離散入力無記憶チャネルを介した前記ｐｏｌａｒ符号ベースデコーダへの前記転送の最高性能を示す前記動的に構成可能なインターリーバの前記インターリービング構成を選択するととともに適用することと、
を含むことを特徴とする、方法。
前記性能指数は、相互情報量ベースであり、以下のように規定され、

ここで、Ｉ（ｘ_ｊ ^（ｉｎ）；ｙ｜ｘ_{１：ｊ−１} ^（ｉｎ））は、サイズＮの前記分極ブロックの第ｊの入力ｘ_ｊ ^（ｉｎ）と、前記入力の前記値ｘ_{１：ｊ−１} ^（ｉｎ）が既知であるか又は正しく復号されていることを仮定した観測値ベクトルｙとの間の前記相互情報量であり、Ｆは、「１」に設定された対応するエントリにおける前記凍結ビットの前記位置を示すＮ長ベクトルであることを特徴とする、請求項１に記載の方法。
前記性能指数は、情報語の復号に成功したものに関連し、以下のように規定され、

ここで、Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、サイズＮの前記分極ブロックの第ｊの入力ｘ_ｊ ^（ｉｎ）の復号成功確率を表しており、したがって、１−Ｐ_ｅ（ｘ_ｊ ^（ｉｎ）｜ｘ_{１：ｊ−１} ^（ｉｎ）；ｙ）は、サイズＮの前記分極ブロックの前記第ｊの入力ｘ_ｊ ^（ｉｎ）の前記ビット誤り確率を表しており、Ｆは、「１」に設定された対応するエントリにおける前記凍結ビットの前記位置を示すＮ長ベクトルであることを特徴とする、請求項１に記載の方法。
前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、全ての可能なインターリービング構成の入出力関連スイッチを考慮することによる遺伝的手法を用いて規定されることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、前記動的に構成可能なインターリーバが可能な全てのインターリービング構成を収集することを特徴とする、請求項１〜３のいずれか１項に記載の方法。
前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、インターリービング構成の所定のコードブックからなることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、前記動的に構成可能なインターリーバの所定の数量のランダム構成からなることを特徴とする、請求項１〜３のいずれか１項に記載の方法。
前記バイナリ離散入力無記憶チャネルは、前記確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得るためにモニタリングされるパラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルであることを特徴とする、請求項１〜７のいずれか１項に記載の方法。
前記バイナリ離散入力無記憶チャネルは、加法的白色ガウス雑音チャネルであり、前記加法的白色ガウス雑音チャネルを介して、バイナリ位相シフトキーイング変調が用いられるとともに、前記確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得るためにモニタリングされるパラメータとして信号対雑音比に依拠することによってモデル化されることを特徴とする、請求項１〜７のいずれか１項に記載の方法。
バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースエンコーダからｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行する方法であって、前記ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、前記ｐｏｌａｒ符号ベースエンコーダは、請求項１〜９のいずれか１項に記載の方法を実行し、前記ｐｏｌａｒ符号ベースデコーダは、
前記バイナリ離散入力無記憶チャネルにおける変化を検出することと、
前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、前記ｐｏｌａｒ符号ベースエンコーダによって動的に規定されるインターリービング構成を得ることと、
前記得られたインターリービング構成に従って、信念伝播デコーダを構成することと、
を実行し、このように構成される前記信念伝播デコーダは、前記ｐｏｌａｒ符号ベースデコーダにおいて実現され、ｐｏｌａｒ符号ベースエンコーダからの有用なデータの前記転送中に前記バイナリ離散入力無記憶チャネルを介して前記ｐｏｌａｒ符号ベースデコーダによって観測値を復号することを特徴とする、方法。
前記ｐｏｌａｒ符号ベースデコーダは、前記確率関数ｐ_１：ｎ ^{（ｏｕｔ）}の観点において、適用されるべき前記インターリービング構成を動的に求めるときに、前記ｐｏｌａｒ符号ベースエンコーダ（１１０）の前記挙動をシミュレートすることによって、前記インターリービング構成を得ることを特徴とする、請求項１０に記載の方法。
プログラムコード命令がプログラマブルデバイスによって実行されると、請求項１〜９のいずれか１項に記載の方法を実施するために、前記プログラマブルデバイスにロードすることができる前記プログラムコード命令を含むことを特徴とする、コンピュータプログラム。
プログラムコード命令がプログラマブルデバイスによって実行されると、請求項１〜９のいずれか１項に記載の方法を実施するために、前記プログラマブルデバイスにロードすることができる前記プログラムコード命令を含むコンピュータプログラムを記憶することを特徴とする、非一時的情報記憶媒体。
バイナリ離散入力無記憶チャネルを介してｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するように意図されたｐｏｌａｒ符号ベースエンコーダであって、前記ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、
サイズＮの前記分極ブロックは、前置カーネルのセットと、前記前置カーネルのセットに後置されるシャッフラと、サイズＮの前記分極ブロックと同様の構造を有するが、半分のサイズを有するサイズＮ／２の２つの相補的分極部分ブロックとを備え、前記シャッフラは、その奇数番目のエントリを前記相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを前記相補的分極部分ブロックのうちの他方に分配し、それにより、前記分割統治構造は、Ｌに等しい深度を有して再帰的であるようになっており、
前記分割統治構造の各再帰において前記シャッフラと、前記相補的分極部分ブロックの一方及び／又は他方との間に動的に構成可能なインターリーバが存在することを特徴とするとともに、
前記ｐｏｌａｒ符号ベースエンコーダは、
前記バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、
前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、サイズＮの前記分極部分ブロックの出力において前記バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}を得る手段と、
前記動的に構成可能なインターリーバのインターリービング構成のセットについて、前記得られた確率関数ｐ_１：Ｎ ^{（ｏｕｔ）}から、サイズＮの前記分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数ｐ_１：Ｎ ^（ｉｎ）を計算する手段と、
前記凍結ビットの対応する位置を求めるとともに対応する性能指数値を求める手段であって、前記性能指数は、前記バイナリ離散入力無記憶チャネルを介したｐｏｌａｒ符号ベースデコーダへの前記転送の性能を表す推定値である、手段と、
前記求められた対応する性能指数値の観点において、前記バイナリ離散入力無記憶チャネルを介した前記ｐｏｌａｒ符号ベースデコーダへの前記転送の最高性能を示す前記動的に構成可能なインターリーバの前記インターリービング構成を選択するととともに適用する手段と、
を更に備えることを特徴とする、ｐｏｌａｒ符号ベースエンコーダ。
ｐｏｌａｒ符号ベースエンコーダとｐｏｌａｒ符号ベースデコーダとを備えるシステムであって、前記ｐｏｌａｒ符号ベースエンコーダは、バイナリ離散入力無記憶チャネルを介して前記ｐｏｌａｒ符号ベースデコーダへの有用なデータの転送を実行するように意図されており、前記ｐｏｌａｒ符号ベースエンコーダは、サイズＮ＝２^Ｌの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、前記ｐｏｌａｒ符号ベースエンコーダは、請求項１４に記載されたものであり、前記ｐｏｌａｒ符号ベースデコーダは、
前記バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、
前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、前記ｐｏｌａｒ符号ベースエンコーダによって動的に規定されるインターリービング構成を得る手段と、
前記得られたインターリービング構成に従って、信念伝播デコーダを構成する手段と、
を備え、このように構成される前記信念伝播デコーダは、前記ｐｏｌａｒ符号ベースデコーダにおいて実現され、ｐｏｌａｒ符号ベースエンコーダからの有用なデータの前記転送中に前記バイナリ離散入力無記憶チャネルを介して前記ｐｏｌａｒ符号ベースデコーダによって観測値を復号することを特徴とする、システム。