JP6740798B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などのワイドバンドギャップ半導体は、その高い絶縁破壊電界、高い熱伝導率などの優れた特性により、特にパワーデバイスへの応用が期待されている。中でもＳｉＣはシリコン（Ｓｉ）と同様に、熱酸化により酸化膜（ＳｉＯ２）を形成可能なことから注目されている。 Wide bandgap semiconductors such as silicon carbide (SiC), gallium nitride (GaN), and diamond (C) are expected to be particularly applied to power devices because of their excellent properties such as high dielectric breakdown electric field and high thermal conductivity. ing. Among them, SiC is attracting attention because it can form an oxide film (SiO 2 ) by thermal oxidation like silicon (Si).
ワイドバンドギャップ半導体を使用した半導体装置は、絶縁破壊電界がＳｉに比較して高い。例えば４Ｈ−ＳｉＣで約１０倍、ＧａＮで約１１倍、ダイヤモンドで約１９倍である。そのため、同一の耐圧の素子において低濃度のｎ型（ｎ−）のドリフト層２の不純物濃度を高く、厚さを薄くすることが可能となり高い耐圧で低いオン抵抗を実現することが可能となる。
ＳｉＣを用いたスイッチング素子を負荷インダクタに接続された状態でオフすると、負荷インダクタに流れていた電流が転流する。この転流する電流の経路としてＳｉＣのボディダイオードを用いると、オン抵抗が上昇する現象が発生することが知られている。
A semiconductor device using a wide band gap semiconductor has a higher dielectric breakdown electric field than Si. For example, 4H—SiC is about 10 times, GaN is about 11 times, and diamond is about 19 times. Therefore, in the element having the same breakdown voltage, the impurity concentration of the low concentration n-type (n − )
When the switching element using SiC is turned off in the state of being connected to the load inductor, the current flowing in the load inductor is commutated. It is known that when a SiC body diode is used as the path of this commutating current, a phenomenon in which the on-resistance rises occurs.
このようなオン抵抗の増加は、伝導度変調が発生してボディダイオードに順方向電流が流れる際に、電流経路に電流が流れ難い部分が増大するためと考えられている（例えば非特許文献１参照。）。電流が流れ難い部分が増大する具体的な理由は、多数キャリアと少数キャリアの再結合エネルギーによってＳｉＣ結晶内の積層欠陥が成長するためと考えられている。 It is considered that such an increase in ON resistance is due to an increase in a portion where current hardly flows in the current path when conductivity modulation occurs and a forward current flows in the body diode (for example, Non-Patent Document 1). reference.). It is considered that the specific reason why the portion where the current hardly flows increases is that stacking faults in the SiC crystal grow due to recombination energies of majority carriers and minority carriers.
ＳｉＣのボディダイオードに電流を流さない方法の一つとして、転流時に例えばＭＯＳＦＥＴ等のスイッチング素子をオンして、ＭＯＳＦＥＴのチャネルに電流を流す方法がある。しかし、ブリッジ接続の場合、上下アームの両方のスイッチング素子が同時にオンすると、電源の短絡が発生してしまう。また、それらのスイッチング素子が同時にオンしないようにスイッチング素子をオフさせると、オフの期間、所謂デッドタイムが多く存在することになる。そしてデッドタイムの間にＳｉＣのボディダイオードに順方向電流が流れてしまう。 As one of the methods of not allowing a current to flow in the body diode of SiC, there is a method of turning on a switching element such as a MOSFET during commutation and causing a current to flow in the channel of the MOSFET. However, in the case of bridge connection, if both switching elements of the upper and lower arms are turned on at the same time, a short circuit of the power source will occur. Further, if the switching elements are turned off so that those switching elements do not turn on at the same time, a large amount of so-called dead time exists during the off period. Then, a forward current flows through the body diode of SiC during the dead time.
またＳｉＣのボディダイオードに電流を流さない他の方法として、それぞれのスイッチング素子に並列にダイオード（ショットキーダイオード）を接続する方法がある。しかし、このダイオードの順方向電圧がスイッチング素子のボディダイオードのビルトイン電圧（ＳｉＣの場合約２．３Ｖ）以上になると、ＳｉＣのボディダイオードに電流が流れてしまう。そのため、ダイオードの順方向電圧Ｖｆを低減する必要が生じ、これに応じて大面積のダイオードを用意しなければならず、全体的なコストの増大を招く。 Further, as another method in which no current flows through the body diode of SiC, there is a method of connecting a diode (Schottky diode) in parallel to each switching element. However, when the forward voltage of this diode exceeds the built-in voltage (about 2.3 V in the case of SiC) of the body diode of the switching element, a current flows in the body diode of SiC. Therefore, it becomes necessary to reduce the forward voltage Vf of the diode, and a diode having a large area must be prepared accordingly, which causes an increase in the overall cost.
本発明は上記した問題に着目して為されたものであって、オン抵抗の増加を抑制できるＳｉＣの半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a SiC semiconductor device capable of suppressing an increase in on-resistance and a method for manufacturing the same.
上記課題を解決するために、本発明に係る半導体装置のある態様は、（ａ）炭化ケイ素を主材料とする第１導電型の第１ドレイン領域と、（ｂ）この第１ドレイン領域の上の第１導電型のドリフト層と、（ｃ）このドリフト層の上部の一部に設けられた第２導電型のチャネル領域と、（ｄ）チャネル領域の上部の一部に設けられた第１導電型の第１ソース領域と、（ｅ）第１ソース領域の上に設けられたソース電極と、（ｆ）チャネル領域の上部の一部に第１ソース領域と接続するパターンで設けられた第１導電型の第２ドレイン領域と、（ｇ）チャネル領域の上部の一部に第２ドレイン領域と離間して設けられた第１導電型の第２ソース領域と、（ｈ）第２ソース領域及びチャネル領域に接続された第１フローティング電極と、（ｉ）チャネル領域の第１ソース領域からドリフト層に流れる電流の経路の表面電位を制御する第１ゲート電極と、（ｊ）第１ゲート電極と接続され、第２ドレイン領域と第２ソース領域の間のチャネル領域の表面電位を制御する第２ゲート電極と、を備えることを要旨とする。 In order to solve the above problems, an aspect of a semiconductor device according to the present invention is: (a) a first drain region of a first conductivity type containing silicon carbide as a main material; and (b) an upper drain region of the first drain region. First conductivity type drift layer, (c) a second conductivity type channel region provided in a part of the upper portion of the drift layer, and (d) a first region provided in a part of the upper portion of the channel region. A conductive type first source region, (e) a source electrode provided on the first source region, and (f) a part of the upper part of the channel region provided in a pattern connecting to the first source region. A second drain region of the first conductivity type; (g) a second source region of the first conductivity type provided in a part of the upper part of the channel region so as to be separated from the second drain region; and (h) a second source region. And a first floating electrode connected to the channel region, (i) a first gate electrode for controlling a surface potential of a path of a current flowing from the first source region of the channel region to the drift layer, and (j) a first gate electrode And a second gate electrode for controlling the surface potential of the channel region between the second drain region and the second source region.
また本発明に係る半導体装置の製造方法のある態様は、（ｋ）炭化ケイ素の第１ドレイン領域の上に、第１ドレイン領域より低濃度の第１導電型のドリフト層を有する構造を用意する工程と、（ｌ）ドリフト層の上部の一部に、第２導電型のチャネル領域を形成する工程と、（ｍ）チャネル領域の上部の一部に、第１導電型の第１ソース領域、この第１ソース領域と接続する第１導電型の第２ドレイン領域及びこの第２ドレイン領域と離間した第１導電型の第２ソース領域を形成する工程と、（ｎ）チャネル領域の上に、ゲート絶縁膜を形成する工程と、（ｏ）ゲート絶縁膜の上に、チャネル領域の第１ソース領域からドリフト層に流れる電流の経路の表面電位を制御する第１ゲート電極、及び第１ゲート電極と接続すると共に第２ドレイン領域と第２ソース領域の間のチャネル領域の表面電位を制御する第２ゲート電極を形成する工程と、（ｐ）第１ソース領域の上にソース電極を形成する工程と、（ｑ）ソース電極から分離し第２ソース領域及びチャネル領域に接続する第１フローティング電極を形成する工程と、を含むことを要旨とする。 According to another aspect of the method for manufacturing a semiconductor device of the present invention, (k) a structure having a first conductivity type drift layer having a concentration lower than that of the first drain region on the first drain region of silicon carbide is prepared. A step of forming a second conductivity type channel region in a part of the upper part of the drift layer, and (m) a first source region of a first conductivity type in a part of the upper part of the channel region, Forming a second drain region of the first conductivity type connected to the first source region and a second source region of the first conductivity type separated from the second drain region; and (n) on the channel region, A step of forming a gate insulating film, and (o) a first gate electrode for controlling a surface potential of a path of a current flowing from the first source region of the channel region to the drift layer on the gate insulating film, and the first gate electrode Forming a second gate electrode for controlling the surface potential of the channel region between the second drain region and the second source region, and (p) forming a source electrode on the first source region. And (q) forming a first floating electrode separated from the source electrode and connected to the second source region and the channel region.
従って本発明に係る半導体装置及び半導体装置の製造方法によれば、オン抵抗の増加を抑制できるＳｉＣの半導体装置及びその製造方法を提供することができる。 Therefore, according to the semiconductor device and the method of manufacturing the semiconductor device of the present invention, it is possible to provide a SiC semiconductor device that can suppress an increase in on-resistance and a method of manufacturing the same.
以下に本発明の第１〜第８の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 The first to eighth embodiments of the present invention will be described below. In the following description of the drawings, the same or similar reference numerals are given to the same or similar parts. However, it should be noted that the drawings are schematic and the relationship between the thickness and the plane size, the ratio of the thickness of each device and each member, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Further, it is needless to say that the drawings include portions in which dimensional relationships and ratios are different from each other.
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。 In addition, the directions of “left and right” and “up and down” in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present invention. Therefore, for example, if the paper surface is rotated 90 degrees, "left and right" and "up and down" are read interchangeably, and if the paper surface is rotated 180 degrees, "left" becomes "right" and "right" becomes "left". Of course,
また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。またｎ＋とｎ＋のように同じ表記であっても、必ずしも同じ不純物濃度であることが示されている訳ではない。 Further, in the present specification and the accompanying drawings, it is meant that electrons or holes are majority carriers in the regions or layers crowned with n or p. Further, + or − attached to n or p means that the semiconductor region has a relatively high or low impurity concentration, respectively, as compared with a semiconductor region in which + and − are not added. Even if the same notation is used like n + and n + , it does not necessarily indicate that the impurity concentrations are the same.
＜第１の実施の形態＞
（半導体装置の構造）
第１の実施の形態に係る半導体装置は、図１に示すように、複数のストライプ状の基本セル…１００１ｊ−１，１００１ｊ，１００１ｊ＋１…；…１００２ｊ−１，１００２ｊ，１００２ｊ＋１…が配置された活性部と、活性部の周囲に設けられた周辺耐圧構造３００とを備える。複数の基本セル…１００１ｊ−１，１００１ｊ，１００１ｊ＋１…；…１００２ｊ−１，１００２ｊ，１００２ｊ＋１…は、上面を正面から見て額縁状の周辺耐圧構造３００の内側の活性部の中に埋め込まれている。
<First Embodiment>
(Structure of semiconductor device)
As shown in FIG. 1, the semiconductor device according to the first embodiment has a plurality of stripe-shaped basic cells... 100 1j-1 , 100 1j , 100 1j+1 ...; 100 2j-1 , 100 2j , 100 2j+1. .. is disposed, and a peripheral
基本セル１００ｉｊ（ｉ＝１，２；ｎを２以上の正数として、ｊ＝１〜ｎ）は、図２に示すように、主電流が流れる領域である標準ユニット１１０ｉｊ及びこの標準ユニット１１０ｉｊに接続され標準ユニット１１０ｉｊにおけるＳｉＣのボディ領域（３，４）とソース領域を短絡させるための領域である内蔵トランジスタ１２０ｉｊを備える。ここでチャネル領域３及びベース領域４からなるＳｉＣの領域を「ボディ領域（３，４）」と定義する。標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊは、１個の基本セル１００ｉｊの中に、それぞれ１個以上配置できる。
As shown in FIG. 2, the basic cell 100 ij (i=1, 2; j=1 to n, where n is a positive number of 2 or more) is a
複数の基本セル…１００１ｊ−１，１００１ｊ，１００１ｊ＋１…；…１００２ｊ−１，１００２ｊ，１００２ｊ＋１…は、それぞれが図１中の上下方向を長手とするストライプ状のトポロジーで、左右方向にストライプが並設される。活性部の内側には、図１中の中央の高さの右側寄りに設けられた略正方形状のゲートパッド４００と、このゲートパッド４００の左辺から中央部をゲートパッド４００の左側に延びるゲートランナー５００とが配置されている。
活性部はゲートパッド４００及びゲートランナー５００により大きく上下に２分割されており、左右方向の両端を除き２分割された上側の領域に、複数の基本セル…１００１ｊ−１，１００１ｊ，１００１ｊ＋１…が配列されている。また上側の領域に、複数の基本セル…１００２ｊ−１，１００２ｊ，１００２ｊ＋１…が配列されている。
A plurality of basic cells... 100 1j-1 , 100 1j , 100 1j+1 ...; 100 2j-1 , 100 2j , 100 2j+1 ... are striped topologies each having a vertical direction in FIG. Stripes are arranged side by side. Inside the active portion, a substantially
The active part is largely divided into upper and lower parts by the
尚、第１の実施の形態では活性部は上下の２分割であるが、上下方向にｍ個以上に分割してｉ＝１〜ｍとしてもよい（ｍは１以上の正数である。）。また図１中の基本セル１００２ｊの下端にＡを付した破線の円で囲んだように、各ストライプの両端には、破線の矩形状領域で模式的に例示した内蔵トランジスタ１２０２ｊ（内蔵トランジスタ１２０ｉｊ）が対をなしてそれぞれ設けられている。 In addition, in the first embodiment, the active part is divided into upper and lower parts, but it may be divided into m parts or more in the vertical direction to set i=1 to m (m is a positive number of 1 or more). .. In addition, as indicated by a dashed circle with A at the lower end of the basic cell 100 2j in FIG. 1, the built-in transistor 120 2j (built-in transistor 120 2j (built-in transistor) 120 ij ) are provided in pairs.
第１の実施の形態に係る半導体装置の基本セル１００ｉｊは、標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。第１ドレイン領域１の上部には、第１ドレイン領域１より低濃度のｎ型のドリフト層２が設けられている。
The basic cell 100 ij of the semiconductor device according to the first embodiment is a high-concentration n-type (n + )-based cell mainly composed of SiC provided over the
ドリフト層２は例えばドレイン領域１の上にエピタキシャル成長することにより形成できる。ドリフト層２の不純物濃度及び厚さは、ＳｉＣの場合、例えば１２００Ｖの耐圧素子においてはそれぞれ約１．０×１０１６ｃｍ−３及び約１０ｕｍであり、高耐圧にするほど、低濃度で、より厚くする必要がある。ドリフト層２の上部には高濃度のｐ型（ｐ＋）のベース領域４が設けられている。ベース領域４は、チャネル領域３とドリフト層２の間のｐｎ接合に高い逆バイアスが印加された場合に、チャネル領域３がパンチスルーすることを防止する。
The
また第１の実施の形態に係る半導体装置の基本セル１００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。チャネル領域３は例えばベース領域４の上にエピタキシャル成長することにより形成できる。ドリフト層２、ベース領域４及びチャネル領域３は、いずれも標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊに亘って設けられている。
ドレイン領域１及びドリフト層２は、基本セル１００の標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊの間で共通する構造である、またベース領域４以上の上層の構造については、標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊとで互いに異なる。
Further, the basic cell 100 ij of the semiconductor device according to the first embodiment includes a p-
The
（標準ユニットの構造）
図２に示す構造は図３のＤ−Ｄ方向から見た断面図であり、標準ユニット１１０を示す。チャネル領域３の上部の一部に、図３に示すように、基本セル１００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。
(Structure of standard unit)
The structure shown in FIG. 2 is a sectional view as seen from the direction D-D in FIG. 3, and shows the
第１ソース領域５は、基本セル１００ｉｊの長手方向に沿って、第１ソース領域５を貫通してチャネル領域３の上面を露出させる開口部のパターンが上下方向に配列した表面パターンを有する。図３は主にＳｉＣの表面側の平面を上方から見た構造を示している。図３中では、チャネル領域３や第１ソース領域５の上に位置する第１の絶縁膜、第２の絶縁膜等の図示は省略している。
The
第１ソース領域５を貫通する開口部のパターンが形成されている第１ソース領域５の平面パターンは額縁状に形成できる。第１ソース領域５の開口部に露出したチャネル領域３のパターンは略矩形状である。図３中の上下に２個それぞれ露出したチャネル領域３の中には、第１ポテンシャルバリア層１３ａ１と、第１ポテンシャルバリア層１３ａ２の矩形パターンが形成されている。第１ソース領域５は、チャネル領域３を露出させる複数の開口部のパターンが一定の間隔を空けて離散的に配列されることにより、梯子状のパターンとなって表れる。
The plane pattern of the
図４に示す構造は図３のＢ−Ｂ方向から見た断面に対応する。図４に示すように、上部の一部を第１ソース領域５に囲まれたチャネル領域３の下方のベース領域４の両側には、高濃度のｎ型（ｎ＋）のＪＦＥＴ領域２ｂ１，２ｂ２が、低濃度のｎ型の打返し領域２ａ１，２ａ２の下となる位置に設けられている。
すなわち、ＪＦＥＴ領域２ｂ１，２ｂ２の上にはチャネル領域３を挟むように打返し領域２ａ１，２ａ２が設けられている。打返し領域２ａ１，２ａ２は、いずれもｎ型の不純物元素をイオン注入することにより、ｐ型のチャネル領域の導電性をｎ型に反転させた領域である。チャネル領域３の表面の反転層を流れるキャリアは、打返し領域２ａ１，２ａ２とＪＦＥＴ領域２ｂ１，２ｂ２を経由して、ドリフト層２へ向かう。
The structure shown in FIG. 4 corresponds to the cross section viewed from the BB direction in FIG. As shown in FIG. 4, high-concentration n-type (n + ) JFET regions 2b1 and 2b2 are formed on both sides of the
That is, the hit-back regions 2a1 and 2a2 are provided on the JFET regions 2b1 and 2b2 so as to sandwich the
また標準ユニット１１０ｉｊにおけるチャネル領域３の上には、図２に示すように、第１の絶縁膜７が選択的に設けられる。また図２に示す断面位置では現れないが、第１の絶縁膜７の上には複数（図３において２本）の第１ゲート電極が、図３に示した第１ソース領域５の長手方向（図３において上下方向）に沿って第１ソース領域５の上方を平行に延びている。
Further, as shown in FIG. 2, the first insulating
第１ゲート電極のゲート絶縁膜をなす第１の絶縁膜７は酸化膜（ＳｉＯ２）等である。高耐圧素子は１５Ｖ〜３０Ｖ程度のゲート電圧で駆動する場合が多く、信頼性を確保する上で、第１の絶縁膜７の厚さは通常５０ｎｍ〜１５０ｎｍ程度のものが使用される。また第１の絶縁膜７及び第１ゲート電極の上には、層間絶縁膜１１が設けられている。
また図２及び図３に示すように、第１ソース領域５の開口部に露出するチャネル領域３の上には、チャネル領域３への多数キャリアの注入を防止する第１ポテンシャルバリア層１３ａ１，１３ａ２が設けられている。第１ポテンシャルバリア層１３ａ１，１３ａ２としては、例えばチャネル領域３との間でショットキー接合を有する、金（Ａｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）等の金属膜が使用できる。
The first
Further, as shown in FIGS. 2 and 3, on the
図４に示すように、ソース電極９は、チャネルコンタクト部１７ｂにおいて、チャネル領域３とショットキー接合を形成する第１ポテンシャルバリア層１３ａ１，１３ａ２を介してチャネル領域３と接触している。図２及び図３に示すように、チャネル領域３を露出させる２個の開口部の中央に位置する第１ソース領域５の上には、第１オーミック接合層１２が設けられている。第１オーミック接合層１２は、本発明の「第１のオーミック接合層」に相当する。
第１オーミック接合層１２としては、例えばＮｉ、Ｎｉとアルミニウム（Ａｌ）の化合物であるＮｉＡｌ等の金属を含むシリサイド膜が使用できる。図５に示すように、ソース電極９は、ソースコンタクト部１７ａにおいて、第１オーミック接合層１２を介して第１ソース領域５と接触している。
As shown in FIG. 4, the
As the first
また第１ゲート電極８の上には層間絶縁膜１１が設けられ、図２に示すように、層間絶縁膜１１の開口部を介して、第１オーミック接合層１２及び第１ポテンシャルバリア層１３ａ１にソース電極９が接合している。ソース電極９は、第１オーミック接合層１２を介して第１ソース領域５と電気的に接続すると共に、第１ポテンシャルバリア層１３ａ１，１３ａ２を介してチャネル領域３と電気的に接続する。
Further, an
（内蔵トランジスタの構造）
図１〜図３に示した内蔵トランジスタ１２０ｉｊは、標準ユニット１１０ｉｊの第１ソース領域５と同じ深さに第１導電型の第２ドレイン領域５ａ及び第２ソース領域５ｂを備える横型のＭＯＳＦＥＴである。図から分かるように第２ドレイン領域５ａは第１ソース領域５に接して一体となっている。第２ドレイン領域５ａは、第１ソース領域５と同様に高濃度のｎ型（ｎ＋）である。
(Structure of built-in transistor)
The built-in transistor 120 ij shown in FIGS. 1 to 3 is a lateral MOSFET having a
内蔵トランジスタ１２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。そして内蔵トランジスタ１２０ｉｊの領域におけるチャネル領域３の内部に、第２ソース領域５ｂに接して高濃度のｐ型（ｐ＋）のベースコンタクト領域６ａが設けられている。
A high-concentration n-type (n + )
ベースコンタクト領域６ａの深さはチャネル領域３の厚みより深く、図２に示したように、ベース領域４の上部の一部に達するように設けられている。また第２ドレイン領域５ａと第２ソース領域５ｂの間のチャネル領域３の上には、第２の絶縁膜７ａが設けられ、第２の絶縁膜７ａの上には、第１ゲート電極８と電気的に接続された第２ゲート電極８ａが設けられている。
The depth of the
第２の絶縁膜７ａは、第１の絶縁膜７と同様に酸化膜（ＳｉＯ２）等であり、第２ゲート電極８ａのゲート絶縁膜をなす。既に説明したように、２本の第１ゲート電極８が第２ゲート電極８ａの両側を図３の上下方向に延び、第２ゲート電極８ａの少なくとも一方の端部で、第１ゲート電極８と接続されている。図２に示すように、第２ゲート電極８ａの上には、標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊに亘って設けられている層間絶縁膜１１の一部が位置する。
The second
内蔵トランジスタ１２０ｉｊは、ＳｉＣの表面上で第２の絶縁膜７ａを貫通するコンタクトホールを介して、ベースコンタクト領域６ａの表面及び第２ソース領域５ｂの表面を短絡するように設けられた第２オーミック接合層１２ａを備える。第２オーミック接合層１２ａとしては、第１オーミック接合層１２の場合と同様に、Ｎｉ、ＮｉＡｌ等の金属を含むシリサイド膜が使用できる。
ベースコンタクト領域６ａと第２ソース領域５ｂの表面それぞれに異なる金属が接触するようにしてもよいし、同一の金属を用いてもよい。また内蔵トランジスタ１２０ｉｊの層間絶縁膜１１を貫通するコンタクトホールを介して第２オーミック接合層１２ａに接続された第１フローティング電極９ａが設けられている。ベースコンタクト領域６ａ及び第２ソース領域５ｂは、第２オーミック接合層１２ａを介して第１フローティング電極９ａに接続されている。
The built-in transistor 120 ij is provided on the surface of the SiC so as to short-circuit the surface of the
Different metals may contact the surfaces of the
第１の実施の形態に係る半導体装置のそれぞれの基本セル１００ｉｊは、図６に例示したような等価回路で表すことができる。図６中の左上側には、標準ユニット１１０ｉｊとして示されるＭＯＳＦＥＴと、このＭＯＳＦＥＴのバックゲートであるチャネル領域３及びソース電極９間に接続された、内蔵トランジスタ１２０ｉｊとして示されるＭＯＳＦＥＴとが表されている。
Each basic cell 100 ij of the semiconductor device according to the first embodiment can be represented by an equivalent circuit as illustrated in FIG. On the upper left side of FIG. 6, a MOSFET shown as a
また内蔵トランジスタ１２０ｉｊの寄生ボディダイオード１２１、並びにチャネル領域３及び第１ポテンシャルバリア層１３ａ１，１３ａ２によって形成されるｐショットキーダイオード１３０を、内蔵トランジスタ１２０ｉｊにそれぞれ並列に接続して表すことができる。また内蔵トランジスタ１２０ｉｊ及びｐショットキーダイオード１３０等の接合容量の和からなる寄生接合容量１４０を、内蔵トランジスタ１２０ｉｊに並列に接続して表すことができる。
Further, the
（半導体装置の動作）
ソース電極９に対し第１ゲート電極８に閾値以上の電圧を印加すると第１ゲート電極８直下のチャネル領域３の表面電位が変化してチャネル領域３の表面に反転層が形成される。この状態でソース電極９に対しドレイン電極１０に正の電圧を印加すると、図５の左右両側にそれぞれ電子の経路が出来る。
(Operation of semiconductor device)
When a voltage higher than the threshold is applied to the
図５の左側に表れる経路は、ソース電極９−第１オーミック接合層１２−第１ソース領域５−チャネル領域３の表面反転層−打返し領域２ａ１−ＪＦＥＴ領域２ｂ１−ドリフト層２−ドレイン領域１−ドレイン電極１０となる。
また図５の右側に表れる経路は、ソース電極９−第１オーミック接合層１２−第１ソース領域５−チャネル領域３の表面反転層−打返し領域２ａ２−ＪＦＥＴ領域２ｂ２−ドリフト層２−ドレイン領域１−ドレイン電極１０となる。その結果、ドレイン電極１０からソース電極９へ電流が流れ、標準ユニット１１０ｉｊがオン状態となる。
A path appearing on the left side of FIG. 5 includes a
The path appearing on the right side of FIG. 5 is as follows: source electrode 9-first ohmic junction layer 12-first source region 5-surface inversion layer of channel region 3-counteracting region 2a2-JFET region 2b2-drift layer 2-drain region. 1-It becomes the
標準ユニット１１０ｉｊのオン状態では、第１ゲート電極８に接続された内蔵トランジスタ１２０ｉｊの第２ゲート電極８ａの電位により、内蔵トランジスタ１２０ｉｊがオンする。そのため、第１ソース領域５から、第１ソース領域５に接続された内蔵トランジスタ１２０ｉｊの第２ドレイン領域５ａ及び第２ソース領域５ｂを介して内蔵トランジスタ１２０ｉｊの第１フローティング電極９ａに電子が流入する。このとき第１フローティング電極９ａは、ＭＯＳＦＥＴとしての内蔵トランジスタ１２０ｉｊのソース電極をなす。
In the ON state of the
流入した電子は高濃度のｐ型（ｐ＋）のベースコンタクト領域６ａと接触する第２オーミック接合層１２ａ又は第１フローティング電極９ａで電子−正孔変換が行われる。変換後、正孔はチャネル領域３及びベース領域４に供給され、チャネル領域３及びベース領域４は第１ソース領域５と同電位となる。
The electrons that have flowed in undergo electron-hole conversion at the second
一方、標準ユニット１１０ｉｊのソース電極９に対し第１ゲート電極８に印加される電圧が閾値以下になると、チャネル領域３表面の反転層が消滅するため、標準ユニット１１０ｉｊがオフ状態となり電流は流れない。そして第１ゲート電極８に負電圧が印加されると正孔がチャネル領域３とゲート酸化膜との界面にトラップされる。このとき、チャネル領域３とソース電極９の間には第１ポテンシャルバリア層１３ａ１，１３ａ２が設けられているため、正孔はショットキー接合によりチャネル領域３には注入されない。
On the other hand, when the voltage applied to the
ショットキー接合の正孔に対するバリアハイトは、バリアを超えて熱的な励起による正孔の注入が積層欠陥の成長に必要な電流密度を超えない値として０．５ｅＶ以上が必要で、１ｅＶ以上が望ましい。一方、Ｌ負荷アバランシェ降伏時等の正孔電流による寄生バイポーラ動作を抑制するうえで正孔電流によるｐ型ボディ領域の電圧降下を１Ｖ程度以下に抑えることが可能な条件として、４Ｈ−ＳｉＣのバンドギャップ３．２６ｅＶより１ｅＶ以上低い２．２６ｅＶ以下のバリアハイトが望ましい。 The barrier height of the Schottky junction against holes is required to be 0.5 eV or more, preferably 1 eV or more, so that the injection of holes by thermal excitation beyond the barrier does not exceed the current density required for growth of stacking faults. .. On the other hand, in order to suppress the parasitic bipolar operation due to the hole current at the time of L load avalanche breakdown etc., it is possible to suppress the voltage drop in the p-type body region due to the hole current to about 1 V or less, the band of 4H-SiC A barrier height of 2.26 eV or less, which is lower than the gap 3.26 eV by 1 eV or more, is desirable.
チャネル領域３及びベース領域４は、ソース電極９の電位に対し負電位となるが、オフ状態であるため問題は生じない。むしろベース領域４に挟まれたＪＦＥＴ領域２ｂ１，２ｂ２が若干ピンチオフし易くなるため、耐圧が向上する。一方、ドレイン電極１０に負電圧が印加された場合、ショットキー接合が逆バイアスとなり、ショットキー接合の容量に応じた短時間における少ない電流しか流れない。
The
（第１比較例）
図７に示した第１比較例に係る半導体装置は、ベースコンタクト領域６及び第１ソース領域５の表面に、図５の場合と同様に第１オーミック接合層１２が設けられたプレナー型のＳｉＣ縦型パワーＭＯＳＦＥＴである。
この第１オーミック接合層１２により、ベースコンタクト領域６及び第１ソース領域５のそれぞれの間にオーミックコンタクトが形成されている。しかし、図２及び図３等に示した第１ポテンシャルバリア層１３ａ１，１３ａ２及び内蔵トランジスタ１２０ｉｊは設けられていない。
(First Comparative Example)
The semiconductor device according to the first comparative example shown in FIG. 7 is a planar type SiC in which the first
The first
第１比較例に係る半導体装置及び第１の実施の形態に係る半導体装置を、それぞれ図８の単相インバータの例に示す、負荷インダクタ２４に接続された４個のＭＯＳＦＥＴ２０ａ〜２０ｄとして用いた場合を考える。２個のＭＯＳＦＥＴ２０ａ，２０ｄが導通している場合、電流Ｉａが負荷インダクタ２４に流れる。また２個のＭＯＳＦＥＴ２０ａ，２０ｄをオフすると、負荷インダクタ２４に流れていた電流は転流し、２個のダイオード２１ｃ，２１ｂを流れる電流Ｉｂとなる。
When the semiconductor device according to the first comparative example and the semiconductor device according to the first embodiment are used as the four MOSFETs 20a to 20d connected to the
第１比較例に係る半導体装置を用いた単相インバータの場合、ＳｉＣのボディダイオードに電流を流さない様に、ダイオードの順方向電圧がＳｉＣのビルトイン電圧以上にならないように、４個のダイオード２１ａ,２１ｂ,２１ｃ,２１ｄを大面積のダイオードにしなければならない。
In the case of the single-phase inverter using the semiconductor device according to the first comparative example, the four
一方、第１の実施の形態に係る半導体装置を４個のＭＯＳＦＥＴ２０ａ〜２０ｄとして用いた単相インバータの場合、第１ポテンシャルバリア層１３ａ１，１３ａ２により、低い逆電圧では、ボディ領域（３，４）に正孔が継続的に注入されない。そのため４個のダイオード２１ａ,２１ｂ,２１ｃ,２１ｄを比較的小面積で順方向電圧の高いダイオードとしても、ＳｉＣの半導体装置と並列に接続した場合に、半導体装置のボディダイオードに電流が流れることがない。
On the other hand, in the case of a single-phase inverter using the semiconductor device according to the first embodiment as the four MOSFETs 20a to 20d, the first potential barrier layers 13a1 and 13a2 cause the body regions (3, 4) to be low in reverse voltage. Holes are not continuously injected into the. Therefore, even if the four
（第２比較例）
図９に、本発明と同一発明者により、チャネル領域３にショットキー接合又はヘテロ接合を形成し、正孔の継続的な注入を防止すると共に、アバランシェ降伏時には正孔を引き抜くことが可能で、寄生バイポーラ動作を防止することが可能な構造のＳｉＣ半導体装置を第２比較例として示す。第２比較例に係る半導体装置には、ベースコンタクト領域６及び第１ソース領域５の表面には、第１の実施の形態に係る半導体装置の場合と同様に第１ポテンシャルバリア層１３ａ，１３ｂが設けられている。
また第１ソース領域５の表面には、第１の実施の形態に係る半導体装置の場合と同様に第１オーミック接合層１２が設けられている。しかし、第１の実施の形態に係る半導体装置の内蔵トランジスタ１２０ｉｊは設けられていない。
(Second Comparative Example)
In FIG. 9, the same inventor of the present invention forms a Schottky junction or a heterojunction in the
Further, the first
ここで、ＳｉＣ半導体を用いたＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴの界面に多数の準位が存在することが知られている。この界面準位の存在により、ゲートしきい値電圧Ｖｔｈの上昇及びＪＦＥＴ効果の増加が発生することが本発明者の研究により分かった。この現象を図１０中のＭＯＳＦＥＴのチャネル部のバンド図を用いて説明する。図１０では、実線で示したチャネル領域３及び破線で示した第１ソース領域５の両方を重ねて表示すると共に、同じエネルギーで重なる共通部分を点線で示している。
Here, it is known that a MOSFET using a SiC semiconductor has many levels at the interface of the MOSFET. It has been found by the study of the present inventors that the existence of this interface state causes an increase in the gate threshold voltage Vth and an increase in the JFET effect. This phenomenon will be described with reference to the band diagram of the channel portion of the MOSFET in FIG. In FIG. 10, both the
図１０（ａ）はＭＯＳＦＥＴのゲートに負電圧を印加した場合のバンド図で、チャネル領域３表面に蓄積層が形成される場合を示している。この状態で蓄積層の正孔は界面準位にトラップされる。一方、図１０（ｂ）はＭＯＳＦＥＴのゲートにゲートしきい値電圧Ｖｔｈ以上の電圧を印加した場合のバンド図で、第１ソース領域５からチャネル領域３の反転層を介して電子が界面準位に落込みトラップされた正孔と再結合して消滅する様子を示している。この現象は所謂チャージポンピング法と呼ばれる界面準位のエネルギーと密度分布を調べる方法と同じである。
FIG. 10A is a band diagram when a negative voltage is applied to the gate of the MOSFET, and shows a case where an accumulation layer is formed on the surface of the
尚、図１０では正孔トラップで説明したが、正孔はチャネル領域３からしか供給されず、電子は第１ソース領域５からしか供給されないため、電子トラップであっても同様の現象が発生する。そのためＭＯＳＦＥＴのゲートに交互に図１０（ａ）及び図１０（ｂ）の状態になるような電圧を印加すると、図１１の等価回路に示すように、チャネル領域３から第１ソース領域５に向かって電流Ｉｃｐが流れる。
Although the hole trap is described in FIG. 10, since holes are supplied only from the
この電流Ｉｃｐは、ゲートに印加する電圧の持続時間が、トラップされる時定数及び再結合する時定数より十分長い場合では、ゲートに印加する電圧の周波数をｆとすると、式（１）で表される。
Ｉｃｐ=ｑ・(Ｎｈ+Ｎｅ）ｆ …（１）
ここで、ゲート電圧の振幅とトラップのエネルギー分布に応じて決まる正孔トラップ数をＮｈ、電子トラップ数をＮｅ、ｑを素電荷とする。尚、図１１中では、電流Ｉｃｐは、流れる電流の平均値として表されている。
この電流Ｉｃｐにより、ｐ型のボディ領域（３，４）は負電位になるが、ショットキー接合、又は第１ソース領域５及びチャネル領域３間の接合等におけるリーク電流とバランスする電位になる。したがって、トラップ量が多く、リーク電流が小さいとチャネル領域３の電位はソース電位を基準として大きな負の値になる。
When the duration of the voltage applied to the gate is sufficiently longer than the trapped time constant and the recombination time constant, the current I cp is given by the formula (1), where f is the frequency of the voltage applied to the gate. expressed.
I cp =q·(N h +N e )f (1)
Here, the number of hole traps determined by the amplitude of the gate voltage and the energy distribution of the traps is N h , the number of electron traps is N e , and q is elementary charge. In addition, in FIG. 11, the current I cp is represented as an average value of flowing currents.
Due to this current I cp , the p-type body regions (3, 4) have a negative potential, but have a potential that balances the leakage current in the Schottky junction, the junction between the
その結果、所謂バックゲート効果によりＭＯＳＦＥＴのゲートしきい値電圧Ｖｔｈが増大し、ｐ型のボディ領域（３，４）とＪＦＥＴ領域２ｂ１，２ｂ２のｐｎ接合の逆バイアスが増加してＪＦＥＴ効果が増大する。そのため、ＭＯＳＦＥＴのオン電圧が増加する。正孔トラップはチャネル領域のフラットバンド電圧にも依存するがゲート電圧０Ｖ付近では発生しない。
しかしながら通常の応用では、例えば図８に示したようなブリッジ構成の回路においては、ＭＯＳＦＥＴ２０ｃのオフ時に、対抗アームのＭＯＳＦＥＴ２０ａがオンすると、ＭＯＳＦＥＴ２０ｃのソースードレイン間電圧に最大上昇率ｄＶ／ｄｔの変化が発生する。この最大上昇率ｄＶ／ｄｔの変化により、ＭＯＳＦＥＴ２０ｃのドレイン−ゲート間容量を介し電流が流れ、この電流によるゲート抵抗の電圧降下によってゲート電圧が持ち上がり、ＭＯＳＦＥＴが誤オンする。このように誤オンすることを防止するため、通常オフ時にゲートを負バイアスすることが行われている。
As a result, the gate threshold voltage Vth of the MOSFET increases due to the so-called back gate effect, the reverse bias of the pn junction between the p-type body regions (3, 4) and the JFET regions 2b1 and 2b2 increases, and the JFET effect increases. To do. Therefore, the on-voltage of the MOSFET increases. Hole traps also depend on the flat band voltage of the channel region, but do not occur near the gate voltage of 0V.
However, in a normal application, for example, in a circuit having a bridge configuration as shown in FIG. 8, when the
第２比較例に係る半導体装置の場合、上記したＭＯＳＦＥＴの界面準位が存在する。正孔がトラップされる状態はフラットバンド電圧、ゲートしきい値電圧Ｖｔｈ等にも依存するが、ゲート電圧が０Ｖ付近以下の電圧で発生する。そのため、ゲートしきい値電圧Ｖｔｈの低い素子では、ゲート電圧が０Ｖでは正孔はトラップされない場合もある。しかし、ゲートしきい値電圧Ｖｔｈの低い素子ほど誤オンが発生し易く、誤オンを防止するためゲートをより大きく負バイアスする必要が生じてしまうため、この現象が発生してしまう。一方、第１の実施の形態に係る半導体装置の場合、オン期間においてｐ型のボディ領域（３，４）と第１ソース領域５を短絡する内蔵トランジスタ１２０ｉｊにより、ゲート酸化膜とチャネル領域界面のトラップ準位によるチャージポンピング効果による、ゲートしきい値電圧Ｖｔｈの上昇及びＪＦＥＴ抵抗の増大によるオン電圧の上昇を防止することができる。
In the case of the semiconductor device according to the second comparative example, the interface state of the above MOSFET exists. The state in which holes are trapped depends on the flat band voltage, the gate threshold voltage Vth, etc., but occurs at a gate voltage of about 0 V or less. Therefore, in an element having a low gate threshold voltage Vth, holes may not be trapped when the gate voltage is 0V. However, this phenomenon occurs because an element having a lower gate threshold voltage Vth is more likely to be erroneously turned on and the gate needs to be more negatively biased to prevent erroneous on. On the other hand, in the case of the semiconductor device according to the first embodiment, due to the built-in transistor 120 ij that short-circuits the p-type body region (3, 4) and the
第１の実施の形態に係る半導体装置によれば、ｐ型のボディ領域（３，４）とソース電極９間がオーミック接合ではなく、ボディ領域（３，４）に多数キャリアの注入を防止するポテンシャルバリア層を有する接合である。そのため、低い逆電圧では正孔が継続的に注入されず、半導体装置と並列に比較的小面積で順方向電圧の高いダイオードを接続した場合でも、半導体装置のボディダイオードに電流が流れない。よって再結合による積層欠陥の成長が発生しないため、オン抵抗の劣化を有効に解消できる。
According to the semiconductor device of the first embodiment, the majority carrier is prevented from being injected into the body region (3, 4) instead of the ohmic junction between the p-type body region (3, 4) and the
また第１の実施の形態に係る半導体装置によれば、内蔵トランジスタ１２０ｉｊは、周辺耐圧構造３００に近接した部分、ゲートパッド４００に近接した部分、及びゲートランナー５００に近接した部分のうちのいずれかの位置に埋め込まれている。このように基本セル１００のそれぞれの内蔵トランジスタ１２０ｉｊが配置されることにより、内蔵トランジスタ１２０ｉｊにソース電極９と分離した第１フローティング電極９ａが存在しても、ソース電極９へのワイヤーボンディング等を好適に行える。
Further, according to the semiconductor device according to the first embodiment, the built-in transistor 120 ij has any one of a portion close to the peripheral
（半導体装置の製造方法）
第１の実施の形態に係る半導体装置の製造方法を、図１２〜図１７を参照して例示的に説明する。まず図１２に示すように、例えば４Ｈ−ＳｉＣのｎ＋型の半導体基板１ｓｕｂを用意し、この半導体基板１ｓｕｂの上面上に４Ｈ−ＳｉＣの単結晶層をエピタキシャル成長してｎ型のドリフト層２を形成する。
次に、フォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、Ａｌ等のｐ型不純物を所定の場所にイオン注入する。更にベース領域４の上部に、同様に４Ｈ−ＳｉＣの単結晶層をエピタキシャル成長してｐ型のチャネル領域３を連続的に形成する。
(Method of manufacturing semiconductor device)
A method of manufacturing the semiconductor device according to the first embodiment will be exemplarily described with reference to FIGS. First, as shown in FIG. 12, for example, an n +
Next, a resist mask for selective ion implantation is formed by a photolithography technique, and p-type impurities such as Al are ion-implanted at predetermined locations. Further, a 4H—SiC single crystal layer is similarly epitaxially grown on the
チャネル領域３をエピタキシャル成長させることにより、イオン注入でチャネル領域３を形成する場合（いわゆるＤＭＯＳ）に比較して、イオン注入のダメージによるチャネルモビリティの低下が生じない。そのためチャネルモビリティが高い高性能な半導体装置を得ることができる。
その後、フォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、チャネル領域３の上部の一部に、窒素（Ｎ）イオン等のｎ型を呈する不純物元素イオンを多段イオン注入して、打返し領域２ａ１，２ａ２を形成する。
By epitaxially growing the
After that, a resist mask for selective ion implantation is formed by a photolithography technique, and n-type impurity element ions such as nitrogen (N) ions are ion-implanted in a part of the upper portion of the
このとき、ＪＦＥＴ領域２ｂ１，２ｂ２の導入濃度を、ドリフト層２の濃度より高めれば、ＪＦＥＴ抵抗を低減することができる。またＪＦＥＴ領域２ｂ１，２ｂ２と同時に、ベース領域４とドリフト層２の境界部分にもドリフト層２より高い濃度に不純物を導入し、キャリアの広がり抵抗を小さくする、電流拡散層（Current Spreading Layer，ＣＳＬ）を形成してもよい。
At this time, if the introduced concentration of the JFET regions 2b1 and 2b2 is made higher than the concentration of the
次に、フォトリソグラフィ技術により選択イオン注入用のレジストマスクを形成し、チャネル領域３の上部の一部に、ｎ型を呈する不純物元素イオンをイオン注入法により注入する。このイオン注入は、射影飛程がチャネル領域３の内部に留まる程度になるように調整して行い、図１３に示すように、ｎ＋型の第１ソース領域５、ｎ＋型の第２ドレイン領域５ａ及びｎ＋型の第２ソース領域５ｂを同時に、且つ、選択的に形成する。
Next, a resist mask for selective ion implantation is formed by a photolithography technique, and an impurity element ion exhibiting n-type is implanted into a part of the upper portion of the
更に、フォトリソグラフィ技術により選択イオン注入用のレジストマスクを別途形成し、後に予定される工程で内蔵トランジスタ１２０ｉｊとなる領域におけるチャネル領域３の上部の一部にｐ型を呈する不純物元素イオンを、加速電圧を変えて多段で注入してもよい。
この多段イオン注入は、射影飛程がベース領域４の上部の一部に届く程度になるように加速電圧を変えて多段に調整して行い、ｐ＋型のベースコンタクト領域６を第２ソース領域５ｂに接するように選択的に形成してもよい。
Further, a resist mask for selective ion implantation is separately formed by a photolithography technique, and a p-type impurity element ion having a p-type is added to a part of an upper portion of the
This multi-stage ion implantation is performed by adjusting the acceleration voltage in multiple stages so that the projection range reaches a part of the upper portion of the
次に図１４に示すように、半導体基板１ｓｕｂの上面上に、熱酸化処理によりＳｉＯ２膜を積層して絶縁膜７ｚを形成する。この絶縁膜７ｚの上に、不純物元素が添加されたドープドポリシリコン膜を化学的気相成長（ＣＶＤ）法等で成膜する。この後ドープドポリシリコン膜を、フォトリソグラフィ技術及びエッチング技術等を用いて選択的に除去してパターニングし、第１ゲート電極８及び第２ゲート電極８ａのパターンを形成する。
次に第１ゲート電極８及び第２ゲート電極８ａの上に、例えばＣＶＤ法等によりＳｉＯ２膜を成膜して絶縁膜１１ｚを形成する。次に、フォトリソグラフィ技術により、ソースコンタクト部１７ａ、チャネルコンタクト部１７ｂ及びソースチャネルコンタクト部１７ｃのそれぞれのコンタクトホール開孔用のエッチングマスクを形成する。
Next, as shown in FIG. 14, a SiO 2 film is laminated on the upper surface of the
Next, a SiO 2 film is formed on the
このエッチングマスクを用いて、第１ソース領域５の開口部を貫通して露出したチャネル領域３の上部の絶縁膜７ｚ及び絶縁膜１１ｚを反応性イオンエッチング（ＲＩＥ）等で除去する。同時に開口部同士の間に位置する第１ソース領域５の上部、並びに第２ソース領域５ｂ及びベースコンタクト領域６ａの上部の一部の絶縁膜７ｚ及び絶縁膜１１ｚも除去する。
これにより、図１５に示すように、標準ユニット１１０ｉｊの形成予定領域にコンタクトホールを有する第１の絶縁膜７のパターン及び層間絶縁膜１１のパターンが形成される。また同時に、内蔵トランジスタ１２０ｉｊの形成予定領域にコンタクトホールを有する第２の絶縁膜７ａのパターンと、層間絶縁膜１１のパターンとが定着される。
Using this etching mask, the insulating
As a result, as shown in FIG. 15, a pattern of the first insulating
次に図１６に示すように、半導体基板１ｓｕｂの上面上に、例えばスパッタリング、真空蒸着法等によりＮｉ，ＮｉＡｌ等の金属膜を成膜する。次に、フォトリソグラフィ技術により、この金属膜がソースコンタクト部１７ａ及びソースチャネルコンタクト部１７ｃの上面にのみ残るようにエッチングマスクを形成する。
そしてこのエッチングマスクを用いて、ソースコンタクト部１７ａ及びソースチャネルコンタクト部１７ｃの上面以外の金属膜をエッチングして除去し、第１オーミック接合層１２及び第２オーミック接合層１２ａを同時に形成する。第１オーミック接合層１２及び第２オーミック接合層１２ａの形成は、リフトオフ工程によって行ってもよい。
Next, as shown in FIG. 16, a metal film of Ni, NiAl, or the like is formed on the upper surface of the
Then, using this etching mask, the metal film other than the upper surfaces of the
また半導体基板１ｓｕｂの下面側を化学的機械研磨（ＣＭＰ）して厚みを減じ、図１に示したようなドレイン領域１を形成する。そしてドレイン領域１の表面にＮｉ等の金属膜を成膜し、この金属膜をパターニングしてドレイン電極１０を形成する。
その後、熱処理（シンタリング）をして、第１オーミック接合層１２及び第２オーミック接合層１２ａと第１ソース領域５とのオーミック接触性、及びドレイン電極１０とドレイン領域１とのオーミック接触性を改善する。また第１オーミック接合層１２及び第２オーミック接合層１２ａをシリサイド膜に形成するときは、熱処理によりシリサイド化させることになる。
Further, the lower surface side of the
Then, heat treatment (sintering) is performed to improve the ohmic contact between the first
次に、半導体基板１ｓｕｂの上面上に、スパッタリング又は真空蒸着法等により、ショットキー接合をなす金属膜を成膜する。そしてこの金属膜を、第１オーミック接合層１２及び第２オーミック接合層１２ａの場合と同様に、フォトリソグラフィ技術及びエッチング技術等を用いて選択的に除去し、第１ポテンシャルバリア層１３ａ１，１３ａ２を同時に形成する。
Next, a metal film forming a Schottky junction is formed on the upper surface of the
その後、図１７に示すように、Ａｌ等の金属膜９ｚをスパッタリング、真空蒸着法等により全面に成膜する。そしてフォトリソグラフィ技術により、図２に示したように、ソース電極９を、第１ポテンシャルバリア層１３ａ１，１３ａ２及び第１オーミック接合層１２に接触するように形成する。同時にソース電極９から分離したパターンとなる第１フローティング電極９ａを、第２オーミック接合層１２ａに接触するように形成する。ソース電極９、第１フローティング電極９ａ及び層間絶縁膜１１の上に、図示を省略するＳｉＯ２膜やパッシベーション膜等を積層すれば、図１〜３に示したような半導体装置を得ることができる。
After that, as shown in FIG. 17, a
＜第２の実施の形態＞
（半導体装置の構造）
第２の実施の形態に係る半導体装置が、第１の実施の形態の場合と異なる点は、第１ポテンシャルバリア層１３ｂ，１３ｃがチャネル領域３の表面に露出した部分だけではなく、第１オーミック接合層１２及び第２オーミック接合層１２ａ上及び層間絶縁膜１１上に形成されている点である。
<Second Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the second embodiment is different from that according to the first embodiment in that not only the portions where the first potential barrier layers 13b and 13c are exposed on the surface of the
第２の実施の形態に係る半導体装置は、図１８に示すように、１個以上の標準ユニット１１０ａｉｊ及び内蔵トランジスタ１２０ａｉｊを含む基本セル１００ａを備える。第２の実施の形態に係る半導体装置は、標準ユニット１１０ａｉｊ及び内蔵トランジスタ１２０ａｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。
As shown in FIG. 18, the semiconductor device according to the second embodiment includes a basic cell 100a including one or more standard units 110a ij and built-in transistors 120a ij . The semiconductor device according to the second embodiment has a high-concentration n-type (n + )
また第２の実施の形態に係る半導体装置は、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４とを備える。また第２の実施の形態に係る半導体装置の基本セル１００ａｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。
In the semiconductor device according to the second embodiment, an n-
また第２の実施の形態に係る半導体装置の基本セル１００ａｉｊは、標準ユニット１１０ａｉｊにおけるチャネル領域３の上部の一部に、基本セル１００のストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。また標準ユニット１１０ａｉｊにおけるチャネル領域３の上には、第１の絶縁膜７が選択的に設けられる。
The basic cell 100a ij of the semiconductor device according to the second embodiment is provided in a part of the upper part of the
また第１の絶縁膜７の上には第１ゲート電極が、第１ソース領域５の長手方向に沿って平行に延びている。またチャネル領域３を露出させる２個の開口部の中央に位置する第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１及び第１オーミック接合層１２の上に設けられた第１ポテンシャルバリア層１３ｂの上にはソース電極９が設けられている。
Further, a first gate electrode extends in parallel on the first insulating
また第２の実施の形態に係る半導体装置の基本セル１００ａｉｊは、内蔵トランジスタ１２０ａｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。
また第２の実施の形態に係る半導体装置の基本セル１００ａｉｊは、内蔵トランジスタ１２０ａｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。
The basic cell 100a ij of the semiconductor device according to the second embodiment is provided in a part of the upper part of the
In addition, the basic cell 100a ij of the semiconductor device according to the second embodiment has a high concentration of a high concentration provided in a part of the upper portion of the
また第２ドレイン領域５ａと第２ソース領域５ｂの間のチャネル領域３の上には、第２の絶縁膜７ａが設けられ、第２の絶縁膜７ａの上には、第１ゲート電極８と電気的に接続された第２ゲート電極８ａが設けられている。第２の実施の形態に係る半導体装置の他の構造については、第１の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
Further, a second
図１９に示すように、第２の実施の形態に係る半導体装置の、第１ソース領域５の開口部に配置された第１ポテンシャルバリア層１３ｂが、露出したチャネル領域３の表面上だけでなく、表面上から連続して層間絶縁膜１１上にも形成されている。この第１ポテンシャルバリア層１３ｂは、標準ユニット１１０ａｉｊにおける層間絶縁膜１１上に広がっており、図２０に示すように、互いに隣接する開口部の間の第１ソース領域５の上に配置された第１オーミック接合層１２の上にも形成されている。
As shown in FIG. 19, the first
第１ポテンシャルバリア層１３ｂ，１３ｃとして、例えばＴｉを用いたショットキー金属をショットキー電極として使用した場合は、第１ポテンシャルバリア層１３ｂ，１３ｃはバリア層として働き、半導体装置の特性の劣化を防止する効果が得られる。また、第１ポテンシャルバリア層１３ｂ，１３ｃを半導体基板の上面の全面に成膜した後、ソース電極９の形成の場合と同じフォトマスクを用いてエッチングすれば、製造工数を削減することができる。第２の実施の形態に係る半導体装置の他の効果については、第１の実施の形態に係る半導体装置の場合と同様である。
When the Schottky metal using Ti, for example, is used as the Schottky electrode as the first potential barrier layers 13b and 13c, the first potential barrier layers 13b and 13c act as barrier layers and prevent deterioration of the characteristics of the semiconductor device. The effect is obtained. In addition, if the first potential barrier layers 13b and 13c are formed on the entire surface of the upper surface of the semiconductor substrate and then etched using the same photomask as in the case of forming the
＜第３の実施の形態＞
（半導体装置の構造）
第３の実施の形態に係る半導体装置が第１の実施の形態の場合と異なる点は、第１ポテンシャルバリア層１３ａ１，１３ａ２に接するチャネル領域３の内部に、例えば１×１０１８ｃｍ−３程度の比較的高濃度（ｐ＋）のｐ型領域３ａを設けた点である。
<Third Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the inside of the
第３の実施の形態に係る半導体装置は、図２１に示すように、１個以上の標準ユニット２１０ｉｊ及び内蔵トランジスタ２２０ｉｊを含む基本セル２００ｉｊを備える。第２の実施の形態に係る半導体装置は、標準ユニット２１０ｉｊ及び内蔵トランジスタ２２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。
As shown in FIG. 21, the semiconductor device according to the third embodiment includes a basic cell 200 ij including one or more standard units 210 ij and a built-in
また第３の実施の形態に係る半導体装置の基本セル２００ｉｊは、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、を備える。また第３の実施の形態に係る半導体装置の基本セル２００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。
The basic cell 200 ij of the semiconductor device according to the third embodiment includes an n-
第３の実施の形態に係る半導体装置は、標準ユニット２１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル２００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。また標準ユニット２１０ｉｊにおけるチャネル領域３の上には、第１の絶縁膜７が選択的に設けられる。また、第１の絶縁膜７の上には第１ゲート電極が、第１ソース領域５の長手方向に沿って平行に延びている。
The semiconductor device according to the third embodiment has a high concentration of a high concentration provided in a part of the upper part of the
また第１ソース領域５の開口部の内側に露出するチャネル領域３の上には、チャネル領域３への多数キャリアの注入を防止する第１ポテンシャルバリア層１３ａ１，１３ａ２が設けられている。第１ソース領域５の非開口部の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１、第１オーミック接合層１２及び第１ポテンシャルバリア層１３ａ１，１３ａ２の上にはソース電極９が設けられている。
Further, on the
第３の実施の形態に係る半導体装置の基本セル２００ｉｊは、内蔵トランジスタ２２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。
また第３の実施の形態に係る半導体装置の基本セル２００ｉｊは、内蔵トランジスタ２２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。また第２ドレイン領域５ａと第２ソース領域５ｂの間のチャネル領域３の上には、第２の絶縁膜７ａが設けられ、第２の絶縁膜７ａの上には、第１ゲート電極８と電気的に接続された第２ゲート電極８ａが設けられている。
The basic cell 200 ij of the semiconductor device according to the third embodiment is provided in a part of the upper part of the
In addition, the basic cell 200 ij of the semiconductor device according to the third embodiment has a high concentration of a high concentration provided in a part of the upper portion of the
ｐ型領域３ａは、図２２に示すように、略矩形状であり、矩形の外縁が第１ソース領域５の開口部の内縁と、略矩形状の開口部の内縁と略矩形状の第１ポテンシャルバリア層１３ａ１，１３ａ２の外縁との間に位置するように設けられている。またｐ型領域３ａは、図２３に示すように、チャネル領域３と略同じ厚みで設けられている。第３の実施の形態に係る半導体装置の他の構造については、第１及び第２の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
As shown in FIG. 22, the p-
第３の実施の形態に係る半導体装置によれば、アバランシェ降伏時等に発生した正孔を、ショットキー接合を介して排出することで流れる電流による電圧降下を小さく抑え、寄生バイポーラ動作を抑えることができる。よって、チャネル領域３全体の濃度を上げ、ゲートしきい値電圧Ｖｔｈが高くなった場合であっても有効である。第３の実施の形態に係る半導体装置の他の効果については、第１の実施の形態に係る半導体装置の場合と同様である。
According to the semiconductor device of the third embodiment, holes generated at the time of avalanche breakdown are discharged through the Schottky junction to suppress the voltage drop due to the flowing current and suppress the parasitic bipolar operation. You can Therefore, it is effective even when the concentration of the
＜第４の実施の形態＞
（半導体装置の構造）
第４の実施の形態に係る半導体装置が第１の実施の形態の場合と異なる点は、図２４に示すように、活性部の中にｎショットキーセル…６００１ｊ−１，６００１ｊ，６００１ｊ＋１…；…６００２ｊ−１，６００２ｊ，６００２ｊ＋１…を備える点である。ｎショットキーセル６００ｉｊは、通常の基本セル１００ｉｊと共に活性部の中に分散して埋め込まれている。
<Fourth Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the fourth embodiment is different from that of the first embodiment in that, as shown in FIG. 24, n Schottky cells... 600 1j-1 , 600 1j , 600 in the active portion. 1j+1 ...; 600 2j-1 , 600 2j , 600 2j+1 ... The n-
すなわち第４の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置の基本セル１００ｉｊと同様に、標準ユニット１１０ｉｊ及び内蔵トランジスタ１２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１と、この第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、を備える。
That is, the semiconductor device according to the fourth embodiment is similar to the basic cell 100 ij of the semiconductor device according to the first embodiment in that it includes SiC provided over the
また第４の実施の形態に係る半導体装置の基本セル１００ｉｊは、ドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、このベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３と、を備える。
また第４の実施の形態に係る半導体装置の基本セル１００ｉｊは、標準ユニット１１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル１００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。また標準ユニット１１０ｉｊにおけるチャネル領域３の上には、第１の絶縁膜７が選択的に設けられる。
In addition, the basic cell 100 ij of the semiconductor device according to the fourth embodiment includes a high-concentration p-type (p + )
In addition, the basic cell 100 ij of the semiconductor device according to the fourth embodiment extends parallel to a part of the upper part of the
また第１の絶縁膜７の上には第１ゲート電極が、第１ソース領域５の長手方向に沿って平行に延びている。また第１ソース領域５の開口部の内側に露出するチャネル領域３の上には、チャネル領域３への多数キャリアの注入を防止する第１ポテンシャルバリア層１３ａ１，１３ａ２が設けられている。
Further, a first gate electrode extends in parallel on the first insulating
互いに隣接する開口部の間の第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１、第１オーミック接合層１２及び第１ポテンシャルバリア層１３ａ１，１３ａ２の上にはソース電極９が設けられている。
第４の実施の形態に係る半導体装置の基本セル１００ｉｊは、内蔵トランジスタ１２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。第２ドレイン領域５ａは、第１ソース領域５と連続するように一体的に設けられている。
A first
The basic cell 100 ij of the semiconductor device according to the fourth embodiment is provided with a part of the upper portion of the
また第４の実施の形態に係る半導体装置の基本セル１００ｉｊは、内蔵トランジスタ１２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。また第２ドレイン領域５ａと第２ソース領域５ｂの間のチャネル領域３の上には、第２の絶縁膜７ａが選択的に設けられている。
第２の絶縁膜７ａの上には、第１ゲート電極８と電気的に接続された第２ゲート電極８ａが設けられている。第４の実施の形態に係る半導体装置の基本セル１００ｉｊにおける他の構造については、第１〜第３の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
Further, the basic cell 100 ij of the semiconductor device according to the fourth embodiment has a high concentration of a high concentration provided in a part of the upper part of the
A
ｎショットキーセル６００ｉｊには、図２５に点線囲みの領域で例示するように、図２で示したようなチャネル領域３及びチャネル領域３の下のベース領域４の部分が設けられず、ボディ領域の表面に打返し領域２ａ３の上面が露出する。ショットキー金属である第１ポテンシャルバリア層１３ｄは、図２６に示すように、打返し領域２ａ３の上面及び打返し領域２ａ３の周囲のチャネル領域３の一部の上に重なるように設けられている。また打返し領域２ａ３の下には、図２６に示すように、高濃度のｎ型（ｎ＋）のＪＦＥ領域２ｂ３が設けられている。
The n-
打返し領域２ａ３を挟むチャネル領域３の間隔は、耐圧を確保するため基本セル１００ｉｊと同等が望ましい。またｎショットキーセル６００ｉｊの幅は基本セル１００ｉｊより広くしてもよい。ｎショットキーセル６００ｉｊの幅を広くした場合耐圧が低下するので、ｎショットキーセル６００ｉｊの中に複数のチャネル領域３及びベース領域４を形成し、チャネル領域３の間隔を同一に保つように形成するのがよい。
Spacing of the
また、図２７に示すように、第１ポテンシャルバリア層１３ｄは、ショットキーコンタクト部であるソースチャネルコンタクト部１７ｃを介してソース電極９に接続されている。またチャネル領域３及びチャネル領域３の下のベース領域４はｎショットキーセル６００ｉｊの端部で基本セル１００と接続されている。
尚、第４の実施の形態ではチャネル領域３上の一部にも第１ポテンシャルバリア層１３ｄが形成されているが、打返し領域２ａ１，２ａ２上にのみ第１ポテンシャルバリア層１３ｄ及びコンタクト部を形成してもよい。
Further, as shown in FIG. 27, the first
In the fourth embodiment, the first
また第１ポテンシャルバリア層１３ｄをなすショットキー金属としては、ｐ型及びｎ型に共通の金属を用いてもよいし、或いは互いに異なる、それぞれの導電型に対して最適な金属を用いてもよい。
また図２４〜図２７に示したｎショットキーセル６００では、内蔵トランジスタ１２０ｉｊをなす横型ＭＯＳＦＥＴは形成されていない。しかし隣接する基本セル１００から第１ソース領域５を延長させ、内蔵トランジスタ１２０ｉｊの第２ドレイン領域５ａを形成し、内蔵トランジスタ１２０ｉｊを形成してもよい。
As the Schottky metal forming the first
In the n-
第４の実施の形態に係る半導体装置では、ｎショットキー接合により、半導体装置に並列して接続させるショットキーダイオードを内蔵できるため、半導体装置の外部にショットキーダイオードを別途接続する必要がなくなる。また第４の実施の形態に係る半導体装置は、ショットキーバリアダイオードを同一チップ上で工程を増加させることなく製造できる。
ｐ型ショットキー接合は現状では良好な特性までいたっていない。それはｐ型とｎ型の同一濃度での抵抗が大きく、コンタクト抵抗が比較的大きいためである。このため、アバランシェ降伏時等の正孔電流をソース電極に流す際の電圧降下が大きく、寄生バイポーラ動作を防止するには、比較的大きなショットキー領域を形成する必要がある。
特に、本発明における半導体装置のｎ型ショットキー接合は小面積でよいため、チップ面積の増加が少なく、外付けショットキーダイオードのためのダイボンディング部や、ワイヤーボンディングが不要になるといった点で効果が大きい。第４の実施の形態に係る半導体装置の他の効果については、第１の実施の形態に係る半導体装置の場合と同様である。
In the semiconductor device according to the fourth embodiment, since the Schottky diode connected in parallel to the semiconductor device can be built in by the n Schottky junction, it is not necessary to separately connect the Schottky diode outside the semiconductor device. The semiconductor device according to the fourth embodiment can manufacture the Schottky barrier diode on the same chip without increasing the number of steps.
At present, the p-type Schottky junction does not have good characteristics. This is because the p-type and n-type have the same resistance at the same concentration, and the contact resistance is relatively large. Therefore, a voltage drop is large when a hole current flows through the source electrode during avalanche breakdown, and a relatively large Schottky region needs to be formed to prevent parasitic bipolar operation.
In particular, since the n-type Schottky junction of the semiconductor device according to the present invention may have a small area, the increase of the chip area is small, and the die bonding portion for the external Schottky diode and the wire bonding are not necessary. Is big. Other effects of the semiconductor device according to the fourth embodiment are similar to those of the semiconductor device according to the first embodiment.
＜第５の実施の形態＞
（半導体装置の構造）
図１〜図２７で示した半導体装置は、いずれも第１ゲート電極８はプレナーゲート型であった。第５の実施の形態に係る半導体装置の、第１の実施の形態の場合と異なる点は、打ち返し領域２ａ１，２ａ２と打ち返し領域２ａ１，２ａ２に接するチャネル領域３の部分にトレンチ部１８ａ，１８ｂが形成されたトレンチゲート型である点である。
<Fifth Embodiment>
(Structure of semiconductor device)
In each of the semiconductor devices shown in FIGS. 1 to 27, the
第５の実施の形態に係る半導体装置は、図２８に示すように、１個以上の標準ユニット７１０ｉｊ及び内蔵トランジスタ７２０ｉｊを含む基本セル７００ｉｊを備える。第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、標準ユニット７１０ｉｊ及び内蔵トランジスタ７２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。
As shown in FIG. 28, the semiconductor device according to the fifth embodiment includes a
また第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、を備える。また第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。
The
また第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、標準ユニット７１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル７００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。また第１ソース領域５の開口部の内側に露出するチャネル領域３の上には、チャネル領域３への多数キャリアの注入を防止する第１ポテンシャルバリア層１３ａ１，１３ａ２が設けられている。
In addition, the
また互いに隣接する開口部の間の第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１、第１オーミック接合層１２及び第１ポテンシャルバリア層１３ａ１，１３ａ２の上にはソース電極９が設けられている。
また第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、内蔵トランジスタ７２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。
Further, the first
The
また第５の実施の形態に係る半導体装置の基本セル７００ｉｊは、内蔵トランジスタ７２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。第５の実施の形態に係る半導体装置の他の構造については、第１〜第４の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
In addition, the
図２８に示すように、トレンチ部１８ａ，１８ｂは、第１の実施の形態に係る半導体装置の第１ゲート電極８の直下に対応する位置に設けられている。すなわちトレンチ部１８ａ，１８ｂは図３の半導体装置においてＳｉＣ表面上でチャネル領域３と打返し領域２ａ１，２ａ２が露出した部分に相当する位置に設けられている。
As shown in FIG. 28, the
図２９に示すように、トレンチ部１８ａ，１８ｂのそれぞれの内側には、第１の絶縁膜７を介してトレンチ型の第１ゲート電極８ａ１，８ｂ１が形成されている。また図３０に示すように、ドリフト層２の上部には、高濃度のｐ型（ｐ＋）のベース領域４が、上面がチャネル領域３の下面に接するように選択的に設けられている。第５の実施の形態に係る半導体装置の、トレンチ型であること以外の他の効果については、第１の実施の形態に係る半導体装置の場合と同様である。
As shown in FIG. 29, trench-type first gate electrodes 8a1 and 8b1 are formed inside the
尚、第５の実施の形態に係る半導体装置では、標準ユニット７１０ｉｊの第１ゲート電極８ａ１，８ｂ１を内蔵トランジスタ７２０ｉｊ側に延ばして設けることにより、延びた部分を内蔵トランジスタ７２０ｉｊの第２ゲート電極として使用できる。しかし、このように標準ユニット７１０ｉｊのゲート電極と内蔵トランジスタ７２０ｉｊのゲート電極とを一体的に使用する場合、内蔵トランジスタ７２０ｉｊにおけるチャネル幅は、第２ソース領域５ｂ及び第２ドレイン領域５ａの深さとなる。
すなわち図３に示したようなプレナー型の場合に比べ、チャネル幅が小さくなる。そのためＳｉＣのボディ領域の表面上に、図２に示したような第２の絶縁膜７ａ及び第２ゲート電極８ａを形成して、内蔵トランジスタ７２０ｉｊ側のみプレナーゲート型のＭＯＳＦＥＴを形成してもよい。
In addition, in the semiconductor device according to the fifth embodiment, by extending the first gate electrodes 8a1 and 8b1 of the
That is, the channel width is smaller than that of the planar type shown in FIG. Therefore, even if the second
＜第６の実施の形態＞
（半導体装置の構造）
第６の実施の形態に係る半導体装置が、第１の実施の形態の場合と異なる点は、図３３の平面図から分かるように、第１ソース領域５の開口部の内側の構造である。図３では第１ソース領域５の開口部の内側にチャネル領域３が露出していたが、図３３では第１ソース領域５の開口部の内側にチャネル領域３は見えない。
<Sixth Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the sixth embodiment is different from the semiconductor device according to the first embodiment in the structure inside the opening of the
図３３の平面構造に対応して、図３２の断面構造でも、第１ソース領域５の開口部の内側が図１に示した構造とは異なる。図３２に示すように、第６の実施の形態に係る半導体装置が、複数のストライプ状の基本セル８００ｉｊを配置する活性部と、活性部の周囲の周辺耐圧構造３００とを備える点では図１に示した第１の実施の形態に係る半導体装置と同様である。
Corresponding to the planar structure of FIG. 33, the cross-sectional structure of FIG. 32 also differs from the structure shown in FIG. 1 in the inside of the opening of the
第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、図３２に示すように、１個以上の標準ユニット８１０ｉｊ及び内蔵トランジスタ８２０ｉｊを含む。標準ユニット８１０ｉｊは主電流が流れる領域であり、内蔵トランジスタ８２０ｉｊは、標準ユニット８１０ｉｊに接続され標準ユニット８１０ｉｊにおけるＳｉＣのボディ領域（３，４）とソース領域を短絡させる。
The
第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、標準ユニット８１０ｉｊ及び内蔵トランジスタ８２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。また第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、を備える。
The
また第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。また第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、標準ユニット８１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル８００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。
Further, the
また互いに隣接する開口部の間の第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１及び第１オーミック接合層１２の上にはソース電極９が設けられている。また第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、内蔵トランジスタ８２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。
Further, the first
第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。また第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、内蔵トランジスタ８２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。
The
第６の実施の形態に係る半導体装置は、図３２に示すように、チャネル領域３の内側の第１ソース領域５に囲まれた領域に設けられたｎ型の打返し領域２ａ４，２ａ５を備える。また第６の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５の内側に設けられた高濃度のｐ型（ｐ＋）のベースコンタクト領域６ｂ１，６ｂ２を備える。
As shown in FIG. 32, the semiconductor device according to the sixth embodiment includes n-type return regions 2a4 and 2a5 provided in a region surrounded by the
また第６の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５に接合する第２ポテンシャルバリア層１３ｂ１，１３ｂ２と、ベースコンタクト領域６ｂ１，６ｂ２に接合する第３オーミック接合層１２ｂ１，１２ｂ２とを備える。第１ソース領域に囲まれた領域の内側における第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び第３オーミック接合層１２ｂ１，１２ｂ２のそれぞれは、同一の第２フローティング電極９ｂ１，９ｂ２に接続される。第３オーミック接合層１２ｂ１，１２ｂ２は、本発明の「第２のオーミック接合層」に相当する。 Further, the semiconductor device according to the sixth embodiment includes the second potential barrier layers 13b1 and 13b2 that are joined to the return regions 2a4 and 2a5 and the third ohmic junction layers 12b1 and 12b2 that are joined to the base contact regions 6b1 and 6b2. Equipped with. The second potential barrier layers 13b1 and 13b2 and the third ohmic junction layers 12b1 and 12b2 inside the region surrounded by the first source region are connected to the same second floating electrodes 9b1 and 9b2. The third ohmic contact layers 12b1 and 12b2 correspond to the "second ohmic contact layer" of the present invention.
打返し領域２ａ４，２ａ５は、図３３に示すように、平面パターンで額縁状であり、少なくとも一部で第１ソース領域５に接触するように設けられている。ベースコンタクト領域６ｂ１，６ｂ２は、図３４に示すように、内蔵トランジスタ８２０ｉｊのベースコンタクト領域６ａと同様に、ベース領域４の上部に到達する深さである。尚、第６の実施の形態に係る半導体装置のソースコンタクト部１７ａの位置における、図３中のＣ−Ｃ線で示したような基本セル８００ｉｊの断面構造は、図５で示した第１の実施の形態に係る半導体装置の基本セル１００ｉｊの断面構造と等価である。
As shown in FIG. 33, the hitting-back regions 2a4 and 2a5 are frame-shaped in a plane pattern, and are provided so that at least a part thereof contacts the
第２ポテンシャルバリア層１３ｂ１，１３ｂ２は、打返し領域２ａ４，２ａ５の表面上の一部において、層間絶縁膜１１の開口部におけるショットキー領域コンタクト部１７ｄに設けられている。第６の実施の形態に係る半導体装置の第２ポテンシャルバリア層１３ｂ１，１３ｂ２は、図３３に示すように、平面パターンで額縁状である。第２ポテンシャルバリア層１３ｂ１，１３ｂ２はショットキー金属であり、打返し領域２ａ４，２ａ５との間にショットキー接合が形成される。
The second potential barrier layers 13b1 and 13b2 are provided in the Schottky
第３オーミック接合層１２ｂ１，１２ｂ２は、ベースコンタクト領域６ｂ１，６ｂ２の表面上の一部において、層間絶縁膜１１の開口部におけるコンタクト領域コンタクト部１７ｅに設けられている。第３オーミック接合層１２ｂ１，１２ｂ２は、図３３に示すように、平面パターンで矩形状である。第３オーミック接合層１２ｂ１，１２ｂ２はシリサイド層である。第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び第３オーミック接合層１２ｂ１，１２ｂ２の上には、層間絶縁膜１１の内側に第２フローティング電極９ｂ１，９ｂ２がソース電極９と絶縁して設けられている。
The third ohmic junction layers 12b1 and 12b2 are provided in the contact
打返し領域２ａ４，２ａ５は第２ポテンシャルバリア層１３ｂ１，１３ｂ２を介して、ベースコンタクト領域６ｂ１，６ｂ２は第３オーミック接合層１２ｂ１，１２ｂ２を介して、それぞれ第２フローティング電極９ｂ１，９ｂ２に接続されている。打返し領域２ａ４，２ａ５は、図３４に示すように、第１ゲート電極８の下の打返し領域２ａ１，２ａ２と同時に形成してよい。また第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び打返し領域２ａ４，２ａ５で構成されるショットキーダイオードのオン抵抗を低減するため、打返し領域２ａ４，２ａ５のみ、更に高濃度の不純物をイオン注入して形成してもよい。
The return regions 2a4 and 2a5 are connected to the second floating electrodes 9b1 and 9b2 via the second potential barrier layers 13b1 and 13b2, and the base contact regions 6b1 and 6b2 are connected to the second floating electrodes 9b1 and 9b2 via the third ohmic junction layers 12b1 and 12b2. There is. The return regions 2a4 and 2a5 may be formed simultaneously with the return regions 2a1 and 2a2 below the
図３３に示したように、第６の実施の形態に係る半導体装置の基本セル８００ｉｊは、ショットキー領域コンタクト部１７ｄ及びコンタクト領域コンタクト部１７ｅが、内蔵トランジスタ８２０ｉｊ側の端部から中央に向かって交互に形成されるように、標準ユニット８１０ｉｊが繰り返し配列している。
As shown in FIG. 33, in the
図３５中に、図３２中の状態とは天地を逆にして例示した第２フローティング電極９ｂ１を用いて示すように、第２フローティング電極９ｂ１，９ｂ２は、平面パターンで矩形状に表れる板状であり、矩形の４辺から立ち上がる側壁によって囲まれた凹部を有する。凹部の中央には、周囲の側壁から離間した突起部が設けられている。突起部は平面パターンで矩形状であり、図３４中に上面として斜線を付して示される表面９１が、第３オーミック接合層１２ｂ１と接合する。
In FIG. 35, the second floating electrodes 9b1 and 9b2 have a plate shape that appears in a rectangular pattern in a plane pattern, as shown by using the second floating electrode 9b1 illustrated by reversing the top and bottom from the state in FIG. And has a recess surrounded by side walls rising from four sides of the rectangle. At the center of the recess, a protrusion is provided which is separated from the surrounding side wall. The protrusion has a rectangular shape in a plane pattern, and the
一方、周囲の側壁は平面パターンで額縁状であり、図３４中に上面として斜線を付して示される表面９２が、第２ポテンシャルバリア層１３ｂ１と接合する。第６の実施の形態に係る半導体装置の他の構造については、第１〜第５の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
On the other hand, the peripheral side wall has a plane pattern and a frame shape, and the
（半導体装置の動作）
通常のオン動作、すなわちソース電極９の電位に対してドレイン電極１０の電位が高い場合には、第１ゲート電極８にゲートしきい値電圧Ｖｔｈ以上の電圧を印加すると、第１ゲート電極８直下のチャネル領域３の表面に反転層が形成される。そしてドレイン電極１０、ドレイン領域１、ドリフト層２、図５中の左側に示す領域に表れるＪＦＥＴ領域２ｂ１、打返し領域２ａ１、チャネル領域３の表面の反転層、第１ソース領域５、第１オーミック接合層１２、ソース電極９の経路で電流が流れる。
(Operation of semiconductor device)
In a normal ON operation, that is, when the potential of the
一方、ドレイン電極１０、ドレイン領域１、ドリフト層２、図５中の右側に示す領域に表れるＪＦＥＴ領域２ｂ２、打返し領域２ａ２、チャネル領域３の表面の反転層、第１ソース領域５、第１オーミック接合層１２、ソース電極９の経路にも電流が流れる。
On the other hand, the
このとき、内蔵トランジスタ８２０ｉｊの第２ゲート電極８ａにも、ゲートしきい値電圧Ｖｔｈ以上の電圧が印加されている。ベース領域４及びチャネル領域３は、内蔵トランジスタ８２０ｉｊのベースコンタクト領域６ａ、第２ソース領域５ｂ、第２ゲート電極８ａ直下のチャネル領域３の表面の反転層、第２ドレイン領域５ａ、第２ソース領域５ｂを介してソース電極９に接続されている。そのためチャネル領域３すなわち標準ユニット８１０ｉｊのバックゲートは、ソース電極９とほぼ同電位となり、通常の縦型ＭＯＳＦＥＴの場合と同じ動作となる。
At this time, the voltage equal to or higher than the gate threshold voltage Vth is also applied to the
一方、第１ゲート電極８の電位をゲートしきい値電圧Ｖｔｈ以下の電位にしてオフにした場合、チャネル領域３の表面の反転層は消滅し、標準ユニット８１０ｉｊには電流が流れなくなる。このときドレイン電極は、電源電圧により上昇し、ドリフト層２、打返し領域２ａ１，２ａ２及びＪＦＥＴ領域２ｂ１，２ｂ２のｎ型の領域と、ベース領域４及びチャネル領域３のｐ型の領域との間のｐｎ接合が逆バイアスされて空乏層が広がり、耐圧を保持する。
On the other hand, when the potential of the
空乏層が広がるためには、ベース領域４及びチャネル領域３から電流がソース電極９側に流れる必要がある。ここでショットキー領域コンタクト部１７ｄにおいては、ショットキー金属である第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び打返し領域２ａ４，２ａ５で構成されるショットキーダイオードは順方向バイアスとなる。そのためショットキー領域コンタクト部１７ｄにおける電流は、ベース領域４及びチャネル領域３から、ベースコンタクト領域６ｂ１，６ｂ２、第３オーミック接合層１２ｂ１，１２ｂ２、第２フローティング電極９ｂ１，９ｂ２、第２ポテンシャルバリア層１３ｂ１，１３ｂ２、打返し領域２ａ４，２ａ５、第１ソース領域５の経路で流れる。
In order for the depletion layer to spread, a current needs to flow from the
更に、第１ソース領域５に流れた電流は、ソースコンタクト部１７ａにおいて、第１ソース領域５から、第１オーミック接合層１２、ソース電極９の経路で流れる。この経路と同じ経路の電流が、インダクタンス負荷での遮断等、アバランシェ降伏によりドリフト層２に正孔が発生した場合にも流れ、寄生バイポーラトランジスタ動作を抑制することができる。
Further, the current flowing in the
上記のオン、オフ動作を繰り返すと、ベース領域４及びチャネル領域３が、チャージポンピング効果により、ソース電極９に対し負バイアスされる。しかし第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び打返し領域２ａ４，２ａ５で構成されるショットキーダイオードが逆バイアスとなるため、ショットキー接合経由でベース領域４及びチャネル領域３に正孔を補給することができない。そのため、ベース領域４及びチャネル領域３が負バイアスされる。
When the above-mentioned on/off operation is repeated, the
しかしオフ期間にベース領域４及びチャネル領域３が負バイアスされても、オン期間では内蔵トランジスタ８２０ｉｊも同時にオンする。そのため、内蔵トランジスタ８２０ｉｊも経由でベース領域４及びチャネル領域３に正孔を補給し、ソース電極９とほぼ同電位を実現できる。よってゲートしきい値電圧Ｖｔｈの増加、ＪＦＥＴ効果の増加によるオン抵抗の増加が起こることはない。
However, even if the
尚、オフ時にベース領域４及びチャネル領域３が負バイアスされても、ゲートしきい値電圧Ｖｔｈが上昇するため、チャンネルリークが抑制され、ＪＦＥＴ効果によりＪＦＥＴ領域２ｂ１，２ｂ２のピンチオフが促進され、耐圧が向上するなどの利点はあっても、悪影響は生じない。
Even when the
次に図８を参照して、第６の実施の形態に係る半導体装置をブリッジ回路のＭＯＳＦＥＴ２０ａ〜２０ｄに適用した場合に電流Ｉｂが流れる状態の動作を説明する。電流Ｉｂが流れる場合、ドレイン電極１０の電位がソース電極９の電位より負になる。
Next, with reference to FIG. 8, an operation in a state where the current Ib flows when the semiconductor device according to the sixth embodiment is applied to the MOSFETs 20a to 20d of the bridge circuit will be described. When the current Ib flows, the potential of the
ここで図７に示した第１比較例の場合、ＭＯＳＦＥＴ２０ｃに並列接続されたショットキーダイオードであるダイオード２１ｃのオン電圧がＭＯＳＦＥＴ２０ｃのボディダイオードのビルトイン電圧を超えると、ベース領域４及びチャネル領域３からドリフト層２に正孔が注入され、積層欠陥成長による劣化が発生してしまう。
In the case of the first comparative example shown in FIG. 7, when the on-voltage of the
しかし第６の実施の形態に係る半導体装置の場合、第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び打返し領域２ａ４，２ａ５で構成されるショットキーダイオードが逆バイアスとなるため、ソース電極９を経由して、ベース領域４及びチャネル領域３への正孔の補給が行われない。そのため、ＭＯＳＦＥＴ２０ａ及びＭＯＳＦＥＴ２０ｃの両方がオフするデッドタイムにおいても、正孔の注入による劣化が発生しない。ただし、電流が流れない場合は、負荷インダクタ２４のインダクタンスにより大きな電圧が発生するため、小面積であってもショットキーダイオードのダイオード３１ｃが必要である。
However, in the case of the semiconductor device according to the sixth embodiment, the Schottky diode composed of the second potential barrier layers 13b1 and 13b2 and the return regions 2a4 and 2a5 is reverse-biased, and therefore, via the
尚、デッドタイム後にＭＯＳＦＥＴ２０ｃをオンした場合は、内蔵トランジスタ８２０ｉｊも同時にオンするため、内蔵トランジスタ８２０ｉｊを経由して、ベース領域４及びチャネル領域３に正孔を補給することができるようになる。しかしＭＯＳＦＥＴ２０ｃをオンしているため、ＭＯＳＦＥＴ２０ｃのチャネルによってＭＯＳＦＥＴ２０ｃのボディダイオードを短絡することになるため、ボディダイオードには電流が流れない。
When the
第６の実施の形態に係る半導体装置の等価回路図は、図３に示した第１の実施の形態に係る半導体装置の等価回路図と同様に表せる。図３中の寄生ボディダイオード１２１は、第６の実施の形態に係る半導体装置の内蔵トランジスタ８２０ｉｊの寄生ボディダイオードに対応する。
The equivalent circuit diagram of the semiconductor device according to the sixth embodiment can be expressed similarly to the equivalent circuit diagram of the semiconductor device according to the first embodiment shown in FIG. The
図３中のｐショットキーダイオード１３０は、第６の実施の形態に係る半導体装置の第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び打返し領域２ａ４，２ａ５で構成されるショットキーダイオードに対応する。図３中の寄生接合容量１４０は、第６の実施の形態に係る半導体装置の内蔵トランジスタ８２０ｉｊ及びショットキーダイオードの接合容量からなる寄生接合容量に対応する。
The p-
第６の実施の形態に係る半導体装置の場合も、第１の実施の形態に係る半導体装置と同様に内蔵トランジスタ８２０ｉｊが設けられている。そのため、ゲート酸化膜とチャネル領域界面のトラップ準位によるチャージポンピング効果による、ゲートしきい値電圧Ｖｔｈの上昇及びＪＦＥＴ効果の増加を防止して、オン電圧の上昇を防止することができる。 Also in the case of the semiconductor device according to the sixth embodiment, the built-in transistor 820 ij is provided as in the semiconductor device according to the first embodiment. Therefore, it is possible to prevent the gate threshold voltage Vth and the JFET effect from increasing due to the charge pumping effect due to the trap level at the interface between the gate oxide film and the channel region, thereby preventing the on-voltage from increasing.
また第６の実施の形態に係る半導体装置は、ｐ型のボディ領域（３，４）とソース電極９間に、良好なショットキー特性が得られるように、ｎ型のショットキーダイオードを直列接続した構造である。そのため、低い逆電圧では正孔が継続的に注入されず、半導体装置と並列に比較的小面積で順方向電圧の高いダイオードを接続した場合でも、半導体装置のボディダイオードに電流が流れない。よって再結合による積層欠陥の成長が発生しないため、オン抵抗の劣化を有効に解消できる。第６の実施の形態に係る半導体装置の他の効果については、第１の実施の形態に係る半導体装置と同様である。
Further, in the semiconductor device according to the sixth embodiment, an n-type Schottky diode is connected in series between the p-type body region (3, 4) and the
＜第７の実施の形態＞
（半導体装置の構造）
第７の実施の形態に係る半導体装置が、第６の実施の形態の場合と異なる点は、第４の実施の形態の場合と等価な構造を有し、半導体装置に並列して接続されるｎショットキーセル…６００１ｊ−１，６００１ｊ，６００１ｊ＋１…；…６００２ｊ−１，６００２ｊ，６００２ｊ＋１…を、活性部の内側に備える点である。
<Seventh Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the seventh embodiment is different from that of the sixth embodiment in that it has a structure equivalent to that of the fourth embodiment and is connected in parallel to the semiconductor device. n Schottky cells... 600 1j-1 , 600 1j , 600 1j+1 ...; 600 2j-1 , 600 2j , 600 2j+1 ... Are provided inside the active portion.
すなわち第７の実施の形態に係る半導体装置では、ｎショットキーセル６００ｉｊが、第６の実施の形態で説明した基本セル８００ｉｊと共に活性部の内側に分散して埋め込まれている。そのため、第７の実施の形態に係る半導体装置の平面図は、図２４に示した半導体装置における基本セル１００ｉｊを基本セル８００ｉｊに置換した場合と同様に表れる。また第７の実施の形態に係る半導体装置のｎショットキーセル６００ｉｊの上面も、図２５に示したｎショットキーセル６００ｉｊと同様に表れる。
That is, in the semiconductor device according to the seventh embodiment, the
第７の実施の形態に係る半導体装置は、図３３で示した第６の実施の形態に係る半導体装置の場合と同様に、１個以上の標準ユニット８１０ｉｊ及び内蔵トランジスタ８２０ｉｊを含む基本セル８００ｉｊを備える。標準ユニット８１０ｉｊは主電流が流れる領域であり、内蔵トランジスタ８２０ｉｊは、標準ユニット８１０ｉｊに接続され標準ユニット８１０ｉｊにおけるＳｉＣのボディ領域（３，４）とソース領域を短絡させる。
The semiconductor device according to the seventh embodiment is similar to the semiconductor device according to the sixth embodiment shown in FIG. 33 in that a basic cell including one or more
第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、標準ユニット８１０ｉｊ及び内蔵トランジスタ８２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。また第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、を備える。
The
また第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。また第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、標準ユニット８１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル８００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。
Further, the
また互いに隣接する開口部の間の第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１及び第１オーミック接合層１２の上にはソース電極９が設けられている。また第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、内蔵トランジスタ８２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。
Further, a first
第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。また第７の実施の形態に係る半導体装置の基本セル８００ｉｊは、内蔵トランジスタ８２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。
The
また第７の実施の形態に係る半導体装置は、チャネル領域３の内側の第１ソース領域５に囲まれた領域に設けられたｎ型の打返し領域２ａ４，２ａ５を備える。また第６の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５の内側に設けられた高濃度のｐ型（ｐ＋）のベースコンタクト領域６ｂ１，６ｂ２を備える。
Further, the semiconductor device according to the seventh embodiment includes n-type return regions 2a4 and 2a5 provided in a region surrounded by the
また第７の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５に接合する第２ポテンシャルバリア層１３ｂ１，１３ｂ２と、ベースコンタクト領域６ｂ１，６ｂ２に接合する第３オーミック接合層１２ｂ１，１２ｂ２とを備える。第１ソース領域に囲まれた領域の内側における第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び第３オーミック接合層１２ｂ１，１２ｂ２のそれぞれは、同一の第２フローティング電極９ｂ１，９ｂ２に接続される。第７の実施の形態に係る半導体装置の他の構造については、第１〜第６の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。 In the semiconductor device according to the seventh embodiment, the second potential barrier layers 13b1 and 13b2 that are joined to the return regions 2a4 and 2a5 and the third ohmic junction layers 12b1 and 12b2 that are joined to the base contact regions 6b1 and 6b2 are provided. Equipped with. The second potential barrier layers 13b1 and 13b2 and the third ohmic junction layers 12b1 and 12b2 inside the region surrounded by the first source region are connected to the same second floating electrodes 9b1 and 9b2. Since other structures of the semiconductor device according to the seventh embodiment are equivalent to the corresponding layers or regions of the semiconductor device according to the first to sixth embodiments, duplicate description will be omitted.
図３６中には、第７の実施の形態に係る半導体装置の等価回路図では、標準ユニット８１０ｉｊとして示されるＭＯＳＦＥＴと、このＭＯＳＦＥＴのバックゲートであるチャネル領域３及びソース電極９間に接続された、内蔵トランジスタ８２０ｉｊとして示されるＭＯＳＦＥＴとが表されている。
In FIG. 36, in the equivalent circuit diagram of the semiconductor device according to the seventh embodiment, a MOSFET shown as a
また内蔵トランジスタ８２０ｉｊの寄生ボディダイオード８２１、並びにチャネル領域３及び第２ポテンシャルバリア層１３ｂ１，１３ｂ２によって形成されるｐショットキーダイオード８３０を、内蔵トランジスタ８２０ｉｊにそれぞれ並列に接続して表す。また内蔵トランジスタ８２０ｉｊ及びｐショットキーダイオード８３０等の接合容量の和からなる寄生接合容量８４０を、内蔵トランジスタ８２０ｉｊに並列に接続して表す。またｎショットキーセル６００ｉｊによって構成されるショットキーダイオードを、ソース及びドレイン間に並列に接続して表す。
Further, the
第７の実施の形態に係る半導体装置によれば、第４の実施の形態に係る半導体装置と同様に、ショットキーバリアダイオードを同一チップ上で工程を増加させることなく製造でき、外付けショットキーダイオードのためのダイボンディング部や、ワイヤーボンディングが不要になる。第７の実施の形態に係る半導体装置の、ｎショットキーセル６００ｉｊを内蔵すること以外の他の効果については、第６の実施の形態に係る半導体装置の場合と同様である。
According to the semiconductor device of the seventh embodiment, like the semiconductor device of the fourth embodiment, the Schottky barrier diode can be manufactured on the same chip without increasing the number of steps, and the external Schottky barrier diode can be manufactured. The die bonding part for the diode and the wire bonding are unnecessary. Other effects of the semiconductor device according to the seventh embodiment other than the incorporation of the n-
＜第８の実施の形態＞
（半導体装置の構造）
第８の実施の形態に係る半導体装置が、第６の実施の形態の場合と異なる点は、図３７に示すように、打ち返し領域２ａ１，２ａ２と打ち返し領域２ａ１，２ａ２に接するチャネル領域３の部分にトレンチ部１８ａ１，１８ｂ１が形成されたトレンチゲート型である点である。
<Eighth Embodiment>
(Structure of semiconductor device)
The semiconductor device according to the eighth embodiment is different from the semiconductor device according to the sixth embodiment in that, as shown in FIG. 37, a portion of the
第８の実施の形態に係る半導体装置は、図３３で示した第６の実施の形態に係る半導体装置の場合と同様に、１個以上の標準ユニット９１０ｉｊ及び内蔵トランジスタ９２０ｉｊを含む基本セル９００ｉｊを備える。標準ユニット９１０ｉｊは主電流が流れる領域であり、内蔵トランジスタ９２０ｉｊは、標準ユニット９１０ｉｊに接続され標準ユニット９１０ｉｊにおけるＳｉＣのボディ領域（３，４）とソース領域を短絡させる。 The semiconductor device according to the eighth embodiment is similar to the semiconductor device according to the sixth embodiment shown in FIG. 33 in that it includes a basic cell including one or more standard units 910 ij and built-in transistors 920 ij. With 900 ij . Standard units 910 ij is a region where the main current flows, the internal transistor 920 ij includes a shorting the source region is connected to a standard unit 910 ij body regions of SiC in the standard unit 910 ij (3,4).
第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、標準ユニット９１０ｉｊ及び内蔵トランジスタ９２０ｉｊに亘って設けられた、ＳｉＣを主材料とする高濃度のｎ型（ｎ＋）の第１ドレイン領域１を備える。また第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、第１ドレイン領域１の上部に設けられた、第１ドレイン領域１より低濃度のｎ型のドリフト層２と、このドリフト層２の上部に設けられた高濃度のｐ型（ｐ＋）のベース領域４と、を備える。
The
また第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、ベース領域４の上部の一部に設けられた、ベース領域４より低濃度のｐ型のチャネル領域３を備える。また第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、標準ユニット９１０ｉｊにおけるチャネル領域３の上部の一部に、基本セル９００ｉｊのストライプの長手方向に沿って平行に延びるように設けられた高濃度のｎ型（ｎ＋）の第１ソース領域５を備える。
Further, the
また互いに隣接する開口部の間の第１ソース領域５の上には、第１オーミック接合層１２が設けられている。また層間絶縁膜１１及び第１オーミック接合層１２の上にはソース電極９が設けられている。また第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、内蔵トランジスタ９２０ｉｊの領域におけるチャネル領域３の上部の一部に設けられ第１ソース領域５と電気的に接続された第１導電型の第２ドレイン領域５ａを備える。
Further, the first
第２ドレイン領域５ａは第１ソース領域５と連続するように一体的に設けられている。また第８の実施の形態に係る半導体装置の基本セル９００ｉｊは、内蔵トランジスタ９２０ｉｊの領域におけるチャネル領域３の上部の一部に、第２ドレイン領域５ａと離間して設けられた高濃度のｎ型（ｎ＋）の第２ソース領域５ｂを備える。
The
また第８の実施の形態に係る半導体装置は、チャネル領域３の内側の第１ソース領域５に囲まれた領域に設けられたｎ型の打返し領域２ａ４，２ａ５を備える。また第６の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５の内側に設けられた高濃度のｐ型（ｐ＋）のベースコンタクト領域６ｂ１，６ｂ２を備える。
In addition, the semiconductor device according to the eighth embodiment includes n-type return regions 2a4 and 2a5 provided inside the
また第８の実施の形態に係る半導体装置は、打返し領域２ａ４，２ａ５に接合する第２ポテンシャルバリア層１３ｂ１，１３ｂ２と、ベースコンタクト領域６ｂ１，６ｂ２に接合する第３オーミック接合層１２ｂ１，１２ｂ２とを備える。第１ソース領域に囲まれた領域の内側における第２ポテンシャルバリア層１３ｂ１，１３ｂ２及び第３オーミック接合層１２ｂ１，１２ｂ２のそれぞれは、同一の第２フローティング電極９ｂ１，９ｂ２に接続される。 In the semiconductor device according to the eighth embodiment, the second potential barrier layers 13b1 and 13b2 that are joined to the hit-back regions 2a4 and 2a5 and the third ohmic junction layers 12b1 and 12b2 that are joined to the base contact regions 6b1 and 6b2 are provided. Equipped with. The second potential barrier layers 13b1 and 13b2 and the third ohmic junction layers 12b1 and 12b2 inside the region surrounded by the first source region are connected to the same second floating electrodes 9b1 and 9b2.
ベースコンタクト領域６ｂ１，６ｂ２は、図３８に示すように、ベース領域４ｂの上に設けられている。尚、第８の実施の形態に係る半導体装置のソースコンタクト部１７ａの位置における、図２８中のＭ−Ｍ線で示したような基本セル９００ｉｊの断面構造は、図３０で示した第５の実施の形態に係る半導体装置の基本セル７００ｉｊの断面構造と等価である。
Base contact regions 6b1 and 6b2 are provided on
トレンチ部１８ａ１，１８ｂ１は、図３７に示したように、内蔵トランジスタ９２０ｉｊ側の端部において、標準ユニット９１０ｉｊの内側に留まるように、内蔵トランジスタ９２０ｉｊ側の領域には延びていない。 Trench portions 18a1,18b1, as shown in FIG. 37, at the end of the internal transistors 920 ij side, to remain inside the standard units 910 ij, it does not extend to the area of the internal transistors 920 ij side.
内蔵トランジスタ９２０ｉｊの第２ゲート電極は、図３２で示した内蔵トランジスタ８２０ｉｊの第２ゲート電極８ａのように、ＳｉＣのボディ領域の表面上に設けることが好ましい。これは、既に第５の実施の形態で説明したように、標準ユニット９１０ｉｊの第１ゲート電極８ａ１，８ｂ１を内蔵トランジスタ９２０ｉｊ側に延ばして第２ゲート電極を設けると、内蔵トランジスタ９２０ｉｊにおけるチャネル幅が小さくなることを回避できるためである。第８の実施の形態に係る半導体装置の他の構造については、第１〜第７の実施の形態に係る半導体装置の対応する層又は領域等と等価であるため、重複説明を省略する。
The second gate electrode of the built-in transistor 920 ij is preferably provided on the surface of the body region of SiC like the
第８の実施の形態に係る半導体装置の、トレンチ型であること以外の他の効果については、第６の実施の形態に係る半導体装置の場合と同様である。 Other effects of the semiconductor device according to the eighth embodiment other than the trench type are the same as those of the semiconductor device according to the sixth embodiment.
（その他の実施の形態）
本発明は上記の開示した第１〜第８の実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかになると考えられるべきである。
(Other embodiments)
Although the present invention has been described with reference to the above-disclosed first to eighth embodiments, it should not be understood that the description and drawings forming a part of this disclosure limit the present invention. From this disclosure, it should be considered that various alternative embodiments, embodiments, and operation techniques will be apparent to those skilled in the art.
例えば上記の第１〜第８の実施の形態は、いずれもpショットキー接合のポテンシャルバリアにより正孔の注入を防止する例で説明した。しかし、ヘテロ接合のポテンシャルバリアにより正孔の注入を防止することも可能であることは言うまでもない。或いは、ポテンシャルバリア層として、多結晶シリコン（ドープドポリシリコン）層を用いても、ショットキー接合と等価な代替機能により正孔の注入を防止することができる。 For example, each of the above-described first to eighth embodiments has been described as an example in which the injection of holes is prevented by the potential barrier of the p-Schottky junction. However, it goes without saying that it is possible to prevent injection of holes by the potential barrier of the heterojunction. Alternatively, even if a polycrystalline silicon (doped polysilicon) layer is used as the potential barrier layer, hole injection can be prevented by an alternative function equivalent to the Schottky junction.
また本発明は第１〜第８の実施の形態の構成を部分的に組み合わせて構成することもできる。以上のとおり、本発明は上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 The present invention can also be configured by partially combining the configurations of the first to eighth embodiments. As described above, the present invention includes various embodiments and the like not described above, and the technical scope of the present invention is determined only by the matters specifying the invention according to the scope of claims reasonable from the above description. It is a thing.
本発明は、インバータ、スイッチング電源等に使用されるワイドバンドギャップ材料を用いたパワー半導体装置、特にＳｉＣ半導体装置に適用して有効である。 INDUSTRIAL APPLICABILITY The present invention is effective when applied to a power semiconductor device using a wide band gap material used for an inverter, a switching power supply, etc., particularly a SiC semiconductor device.
１ 第１ドレイン領域
１ｓｕｂ 半導体基板
２ ドリフト層
２ａ１，２ａ２，２ａ３ 打返し領域
２ａ４，２ａ５ 打返し領域
２ｂ１，２ｂ２，２ｂ３ ＪＦＥＴ領域
３ チャネル領域
３ａ，３ｂ ｐ型領域
４ａ，４ａ１，４ａ２ ベース領域
４ｂ ベース領域
５ 第１ソース領域
５ａ 第２ドレイン領域
５ｂ 第２ソース領域
６，６ａ ベースコンタクト領域
６ｂ１，６ｂ２ ベースコンタクト領域
７ 第１の絶縁膜
７ａ 第２の絶縁膜
７ｚ 絶縁膜
８ 第１ゲート電極
８ａ 第２ゲート電極
８ａ１，８ｂ１ 第１ゲート電極
９ ソース電極
９ａ 第１フローティング電極
９ｂ１，９ｂ２ 第２フローティング電極
９ｚ 金属膜
１０ ドレイン電極
１１ 層間絶縁膜
１１ｚ 絶縁膜
１２ 第１オーミック接合層
１２ａ 第２オーミック接合層
１２ｂ１，１２ｂ２ 第３オーミック接合層
１３ａ１，１３ａ２，１３ｂ〜１３ｄ 第１ポテンシャルバリア層
１３ｂ１，１３ｂ２ 第２ポテンシャルバリア層
１７ａ ソースコンタクト部
１７ｂ チャネルコンタクト部
１７ｃ ソースチャネルコンタクト部
１７ｄ ショットキー領域コンタクト部
１７ｅ コンタクト領域コンタクト部
１８ａ，１８ｂ トレンチ部
１８ａ１，１８ｂ１ トレンチ部
２０ａ〜２０ｄ ＭＯＳＦＥＴ
２１ａ〜２１ｄ ダイオード
２２ａ〜２２ｄ ゲート駆動回路
２３ 電源
２４ 負荷インダクタ
９１ 表面
９２ 表面
１００ｉｊ，１００ａｉｊ 基本セル
１１０ｉｊ 標準ユニット
１２０ｉｊ 内蔵トランジスタ
１２１ 寄生ボディダイオード
１３０ ｐショットキーダイオード
１４０ 寄生接合容量
２００ｉｊ 基本セル
２１０ｉｊ 標準ユニット
２２０ｉｊ 内蔵トランジスタ
３００ 周辺耐圧構造
４００ ゲートパッド
５００ ゲートランナー
６００ｉｊ ｎショットキーセル
７００ｉｊ 基本セル
７１０ｉｊ 標準ユニット
７２０ｉｊ 内蔵トランジスタ
８００ｉｊ 基本セル
８１０ｉｊ 標準ユニット
８２０ｉｊ 内蔵トランジスタ
８２１ 寄生ボディダイオード
８３０ ｐショットキーダイオード
８４０ 寄生接合容量
９００ｉｊ 基本セル
９１０ｉｊ 標準ユニット
９２０ｉｊ 内蔵トランジスタ
Ｉａ，Ｉｂ，Ｉｃｐ 電流
1
21a to 21d
Claims (16)
該第１ドレイン領域の上の第１導電型のドリフト層と、
該ドリフト層の上部の一部に設けられた第２導電型のチャネル領域と、
前記チャネル領域の上部の一部に設けられた第１導電型の第１ソース領域と、
前記第１ソース領域の上に設けられたソース電極と、
前記チャネル領域の上部の一部に前記第１ソース領域と接続するパターンで設けられた第１導電型の第２ドレイン領域と、
前記チャネル領域の上部の一部に前記第２ドレイン領域と離間して設けられた第１導電型の第２ソース領域と、
前記第２ソース領域及び前記チャネル領域に接続された第１フローティング電極と、
前記チャネル領域の前記第１ソース領域から前記ドリフト層に流れる電流の経路の表面電位を制御する第１ゲート電極と、
前記第１ゲート電極と接続され、前記第２ドレイン領域と前記第２ソース領域の間の前記チャネル領域の表面電位を制御する第２ゲート電極と、
を備えることを特徴とする半導体装置。 A first conductivity type first drain region containing silicon carbide as a main material;
A drift layer of a first conductivity type on the first drain region,
A second conductivity type channel region provided in a part of an upper portion of the drift layer,
A first source region of a first conductivity type provided in a part of an upper portion of the channel region;
A source electrode provided on the first source region,
A second drain region of the first conductivity type provided in a pattern connecting to the first source region on a part of the upper portion of the channel region;
A second source region of the first conductivity type provided in a part of the upper portion of the channel region so as to be separated from the second drain region;
A first floating electrode connected to the second source region and the channel region;
A first gate electrode that controls a surface potential of a path of a current flowing from the first source region of the channel region to the drift layer;
A second gate electrode connected to the first gate electrode for controlling a surface potential of the channel region between the second drain region and the second source region;
A semiconductor device comprising:
前記チャネル領域に接し前記チャネル領域への多数キャリアの注入を防止する第１ポテンシャルバリア層を更に備え、
前記ソース電極が前記第１のオーミック接合層及び前記第１ポテンシャルバリア層を短絡することを特徴とする請求項１に記載の半導体装置。 A first ohmic contact layer provided between the first source region and the source electrode, the first ohmic contact layer being in contact with each of the first source region and the source electrode;
Further comprising a first potential barrier layer which is in contact with the channel region and prevents injection of majority carriers into the channel region,
The semiconductor device according to claim 1, wherein the source electrode short-circuits the first ohmic junction layer and the first potential barrier layer.
前記チャネル領域と前記第１ソース領域を接続する打返し領域と、
前記打返し領域とショットキー接合する第２ポテンシャルバリア層と、
前記第２のオーミック接合層と前記第２ポテンシャルバリア層に接合する第２フローティング電極と、
を更に備えることを特徴とする請求項１に記載の半導体装置。 A second ohmic contact layer provided on the channel region and in contact with the channel region;
A strike-back region connecting the channel region and the first source region,
A second potential barrier layer forming a Schottky junction with the hitting-back region;
A second floating electrode joined to the second ohmic junction layer and the second potential barrier layer;
The semiconductor device according to claim 1, further comprising:
前記ドリフト層の上部の一部に、第２導電型のチャネル領域を形成する工程と、
前記チャネル領域の上部の一部に、第１導電型の第１ソース領域、該第１ソース領域と接続する第１導電型の第２ドレイン領域及び該第２ドレイン領域と離間した第１導電型の第２ソース領域を形成する工程と、
前記チャネル領域の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、前記チャネル領域の前記第１ソース領域から前記ドリフト層に流れる電流の経路の表面電位を制御する第１ゲート電極、及び前記第１ゲート電極と接続すると共に前記第２ドレイン領域と前記第２ソース領域の間の前記チャネル領域の表面電位を制御する第２ゲート電極を形成する工程と、
前記第１ソース領域の上にソース電極を形成する工程と、
前記ソース電極から分離し前記第２ソース領域及び前記チャネル領域に接続する第１フローティング電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Providing a structure having a drift layer of a first conductivity type having a concentration lower than that of the first drain region on the first drain region of silicon carbide;
Forming a channel region of a second conductivity type on a part of the upper portion of the drift layer;
A first conductivity type first source region, a first conductivity type second drain region connected to the first source region, and a first conductivity type separated from the second drain region, on a part of an upper portion of the channel region. Forming a second source region of
Forming a gate insulating film on the channel region,
A first gate electrode controlling a surface potential of a path of a current flowing from the first source region of the channel region to the drift layer on the gate insulating film; and connecting to the first gate electrode and the second gate electrode. Forming a second gate electrode for controlling the surface potential of the channel region between the drain region and the second source region;
Forming a source electrode on the first source region;
Forming a first floating electrode separated from the source electrode and connected to the second source region and the channel region;
A method of manufacturing a semiconductor device, comprising:
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