JP6703169B2 - Display panel substrate, display panel, and display device - Google Patents

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本発明は、表示用パネル基板、表示パネル、および表示装置に関するものである。 The present invention relates to a display panel substrate, a display panel, and a display device.

表示装置として、近年、ＣＲＴ（Cathode Ray Tube）に代わり、フラットパネルディスプレイが広く用いられており、特に液晶表示装置（Liquid Crystal Display：ＬＣＤ）は広く普及している。ＬＣＤは一般に液晶表示パネルを有する。液晶表示パネルは、表示用パネル基板と対向基板との間に液晶層が設けられた構造を有する。表示用パネル基板としては一般にＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板が用いられる。ＴＦＴ基板および対向基板の外側にはそれぞれ偏光板が設けられる。またカラー表示のＬＣＤでは、たとえば対向基板に１色または２色以上のカラーフィルタが設けられる。また透過型および半透過型のＬＣＤではＴＦＴ基板または対向基板の外側にバックライトユニットが設けられる。 As a display device, in recent years, a flat panel display has been widely used instead of a CRT (Cathode Ray Tube), and a liquid crystal display device (Liquid Crystal Display: LCD) has been widely spread. The LCD generally has a liquid crystal display panel. The liquid crystal display panel has a structure in which a liquid crystal layer is provided between a display panel substrate and a counter substrate. A TFT (Thin Film Transistor) substrate is generally used as the display panel substrate. Polarizing plates are provided outside the TFT substrate and the counter substrate, respectively. In a color display LCD, for example, a counter substrate is provided with color filters of one color or two or more colors. In the transmissive and semi-transmissive LCDs, a backlight unit is provided outside the TFT substrate or the counter substrate.

ＴＦＴ基板には画素毎にスイッチング素子としてのＴＦＴが設けられる。ＴＦＴ基板はＴＦＴアレイ基板またはＴＦＴアクティブ基板と呼ばれる場合もある。また、ＴＦＴがマトリックス状に配列されたＴＦＴ基板は、ＴＦＴマトリックス基板またはＴＦＴアクティブマトリックス基板と呼ばれる場合もある。 A TFT as a switching element is provided for each pixel on the TFT substrate. The TFT substrate is sometimes called a TFT array substrate or a TFT active substrate. A TFT substrate in which TFTs are arranged in a matrix may be called a TFT matrix substrate or a TFT active matrix substrate.

たとえば特開平１０−２６８３５３号公報（特許文献１）によれば、ＬＣＤ用のＴＦＴ基板の代表的な構造が開示されている。当該ＴＦＴ基板はボトムゲートのバックチャネル型ＴＦＴを有する。またＴＦＴと電気的に接続された画素電極が最上層に形成されている。 For example, Japanese Patent Laid-Open No. 10-268353 (Patent Document 1) discloses a typical structure of a TFT substrate for LCD. The TFT substrate has a bottom gate back channel type TFT. A pixel electrode electrically connected to the TFT is formed on the uppermost layer.

ＴＦＴが有するチャネル層（「活性層」とも呼ばれる）の材料としてはアモルファスシリコンが一般的であるが、近年、新たな材料として酸化物半導体が盛んに検討されている。酸化物半導体はアモルファスシリコンよりも高い移動度を有するため、これを用いて小型で高性能なＴＦＴを実現することができる。酸化物半導体としては、たとえば酸化亜鉛（ＺｎＯ）系材料がある。また、酸化亜鉛に酸化ガリウム（Ｇａ2Ｏ3）、酸化インジウム（Ｉｎ2Ｏ3）、酸化すず（ＳｎＯ2）などを添加した材料も、酸化物半導体として利用される。酸化物半導体をチャネル層に用いる技術は、たとえば特許文献２、３および非特許文献１に開示されている。 Amorphous silicon is generally used as a material for a channel layer (also called “active layer”) of a TFT, but in recent years, oxide semiconductors have been actively studied as a new material. Since an oxide semiconductor has higher mobility than amorphous silicon, a small size and high performance TFT can be realized by using this. Examples of oxide semiconductors include zinc oxide (ZnO)-based materials. Further, a material obtained by adding gallium oxide (Ga 2 O 3 ), indium oxide (In 2 O 3 ), tin oxide (SnO 2 ) or the like to zinc oxide is also used as an oxide semiconductor. Techniques using an oxide semiconductor for a channel layer are disclosed in Patent Documents 2 and 3 and Non-Patent Document 1, for example.

特開平１０−２６８３５３号公報JP, 10-268353, A 特開２００５−７７８２２号公報JP, 2005-77822, A 特開２００７−２８１４０９号公報JP, 2007-281409, A

Kenji Nomura et al., "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", Nature (2004), Vol. 432, pp. 488-492Kenji Nomura et al., "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", Nature (2004), Vol. 432, pp. 488-492.

ＴＦＴは、通常、ソース電極およびドレイン電極の２つの電極を有する。これらの材料としては、通常、導電性を考慮して、純金属または合金（本明細書においては、純金属および合金の両者を総称して「金属」と称する）が用いられる。すなわち、１対の金属電極であるソース電極およびドレイン電極が形成される。しかしながら、ＴＦＴが設けられる装置によっては、このような電極構造が好ましくない場合があり、より多様な電極構造の選択肢が望まれる。 A TFT usually has two electrodes, a source electrode and a drain electrode. As these materials, in consideration of conductivity, a pure metal or an alloy (in the present specification, both the pure metal and the alloy are collectively referred to as “metal”) is used. That is, a pair of source and drain electrodes, which are metal electrodes, are formed. However, such an electrode structure may not be preferable depending on the device provided with the TFT, and a wider variety of electrode structure options are desired.

特に、ＴＦＴが表示用パネル基板に設けられる場合、上記１対の金属電極が光の進行を妨げることで開口率が低下してしまう。表示の高解像度化に伴い各画素の大きさが小さくなると、ＴＦＴが各画素を占める面積が相対的に大きくなることから、この問題はより深刻となる。 In particular, when the TFT is provided on the display panel substrate, the pair of metal electrodes hinders the progress of light, resulting in a decrease in aperture ratio. This problem becomes more serious as the size of each pixel becomes smaller as the display resolution becomes higher and the area occupied by each pixel becomes relatively larger.

本発明は以上のような課題を解決するためになされたものであり、その一の目的は、より高い開口率を有する表示用パネル基板を提供することである。 The present invention has been made to solve the above problems, and an object thereof is to provide a display panel substrate having a higher aperture ratio.

本発明の表示用パネル基板は、支持基板と、支持基板に支持された薄膜トランジスタとを有する。薄膜トランジスタは酸化物半導体層と金属電極と保護膜と層間絶縁膜とを有する。酸化物半導体層は、チャネル領域と、チャネル領域に隣り合う第１の隣接領域と、チャネル領域に隣り合いチャネル領域によって第１の隣接領域から隔てられた第２の隣接領域とを有する。金属電極は、酸化物半導体層の第１の隣接領域に接しており、第２の隣接領域から離れている。保護膜は、金属電極の上面に接しており、酸化物半導体層の上面においてチャネル領域を覆い、第２の隣接領域を露出するように設けられている。層間絶縁膜は、保護膜および酸化物半導体層の第２の隣接領域の上に設けられている。酸化物半導体層の第２の隣接領域は、チャネル領域が有する導電性よりも高い導電性を有する。酸化物半導体層の第２の隣接領域と金属電極との間の距離が、薄膜トランジスタのチャネル長である。 The display panel substrate of the present invention has a support substrate and a thin film transistor supported by the support substrate. The thin film transistor has an oxide semiconductor layer, a metal electrode, a protective film, and an interlayer insulating film. The oxide semiconductor layer has a channel region, a first adjacent region adjacent to the channel region, and a second adjacent region adjacent to the channel region and separated from the first adjacent region by the channel region. The metal electrode is in contact with the first adjacent region of the oxide semiconductor layer and is apart from the second adjacent region. The protective film is in contact with the upper surface of the metal electrode, covers the channel region on the upper surface of the oxide semiconductor layer, and is provided so as to expose the second adjacent region. The interlayer insulating film is provided over the second adjacent region of the protective film and the oxide semiconductor layer. The second adjacent region of the oxide semiconductor layer has conductivity higher than that of the channel region. The distance between the second adjacent region of the oxide semiconductor layer and the metal electrode is the channel length of the thin film transistor.

本発明によれば、酸化物半導体層のうち高い導電性を有する第２の隣接領域が、薄膜トランジスタのソース電極またはドレイン電極として利用される。よってソース電極またはドレイン電極を、金属層ではなく、透光性を確保しやすい材料である酸化物半導体層によって構成することができる。これにより表示パネル基板の開口率を高めることができる。 According to the present invention, the second adjacent region having high conductivity in the oxide semiconductor layer is used as the source electrode or the drain electrode of the thin film transistor. Therefore, the source electrode or the drain electrode can be formed using an oxide semiconductor layer, which is a material that easily secures light-transmitting properties, instead of a metal layer. This can increase the aperture ratio of the display panel substrate.

本発明の実施の形態１におけるＬＣＤの構成を概略的に示す分解斜視図である。FIG. 2 is an exploded perspective view schematically showing the structure of the LCD according to the first embodiment of the present invention. 図１のＴＦＴ基板の構成を概略的に示す平面図である。It is a top view which shows the structure of the TFT substrate of FIG. 図２のＴＦＴ基板における各画素の構成を概略的に示す回路図である。FIG. 3 is a circuit diagram schematically showing a configuration of each pixel on the TFT substrate of FIG. 2. 図１のＴＦＴ基板における各画素の構成を、配向膜の図示を省略して示した概略部分平面図である。FIG. 2 is a schematic partial plan view showing a configuration of each pixel on the TFT substrate of FIG. 1 with an alignment film omitted. 図４の共通電極の図示を省略した概略部分平面図である。FIG. 5 is a schematic partial plan view of the common electrode of FIG. 4 with illustration thereof omitted. 図５の保護膜の図示を省略した概略部分平面図である。FIG. 6 is a schematic partial plan view of the protective film of FIG. 5 with illustration omitted. 図６のソース配線およびソース電極の図示を省略した概略部分平面図である。FIG. 7 is a schematic partial plan view of the source wiring and the source electrode of FIG. 6 omitted from illustration. 図５〜図７の酸化物半導体層の各々を構成する複数の領域の配置を、図４〜図７の各々と同様の視野で概略的に示す部分平面図である。FIG. 8 is a partial plan view schematically showing the arrangement of a plurality of regions forming each of the oxide semiconductor layers of FIGS. 5 to 7 in the same field of view as each of FIGS. 4 to 7. 図４〜図８の各々の線ＩＸ−ＩＸに沿う概略部分断面図である。FIG. 9 is a schematic partial cross-sectional view taken along each line IX-IX of FIGS. 4 to 8. 図１のＴＦＴ基板におけるゲート端子近傍の構成を概略的に示す部分平面図である。FIG. 2 is a partial plan view schematically showing a configuration near a gate terminal on the TFT substrate of FIG. 1. 図１のＴＦＴ基板におけるソース端子近傍の構成を概略的に示す部分平面図である。FIG. 2 is a partial plan view schematically showing a configuration near a source terminal on the TFT substrate of FIG. 1. 図９のＴＦＴ基板の製造方法の第１工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a first step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第２工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a second step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第３工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a third step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第４工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第５工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第６工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第７工程を概略的に示す部分断面図である。FIG. 11 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第８工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the TFT substrate of FIG. 9. 図９のＴＦＴ基板の製造方法の第９工程を概略的に示す部分断面図である。FIG. 10 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the TFT substrate of FIG. 9. 本発明の実施の形態２におけるＴＦＴ基板の構成を概略的に示す図であり、図９と同様の視野による概略部分断面図である。FIG. 10 is a diagram schematically showing a configuration of a TFT substrate according to a second embodiment of the present invention, and a schematic partial cross-sectional view from the same field of view as in FIG. 9. 図２１のＴＦＴ基板の製造方法の第１工程を概略的に示す部分断面図である。FIG. 22 is a partial cross sectional view schematically showing a first step of the method for manufacturing the TFT substrate of FIG. 21. 図２１のＴＦＴ基板の製造方法の第２工程を概略的に示す部分断面図である。FIG. 22 is a partial cross sectional view schematically showing a second step of the method for manufacturing the TFT substrate of FIG. 21. 図２１のＴＦＴ基板の製造方法の第３工程を概略的に示す部分断面図である。FIG. 22 is a partial cross sectional view schematically showing a third step of the method for manufacturing the TFT substrate of FIG. 21.

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts will be denoted by the same reference numerals and the description thereof will not be repeated.

（実施の形態１）
下記において、まず図１〜図３を参照してＬＣＤおよびそれに含まれる部材について、主に一般的内容について説明する。その後、図４以降の図面を参照して、本実施の形態におけるＴＦＴ基板（表示用パネル基板）の具体的構成について詳しく説明する。 (Embodiment 1)
In the following, the general contents of the LCD and the members included therein will be described mainly with reference to FIGS. 1 to 3. Then, the specific configuration of the TFT substrate (display panel substrate) in the present embodiment will be described in detail with reference to the drawings starting from FIG.

＜ＬＣＤ＞
図１を参照して、本実施の形態のＬＣＤ１（表示装置）は液晶パネル１０（表示パネル）およびバックライトユニット２０を有する。液晶パネル１０は、画素がマトリックス状に配列されている表示領域１１と、表示領域１１の外側に位置し表示領域１１を取り囲む額縁領域（「周辺領域」とも呼ばれる）１２とに大別される。バックライトユニット２０は、液晶パネル１０の液晶層３５（変調層）に光を供給するために液晶パネル１０の背面に設けられた面状光源装置である。 <LCD>
Referring to FIG. 1, LCD 1 (display device) of the present embodiment has liquid crystal panel 10 (display panel) and backlight unit 20. The liquid crystal panel 10 is roughly divided into a display region 11 in which pixels are arranged in a matrix, and a frame region (also referred to as “peripheral region”) 12 that is located outside the display region 11 and surrounds the display region 11. The backlight unit 20 is a planar light source device provided on the back surface of the liquid crystal panel 10 for supplying light to the liquid crystal layer 35 (modulation layer) of the liquid crystal panel 10.

なお、液晶パネル１０において、ユーザが表示内容を視認する側の主面が前面（図中、左下の面）であり、前面とは反対側の主面が背面である。液晶パネル１０およびバックライトユニット２０は、筐体（図示せず）内に収容されている。また必要に応じて液晶パネル１０用の外付装置が設けられる。バックライトユニット２０用の外付装置についても同様である。外付装置は、たとえば電源回路、信号処理回路などである。 In the liquid crystal panel 10, the main surface on which the user visually recognizes the display content is the front surface (lower left surface in the figure), and the main surface opposite to the front surface is the back surface. The liquid crystal panel 10 and the backlight unit 20 are housed in a housing (not shown). Further, an external device for the liquid crystal panel 10 is provided as needed. The same applies to the external device for the backlight unit 20. The external device is, for example, a power supply circuit or a signal processing circuit.

＜液晶パネル＞
液晶パネル１０は、ＴＦＴ基板３０（表示用パネル基板）と、液晶層３５と、対向基板４０とを有する。ＴＦＴ基板３０および対向基板４０は、一定の間隙（「セルギャップ」とも呼ばれる）を介して互いに貼り合わされている。両者の間には、液晶が閉じ込められることで液晶層３５が設けられている。対向基板４０は、たとえば、カラーフィルタ、ブラックマトリックス、配向膜などを有するカラーフィルタ基板である。またＴＦＴ基板３０および対向基板４０の各々の外面上には、偏光板、位相差板などが配置されている。 <Liquid crystal panel>
The liquid crystal panel 10 includes a TFT substrate 30 (display panel substrate), a liquid crystal layer 35, and a counter substrate 40. The TFT substrate 30 and the counter substrate 40 are attached to each other with a constant gap (also called “cell gap”). A liquid crystal layer 35 is provided between the both by enclosing the liquid crystal. The counter substrate 40 is, for example, a color filter substrate having a color filter, a black matrix, an alignment film and the like. Further, a polarizing plate, a retardation plate and the like are arranged on the outer surfaces of the TFT substrate 30 and the counter substrate 40, respectively.

ＴＦＴ基板３０は、詳しくは後述するが、各画素における液晶の配向状態を制御するための構造を有している。概略として、ＴＦＴ基板３０には画素ごとに、画素電極、当該画素電極に接続されたスイッチング素子としてのＴＦＴ（画素ＴＦＴ）、配向膜などが設けられている。 The TFT substrate 30 has a structure for controlling the alignment state of the liquid crystal in each pixel, which will be described in detail later. In general, the TFT substrate 30 is provided with a pixel electrode, a TFT (pixel TFT) as a switching element connected to the pixel electrode, an alignment film, and the like for each pixel.

液晶層３５（変調層）は、ＴＦＴ基板３０からの制御により光を変調するものである。具体的には液晶層３５は、ＴＦＴ基板３０に設けられた画素の各々から発生する電界に応じて光を変調するものである。具体的には、液晶層３５において液晶の配向状態が制御されることによって、表示動作が行なわれる。配向状態の制御は、各々から発生する電界が調整可能に構成された複数の画素によって行なわれる。 The liquid crystal layer 35 (modulation layer) modulates light under the control of the TFT substrate 30. Specifically, the liquid crystal layer 35 modulates light according to an electric field generated from each of the pixels provided on the TFT substrate 30. Specifically, the display operation is performed by controlling the alignment state of the liquid crystal in the liquid crystal layer 35. The control of the alignment state is performed by a plurality of pixels configured so that the electric field generated from each of them can be adjusted.

液晶の配向状態を制御する方式として、本実施の形態においてはＦＦＳ（Fringe Field Switching）方式が用いられる。ＦＦＳ方式のＴＦＴ基板３０は電極間絶縁膜を介して対向する２種類の電極を有している。電極間絶縁膜の上層に配置された電極である上層電極（すなわち、液晶層に近い側に配置された電極）には、スリット状の開口が設けられている。他方、電極間絶縁膜の下層に配置された電極である下層電極は、上層電極の開口に対向する領域にも延在している。上層電極と下層電極との間に電圧を与えると、液晶層３５にも及ぶ電界（いわゆるフリンジ電界）が発生する。このフリンジ電界によって液晶層３５の配向制御が行なわれる。 As a method for controlling the alignment state of the liquid crystal, an FFS (Fringe Field Switching) method is used in this embodiment. The FFS type TFT substrate 30 has two types of electrodes facing each other with an interelectrode insulating film interposed therebetween. A slit-shaped opening is provided in the upper layer electrode (that is, the electrode arranged on the side closer to the liquid crystal layer) which is the electrode arranged in the upper layer of the inter-electrode insulating film. On the other hand, the lower layer electrode, which is an electrode arranged in the lower layer of the inter-electrode insulating film, also extends to a region facing the opening of the upper layer electrode. When a voltage is applied between the upper layer electrode and the lower layer electrode, an electric field (so-called fringe electric field) that also reaches the liquid crystal layer 35 is generated. The alignment control of the liquid crystal layer 35 is performed by this fringe electric field.

上層電極および下層電極のうち、画素ごとの表示電圧が印加される方が画素電極と呼ばれ、画素に拠らず共通の電圧が印加される方が共通電極と呼ばれる。ＦＦＳ方式における共通電極はＴＮ方式（Twisted Nematic）における補助容量電極を兼ねており、画素電極と共通電極との重畳領域によって補助容量が形成される。 Of the upper layer electrode and the lower layer electrode, the one to which the display voltage for each pixel is applied is called a pixel electrode, and the one to which a common voltage is applied regardless of the pixel is called a common electrode. The common electrode in the FFS method also serves as an auxiliary capacitance electrode in the TN method (Twisted Nematic), and the auxiliary capacitance is formed by the overlapping region of the pixel electrode and the common electrode.

＜ＴＦＴ基板の概略的構成＞
図２を参照して、ＴＦＴ基板３０は透明基板５０（支持基板）を有する。透明基板５０の一方の主面（すなわち液晶層に向く主面）上に各種の要素が配置されている。透明基板５０はガラスなどの透明かつ絶縁性の材料で構成されている。 <Schematic structure of TFT substrate>
2, the TFT substrate 30 has a transparent substrate 50 (supporting substrate). Various elements are arranged on one main surface (that is, the main surface facing the liquid crystal layer) of the transparent substrate 50. The transparent substrate 50 is made of a transparent and insulating material such as glass.

ＴＦＴ基板３０は複数のゲート配線５１と複数のソース配線５２とを有する。またＴＦＴ基板３０は複数の共通配線５３を有してもよい。 The TFT substrate 30 has a plurality of gate wirings 51 and a plurality of source wirings 52. Further, the TFT substrate 30 may have a plurality of common wirings 53.

ゲート配線５１は互いに平行に延在している。図２の例では、ゲート配線５１の各々は透明基板５０の長辺と平行に延在しており、複数のゲート配線５１の各々は透明基板５０の短辺と平行に延在している。ゲート配線５１は、表示領域１１内の全体に渡って延在しているとともに、ゲート配線５１の少なくとも一端が額縁領域１２に引き出されている。 The gate wirings 51 extend parallel to each other. In the example of FIG. 2, each of the gate wirings 51 extends in parallel with the long side of the transparent substrate 50, and each of the plurality of gate wirings 51 extends in parallel with the short side of the transparent substrate 50. The gate wiring 51 extends over the entire display area 11, and at least one end of the gate wiring 51 is led out to the frame area 12.

ソース配線５２は互いに平行に延在している。図２の例では、ソース配線５２の各々は透明基板５０の短辺と平行に、換言すればゲート配線５１と直交する方向に延在している。また複数のソース配線５２は透明基板５０の長辺と平行な方向に、換言すればゲート配線５１の延在方向に並んでいる。ソース配線５２は表示領域１１内の全体に渡って延在しているとともに、ソース配線５２の少なくとも一端が額縁領域１２に引き出されている。 The source wirings 52 extend parallel to each other. In the example of FIG. 2, each of the source lines 52 extends in parallel with the short side of the transparent substrate 50, in other words, in the direction orthogonal to the gate line 51. Further, the plurality of source wirings 52 are arranged in the direction parallel to the long side of the transparent substrate 50, in other words, in the extending direction of the gate wirings 51. The source wiring 52 extends over the entire display area 11, and at least one end of the source wiring 52 is led out to the frame area 12.

共通配線５３は、図２の例では、ゲート配線５１と交互に配置されている。すなわち、共通配線５３は、隣接する２本ゲート配線５１の間に延在している。このため共通配線５３の各々は、ゲート配線５１と平行に延在しており、ゲート配線５１の配列方向と同じ方向に並んでいる。共通配線５３は表示領域１１内の全体に渡って延在しているとともに、共通配線５３の少なくとも一端が額縁領域１２に引き出されている。複数の共通配線５３は額縁領域１２において電気的に接続されている。 In the example of FIG. 2, the common wiring 53 is arranged alternately with the gate wiring 51. That is, the common wiring 53 extends between the two adjacent gate wirings 51. Therefore, each of the common lines 53 extends in parallel with the gate line 51 and is arranged in the same direction as the arrangement direction of the gate lines 51. The common wiring 53 extends over the entire display area 11, and at least one end of the common wiring 53 extends to the frame area 12. The plurality of common wirings 53 are electrically connected in the frame area 12.

隣接する２本のゲート配線５１と隣接する２本のソース配線５２とで囲まれた領域によって１つの画素ＰＸが規定されている。このため複数の画素ＰＸがマトリックス状に配置されている。 One pixel PX is defined by a region surrounded by two adjacent gate wirings 51 and two adjacent source wirings 52. Therefore, the plurality of pixels PX are arranged in a matrix.

図３を参照して、各画素ＰＸには少なくとも１つの画素ＴＦＴ６０が設けられている。画素ＴＦＴ６０はゲート配線５１とソース配線５２との交差点近傍に配置されている。画素ＴＦＴ６０のゲート電極６１はゲート配線５１に接続されており、画素ＴＦＴ６０のソース電極６２はソース配線５２に接続されている。 With reference to FIG. 3, each pixel PX is provided with at least one pixel TFT 60. The pixel TFT 60 is arranged near the intersection of the gate line 51 and the source line 52. The gate electrode 61 of the pixel TFT 60 is connected to the gate wiring 51, and the source electrode 62 of the pixel TFT 60 is connected to the source wiring 52.

画素ＴＦＴ６０のドレイン電極６３は画素電極７３に接続されている。画素電極７３は共通電極７４との組み合わせによって、いわゆる液晶容量７０および補助容量８０を構成している。共通電極７４は共通配線５３に接続されている。 The drain electrode 63 of the pixel TFT 60 is connected to the pixel electrode 73. The pixel electrode 73 and the common electrode 74 form a so-called liquid crystal capacitance 70 and auxiliary capacitance 80. The common electrode 74 is connected to the common wiring 53.

再び図２を参照して、ＴＦＴ基板３０は額縁領域１２において、走査信号駆動回路５５と、表示信号駆動回路５６と、接続基板５７，５８とを含んでいる。 Referring again to FIG. 2, the TFT substrate 30 includes a scanning signal drive circuit 55, a display signal drive circuit 56, and connection substrates 57 and 58 in the frame region 12.

走査信号駆動回路５５は、ゲート配線５１が額縁領域１２に引き出されている側に配置されており、ゲート配線５１と接続されている。表示信号駆動回路５６は、ソース配線５２が額縁領域１２に引き出されている側に配置されており、ソース配線５２と接続されている。なお、図面の煩雑化を避けるため、図２では、走査信号駆動回路５５とゲート配線５１との接続の様子、および、表示信号駆動回路５６とソース配線５２との接続の様子については、図示を省略している。 The scanning signal drive circuit 55 is arranged on the side where the gate wiring 51 is drawn out to the frame region 12, and is connected to the gate wiring 51. The display signal drive circuit 56 is arranged on the side where the source wiring 52 is drawn out to the frame region 12, and is connected to the source wiring 52. Note that, in order to avoid complication of the drawing, FIG. 2 illustrates a connection state between the scan signal driving circuit 55 and the gate wiring 51 and a connection state between the display signal driving circuit 56 and the source wiring 52. Omitted.

接続基板５７，５８は、ＴＦＴ基板３０を外部と接続するための部材であり、ＦＰＣ（Flexible Printed Circuit）などの配線基板によって構成されている。接続基板５７は、走査信号駆動回路５５の近傍に配置され、走査信号駆動回路５５に接続されている。接続基板５８は、表示信号駆動回路５６の近傍に配置されており、表示信号駆動回路５６に接続されている。 The connection boards 57 and 58 are members for connecting the TFT board 30 to the outside, and are configured by wiring boards such as FPC (Flexible Printed Circuit). The connection board 57 is disposed near the scanning signal drive circuit 55 and is connected to the scanning signal drive circuit 55. The connection substrate 58 is arranged near the display signal drive circuit 56 and is connected to the display signal drive circuit 56.

＜表示動作＞
接続基板５７，５８を介して走査信号駆動回路５５および表示信号駆動回路５６に外部からの各種信号が供給される。走査信号駆動回路５５は、外部から入力される制御信号に基づいてゲート信号（「走査信号」とも呼ばれる）をゲート配線５１に供給する。このゲート信号によってゲート配線５１が順次選択される。表示信号駆動回路５６は、外部から入力される、制御信号、表示データなどに基づいて、表示信号をソース配線５２に供給する。これにより、表示データに応じた表示電圧が各画素ＰＸに供給される。 <Display operation>
Various signals from the outside are supplied to the scanning signal drive circuit 55 and the display signal drive circuit 56 via the connection boards 57 and 58. The scanning signal drive circuit 55 supplies a gate signal (also called “scanning signal”) to the gate wiring 51 based on a control signal input from the outside. The gate line 51 is sequentially selected by this gate signal. The display signal drive circuit 56 supplies a display signal to the source wiring 52 based on a control signal, display data, and the like input from the outside. As a result, the display voltage according to the display data is supplied to each pixel PX.

ＴＦＴ６０は、画素電極７３に表示電圧を供給するためのスイッチング素子として機能する。ＴＦＴ６０のオンおよびオフは、ゲート配線５１から入力されるゲート信号によって制御される。 The TFT 60 functions as a switching element for supplying a display voltage to the pixel electrode 73. On/off of the TFT 60 is controlled by a gate signal input from the gate wiring 51.

ゲート配線５１に所定の電圧が印加されてＴＦＴ６０がオンされ、またソース配線５２に電流が流されると、ソース配線５２から、ＴＦＴ６０のドレイン電極６３に接続された画素電極７３に表示電圧が印加される。それにより、画素電極７３と共通電極７４との間に、印加された表示電圧に応じた電界が生じる。画素電極７３に表示電圧が印加されると液晶容量７０および補助容量８０が充電され、それにより、その画素ＰＸにおいて表示電圧が一定期間保持される。 When a predetermined voltage is applied to the gate wiring 51 to turn on the TFT 60 and a current is supplied to the source wiring 52, a display voltage is applied from the source wiring 52 to the pixel electrode 73 connected to the drain electrode 63 of the TFT 60. It As a result, an electric field corresponding to the applied display voltage is generated between the pixel electrode 73 and the common electrode 74. When the display voltage is applied to the pixel electrode 73, the liquid crystal capacitance 70 and the auxiliary capacitance 80 are charged, so that the display voltage is held in the pixel PX for a certain period.

画素電極７３と共通電極７４とによって生じる電界によって液晶が駆動される。すなわち、液晶の配向方向が変化する。これにより、液晶層３５（図１）を通過する光の偏光状態が変化する。具体的には、バックライトユニット２０の出力光は、ＴＦＴ基板３０側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。液晶層を通過した光の偏光状態によって、対向基板４０側の偏光板を通過する光量が変化する。すなわち、液晶パネル１０を通過した光のうちで視認側の偏光板を通過できた光によって、視認される光量が決まる。 The liquid crystal is driven by the electric field generated by the pixel electrode 73 and the common electrode 74. That is, the alignment direction of the liquid crystal changes. As a result, the polarization state of light passing through the liquid crystal layer 35 (FIG. 1) changes. Specifically, the output light of the backlight unit 20 is linearly polarized by the polarizing plate on the TFT substrate 30 side. Then, the polarization state changes as the linearly polarized light passes through the liquid crystal layer. The amount of light that passes through the polarizing plate on the counter substrate 40 side changes depending on the polarization state of the light that has passed through the liquid crystal layer. That is, of the light that has passed through the liquid crystal panel 10, the light that can pass through the viewing-side polarizing plate determines the amount of light that is viewed.

液晶の配向方向は、印加される表示電圧によって変化する。したがって、表示電圧を制御することによって、視認される光量を変化させることができる。すなわち、画素ＰＸごとに表示電圧を変えることによって、所望の画像を表示することができる。 The alignment direction of the liquid crystal changes depending on the applied display voltage. Therefore, the amount of visible light can be changed by controlling the display voltage. That is, a desired image can be displayed by changing the display voltage for each pixel PX.

＜ＴＦＴ基板の具体的構成＞
図４は、ＴＦＴ基板３０の構成を、配向膜９８（図９）の図示を省略して示した概略部分平面図である。図５は、図４の共通電極７４の図示を省略したものである。図６は、図５の保護膜９２の図示を省略したものである。図７は、図６のソース配線５２およびソース電極６２の図示を省略したものである。図８は、図５〜図７の酸化物半導体層９１の各々を構成する複数の領域の配置を、図４〜図７の各々と同様の視野で概略的に示す部分平面図である。図９は、図４〜図８の線ＩＸ−ＩＸに沿う概略部分断面図である。 <Specific configuration of TFT substrate>
FIG. 4 is a schematic partial plan view showing the structure of the TFT substrate 30 with the alignment film 98 (FIG. 9) omitted. In FIG. 5, the illustration of the common electrode 74 of FIG. 4 is omitted. In FIG. 6, the illustration of the protective film 92 of FIG. 5 is omitted. In FIG. 7, the source wiring 52 and the source electrode 62 of FIG. 6 are omitted. FIG. 8 is a partial plan view schematically showing the arrangement of a plurality of regions forming each of the oxide semiconductor layers 91 of FIGS. 5 to 7 in the same field of view as each of FIGS. 4 to 7. FIG. 9 is a schematic partial cross-sectional view taken along the line IX-IX of FIGS. 4 to 8.

はじめにＴＦＴ６０の構成の要部について、以下に説明する。 First, the main part of the configuration of the TFT 60 will be described below.

ＴＦＴ基板３０は、透明基板５０（図９）と、透明基板５０に支持され、かつ画素ＰＸ（図２）の各々に設けられたＴＦＴ６０（図３）とを有する。ＴＦＴ６０（図９）は、ゲート電極６１（図５〜図７および図９）と、ソース電極６２（金属電極）（図５、図６および図９、）とゲート絶縁膜９０（図９）と、酸化物半導体層９１（図５〜図９）と、絶縁層９４（図９）とを有する。透明基板５０上には、ゲート電極６１、ゲート絶縁膜９０、酸化物半導体層９１がこの順に積層されている。つまりＴＦＴ６０はボトムゲート構造を有する。 The TFT substrate 30 has a transparent substrate 50 (FIG. 9) and a TFT 60 (FIG. 3) supported by the transparent substrate 50 and provided in each of the pixels PX (FIG. 2). The TFT 60 (FIG. 9) includes a gate electrode 61 (FIGS. 5 to 7 and 9 ), a source electrode 62 (metal electrode) (FIGS. 5, 6 and 9 ), and a gate insulating film 90 (FIG. 9 ). , An oxide semiconductor layer 91 (FIGS. 5 to 9) and an insulating layer 94 (FIG. 9). A gate electrode 61, a gate insulating film 90, and an oxide semiconductor layer 91 are laminated in this order on the transparent substrate 50. That is, the TFT 60 has a bottom gate structure.

酸化物半導体層９１（図９）は、下面Ｓ１（第１の面）と上面Ｓ２（第１の面と反対の第２の面）とを有する。下面Ｓ１はゲート絶縁膜９０に面しており、またゲート絶縁膜９０を介して透明基板５０に面している。上面Ｓ２は絶縁層９４に面している。また酸化物半導体層９１は、透明材料、すなわち透光性の高い材料、から作られており、ソース電極６２の金属材料と比して顕著に高い透光性を有する。酸化物半導体層９１は上面Ｓ２上において、図８に示すように、チャネル領域９１ｃと、隣接領域９１ｓ（第１の隣接領域）と、高導電性隣接領域９１ｐ（第２の隣接領域）とを有する。隣接領域９１ｓはチャネル領域９１ｃに隣り合っている。高導電性隣接領域９１ｐは、チャネル領域９１ｃに隣り合っており、チャネル領域９１ｃによって隣接領域９１ｓから隔てられている。なお図８の例のように酸化物半導体層９１はさらに高導電性領域９１ｘおよび９１ｙを有してもよい。また、本実施の形態１においては、隣接領域９１ｓ（第１の隣接領域）は実質的にはチャネル領域９１ｃと同じであり、ソース電極６２との接続部を示す便宜上の呼称として扱っている。しかし、この形態に追加して、高導電性隣接領域９１ｐ（第２の隣接領域）と同様に高導電化した部位としてもかまわない。 The oxide semiconductor layer 91 (FIG. 9) has a lower surface S1 (first surface) and an upper surface S2 (second surface opposite to the first surface). The lower surface S1 faces the gate insulating film 90, and also faces the transparent substrate 50 via the gate insulating film 90. The upper surface S2 faces the insulating layer 94. The oxide semiconductor layer 91 is made of a transparent material, that is, a material having a high light-transmitting property, and has a significantly higher light-transmitting property than the metal material of the source electrode 62. On the upper surface S2, the oxide semiconductor layer 91 includes a channel region 91c, an adjacent region 91s (first adjacent region), and a highly conductive adjacent region 91p (second adjacent region) on the upper surface S2. Have. The adjacent region 91s is adjacent to the channel region 91c. The highly conductive adjacent region 91p is adjacent to the channel region 91c, and is separated from the adjacent region 91s by the channel region 91c. Note that the oxide semiconductor layer 91 may further include high-conductivity regions 91x and 91y as in the example of FIG. In the first embodiment, the adjoining region 91s (first adjoining region) is substantially the same as the channel region 91c, and is treated as a convenient name for indicating the connection portion with the source electrode 62. However, in addition to this form, it may be a site having a high conductivity like the highly conductive adjacent region 91p (second adjacent region).

高導電性隣接領域９１ｐは、下面Ｓ１の側に位置する主部９１Ｍと、上面Ｓ２の側に位置する還元部９１Ｒとを有する。還元部９１Ｒは、主部９１Ｍの酸素欠陥濃度に比して高い酸素欠陥濃度を有する。言い換えれば、高導電性隣接領域９１ｐの酸素欠陥濃度は下面Ｓ１上に比して上面Ｓ２上において、より高い。よって厚さ方向について平均化して考えれば、高導電性隣接領域９１ｐの酸素欠陥濃度はチャネル領域９１ｃの酸素欠陥濃度よりも高い。これにより高導電性隣接領域９１ｐは、チャネル領域９１ｃが有するキャリア濃度よりも高いキャリア濃度を有する。よって高導電性隣接領域９１ｐは、チャネル領域９１ｃが有する導電性よりも高い導電性を有する。言いかえれば、高導電性隣接領域９１ｐはチャネル領域９１ｃよりも低いシート抵抗を有する。 The highly conductive adjacent region 91p has a main portion 91M located on the lower surface S1 side and a reducing portion 91R located on the upper surface S2 side. The reducing unit 91R has a higher oxygen defect concentration than the oxygen defect concentration of the main unit 91M. In other words, the oxygen defect concentration of the highly conductive adjacent region 91p is higher on the upper surface S2 than on the lower surface S1. Therefore, if averaged in the thickness direction, the oxygen defect concentration of the highly conductive adjacent region 91p is higher than the oxygen defect concentration of the channel region 91c. As a result, the highly conductive adjacent region 91p has a carrier concentration higher than that of the channel region 91c. Therefore, the highly conductive adjacent region 91p has higher conductivity than the conductivity of the channel region 91c. In other words, the highly conductive adjacent region 91p has a lower sheet resistance than the channel region 91c.

高導電性隣接領域９１ｐは、チャネル領域９１ｃに直接隣接した高導電性の領域である。これにより高導電性隣接領域９１ｐはドレイン電極６３（図３）としての機能を有する。また高導電性隣接領域９１ｐはさらに画素ＰＸ内において広範囲に広がっていることで、画素電極７３（図３）としての機能を有する。 The highly conductive adjacent region 91p is a highly conductive region directly adjacent to the channel region 91c. Thereby, the highly conductive adjacent region 91p has a function as the drain electrode 63 (FIG. 3). Further, the highly conductive adjacent region 91p has a function as the pixel electrode 73 (FIG. 3) by further spreading in a wide area in the pixel PX.

高導電性隣接領域９１ｐの水素原子濃度はチャネル領域９１ｃの水素原子濃度よりも高くされ得る。この場合、水素の還元作用によって高導電性隣接領域９１ｐの酸素欠陥濃度をチャネル領域９１ｃの酸素欠陥濃度よりも高くすることができる。 The hydrogen atom concentration of the highly conductive adjacent region 91p can be made higher than the hydrogen atom concentration of the channel region 91c. In this case, the oxygen defect concentration of the highly conductive adjacent region 91p can be made higher than the oxygen defect concentration of the channel region 91c by the reducing action of hydrogen.

なお下面Ｓ１における酸素欠陥濃度は、高導電性隣接領域９１ｐおよびチャネル領域９１ｃの間で同程度であってもよく、あるいは、高導電性隣接領域９１ｐにおいて相対的に高くチャネル領域９１ｃにおいて相対的に低くてもよい。 The oxygen defect concentration on the lower surface S1 may be about the same between the highly conductive adjacent region 91p and the channel region 91c, or relatively high in the highly conductive adjacent region 91p and relatively in the channel region 91c. May be low.

隣接領域９１ｓの酸素欠陥濃度および導電性はチャネル領域９１ｃと同様であってよい。高導電性領域９１ｘおよび９１ｙ（図８）が設けられる場合、酸素欠陥濃度および導電性は高導電性隣接領域９１ｐと同様である。 The oxygen defect concentration and conductivity of the adjacent region 91s may be similar to those of the channel region 91c. When the highly conductive regions 91x and 91y (FIG. 8) are provided, the oxygen defect concentration and conductivity are similar to those of the highly conductive adjacent region 91p.

ソース電極６２（図９）は、酸化物半導体層９１の隣接領域９１ｓに接しており、高導電性隣接領域９１ｐから離れている。ソース電極６２は金属から作られている。 The source electrode 62 (FIG. 9) is in contact with the adjacent region 91s of the oxide semiconductor layer 91 and is apart from the highly conductive adjacent region 91p. The source electrode 62 is made of metal.

絶縁層９４はチャネル領域９１ｃおよび高導電性隣接領域９１ｐの上に設けられている。絶縁層９４は保護膜９２（図５および図９）および層間絶縁膜９３（図９）を有する。保護膜９２は、酸化物半導体層９１の上面Ｓ２（図９）上においてチャネル領域９１ｃを覆っており、高導電性隣接領域９１ｐを露出している。層間絶縁膜９３は上面Ｓ２上において高導電性隣接領域９１ｐを覆っている。 The insulating layer 94 is provided on the channel region 91c and the highly conductive adjacent region 91p. The insulating layer 94 has a protective film 92 (FIGS. 5 and 9) and an interlayer insulating film 93 (FIG. 9). The protective film 92 covers the channel region 91c on the upper surface S2 (FIG. 9) of the oxide semiconductor layer 91 and exposes the highly conductive adjacent region 91p. The interlayer insulating film 93 covers the highly conductive adjacent region 91p on the upper surface S2.

本実施の形態においては、酸化物半導体層９１上において、ソース電極６２および保護膜９２がこの順に積層されている部分が設けられている。すなわち保護膜９２は、ソース電極６２上に位置する縁を有する。 In this embodiment, a portion where the source electrode 62 and the protective film 92 are stacked in this order is provided over the oxide semiconductor layer 91. That is, the protective film 92 has an edge located on the source electrode 62.

層間絶縁膜９３の水素原子濃度は保護膜９２の水素原子濃度よりも高いことが好ましい。保護膜９２は、酸化シリコンなどの絶縁材料によって構成されている。層間絶縁膜９３は、窒化シリコン、酸化シリコンなどの絶縁材料によって構成されている。また層間絶縁膜９３を複数の絶縁膜の積層膜によって構成してもよい。保護膜９２の厚さは、たとえば１００ｎｍ程度である。層間絶縁膜９３の厚さは、たとえば３００ｎｍ程度である。 The hydrogen atom concentration of the interlayer insulating film 93 is preferably higher than the hydrogen atom concentration of the protective film 92. The protective film 92 is made of an insulating material such as silicon oxide. The interlayer insulating film 93 is made of an insulating material such as silicon nitride or silicon oxide. Further, the interlayer insulating film 93 may be composed of a laminated film of a plurality of insulating films. The thickness of the protective film 92 is, for example, about 100 nm. The thickness of the interlayer insulating film 93 is, for example, about 300 nm.

次にＴＦＴ基板３０の構成の細部について、以下に説明する。 Next, details of the configuration of the TFT substrate 30 will be described below.

透明基板５０の一方の主面（図９における上面であり、以下「素子配置面」と呼ぶ場合もある）上に、ゲート配線５１と、ゲート電極６１とが配置されている。 A gate wiring 51 and a gate electrode 61 are arranged on one main surface of the transparent substrate 50 (which is the upper surface in FIG. 9 and may be hereinafter referred to as “element arrangement surface”).

具体的には、ゲート配線５１は一方向（図５〜図７における横方向）に直線状に延在している。ゲート配線５１は自身の延在方向に直交する方向に突出した部分を有しており（特に図７参照）、その突出部分がゲート電極６１を構成している。 Specifically, the gate wiring 51 extends linearly in one direction (horizontal direction in FIGS. 5 to 7). The gate wiring 51 has a portion protruding in a direction orthogonal to the extending direction of the gate wiring 51 (see FIG. 7 in particular), and the protruding portion constitutes the gate electrode 61.

ゲート配線５１およびゲート電極６１は、たとえば、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。またこれらの材料のうちの２つ以上で構成された積層膜によってゲート配線５１およびゲート電極６１を構成してもよい。 The gate wiring 51 and the gate electrode 61 are made of, for example, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, or an alloy containing these as main components. Further, the gate wiring 51 and the gate electrode 61 may be composed of a laminated film composed of two or more of these materials.

ゲート配線５１およびゲート電極６１の上にゲート絶縁膜９０（図９）が配置されている。具体的にはゲート絶縁膜９０はゲート配線５１およびゲート電極６１を覆って透明基板５０の素子配置面上に配置されている。ゲート絶縁膜９０は、ここでは透明基板５０の素子配置面の全体に広がっている。 A gate insulating film 90 (FIG. 9) is arranged on the gate wiring 51 and the gate electrode 61. Specifically, the gate insulating film 90 is arranged on the element arrangement surface of the transparent substrate 50 so as to cover the gate wiring 51 and the gate electrode 61. Here, the gate insulating film 90 extends over the entire surface of the transparent substrate 50 on which the elements are arranged.

ゲート絶縁膜９０は、窒化シリコン、酸化シリコンなどの絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によってゲート絶縁膜９０を構成してもよい。 The gate insulating film 90 is made of an insulating material such as silicon nitride or silicon oxide. Further, the gate insulating film 90 may be composed of a laminated film of a plurality of insulating films.

ゲート絶縁膜９０上には酸化物半導体層９１が配置されている（図９参照）。具体的には、酸化物半導体層９１は、ゲート絶縁膜９０を介してゲート電極６１に対向するように配置されている。また、酸化物半導体層９１は、平面視（図６参照）において、ゲート配線５１およびソース配線５２で囲まれた各領域に、言いかえれば各画素ＰＸに、配置されている。 An oxide semiconductor layer 91 is arranged over the gate insulating film 90 (see FIG. 9). Specifically, the oxide semiconductor layer 91 is arranged so as to face the gate electrode 61 with the gate insulating film 90 interposed therebetween. The oxide semiconductor layer 91 is arranged in each region surrounded by the gate wiring 51 and the source wiring 52, in other words, in each pixel PX in a plan view (see FIG. 6 ).

酸化物半導体層９１とゲート絶縁膜９０とゲート電極６１との積層構造（図９）によって、酸化物半導体層９１のチャネル領域９１ｃをチャネルとするＭＩＳ（Metal Insulator Semiconductor）構造が構成されている。 The stacked structure of the oxide semiconductor layer 91, the gate insulating film 90, and the gate electrode 61 (FIG. 9) forms a MIS (Metal Insulator Semiconductor) structure in which the channel region 91c of the oxide semiconductor layer 91 serves as a channel.

酸化物半導体層９１の材料は、たとえば、酸化インジウム（Ｉｎ2Ｏ3）および酸化すず（ＳｎＯ2）が添加された酸化亜鉛（ＺｎＯ）、つまりＩｎ―Ｚｎ−Ｓｎ−Ｏ系の酸化半導体、または、酸化ガリウム（Ｇａ2Ｏ3）および酸化インジウム（Ｉｎ2Ｏ3）が添加された酸化亜鉛（ＺｎＯ）、つまりＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化半導体、が挙げられる。 The material of the oxide semiconductor layer 91 is, for example, zinc oxide (ZnO) to which indium oxide (In 2 O 3 ) and tin oxide (SnO 2 ) are added, that is, an In—Zn—Sn—O-based oxide semiconductor, or , Zinc oxide (ZnO) to which gallium oxide (Ga 2 O 3 ) and indium oxide (In 2 O 3 ) are added, that is, an In—Ga—Zn—O-based oxide semiconductor.

酸化物半導体層９１上にはソース電極６２および保護膜９２が配置されている（図９参照）。具体的には保護膜９２は、酸化物半導体層９１の上面の一部を覆うようにゲート電極６１の領域内に島状に配置されており（図５参照）、酸化物半導体層９１のチャネル領域９１ｃに接している（図８参照）。ソース電極６２は、酸化物半導体層９１の上面のうちで保護膜９２に覆われていない隣接領域９１ｓ（図８）に配置されており、それによりソース電極６２と酸化物半導体層９１とが接続されている。 The source electrode 62 and the protective film 92 are arranged over the oxide semiconductor layer 91 (see FIG. 9). Specifically, the protective film 92 is arranged in an island shape in the region of the gate electrode 61 so as to cover part of the upper surface of the oxide semiconductor layer 91 (see FIG. 5), and the channel of the oxide semiconductor layer 91 is formed. It is in contact with the region 91c (see FIG. 8). The source electrode 62 is arranged in the adjacent region 91s (FIG. 8) that is not covered by the protective film 92 on the upper surface of the oxide semiconductor layer 91, whereby the source electrode 62 and the oxide semiconductor layer 91 are connected. Has been done.

保護膜９２は、酸化物半導体層９１上から酸化物半導体層９１近傍のゲート絶縁膜９０上にも広がっており、酸化物半導体層９１の側面の一部も覆っている（図５参照）。また、ソース電極６２は、酸化物半導体層９１上から酸化物半導体層９１近傍のゲート絶縁膜９０上にも広がっており、酸化物半導体層９１の側面の一部も覆っている（図６参照）。 The protective film 92 extends from above the oxide semiconductor layer 91 to above the gate insulating film 90 in the vicinity of the oxide semiconductor layer 91 and also covers part of the side surface of the oxide semiconductor layer 91 (see FIG. 5). Further, the source electrode 62 extends from above the oxide semiconductor layer 91 to above the gate insulating film 90 in the vicinity of the oxide semiconductor layer 91 and also covers part of the side surface of the oxide semiconductor layer 91 (see FIG. 6). ).

また、酸化物半導体層９１において、ソース電極６２と保護膜９２によって覆われていない部分の表面（図８においてハッチングを付した領域）は、還元されることによって導電性が高められている。この表面のうち高導電性隣接領域９１ｐからなる領域、言い換えれば還元部９１Ｒ（図９）、はＴＦＴ基板３０の画素電極７３（図３）としての機能を有する。 In addition, in the oxide semiconductor layer 91, the surface of a portion which is not covered with the source electrode 62 and the protective film 92 (a hatched region in FIG. 8) has conductivity reduced by being reduced. A region formed of the highly conductive adjacent region 91p on this surface, in other words, the reducing portion 91R (FIG. 9) has a function as the pixel electrode 73 (FIG. 3) of the TFT substrate 30.

ソース電極６２は、図６に示すように、ソース配線５２の一部を使って構成されている。具体的にはソース配線５２は、酸化物半導体層９１上に乗り上げる部分を有しており、その部分がソース電極６２を構成している（図９参照）。本実施の形態にいおいては、図５に示すように、ソース配線５２のうちでソース電極６２を構成する部分は、ソース配線５２の延在方向に直交する方向かつ保護膜９２に近づく方向（図中、右方向）に突出している。 The source electrode 62 is configured by using a part of the source wiring 52, as shown in FIG. Specifically, the source wiring 52 has a portion which rides over the oxide semiconductor layer 91, and the portion constitutes the source electrode 62 (see FIG. 9). In the present embodiment, as shown in FIG. 5, the portion of source line 52 that constitutes source electrode 62 is in the direction orthogonal to the extending direction of source line 52 and in the direction approaching protective film 92. (Projected to the right in the figure).

ソース配線５２およびソース電極６２は、金属から作られており、好ましくは合金から作られている。たとえば、ソース配線５２およびソース電極６２は、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、ソース配線５２およびソース電極６２を構成してもよい。 The source wiring 52 and the source electrode 62 are made of metal, preferably alloy. For example, the source wiring 52 and the source electrode 62 are made of Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, or an alloy containing these as main components. Further, the source wiring 52 and the source electrode 62 may be composed of a laminated film composed of two or more of these materials.

ソース配線５２とソース電極６２と保護膜９２との上には層間絶縁膜９３（図９）が配置されている。具体的には、層間絶縁膜９３は、ソース配線５２とソース電極６２と保護膜９２とを覆ってゲート絶縁膜９０上に配置されている。層間絶縁膜９３はゲート絶縁膜９０の全体に広がっている。 An interlayer insulating film 93 (FIG. 9) is arranged on the source wiring 52, the source electrode 62, and the protective film 92. Specifically, the interlayer insulating film 93 is arranged on the gate insulating film 90 so as to cover the source wiring 52, the source electrode 62, and the protective film 92. The interlayer insulating film 93 extends over the entire gate insulating film 90.

画素電極７３（図３）としての高導電性隣接領域９１ｐ（図８）は、平面視（図４参照）において共通電極７４と重なる領域を有している。この領域において共通電極７４は、ＦＦＳ方式に必要なスリットＳＬ（図４）を有する。また上記重なりが層間絶縁膜９３を介して設けられることで、補助容量８０（図３参照）が構成されている。 The highly conductive adjacent region 91p (FIG. 8) as the pixel electrode 73 (FIG. 3) has a region overlapping with the common electrode 74 in plan view (see FIG. 4). In this region, the common electrode 74 has the slit SL (FIG. 4) required for the FFS method. Further, the above-mentioned overlap is provided via the interlayer insulating film 93, so that the auxiliary capacitance 80 (see FIG. 3) is configured.

額縁領域１２（図２）では、走査信号駆動回路５５とゲート配線５１とを接続するためのゲート端子１０３（図１０）がゲート配線５１と同じ層に形成されており、当該ゲート端子用のコンタクトホール１０１が設けられている。また表示信号駆動回路５６とソース配線５２とを接続するためのソース端子１０４（図１１）がソース配線５２と同じ層に形成されており、当該ソース端子用のコンタクトホール１０２が設けられている。 In the frame region 12 (FIG. 2), the gate terminal 103 (FIG. 10) for connecting the scanning signal drive circuit 55 and the gate wiring 51 is formed in the same layer as the gate wiring 51, and the contact for the gate terminal is formed. A hole 101 is provided. A source terminal 104 (FIG. 11) for connecting the display signal driving circuit 56 and the source wiring 52 is formed in the same layer as the source wiring 52, and a contact hole 102 for the source terminal is provided.

なおＴＦＴ基板３０は配向膜９８（図９）を有しない部品として構成されてもよい。この場合、配向膜９８は必要時に付加されればよい。 The TFT substrate 30 may be configured as a component that does not have the alignment film 98 (FIG. 9). In this case, the alignment film 98 may be added when necessary.

＜製造方法＞
図１２〜図２０は、ＴＦＴ基板３０の製造方法を工程順に、図９と同じ視野で概略的に示す部分断面図である。 <Manufacturing method>
12 to 20 are partial cross-sectional views schematically showing the method of manufacturing the TFT substrate 30 in the order of steps and in the same field of view as FIG. 9.

図１２を参照して、透明基板５０の素子配置面上の全面に導電膜を堆積し、当該導電膜をパターニングすることによって、ゲート電極６１およびゲート配線５１（図１２おいて図示せず）が形成される。 With reference to FIG. 12, a conductive film is deposited on the entire surface of the transparent substrate 50 on which elements are arranged, and the conductive film is patterned to form a gate electrode 61 and a gate wiring 51 (not shown in FIG. 12). It is formed.

上記導電膜は、たとえば、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、上記導電膜を構成してもよい。上記導電膜の成膜には、スパッタ法、蒸着法などが用いられる。たとえばスパッタ法でＭｏ合金膜を２００ｎｍの厚さで形成することによって、上記導電膜が形成される。 The conductive film is made of, for example, Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, or an alloy containing these as main components. Further, the conductive film may be formed of a laminated film formed of two or more of these materials. A sputtering method, a vapor deposition method, or the like is used for forming the conductive film. For example, the conductive film is formed by forming a Mo alloy film with a thickness of 200 nm by a sputtering method.

上記導電膜のパターニングは、写真製版技術および微細加工技術によって行なわれる。すなわち、パターニング対象である上記導電膜上にフォトレジストを塗布し、塗布したフォトレジストをフォトマスク越しに露光してレジストを感光し、感光したフォトレジストを現像してフォトレジストをパターニングする。これら一連の工程が写真製版技術である。その後、フォトレジストパターンをマスクにして上記導電膜をエッチングし、その後、フォトレジストパターンを除去する。これらの一連の工程が微細加工技術である。 The patterning of the conductive film is performed by a photolithography technique and a fine processing technique. That is, a photoresist is applied on the conductive film to be patterned, the applied photoresist is exposed through a photomask to expose the resist, and the exposed photoresist is developed to pattern the photoresist. This series of steps is the photoengraving technique. Then, the conductive film is etched using the photoresist pattern as a mask, and then the photoresist pattern is removed. These series of steps are fine processing technology.

図１３を参照して、ゲート配線５１とゲート電極６１とを覆うように、透明基板５０の素子配置面上の全面に、ゲート絶縁膜９０が形成される。ゲート絶縁膜９０は、上記のように、窒化シリコン、酸化シリコンなどの絶縁材料によって構成されている。また複数の絶縁膜の積層膜によってゲート絶縁膜９０を構成してもよい。ゲート絶縁膜９０の成膜には、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤなどが用いられる。なお、ピンホールなどの膜欠陥（短絡の原因になる）を防止するため、複数回の成膜によってゲート絶縁膜９０を形成することが好ましい。たとえば、プラズマＣＶＤ法で窒化シリコン膜を２００ｎｍの厚さで形成し、その上にプラズマＣＶＤ法で酸化シリコン膜を１００ｎｍの厚さで形成することで得られた積層膜をゲート絶縁膜９０として用いてもよい。 Referring to FIG. 13, a gate insulating film 90 is formed on the entire surface of the transparent substrate 50 on which the element is arranged so as to cover the gate wiring 51 and the gate electrode 61. The gate insulating film 90 is made of an insulating material such as silicon nitride or silicon oxide as described above. Further, the gate insulating film 90 may be composed of a laminated film of a plurality of insulating films. Plasma CVD, atmospheric pressure CVD, low pressure CVD, or the like is used for forming the gate insulating film 90. In order to prevent a film defect such as a pinhole (which causes a short circuit), it is preferable to form the gate insulating film 90 by forming the film a plurality of times. For example, a stacked film obtained by forming a silicon nitride film with a thickness of 200 nm by a plasma CVD method and forming a silicon oxide film with a thickness of 100 nm by a plasma CVD method is used as the gate insulating film 90. May be.

図１４を参照して、ゲート絶縁膜９０上の全面に酸化物半導体層を堆積し、当該酸化物半導体層をパターニングすることによって、酸化物半導体層９１が形成される。酸化物半導体層の堆積には、スパッタ法、蒸着法、ミストＣＶＤ法、塗布法などが用いられる。たとえば、スパッタ法でＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体（原子組成比に関してＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）が４０ｎｍの厚さで形成される。パターニングには、写真製版技術および微細加工技術を用い得る。たとえば酸化物半導体層９１の材料としてＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体が用いられる場合、カルボン酸（シュウ酸など）を含むエッチング薬液を用いてのエッチングが可能である。 Referring to FIG. 14, an oxide semiconductor layer is deposited on the entire surface of gate insulating film 90, and the oxide semiconductor layer is patterned to form oxide semiconductor layer 91. The oxide semiconductor layer is deposited by a sputtering method, an evaporation method, a mist CVD method, a coating method, or the like. For example, an In-Ga-Zn-O oxide semiconductor (In:Ga:Zn:O=1:1:1:4 in terms of atomic composition ratio) is formed with a thickness of 40 nm by a sputtering method. Photolithography and microfabrication techniques can be used for patterning. For example, when an In-Ga-Zn-O oxide semiconductor is used as the material of the oxide semiconductor layer 91, etching can be performed using an etching chemical containing carboxylic acid (such as oxalic acid).

図１５を参照して、酸化物半導体層９１が設けられたゲート絶縁膜９０の上の全面に導電膜を堆積し、当該導電膜をパターニングすることによって、ソース電極６２およびソース配線５２（図１５において図示せず）が形成される。上記導電膜は、Ｃｒ、Ａｌ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ、または、これらを主成分とする合金で構成されている。また、これらの材料のうちの２つ以上で構成された積層膜によって、上記導電膜を構成してもよい。上記導電膜の堆積には、スパッタ法、蒸着法などが用いられる。たとえば、スパッタ法でＭｏ合金膜が１００ｎｍの厚さで堆積される。 Referring to FIG. 15, a conductive film is deposited on the entire surface of the gate insulating film 90 provided with the oxide semiconductor layer 91, and the conductive film is patterned, whereby the source electrode 62 and the source wiring 52 (see FIG. 15) are formed. (Not shown) is formed. The conductive film is made of Cr, Al, Ta, Ti, Mo, W, Ni, Cu, Au, Ag, or an alloy containing these as main components. Further, the conductive film may be formed of a laminated film formed of two or more of these materials. A sputtering method, a vapor deposition method, or the like is used to deposit the conductive film. For example, a Mo alloy film is deposited to a thickness of 100 nm by the sputtering method.

図１６および図１７を参照して、酸化物半導体層９１、ソース電極６２およびソース配線５２（図１６において図示せず）が設けられたゲート絶縁膜９０の上の全面に絶縁膜を堆積し、当該絶縁膜をパターニングすることによって、保護膜９２が形成される。保護膜９２用の上記絶縁膜は、前述のように酸化シリコンなどの絶縁材料によって構成されている。また、複数の絶縁膜の積層膜によって当該絶縁膜を構成してもよい。当該絶縁膜の堆積には、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤなどが用いられる。たとえばプラズマＣＶＤ法で酸化シリコン膜が１００ｎｍの厚さで堆積される。 16 and 17, an insulating film is deposited on the entire surface of gate insulating film 90 provided with oxide semiconductor layer 91, source electrode 62 and source wiring 52 (not shown in FIG. 16), The protective film 92 is formed by patterning the insulating film. The insulating film for the protective film 92 is made of an insulating material such as silicon oxide as described above. Alternatively, the insulating film may be formed of a laminated film of a plurality of insulating films. Plasma CVD, atmospheric pressure CVD, low pressure CVD, or the like is used for depositing the insulating film. For example, a silicon oxide film is deposited to a thickness of 100 nm by the plasma CVD method.

図１８を参照して、ソース電極６２とソース配線５２（図１８において図示せす）と保護膜９２とを覆うように、ゲート絶縁膜９０上の全面に層間絶縁膜９３が堆積される。層間絶縁膜９３は、前述のように、窒化シリコン、酸化シリコンなどの絶縁材料によって構成されている。 With reference to FIG. 18, an interlayer insulating film 93 is deposited on the entire surface of the gate insulating film 90 so as to cover the source electrode 62, the source wiring 52 (not shown in FIG. 18) and the protective film 92. The interlayer insulating film 93 is made of an insulating material such as silicon nitride or silicon oxide as described above.

本実施の形態においては、後述するアニール処理によって層間絶縁膜９３中の水素をドレイン電極および画素電極の機能を担う酸化物半導体層９１の表面へ拡散させるため、堆積される層間絶縁膜９３は保護膜９２に比して高い水素原子濃度を有するものとされる。たとえば、プラズマＣＶＤ法で２００℃〜２７０℃で、水素を含有する窒化シリコン膜が堆積される。 In this embodiment, hydrogen in the interlayer insulating film 93 is diffused to the surface of the oxide semiconductor layer 91 which functions as a drain electrode and a pixel electrode by an annealing treatment described later; therefore, the deposited interlayer insulating film 93 is protected. The hydrogen atom concentration is higher than that of the film 92. For example, a silicon nitride film containing hydrogen is deposited by plasma CVD at 200° C. to 270° C.

図１９を参照して、層間絶縁膜９３を覆うようにＩＴＯ、ＩＺＯなどの透明導電膜をスパッタ法などによって基板全面に堆積し、当該透明導電膜をパターニングすることで、共通電極７４が形成される。 Referring to FIG. 19, a transparent conductive film such as ITO or IZO is deposited on the entire surface of the substrate by a sputtering method or the like so as to cover interlayer insulating film 93, and the transparent conductive film is patterned to form common electrode 74. It

なお、額縁領域１２では、走査信号駆動回路５５（図２）と接続するためのゲート端子１０３がゲート配線５１と同じ層に形成され、ゲート端子１０３用のコンタクトホール１０１が形成される（図１０参照）。同様に、表示信号駆動回路５６（図２）と接続するためのソース端子１０４がソース配線５２と同じ層に形成され、ソース端子１０４用のコンタクトホール１０２が形成される（図１１参照）。 In the frame region 12, the gate terminal 103 for connecting to the scanning signal drive circuit 55 (FIG. 2) is formed in the same layer as the gate wiring 51, and the contact hole 101 for the gate terminal 103 is formed (FIG. 10). reference). Similarly, the source terminal 104 for connecting to the display signal drive circuit 56 (FIG. 2) is formed in the same layer as the source wiring 52, and the contact hole 102 for the source terminal 104 is formed (see FIG. 11).

図２０を参照して、酸化物半導体層９１および層間絶縁膜９３に対するアニールが行なわれる。これにより酸化物半導体層９１の上面Ｓ２のうち層間絶縁膜９３に接する部分が、層間絶縁膜９３からの水素の拡散を受けることで還元される。この結果、還元部９１Ｒを有する高導電性隣接領域９１ｐが形成される。アニールは、たとえば、２５０〜３５０℃の間で大気中または窒素雰囲気中で３０〜６０分程度で行なわれる。酸化物半導体層９１が還元される際、酸化物半導体層９１のうちチャネル領域９１ｃは保護膜９２によって覆われている。これによりチャネル領域９１ｃが還元されることが防止される。 Referring to FIG. 20, oxide semiconductor layer 91 and interlayer insulating film 93 are annealed. As a result, the portion of the upper surface S2 of the oxide semiconductor layer 91 that is in contact with the interlayer insulating film 93 is reduced by the diffusion of hydrogen from the interlayer insulating film 93. As a result, the highly conductive adjacent region 91p having the reduced portion 91R is formed. The annealing is performed, for example, at a temperature of 250 to 350° C. in the air or a nitrogen atmosphere for about 30 to 60 minutes. When the oxide semiconductor layer 91 is reduced, the channel region 91c of the oxide semiconductor layer 91 is covered with the protective film 92. This prevents the channel region 91c from being reduced.

以上によりＴＦＴ基板３０が得られる。その後の工程において、ＴＦＴ基板３０上に配向膜９８（図９）が形成される。また、別途製造された対向基板４０上にも配向膜が形成される。これらの配向膜には、配向処理（「ラビング処理」とも呼ばれる）によって、その表面（すなわち、液晶との接触面）に一方向にミクロな傷がつけられる。 As described above, the TFT substrate 30 is obtained. In the subsequent process, the alignment film 98 (FIG. 9) is formed on the TFT substrate 30. In addition, the alignment film is formed on the counter substrate 40 that is separately manufactured. The alignment film (also referred to as “rubbing process”) has microscopic scratches on its surface (that is, the contact surface with the liquid crystal) in one direction due to the alignment process (also referred to as “rubbing process”).

次に、シール材が塗布され、ＴＦＴ基板３０と対向基板４０とが貼り合わされる。そして、真空注入法などを用いて液晶注入口から液晶が注入され、注入終了後に液晶注入口が封止される。その後、ＴＦＴ基板３０および対向基板４０に偏光板が貼り付けられる。駆動回路およびバックライトユニット２０を取り付けることによって、液晶表示装置１（図１）が完成される。 Next, a sealing material is applied and the TFT substrate 30 and the counter substrate 40 are bonded together. Then, the liquid crystal is injected from the liquid crystal injection port using a vacuum injection method or the like, and the liquid crystal injection port is sealed after the injection is completed. After that, a polarizing plate is attached to the TFT substrate 30 and the counter substrate 40. The liquid crystal display device 1 (FIG. 1) is completed by attaching the drive circuit and the backlight unit 20.

＜効果＞
本実施の形態のＴＦＴ６０によれば、高い導電性を有する高導電性隣接領域９１ｐをＴＦＴ６０のドレイン電極および画素電極として利用することができる。よって酸化物半導体層９１を用いて、チャネル領域だけでなく、ドレイン電極および画素電極を構成することができる。また本実施の形態のＴＦＴ基板３０によれば、各画素ＰＸに上述したＴＦＴ６０が用いられることにより、ドレイン電極としての機能を有する部分を、ソース電極６２の材料のような金属層ではなく、透光性を確保しやすい材料である酸化物半導体層９１からなる高導電性隣接領域９１ｐによって構成することができる。これによりＴＦＴ基板３０の開口率を高めることができる。また本実施の形態の液晶パネル１０（図１）によれば、開口率の高いＴＦＴ基板３０を用いることで、液晶層３５のうち実際に表示に寄与することができる面積を高めることができる。また本実施の形態のＬＣＤ１（図１）によれば、開口率の高いＴＦＴ基板３０を用いることで、バックライトユニット２０の光をより効率的に用いることができる。よって消費電力を削減することができる。 <Effect>
According to the TFT 60 of the present embodiment, the highly conductive adjacent region 91p having high conductivity can be used as the drain electrode and the pixel electrode of the TFT 60. Therefore, not only the channel region but also the drain electrode and the pixel electrode can be formed using the oxide semiconductor layer 91. Further, according to the TFT substrate 30 of the present embodiment, since the above-described TFT 60 is used for each pixel PX, a portion having a function as a drain electrode is not a metal layer like the material of the source electrode 62 but a transparent layer. It can be configured by the highly conductive adjacent region 91p made of the oxide semiconductor layer 91 which is a material that easily secures the light property. As a result, the aperture ratio of the TFT substrate 30 can be increased. Further, according to the liquid crystal panel 10 (FIG. 1) of the present embodiment, by using the TFT substrate 30 having a high aperture ratio, the area of the liquid crystal layer 35 that can actually contribute to the display can be increased. Further, according to the LCD 1 (FIG. 1) of the present embodiment, by using the TFT substrate 30 having a high aperture ratio, the light of the backlight unit 20 can be used more efficiently. Therefore, power consumption can be reduced.

また画素電極が酸化物半導体層９１の高導電性隣接領域９１ｐによって構成されるので、画素電極のパターニングのためのマスクを必要としない。これによりマスク数をより少なくすることができる。 Further, since the pixel electrode is constituted by the highly conductive adjacent region 91p of the oxide semiconductor layer 91, no mask is required for patterning the pixel electrode. As a result, the number of masks can be reduced.

またソース電極６２と、ドレインの機能を有する高導電性隣接領域９１ｐとが別レイヤーのため、両者は異なる写真製版工程においてパターニングされる。このため、ソースおよびドレインの間の距離、すなわちチャネル長、は、ソース電極６２のパターニング工程と酸化物半導体層９１のパターニング工程との組み合わせによって調整可能である。よってチャネル長を小さくすることも容易に行い得る。なお、従来から広く用いられている、ソース電極とドレイン電極とが一の金属膜のパターニングによって同時に形成される方法によると、チャネル長は、たとえば、パターン解像度、重ね合わせ精度、両電極のサイドエッチング量によって制限される。 Further, since the source electrode 62 and the highly conductive adjacent region 91p having a drain function are separate layers, they are patterned in different photolithography processes. Therefore, the distance between the source and the drain, that is, the channel length can be adjusted by a combination of the patterning process of the source electrode 62 and the patterning process of the oxide semiconductor layer 91. Therefore, it is possible to easily reduce the channel length. According to the method widely used in the related art, in which the source electrode and the drain electrode are simultaneously formed by patterning a single metal film, the channel length is, for example, pattern resolution, overlay accuracy, and side etching of both electrodes. Limited by quantity.

上記のようにチャネル長が小さくされることにより、ＴＦＴの大きさを小さくしたり、ＴＦＴのゲートがオンしたときの電流を大きくしたりすることができる。これにより、ゲート電極６１へ出力される電気信号を小さくしてもＴＦＴを動作させることができる。また、ＴＦＴ６０は表示領域１１内に設けられていることに鑑みると、ＴＦＴ６０が小さくなることによって、画素開口率が向上する。 By reducing the channel length as described above, the size of the TFT can be reduced and the current when the gate of the TFT is turned on can be increased. As a result, the TFT can be operated even if the electric signal output to the gate electrode 61 is reduced. Further, considering that the TFT 60 is provided in the display area 11, the pixel aperture ratio is improved by making the TFT 60 smaller.

高導電性隣接領域９１ｐの酸素欠陥濃度はチャネル領域９１ｃの酸素欠陥濃度よりも高い。これにより、高導電性隣接領域９１ｐの導電性を酸素欠陥を用いて高めることができる。 The oxygen defect concentration of the highly conductive adjacent region 91p is higher than that of the channel region 91c. Thereby, the conductivity of the highly conductive adjacent region 91p can be increased by using oxygen defects.

高導電性隣接領域９１ｐの水素原子濃度はチャネル領域の水素原子濃度よりも高い。これにより高導電性隣接領域９１ｐの導電性を、水素による還元作用を用いて高めることができる。 The hydrogen atom concentration of the highly conductive adjacent region 91p is higher than the hydrogen atom concentration of the channel region. Thereby, the conductivity of the highly conductive adjacent region 91p can be enhanced by using the reducing action of hydrogen.

高導電性隣接領域９１ｐの酸素欠陥濃度は下面Ｓ１上に比して上面Ｓ２上においてより高い。これにより、上面Ｓ２における酸素欠陥を用いて高導電性隣接領域９１ｐの導電性を高めつつ、下面Ｓ１まで酸素欠陥濃度が高められる場合に比して高導電性隣接領域９１ｐの透過性の低下を抑えることができる。 The oxygen defect concentration of the highly conductive adjacent region 91p is higher on the upper surface S2 than on the lower surface S1. As a result, the conductivity of the highly conductive adjacent region 91p is increased by using the oxygen defects on the upper surface S2, while the permeability of the highly conductive adjacent region 91p is reduced as compared with the case where the oxygen defect concentration is increased to the lower surface S1. Can be suppressed.

絶縁層９４は、上面Ｓ２上においてチャネル領域９１ｃを覆い高導電性隣接領域９１ｐを露出する保護膜９２を含む。これにより、チャネル領域９１ｃが還元されることを防ぎつつ、高導電性隣接領域９１ｐを還元することができる。よってチャネル領域９１ｃへの影響を抑えつつ、高導電性隣接領域９１ｐの導電性を高めることができる。 The insulating layer 94 includes a protective film 92 which covers the channel region 91c on the upper surface S2 and exposes the highly conductive adjacent region 91p. This makes it possible to reduce the highly conductive adjacent region 91p while preventing the channel region 91c from being reduced. Therefore, the conductivity of the highly conductive adjacent region 91p can be increased while suppressing the influence on the channel region 91c.

層間絶縁膜９３の水素原子濃度は保護膜９２の水素原子濃度よりも高い。これにより、高導電性隣接領域９１ｐに接し、かつ保護膜９２によってチャネル領域９１ｃから隔てられた層間絶縁膜９３中の水素を利用して、チャネル領域９１ｃへの影響を抑えつつ高導電性隣接領域９１ｐを選択的に還元することができる。 The hydrogen atom concentration of the interlayer insulating film 93 is higher than the hydrogen atom concentration of the protective film 92. As a result, the hydrogen in the interlayer insulating film 93 that is in contact with the highly conductive adjacent region 91p and is separated from the channel region 91c by the protective film 92 is used to suppress the influence on the channel region 91c while suppressing the influence on the highly conductive adjacent region. 91p can be selectively reduced.

ＴＦＴ６０がボトムゲート構造を有することにより、トップゲート構造を有する場合に比して、バックライトユニット２０からの光が透明基板５０のを通って酸化物半導体層９１へ入射するのを抑えることができる。これにより、ＴＦＴを長時間動作させたときの閾値シフトを抑制することができる。 Since the TFT 60 has the bottom gate structure, light from the backlight unit 20 can be suppressed from entering the oxide semiconductor layer 91 through the transparent substrate 50, as compared with the case where the TFT 60 has the top gate structure. .. As a result, the threshold shift when the TFT is operated for a long time can be suppressed.

＜変形例＞
上述した本実施の形態によれば、高導電性隣接領域９１ｐを形成するための酸化物半導体層９１の部分的な還元が、層間絶縁膜９３が含有する水素を用いて行なわれる（図１９および図２０参照）。しかしながら、酸化物半導体層９１を部分的に還元する方法は、この方法に限定されるものではない。たとえば、図１７に示す構成が得られた時点で、つまり層間絶縁膜９３が形成される前に、酸化物半導体層９１の上面Ｓ２のうち露出された領域を還元する処理が行なわれてもよい。具体的には、保護膜９２およびソース電極６２をマスクとして用いて、酸化物半導体層９１の上面Ｓ２に対して還元処理が行なわれてもよい。還元処理としては、たとえば、２５０℃、ガス圧２Ｐａ、ＲＦ(Radio Frequency)出力１００Ｗ程度で、水素プラズマ処理が行なわれ得る。この場合、層間絶縁膜９３が水素を含んでいる必要はない。 <Modification>
According to the present embodiment described above, partial reduction of oxide semiconductor layer 91 to form highly conductive adjacent region 91p is performed using hydrogen contained in interlayer insulating film 93 (FIG. 19 and See FIG. 20). However, the method of partially reducing the oxide semiconductor layer 91 is not limited to this method. For example, when the structure shown in FIG. 17 is obtained, that is, before the interlayer insulating film 93 is formed, a treatment of reducing the exposed region of the upper surface S2 of the oxide semiconductor layer 91 may be performed. .. Specifically, the reduction process may be performed on the upper surface S2 of the oxide semiconductor layer 91 using the protective film 92 and the source electrode 62 as a mask. As the reduction treatment, for example, hydrogen plasma treatment may be performed at 250° C., a gas pressure of 2 Pa, and an RF (Radio Frequency) output of about 100 W. In this case, the interlayer insulating film 93 need not contain hydrogen.

（実施の形態２）
上記実施の形態１においては、ソース電極６２のパターニングのためのエッチング工程（図１５）において、チャネル領域９１ｃがエッチングによる影響を受ける。つまり実施の形態１のＴＦＴ基板３０は、バックチャネルエッチ型のＴＦＴを有する。本実施の形態においては、バックチャネルエッチ型ではなくエッチングストッパ型のＴＦＴを有するＴＦＴ基板について説明する。 (Embodiment 2)
In the first embodiment, the channel region 91c is affected by the etching in the etching step (FIG. 15) for patterning the source electrode 62. That is, the TFT substrate 30 of the first embodiment has a back channel etch type TFT. In the present embodiment, a TFT substrate having an etching stopper type TFT instead of a back channel etch type will be described.

図２１は、本実施の形態におけるＴＦＴ基板３０Ｖ（表示用パネル基板）の構成を概略的に示す図であり、実施の形態１の図９と同様の視野による概略部分断面図である。その平面図は、図４とおおよそ同様であるため省略する。 21 is a diagram schematically showing the configuration of the TFT substrate 30V (display panel substrate) in the present embodiment, and is a schematic partial cross-sectional view from the same visual field as in FIG. 9 of the first embodiment. The plan view thereof is similar to that of FIG.

実施の形態１のＴＦＴ基板３０（図９）と異なり、ＴＦＴ基板３０Ｖにおいては、酸化物半導体層９１上において、保護膜９２およびソース電極６２がこの順に積層されている部分が設けられている。つまりソース電極６２は、保護膜９２上に位置する縁ＥＧを有する。このため、チャネル領域９１ｃの上面および側面は、部分的に、保護膜９２およびソース電極６２によってこの順で覆われている。 Unlike the TFT substrate 30 (FIG. 9) of the first embodiment, in the TFT substrate 30V, a portion in which the protective film 92 and the source electrode 62 are laminated in this order is provided on the oxide semiconductor layer 91. That is, the source electrode 62 has the edge EG located on the protective film 92. Therefore, the upper surface and the side surface of the channel region 91c are partially covered with the protective film 92 and the source electrode 62 in this order.

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is almost the same as the configuration of the above-described first embodiment, the same or corresponding elements are designated by the same reference numerals, and the description thereof will not be repeated.

図２２〜図２４は、ＴＦＴ基板３０Ｖの製造方法を工程順に、図２１と同じ視野で概略的に示す部分断面図である。なお図１４の工程までは実施の形態１と本実施の形態とで共通である。 22 to 24 are partial cross-sectional views schematically showing the method of manufacturing the TFT substrate 30V in the order of steps and in the same field of view as FIG. Note that the steps up to FIG. 14 are common to the first embodiment and the present embodiment.

図２２を参照して、酸化物半導体層９１が設けられたゲート絶縁膜９０の上の全面に絶縁膜を堆積し、当該絶縁膜をパターニングすることによって、保護膜９２が形成される。 22, a protective film 92 is formed by depositing an insulating film on the entire surface of gate insulating film 90 provided with oxide semiconductor layer 91 and patterning the insulating film.

図２３を参照して、酸化物半導体層９１および保護膜９２が設けられたゲート絶縁膜９０の上の全面に導電膜４２が堆積される。導電膜４２は、後述するエッチングによってその一部がソース配線５２およびソース電極６２（図６参照）となるものである。次に、導電膜４２上にフォトレジストパターン７２が形成される。次に、フォトレジストパターン７２をエッチングマスクとして用いて導電膜４２がエッチングされる。エッチングは、たとえばウェットエッチングによって行なわれる。 Referring to FIG. 23, conductive film 42 is deposited on the entire surface of gate insulating film 90 provided with oxide semiconductor layer 91 and protective film 92. A part of the conductive film 42 becomes the source wiring 52 and the source electrode 62 (see FIG. 6) by etching described later. Next, a photoresist pattern 72 is formed on the conductive film 42. Next, the conductive film 42 is etched using the photoresist pattern 72 as an etching mask. The etching is performed by wet etching, for example.

図２４を参照して、上記エッチングにより、上述した導電膜４２からソース電極６２およびソース配線５２（図２４において図示せず）が形成される。このエッチングの際に、酸化物半導体層９１のチャネル領域９１ｃはエッチングストッパとしての保護膜９２によって保護されている。 24, source electrode 62 and source wiring 52 (not shown in FIG. 24) are formed from conductive film 42 described above by the etching. During this etching, the channel region 91c of the oxide semiconductor layer 91 is protected by the protective film 92 as an etching stopper.

導電膜４２が、たとえば、Ａｌ、Ｍｏ、ＡｇまたはＣｕ系の材料から作られている場合、そのエッチングに、リン酸を含むエッチング液、たとえばリン酸と硝酸と酢酸の混酸（Phosphoric acid，Acetic acid，Nitric acid）、を用い得る。その場合、酸化物半導体層９１が、たとえばＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体から作られていると、酸化物半導体層９１のうちエッチング液にさらされた部分はダメージを受けやすい。保護膜９２は、このようなダメージからチャネル領域９１ｃを保護する。 When the conductive film 42 is made of, for example, Al, Mo, Ag, or Cu-based material, an etching solution containing phosphoric acid, for example, a mixed acid of phosphoric acid, nitric acid, and acetic acid (Phosphoric acid, Acetic acid) is used for the etching. , Nitric acid), can be used. In that case, if the oxide semiconductor layer 91 is made of, for example, an In—Ga—Zn—O oxide semiconductor, the portion of the oxide semiconductor layer 91 that is exposed to the etching liquid is easily damaged. The protective film 92 protects the channel region 91c from such damage.

次にフォトレジストパターン７２が除去される。その後、実施の形態１の図１８以降とほぼ同様の工程が行なわれることで、ＴＦＴ基板３０Ｖ（図２１）が得られる。なお還元部９１Ｒを形成する方法としては、実施の形態１およびその変形例と同様、層間絶縁膜９３の水素を利用する方法、および層間絶縁膜９３の形成前に還元処理を行なう方法のいずれも利用可能である。 Next, the photoresist pattern 72 is removed. Thereafter, substantially the same steps as those of FIG. 18 and subsequent figures of the first embodiment are performed to obtain TFT substrate 30V (FIG. 21). As the method of forming the reduced portion 91R, as in the case of the first embodiment and its modification, both the method of using hydrogen of the interlayer insulating film 93 and the method of performing the reduction treatment before the formation of the interlayer insulating film 93 are used. It is available.

本実施の形態によれば、実施の形態１と同様の効果が得られる。さらに、上述したように、ソース電極６２のエッチングの際にチャネル領域９１ｃが保護される。よってエッチングダメージに起因したＴＦＴ性能の低下が防止される。 According to this embodiment, the same effect as that of the first embodiment can be obtained. Further, as described above, the channel region 91c is protected when the source electrode 62 is etched. Therefore, deterioration of TFT performance due to etching damage is prevented.

（付記）
ＬＣＤは直視型（図１：ＬＣＤ１）に限定されるものではなく投写型であってもよい。またＬＣＤは、透過型または半透過型のものに限定されるものではなく、たとえば、バックライトユニット２０（図１）を有しない反射型のものであってもよい。液晶パネルは、平坦なもの（図１：ＬＣＤ１）に限定されるものではなく、湾曲したものであってもよい。 (Appendix)
The LCD is not limited to the direct-view type (LCD 1: FIG. 1) but may be a projection type. The LCD is not limited to the transmissive type or the transflective type, and may be, for example, a reflective type without the backlight unit 20 (FIG. 1). The liquid crystal panel is not limited to a flat one (FIG. 1: LCD1) and may be a curved one.

バックライトユニットは、液晶パネルの前面から見て液晶パネルと同じ寸法および形状のもの（図１：バックライトユニット２０）に限定されるものではなく、液晶パネル１０の表示領域１１に照明光を供給可能なものであればよい。またバックライトユニットは、液晶パネル１０のＴＦＴ基板３０の側に配置されたもの（図１：バックライト２０）に限定されるものではなく、対向基板４０の側に配置されてもよい。 The backlight unit is not limited to one having the same size and shape as the liquid crystal panel when viewed from the front surface of the liquid crystal panel (FIG. 1: backlight unit 20), and supplies illumination light to the display area 11 of the liquid crystal panel 10. Anything is possible if possible. The backlight unit is not limited to the one arranged on the TFT substrate 30 side of the liquid crystal panel 10 (FIG. 1: the backlight 20), but may be arranged on the counter substrate 40 side.

ＦＦＳ方式における共通電極は、上層電極として設けられるもの（図９：共通電極７４）に限定されるものではなく、下層電極として設けられてもよい。この場合、酸化物半導体層９１の高導電性隣接領域９１ｐが、スリットを有する上層電極として配置され得る。液晶パネルにおいて液晶の配向状態を制御する方式は、上述したＦＦＳ方式に限定されるものではなく、たとえば、ＴＮ方式、ＩＰＳ（In-Plane Switching）方式、またはＶＡ（Vertical Alignment）方式であってもよい。共通電極が設けられる基板は、ＦＦＳ方式、ＩＰＳ方式などにおいては上述したようにＴＦＴ基板であるが、たとえばＴＮ方式では、ＴＦＴ基板ではなく対向基板である。また、本実施の形態においては逆スタガ型薄膜トランジスタを例にとって説明したが、トップゲート型でもコプラナー型でも本発明の形態を適用することは可能である。 The common electrode in the FFS method is not limited to the one provided as the upper layer electrode (FIG. 9: common electrode 74), and may be provided as the lower layer electrode. In this case, the highly conductive adjacent region 91p of the oxide semiconductor layer 91 can be arranged as the upper electrode having the slit. The method of controlling the alignment state of the liquid crystal in the liquid crystal panel is not limited to the FFS method described above, and may be, for example, a TN method, an IPS (In-Plane Switching) method, or a VA (Vertical Alignment) method. Good. The substrate on which the common electrode is provided is the TFT substrate as described above in the FFS system, the IPS system, etc., but in the TN system, for example, it is not the TFT substrate but the counter substrate. In addition, although an inverted staggered thin film transistor is described as an example in this embodiment, the embodiment of the present invention can be applied to a top gate type or a coplanar type.

表示用パネル基板において、画素の配列はマトリックス状のもの（図２：画素ＰＸ）に限定されるものではない。ＴＦＴにおけるソースおよびドレインが入れ替えられた構成が用いられてもよい。走査信号駆動回路および表示信号駆動回路は、ＴＦＴ基板上に設けられたもの（図２：走査信号駆動回路５５および表示信号駆動回路５６）に限定されるものではなく、たとえばＴＣＰ（Tape Carrier Package）によって提供してもよい。支持基板は、透明基板５０（図２）のように長方形の基板に限定されるものではなく、他の形状の基板であってもよい。 In the display panel substrate, the pixel arrangement is not limited to the matrix arrangement (FIG. 2: pixel PX). A configuration in which the source and drain of the TFT are interchanged may be used. The scan signal drive circuit and the display signal drive circuit are not limited to those provided on the TFT substrate (FIG. 2: scan signal drive circuit 55 and display signal drive circuit 56), and for example, TCP (Tape Carrier Package) May be provided by The support substrate is not limited to a rectangular substrate like the transparent substrate 50 (FIG. 2), and may be a substrate having another shape.

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that in the present invention, the respective embodiments can be freely combined, or the respective embodiments can be appropriately modified or omitted within the scope of the invention.

１ ＬＣＤ（表示装置）、１０ 液晶パネル（表示パネル）、２０ バックライトユニット、３０，３０Ｖ ＴＦＴ基板（表示用パネル基板）、３５ 液晶層（変調層）、４０ 対向基板、４２ 導電膜、５０ 透明基板（支持基板）、５１ ゲート配線、５２ ソース配線、５３ 共通配線、５５ 走査信号駆動回路、５６ 表示信号駆動回路、６０ ＴＦＴ（薄膜トランジスタ）、６１ ゲート電極、６２ ソース電極（金属電極）、７３ 画素電極、７４ 共通電極、８０ 補助容量、９０ ゲート絶縁膜、９１ 酸化物半導体層、９１Ｍ 主部、９１Ｒ 還元部、９１ｃ チャネル領域、９１ｐ 高導電性隣接領域（第２の隣接領域）、９１ｓ 隣接領域（第１の隣接領域）、９２ 保護膜、９３ 層間絶縁膜、９４ 絶縁層、９８ 配向膜。 1 LCD (display device), 10 liquid crystal panel (display panel), 20 backlight unit, 30, 30V TFT substrate (display panel substrate), 35 liquid crystal layer (modulation layer), 40 counter substrate, 42 conductive film, 50 transparent Substrate (supporting substrate), 51 gate wiring, 52 source wiring, 53 common wiring, 55 scanning signal drive circuit, 56 display signal drive circuit, 60 TFT (thin film transistor), 61 gate electrode, 62 source electrode (metal electrode), 73 pixels Electrode, 74 common electrode, 80 auxiliary capacitance, 90 gate insulating film, 91 oxide semiconductor layer, 91M main part, 91R reducing part, 91c channel region, 91p highly conductive adjacent region (second adjacent region), 91s adjacent region (First adjacent region), 92 Protective film, 93 Interlayer insulating film, 94 Insulating layer, 98 Alignment film.

Claims (7)

支持基板と、
前記支持基板に支持された薄膜トランジスタとを備え、前記薄膜トランジスタは、
チャネル領域と、前記チャネル領域に隣り合う第１の隣接領域と、前記チャネル領域に隣り合い前記チャネル領域によって前記第１の隣接領域から隔てられた第２の隣接領域とを有する酸化物半導体層と、
前記酸化物半導体層の前記第１の隣接領域に接し前記第２の隣接領域から離れた金属電極と、
前記金属電極の上面に接し、前記酸化物半導体層の上面において前記チャネル領域を覆い、前記第２の隣接領域を露出するように設けられた保護膜と、
前記保護膜および前記酸化物半導体層の前記第２の隣接領域の上に設けられた層間絶縁膜とを含み、
前記酸化物半導体層の前記第２の隣接領域は、前記チャネル領域が有する導電性よりも高い導電性を有し、
前記酸化物半導体層の前記第２の隣接領域と前記金属電極との間の距離が、前記薄膜トランジスタのチャネル長である、
表示用パネル基板。 A support substrate,
A thin film transistor supported by the support substrate, the thin film transistor,
An oxide semiconductor layer having a channel region, a first adjacent region adjacent to the channel region, and a second adjacent region adjacent to the channel region and separated from the first adjacent region by the channel region. ,
A metal electrode in contact with the first adjacent region of the oxide semiconductor layer and separated from the second adjacent region;
A protective film that is in contact with the upper surface of the metal electrode, covers the channel region on the upper surface of the oxide semiconductor layer, and exposes the second adjacent region;
An interlayer insulating film provided on the second adjacent region of the protective film and the oxide semiconductor layer,
The second adjacent region of the oxide semiconductor layer has higher conductivity than that of the channel region,
A distance between the second adjacent region of the oxide semiconductor layer and the metal electrode is a channel length of the thin film transistor,
Display panel substrate. 前記第２の隣接領域の酸素欠陥濃度は前記チャネル領域の酸素欠陥濃度よりも高い、
請求項１に記載の表示用パネル基板。 The oxygen defect concentration of the second adjacent region is higher than the oxygen defect concentration of the channel region,
The display panel substrate according to claim 1. 前記第２の隣接領域の水素原子濃度は前記チャネル領域の水素原子濃度よりも高い、請求項１または請求項２に記載の表示用パネル基板。 The display panel substrate according to claim 1, wherein the hydrogen atom concentration of the second adjacent region is higher than the hydrogen atom concentration of the channel region. 前記層間絶縁膜の水素原子濃度は前記保護膜の水素原子濃度よりも高い、
請求項３に記載の表示用パネル基板。 The hydrogen atom concentration of the interlayer insulating film is higher than the hydrogen atom concentration of the protective film,
The display panel substrate according to claim 3. 前記表示用パネル基板には複数の画素が設けられており、
前記薄膜トランジスタは前記複数の画素の各々に設けられており、
前記第２の隣接領域は画素電極として機能することを特徴とする、
請求項１から４のいずれか１項に記載の表示用パネル基板。 The display panel substrate is provided with a plurality of pixels,
The thin film transistor is provided in each of the plurality of pixels,
The second adjacent region functions as a pixel electrode,
The display panel substrate according to claim 1. 請求項１から５のいずれか１項に記載の表示用パネル基板と、
前記表示用パネル基板からの制御により光を変調する変調層とを備える、
表示パネル。 A display panel substrate according to any one of claims 1 to 5,
A modulation layer that modulates light under the control of the display panel substrate,
Display panel. 請求項６に記載の表示パネルと、
前記変調層に光を供給する光源とを備える、
表示装置。 A display panel according to claim 6;
A light source for supplying light to the modulation layer,
Display device.
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