JP6662987B2 - ケーブルのエラーをチェックする方法及びシステム - Google Patents
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Description
Claims (10)
- シリアルリンクの効率を保証するシステムであって、
シリアルリンクに関連する上流ポートを有するファブリックスイッチ、
BIOS及び管理制御装置を有して、前記シリアルリンクのレーンを構成するようにケーブルを介して前記上流ポートに結合される複数のポートを有するホストサーバ、及び、
前記管理制御装置によってアクセス可能なメモリ、
を有し、
前記管理制御装置は、前記メモリから前記シリアルリンクの予想速さ及び幅を読み取り、
前記BIOSは、前記シリアルリンクの実際の速さ及び幅を決定し、
前記管理制御装置は、前記実際の速さ又は幅が前記予想速さ又は幅と一致しない場合、エラーメッセージを送る、
システム。 - 請求項1に記載のシステムであって、
前記スイッチに結合されるファブリック制御装置をさらに有し、
前記ファブリック制御装置は、前記メモリへアクセスするように動作可能で、
前記メモリは、前記ファブリック制御装置内に設けられ、
前記ファブリック制御装置は、前記メモリ内のシリアルリンクの予想速さ及び幅を格納するように動作可能である、
システム。 - 請求項1に記載のシステムであって、
複数のデバイスをさらに有し、
前記ファブリックスイッチは、前記複数のデバイスに結合される下流ポートを有する、
システム。 - 請求項3に記載のシステムであって、前記メモリ及び前記複数のデバイスがファブリックボックス内に存在する、システム。
- 請求項3に記載のシステムであって、前記ファブリックスイッチが、前記シリアルリンクのレーンを介して、前記ホストサーバと前記複数のデバイスのうちの一とを接続する、システム。
- ホストサーバとファブリックスイッチとの間のシリアルリンクの適切な接続を判断する方法であって、
前記シリアルリンクは、前記ホストサーバのポートと前記ファブリックスイッチの上流ポートとの間に複数のレーンを有し、
当該方法は、
前記ホストサーバのポートを、ケーブルを介して前記ファブリックスイッチの上流ポートに接続する段階、
前記シリアルリンクの予想速さ及び幅を、前記ホストサーバによってアクセス可能なメモリ内に格納する段階、
前記ホストサーバを介して前記シリアルリンクの予想速さ及び予想幅を読み取る段階、
前記ホストサーバを介して前記シリアルリンクの実際の速さ及び実際の幅を決定する段階、
前記シリアルリンクの予想速さ及び予想幅と前記シリアルリンクの実際の速さ及び実際の幅とを比較する段階、並びに、
前記実際の速さ又は実際の幅が前記予想速さ又は前記予想幅と異なる場合、前記ホストサーバを介してエラーメッセージを生成する段階、
を有する方法。 - 請求項6に記載の方法であって、
前記ホストサーバの管理制御装置は、前記読み取る段階及び前記生成する段階を実行し、
前記ホストサーバのBIOSは、前記決定する段階及び前記比較する段階を実行し、
前記メモリは、ファブリック制御装置内に設けられる、
方法。 - 請求項6に記載の方法であって、前記ファブリックスイッチが、複数のデバイスに結合される下流ポートを有する、方法。
- 請求項8に記載の方法であって、前記メモリ及び前記複数のデバイスがファブリックボックス内に存在する、方法。
- 請求項9に記載の方法であって、ファブリックスイッチを始動させて、前記シリアルリンクのレーンを介して前記ホストサーバと前記複数のデバイスのうちの一とを接続する段階をさらに有する方法。
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