JP6653883B2 - Ga2O3-based transistor having field plate - Google Patents
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Description
本発明は、フィールドプレートを有するGa2O3系トランジスタに関する。 The present invention relates to a Ga 2 O 3 -based transistor having a field plate.
酸化ガリウム(Ga2O3)は、4.5〜4.9eVの広いバンドギャップを有するという特徴や、低コストかつ高品質な融液成長基板の利用可能性により、次世代の高電圧、高出力のトランジスタ実現のために研究されている。Ga2O3パワーデバイスは、他の主流のパワーデバイス(Si、SiC、GaN)よりも低い、所定の絶縁破壊電圧におけるオン抵抗の理論的な限界値を示すことが期待される。 Gallium oxide (Ga 2 O 3 ) has a wide band gap of 4.5 to 4.9 eV, and the availability of a low-cost and high-quality melt growth substrate makes it possible to use next-generation high voltage and high voltage. Research is being conducted to realize output transistors. Ga 2 O 3 power devices are expected to exhibit a lower theoretical on-resistance limit at a given breakdown voltage than other mainstream power devices (Si, SiC, GaN).
従来、Ga2O3系結晶から構成される半導体素子として、FeドープGa2O3基板上に形成されたディプレッション型Ga2O3MOSFET(metal-oxide-semiconductor field effect transistor)が知られている(例えば、非特許文献1参照)。 Conventionally, a depletion-type Ga 2 O 3 MOSFET (metal-oxide-semiconductor field effect transistor) formed on an Fe-doped Ga 2 O 3 substrate has been known as a semiconductor element composed of a Ga 2 O 3 crystal. (For example, see Non-Patent Document 1).
また、フィールドプレート構造を有する半導体素子として、Ga2O3系結晶から構成されるショットキーバリアダイオードや、窒化物半導体結晶から構成されるMOSFETが知られている(例えば、特許文献1、2参照)。
Further, as a semiconductor element having a field plate structure, a Schottky barrier diode composed of a Ga 2 O 3 -based crystal and a MOSFET composed of a nitride semiconductor crystal are known (for example, see
特許文献1、2等に開示されたフィールドプレート構造を有する半導体素子によれば、電極近傍の電界集中を緩和し、オフ状態における絶縁破壊電圧の低下や、電流コラプスを抑制することができる。
According to the semiconductor device having the field plate structure disclosed in
本発明の目的の1つは、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜/半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するGa2O3系トランジスタを提供することにある。 An object of the present invention is to provide a field plate structure capable of improving a dielectric breakdown voltage in an off state and more effectively suppressing a current collapse caused by charge / discharge to an insulating film / semiconductor interface state. An object of the present invention is to provide a Ga 2 O 3 -based transistor.
本発明の一態様は、上記目的を達成するために、下記[1]〜[3]のGa2O3系トランジスタを提供する。 One embodiment of the present invention provides the following Ga 2 O 3 -based transistors [1] to [ 3 ] in order to achieve the above object.
[1]Ga2O3系基板と、前記Ga2O3系基板上に形成されたGa2O3系結晶層と、前記Ga2O3系結晶層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、前記Ga2O3系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、前記Ga2O3系結晶層上に形成された誘電体膜と、を有し、前記ゲート電極が、前記Ga2O3系結晶層上に誘電体膜を介して形成され、前記ゲート電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、前記誘電体膜の厚さが0.2μm以上かつ0.8μm以下あり、かつ前記フィールドプレート部の延在方向の長さが2μm以上である、又は前記誘電体膜の厚さが0.2μm以上かつ0.4μm以下であり、かつ前記フィールドプレート部の延在方向の長さが1μm以上である、Ga2O3系トランジスタ。 [1] A Ga 2 O 3 -based substrate, a Ga 2 O 3 -based crystal layer formed on the Ga 2 O 3 -based substrate, and a source region and a drain region formed in the Ga 2 O 3 -based crystal layer A source electrode and a drain electrode respectively connected to the source region and the drain region; a gate electrode formed on a region between the source region and the drain region of the Ga 2 O 3 based crystal layer; A dielectric film formed on a 2 O 3 -based crystal layer, wherein the gate electrode is formed on the Ga 2 O 3 -based crystal layer via a dielectric film, and a gate electrode is formed on a bottom of the gate electrode. A field plate extending from a position directly above the edge on the drain region side toward the drain region, wherein a thickness of the dielectric film is not less than 0.2 μm and not more than 0.8 μm ; How to extend The length of the direction is Ru der than 2 [mu] m, or the thickness of the dielectric film is at 0.2μm or more and 0.4μm or less, and the extending direction of the length of the field plate portion is 1μm or more, Ga 2 O 3 -based transistor.
[2]前記誘電体膜の厚さが、0.4μm以下であり、前記フィールドプレート部の延在方向の長さが、2.5μm以上である、前記[1]に記載のGa2O3系トランジスタ。 [2] The Ga 2 O 3 according to [1] , wherein a thickness of the dielectric film is 0.4 μm or less, and a length of the field plate portion in an extending direction is 2.5 μm or more. System transistor.
[3]前記フィールドプレート部の延在方向の長さが、3μm以上である、前記[1]又は[2]に記載のGa2O3系トランジスタ。 [3] extending direction of the length of the field plate portion is 3μm or more, Ga 2 O 3 based transistor according to [1] or [2].
本発明によれば、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜/半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するGa2O3系トランジスタを提供することができる。 According to the present invention, Ga 2 O having a field plate structure capable of improving a dielectric breakdown voltage in an off state and more effectively suppressing a current collapse due to charge / discharge to an insulating film / semiconductor interface state. A three- system transistor can be provided.
〔実施の形態〕
(Ga2O3系トランジスタの構成)
図1は、実施の形態に係るGa2O3系トランジスタ1の垂直断面図である。Ga2O3系トランジスタ1は、フィールドプレート構造を有する、ディプレッション型ノーマリーオンMOSFETである。
[Embodiment]
(Configuration of Ga 2 O 3 -based transistor)
FIG. 1 is a vertical sectional view of a Ga 2 O 3 based
Ga2O3系トランジスタ1は、Ga2O3系基板10と、Ga2O3系基板10上にGa2O3系バッファ層11を介して形成されたGa2O3系結晶層12と、Ga2O3系結晶層12中に形成されたソース領域13及びドレイン領域14と、ソース領域13及びドレイン領域14にそれぞれ接続されたソース電極15及びドレイン電極16と、Ga2O3系結晶層12のソース領域13とドレイン領域14の間の領域上にゲート絶縁膜17を介して形成されたゲート電極19と、Ga2O3系結晶層12上に形成された誘電体膜18と、を有する。
The Ga 2 O 3 -based
ゲート電極19は、誘電体膜18を貫通するゲートフット20と、Ga2O3系結晶層12上に誘電体膜18を介して形成されたゲートヘッド21から構成される。ここで、ゲート電極19の底面(ゲートフット20の底面)のチャネル長方向の長さをLGとする。
The gate electrode 19 includes a
ゲートヘッド21は、ゲート電極19の底部のドレイン領域14側の縁の真上の位置からドレイン領域14の方向へ延在するフィールドプレート部22を含む。ここで、フィールドプレート部22の延在方向の長さをLFとする。長さLFは1μm以上であることが好ましく、2μm以上であることがより好ましく、3μm以上であることがさらに好ましい。
フィールドプレート部22を設けることにより、電界の集中箇所をゲートフット20の底部のドレイン領域14側の縁の近傍と、フィールドプレート部22の底部のドレイン領域14側の縁の近傍に分散させることができる。その結果、オフ状態における絶縁破壊や、電流コラプスを効果的に抑制することができる。
Providing the field plate portion 22 makes it possible to disperse the concentration of the electric field near the edge of the bottom of the
また、ゲートヘッド21は、図1に示されるように、ゲート電極19の底部のソース領域13側の縁の真上の位置からソース領域13の方向へ延在する延在部23を含んでもよい。ここで、延在部23の延在方向の長さをLEとする。
In addition, as shown in FIG. 1, the
誘電体膜18は、SiO2等の誘電体からなる。ここで、誘電体膜18の厚さをTとする。この誘電体膜18の厚さTは、ゲートヘッド21の高さを決定し、電界集中を抑制する効果に影響を与える。厚さTは0.1μmより大きいことが好ましく、0.2μm以上かつ0.8μm以下であることがより好ましい。
The dielectric film 18 is made of a dielectric such as SiO 2 . Here, the thickness of the dielectric film 18 is T. The thickness T of the dielectric film 18 determines the height of the
また、誘電体膜18は、Ga2O3系結晶層12のチャネル近傍の表面ダングリングボンドを不動態化し、表面電荷とその結果として生じる電流コラプスを抑えるための表面パッシベーション膜としても機能する。
The dielectric film 18 also serves as a surface passivation film for passivating surface dangling bonds in the vicinity of the channel of the Ga 2 O 3 -based
Ga2O3系基板10は、Ga2O3系結晶からなる基板である。ここで、Ga2O3系結晶とは、Ga2O3結晶、又は、Al、In等の元素が添加されたGa2O3結晶をいう。例えば、Al及びInが添加されたGa2O3結晶である(GaxAlyIn(1−x−y))2O3(0<x≦1、0≦y<1、0<x+y≦1)結晶であってもよい。Alを添加した場合にはバンドギャップが広がり、Inを添加した場合にはバンドギャップが狭くなる。なお、上記のGa2O3結晶は、例えば、β型の結晶構造を有する。また、Ga2O3系基板10は、高抵抗化のために、Fe等の不純物を含んでもよい。
The Ga 2 O 3 based
Ga2O3系基板10は、例えば、FZ(Floating Zone)法やEFG(Edge Defined Film Fed Growth)法等の融液成長法により育成したGa2O3系単結晶バルクをスライスし、表面を研磨することにより製造される。
The Ga 2 O 3 -based
Ga2O3系バッファ層11は、意図的なドープがされていない(unintentionally-doped,UID)Ga2O3系結晶膜である。Ga2O3系バッファ層11は、MBE(Molecular Beam Epitaxy)法等を用いたエピタキシャル結晶成長により形成される。Ga2O3系バッファ層11は、Ga2O3系基板10に含まれる高抵抗化のための不純物がGa2O3系結晶層12へ拡散することを防止し、チャネル電荷の補償を抑制することができる。
The Ga 2 O 3 -based buffer layer 11 is an unintentionally-doped (UID) Ga 2 O 3 -based crystal film. The Ga 2 O 3 -based buffer layer 11 is formed by epitaxial crystal growth using MBE (Molecular Beam Epitaxy) or the like. The Ga 2 O 3 -based buffer layer 11 prevents impurities contained in the Ga 2 O 3 -based
Ga2O3系結晶層12は、UID−Ga2O3系結晶膜にSi等のn型不純物が注入されたn型の層であり、チャネル層として機能する。Ga2O3系結晶層12は、MBE法等を用いたエピタキシャル結晶成長により形成される。また、n型不純物は、イオン注入法等によりドープされる。
The Ga 2 O 3 -based
ソース領域13及びドレイン領域14は、Ga2O3系結晶層12にSi等のn型不純物を選択的にドーピングすることにより形成される領域であり、Ga2O3系結晶層12中のソース領域13及びドレイン領域14以外の領域よりも高濃度のn型領域である。このn型不純物は、イオン注入法等によりドープされる。
Source region 13 and drain region 14 is a region formed by selectively doping the n-type impurity such as
ここで、ゲート電極19の底部のソース領域13側の縁とソース領域13との距離をLGSとする。また、ゲート電極19の底部のドレイン領域14側の縁とドレイン領域14との距離をLGDとする。このゲート電極は、例えばPt/Ti/Auの積層構造を有する。 Here, a distance between the edge of the bottom of the gate electrode 19 on the source region 13 side and the source region 13 is defined as LGS . The distance between the edge of the bottom of the gate electrode 19 on the drain region 14 side and the drain region 14 is defined as LGD . This gate electrode has a laminated structure of, for example, Pt / Ti / Au.
ソース電極15及びドレイン電極16は、ソース領域13及びドレイン領域14にそれぞれオーミック接続された電極であり、例えば、Ti/Auの積層構造を有する。
The
ゲート絶縁膜17は、Al2O3等の絶縁膜からなる。 The gate insulating film 17 is made of an insulating film such as Al 2 O 3 .
なお、Ga2O3系トランジスタ1においては、ゲート電極19がフィールドプレート部を含んでいるが、ソース電極15がフィールドプレート部を含んでいてもよい。この場合、ソース電極15は誘電体膜18上に形成され、ソース電極15の底部のドレイン領域14側の縁の真上の位置からドレイン領域14の方向へ延在するフィールドプレート部を含む。このフィールドプレート部の延在方向の長さと、誘電体膜18の厚さTをGa2O3系トランジスタ1と同様に設定することにより、Ga2O3系トランジスタ1と同様のフィールドプレート効果を得ることができる。
In the Ga 2 O 3 -based
ソース電極15は、誘電体膜を介して積層された複数のフィールドプレート部を含んでもよい。また、ゲート電極19とソース電極15の両者がフィールドプレート部を含んでもよい。
The source electrode 15 may include a plurality of field plate portions stacked via a dielectric film. Further, both the gate electrode 19 and the
また、Ga2O3系トランジスタ1のフィールドプレート構造をHEMT(High Electron Mobility Transistor)等の他のGa2O3系トランジスタに適用することもできる。その場合であっても、フィールドプレート部の延在方向の長さと、フィールドプレート部が載る誘電体膜の厚さをGa2O3系トランジスタ1と同様に設定することにより、Ga2O3系トランジスタ1と同様のフィールドプレート効果を得ることができる。なお、HEMTに適用する場合には、Ga2O3系トランジスタ1のようなゲート絶縁膜は形成されず、ゲートフットがGa2O3系結晶層に直接接続されてもよい。
Further, the field plate structure of the Ga 2 O 3 based
(実施の形態の効果)
上記実施の形態によれば、フィールドプレート部22の長さや誘電体膜18の厚さ、すなわちフィールドプレート部22の高さをGa2O3チャネルに適した値に調整することにより、電界の集中を効果的に緩和し、オフ状態における絶縁破壊電圧の向上が得られる。同時に、電流コラプスをより効果的に抑制することができる。
(Effects of Embodiment)
According to the above embodiment, the concentration of the electric field is adjusted by adjusting the length of the field plate portion 22 and the thickness of the dielectric film 18, that is, the height of the field plate portion 22 to a value suitable for the Ga 2 O 3 channel. Is effectively alleviated, and the breakdown voltage in the off state can be improved. At the same time, current collapse can be more effectively suppressed.
上記実施の形態に係るGa2O3系トランジスタ1の電界集中緩和効果のシミュレーションによる評価結果を以下に示す。
The evaluation results of the simulation of the electric field concentration relaxation effect of the Ga 2 O 3 based
本実施例においては、(010)面を主面とする、Feをドープした高抵抗Ga2O3基板をGa2O3系基板10として用いた。また、厚さ0.9μmのUID−Ga2O3単結晶膜をGa2O3系バッファ層11として用いた。また、厚さ0.3μmのUID−Ga2O3単結晶膜にSiをイオン注入したものをGa2O3系結晶層12として用いた。
In this embodiment, a high-resistance Ga 2 O 3 substrate doped with Fe and having the (010) plane as a main surface was used as the Ga 2 O 3 -based
また、厚さ20nmのAl2O3膜をゲート絶縁膜17として用いた。また、SiO2膜を誘電体膜18として用いた。 Further, an Al 2 O 3 film having a thickness of 20 nm was used as the gate insulating film 17. Further, an SiO 2 film was used as the dielectric film 18.
また、LG、LGS、LGD、LEをそれぞれ2μm、5μm、15μm、2μmとした。フィールドプレート部22の延在方向の長さLF、及び誘電体膜18の厚さTについては、各評価において様々な値に設定した。 Further, L G, and L GS, 2μm L GD, the L E respectively, 5 [mu] m, 15 [mu] m, and 2 [mu] m. The length L F of the field plate 22 in the extending direction and the thickness T of the dielectric film 18 were set to various values in each evaluation.
図2は、ゲートフット20の底部のドレイン領域14側の縁における電界強度と、LF、Tとの関係を表すシミュレーションデータである。このシミュレーションにおいては、LFを0.5〜10μmの範囲、Tを0.1〜0.8μmの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧VGSを−40V(オフ状態)、ドレイン−ソース間電圧VDSを1000Vとした。
FIG. 2 is simulation data showing the relationship between the electric field strength at the bottom edge of the
図2は、誘電体膜18の厚さTに関わらず、フィールドプレート部22の延在方向の長さLFを1μm以上とすることにより電界強度が低下し、2μm以上とすることにより電界強度がより低下し、3μm以上とすることにより電界強度がより低下することを示している。 2, the electric field strength by regardless the thickness T of the dielectric film 18, the extending direction of the field plate portion 22 the length L F field strength is lowered by the above 1 [mu] m, and 2μm or more Shows that the electric field intensity is further reduced when the thickness is 3 μm or more.
Ga2O3に絶縁破壊が生じる電界強度はおよそ8MV/cmと見積もられており、Tが0.4μm以下であれば、LFを1μm以上とすることにより、ゲートフット20の縁近傍における絶縁破壊を防ぐことができる。また、Tが0.8μm、LFが1μmであるときの電界強度は8MV/cmよりも大きいが、VDSを実用的な範囲で1000Vよりも小さくすれば、絶縁破壊を防ぐことができる。
Ga 2 O 3 to the electric field intensity generated dielectric breakdown is estimated to be approximately 8 MV / cm, if T is 0.4μm or less, by the L F and above 1 [mu] m, at the edge vicinity of the
図3は、フィールドプレート部22の底部のドレイン領域14側の縁における電界強度と、LF、Tとの関係を表すシミュレーションデータである。このシミュレーションにおいては、LFを0.5〜10μmの範囲、Tを0.1〜0.8μmの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧VGSを−40V(オフ状態)、ドレイン−ソース間電圧VDSを1000Vとした。 FIG. 3 is simulation data representing the relationship between the electric field strength at the bottom edge of the field plate portion 22 on the drain region 14 side and L F and T. In this simulation, the scope of 0.5~10μm the L F, was varied respectively in a range of 0.1~0.8μm the T. The gate-source voltage V GS was set to −40 V (off state), and the drain-source voltage V DS was set to 1000 V.
図3は、フィールドプレート部22の延在方向の長さLFに関わらず、誘電体膜18の厚さTを0.1μmよりも大きくすることにより、フィールドプレート部22の縁近傍における絶縁破壊を抑制しやすくなることを示している。 3, the extending direction of the field plate portion 22 regardless of the length L F, to be greater than 0.1μm thickness T of the dielectric layer 18, the dielectric breakdown at the edge near the field plate portion 22 It is shown that it becomes easy to suppress.
また、図2、図3から、誘電体膜18の厚さTは小さすぎるとフィールドプレート部22の縁近傍における電界強度が大きくなり、大きすぎるとゲートフット20の縁近傍における電界強度が大きくなることがわかる。図2、図3から、誘電体膜18の厚さTは0.2μm以上かつ0.8μm以下が特に好ましいといえる。
2 and 3, the electric field intensity near the edge of the field plate portion 22 increases when the thickness T of the dielectric film 18 is too small, and the electric field intensity near the edge of the
図4は、オフ状態のチャネルに沿った電界プロファイルのシミュレーション結果を示すグラフである。図4のLE、LG、LFの位置は、図1のものに対応している。このシミュレーションにおいては、Tを0.4μmに固定し、LFを0〜3μmの範囲で変化させた。また、ゲート−ソース間電圧VGSを−40V(オフ状態)、ドレイン−ソース間電圧VDSを1000Vとした。 FIG. 4 is a graph showing a simulation result of an electric field profile along a channel in an off state. Figure 4 L E, L G, the position of the L F correspond to those in FIG. In this simulation, to secure the T to 0.4 .mu.m, changing the L F in the range of 0~3Myuemu. The gate-source voltage V GS was set to −40 V (off state), and the drain-source voltage V DS was set to 1000 V.
図4は、フィールドプレート部22が設けられている(LF≠0μm)ときには、電界の集中箇所が、ゲートフット20の底部のドレイン領域14側の縁とフィールドプレート部22の底部のドレイン領域14側の縁とに分散され、ピーク電界強度が低減することを示している。
FIG. 4 shows that when the field plate portion 22 is provided (L F ≠ 0 μm), the concentration of the electric field is caused by the bottom edge of the
図5は、上述のシミュレーション結果に基づいて、実際に作製したフィールドプレート付きディプレッション型Ga2O3MOSFETのDC出力ドレイン電流−ドレイン電圧(IDS−VDS)特性を示すグラフである。このデバイス構造においては、Tを0.4μm、LFを2.5μmとした。また、ゲート長LGを2μm、ゲート幅WGを200μm、ゲート−ソース間距離LGSを5μm、ゲート−ドレイン間距離LGDを15μmとした。測定時、ゲート−ソース間電圧VGSを+4V〜−55Vの範囲で変化させた。
Figure 5 is based on a simulation result of the above, actually fabricated field plate with
図5は、通常のトランジスタの動作を表す電流飽和及びピンチオフを明確に示しており、Ga2O3系トランジスタ1がトランジスタとして正常に動作することを証明している。また、VGSが−28V〜−55Vの範囲にあるときは、電流が漏れることなくオフ状態になっている。
FIG. 5 clearly shows current saturation and pinch-off representing the operation of a normal transistor, and proves that the Ga 2 O 3 -based
また、VGSが−55Vのときの絶縁破壊電圧Vbrは755Vであった。これは、上記の非特許文献1において2013年にM. Higashiwakiらによって開示されたフィールドプレートを有さない構造の場合の415Vよりも、80%以上高い。 In addition, when V GS was −55 V, the breakdown voltage V br was 755 V. This is 80% or more higher than the 415 V for the structure without a field plate disclosed in 2013 by M. Higashiwaki et al.
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。 Although the embodiments and examples of the present invention have been described above, the present invention is not limited to the above embodiments and examples, and various modifications can be made without departing from the gist of the invention.
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。 The embodiments and examples described above do not limit the invention according to the claims. Also, it should be noted that not all combinations of the features described in the embodiment and the examples are necessarily essential to the means for solving the problems of the invention.
1…Ga2O3系トランジスタ、12…Ga2O3系結晶層、13…ソース領域、14…ドレイン領域、15…ソース電極、16…ドレイン電極、18…誘電体膜、19…ゲート電極、22…フィールドプレート部 1 ... Ga 2 O 3 based transistor, 12 ... Ga 2 O 3 system crystal layer, 13 ... source region, 14 ... drain region, 15 ... Source electrode, 16 ... drain electrode, 18 ... dielectric film 19 ... gate electrode, 22 ... Field plate part
Claims (3)
前記Ga2O3系基板上に形成されたGa2O3系結晶層と、
前記Ga2O3系結晶層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、
前記Ga2O3系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、
前記Ga2O3系結晶層上に形成された誘電体膜と、
を有し、
前記ゲート電極が、前記Ga2O3系結晶層上に誘電体膜を介して形成され、前記ゲート電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、
前記誘電体膜の厚さが0.2μm以上かつ0.8μm以下であり、かつ前記フィールドプレート部の延在方向の長さが2μm以上である、又は前記誘電体膜の厚さが0.2μm以上かつ0.4μm以下であり、かつ前記フィールドプレート部の延在方向の長さが1μm以上である、
Ga2O3系トランジスタ。 A Ga 2 O 3 based substrate;
A Ga 2 O 3 -based crystal layer formed on the Ga 2 O 3 -based substrate;
A source region and a drain region formed in the Ga 2 O 3 -based crystal layer;
A source electrode and a drain electrode connected to the source region and the drain region, respectively;
A gate electrode formed on a region between the source region and the drain region of the Ga 2 O 3 -based crystal layer;
A dielectric film formed on the Ga 2 O 3 -based crystal layer;
Has,
The gate electrode is formed on the Ga 2 O 3 -based crystal layer via a dielectric film, and extends in a direction toward the drain region from a position immediately above a bottom edge of the gate electrode on the drain region side. Including the field plate part,
The thickness of the dielectric film is at 0.2μm or more and 0.8μm or less, and the extending direction of the length of the field plate portion is Ru der than 2 [mu] m, or the thickness of the dielectric layer 0. 2 μm or more and 0.4 μm or less, and the length of the field plate portion in the extending direction is 1 μm or more;
Ga 2 O 3 -based transistor.
前記フィールドプレート部の延在方向の長さが、2.5μm以上である、
請求項1に記載のGa2O3系トランジスタ。 The thickness of the dielectric film is 0.4 μm or less,
The length of the field plate portion in the extending direction is 2.5 μm or more;
The Ga 2 O 3 transistor according to claim 1.
請求項1又は2に記載のGa2O3系トランジスタ。 The length of the field plate in the extending direction is 3 μm or more;
The Ga 2 O 3 -based transistor according to claim 1.
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