JP6646475B2 - Diode drive circuit and diode drive system - Google Patents
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Description
本発明は、ダイオード駆動回路およびダイオード駆動システムに関する。 The present invention relates to a diode drive circuit and a diode drive system.
従来、ダイオード駆動回路において、カレントミラー回路を用いた技術が知られている(例えば、特許文献1参照)。
特許文献1 特開2005−26410号公報
2. Description of the Related Art Conventionally, a technology using a current mirror circuit in a diode drive circuit is known (for example, see Patent Document 1).
Patent Document 1 JP 2005-26410 A
しかしながら、従来のダイオード駆動回路は、カレントミラー回路のミラー元とミラー先のトランジスタにおいて、ドレイン・ソース間電圧に差が生じ、入力電流に対する出力電流のリニアリティが劣化する。 However, in the conventional diode drive circuit, a difference occurs in the drain-source voltage in the mirror source and mirror destination transistors of the current mirror circuit, and the linearity of the output current with respect to the input current deteriorates.
本発明の第1の態様においては、ダイオードを駆動するためのダイオード駆動回路であって、第1のトランジスタと、ダイオードに接続された第2のトランジスタとを有し、第1のトランジスタに流れる電流を第2のトランジスタにミラーする第1のカレントミラー回路と、第1のトランジスタに流れる電流を予め定められた電流値に設定する電流設定部と、第1のトランジスタのドレイン端子に接続され、第1のトランジスタのドレイン端子の電圧を予め定められた電圧に設定する電圧設定部とを備えるダイオード駆動回路を提供する。 According to a first aspect of the present invention, there is provided a diode driving circuit for driving a diode, the circuit including a first transistor and a second transistor connected to the diode, and a current flowing through the first transistor. A first current mirror circuit that mirrors the current to a second transistor, a current setting unit that sets a current flowing through the first transistor to a predetermined current value, and a first current mirror circuit that is connected to a drain terminal of the first transistor. A voltage setting unit configured to set a voltage of a drain terminal of the one transistor to a predetermined voltage.
本発明の第2の態様においては、ダイオード駆動回路と、第2のトランジスタのドレイン端子に接続されたダイオードとを備えるダイオード駆動システムを提供する。 According to a second aspect of the present invention, there is provided a diode driving system including a diode driving circuit and a diode connected to a drain terminal of a second transistor.
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The above summary of the present invention is not an exhaustive listing of all features of the present invention. Further, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all combinations of the features described in the embodiments are necessarily essential to the solution of the invention.
[実施例1]
図1は、実施例1に係るダイオード駆動システム200の構成の概要を示す。本例のダイオード駆動システム200は、ダイオード駆動回路100およびダイオード50を備える。ダイオード駆動回路100は、カレントミラー回路10、電圧設定部20および電流設定部40を備える。電圧設定部20は、トランジスタ部25および制御回路30を備える。
[Example 1]
FIG. 1 illustrates an outline of a configuration of a
カレントミラー回路10は、入力電流Iinをミラーした出力電流Ioutを生成する。一例において、カレントミラー回路10は、ミラー元のトランジスタTR1と、ミラー先のトランジスタTR2の2つのトランジスタを有する。カレントミラー回路10は、電流設定部40およびダイオード50に接続される。カレントミラー回路10は、電流設定部40が設定した入力電流Iinに対応する出力電流Ioutをダイオード50に出力する。
The
電圧設定部20は、カレントミラー回路10のミラー元のトランジスタTR1のドレイン電圧を予め定められた電圧に設定する。本明細書において、ドレイン電圧とは、トランジスタのドレイン端子の電圧を指す。本例の電圧設定部20が設定するドレイン電圧をVD_TR1とする。ドレイン電圧VD_TR1は、トランジスタTR1,TR2のサイズ等に応じて決定されてよい。一例において、トランジスタ部25は、トランジスタTR3を有する。
The
制御回路30は、トランジスタTR3のゲート電圧を制御する。本例の制御回路30は、トランジスタTR3のゲート電圧を制御電圧Vctrlに設定する。制御電圧Vctrlは、設定すべきトランジスタTR1のドレイン電圧VD_TR1の大きさに応じて決定されてよい。これにより、電圧設定部20は、制御回路30が出力する制御電圧Vctrlに応じて、トランジスタTR1のドレイン電圧VD_TR1を制御する。制御回路30は、電圧設定部20が有する制御部の一例である。なお、本明細書において、ゲート電圧とは、トランジスタのゲート端子の電圧を指す。
The
電流設定部40は、予め定められた入力電流Iinを生成する。電流設定部40は、カレントミラー回路10と電気的に接続される。電流設定部40は、カレントミラー回路10のミラー元のトランジスタTR1のドレイン電流を入力電流Iinに設定する。入力電流Iinの大きさは、ダイオード50の駆動電流に応じて適宜変更されてよい。
The
ダイオード50は、カレントミラー回路10と電気的に接続されている。ダイオード50は、カレントミラー回路10が出力する出力電流Ioutにより駆動する。
The
図2は、実施例1に係るダイオード駆動システム200のより具体的な回路構成を示す。
FIG. 2 illustrates a more specific circuit configuration of the
カレントミラー回路10は、PMOS型のトランジスタTR1およびトランジスタTR2を備える。但し、カレントミラー回路10は、NMOS型で構成されてもよい。トランジスタTR1およびトランジスタTR2は、互いのゲート端子が接続され、カレントミラー回路を構成する。
The
トランジスタTR1は、カレントミラー回路のミラー元のトランジスタである。トランジスタTR1のソース端子は、電源電圧VDDに設定された電源端子に接続されている。また、トランジスタTR1のドレイン端子は、電圧設定部20に接続されている。
The transistor TR1 is a mirror source transistor of the current mirror circuit. The source terminal of the transistor TR1 is connected to a power supply terminal set to the power supply voltage VDD. The drain terminal of the transistor TR1 is connected to the
トランジスタTR2は、カレントミラー回路のミラー先のトランジスタである。トランジスタTR2のソース端子は、電源電圧VDDに設定された電源端子に接続されている。また、トランジスタTR2のドレイン端子は、ダイオード50に接続されている。
The transistor TR2 is a transistor at the mirror destination of the current mirror circuit. The source terminal of the transistor TR2 is connected to a power supply terminal set to the power supply voltage VDD. The drain terminal of the transistor TR2 is connected to the
電圧設定部20は、トランジスタTR1のドレイン端子の電圧を予め定められた電圧に設定する。電圧設定部20が有するトランジスタ部25は、トランジスタTR3を備える。本例のトランジスタTR3は、PMOS型のトランジスタである。トランジスタTR3のソース端子は、トランジスタTR1のドレイン端子に接続されている。トランジスタTR3のドレイン端子は、電流設定部40に接続されている。
制御回路30は、トランジスタTR1のドレイン電圧VD_TR1が予め定められた電圧値となるように、制御電圧Vctrlを設定する。一例において、制御回路30は、トランジスタTR3のソース電圧、すなわちトランジスタTR1のドレイン電圧VD_TR1が、トランジスタTR2のドレイン電圧VD_TR2と同じ電位となるように、トランジスタTR3のゲート電圧を制御する。なお、本明細書において、ソース電圧とは、トランジスタのソース端子の電圧を指す。
電流設定部40は、定電流源CG1を備える。本例の定電流源CG1は、一端がトランジスタTR3のドレイン端子に接続され、他端がグラウンド等の基準端子に接続される。定電流源CG1は、予め定められた定電流を生成し、トランジスタTR1のドレイン電流に設定する。一例において、定電流源CG1は、入力電流Iinをダイオード50の駆動電流に設定する。また、トランジスタTR3と定電流源CG1との間には、接続を切り替えるためのスイッチSWが設けられてよい。
The
ダイオード50は、トランジスタTR2のドレイン端子に接続されている。ダイオード50は、カレントミラー回路10が出力した出力電流Ioutにより駆動される。例えば、ダイオード50は、レーザーダイオード(LD:LASER DIODE)である。
The
以上の通り、本例のダイオード駆動回路100は、トランジスタTR1のドレイン電圧VD_TR1が予め定められた電圧値となるように制御する。トランジスタTR1のドレイン電圧VD_TR1をトランジスタTR2のドレイン電圧VD_TR2と同じ値となるよう設定することにより、ダイオード駆動回路100は、出力電流Ioutの入力電流Iinに対するリニアリティを向上できる。
As described above, the
[比較例1]
図3は、比較例1に係るダイオード駆動回路500の構成の一例を示す。ダイオード駆動回路500は、カレントミラー回路510、電流設定部540およびダイオード550を備える。
[Comparative Example 1]
FIG. 3 shows an example of the configuration of the
カレントミラー回路510は、トランジスタP1およびトランジスタP2を有する。トランジスタP1およびトランジスタP2は、それぞれPMOS型のトランジスタである。トランジスタP1は、ダイオード接続されている。カレントミラー回路510は、ミラー元のトランジスタP1に流れる入力電流Iinを、ミラー先のトランジスタP2に出力電流Ioutとして流す。VDS_P1は、トランジスタP1のドレイン・ソース間電圧を示す。VDS_P2は、トランジスタP2のドレイン・ソース間電圧を示す。
The
電流設定部540は、定電流源を有する。定電流源は、入力電流IinをトランジスタP1のドレイン電流に設定する。定電流源は、トランジスタP1のドレイン端子に接続される。
The
ダイオード550は、カレントミラー回路510が出力した出力電流Ioutにより駆動する。本例のダイオード550は、レーザーダイオードである。
The
図4は、比較例1に係るダイオード駆動回路500の入出力特性の一例を示す。縦軸は出力電流Ioutを示し、横軸は入力電流Iinを示す。実線は、ダイオード駆動回路500において、リニアリティが悪化した実特性を示す。破線は、リニアリティが悪化していない理想的な特性を示す。
FIG. 4 shows an example of the input / output characteristics of the
本明細書において、ダイオード駆動回路が有するカレントミラー回路は、説明を簡潔にするため、ミラー元とミラー先のトランジスタに流れるドレイン電流の電流比が1:1であることを前提とする。例えば、本例の計算において、ミラー元のトランジスタとミラー先のトランジスタの電流比が1:1であり、Iout=Iin=Idであることを前提とする。Idは、ミラー元およびミラー先のトランジスタのドレイン電流である。 In this specification, for the sake of simplicity, the current mirror circuit included in the diode driving circuit is based on the assumption that the current ratio of the drain current flowing in the mirror source transistor to the mirror destination transistor is 1: 1. For example, in the calculation of this example, it is assumed that the current ratio between the mirror source transistor and the mirror destination transistor is 1: 1 and that Iout = Iin = Id. Id is the drain current of the mirror source and mirror destination transistors.
比較例1に係るダイオード駆動回路500では、トランジスタP2のドレイン・ソース間電圧VDS_P2は、駆動回路の出力電流Ioutと駆動負荷であるダイオード550のインピーダンスにより決まる。トランジスタP2のドレイン・ソース間電圧VDS_P2は、次式で示される。
一方、トランジスタP1のドレイン・ソース間電圧VDS_P1は、入力電流Iinと、トランジスタP1の特性で決まる。一般的なPMOSトランジスタのドレイン電流Idは、飽和領域において、次式で示される。
(数2)式において、係数Kpは、Kp=μp・Cox・W/Lで示される。μpはチャネルキャリアの表面移動度を、CoxはPMOSトランジスタのゲート酸化膜容量を、WはPMOSトランジスタのチャネル幅を、LはPMOSトランジスタのチャネル長を、VgsはPMOSトランジスタのソース・ゲート間電圧の絶対値を、VthはPMOSトランジスタのしきい値電圧の絶対値をそれぞれ示している。 In the equation (2), the coefficient Kp is represented by Kp = μp · Cox · W / L. μp is the surface mobility of the channel carrier, Cox is the gate oxide film capacitance of the PMOS transistor, W is the channel width of the PMOS transistor, L is the channel length of the PMOS transistor, and Vgs is the source-gate voltage of the PMOS transistor. The absolute value and Vth indicate the absolute value of the threshold voltage of the PMOS transistor, respectively.
この場合、トランジスタP1のドレイン・ソース間電圧は、次式で示される。
(数3)式は、ドレイン電流Idが大きいほど、トランジスタP1のドレイン・ソース間電圧VDS_P1が高くなることを示す。ドレイン電流Idが大きくなるほどトランジスタP1およびトランジスタP2のドレイン‐ソース間電圧差が生じる。これにより、ダイオード駆動回路500では、出力電流Ioutの入力電流Iinに対するリニアリティが劣化する。
Equation (3) shows that the larger the drain current Id, the higher the drain-source voltage VDS_P1 of the transistor P1. As the drain current Id increases, a drain-source voltage difference between the transistor P1 and the transistor P2 occurs. As a result, in the
例えば、ダイオード駆動回路500がダイオード550としてLDを駆動する場合、LD発光時のトランジスタP2のドレイン端子の電位は2V程度である。但し、ダイオード550の駆動電流が大きくなるほど、トランジスタP2のドレイン端子の電位は上昇する。一方、ダイオード550の駆動電流が大きくなるほどトランジスタP2のゲート端子の電位は低下して、トランジスタP2の動作領域が飽和領域からリニア領域に近づく。これにより、実線で示すように、入出力特性のリニアリティの劣化が大きくなる場合がある。
For example, when the
図5は、実施例に係る制御回路30の具体的な回路構成の一例を示す。本例の制御回路30は、演算増幅器31、トランジスタTR8、抵抗R1、抵抗R2、定電流源CG3および定電流源CG4を備える。
FIG. 5 illustrates an example of a specific circuit configuration of the
演算増幅器31は、出力端子、正側入力端子および負側入力端子を有する。演算増幅器31の出力端子は、トランジスタTR8のゲート端子に接続されている。演算増幅器31は、トランジスタTR8のゲート電圧を制御電圧Vctrlに設定する。演算増幅器31の正側入力端子は、例えば、基準電圧VBIASに設定される。一方、演算増幅器31の負側入力端子は、抵抗R1を介して定電流源CG3に接続される。また、演算増幅器31の負側入力端子は、抵抗R2を介して定電流源CG4に接続される。なお、演算増幅器31の出力端子は、トランジスタTR3のゲート端子にも接続されてよい。
The
トランジスタTR8は、トランジスタTR3に対応した特性を有するトランジスタである。一例において、トランジスタTR8は、トランジスタTR3と同一のサイズ又は比例したサイズのPMOSトランジスタである。本例のトランジスタTR8は、トランジスタTR3と同一のサイズを有する。また、本例のトランジスタTR8は、PMOSトランジスタである。トランジスタTR8のゲート端子は、演算増幅器31の出力端子に接続されている。トランジスタTR8のソース端子は、定電流源CG3に接続されている。また、トランジスタTR8のドレイン端子は、定電流源CG4に接続されている。
The transistor TR8 is a transistor having characteristics corresponding to the transistor TR3. In one example, the transistor TR8 is a PMOS transistor having the same size or a proportional size as the transistor TR3. The transistor TR8 of this example has the same size as the transistor TR3. Further, the transistor TR8 of the present example is a PMOS transistor. The gate terminal of the transistor TR8 is connected to the output terminal of the
抵抗R1は、一端が定電流源CG3に接続され、他端が演算増幅器31の負側入力端子に接続される。抵抗R2は、一端が定電流源CG4に接続され、他端が演算増幅器31の負側入力端子に接続される。トランジスタTR8は、バイアス状態を挿入したトランジスタTR3と同様に設定される。なお、本明細書において、トランジスタTR3とトランジスタTR8に流れる電流が1:1であることを前提とする。
One end of the resistor R1 is connected to the constant current source CG3, and the other end is connected to the negative input terminal of the
定電流源CG3は、予め定められた電流IA+IBを流す。定電流源CG4は、予め定められた電流IBを流す。電流IAは、直列に接続された抵抗R1および抵抗R2を流れる。また、電流IBは、トランジスタTR8を流れる。 Constant current source CG3 passes a current I A + I B determined in advance. Constant current source CG4 passes a predetermined current I B. Current I A flows through the resistors R1 and R2 connected in series. The current I B flows through the transistor TR8.
ここで、(R1+R2)×IA=2V、R2×IA=VBIASとすれば、フィードバックループによりトランジスタTR8のソース端子は2.0Vとなる。よって、制御回路30は、制御電圧VctrlでトランジスタPMOS3のゲート端子を制御すれば、トランジスタTR1のドレイン・ソース間電圧VDS_TR1を2V付近に設定できる。これにより、本例のダイオード駆動回路100は、出力電流Ioutの入力電流Iinに対するリニアリティを、比較例1に係るダイオード駆動回路500よりも改善できる。
Here, if (R1 + R2) × I A = 2V, R2 × I A = V BIAS, the source terminal of the transistor TR8 by the feedback loop becomes 2.0 V. Therefore, the
[実施例2]
図6は、実施例2に係るダイオード駆動システム200の構成の一例を示す。ダイオード駆動システム200は、ダイオード駆動回路100およびダイオード50を備える。本例のダイオード駆動回路100は、レプリカ部11、出力部12、電圧設定部20、第2カレントミラー回路60および電流比較部70を備える。電圧設定部20は、トランジスタ部25および制御回路30を備える。なお、レプリカ部11および出力部12は、カレントミラー回路10の一例である。また、第2カレントミラー回路60および電流比較部70は、電流設定部40の一例である。
[Example 2]
FIG. 6 illustrates an example of a configuration of the
レプリカ部11は、トランジスタTR1を有する。出力部12は、トランジスタTR2を有する。トランジスタTR1およびトランジスタTR2は、ゲート端子が互いに接続されている。ゲート電位VG_TR1_TR2は、トランジスタTR1およびトランジスタTR2のゲート端子の電位を指す。
The
第2カレントミラー回路60は、レプリカ部11のトランジスタTR1に流れるドレイン電流Idのミラー電流を生成する。本例の第2カレントミラー回路60には、レプリカ部11からドレイン電流Idに対応する出力電流Iout'が入力される。第2カレントミラー回路60は、入力された出力電流Iout'をミラーしたミラー電流Iout'を生成する。第2カレントミラー回路60は、生成したミラー電流Iout'を電流比較部70に出力する。
The second
電流比較部70は、入力されたミラー電流Iout'と、生成した入力電流Iinとを比較する。電流比較部70は、ミラー電流Iout'が入力電流Iinよりも大きい場合に、ゲート電位VG_TR1_TR2を高くする。一方、電流比較部70は、ミラー電流Iout'が入力電流Iinよりも小さい場合にゲート電位VG_TR1_TR2を低くする。このように、電流比較部70は、ミラー電流Iout'と入力電流Iinとの電流バランスにより、出力電流Ioutと入力電流Iinとが等しくなるように、ゲート電位VG_TR1_TR2にフィードバックを掛ける。
The
図7は、実施例2に係るダイオード駆動システム200のより具体的な回路構成を示す。レプリカ部11は、トランジスタTR1を有する。出力部12は、トランジスタTR2を有する。第2カレントミラー回路60は、トランジスタTR4,TR5,TR6,TR7を有する。また、電流比較部70は、トランジスタTR7および定電流源CG2を有する。なお、制御回路30は、図5で示した構成を有してよい。
FIG. 7 illustrates a more specific circuit configuration of the
トランジスタTR4およびトランジスタTR5は、カレントミラー回路を構成する。当該カレントミラー回路は、トランジスタTR4に流れる電流を、トランジスタTR5にミラーする。本例のトランジスタTR4およびトランジスタTR5は、NMOS型のトランジスタである。トランジスタTR4のドレイン端子は、トランジスタTR3のドレイン端子と接続されている。トランジスタTR5のドレイン端子は、トランジスタTR6のドレイン端子と接続されている。 Transistor TR4 and transistor TR5 form a current mirror circuit. The current mirror circuit mirrors the current flowing in the transistor TR4 to the transistor TR5. The transistor TR4 and the transistor TR5 of this example are NMOS transistors. The drain terminal of the transistor TR4 is connected to the drain terminal of the transistor TR3. The drain terminal of the transistor TR5 is connected to the drain terminal of the transistor TR6.
トランジスタTR6およびトランジスタTR7は、カレントミラー回路を構成する。当該カレントミラー回路は、トランジスタTR6に流れる電流を、トランジスタTR7にミラーする。本例のトランジスタTR6およびトランジスタTR7は、PMOS型のトランジスタである。トランジスタTR7には、トランジスタTR1に流れるドレイン電流Iout'に対応した電流Iout'が流れる。 Transistor TR6 and transistor TR7 form a current mirror circuit. The current mirror circuit mirrors the current flowing in the transistor TR6 to the transistor TR7. The transistor TR6 and the transistor TR7 in this example are PMOS transistors. A current Iout ′ corresponding to the drain current Iout ′ flowing through the transistor TR1 flows through the transistor TR7.
電流比較部70の定電流源CG2は、入力電流Iinを生成する。電流比較部70の定電流源CG2は、トランジスタTR7のドレイン端子に接続される。トランジスタTR7と定電流源CG2との間のノードは、トランジスタTR1およびトランジスタTR2のゲート端子に接続されている。これにより、電流比較部70は、トランジスタTR7のドレイン電流Iout'が入力電流Iinに対して大きければ、ゲート電位VG_TR1_TR2を上昇させる。一方、電流比較部70は、トランジスタTR7のドレイン電流Iout'が入力電流Iinに対して小さければ、ゲート電位VG_TR1_TR2を下降させる。即ち、電流比較部70は、トランジスタTR1のドレイン電流に対応するトランジスタTR7のドレイン電流Iout'が入力電流Iinとなるように、ゲート電位VG_TR1_TR2にフィードバックを掛ける。
The constant current source CG2 of the
ここで、本例のダイオード駆動回路100は、全てのMOSトランジスタが飽和領域で動作していることを前提としている。しかし、電源電圧VDDが高い方向に変動した際に、トランジスタTR3のMOSトランジスタがリニア領域で動作する場合がある。これは、トランジスタTR3のドレイン端子の電圧が電源電圧VDDに依存することに起因している。
Here, the
トランジスタTR3のドレイン端子の電圧は次式で示される。
しかしながら、本例のダイオード駆動回路100は、トランジスタTR3のドレイン電圧を、トランジスタTR4のゲート・ソース間電圧VGS_TR4に設定するので、電源電圧VDDの制限を受けない。そのため、本例のダイオード駆動回路100には、(数7)式のような制約がない。よって、本例のダイオード駆動回路100は、トランジスタTR3を飽和領域で動作させやすく、動作可能な電源電圧VDDの範囲が比較例に係るダイオード駆動回路500よりも広い。
However, since the
以上の通り、本例のダイオード駆動回路100は、トランジスタTR1およびトランジスタTR2のゲート電位VG_TR1_TR2を、入力電流IinとトランジスタTR7のドレイン電流Iout'との電流バランスで調整する。これにより、本例のダイオード駆動回路100は、電源電圧VDDの広い範囲で、出力電流Ioutの入力電流Iinに対するリニアリティを向上できる。
As described above, the
[実施例3]
図8は、実施例3に係るダイオード駆動システム200の構成の一例を示す。ダイオード駆動システム200は、ダイオード駆動回路100およびダイオード50を備える。本例のダイオード駆動回路100は、レプリカ部11、出力部12、電圧設定部20、第2カレントミラー回路60および電流比較部70を備える。電圧設定部20は、トランジスタ部25および制御回路30を備える。本例では、実施例2に係るダイオード駆動回路100と異なる構成について、特に説明する。
[Example 3]
FIG. 8 illustrates an example of a configuration of a
制御回路30は、生成した制御電圧Vctrlによりトランジスタ部25を制御する。本例の制御回路30には、出力部12が有するトランジスタTR2のドレイン電圧VD_TR2が入力される。制御回路30は、ドレイン電圧VD_TR2に基づいて、制御電圧Vctrlを制御する。
The
本例のダイオード駆動回路100は、トランジスタTR1のドレイン電圧VD_TR1をトランジスタTR2のドレイン電圧VD_TR2と等しくなるように、トランジスタTR3のゲート電位へフィードバックをかける。これにより、トランジスタTR2のドレイン電圧VD_TR2が変動した場合であっても、トランジスタTR2のドレイン電圧VD_TR2をトランジスタTR1のドレイン電圧VD_TR1と同一に制御できる。
図9は、実施例3に係るダイオード駆動回路100のより具体的な回路構成を示す。本例では、実施例2に係るダイオード駆動回路100と異なる構成について、特に説明する。
FIG. 9 illustrates a more specific circuit configuration of the
制御回路30は、トランジスタTR2のドレイン電圧VD_TR2に基づいて、トランジスタTR3のゲート電圧を制御する。本例の制御回路30は、演算増幅器AMPを有する。演算増幅器AMPの出力端子は、トランジスタTR3のゲート端子に接続される。演算増幅器AMPの反転入力端子は、トランジスタTR1のドレイン端子に接続される。演算増幅器AMPの正転入力端子は、トランジスタTR2のドレイン端子に接続される。
The
本例のダイオード駆動回路100は、トランジスタTR1のドレイン電圧VD_TR1をトランジスタTR2のドレイン電圧VD_TR2と等しく(即ち、VD_TR1=VD_TR2)なるように制御する。これにより、ダイオード駆動回路100は、トランジスタTR1およびトランジスタTR2が飽和領域においてカレントミラー回路として正常に動作していれば、トランジスタTR1およびトランジスタTR2のドレイン電流の誤差を抑制できる。
ここで、ダイオード駆動回路100が大電流でダイオード50を駆動させると、トランジスタTR2のドレイン電圧VD_TR2が上昇する場合がある。トランジスタTR2のドレイン電圧VD_TR2が上昇して、トランジスタTR1のドレイン電圧VD_TR1よりも大きく(即ち、VD_TR1<VD_TR2)なった場合、出力電流IoutがトランジスタTR1のドレイン電流よりも低下する。
Here, when the
一方、本例のダイオード駆動回路100は、大電流動作時においても、トランジスタTR2のドレイン電圧VD_TR2をトランジスタTR1のドレイン電圧VD_TR1と同一に制御する。これにより、ダイオード駆動回路100は、大電流動作時においても、出力電流Ioutの入力電流Iinに対するリニアリティを向上できる。
On the other hand, the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As described above, the present invention has been described using the embodiments, but the technical scope of the present invention is not limited to the scope described in the above embodiments. It is apparent to those skilled in the art that various changes or improvements can be made to the above embodiment. It is apparent from the description of the appended claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of processes such as operations, procedures, steps, and steps in the apparatuses, systems, programs, and methods shown in the claims, the description, and the drawings is particularly “before” or “before”. It should be noted that they can be realized in any order as long as the output of the previous process is not used in the subsequent process. Even if the operation flow in the claims, the specification, and the drawings is described using “first,” “second,” or the like for convenience, it means that it is essential to perform the operation in this order. Not something.
10・・・カレントミラー回路、11・・・レプリカ部、12・・・出力部、20・・・電圧設定部、25・・・トランジスタ部、30・・・制御回路、31・・・演算増幅器、40・・・電流設定部、50・・・ダイオード、60・・・第2カレントミラー回路、70・・・電流比較部、100・・・ダイオード駆動回路、200・・・ダイオード駆動システム、500・・・ダイオード駆動回路、510・・・カレントミラー回路、540・・・電流設定部、550・・・ダイオード
DESCRIPTION OF
Claims (9)
第1のトランジスタと、前記ダイオードに接続された第2のトランジスタとを有し、前記第1のトランジスタに流れる電流を前記第2のトランジスタにミラーする第1のカレントミラー回路と、
前記第1のトランジスタに流れる電流を予め定められた電流値に設定する電流設定部と、
前記第1のトランジスタのドレイン端子に接続され、前記第1のトランジスタのドレイン端子の電圧を予め定められた電圧に設定する電圧設定部と
を備え、
前記電圧設定部は、
ソース端子が前記第1のトランジスタのドレイン端子に接続された第3のトランジスタ
を含み、
前記電流設定部は、
第4のトランジスタおよび第5のトランジスタを有し、前記第4のトランジスタに流れる電流を前記第5のトランジスタにミラーする第2のカレントミラー回路と、
第6のトランジスタおよび第7のトランジスタを有し、前記第6のトランジスタに流れる電流を前記第7のトランジスタにミラーする第3のカレントミラー回路と、
前記第7のトランジスタのドレイン端子に接続された第2の定電流源と
を含み、
前記第4のトランジスタのドレイン端子は前記第3のトランジスタのドレイン端子と接続されており、
前記第5のトランジスタのドレイン端子は前記第6のトランジスタのドレイン端子と接続されており、
前記第1のトランジスタと前記第2のトランジスタのゲート端子は、前記第7のトランジスタと前記第2の定電流源との間の接続ノードに接続されている
ダイオード駆動回路。 A diode drive circuit for driving a diode,
A first current mirror circuit having a first transistor and a second transistor connected to the diode, and mirroring a current flowing through the first transistor to the second transistor;
A current setting unit that sets a current flowing through the first transistor to a predetermined current value;
A voltage setting unit connected to a drain terminal of the first transistor and setting a voltage of the drain terminal of the first transistor to a predetermined voltage ;
The voltage setting unit,
A third transistor having a source terminal connected to a drain terminal of the first transistor
Including
The current setting unit,
A second current mirror circuit having a fourth transistor and a fifth transistor, and mirroring a current flowing through the fourth transistor to the fifth transistor;
A third current mirror circuit having a sixth transistor and a seventh transistor, and mirroring a current flowing through the sixth transistor to the seventh transistor;
A second constant current source connected to a drain terminal of the seventh transistor;
Including
A drain terminal of the fourth transistor is connected to a drain terminal of the third transistor;
A drain terminal of the fifth transistor is connected to a drain terminal of the sixth transistor;
Gate terminals of the first transistor and the second transistor are connected to a connection node between the seventh transistor and the second constant current source.
Diode drive circuit.
前記第3のトランジスタのゲート端子の電圧を制御するための制御部
を含み、
前記制御部は、
出力端子が前記第3のトランジスタのゲート端子に接続された演算増幅器と、
前記演算増幅器の出力端子にゲート端子が接続された第8のトランジスタと、
前記第8のトランジスタのソース端子に接続された第3の定電流源と、
前記第8のトランジスタのドレイン端子に接続された第4の定電流源と、
一端が前記第3の定電流源に接続され、他端が前記演算増幅器の反転入力端子に接続された第1の抵抗と、
一端が前記第4の定電流源に接続され、他端が前記演算増幅器の反転入力端子に接続された第2の抵抗と
を有する
請求項1に記載のダイオード駆動回路。 The voltage setting unit,
Includes a control unit for controlling the voltage of the gate terminal of said third transistor,
The control unit includes:
An operational amplifier having an output terminal connected to the gate terminal of the third transistor;
An eighth transistor having a gate terminal connected to the output terminal of the operational amplifier;
A third constant current source connected to the source terminal of the eighth transistor;
A fourth constant current source connected to a drain terminal of the eighth transistor;
A first resistor having one end connected to the third constant current source and the other end connected to an inverting input terminal of the operational amplifier;
A second resistor having one end connected to the fourth constant current source and the other end connected to the inverting input terminal of the operational amplifier.
The diode drive circuit according to claim 1 .
前記第3のトランジスタのゲート端子の電圧を制御するための制御部
を含み、
前記制御部は、
出力端子が前記第3のトランジスタのゲート端子に接続され、反転入力端子が前記第1のトランジスタのドレイン端子に接続され、正転入力端子が前記第2のトランジスタのドレイン端子に接続された演算増幅器を有する
請求項1に記載のダイオード駆動回路。 The voltage setting unit,
Includes a control unit for controlling the voltage of the gate terminal of said third transistor,
The control unit includes:
An operational amplifier having an output terminal connected to the gate terminal of the third transistor, an inverting input terminal connected to the drain terminal of the first transistor, and a non-inverting input terminal connected to the drain terminal of the second transistor. The diode drive circuit according to claim 1 , comprising:
第1のトランジスタと、前記ダイオードに接続された第2のトランジスタとを有し、前記第1のトランジスタに流れる電流を前記第2のトランジスタにミラーする第1のカレントミラー回路と、 A first current mirror circuit having a first transistor and a second transistor connected to the diode, and mirroring a current flowing through the first transistor to the second transistor;
前記第1のトランジスタに流れる電流を予め定められた電流値に設定する電流設定部と、 A current setting unit that sets a current flowing through the first transistor to a predetermined current value;
前記第1のトランジスタのドレイン端子に接続され、前記第1のトランジスタのドレイン端子の電圧を予め定められた電圧に設定する電圧設定部と A voltage setting unit that is connected to a drain terminal of the first transistor and sets a voltage of the drain terminal of the first transistor to a predetermined voltage;
を備え、 With
前記電圧設定部は、 The voltage setting unit,
ソース端子が前記第1のトランジスタのドレイン端子に接続された第3のトランジスタと、 A third transistor having a source terminal connected to a drain terminal of the first transistor;
前記第3のトランジスタのゲート端子の電圧を制御するための制御部と A control unit for controlling a voltage of a gate terminal of the third transistor;
を含み、 Including
前記制御部は、 The control unit includes:
出力端子が前記第3のトランジスタのゲート端子に接続された演算増幅器と、 An operational amplifier having an output terminal connected to the gate terminal of the third transistor;
前記演算増幅器の出力端子にゲート端子が接続された第8のトランジスタと、 An eighth transistor having a gate terminal connected to the output terminal of the operational amplifier;
前記第8のトランジスタのソース端子に接続された第3の定電流源と、 A third constant current source connected to the source terminal of the eighth transistor;
前記第8のトランジスタのドレイン端子に接続された第4の定電流源と、 A fourth constant current source connected to a drain terminal of the eighth transistor;
一端が前記第3の定電流源に接続され、他端が前記演算増幅器の反転入力端子に接続された第1の抵抗と、 A first resistor having one end connected to the third constant current source and the other end connected to an inverting input terminal of the operational amplifier;
一端が前記第4の定電流源に接続され、他端が前記演算増幅器の反転入力端子に接続された第2の抵抗と A second resistor having one end connected to the fourth constant current source and the other end connected to an inverting input terminal of the operational amplifier;
を有する Having
ダイオード駆動回路。 Diode drive circuit.
第1のトランジスタと、前記ダイオードに接続された第2のトランジスタとを有し、前記第1のトランジスタに流れる電流を前記第2のトランジスタにミラーする第1のカレントミラー回路と、 A first current mirror circuit having a first transistor and a second transistor connected to the diode, and mirroring a current flowing through the first transistor to the second transistor;
前記第1のトランジスタに流れる電流を予め定められた電流値に設定する電流設定部と、 A current setting unit that sets a current flowing through the first transistor to a predetermined current value;
前記第1のトランジスタのドレイン端子に接続され、前記第1のトランジスタのドレイン端子の電圧を予め定められた電圧に設定する電圧設定部と A voltage setting unit that is connected to a drain terminal of the first transistor and sets a voltage of the drain terminal of the first transistor to a predetermined voltage;
を備え、 With
前記電圧設定部は、 The voltage setting unit,
ソース端子が前記第1のトランジスタのドレイン端子に接続された第3のトランジスタと、 A third transistor having a source terminal connected to a drain terminal of the first transistor;
前記第3のトランジスタのゲート端子の電圧を制御するための制御部と A control unit for controlling a voltage of a gate terminal of the third transistor;
を含み、 Including
前記制御部は、 The control unit includes:
出力端子が前記第3のトランジスタのゲート端子に接続され、反転入力端子が前記第1のトランジスタのドレイン端子に接続され、正転入力端子が前記第2のトランジスタのドレイン端子に接続された演算増幅器を有する An operational amplifier having an output terminal connected to the gate terminal of the third transistor, an inverting input terminal connected to the drain terminal of the first transistor, and a non-inverting input terminal connected to the drain terminal of the second transistor. Having
ダイオード駆動回路。 Diode drive circuit.
請求項4または5に記載のダイオード駆動回路。 A diode drive circuit according to claim 4.
請求項2または4に記載のダイオード駆動回路。 The diode drive circuit according to claim 2.
前記第2のトランジスタのドレイン端子に接続された前記ダイオードと
を備える
ダイオード駆動システム。 A diode drive circuit according to any one of claims 1 to 7,
A diode connected to a drain terminal of the second transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
---|---|
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-
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