JP6633267B2 - 次元削減装置、方法及びプログラム - Google Patents
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Description
図15は、本実施形態の次元削減装置10をコンピュータで実現した場合のハードウェア構成の一例を示すブロック図である。この場合、次元削減装置10は、図15に示すように、CPUなどの制御装置901と、ROMやRAMなどの記憶装置902と、HDDやSSDなどの外部記憶装置903と、ディスプレイなどの表示装置904と、マウスやキーボードなどの入力装置905と、通信I/F906とを、備えており、通常のコンピュータを利用したハードウェア構成で実現できる。
11 取得部
13 生成部
15 第1写像部
17 第2写像部
19 出力部
21 記憶部
Claims (10)
- 複数の要素で構成されるn次元(nは自然数)の第1ベクトルを取得する取得部と、
前記複数の要素のうちの1以上の要素で構成される複数の第1部分ベクトルを生成する生成部と、
前記第1部分ベクトルを、当該第1部分ベクトルに対応する第1写像を用いて、要素の数を削減した第2部分ベクトルに変換し、変換後の複数の前記第2部分ベクトルを連結して、m次元(mはnより小さい自然数)の第2ベクトルを生成する第1写像部と、
前記第2ベクトルに前記m次元以下の空間への第2写像を適用し、第3ベクトルを生成する第2写像部と、
前記第3ベクトルを出力する出力部と、を備え、
前記第1写像は、アフィン写像を含む、
次元削減装置。 - 前記生成部は、前記複数の第1部分ベクトルをN−1(Nは2以上の自然数)回生成するまで、前記第1写像部により前記第2ベクトルが生成される毎に、当該第2ベクトルを、mをnに置き換えた新たな前記第1ベクトルとして用いて前記複数の第1部分ベクトルを生成し、
前記第1写像部は、前記複数の第1部分ベクトルが生成される毎に、当該複数の第1部分ベクトルから前記第2ベクトルを生成し、
前記第2写像部は、前記第1写像部により最終的に生成された前記第2ベクトルから前記第3ベクトルを生成する請求項1に記載の次元削減装置。 - 前記生成部は、所定の方式で、前記複数の要素それぞれを前記複数の第1部分ベクトルのうち1以上の第1部分ベクトルに選択し、前記複数の第1部分ベクトルを生成する請求項1に記載の次元削減装置。
- 前記所定の方式はランダムである請求項3に記載の次元削減装置。
- 前記第1写像及び前記第2写像は、アフィン写像である請求項1に記載の次元削減装置。
- 前記第1写像は、アフィン写像及びスカラ関数での変換である請求項1に記載の次元削減装置。
- 前記スカラ関数は、非線形関数又は線形関数である請求項6に記載の次元削減装置。
- 前記非線形関数は、区分線形関数、シグモイド関数、及びtanh関数の少なくともいずれかである請求項7に記載の次元削減装置。
- コンピュータで実行される次元削減方法であって、
取得部が、複数の要素で構成されるn次元(nは自然数)の第1ベクトルを取得する取得ステップと、
生成部が、前記複数の要素のうちの1以上の要素で構成される複数の第1部分ベクトルを生成する生成ステップと、
第1写像部が、前記第1部分ベクトルを、当該第1部分ベクトルに対応する第1写像を用いて、要素の数を削減した第2部分ベクトルに変換し、変換後の複数の前記第2部分ベクトルを連結して、m次元(mはnより小さい自然数)の第2ベクトルを生成する第1写像ステップと、
第2写像部が、前記第2ベクトルに前記m次元以下の空間への第2写像を適用し、第3ベクトルを生成する第2写像ステップと、
出力部が、前記第3ベクトルを出力する出力ステップと、を含み、
前記第1写像は、アフィン写像を含む、
次元削減方法。 - 複数の要素で構成されるn次元(nは自然数)の第1ベクトルを取得する取得ステップと、
前記複数の要素のうちの1以上の要素で構成される複数の第1部分ベクトルを生成する生成ステップと、
前記第1部分ベクトルを、当該第1部分ベクトルに対応する第1写像を用いて、要素の数を削減した第2部分ベクトルに変換し、変換後の複数の前記第2部分ベクトルを連結して、m次元(mはnより小さい自然数)の第2ベクトルを生成する第1写像ステップと、
前記第2ベクトルに前記m次元以下の空間への第2写像を適用し、第3ベクトルを生成する第2写像ステップと、
前記第3ベクトルを出力する出力ステップと、をコンピュータに実行させ、
前記第1写像は、アフィン写像を含む、
プログラム。
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