JP6625386B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Description
本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
近年のシステムインパッケージの普及に伴い、半導体ウエハの薄型加工技術が注目されている。例えば、携帯電話等で使われているスタックパッケージの分野では、パッケージの内部に１００μｍ以下に薄化した複数のチップを積層させた製品が開発されている。半導体ウエハの薄化加工は、半導体ウエハに回路素子などを形成した後、グラインディングホイールを使って半導体ウエハの裏面を研削することにより行われる。半導体ウエハの薄化が進むとチッピング、チップ割れ、半導体ウエハの反りなどが発生し、歩留まりの低下や生産性の低下といった問題が発生する。この問題を解消するために、半導体ウエハを研削する際、半導体ウエハの外縁から例えば３ｍｍ程度の外周部を残し、内周部のみを研削して薄化する技術が知られている。かかる技術の導入により半導体ウエハのハンドリングが容易となり、また、半導体ウエハの反りの低減を図ることが可能となる。 2. Description of the Related Art With the spread of system-in-package in recent years, thin-film processing technology for semiconductor wafers has attracted attention. For example, in the field of stack packages used in mobile phones and the like, products have been developed in which a plurality of chips thinned to 100 μm or less are stacked inside a package. The thinning of a semiconductor wafer is performed by forming circuit elements and the like on the semiconductor wafer and then grinding the back surface of the semiconductor wafer using a grinding wheel. As the semiconductor wafer becomes thinner, chipping, chip breakage, warpage of the semiconductor wafer, and the like occur, and problems such as a decrease in yield and a decrease in productivity occur. In order to solve this problem, there is known a technique in which, when grinding a semiconductor wafer, an outer peripheral portion of, for example, about 3 mm is left from an outer edge of the semiconductor wafer, and only an inner peripheral portion is ground to reduce the thickness. The introduction of such a technique facilitates the handling of the semiconductor wafer and makes it possible to reduce the warpage of the semiconductor wafer.
上記の技術を導入した半導体装置の製造に関する技術として、例えば、特許文献１には、ウエハの裏面に粘着テープを貼着する工程と、該粘着テープが貼着されたウエハの表面側から切削予定ラインに沿って切削溝を形成する工程と、切削溝形成工程後にウエハの表面を下向きに保持した状態で該粘着テープを拡張させる工程と、を含む加工方向が記載されている。 As a technology relating to the manufacture of a semiconductor device incorporating the above technology, for example, in Patent Document 1, a process of attaching an adhesive tape to the back surface of a wafer and cutting from the front surface side of the wafer to which the adhesive tape is attached A processing direction including a step of forming a cutting groove along a line and a step of expanding the pressure-sensitive adhesive tape while holding the surface of the wafer downward after the cutting groove forming step is described.
一方、特許文献２には、半導体ウエハの深さ方向の任意の位置にアライメントマークを形成する技術が記載されている。特許文献２には、半導体ウエハの一方の面から、半導体ウエハの任意の深さ位置に焦点を合わせてレーザ光線を照射することにより、半導体ウエハの特定部分に多光子吸収過程を生じさせて、半導体ウエハの位置合わせを行うためのアライメントマークを形成することが記載されている。 On the other hand, Patent Literature 2 discloses a technique for forming an alignment mark at an arbitrary position in a depth direction of a semiconductor wafer. Patent Literature 2 discloses that a multi-photon absorption process is generated in a specific portion of a semiconductor wafer by irradiating a laser beam from one surface of the semiconductor wafer while focusing on an arbitrary depth position of the semiconductor wafer. It describes that an alignment mark for aligning a semiconductor wafer is formed.
半導体ウエハをチップ状に個片化するダイシング工程では、通常、半導体ウエハは、その裏面側にダイシングテープが貼り付けられて、該ダイシングテープ上に支持された状態でダイシング装置にセットされる。その後、半導体ウエハの表面において画定されているダイシングラインを画像認識し、ダイシングラインに沿ってダイシングブレードを走査させることによりダイシングが行われる。 In the dicing step of dividing the semiconductor wafer into chips, the semiconductor wafer is usually set in a dicing apparatus while a dicing tape is attached to the back surface thereof and supported on the dicing tape. Thereafter, dicing is performed by recognizing an image of a dicing line defined on the surface of the semiconductor wafer and scanning a dicing blade along the dicing line.
しかしながら、上記したような半導体ウエハの裏面の内周部分のみを研削することにより薄化した半導体ウエハは、外周部と内周部との間に段差を有する。このように裏面に段差を有する半導体ウエハのダイシングを行うためには、半導体ウエハの裏面を安定的に支持するための専用のステージを備えたダイシング装置が必要となる。既存のダイシング装置を使用するためには、裏面電極形成工程や検査工程などを経た後に更なる研削工程において半導体ウエハの裏面の外周部分の研削を行い、段差を除去する必要がある。しかしながら、この場合、２度の研削工程が必要となりコストアップを招来する。 However, the semiconductor wafer thinned by grinding only the inner peripheral portion of the back surface of the semiconductor wafer as described above has a step between the outer peripheral portion and the inner peripheral portion. In order to perform dicing of a semiconductor wafer having a step on the back surface in this way, a dicing apparatus having a dedicated stage for stably supporting the back surface of the semiconductor wafer is required. In order to use an existing dicing apparatus, it is necessary to grind the outer peripheral portion of the back surface of the semiconductor wafer in a further grinding step after a back electrode forming step and an inspection step to remove a step. However, in this case, two grinding steps are required, resulting in an increase in cost.
上記の問題を回避するために、半導体ウエハの表面側を支持面として半導体ウエハをダイシング装置にセットし、半導体ウエハの裏面側からダイシングを行う方法が考えられる。半導体ウエハの裏面側からダイシングを行う場合には、半導体ウエハの裏面側からダイシングラインの位置を認識する必要がある。その方法としては、例えば、特許文献１に記載されるように、半導体ウエハを透過する波長を使用した赤外線カメラを用いる方法が挙げられる。しかしながら、縦型の高耐圧半導体素子であるスーパージャンクションや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等は、赤外線を透過させない導電膜で形成される電極を半導体ウエハの裏面に有するため、赤外線カメラによる半導体ウエハの裏面側の観察によってダイシングラインを認識することは困難である。また、特許文献２に記載されている手法を用いて半導体ウエハの裏面にダイシングラインを推定するためのアライメントマークを形成したとしても、半導体ウエハの裏面が導電膜で覆われた場合には、該アライメントマークを認識することができなくなってしまう。 In order to avoid the above problem, a method is conceivable in which the semiconductor wafer is set in a dicing apparatus using the front side of the semiconductor wafer as a support surface, and dicing is performed from the back side of the semiconductor wafer. When dicing is performed from the back side of the semiconductor wafer, it is necessary to recognize the position of the dicing line from the back side of the semiconductor wafer. As the method, for example, as described in Patent Literature 1, a method using an infrared camera using a wavelength transmitted through a semiconductor wafer may be used. However, since a vertical high-voltage semiconductor element such as a super junction or an IGBT (Insulated Gate Bipolar Transistor) has an electrode formed of a conductive film that does not transmit infrared light on the back surface of the semiconductor wafer, the semiconductor wafer by an infrared camera is used. It is difficult to recognize the dicing line by observing the back side of the dicing line. Further, even if an alignment mark for estimating a dicing line is formed on the back surface of the semiconductor wafer by using the method described in Patent Document 2, if the back surface of the semiconductor wafer is covered with a conductive film, The alignment mark cannot be recognized.
本発明は、上記した点に鑑みてなされたものであり、可視光や赤外線を透過させない導電膜で覆われた半導体基板の裏面側からの観察によって認識可能なアライメントマークを有する半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and has a semiconductor device having an alignment mark recognizable by observation from the back side of a semiconductor substrate covered with a conductive film that does not transmit visible light or infrared light, and manufacturing thereof. The aim is to provide a method.
本発明の第３の観点に係る半導体装置の製造方法は、第１の主面に複数の半導体素子が形成された素子形成領域および前記素子形成領域の外周を囲む外周領域を有する半導体基板の、前記素子形成領域に対応する領域内における所定の深さ位置に、前記半導体基板の状態が変化した改質部を形成する工程と、前記半導体基板の前記第１の主面とは反対側の第２の主面の前記素子形成領域に対応する領域に前記第１の主面側に向けて凹んだ凹部を形成し、前記凹部の底面に前記改質部を露出させる工程と、前記凹部の底面をエッチングすることによって前記改質部の形成位置に凸状または凹状の構造部分を形成する工程と、前記凸状または凹状の構造部分によって前記凹部の底面に形成される凹凸が認識可能な厚さで前記凹部の底面を導電膜で被覆する工程と、を含む。 A method of manufacturing a semiconductor device according to a third aspect of the present invention is directed to a method of manufacturing a semiconductor device, comprising: a semiconductor substrate having an element forming region in which a plurality of semiconductor elements are formed on a first main surface; Forming a modified portion in which the state of the semiconductor substrate has changed at a predetermined depth position in a region corresponding to the element formation region; and forming a modified portion on the opposite side of the first main surface of the semiconductor substrate. Forming a concave portion recessed toward the first main surface side in a region corresponding to the element formation region on the main surface of the second surface, exposing the modified portion on the bottom surface of the concave portion; Forming a convex or concave structural portion at the position where the modified portion is formed by etching the surface, and a thickness by which the irregularities formed on the bottom surface of the concave portion by the convex or concave structural portion can be recognized. Then, the bottom surface of the concave portion is made of a conductive film. And a step of covering, the.
本発明によれば、可視光や赤外線を透過させない導電膜で覆われた半導体基板の裏面側からの観察によって認識可能なアライメントマークを有する半導体装置およびその製造方法が提供される。 According to the present invention, there is provided a semiconductor device having an alignment mark recognizable by observation from the back side of a semiconductor substrate covered with a conductive film that does not transmit visible light or infrared light, and a method for manufacturing the same.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. In each of the drawings, the same or equivalent components and portions are denoted by the same reference numerals, and redundant description will be omitted as appropriate.
[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、例えば、シリコン等の半導体からなる半導体基板（半導体ウエハ）１０を含んで構成されている。半導体基板１０の第１の主面Ｓ１には、半導体基板１０の外周領域Ｒ２の内側に複数の半導体素子１１が形成された素子形成領域Ｒ１を有する。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。
[First Embodiment]
FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 includes, for example, a semiconductor substrate (semiconductor wafer) 10 made of a semiconductor such as silicon. The first main surface S1 of the semiconductor substrate 10 has an element formation region R1 in which a plurality of semiconductor elements 11 are formed inside the outer peripheral region R2 of the semiconductor substrate 10. The semiconductor element 11 may be a discrete element such as a MOSFET, a bipolar transistor, or an IGBT, or may be an integrated circuit including a plurality of semiconductor elements.
半導体基板１０の第１の主面Ｓ１とは反対側の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域には、第１の主面Ｓ１側に向けて凹んだ凹部１３が設けられている。すなわち、半導体基板１０は、内周部における厚さＴ１が、外周部における厚さＴ２よりも薄くなっている。半導体基板１０の素子形成領域Ｒ１が存在する内周部における厚さＴ１は、例えば１００μｍ以下であり、半導体基板１０の外周領域Ｒ２が存在する外周部における厚さＴ２は、例えば６００μｍ程度である。厚さＴ１は、例えば、半導体素子１１の耐圧に応じて定められる。例えば、半導体素子１１の目標耐圧を１０００Ｖとする場合には、厚さＴ１は１００μｍ程度に設定され、半導体素子１１の目標耐圧を６００Ｖとする場合には、厚さＴ１は、６０μｍ程度に設定される。 In a region corresponding to the element formation region R1 of the second main surface S2 opposite to the first main surface S1 of the semiconductor substrate 10, a concave portion 13 that is concave toward the first main surface S1 is provided. ing. That is, in the semiconductor substrate 10, the thickness T1 at the inner peripheral portion is smaller than the thickness T2 at the outer peripheral portion. The thickness T1 at the inner peripheral portion of the semiconductor substrate 10 where the element formation region R1 exists is, for example, 100 μm or less, and the thickness T2 at the outer peripheral portion where the outer peripheral region R2 of the semiconductor substrate 10 exists is, for example, approximately 600 μm. The thickness T1 is determined, for example, according to the withstand voltage of the semiconductor element 11. For example, when the target withstand voltage of the semiconductor element 11 is 1000 V, the thickness T1 is set to about 100 μm, and when the target withstand voltage of the semiconductor element 11 is 600 V, the thickness T1 is set to about 60 μm. You.
このように、半導体素子１１の厚さを、耐圧確保に必要な最低限の厚さとすることで、半導体素子１１を内蔵した半導体パッケージの厚さを低減することができる。また、半導体基板１０を１００μｍ以下に薄化する場合に、外周領域Ｒ２において初期の厚さを維持しておくことで、半導体基板１０のハンドリングが容易となり、また、半導体基板１０の反りを低減することが可能となる。 As described above, by setting the thickness of the semiconductor element 11 to the minimum thickness necessary for securing the withstand voltage, the thickness of the semiconductor package including the semiconductor element 11 can be reduced. Further, when the semiconductor substrate 10 is thinned to 100 μm or less, by maintaining the initial thickness in the outer peripheral region R2, the handling of the semiconductor substrate 10 becomes easy, and the warpage of the semiconductor substrate 10 is reduced. It becomes possible.
半導体装置１００は、半導体基板１０内部の素子形成領域Ｒ１に対応する領域内に、半導体基板１０の状態（材質）が変化した複数の改質部１２を有する。すなわち、本実施形態において、半導体基板１０は、主に単結晶シリコンによって構成されているのに対して、改質部１２は主にアモルファスシリコンによって構成されている。図２は、改質部１２の配置の一例を示す平面図である。図２に示すように、改質部１２は、素子形成領域Ｒ１に対応する領域内の、ダイシングライン６０に対応する位置に設けられていてもよい。 The semiconductor device 100 has a plurality of modified portions 12 in which the state (material) of the semiconductor substrate 10 has changed in a region corresponding to the element formation region R1 inside the semiconductor substrate 10. That is, in the present embodiment, the semiconductor substrate 10 is mainly made of single crystal silicon, whereas the modified portion 12 is mainly made of amorphous silicon. FIG. 2 is a plan view showing an example of the arrangement of the reforming unit 12. As shown in FIG. 2, the modified portion 12 may be provided at a position corresponding to the dicing line 60 in a region corresponding to the element formation region R1.
半導体基板１０の第２の主面Ｓ２に設けられた凹部１３の底面Ｓ３には、改質部１２の形成位置に凹状の構造部分１４が設けられている。凹状の構造部分１４は、半導体基板１０上に形成された複数の半導体素子１１を個片化するためのダイシング工程において、ダイシングライン６０を半導体基板１０の第２の主面Ｓ２側から認識するためのアライメントマークとして機能する。 On the bottom surface S3 of the concave portion 13 provided on the second main surface S2 of the semiconductor substrate 10, a concave structural portion 14 is provided at the position where the modified portion 12 is formed. The concave structure portion 14 recognizes the dicing line 60 from the second main surface S2 side of the semiconductor substrate 10 in the dicing step for dividing the plurality of semiconductor elements 11 formed on the semiconductor substrate 10 into individual pieces. Functions as an alignment mark.
凹部１３の底面Ｓ３は、半導体素子１１の電極を構成する導電膜１５によって被覆されている。導電膜１５は、一例として、ニッケル層および金層を積層した積層構造を有していてもよい。導電膜１５は、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸が認識可能な厚さで形成されている。すなわち、凹部１３の底面Ｓ３に形成されたアライメントマークは、導電膜１５が形成された状態においても認識可能とされている。 The bottom surface S3 of the recess 13 is covered with a conductive film 15 that forms an electrode of the semiconductor element 11. For example, the conductive film 15 may have a stacked structure in which a nickel layer and a gold layer are stacked. The conductive film 15 is formed to have such a thickness that irregularities formed on the bottom surface S3 of the concave portion 13 by the concave structural portion 14 can be recognized. That is, the alignment mark formed on the bottom surface S3 of the recess 13 can be recognized even when the conductive film 15 is formed.
以下に、半導体装置１００の製造方法について説明する。図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｃは、半導体装置１００の製造方法の一例を示す断面図である。 Hereinafter, a method for manufacturing the semiconductor device 100 will be described. 3A to 3D and 4A to 4C are cross-sectional views illustrating an example of a method for manufacturing the semiconductor device 100.
はじめに、単結晶シリコンを主材料とする半導体基板１０を用意する。続いて、半導体基板１０の第１の主面Ｓ１の外周領域Ｒ２の内側の素子形成領域Ｒ１に複数の半導体素子１１を形成する（図３Ａ）。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。半導体素子１１は、成膜工程、イオン注入工程、エッチング工程、配線工程などを含む公知のプロセスによって形成される。 First, a semiconductor substrate 10 containing single crystal silicon as a main material is prepared. Subsequently, a plurality of semiconductor elements 11 are formed in the element forming region R1 inside the outer peripheral region R2 of the first main surface S1 of the semiconductor substrate 10 (FIG. 3A). The semiconductor element 11 may be a discrete element such as a MOSFET, a bipolar transistor, or an IGBT, or may be an integrated circuit including a plurality of semiconductor elements. The semiconductor element 11 is formed by a known process including a film forming step, an ion implantation step, an etching step, a wiring step, and the like.
次に、レーザ照射装置２０を用いて、第１の主面Ｓ１側からレーザ光Ｌを半導体基板１０に照射することにより、半導体基板１０内部の、素子形成領域Ｒ１に対応する領域内の複数の箇所に、単結晶シリコンで構成される半導体基板１０の状態（材質）が変化した改質部１２を形成する（図３Ｂ）。改質部１２は、半導体基板１０を構成する単結晶シリコンが、アモルファスシリコンに変化した部分である。レーザ光Ｌとして、フェムト秒レーザを用い、単位面積あたりのエネルギー量（フルエンス）を、アブレーションが生じない加工閾値以下の所定範囲に設定する。このようなレーザ光Ｌを単結晶シリコンに照射することで、単結晶シリコン内部に高密度のアモルファスシリコン層が形成される。例えば、図２に示すように、素子形成領域Ｒ１に対応する領域内のダイシングライン６０に対応する位置に改質部１２を設けてもよい。改質部１２は、後述の研削工程おいて形成される凹部１３の底面Ｓ３の深さ位置に達するように形成される。 Next, by irradiating the semiconductor substrate 10 with laser light L from the first main surface S1 side using the laser irradiating device 20, a plurality of laser light beams within the region corresponding to the element formation region R1 inside the semiconductor substrate 10 are formed. The modified portion 12 in which the state (material) of the semiconductor substrate 10 made of single-crystal silicon has changed is formed at the location (FIG. 3B). The modified portion 12 is a portion in which the single crystal silicon forming the semiconductor substrate 10 has been changed to amorphous silicon. A femtosecond laser is used as the laser beam L, and the amount of energy (fluence) per unit area is set to a predetermined range equal to or less than a processing threshold at which ablation does not occur. By irradiating the single crystal silicon with such a laser beam L, a high-density amorphous silicon layer is formed inside the single crystal silicon. For example, as shown in FIG. 2, the reforming section 12 may be provided at a position corresponding to the dicing line 60 in a region corresponding to the element formation region R1. The reforming portion 12 is formed so as to reach a depth position of the bottom surface S3 of the concave portion 13 formed in a grinding process described later.
次に、半導体基板１０の第１の主面Ｓ１に、複数の半導体素子１１を覆うように保護テープ３０を貼り付ける（図３Ｃ）。 Next, a protective tape 30 is attached to the first main surface S1 of the semiconductor substrate 10 so as to cover the plurality of semiconductor elements 11 (FIG. 3C).
次に、半導体基板１０を第２の主面Ｓ２側から研削して半導体基板１０を薄化する。本工程では、半導体基板１０は、保護テープ３０が貼り付けられた第１の主面Ｓ１側が下向き、第２の主面Ｓ２側が上向きとなるようにバックグラインド装置のステージ４０上に載置され、グラインディングホイール４１を用いて、第２の主面Ｓ２側が研削される。研削は、素子形成領域Ｒ１に対応する領域に対してのみ行われ、外周領域Ｒ２に対応する領域は、研削されない。これにより、半導体基板１０の外周部においては半導体基板１０の初期の厚さ（例えば６００μｍ程度）が維持される一方、半導体基板１０の内周部は、半導体素子１１の目標耐圧等に応じて、例えば１００μｍ程度にまで薄化される。その結果、半導体基板１０の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域に凹部１３が形成される。また、凹部１３の底面Ｓ３において改質部１２が露出する（図３Ｄ）。このように、半導体基板１０の外周部の厚みを確保しつつ半導体基板１０を研削することにより、半導体基板１０の反りの発生を抑制するとともに薄化後における半導体基板１０の強度を確保することが可能となる。これにより、半導体基板１０のハンドリング性を向上させることができ、本工程以降における処理が容易となる。 Next, the semiconductor substrate 10 is ground from the second main surface S2 side to thin the semiconductor substrate 10. In this step, the semiconductor substrate 10 is placed on the stage 40 of the back grinding apparatus such that the first main surface S1 side to which the protective tape 30 is attached faces downward and the second main surface S2 side faces upward, The second main surface S2 side is ground using the grinding wheel 41. The grinding is performed only on the region corresponding to the element formation region R1, and the region corresponding to the outer peripheral region R2 is not ground. Thereby, the initial thickness of the semiconductor substrate 10 (for example, about 600 μm) is maintained at the outer peripheral portion of the semiconductor substrate 10, while the inner peripheral portion of the semiconductor substrate 10 is For example, the thickness is reduced to about 100 μm. As a result, a recess 13 is formed in a region corresponding to the element formation region R1 on the second main surface S2 of the semiconductor substrate 10. Further, the modified portion 12 is exposed at the bottom surface S3 of the concave portion 13 (FIG. 3D). Thus, by grinding the semiconductor substrate 10 while securing the thickness of the outer peripheral portion of the semiconductor substrate 10, it is possible to suppress the occurrence of warpage of the semiconductor substrate 10 and to secure the strength of the semiconductor substrate 10 after thinning. It becomes possible. Thereby, the handling property of the semiconductor substrate 10 can be improved, and the processing after this step becomes easy.
次に、例えば、フッ酸や硝酸を含む混酸を用いて半導体基板１０の凹部１３の底面Ｓ３をエッチングすることにより、加工歪を除去するとともに、凹部１３の底面Ｓ３を平坦化する。改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも高い場合には、改質部１２の形成位置に凹状の構造部分１４が形成される。すなわち、アモルファスシリコンで構成される改質部１２が、単結晶シリコンで構成される凹部１３の底面Ｓ３よりも高いエッチングレートでエッチングされた部分が、凹状の構造部分１４となる（図４Ａ）。なお、本エッチングにおいては、凹部１３の底面Ｓ３において、改質部１２を完全に除去してもよいし、改質部１２を部分的に残してもよい。また、本エッチング工程をドライエッチングプロセスを用いて行ってもよい。 Next, the bottom surface S3 of the concave portion 13 of the semiconductor substrate 10 is etched by using, for example, a mixed acid containing hydrofluoric acid or nitric acid, thereby removing processing strain and flattening the bottom surface S3 of the concave portion 13. When the etching rate of the modified portion 12 is higher than the etching rate of the bottom surface S <b> 3 of the concave portion 13, a concave structure portion 14 is formed at the position where the modified portion 12 is formed. That is, a portion where the modified portion 12 made of amorphous silicon is etched at a higher etching rate than the bottom surface S3 of the concave portion 13 made of single crystal silicon becomes a concave structure portion 14 (FIG. 4A). In the main etching, the modified portion 12 may be completely removed or the modified portion 12 may be partially left on the bottom surface S3 of the concave portion 13. In addition, this etching step may be performed using a dry etching process.
次に、スパッタ法またはめっき法等を用いて、半導体素子１１の電極を構成する導電膜１５を凹部１３の底面Ｓ３上に形成する（図４Ｂ）。ここで、図５は、図４Ｂにおいて破線で囲んだ部分Ａを拡大した図である。図４Ｂおよび図５に示すように、導電膜１５の形成後においても、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸が認識可能な厚さで導電膜１５が形成される。すなわち、凹状の構造部分１４を完全に埋めない膜厚で導電膜１５が形成される。このように、導電膜１５の形成後においても、凹状の構造部分１４によって凹部１３の底面Ｓ３に形成される凹凸を認識可能にしておくことにより、凹状の構造部分１４を、後述のダイシング工程において、ダイシングブレードの位置決めを行うためのアライメントマークとして機能させることができる。 Next, a conductive film 15 constituting an electrode of the semiconductor element 11 is formed on the bottom surface S3 of the concave portion 13 by using a sputtering method or a plating method (FIG. 4B). Here, FIG. 5 is an enlarged view of a portion A surrounded by a broken line in FIG. 4B. As shown in FIGS. 4B and 5, even after the formation of the conductive film 15, the conductive film 15 is formed to have a thickness such that the concave and convex portions formed on the bottom surface S <b> 3 of the concave portion 13 can be recognized by the concave structure portion 14. That is, the conductive film 15 is formed with a film thickness that does not completely fill the concave structure portion 14. In this way, even after the formation of the conductive film 15, the concave structure portion 14 allows the concave and convex portions formed on the bottom surface S3 of the concave portion 13 to be recognized, so that the concave structural portion 14 can be formed in a dicing step described later. , Can function as an alignment mark for positioning the dicing blade.
次に、半導体基板１０をダイシングライン６０（図２参照）に沿って切断することにより複数の半導体素子１１を個片化する。本工程では、半導体基板１０は、表面が平坦な第１の主面Ｓ１にダイシングテープ３１が貼り付けられ、第１の主面Ｓ１がダイシング装置のステージ５０と対向する向きでダイシング装置にセットされる。ダイシング装置に備えられたダイシングブレード５１は、第２の主面Ｓ２側から半導体基板１０に挿入される。ダイシング装置は、凹部１３の底面Ｓ３に形成されたアライメンマークとして機能する凹状の構造部分１４を画像認識することで、ダイシングライン６０の位置を推定し、ダイシングブレード５１の位置決めを行う。これにより、ダイシングライン６０に沿って半導体基板１０が切断され、半導体素子１１が切り出される（図４Ｃ）。 Next, the semiconductor substrate 10 is cut along dicing lines 60 (see FIG. 2) to singulate the plurality of semiconductor elements 11. In this step, the dicing tape 31 is attached to the first main surface S1 of the semiconductor substrate 10 having a flat surface, and the first main surface S1 is set in the dicing apparatus in a direction facing the stage 50 of the dicing apparatus. You. The dicing blade 51 provided in the dicing device is inserted into the semiconductor substrate 10 from the second main surface S2 side. The dicing device estimates the position of the dicing line 60 and performs positioning of the dicing blade 51 by recognizing the image of the concave structural portion 14 functioning as an alignment mark formed on the bottom surface S3 of the concave portion 13. Thereby, the semiconductor substrate 10 is cut along the dicing line 60, and the semiconductor element 11 is cut out (FIG. 4C).
以上のように、本発明の第１の実施形態に係る半導体装置１００およびその製造方法によれば、半導体基板１０内の所定位置に形成された改質部１２に対応して、凹部１３の底面Ｓ３に凹状の構造部分１４が形成される。この凹状の構造部分１４によって、凹部１３の底面Ｓ３に凹凸が形成されるので、凹部１３の底面Ｓ３に、半導体素子１１の電極を構成する可視光および赤外線を透過させない導電膜１５を形成しても、導電膜１５が凹状の構造部分１４を完全に埋めない厚さで形成される限り、凹状の構造部分１４を認識することが可能となる。従って、半導体基板１０の第２の主面Ｓ２側に形成された凹状の構造部分１４を、半導体基板１０のダイシング工程において、ダイシングブレード５１の位置決めを行うためのアライメントマークとして用いることが可能となる。すなわち、本実施形態に係る半導体装置１００は、可視光や赤外線を透過させない導電膜で覆われた半導体基板の第２の主面Ｓ２側からの観察によって認識することができるアライメントマークを備えるので、半導体基板１０を、既存のダイシング装置を用いて第２の主面Ｓ２側からダイシングすることが可能となる。 As described above, according to the semiconductor device 100 and the method of manufacturing the same according to the first embodiment of the present invention, the bottom surface of the concave portion 13 corresponds to the modified portion 12 formed at a predetermined position in the semiconductor substrate 10. A concave structure portion 14 is formed in S3. Since the concave structure portion 14 forms irregularities on the bottom surface S3 of the concave portion 13, a conductive film 15 that does not transmit visible light and infrared light constituting the electrodes of the semiconductor element 11 is formed on the bottom surface S3 of the concave portion 13. Also, as long as the conductive film 15 is formed with a thickness that does not completely fill the concave structure portion 14, the concave structure portion 14 can be recognized. Therefore, the concave structural portion 14 formed on the second main surface S2 side of the semiconductor substrate 10 can be used as an alignment mark for positioning the dicing blade 51 in the dicing process of the semiconductor substrate 10. . That is, the semiconductor device 100 according to the present embodiment includes an alignment mark that can be recognized by observation from the second main surface S2 side of the semiconductor substrate covered with the conductive film that does not transmit visible light or infrared light. The semiconductor substrate 10 can be diced from the second main surface S2 using an existing dicing device.
なお、上記の実施形態においては、改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも高く、改質部１２の形成位置に凹状の構造部分１４が形成される場合について例示した。しかしながら、改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートよりも低い場合には、図６に示すように、改質部１２の形成位置に凸状の構造部分１４が形成されることとなる。すなわち、単結晶シリコンで構成される凹部１３の底面Ｓ３が、アモルファスシリコンで構成される改質部１２よりも高いエッチングレートでエッチングされた場合には、改質部１２が凹部１３の底面Ｓ３に対して突出し、凸状の構造部分１４が形成される。 In the above embodiment, the case where the etching rate of the modified portion 12 is higher than the etching rate of the bottom surface S3 of the concave portion 13 and the concave structure portion 14 is formed at the position where the modified portion 12 is formed is illustrated. did. However, when the etching rate of the modified portion 12 is lower than the etching rate of the bottom surface S3 of the concave portion 13, the convex structure portion 14 is formed at the position where the modified portion 12 is formed as shown in FIG. The Rukoto. That is, when the bottom surface S3 of the concave portion 13 made of single crystal silicon is etched at a higher etching rate than the modified portion 12 made of amorphous silicon, the modified portion 12 On the other hand, a protruding structural portion 14 is formed.
改質部１２のエッチングレートが、凹部１３の底面Ｓ３のエッチングレートに対して高くなるか低くなるかは、凹部１３の底面Ｓ３において表出している単結晶シリコンの面方位による。すなわち、凹部１３の底面Ｓ３において表出している単結晶シリコンの結晶面が、エッチングレートが比較的低い面である場合には、改質部１２のエッチングが先行するため、改質部１２の形成位置に凹状の構造部分１４が形成され得る。一方、凹部１３の底面Ｓ３において表出している単結晶シリコンの結晶面が、エッチングレートが比較的高い結晶面である場合には、凹部１３の底面Ｓ３のエッチングが先行するため、改質部１２の形成位置に凸状の構造部分１４が形成される。 Whether the etching rate of the modified portion 12 is higher or lower than the etching rate of the bottom surface S3 of the concave portion 13 depends on the plane orientation of the single crystal silicon exposed on the bottom surface S3 of the concave portion 13. That is, when the crystal plane of single-crystal silicon exposed at the bottom surface S3 of the concave portion 13 is a surface having a relatively low etching rate, the etching of the modified portion 12 precedes. A concave structural portion 14 may be formed at the location. On the other hand, when the crystal plane of the single crystal silicon exposed on the bottom surface S3 of the concave portion 13 is a crystal surface having a relatively high etching rate, the etching of the bottom surface S3 of the concave portion 13 precedes. Is formed at the formation position of.
また、上記の実施形態では、半導体基板１０の薄化を研削により行う場合を例示したが（図３Ｄ参照）、半導体基板１０の薄化をエッチングによって行ってもよい。すなわち、半導体基板１０の第２の主面Ｓ２をエッチングすることで、半導体基板１０の第２の主面Ｓ２に凹部１３を形成してもよい。この場合、凹部１３を形成した段階で凹部１３の底面Ｓ３に凹状または凸状の構造部分１４を形成することができる。換言すれば、凹部１３の形成と、凹状または凸状の構造部分１４の形成とを共通のエッチング処理によって行うことができ、半導体基板１０の薄化を研削により行う場合と比較して工程数を削減することができる。 Further, in the above embodiment, the case where the semiconductor substrate 10 is thinned by grinding is illustrated (see FIG. 3D), but the semiconductor substrate 10 may be thinned by etching. That is, the recess 13 may be formed in the second main surface S2 of the semiconductor substrate 10 by etching the second main surface S2 of the semiconductor substrate 10. In this case, a concave or convex structure portion 14 can be formed on the bottom surface S3 of the concave portion 13 at the stage when the concave portion 13 is formed. In other words, the formation of the concave portion 13 and the formation of the concave or convex structural portion 14 can be performed by a common etching process, and the number of steps can be reduced as compared with the case where the semiconductor substrate 10 is thinned by grinding. Can be reduced.
また、上記の実施形態では、改質部１２を、ダイシングライン６０に対応する位置に設ける場合を例示したが（図２参照）、この態様に限定されるものではない。改質部１２は、薄化処理が施される素子形成領域Ｒ１内に配置されていればよく、例えば、図７に示すように、ダイシングライン６０に対応する位置から外れた位置に設けられていてもよい。すなわち、改質部１２の形成位置に形成されるアライメントマークが、ダイシングライン６０に対応する位置に存在しない場合でも、該アライメントマークに基づいて、ダイシングブレード５１の位置決めを行うことは可能である。 Further, in the above embodiment, the case where the reforming unit 12 is provided at the position corresponding to the dicing line 60 has been illustrated (see FIG. 2), but the present invention is not limited to this mode. The reforming section 12 may be provided in the element forming region R1 where the thinning process is performed, and is provided at a position deviated from a position corresponding to the dicing line 60, for example, as shown in FIG. You may. That is, even when the alignment mark formed at the formation position of the reforming section 12 does not exist at the position corresponding to the dicing line 60, the dicing blade 51 can be positioned based on the alignment mark.
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置１０１の構成を示す断面図である。半導体装置１０１は、第１の実施形態に係る半導体装置１００と同様、例えば、シリコン等の半導体からなる半導体基板（半導体ウエハ）１０を含んで構成され、半導体基板１０の第１の主面Ｓ１には、半導体基板１０の外周領域Ｒ２の内側に複数の半導体素子１１が形成された素子形成領域Ｒ１を有する。半導体基板１０の第１の主面Ｓ１とは反対側の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域には、第１の主面Ｓ１側に向けて凹んだ凹部１３が設けられている。
[Second embodiment]
FIG. 8 is a cross-sectional view illustrating a configuration of a semiconductor device 101 according to the second embodiment of the present invention. Like the semiconductor device 100 according to the first embodiment, the semiconductor device 101 includes a semiconductor substrate (semiconductor wafer) 10 made of a semiconductor such as silicon, for example, and is provided on a first main surface S1 of the semiconductor substrate 10. Has an element forming region R1 in which a plurality of semiconductor elements 11 are formed inside an outer peripheral region R2 of the semiconductor substrate 10. In a region corresponding to the element formation region R1 of the second main surface S2 opposite to the first main surface S1 of the semiconductor substrate 10, a concave portion 13 that is concave toward the first main surface S1 is provided. ing.
半導体装置１０１は、半導体基板１０の外縁部（エッジ部）の複数の箇所に、半導体基板１０を切り欠いた切り欠き部７０を有する。図９は、切り欠き部７０の配置の一例を示す平面図である。図９に示すように、切り欠き部７０は、半導体基板１０の外縁部（エッジ部）のダイシングライン６０上に設けられていてもよい。半導体基板１０の外縁部（エッジ部）に設けられた複数の切り欠き部７０は、半導体基板１０上に形成された複数の半導体素子１１を個片化するためのダイシング工程において、ダイシングブレードの位置決めを行うためのアライメントマークとして機能する。 The semiconductor device 101 has cutouts 70 in which the semiconductor substrate 10 is cut out at a plurality of locations on the outer edge (edge) of the semiconductor substrate 10. FIG. 9 is a plan view showing an example of the arrangement of the cutouts 70. FIG. As shown in FIG. 9, the notch 70 may be provided on the dicing line 60 at the outer edge (edge) of the semiconductor substrate 10. The plurality of cutouts 70 provided at the outer edge (edge) of the semiconductor substrate 10 position the dicing blade in a dicing process for dividing the plurality of semiconductor elements 11 formed on the semiconductor substrate 10 into individual pieces. Function as an alignment mark for performing the following.
凹部１３の底面Ｓ３は、半導体素子１１の電極を構成する導電膜１５によって被覆されている。半導体基板１０の外縁部（エッジ部）に形成された切り欠き部７０によって構成されるアライメントマークは、導電膜１５が形成された状態においても認識可能である。 The bottom surface S3 of the recess 13 is covered with a conductive film 15 that forms an electrode of the semiconductor element 11. The alignment mark formed by the cutout portion 70 formed on the outer edge portion (edge portion) of the semiconductor substrate 10 can be recognized even when the conductive film 15 is formed.
以下に、半導体装置１０１の製造方法について説明する。図１０Ａ〜図１０Ｃ、図１１Ａおよび図１１Ｂは、半導体装置１０１の製造方法の一例を示す断面図である。 Hereinafter, a method for manufacturing the semiconductor device 101 will be described. 10A to 10C, 11A, and 11B are cross-sectional views illustrating an example of a method for manufacturing the semiconductor device 101.
はじめに、単結晶シリコンを主材料とする半導体基板１０を用意する。続いて、半導体基板１０の第１の主面Ｓ１の外周領域Ｒ２の内側の素子形成領域Ｒ１に複数の半導体素子１１を形成する（図１０Ａ）。半導体素子１１は、例えばＭＯＳＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等のディスクリート素子であってもよく、複数の半導体素子を含む集積回路であってもよい。半導体素子１１は、成膜工程、イオン注入工程、エッチング工程、配線工程などを含む公知のプロセスによって形成される。 First, a semiconductor substrate 10 containing single crystal silicon as a main material is prepared. Subsequently, a plurality of semiconductor elements 11 are formed in the element formation region R1 inside the outer peripheral region R2 of the first main surface S1 of the semiconductor substrate 10 (FIG. 10A). The semiconductor element 11 may be a discrete element such as a MOSFET, a bipolar transistor, or an IGBT, or may be an integrated circuit including a plurality of semiconductor elements. The semiconductor element 11 is formed by a known process including a film forming step, an ion implantation step, an etching step, a wiring step, and the like.
次に、レーザ照射装置２０を用いて、第１の主面Ｓ１側からレーザ光Ｌを照射することにより、半導体基板１０の外縁部（エッジ部）の複数の箇所に、切り欠き部７０を形成する（図１０Ｂ）。レーザ光Ｌとして、第１の実施形態と同様、フェムト秒レーザを用いることが可能であるが、改質部１２を形成する場合と比較して、単位面積あたりのエネルギー量（フルエンス）を高くする。レーザ光Ｌのフルエンスを高くしてアブレーションを生じさせることで、半導体基板１０を機械的に加工することが可能となる。半導体基板１０は、外縁部（エッジ部）が傾斜しており、厚さが比較的薄くなっていることから、レーザ照射によって半導体基板１０の外縁部（エッジ部）に切り欠き部７０を容易に形成することができる。切り欠き部７０は、例えば、図９に示すように、半導体基板１０の外縁部（エッジ部）のダイシングライン６０上に形成される。 Next, the laser light L is irradiated from the first main surface S1 side using the laser irradiation device 20 to form the notch portions 70 at a plurality of locations on the outer edge portion (edge portion) of the semiconductor substrate 10. (FIG. 10B). As in the first embodiment, a femtosecond laser can be used as the laser beam L, but the energy amount per unit area (fluence) is increased as compared with the case where the modified portion 12 is formed. . By increasing the fluence of the laser beam L to cause ablation, the semiconductor substrate 10 can be mechanically processed. Since the outer edge (edge) of the semiconductor substrate 10 is inclined and the thickness is relatively thin, the notch 70 is easily formed in the outer edge (edge) of the semiconductor substrate 10 by laser irradiation. Can be formed. The notch 70 is formed, for example, on the dicing line 60 at the outer edge (edge) of the semiconductor substrate 10 as shown in FIG.
次に、半導体基板１０の第１の主面Ｓ１に、複数の半導体素子１１を覆うように保護テープ３０を貼り付ける。その後、半導体基板１０を第２の主面Ｓ２側から研削して半導体基板１０を薄化する（図１０Ｃ）。本工程では、半導体基板１０は、保護テープ３０が貼り付けられた第１の主面Ｓ１側が下向き、第２の主面Ｓ２側が上向きとなるようにバックグラインド装置のステージ４０上に載置され、グラインディングホイール４１を用いて、第２の主面Ｓ２側が研削される。研削は、素子形成領域Ｒ１に対応する領域に対してのみ行われ、外周領域Ｒ２に対応する領域は、研削されない。これにより、半導体基板１０の外周部においては半導体基板１０の初期の厚さ（例えば６００μｍ程度）が維持される一方、半導体基板１０の内周部は、半導体素子１１の目標耐圧等に応じて、例えば１００μｍ程度にまで薄化される。その結果、半導体基板１０の第２の主面Ｓ２の素子形成領域Ｒ１に対応する領域に凹部１３が形成される。 Next, a protective tape 30 is attached to the first main surface S1 of the semiconductor substrate 10 so as to cover the plurality of semiconductor elements 11. Thereafter, the semiconductor substrate 10 is ground from the second main surface S2 side to thin the semiconductor substrate 10 (FIG. 10C). In this step, the semiconductor substrate 10 is placed on the stage 40 of the back grinding apparatus such that the first main surface S1 side to which the protective tape 30 is attached faces downward and the second main surface S2 side faces upward, The second main surface S2 side is ground using the grinding wheel 41. The grinding is performed only on the region corresponding to the element formation region R1, and the region corresponding to the outer peripheral region R2 is not ground. Thereby, the initial thickness of the semiconductor substrate 10 (for example, about 600 μm) is maintained at the outer peripheral portion of the semiconductor substrate 10, while the inner peripheral portion of the semiconductor substrate 10 is For example, the thickness is reduced to about 100 μm. As a result, a recess 13 is formed in a region corresponding to the element formation region R1 on the second main surface S2 of the semiconductor substrate 10.
次に、例えば、フッ酸や硝酸を含む混酸を用いて半導体基板１０の凹部１３の底面Ｓ３をエッチングすることにより、加工歪を除去するとともに、凹部１３の底面Ｓ３を平坦化する。その後、スパッタ法またはめっき法等を用いて、半導体素子１１の電極を構成する導電膜１５を凹部１３の底面Ｓ３上に形成する（図１１Ａ）。 Next, the bottom surface S3 of the concave portion 13 of the semiconductor substrate 10 is etched by using, for example, a mixed acid containing hydrofluoric acid or nitric acid, thereby removing processing strain and flattening the bottom surface S3 of the concave portion 13. Thereafter, a conductive film 15 constituting an electrode of the semiconductor element 11 is formed on the bottom surface S3 of the concave portion 13 by using a sputtering method or a plating method (FIG. 11A).
次に、半導体基板１０をダイシングライン６０（図９参照）に沿って切断することにより複数の半導体素子１１を個片化する。本工程では、半導体基板１０は、表面が平坦な第１の主面Ｓ１にダイシングテープ３１が貼り付けられ、第１の主面Ｓ１がダイシング装置のステージ５０と対向する向きでダイシング装置にセットされる。ダイシング装置に備えられたダイシングブレード５１は、第２の主面Ｓ２側から半導体基板１０に挿入される。ダイシング装置は、半導体基板１０の外縁部（エッジ部）に形成されたアライメンマークとして機能する切り欠き部７０を画像認識することで、ダイシングライン６０の位置を推定し、ダイシングブレード５１の位置決めを行う。これにより、ダイシングライン６０に沿って半導体基板１０が切断され、半導体素子１１が切り出される（図１１Ｂ）。 Next, the semiconductor substrate 10 is cut along dicing lines 60 (see FIG. 9) to singulate the plurality of semiconductor elements 11. In this step, the dicing tape 31 is attached to the first main surface S1 of the semiconductor substrate 10 having a flat surface, and the first main surface S1 is set in the dicing apparatus in a direction facing the stage 50 of the dicing apparatus. You. The dicing blade 51 provided in the dicing device is inserted into the semiconductor substrate 10 from the second main surface S2 side. The dicing apparatus estimates the position of the dicing line 60 and performs positioning of the dicing blade 51 by recognizing an image of the notch 70 functioning as an alignment mark formed at the outer edge (edge) of the semiconductor substrate 10. . Thereby, the semiconductor substrate 10 is cut along the dicing line 60, and the semiconductor element 11 is cut out (FIG. 11B).
以上のように、本発明の第２の実施形態に係る半導体装置１０１およびその製造方法によれば、切り欠き部７０が、半導体基板１０の外縁部（エッジ部）に形成されるので、凹部１３の底面Ｓ３に、半導体素子１１の電極を構成する可視光および赤外線を透過させない導電膜１５を形成しても、半導体基板１０の第２の主面Ｓ２側から切り欠き部７０を認識することが可能となる。従って、切り欠き部７０を、半導体基板１０のダイシング工程においてダイシングブレード５１の位置決めを行うためのアライメントマークとして用いることが可能となる。すなわち、本実施形態に係る半導体装置１０１は、可視光や赤外線を透過させない導電膜で覆われた半導体基板の第２の主面Ｓ２側からの観察によって認識できるアライメントマークを備えるので、半導体基板１０を、既存のダイシング装置を用いて第２の主面Ｓ２側からダイシングすることが可能となる。 As described above, according to the semiconductor device 101 and the method of manufacturing the same according to the second embodiment of the present invention, since the notch 70 is formed at the outer edge (edge) of the semiconductor substrate 10, the recess 13 is formed. Even if a conductive film 15 that does not transmit visible light and infrared light constituting the electrodes of the semiconductor element 11 is formed on the bottom surface S3 of the semiconductor substrate 11, the notch 70 can be recognized from the second main surface S2 side of the semiconductor substrate 10. It becomes possible. Therefore, the notch 70 can be used as an alignment mark for positioning the dicing blade 51 in the dicing step of the semiconductor substrate 10. That is, the semiconductor device 101 according to the present embodiment includes an alignment mark that can be recognized by observation from the second main surface S2 side of the semiconductor substrate covered with the conductive film that does not transmit visible light or infrared light. Can be diced from the second main surface S2 side using an existing dicing apparatus.
なお、上記の実施形態では、切り欠き部７０をレーザ照射によって形成する場合を例示したが、ダイシングブレードで半導体基板１０の外縁部（エッジ部）を切り欠くことで、切り欠き部７０を形成することも可能である。 In the above-described embodiment, the case where the cutout portion 70 is formed by laser irradiation is exemplified. However, the cutout portion 70 is formed by cutting out the outer edge portion (edge portion) of the semiconductor substrate 10 with a dicing blade. It is also possible.
また、上記の実施形態では、切り欠き部７０をダイシングライン６０上に設ける場合を例示したが（図９参照）、切り欠き部７０をダイシングライン６０から外れた位置に設けてもよい。すなわち、切り欠き部７０によって構成されるアライメントマークが、ダイシングライン６０上に存在しない場合でも、該アライメントマークに基づいて、ダイシングブレード５１の位置決めを行うことは可能である。 In the above embodiment, the case where the notch 70 is provided on the dicing line 60 is illustrated (see FIG. 9). However, the notch 70 may be provided at a position off the dicing line 60. That is, even when the alignment mark formed by the notch 70 does not exist on the dicing line 60, the dicing blade 51 can be positioned based on the alignment mark.
１０ 半導体基板
１１ 半導体素子
１２ 改質部
１３ 凹部
１４ 構造部分
１５ 導電膜
７０ 切り欠き部
Ｒ１ 素子形成領域
Ｒ２ 外周領域
１００、１０１ 半導体装置
REFERENCE SIGNS LIST 10 semiconductor substrate 11 semiconductor element 12 modified portion 13 concave portion 14 structural portion 15 conductive film 70 cutout portion R1 element formation region R2 outer peripheral regions 100 and 101 semiconductor device
Claims (5)
前記半導体基板の前記第１の主面とは反対側の第２の主面の前記素子形成領域に対応する領域に前記第１の主面側に向けて凹んだ凹部を形成し、前記凹部の底面に前記改質部を露出させる工程と、
前記凹部の底面をエッチングすることによって前記改質部の形成位置に凸状または凹状の構造部分を形成する工程と、
前記凸状または凹状の構造部分によって前記凹部の底面に形成される凹凸が認識可能な厚さで前記凹部の底面を導電膜で被覆する工程と、
を含む半導体装置の製造方法。 A semiconductor substrate having an element formation region in which a plurality of semiconductor elements are formed on a first main surface and an outer peripheral region surrounding the outer periphery of the element formation region is located at a predetermined depth position in a region corresponding to the element formation region. Forming a modified portion having a changed state of the semiconductor substrate;
Forming a concave portion recessed toward the first main surface side in a region corresponding to the element formation region on a second main surface opposite to the first main surface of the semiconductor substrate; Exposing the modified portion on the bottom surface,
Forming a convex or concave structural portion at the formation position of the modified portion by etching the bottom surface of the concave portion,
A step of coating the bottom surface of the concave portion with a conductive film at a recognizable thickness of irregularities formed on the bottom surface of the concave portion by the convex or concave structure portion,
A method for manufacturing a semiconductor device including:
請求項１に記載の製造方法。 The manufacturing method according to claim 1 , wherein the modified portion is formed by irradiating the semiconductor substrate with a laser.
請求項１または請求項２に記載の製造方法。 The process according to claim 1 or claim 2 to form the recess by grinding the second main surface of the semiconductor substrate.
請求項１または請求項２に記載の製造方法。 The process according to claim 1 or claim 2 forming the convex or concave structure portion thereby forming the recess by etching the second main surface of the semiconductor substrate.
請求項１から請求項４のいずれか１項に記載の製造方法。 The method according to any one of claims 1 to 4 , further comprising a step of dividing the plurality of semiconductor elements into individual pieces by using, as an alignment mark, unevenness formed on a bottom surface of the concave portion by the convex or concave structural portion. The method according to 1.
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