JP6610086B2 - Multilayer ceramic electronic components - Google Patents

Multilayer ceramic electronic components Download PDF

Info

Publication number
JP6610086B2
JP6610086B2 JP2015166701A JP2015166701A JP6610086B2 JP 6610086 B2 JP6610086 B2 JP 6610086B2 JP 2015166701 A JP2015166701 A JP 2015166701A JP 2015166701 A JP2015166701 A JP 2015166701A JP 6610086 B2 JP6610086 B2 JP 6610086B2
Authority
JP
Japan
Prior art keywords
main surface
layer
ceramic body
fluorine
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015166701A
Other languages
Japanese (ja)
Other versions
JP2016115918A (en
Inventor
真史 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to US14/944,656 priority Critical patent/US9881741B2/en
Publication of JP2016115918A publication Critical patent/JP2016115918A/en
Application granted granted Critical
Publication of JP6610086B2 publication Critical patent/JP6610086B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

この発明は、積層セラミック電子部品に関し、特に、内部電極が埋設されたセラミック素体と内部電極に電気的に接続されるようにセラミック素体の端面に形成された外部電極とを有する、たとえば、積層セラミックコンデンサ、積層セラミックインダクタ、積層セラミックサーミスタ、積層セラミック圧電部品などの積層セラミック電子部品に関する。   The present invention relates to a multilayer ceramic electronic component, and in particular, has a ceramic body in which internal electrodes are embedded and external electrodes formed on end faces of the ceramic body so as to be electrically connected to the internal electrodes. The present invention relates to a multilayer ceramic electronic component such as a multilayer ceramic capacitor, a multilayer ceramic inductor, a multilayer ceramic thermistor, and a multilayer ceramic piezoelectric component.

従来の積層セラミック電子部品として、たとえば特許文献1に開示されているように、内部電極が埋設されたセラミック素体の表面において内部電極が露出したセラミック素体の両端面に、金属を主成分として含有する焼結型電極層と焼結型電極層の表面に形成された金属粒子を含有する導電性樹脂電極層と導電性樹脂電極層の表面に形成されためっき層とを有する外部電極を備えたものが知られている。この積層セラミック電子部品では、焼結型電極層およびめっき層間に導電性樹脂電極層が形成されているので、使用時の温度サイクルでセラミック素体にクラックが発生したり、基板に実装されている場合に基板のたわみに対して強度的に弱かったりするという欠点が、ある程度解消される。   As a conventional multilayer ceramic electronic component, for example, as disclosed in Patent Document 1, a metal is a main component on both end faces of a ceramic body where the internal electrodes are exposed on the surface of the ceramic body in which the internal electrodes are embedded. An external electrode having a sintered electrode layer containing, a conductive resin electrode layer containing metal particles formed on the surface of the sintered electrode layer, and a plating layer formed on the surface of the conductive resin electrode layer Is known. In this multilayer ceramic electronic component, since the conductive resin electrode layer is formed between the sintered electrode layer and the plating layer, the ceramic body is cracked or mounted on the substrate in the temperature cycle during use. In some cases, the disadvantage of being weak in strength against the deflection of the substrate is solved to some extent.

特開平10−284343号公報JP-A-10-284343

上述のような積層セラミック電子部品では、セラミック素体の両端面に外部電極が形成されるが、基板への積層セラミック電子部品の実装性を考慮して、セラミック素体の端面からそれに隣接する主面に回り込むように外部電極が形成されている。ところが、セラミック素体の主面において、セラミック素体と外部電極の端部との間から水分が入り込みやすく、入り込んだ水分は導電性樹脂層に含まれる。   In the multilayer ceramic electronic component as described above, external electrodes are formed on both end faces of the ceramic body, but considering the mountability of the multilayer ceramic electronic component on the substrate, the main electrodes adjacent to the end face of the ceramic body are adjacent to it. External electrodes are formed so as to wrap around the surface. However, on the main surface of the ceramic element body, moisture easily enters from between the ceramic element body and the end of the external electrode, and the included moisture is contained in the conductive resin layer.

このような積層セラミック電子部品は、リフローにより基板に実装される。このようなリフローによる実装時に、導電性樹脂層に含まれる水分が蒸発し、実装に用いられるはんだを飛び散らせる「はんだ爆ぜ」という問題が生じる。   Such a multilayer ceramic electronic component is mounted on a substrate by reflow. At the time of mounting by such reflow, the moisture contained in the conductive resin layer evaporates, causing a problem of “solder explosion” that scatters the solder used for mounting.

それゆえに、この発明の主たる目的は、セラミック素体の主面における外部電極の端部から外部電極の内側に水分が浸入することを防止することができる積層セラミック電子部品を提供することである。   Therefore, a main object of the present invention is to provide a multilayer ceramic electronic component capable of preventing moisture from entering the inside of the external electrode from the end of the external electrode on the main surface of the ceramic body.

この発明にかかる積層セラミック電子部品は、内部電極が埋設され、第1の主面と、第1の主面に相対する第2の主面と、第1の主面および第2の主面に接続する第1の側面と、第1の側面に相対する第2の側面と、第1の主面、第2の主面、第1の側面および第2の側面に接続する第1の端面と、第1の端面に相対する第2の端面とを有するセラミック素体と、内部電極に電気的に接続されるセラミック素体の第1の端面と第2の端面および、第1の主面、第2の主面、第1の側面および第2の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、外部電極は、セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、セラミック素体の第1の主面および第2の主面と導電性樹脂層との間にフッ素が存在することを特徴とする、積層セラミック電子部品である。
また、この発明にかかる積層セラミック電子部品は、内部電極が埋設され、第1の主面と、第1の主面に相対する第2の主面と、第1の主面および第2の主面に接続する第1の側面と、第1の側面に相対する第2の側面と、第1の主面、第2の主面、第1の側面および第2の側面に接続する第1の端面と、第1の端面に相対する第2の端面とを有するセラミック素体と、内部電極に電気的に接続されるセラミック素体の第1の端面と第2の端面および、第1の主面、第2の主面、第1の側面および第2の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、外部電極は、セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、セラミック素体の第1の主面および第2の主面と導電性樹脂層との間にTOF−SIMS分析により検出されるフッ素が存在することを特徴とする、積層セラミック電子部品である。
このような積層セラミック電子部品において、セラミック素体の第1の主面、第2の主面、第1の側面および第2の側面に形成された外部電極の先端部分にフッ素が存在することが好ましい。
ここで、フッ素は、焼結金属層と導電性樹脂層との間にも存在することができる。
また、フッ素は、素体と焼結金属層との間にも存在することができる。
この発明にかかる積層セラミック電子部品の製造方法は、第1の主面と、第1の主面に相対する第2の主面と、第1の主面および第2の主面に接続する第1の側面と、第1の側面に相対する第2の側面と、第1の主面、第2の主面、第1の側面および第2の側面に接続する第1の端面と、第1の端面に相対する第2の端面とを有するセラミック素体を準備する工程と、セラミック素体をフッ素溶液に浸漬してセラミック素体に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程と、積層体の両端部においてフッ素層上に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程と、焼結金属層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程と、導電性樹脂層上にめっき層を形成する工程とを含む、積層セラミック電子部品の製造方法である。
さらに、この発明にかかる積層セラミック電子部品の製造方法は、第1の主面と、第1の主面に相対する第2の主面と、第1の主面および第2の主面に接続する第1の側面と、第1の側面に相対する第2の側面と、第1の主面、第2の主面、第1の側面および第2の側面に接続する第1の端面と、第1の端面に相対する第2の端面とを有するセラミック素体を準備する工程と、積層体の両端部に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程と、焼結金属層が形成されたセラミック素体をフッ素溶液に浸漬してセラミック素体および焼結金属層に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程と、焼結金属層上に形成されたフッ素層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程と、導電性樹脂層上にめっき層を形成する工程とを含む、積層セラミック電子部品の製造方法である。
The multilayer ceramic electronic component according to the present invention has an internal electrode embedded therein, a first main surface, a second main surface opposite to the first main surface, and the first main surface and the second main surface. A first side surface to be connected; a second side surface opposite to the first side surface; a first main surface, a second main surface, a first side surface, and a first end surface connected to the second side surface; A ceramic body having a second end face opposite to the first end face; a first end face and a second end face of the ceramic body electrically connected to the internal electrode; and a first main face; A multilayer ceramic electronic component comprising a second main surface, a first side surface, and an external electrode formed on the second side surface, wherein the external electrode is a sintered metal layer, a conductive layer in this order from the ceramic body side. A conductive resin layer and a plating layer, and a hook between the first main surface and the second main surface of the ceramic body and the conductive resin layer. There characterized by the presence, a laminated ceramic electronic component.
In the multilayer ceramic electronic component according to the present invention, the internal electrode is embedded, the first main surface, the second main surface opposite to the first main surface, the first main surface, and the second main surface. A first side surface connected to the surface, a second side surface opposite to the first side surface, and a first main surface, a second main surface, a first side surface connected to the second side surface, and the first side surface. A ceramic body having an end face and a second end face opposite to the first end face; a first end face and a second end face of the ceramic body electrically connected to the internal electrode; and a first main face A multilayer ceramic electronic component comprising a surface, a second main surface, a first side surface, and an external electrode formed on the second side surface, wherein the external electrode is a sintered metal layer in order from the ceramic body side A conductive resin layer and a plating layer, and between the first main surface and the second main surface of the ceramic body and the conductive resin layer Wherein the fluorine is detected by the TOF-SIMS analysis is present, is a multilayer ceramic electronic component.
In such a multilayer ceramic electronic component, fluorine may be present at the tip portion of the external electrode formed on the first main surface, the second main surface, the first side surface, and the second side surface of the ceramic body. preferable.
Here, fluorine can also exist between the sintered metal layer and the conductive resin layer.
Fluorine can also be present between the element body and the sintered metal layer.
A method for manufacturing a multilayer ceramic electronic component according to the present invention includes a first main surface, a second main surface opposite to the first main surface, and a first main surface and a second main surface connected to the first main surface. 1 side surface, 2nd side surface opposite to 1st side surface, 1st main surface, 2nd main surface, 1st end surface connected to 1st side surface and 2nd side surface, 1st A step of preparing a ceramic body having a second end face opposite to the end face of the substrate and a step of forming a fluorine layer by immersing the ceramic body in a fluorine solution and drying the fluorine solution adhering to the ceramic body And forming a sintered metal layer by applying and baking a conductive paste on the fluorine layer at both ends of the laminate, and applying a conductive resin on the sintered metal layer and curing the conductive metal layer. Forming a conductive resin layer and forming a plating layer on the conductive resin layer To include a step, a method of manufacturing a multilayer ceramic electronic component.
Furthermore, the method for manufacturing a multilayer ceramic electronic component according to the present invention includes a first main surface, a second main surface opposite to the first main surface, and the first main surface and the second main surface. A first side surface, a second side surface opposite the first side surface, a first main surface, a second main surface, a first end surface connected to the first side surface and the second side surface; A step of preparing a ceramic body having a second end surface opposite to the first end surface, a step of forming a sintered metal layer by applying and baking a conductive paste on both ends of the laminate, A process of forming a fluorine layer by immersing the ceramic body on which the binder metal layer is formed in a fluorine solution and drying the fluorine solution adhering to the ceramic body and the sintered metal layer, and forming on the sintered metal layer By applying a conductive resin on the cured fluorine layer and curing the conductive resin, And forming a layer, and forming a plating layer on the conductive resin layer, a method of manufacturing a multilayer ceramic electronic component.

この発明によれば、セラミック素体の主面と導電性樹脂層との間に存在するフッ素の疎水性により、外部電極の端部からの水分の浸入を抑制し、リフローによる積層セラミック電子部品の基板上への実装の際のはんだ爆ぜを防止することができる積層セラミック電子部品を得ることができる。   According to the present invention, the hydrophobicity of fluorine existing between the main surface of the ceramic body and the conductive resin layer suppresses the intrusion of moisture from the end of the external electrode, and the multilayer ceramic electronic component by reflow A multilayer ceramic electronic component capable of preventing solder explosion during mounting on a substrate can be obtained.

この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。   The above-described object, other objects, features, and advantages of the present invention will become more apparent from the following description of embodiments for carrying out the invention with reference to the drawings.

この発明にかかる積層セラミックコンデンサの一例を示す斜視図である。It is a perspective view which shows an example of the multilayer ceramic capacitor concerning this invention. 図1に示す積層セラミックコンデンサの図1の線II−IIにおける断面図である。FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor shown in FIG. 1 taken along line II-II in FIG. 図1に示す積層セラミックコンデンサのセラミック素体と外部電極との間の構成を示す図解図である。FIG. 2 is an illustrative view showing a configuration between a ceramic body of the multilayer ceramic capacitor shown in FIG. 1 and external electrodes. 図1に示す積層セラミックコンデンサのセラミック素体と外部電極との間の構成の他の例を示す図解図である。FIG. 8 is an illustrative view showing another example of a configuration between the ceramic body of the multilayer ceramic capacitor shown in FIG. 1 and an external electrode.

図1に示す積層セラミックコンデンサ10は、たとえば、長さ1mm、幅0.5mm、厚さ0.15mmの略直方体状のセラミック素体12を含む。セラミック素体12は、複数の積層されたセラミック層14を含み、互いに相対する第1の主面12aおよび第2の主面12bと、互いに相対する第1の側面12cおよび第2の側面12dと、互いに相対する第1の端面12eおよび第2の端面12fとを有する。第1の側面12cおよび第2の側面12dは、それぞれ、第1の主面12aおよび第2の主面12bに接続する。第1の端面12eおよび第2の端面12fは、それぞれ、第1の主面12a、第2の主面12b、第1の側面12cおよび第2の側面12dに接続する。このセラミック素体12には、コーナー部および稜部に丸みがつけられている。なお、セラミック素体12は、他の大きさや形状に形成されてもよい。   A multilayer ceramic capacitor 10 shown in FIG. 1 includes, for example, a substantially rectangular parallelepiped ceramic body 12 having a length of 1 mm, a width of 0.5 mm, and a thickness of 0.15 mm. The ceramic body 12 includes a plurality of laminated ceramic layers 14, and includes a first main surface 12a and a second main surface 12b facing each other, and a first side surface 12c and a second side surface 12d facing each other. The first end surface 12e and the second end surface 12f are opposed to each other. The first side surface 12c and the second side surface 12d are connected to the first main surface 12a and the second main surface 12b, respectively. The first end surface 12e and the second end surface 12f are connected to the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second side surface 12d, respectively. The ceramic body 12 has rounded corners and ridges. The ceramic body 12 may be formed in other sizes and shapes.

セラミック素体12のセラミック層14のセラミック材料としては、たとえば、BaTiO3、CaTiO3、SrTiO3、CaZrO3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にMn化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物などの副成分を添加したものを用いてもよい。また、セラミック素体12のセラミック層14の厚みは、たとえば、0.5μm〜10μmとすることができる。 As the ceramic material of the ceramic layer 14 of the ceramic body 12, for example, a dielectric ceramic composed of main components such as BaTiO 3 , CaTiO 3 , SrTiO 3 , CaZrO 3 can be used. Moreover, you may use what added subcomponents, such as a Mn compound, Fe compound, Cr compound, Co compound, Ni compound, to these main components. Moreover, the thickness of the ceramic layer 14 of the ceramic body 12 can be set to 0.5 μm to 10 μm, for example.

セラミック素体12の内部には、図2に示すように、たとえば略矩形状の複数の第1の内部電極16aおよび第2の内部電極16bが、セラミック素体12の厚み方向に沿って等間隔に交互に配置されるように埋設されている。
第1の内部電極16aおよび第2の内部電極16bの一端部には、セラミック素体12の第1の端面12eおよび第2の端面12fに露出した露出部18aおよび18bを有する。具体的には、第1の内部電極16aの一端部の露出部18aは、セラミック素体12の第1の端面12eに露出している。また、第2の内部電極16bの一端部の露出部18bは、セラミック素体12の第2の端面12fに露出している。
さらに、第1の内部電極16aおよび第2の内部電極16bのそれぞれは、セラミック素体12の第1の主面12aおよび第2の主面12bと平行である。また、第1の内部電極16aおよび第2の内部電極16bは、セラミック素体12の厚み方向において、セラミック層14を介して、互いに対向している。
第1の内部電極16aおよび第2の内部電極16bのそれぞれの厚さは、たとえば、0.2μm〜2μmとすることができる。しかしながら、第1の内部電極16aおよび第2の内部電極16bのそれぞれの厚さも、特に限定されない。
第1の内部電極16aおよび第2の内部電極16bは、たとえば卑金属であるNiを導電性材料として含んでいる。なお、第1の内部電極16aおよび第2の内部電極16bは、たとえば、Ni、Cu、Ag、Pd、Auなどの金属や、これらの金属の1種を含むたとえばAg−Pd合金などの合金により構成することができる。
As shown in FIG. 2, for example, a plurality of first internal electrodes 16 a and second internal electrodes 16 b having a substantially rectangular shape are equally spaced along the thickness direction of the ceramic body 12. It is embed | buried so that it may arrange | position alternately.
At one end portions of the first internal electrode 16a and the second internal electrode 16b, there are exposed portions 18a and 18b exposed at the first end surface 12e and the second end surface 12f of the ceramic body 12. Specifically, the exposed portion 18 a at one end of the first internal electrode 16 a is exposed at the first end face 12 e of the ceramic body 12. The exposed portion 18 b at one end of the second internal electrode 16 b is exposed at the second end surface 12 f of the ceramic body 12.
Further, each of the first internal electrode 16 a and the second internal electrode 16 b is parallel to the first main surface 12 a and the second main surface 12 b of the ceramic body 12. Further, the first internal electrode 16 a and the second internal electrode 16 b are opposed to each other with the ceramic layer 14 in the thickness direction of the ceramic body 12.
Each thickness of the 1st internal electrode 16a and the 2nd internal electrode 16b can be 0.2 micrometer-2 micrometers, for example. However, the thickness of each of the first internal electrode 16a and the second internal electrode 16b is not particularly limited.
The first internal electrode 16a and the second internal electrode 16b include, for example, Ni that is a base metal as a conductive material. The first internal electrode 16a and the second internal electrode 16b are made of, for example, a metal such as Ni, Cu, Ag, Pd, or Au or an alloy such as an Ag—Pd alloy containing one of these metals. Can be configured.

セラミック素体12の第1の端面12eおよび第2の端面12f側には、第1の外部電極20aおよび第2の外部電極20bがそれぞれ形成されている。
第1の外部電極20aは、セラミック素体12の第1の端面12eから第1の主面12aおよび第2の主面12bと第1の側面12cおよび第2の側面12dとにわたって形成されている。この場合、第1の外部電極20aは、第1の内部電極16aの露出部18aと電気的に接続される。
また、第2の外部電極20bは、セラミック素体12の第2の端面12fから第1の主面12aおよび第2の主面12bと第1の側面12cおよび第2の側面12dとにわたって形成されている。この場合、第2の外部電極20bは、第2の内部電極16bの露出部18bと電気的に接続される。
A first external electrode 20a and a second external electrode 20b are formed on the first end face 12e and the second end face 12f side of the ceramic body 12, respectively.
The first external electrode 20a is formed from the first end surface 12e of the ceramic body 12 to the first main surface 12a and the second main surface 12b, and the first side surface 12c and the second side surface 12d. . In this case, the first external electrode 20a is electrically connected to the exposed portion 18a of the first internal electrode 16a.
The second external electrode 20b is formed from the second end surface 12f of the ceramic body 12 to the first main surface 12a, the second main surface 12b, the first side surface 12c, and the second side surface 12d. ing. In this case, the second external electrode 20b is electrically connected to the exposed portion 18b of the second internal electrode 16b.

第1の外部電極20aは、図3に示すように、セラミック素体12側から順に、焼結金属層22a、フッ素層23、導電性樹脂層24aおよびめっき層26aを備える。同様に、第2の外部電極20は、セラミック素体12側から順に、焼結金属層22b、フッ素層23、導電性樹脂層24bおよびめっき層26bを備える。   As shown in FIG. 3, the first external electrode 20a includes a sintered metal layer 22a, a fluorine layer 23, a conductive resin layer 24a, and a plating layer 26a in this order from the ceramic body 12 side. Similarly, the second external electrode 20 includes a sintered metal layer 22b, a fluorine layer 23, a conductive resin layer 24b, and a plating layer 26b in this order from the ceramic body 12 side.

焼結金属層22aおよび22bは、それぞれ、卑金属であるCuを主成分として含有しており、セラミック素体12の外表面に、すなわち第1の端面12eおよび第2の端面12fなどの上に形成され、第1の内部電極16aおよび第2の内部電極16bと物理的かつ電気的に接続される。焼結金属層22aおよび22bは、それぞれ、Cu粉末およびガラス粉末を含有する導電性ペーストをセラミック素体12の外表面に塗布して焼き付けることによって形成されている。焼結金属層22aおよび22bの厚みは、それぞれ、たとえば、10μm〜30μmである。   The sintered metal layers 22a and 22b each contain Cu, which is a base metal, as a main component, and are formed on the outer surface of the ceramic body 12, that is, on the first end face 12e and the second end face 12f. And is physically and electrically connected to the first internal electrode 16a and the second internal electrode 16b. The sintered metal layers 22a and 22b are formed by applying and baking a conductive paste containing Cu powder and glass powder on the outer surface of the ceramic body 12, respectively. The thicknesses of the sintered metal layers 22a and 22b are, for example, 10 μm to 30 μm, respectively.

フッ素層23は、焼結金属層22aおよび22b上に形成されるが、このとき、焼結金属層22aおよび22bが形成されたセラミック素体12を覆うようにして、フッ素層23が形成される。フッ素層23は、焼結金属層22aおよび22bが形成されたセラミック素体12をフッ素溶液に浸漬することによって塗布され、この塗布されたフッ素溶液が乾燥させられて、フッ素層23が形成される。ここで用いられるフッ素溶液としては、例えば、フルオロ共重合体を含むフッ素溶液などが使用可能である。   The fluorine layer 23 is formed on the sintered metal layers 22a and 22b. At this time, the fluorine layer 23 is formed so as to cover the ceramic body 12 on which the sintered metal layers 22a and 22b are formed. . The fluorine layer 23 is applied by immersing the ceramic body 12 on which the sintered metal layers 22a and 22b are formed in a fluorine solution, and the applied fluorine solution is dried to form the fluorine layer 23. . As the fluorine solution used here, for example, a fluorine solution containing a fluorocopolymer can be used.

フッ素層23上に形成される導電性樹脂層24aおよび24bは、それぞれ、金属粉末を導電性材料として含む。導電性樹脂層24aおよび24bは、それぞれ、フッ素層23a上において、焼結金属層22aおよび22bを覆うように形成されており、金属粉末と熱硬化性樹脂との混合物を加熱して硬化した層である。導電性樹脂層24aおよび24bの厚みは、たとえば、セラミック素体12の大きさによって調整される。セラミック素体12の長さ方向Lの寸法×厚み方向Tの寸法×幅方向Wの寸法が、それぞれ0.6mm×0.3mm×0.3mmである場合、導電性樹脂層24aおよび24bの厚みは10μmに設定され、セラミック素体12の上述のそれぞれの寸法が1.0mm×0.5mm×0.5mmの場合、導電性樹脂層24aおよび24bの厚みは15μmに設定され、セラミック素体12の上述のそれぞれの寸法が3.2mm×2.6mm×2.6mmの場合、導電性樹脂層24aおよび24bの厚みは80μm〜100μmに設定される。   The conductive resin layers 24a and 24b formed on the fluorine layer 23 each contain metal powder as a conductive material. The conductive resin layers 24a and 24b are formed on the fluorine layer 23a so as to cover the sintered metal layers 22a and 22b, and are layers obtained by heating and curing a mixture of metal powder and thermosetting resin. It is. The thicknesses of the conductive resin layers 24a and 24b are adjusted by the size of the ceramic body 12, for example. When the dimension in the length direction L × the dimension in the thickness direction T × the dimension in the width direction W of the ceramic body 12 is 0.6 mm × 0.3 mm × 0.3 mm, the thickness of the conductive resin layers 24a and 24b. Is set to 10 μm, and when the above-described dimensions of the ceramic body 12 are 1.0 mm × 0.5 mm × 0.5 mm, the thickness of the conductive resin layers 24a and 24b is set to 15 μm, and the ceramic body 12 When each of the above-mentioned dimensions is 3.2 mm × 2.6 mm × 2.6 mm, the thickness of the conductive resin layers 24 a and 24 b is set to 80 μm to 100 μm.

導電性樹脂層24aおよび24bに含まれる熱硬化性樹脂としては特に制限されないが、たとえば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂などを用いることができる。   Although it does not restrict | limit especially as a thermosetting resin contained in the conductive resin layers 24a and 24b, For example, a phenol resin, an acrylic resin, a silicone resin, an epoxy resin, a polyimide resin etc. can be used.

めっき層26aは、Niめっき層28aおよびSnめっき層30aを含む。同様に、めっき層26bは、Niめっき層28bおよびSnめっき層30bを含む。   The plating layer 26a includes a Ni plating layer 28a and a Sn plating layer 30a. Similarly, the plating layer 26b includes a Ni plating layer 28b and a Sn plating layer 30b.

Niめっき層28aおよび28bは、導電性樹脂層24aおよび24bなどの表面をNiでめっき処理することによって形成されており、それぞれの厚みは、たとえば、1μm〜5μmである。Niめっき層28aおよび28bは、半田食われを防止する保護層として機能する。   The Ni plating layers 28a and 28b are formed by plating the surfaces of the conductive resin layers 24a and 24b with Ni, and each has a thickness of, for example, 1 μm to 5 μm. The Ni plating layers 28a and 28b function as a protective layer that prevents solder erosion.

Snめっき層30aおよび30bは、Niめっき層28aおよび28bの表面をSnでめっき処理することによって形成されており、それぞれの厚みは、たとえば、1μm〜5μmである。Snめっき層30aおよび30bは、はんだ付け性を向上させるように機能する。   The Sn plating layers 30a and 30b are formed by plating the surfaces of the Ni plating layers 28a and 28b with Sn, and each has a thickness of, for example, 1 μm to 5 μm. The Sn plating layers 30a and 30b function to improve solderability.

また、この積層セラミックコンデンサ10では、導電性樹脂層24aおよび24bが金属粉からなる金属粒子を含むので、導電性樹脂層24aおよび24bにおいて良好な導電性が確保される。   Further, in the multilayer ceramic capacitor 10, since the conductive resin layers 24a and 24b include metal particles made of metal powder, good conductivity is ensured in the conductive resin layers 24a and 24b.

さらに、この積層セラミックコンデンサ10では、焼結金属層22aおよび22bがCuを含むので、焼結金属層22aおよび22bにおいて良好な導電性が確保される。   Furthermore, in this multilayer ceramic capacitor 10, since the sintered metal layers 22a and 22b contain Cu, good conductivity is ensured in the sintered metal layers 22a and 22b.

なお、焼結金属層22aと導電性樹脂層24aとの間および焼結金属層22bと導電性樹脂層24bとの間にフッ素層23が存在するが、焼結性金属層22aおよび22b上にフッ素溶液を付与し、フッ素溶液を乾燥させることによって、フッ素が存在する部分とフッ素が存在しない部分が生じる。したがって、フッ素が存在する部分において、フッ素の疎水性により外部からの水分の浸入が防止され、フッ素が存在しない部分において、焼結金属層22aと導電性樹脂層24aとの導通および焼結金属層22bと導電性樹脂層24bとの導通が確保される。なお、フッ素はプラズマ重合によるコーティングにより付与してもよい。   In addition, although the fluorine layer 23 exists between the sintered metal layer 22a and the conductive resin layer 24a and between the sintered metal layer 22b and the conductive resin layer 24b, it is on the sinterable metal layers 22a and 22b. By applying a fluorine solution and drying the fluorine solution, a portion where fluorine exists and a portion where fluorine does not exist are generated. Therefore, moisture penetration from the outside is prevented by the hydrophobicity of fluorine in the portion where fluorine exists, and conduction between the sintered metal layer 22a and the conductive resin layer 24a and the sintered metal layer in the portion where fluorine does not exist. Electrical connection between 22b and the conductive resin layer 24b is ensured. In addition, you may provide a fluorine by the coating by plasma polymerization.

また、この積層コンデンサ10では、めっき層26aがNiめっき層28aを含み、めっき層26bがNiめっき層28bを含むので、Niめっき層28aおよび28bによってめっき層26aおよび26bよりも内側の水分などを閉じ込めることができ、たとえばリフローによる実装時に、めっき層26aおよび26bよりも内側の水分などがはんだとともに外部に爆ぜるはんだ爆ぜが防止される。   Further, in this multilayer capacitor 10, since the plating layer 26a includes the Ni plating layer 28a and the plating layer 26b includes the Ni plating layer 28b, the Ni plating layers 28a and 28b can remove moisture inside the plating layers 26a and 26b. For example, during reflow mounting, solder explosion in which moisture inside the plating layers 26a and 26b explodes with the solder to the outside can be prevented.

さらに、この積層セラミックコンデンサ10は、第1の外部電極20aおよび第2の外部電極20bがセラミック素体12の第1の主面12aおよび第2の主面12bに形成されているので、第1の主面12aおよび第2の主面12bのどちらの主面を実装面としても実装しやすい。   Further, in the multilayer ceramic capacitor 10, the first external electrode 20a and the second external electrode 20b are formed on the first main surface 12a and the second main surface 12b of the ceramic body 12, so that the first It is easy to mount both the main surface 12a and the second main surface 12b as the mounting surface.

また、この積層セラミックコンデンサ10では、第1の外部電極20aおよび第2の外部電極20bの端部において、セラミック素体12と焼結金属層22aと導電性樹脂層24aとの間および焼結金属層22bと導電性樹脂層24bとの間にフッ素層23が形成されている。フッ素層23は疎水性を有するため、セラミック素体12と第1の外部電極20aおよび第2の外部電極20bの端部との間から水分が入り込むことが防止される。そのため、導電性樹脂層24aおよび24bに外部から水分が浸入することが防止される。それにより、リフローによって積層セラミック電子部品10を基板に実装する際に、導電性樹脂層24aおよび24bに含まれる水分の蒸発によるはんだ爆ぜを防止することができる。なお、フッ素層23が存在するかどうかについては、セラミック素体12の主面側に形成された外部電極20aおよび20bを主面方向に向かって研磨し、アルゴンエッチングによって外部電極を除去し、表面をTOF−SIMS分析により、ピーク値を観察することでフッ素の存在を確認することができる。   Further, in this multilayer ceramic capacitor 10, at the end portions of the first external electrode 20a and the second external electrode 20b, the ceramic body 12, the sintered metal layer 22a, the conductive resin layer 24a, and the sintered metal A fluorine layer 23 is formed between the layer 22b and the conductive resin layer 24b. Since the fluorine layer 23 has hydrophobicity, moisture can be prevented from entering between the ceramic body 12 and the ends of the first external electrode 20a and the second external electrode 20b. This prevents moisture from entering the conductive resin layers 24a and 24b from the outside. Thereby, when the multilayer ceramic electronic component 10 is mounted on the substrate by reflow, solder explosion due to evaporation of moisture contained in the conductive resin layers 24a and 24b can be prevented. Whether or not the fluorine layer 23 exists is determined by polishing the external electrodes 20a and 20b formed on the main surface side of the ceramic body 12 toward the main surface direction, removing the external electrodes by argon etching, The presence of fluorine can be confirmed by observing the peak value by TOF-SIMS analysis.

ここで、TOF−SIMS装置で検出されるフッ素は、BaF+、C33 +、C24 +、C25 +、C35 +のイオンであり、BaF+のイオンが最も大きい強度で検出される。なお、ION−TOF社製のTOF−SIMS装置:TOF.SIMS 5の場合、その測定条件は、次の通りである。
1次イオン:Bi3 ++ (1次イオンエネルギー:25kV)
2次イン極性:Positive ion
測定エリア:300μm×300μm
スキャン数:16回
ピクセル数:128 pixcel
Here, the fluorine detected by the TOF-SIMS apparatus is BaF + , C 3 F 3 + , C 2 F 4 + , C 2 F 5 + , C 3 F 5 + ions, and BaF + ions are It is detected with the highest intensity. It should be noted that a TOF-SIMS device manufactured by ION-TOF: TOF. In the case of SIMS 5, the measurement conditions are as follows.
Primary ion: Bi 3 ++ (Primary ion energy: 25 kV)
Secondary in polarity: Positive ion
Measurement area: 300μm × 300μm
Number of scans: 16 times Number of pixels: 128 pixels

なお、焼結金属層22aおよび22bを形成する前に、セラミック素体12の表面にフッ素層23が形成されてもよい。この場合、図4に示すように、セラミック素体12の端部において、セラミック素体12と焼結金属層22aとの間およびセラミック素体12と焼結金属層22bとの間にフッ素層23が形成され、導電性樹脂層24aおよび24bの端部がフッ素層23で覆われる。また、導電性樹脂層24aおよび24bは、それぞれ焼結金属層22aおよび22bとめっき層26aおよび26bとで覆われているため、導電性樹脂層24aおよび24bに水分が浸入することが防止される。   Note that the fluorine layer 23 may be formed on the surface of the ceramic body 12 before forming the sintered metal layers 22a and 22b. In this case, as shown in FIG. 4, at the end of the ceramic body 12, a fluorine layer 23 is provided between the ceramic body 12 and the sintered metal layer 22a and between the ceramic body 12 and the sintered metal layer 22b. Are formed, and the ends of the conductive resin layers 24 a and 24 b are covered with the fluorine layer 23. In addition, since the conductive resin layers 24a and 24b are respectively covered with the sintered metal layers 22a and 22b and the plating layers 26a and 26b, moisture can be prevented from entering the conductive resin layers 24a and 24b. .

なお、フッ素層23は、セラミック素体12の端面全体や焼結金属層22aおよび22b全体を覆うように形成されている必要はなく、第1の外部電極20aおよび第2の外部電極20bの端部において、セラミック素体12と導電性樹脂層24aとの間およびセラミック素体12と導電性樹脂層24bとの間に形成されていれば、導電性樹脂層24aおよび24bへの水分の浸入を防止することができる。   Note that the fluorine layer 23 does not have to be formed so as to cover the entire end face of the ceramic body 12 or the entire sintered metal layers 22a and 22b, but the ends of the first external electrode 20a and the second external electrode 20b. In this case, if it is formed between the ceramic body 12 and the conductive resin layer 24a and between the ceramic body 12 and the conductive resin layer 24b, moisture can enter the conductive resin layers 24a and 24b. Can be prevented.

次に、上述の積層セラミックコンデンサ10を製造する方法の一例について説明する。   Next, an example of a method for manufacturing the above-described multilayer ceramic capacitor 10 will be described.

まず、セラミック素体12内のセラミック層14を構成するためのセラミック材料を含むセラミックグリーンシートを用意する。   First, a ceramic green sheet containing a ceramic material for constituting the ceramic layer 14 in the ceramic body 12 is prepared.

次に、そのセラミックグリーンシートの上に、導電性ペーストを塗布することによって、導電パターンを形成する。なお、導電性ペーストの塗布は、たとえば、スクリーン印刷法などの各種印刷法によって行うことができる。導電性ペーストは、導電性微粒子の他に、公知のパインダーや溶剤を含んでいてもよい。   Next, a conductive pattern is formed on the ceramic green sheet by applying a conductive paste. The conductive paste can be applied by various printing methods such as a screen printing method. The conductive paste may contain a known binder or solvent in addition to the conductive fine particles.

そして、導電パターンが形成されていない複数枚のセラミックグリーンシートと、第1の内部電極または第2の内部電極に対応した形状の導電パターンが形成されているセラミックグリーンシートと、導電パターンが形成されていない複数枚のセラミックグリーンシートとをこの順番で積層し、積層方向にプレスすることによって、マザー積層体を作製する。   A plurality of ceramic green sheets on which no conductive pattern is formed, a ceramic green sheet on which a conductive pattern having a shape corresponding to the first internal electrode or the second internal electrode is formed, and the conductive pattern are formed. A plurality of ceramic green sheets that are not stacked are stacked in this order and pressed in the stacking direction to produce a mother stacked body.

それから、マザー積層体の上の仮想のカットラインに沿ってマザー積層体をカッティングすることによって、マザー積層体から複数の生のセラミック積層体を作製する。なお、マザー積層体のカッティングは、ダイシングや押切によって行うことができる。生のセラミック積層体に対しては、バレル研磨などを施し、稜線部や角部を丸めてもよい。   Then, by cutting the mother laminate along a virtual cut line on the mother laminate, a plurality of raw ceramic laminates are produced from the mother laminate. Note that the cutting of the mother laminate can be performed by dicing or pressing. The raw ceramic laminate may be subjected to barrel polishing or the like to round the ridge line portion or the corner portion.

そして、生のセラミック積層体の焼成を行う。この焼成工程において、第1の内部電極および第2の内部電極が焼成される。焼成温度は、使用するセラミック材料や導電性ペーストの種類により適宜設定することができる。焼成温度は、たとえば、900℃〜1300℃とすることができる。   Then, the raw ceramic laminate is fired. In the firing step, the first internal electrode and the second internal electrode are fired. The firing temperature can be appropriately set depending on the type of ceramic material and conductive paste used. The firing temperature can be, for example, 900 ° C. to 1300 ° C.

このようにして得られたセラミック積層体(セラミック素体)と焼結金属層との間にフッ素層を形成するために、セラミック素体がフッ素溶液に浸漬されて乾燥させられる。   In order to form a fluorine layer between the ceramic laminate (ceramic body) thus obtained and the sintered metal layer, the ceramic body is immersed in a fluorine solution and dried.

それから、ディッピングなどの方法によって、焼成後のセラミック積層体(セラミック素体)の両端部に導電性ペーストを塗布する。   Then, a conductive paste is applied to both ends of the fired ceramic laminate (ceramic body) by a method such as dipping.

次に、セラミック積層体に塗布した導電性ペーストをたとえば60℃〜180℃の中で10分間熱風乾燥する。   Next, the conductive paste applied to the ceramic laminate is dried with hot air, for example, at 60 ° C. to 180 ° C. for 10 minutes.

その後、乾燥した導電性ペーストを焼き付けて焼結金属層を形成する。   Thereafter, the dried conductive paste is baked to form a sintered metal layer.

なお、焼結金属層と導電性樹脂層との間にフッ素層を形成する場合には、セラミック素体のみをフッ素溶液に浸漬するのではなく、焼結金属層を形成したセラミック素体がフッ素溶液に浸漬される。   When a fluorine layer is formed between the sintered metal layer and the conductive resin layer, the ceramic body in which the sintered metal layer is formed is not a fluorine solution, but only the ceramic body is immersed in a fluorine solution. Immerse in the solution.

それから、導電性樹脂層上にNiめっき層および、Niめっき層上に形成されたSnめっき層からなるめっき層を施すことによって、積層セラミックコンデンサ10を製造することができる。   Then, the multilayer ceramic capacitor 10 can be manufactured by applying a plating layer comprising a Ni plating layer and a Sn plating layer formed on the Ni plating layer on the conductive resin layer.

上述のように、このような構成を有する積層セラミックコンデンサ10のようなフッ素層が形成された積層セラミック電子部品では、セラミック素体の主面と導電性樹脂層との間に疎水性を有するフッ素が存在することにより、外部電極の端部からの水分の浸入を防止することができる。それにより、導電性樹脂層に水分が含まれることが防止され、積層セラミック電子部品をリフローにより基板上に実装する際におけるはんだ爆ぜを防止することができる。
このような積層セラミック電子部品において、フッ素が焼結金属層と導電性樹脂層との間に存在すれば、導電性樹脂層と外界との遮断をより強固なものとすることができ、導電性樹脂層への水分の浸入を防止することができる。
さらに、フッ素がセラミック素体と焼結金属層との間に形成されていても、導電性樹脂層と外界との遮断を強固なものとすることができ、導電性樹脂層への水分の浸入を防止することができる。
As described above, in the multilayer ceramic electronic component in which the fluorine layer is formed, such as the multilayer ceramic capacitor 10 having such a configuration, fluorine having hydrophobicity between the main surface of the ceramic element body and the conductive resin layer. Therefore, it is possible to prevent moisture from entering from the end of the external electrode. Thereby, it is possible to prevent moisture from being contained in the conductive resin layer, and it is possible to prevent solder explosion when the multilayer ceramic electronic component is mounted on the substrate by reflow.
In such a multilayer ceramic electronic component, if fluorine is present between the sintered metal layer and the conductive resin layer, the barrier between the conductive resin layer and the outside can be made stronger, and the conductive It is possible to prevent moisture from entering the resin layer.
Furthermore, even if fluorine is formed between the ceramic body and the sintered metal layer, the conductive resin layer and the outside can be strongly blocked, and moisture can enter the conductive resin layer. Can be prevented.

(実験例)
まず、実施例として、セラミック素体と焼結金属層との間にフッ素層を形成した積層セラミックコンデンサを20個と、焼結金属層と導電性樹脂層との間にフッ素層を形成した積層セラミックコンデンサを20個作製した。
また、比較例として、フッ素層を設けていない積層セラミックコンデンサを20個作製した。
これらの積層セラミックコンデンサについて、リフローにより基板に実装したところ、比較例では、導電性樹脂層への水分の浸入がみられ、20個中15個ではんだ爆ぜが見られたが、実施例でははんだ爆ぜは発生しなかった。
(Experimental example)
First, as an example, 20 laminated ceramic capacitors in which a fluorine layer is formed between a ceramic body and a sintered metal layer, and a laminate in which a fluorine layer is formed between a sintered metal layer and a conductive resin layer Twenty ceramic capacitors were produced.
As a comparative example, 20 multilayer ceramic capacitors not provided with a fluorine layer were produced.
When these multilayer ceramic capacitors were mounted on a substrate by reflow, in the comparative example, moisture permeated into the conductive resin layer, and 15 solder explosions were observed in 20 of them. No explosion occurred.

上述の実施の形態および実施例では、第1の外部電極および第2の外部電極がセラミック素体の側面にも形成されているが、1の外部電極および第2の外部電極は、セラミック素体の側面には形成されなくてもよい。第1の外部電極および第2の外部電極は、セラミック素体の両端面および少なくとも第1の主面または第2の主面に形成されていればよい。このようにして積層セラミック電子部品に第1の外部電極および第2の外部電極を形成すれば、これらの外部電極を形成した第1の主面または第2の主面を実装面として積層セラミック電子部品を実装しやすい。 In the above-described embodiments and examples, the first external electrode and the second external electrode are also formed on the side surface of the ceramic body, but the first external electrode and the second external electrode are It does not have to be formed on the side of the body. The first external electrode and the second external electrode may be formed on both end surfaces of the ceramic body and at least the first main surface or the second main surface. When the first external electrode and the second external electrode are formed on the multilayer ceramic electronic component in this way, the multilayer ceramic electronic is formed using the first main surface or the second main surface on which these external electrodes are formed as a mounting surface. Easy to mount components.

また、上述の実施の形態および実施例では、めっき層がNiめっき層およびSnめっき層で構成されているが、めっき層は、1層のめっき層または3層以上のめっき層で構成されてもよい。   In the above-described embodiments and examples, the plating layer is composed of a Ni plating layer and a Sn plating layer, but the plating layer may be composed of one plating layer or three or more plating layers. Good.

上述の実施の形態および実施例では、セラミック素体の材料として誘電体セラミックを用いたが、この発明では、積層セラミック電子部品の種類によっては、セラミック素体の材料として、フェライトなどの磁性体セラミック、スピネル系セラミックなどの半導体セラミック、PZT系セラミックなどの圧電体セラミックを用いることもできる。
積層セラミック電子部品は、セラミック素体として、磁性体セラミックを用いた場合は積層セラミックインダクタとして機能し、半導体セラミックを用いた場合は積層セラミックサーミスタとして機能し、圧電体セラミックを用いた場合は積層セラミック圧電部品として機能する。ただし、積層セラミック電子部品を積層セラミックインダクタとして機能させる場合には、内部電極はコイル状の導体となる。
In the above-described embodiments and examples, the dielectric ceramic is used as the material of the ceramic body. In the present invention, depending on the type of the multilayer ceramic electronic component, the ceramic body material may be a magnetic ceramic such as ferrite. Further, semiconductor ceramics such as spinel ceramics, and piezoelectric ceramics such as PZT ceramics can also be used.
The multilayer ceramic electronic component functions as a multilayer ceramic inductor when using a ceramic ceramic as a ceramic body, as a multilayer ceramic thermistor when using a semiconductor ceramic, and as a multilayer ceramic when using a piezoelectric ceramic. Functions as a piezoelectric component. However, when the multilayer ceramic electronic component functions as a multilayer ceramic inductor, the internal electrode is a coiled conductor.

この発明にかかるセラミック電子部品は、特にたとえば、積層セラミックコンデンサ、積層セラミックインダクタ、積層セラミックサーミスタ、積層セラミック圧電部品などとして好適に用いられる。   The ceramic electronic component according to the present invention is particularly preferably used as, for example, a multilayer ceramic capacitor, a multilayer ceramic inductor, a multilayer ceramic thermistor, a multilayer ceramic piezoelectric component, or the like.

10 積層セラミックコンデンサ
12 セラミック素体
12a 第1の主面
12b 第2の主面
12c 第1の側面
12d 第2の側面
12e 第1の端面
12f 第2の端面
14 セラミック層
16a 第1の内部電極
16b 第2の内部電極
18a 露出部
18b 露出部
20a 第1の外部電極
20b 第2の外部電極
22a 焼結金属層
22b 焼結金属層
23 フッ素層
24a 導電性樹脂層
24b 導電性樹脂層
26a めっき層
26b めっき層
28a Niめっき層
28b Niめっき層
30a Snめっき層
30b Snめっき層
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12 Ceramic body 12a 1st main surface 12b 2nd main surface 12c 1st side surface 12d 2nd side surface 12e 1st end surface 12f 2nd end surface 14 Ceramic layer 16a 1st internal electrode 16b Second internal electrode 18a Exposed portion 18b Exposed portion 20a First external electrode 20b Second external electrode 22a Sintered metal layer 22b Sintered metal layer 23 Fluorine layer 24a Conductive resin layer 24b Conductive resin layer 26a Plating layer 26b Plating layer 28a Ni plating layer 28b Ni plating layer 30a Sn plating layer 30b Sn plating layer

Claims (5)

内部電極が埋設され、第1の主面と、前記第1の主面に相対する第2の主面と、前記第1の主面および前記第2の主面に接続する第1の側面と、前記第1の側面に相対する第2の側面と、前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に接続する第1の端面と、前記第1の端面に相対する第2の端面とを有するセラミック素体と、
前記内部電極に電気的に接続される前記セラミック素体の前記第1の端面と前記第2の端面および、前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、
前記外部電極は、前記セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、
前記セラミック素体の第1の主面第2の主面、第1の側面、第2の側面、第1の端面、第2の端面の各面上にフッ素が存在することを特徴とする、積層セラミック電子部品。
An internal electrode embedded; a first main surface; a second main surface opposite to the first main surface; and a first side surface connected to the first main surface and the second main surface A second side surface opposite to the first side surface, the first main surface, the second main surface, the first side surface and the first end surface connected to the second side surface, A ceramic body having a second end face opposite to the first end face;
The first end surface and the second end surface of the ceramic body electrically connected to the internal electrode, the first main surface, the second main surface, the first side surface, and the first A laminated ceramic electronic component comprising external electrodes formed on two side surfaces,
The external electrode, in order from the ceramic body side, comprises a sintered metal layer, a conductive resin layer and a plating layer,
A fluorine layer is present on each of the first main surface , the second main surface , the first side surface, the second side surface, the first end surface, and the second end surface of the ceramic body. Multi-layer ceramic electronic parts.
内部電極が埋設され、第1の主面と、前記第1の主面に相対する第2の主面と、前記第1の主面および前記第2の主面に接続する第1の側面と、前記第1の側面に相対する第2の側面と、前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に接続する第1の端面と、前記第1の端面に相対する第2の端面とを有するセラミック素体と、
前記内部電極に電気的に接続される前記セラミック素体の前記第1の端面と前記第2の端面および、前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に形成された外部電極と、を備えた積層セラミック電子部品であって、
前記外部電極は、前記セラミック素体側から順に、焼結金属層、導電性樹脂層およびめっき層を備え、
前記セラミック素体の第1の主面第2の主面、第1の側面、第2の側面、第1の端面、第2の端面の各面上にTOF−SIMS分析により検出されるフッ素が存在することを特徴とする、積層セラミック電子部品。
An internal electrode embedded; a first main surface; a second main surface opposite to the first main surface; and a first side surface connected to the first main surface and the second main surface A second side surface opposite to the first side surface, the first main surface, the second main surface, the first side surface and the first end surface connected to the second side surface, A ceramic body having a second end face opposite to the first end face;
The first end surface and the second end surface of the ceramic body electrically connected to the internal electrode, the first main surface, the second main surface, the first side surface, and the first A laminated ceramic electronic component comprising external electrodes formed on two side surfaces,
The external electrode, in order from the ceramic body side, comprises a sintered metal layer, a conductive resin layer and a plating layer,
Fluorine detected by TOF-SIMS analysis on each of the first main surface , the second main surface , the first side surface, the second side surface, the first end surface, and the second end surface of the ceramic body. A multilayer ceramic electronic component characterized in that a layer is present.
前記フッ素層は、フッ素が存在しない部分において電気的な導通が確保される、請求項1または2に記載の積層セラミック電子部品。The multilayer ceramic electronic component according to claim 1, wherein the fluorine layer ensures electrical conduction in a portion where fluorine is not present. 第1の主面と、前記第1の主面に相対する第2の主面と、前記第1の主面および前記第2の主面に接続する第1の側面と、前記第1の側面に相対する第2の側面と、前記第1の主面、前記第2の主面、前記第1の側面および前記第2の側面に接続する第1の端面と、
前記第1の端面に相対する第2の端面とを有するセラミック素体を準備する工程、
前記セラミック素体をフッ素溶液に浸漬して前記セラミック素体に付着したフッ素溶液を乾燥させることによりフッ素層を形成する工程、
前記積層体の両端部において前記フッ素層上に導電性ペーストを塗布して焼き付けることにより焼結金属層を形成する工程、
前記焼結金属層上に導電性樹脂を付与して硬化させることにより導電性樹脂層を形成する工程、および
前記導電性樹脂層上にめっき層を形成する工程を含む、積層セラミック電子部品の製造方法。
A first main surface; a second main surface opposite to the first main surface; a first side surface connected to the first main surface and the second main surface; and the first side surface. A first side surface connected to the first main surface, the second main surface, the first side surface, and the second side surface,
Preparing a ceramic body having a second end face opposite to the first end face;
Forming a fluorine layer by immersing the ceramic body in a fluorine solution and drying the fluorine solution attached to the ceramic body;
Forming a sintered metal layer by applying and baking a conductive paste on the fluorine layer at both ends of the laminate;
Manufacture of a multilayer ceramic electronic component comprising a step of forming a conductive resin layer by applying and curing a conductive resin on the sintered metal layer, and a step of forming a plating layer on the conductive resin layer Method.
前記フッ素層は、フッ素が存在しない部分において電気的な導通が確保される、請求項4に記載の積層セラミック電子部品の製造方法。The method for manufacturing a multilayer ceramic electronic component according to claim 4, wherein the fluorine layer ensures electrical conduction in a portion where fluorine does not exist.
JP2015166701A 2014-12-11 2015-08-26 Multilayer ceramic electronic components Active JP6610086B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/944,656 US9881741B2 (en) 2014-12-11 2015-11-18 Multilayer ceramic electronic component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014251309 2014-12-11
JP2014251309A JP2015053528A (en) 2014-12-11 2014-12-11 Multilayer ceramic electronic component

Publications (2)

Publication Number Publication Date
JP2016115918A JP2016115918A (en) 2016-06-23
JP6610086B2 true JP6610086B2 (en) 2019-11-27

Family

ID=52702266

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2014251309A Pending JP2015053528A (en) 2014-12-11 2014-12-11 Multilayer ceramic electronic component
JP2015166701A Active JP6610086B2 (en) 2014-12-11 2015-08-26 Multilayer ceramic electronic components

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2014251309A Pending JP2015053528A (en) 2014-12-11 2014-12-11 Multilayer ceramic electronic component

Country Status (1)

Country Link
JP (2) JP2015053528A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996240B2 (en) 2020-12-18 2024-05-28 Samsung Electro-Mechanics Co., Ltd. Electronic component having a body and sealing thin film disposed in a microhole of the body

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6641935B2 (en) * 2015-12-01 2020-02-05 Tdk株式会社 Electronic components
JP7206836B2 (en) * 2018-11-20 2023-01-18 株式会社村田製作所 Electronic component manufacturing method
DE102020107286A1 (en) 2019-03-28 2020-10-01 Taiyo Yuden Co., Ltd. Multi-layer ceramic capacitor and method for its manufacture
JP7367447B2 (en) * 2019-10-15 2023-10-24 株式会社村田製作所 Coil components and their manufacturing methods, and electronic components mounted with coil components
WO2024135831A1 (en) * 2022-12-22 2024-06-27 Tdk株式会社 All-solid-state battery and electronic device
KR20240122212A (en) * 2023-02-03 2024-08-12 삼성전기주식회사 Multilayer electronic component

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08203771A (en) * 1995-01-27 1996-08-09 Murata Mfg Co Ltd Ceramic electronic component
JP5439954B2 (en) * 2009-06-01 2014-03-12 株式会社村田製作所 Multilayer electronic component and manufacturing method thereof
JP5768471B2 (en) * 2010-05-19 2015-08-26 株式会社村田製作所 Manufacturing method of ceramic electronic component

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996240B2 (en) 2020-12-18 2024-05-28 Samsung Electro-Mechanics Co., Ltd. Electronic component having a body and sealing thin film disposed in a microhole of the body

Also Published As

Publication number Publication date
JP2015053528A (en) 2015-03-19
JP2016115918A (en) 2016-06-23

Similar Documents

Publication Publication Date Title
JP6610086B2 (en) Multilayer ceramic electronic components
US9881741B2 (en) Multilayer ceramic electronic component
US10008331B2 (en) Multilayer ceramic electronic component
US9941049B2 (en) Multilayer ceramic electronic component
JP5870894B2 (en) Ceramic electronic component and method for manufacturing the same
JP5870895B2 (en) Ceramic electronic component and method for manufacturing the same
KR102307944B1 (en) Multilayer ceramic capacitor
US9552927B2 (en) Ceramic electronic component
US8988854B1 (en) Multilayer ceramic electronic component
KR102112107B1 (en) Electronic component and method of producing electronic component
JP6274044B2 (en) Ceramic electronic components
JP6939762B2 (en) Multilayer ceramic electronic components and their mounting structure
JP2015109411A (en) Ceramic electronic component
JP2015026840A (en) Ceramic electronic component and taping electronic component series
JP2015084435A (en) Laminate ceramic electronic part
JP2013118357A (en) Ceramic electronic component and manufacturing method of the same
JP2015109415A (en) Multilayer ceramic electronic component, serial taping electronic component, and manufacturing method for multilayer ceramic electronic component
JP2015026815A (en) Ceramic electronic component and method of manufacturing the same
KR101973441B1 (en) Multi-layered ceramic capacitor and method of manufacturing the same
KR101859098B1 (en) Multilayer ceramic electronic component
JP2012151175A (en) Ceramic electronic component, ceramic electronic component mounting structure, and ceramic electronic component manufacturing method
KR101574462B1 (en) Laminated ceramic electronic component
JP2015039037A (en) Multilayer ceramic electronic component
KR101579704B1 (en) Laminated ceramic electronic component
KR101579703B1 (en) Laminated ceramic electronic component

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180510

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191014

R150 Certificate of patent or registration of utility model

Ref document number: 6610086

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150