JP6591938B2

JP6591938B2 - Optical integrated circuit

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Publication number: JP6591938B2
Application number: JP2016136587A
Authority: JP
Inventors: 卓磨相原; 土澤　泰; 泰土澤; 達郎開
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2016-07-11
Filing date: 2016-07-11
Publication date: 2019-10-16
Anticipated expiration: 2036-07-11
Also published as: JP2018010028A

Description

本発明は、光集積回路および光集積回路の製造方法に関し、特に、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板に集積した光集積回路とその製造方法に関する。 The present invention relates to an optical integrated circuit and an optical integrated circuit manufacturing method, and more particularly to an optical integrated circuit in which a semiconductor active element and a plurality of optical waveguides are integrated on the same semiconductor substrate, and a manufacturing method thereof.

近年、インターネット等における通信トラフィックの増加に伴い、光通信用デバイスの更なる低消費電力化、高速化、大容量化、高集積化、および低価格化が求められている。これらの要求に対し、シリコン（Ｓｉ）をベースとした光素子、およびその光素子を集積化した光集積回路が注目されている。 In recent years, with an increase in communication traffic on the Internet and the like, there has been a demand for further lower power consumption, higher speed, larger capacity, higher integration, and lower price of optical communication devices. In response to these demands, an optical element based on silicon (Si) and an optical integrated circuit in which the optical element is integrated are attracting attention.

シリコンは、光通信波長帯に対して光吸収が小さく、またシリカ（二酸化ケイ素（ＳｉＯ₂））等の光導波路のクラッド材料に対して高い屈折率差を有することから、低損失で高密度な光回路を実現することが可能となる。また、半導体アクティブ素子である、キャリアプラズマ効果を利用したシリコン半導体光変調器では、４０Ｇｂｐｓの高速な光変調が実現されている。 Silicon has low optical loss in the optical communication wavelength band, and has a high refractive index difference with respect to the cladding material of the optical waveguide such as silica (silicon dioxide (SiO ₂ )), so that it has low loss and high density. An optical circuit can be realized. In addition, a silicon semiconductor optical modulator using the carrier plasma effect, which is a semiconductor active element, realizes high-speed optical modulation of 40 Gbps.

シリコンベースの光回路を適用した光通信用デバイスの実用化には、光回路の更なる低光損失化、温度依存性の低減、および加工トレランスの向上等の高性能化が必要である。
近年、光回路の高性能化の手法の一つとして、例えばシリカやシリコン酸窒化膜（ＳｉＯＮ膜）を用いた光デバイスとシリコンを用いた光デバイスとを集積化した光集積回路が検討されている。 For practical use of a device for optical communication to which a silicon-based optical circuit is applied, it is necessary to further improve the performance of the optical circuit, such as further reducing optical loss, reducing temperature dependence, and improving processing tolerance.
In recent years, an optical integrated circuit in which an optical device using, for example, silica or a silicon oxynitride film (SiON film) and an optical device using silicon are integrated has been studied as one technique for improving the performance of an optical circuit. Yes.

例えば、非特許文献１では、シリカを用いたアレイ型導波路グレーティング（ＡＷＧ：ａｒｒａｙｅｄ−ｗａｖｅｇｕｉｄｅｇｒａｔｉｎｇ）とリブ型シリコン半導体光変調器とを一つの半導体基板に集積化した光集積回路が報告されている。 For example, Non-Patent Document 1 reports an optical integrated circuit in which an arrayed-waveguide grating (AWG) using a silica and a rib-type silicon semiconductor optical modulator are integrated on a single semiconductor substrate. Yes.

また、非特許文献２には、シリコン光導波路の光モードを、アドオン工程により形成した２層目の光導波路に結合させる構造として、テーパ状に細めた各導波路を対向させて配置したスポットサイズ変換構造が報告されている。なお、本明細書において「結合」とは、光学的な接続を意味するものとする。 Further, Non-Patent Document 2 discloses a spot size in which each waveguide narrowed in a tapered shape is opposed to each other as a structure for coupling an optical mode of a silicon optical waveguide to a second-layer optical waveguide formed by an add-on process. A conversion structure has been reported. In the present specification, “coupled” means optical connection.

非特許文献２に開示されたスポットサイズ変換構造では、光モードは各導波路の層間に挿入された誘電体膜（絶縁膜）から成る中間層を介して結合しており、その中間層の厚みが薄いほど結合長は短くなる傾向にある。そのため、光集積回路の高集積化のために、中間層の厚みは、例えば１００ｎｍ程度まで薄くすることが望ましい。 In the spot size conversion structure disclosed in Non-Patent Document 2, the optical mode is coupled via an intermediate layer made of a dielectric film (insulating film) inserted between the layers of each waveguide, and the thickness of the intermediate layer. The thinner the thickness, the shorter the bond length. For this reason, it is desirable to reduce the thickness of the intermediate layer to, for example, about 100 nm in order to achieve high integration of the optical integrated circuit.

上記スポットサイズ変換構造において、上記中間層は、シリコン導波路を形成した後に、誘電体膜を成膜し、その後、誘電体膜を平坦化処理することにより形成されている。一方、２層目の光導波路は、上記中間層を薄く形成した後、２層目の光導波路材料を成膜し、その後、当該光導波路材料を所望の形状にエッチングすることにより形成される。 In the spot size conversion structure, the intermediate layer is formed by forming a dielectric film after forming a silicon waveguide, and then planarizing the dielectric film. On the other hand, the second optical waveguide is formed by forming the intermediate layer thinly, forming a second optical waveguide material, and then etching the optical waveguide material into a desired shape.

Tai Tsuchizawa et al., “Monolithic Integration of Silicon-, Germanium-, and Silica-Based Optical Devices for Telecommunications Applications”, IEEE Journal of Selected Topics in Quantum Electronics, Vol. 17, No. 3, 516-525 (2011).Tai Tsuchizawa et al., “Monolithic Integration of Silicon-, Germanium-, and Silica-Based Optical Devices for Telecommunications Applications”, IEEE Journal of Selected Topics in Quantum Electronics, Vol. 17, No. 3, 516-525 (2011) . Ying Huang et al., “CMOS compatible monolithic multi-layer Si3N4-onSOI platform for low-loss high performance silicon photonics dense integration”, Vo. 22, No. 18, 21859-21865 (2014).Ying Huang et al., “CMOS compatible monolithic multi-layer Si3N4-onSOI platform for low-loss high performance silicon photonics dense integration”, Vo. 22, No. 18, 21859-21865 (2014).

本願発明者らの検討によれば、非特許文献１，２に開示されているように、シリカやシリコン酸窒化膜（ＳｉＯＮ膜）を用いた光デバイスとシリコンを用いた光デバイスとを集積化する場合には、以下に示す課題があることが明らかとなった。 According to the study by the inventors of the present application, as disclosed in Non-Patent Documents 1 and 2, an optical device using silica or a silicon oxynitride film (SiON film) and an optical device using silicon are integrated. When doing so, it became clear that there are the following problems.

図５は、光アクティブ素子と複数層の光導波路を一つのＳＯＩ基板上に形成したシリコンベースの光集積回路の概略構造を示す断面図である。
図５に示される光集積回路９００は、１層目にリブ型のシリコン光導波路を構成するコア９６と、コア９６の一部に設けられた半導体アクティブ素子としての半導体光変調器９７と、チャネル型のシリコン導波路を構成するコア９４，９５とが形成され、２層目にシリコンとは異なる材料（ＳｉＯｘまたはＳｉＯｘＮｙ）から成る光導波路９８が形成されている。同図に示される光集積回路９００は、上述した製造工程を経て作製される。 FIG. 5 is a cross-sectional view showing a schematic structure of a silicon-based optical integrated circuit in which an optical active element and a plurality of optical waveguides are formed on one SOI substrate.
An optical integrated circuit 900 shown in FIG. 5 includes a core 96 constituting a rib-type silicon optical waveguide in the first layer, a semiconductor optical modulator 97 as a semiconductor active element provided in a part of the core 96, a channel Cores 94 and 95 constituting a silicon waveguide of the type are formed, and an optical waveguide 98 made of a material different from silicon (SiOx or SiOxNy) is formed in the second layer. The optical integrated circuit 900 shown in the figure is manufactured through the manufacturing process described above.

半導体光変調器９７は、ＳＯＩ基板９０上に、リブ型のコア９６の両側に形成されたチャネル９７Ａ，９７Ｂに不純物（ｎ−Ｓｉとｐ−Ｓｉ）を夫々ドープし、チャネル９７Ａ，９７Ｂに金属から成る電極９９Ａ，９９Ｂを夫々接続した構造を有している。 The semiconductor optical modulator 97 is formed by doping impurities (n-Si and p-Si) into the channels 97A and 97B formed on both sides of the rib-type core 96 on the SOI substrate 90, respectively. The electrodes 99A and 99B made of are connected to each other.

チャネル型のコア９４から成るシリコン光導波路の光モードは、中間層である薄い絶縁膜（ＳｉＯ₂）９２を介して２層目の光導波路９８に結合する。絶縁膜９２は、コア９４，９５と同一面上に形成された半導体光変調器９７のパッシベーション膜としても機能する。したがって、各層の光導波路間の距離（コア９４とコア９８との間の距離）と半導体光変調器９７のパッシベーション膜の厚さ（金属電極とＳＯＩ層間の厚み）は同一となる。 The optical mode of the silicon optical waveguide composed of the channel type core 94 is coupled to the second-layer optical waveguide 98 through a thin insulating film (SiO ₂ ) 92 which is an intermediate layer. The insulating film 92 also functions as a passivation film for the semiconductor optical modulator 97 formed on the same plane as the cores 94 and 95. Therefore, the distance between the optical waveguides in each layer (the distance between the core 94 and the core 98) and the thickness of the passivation film of the semiconductor optical modulator 97 (the thickness between the metal electrode and the SOI layer) are the same.

一般に、シリコン光導波路の伝送損失を抑えるためには、シリコン光導波路と金属電極との距離を離す必要がある。例えば、図５に示す光集積回路９００の場合、電極９９Ａとコア９５との間の距離、すなわちパッシベーション膜としての絶縁膜９２の厚さを、コア９５から成る光導波路の光モードが電極９９Ａに干渉しない（オーバーラップしない）程度まで大きくする必要がある。 Generally, in order to suppress transmission loss of a silicon optical waveguide, it is necessary to increase the distance between the silicon optical waveguide and the metal electrode. For example, in the case of the optical integrated circuit 900 shown in FIG. 5, the distance between the electrode 99A and the core 95, that is, the thickness of the insulating film 92 as a passivation film is set so that the optical mode of the optical waveguide composed of the core 95 changes to the electrode 99A. It is necessary to increase it to such an extent that it does not interfere (does not overlap).

一方、上述したように、１層目のコア９４から成る光導波路と２層目のコア９８から成る光導波路との光モード結合（光結合）を高効率化するためには、中間層としての絶縁膜９２の厚さ（コア９４とコア９８との間の距離）を１００ｎｍ程度まで薄くすることが望ましい。
例えば、図５において、１層目のコア９４から成る光導波路と２層目のコア９８から成る光導波路との光結合を高効率化するために、平坦化処理により絶縁膜９２を薄くし、コア９４とコア９８との間の距離を１００ｎｍとする場合を考える。 On the other hand, as described above, in order to increase the efficiency of optical mode coupling (optical coupling) between the optical waveguide composed of the first core 94 and the optical waveguide composed of the second core 98, It is desirable to reduce the thickness of the insulating film 92 (the distance between the core 94 and the core 98) to about 100 nm.
For example, in FIG. 5, in order to increase the efficiency of optical coupling between the optical waveguide composed of the first-layer core 94 and the optical waveguide composed of the second-layer core 98, the insulating film 92 is thinned by a planarization process. Consider a case where the distance between the core 94 and the core 98 is 100 nm.

この場合、電極９９Ａとコア９５との間の距離も１００ｎｍになるので、仮に、図５に示すように電極９９Ａとコア９５とを基板の積層方向に重なり有して配置すると、コア９５から成る光導波路の光モードが金属からなる電極９９Ａと干渉し、コア９５から成る光導波路９５の伝送損失が大きくなってしまう。そこで、伝送損失を抑えるためには、コア９５と電極９９Ａとを、基板９０の平面方向（基板９０の積層方向と垂直な方向）に離間して形成する必要があり、光デバイスの集積度が低下する。 In this case, since the distance between the electrode 99A and the core 95 is also 100 nm, if the electrode 99A and the core 95 are arranged so as to overlap each other in the substrate stacking direction as shown in FIG. The optical mode of the optical waveguide interferes with the electrode 99A made of metal, and the transmission loss of the optical waveguide 95 made of the core 95 increases. Therefore, in order to suppress transmission loss, it is necessary to form the core 95 and the electrode 99A apart from each other in the plane direction of the substrate 90 (direction perpendicular to the stacking direction of the substrate 90), and the degree of integration of the optical device is increased. descend.

このように、半導体光変調器のような半導体アクティブ素子と複数層の光導波路を同一の半導体基板上に集積する場合、光デバイスの高集積化と各層の光導波路間の光結合の高効率化とを両立することは容易ではない。 As described above, when a semiconductor active element such as a semiconductor optical modulator and a plurality of optical waveguides are integrated on the same semiconductor substrate, high integration of optical devices and high efficiency of optical coupling between optical waveguides of each layer are achieved. It is not easy to achieve both.

本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に集積した光集積回路において、光デバイスの高集積化と各層の光導波路間の光結合の高効率化を図ることにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an optical integrated circuit in which a semiconductor active element and a plurality of optical waveguides are integrated on the same semiconductor substrate. The purpose is to increase the efficiency of integration and optical coupling between optical waveguides of each layer.

本発明に係る光集積回路（１００，１０１）は、第１クラッド層（１１）上に形成された第１コア（１４）、第２コア（１５）、第３コア（１６）、および第３コアの一部に設けられた半導体アクティブ素子（１７）と、第１クラッド層上に形成され、第１コア、第２コア、第３コア、および半導体アクティブ素子を覆う第２クラッド層（１２）と、第２クラッド層上に、第１コアの少なくとも一部と積層方向に重なりを有して形成された第４コア（２０Ａ）と、第２クラッド層上に、第２コアの少なくとも一部と積層方向に重なりを有して形成され、半導体アクティブ素子と電気的に接続するための金属から成る電極（１９Ａ，１９Ｂ）とを有し、第１コアと第４コアとは、光結合可能な第１距離（Ｌ１）を離して配置され、第２コアと電極とは、第１距離よりも長い第２距離（Ｌ２）を離して配置されていることを特徴とする。 The optical integrated circuit (100, 101) according to the present invention includes a first core (14), a second core (15), a third core (16), and a third core formed on the first cladding layer (11). A semiconductor active element (17) provided in a part of the core and a second cladding layer (12) formed on the first cladding layer and covering the first core, the second core, the third core, and the semiconductor active element A fourth core (20A) formed on the second cladding layer so as to overlap at least a part of the first core in the stacking direction; and at least a part of the second core on the second cladding layer. And electrodes (19A, 19B) made of metal for electrically connecting to the semiconductor active element, and the first core and the fourth core can be optically coupled. The first distance (L1) is spaced apart and the second core is And it is characterized by being spaced apart a longer second length (L2) than the first distance.

上記光集積回路において、第２クラッド層上に、半導体アクティブ素子と第２コアの少なくとも一部と積層方向に重なりを有して形成され、第４コアと同一の材料で第４コアと同じ厚さに形成された絶縁膜（２０Ｂ）を更に有し、電極は、絶縁膜上に、第２コアの少なくとも一部と積層方向に重なりを有して形成され、絶縁膜は、第２コアの光モードが電極と干渉しない厚さを有していてもよい。 In the above-described optical integrated circuit, the semiconductor active element and at least a part of the second core are formed on the second cladding layer so as to overlap each other in the stacking direction, and are the same material as the fourth core and have the same thickness as the fourth core. And the electrode is formed on the insulating film so as to overlap at least a part of the second core in the stacking direction. The insulating film is formed on the second core. The optical mode may have a thickness that does not interfere with the electrode.

上記光集積回路において、第２クラッド層は、第２コアと電極との間の厚さが第１コアと第４コアとの間の厚さよりも大きくてもよい。 In the optical integrated circuit, the thickness of the second cladding layer between the second core and the electrode may be larger than the thickness between the first core and the fourth core.

なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。 In the above description, as an example, constituent elements on the drawing corresponding to the constituent elements of the invention are represented by reference numerals with parentheses.

本発明によれば、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に集積した光集積回路において、光デバイスの高集積化と各層の光導波路間の光結合の高効率化を図ることが可能となる。 According to the present invention, in an optical integrated circuit in which a semiconductor active element and a plurality of layers of optical waveguides are integrated on the same semiconductor substrate, high integration of optical devices and high efficiency of optical coupling between optical waveguides of each layer are achieved. It becomes possible to plan.

図１は、実施の形態１に係る光集積回路の構造を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing the structure of the optical integrated circuit according to the first embodiment. 図２Ａは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2A is a diagram illustrating the method of manufacturing the optical integrated circuit according to the first embodiment. 図２Ｂは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2B is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｃは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2C is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｄは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2D is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｅは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2E is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｆは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2F is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｇは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2G is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図２Ｈは、実施の形態１に係る光集積回路の製造方法を示す図である。FIG. 2H is a diagram illustrating the manufacturing method of the optical integrated circuit according to the first embodiment. 図３は、実施の形態２に係る光集積回路の構造を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing the structure of the optical integrated circuit according to the second embodiment. 図４Ａは、実施の形態２に係る光集積回路の製造方法を示す図である。FIG. 4A is a diagram illustrating the method of manufacturing the optical integrated circuit according to the second embodiment. 図４Ｂは、実施の形態２に係る光集積回路の製造方法を示す図である。FIG. 4B is a diagram illustrating the manufacturing method of the optical integrated circuit according to the second embodiment. 図４Ｃは、実施の形態２に係る光集積回路の製造方法を示す図である。FIG. 4C is a diagram illustrating the manufacturing method of the optical integrated circuit according to the second embodiment. 図４Ｄは、実施の形態２に係る光集積回路の製造方法を示す図である。FIG. 4D is a diagram illustrating the manufacturing method of the optical integrated circuit according to the second embodiment. 図４Ｅは、実施の形態２に係る光集積回路の製造方法を示す図である。FIG. 4E is a diagram illustrating the manufacturing method of the optical integrated circuit according to the second embodiment. 図５は、従来の光集積回路の構造を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing the structure of a conventional optical integrated circuit.

以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

≪実施の形態１≫
図１は、実施の形態１に係る光集積回路の構造を模式的に示す断面図である。
同図に示される光集積回路１００は、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に形成した構造を有している。 << Embodiment 1 >>
FIG. 1 is a cross-sectional view schematically showing the structure of the optical integrated circuit according to the first embodiment.
The optical integrated circuit 100 shown in the figure has a structure in which a semiconductor active element and a plurality of optical waveguides are formed on the same semiconductor substrate.

具体的に、光集積回路１００は、第１クラッド層１２が形成された半導体基板１０、第２クラッド層１２、第１コア１４、第２コア１５、第３コア１６、半導体アクティブ素子１７、第４コア２０Ａ、絶縁膜２０Ｂ、電極１９、および第３クラッド層１３から構成されている。 Specifically, the optical integrated circuit 100 includes the semiconductor substrate 10 on which the first cladding layer 12 is formed, the second cladding layer 12, the first core 14, the second core 15, the third core 16, the semiconductor active element 17, the first The four cores 20 A, the insulating film 20 B, the electrode 19, and the third cladding layer 13 are included.

第１クラッド層１２は、半導体基板（例えばＳｉ基板）１０上に形成される。第１クラッド層１２は、例えばシリコン酸化物（例えばＳｉＯ₂）層から構成される。 The first cladding layer 12 is formed on a semiconductor substrate (for example, Si substrate) 10. The first cladding layer 12 is composed of, for example, a silicon oxide (for example, SiO ₂ ) layer.

本実施の形態では、半導体基板１０がＳＯＩ基板であり、半導体基板１０（以下、「ＳＯＩ基板１０」とも称する。）における埋め込み酸化膜（ＢＯＸ：ＢｕｒｉｅｄＯｘｉｄｅ）層を第１クラッド層１１とする場合を一例として説明するが、これに限定されるものではない。 In the present embodiment, the semiconductor substrate 10 is an SOI substrate, and a buried oxide (BOX) layer in the semiconductor substrate 10 (hereinafter also referred to as “SOI substrate 10”) is the first cladding layer 11. However, the present invention is not limited to this.

第１コア１４、第２コア１５、および第３コア１６は、第１クラッド層１１上に形成される。第１コア１２、第２コア１５、および第３コア１６は、例えばシリコン（Ｓｉ）から構成される。 The first core 14, the second core 15, and the third core 16 are formed on the first cladding layer 11. The first core 12, the second core 15, and the third core 16 are made of, for example, silicon (Si).

第２クラッド層１２は、第１クラッド層１１上に、第１コア１４、第２コア１５、第３コア１６、および後述する半導体アクティブ素子１７を覆って形成される。第２クラッド層１２は、例えば第１クラッド層１１と同様に、シリコン酸化物（例えばＳｉＯ₂）から構成される。 The second cladding layer 12 is formed on the first cladding layer 11 so as to cover the first core 14, the second core 15, the third core 16, and a semiconductor active element 17 described later. The second cladding layer 12 is made of silicon oxide (for example, SiO ₂ ), for example, like the first cladding layer 11.

第１コア１４と第２コア１５は、第１クラッド層１２および第２クラッド層１２とともに、チャネル型の光導波路を夫々構成する。第３コア１６は、第１クラッド層１２および第２クラッド層１２とともに、リブ型の光導波路を構成する。 The first core 14 and the second core 15 together with the first cladding layer 12 and the second cladding layer 12 constitute a channel type optical waveguide, respectively. The third core 16 constitutes a rib-type optical waveguide together with the first cladding layer 12 and the second cladding layer 12.

半導体アクティブ素子１７は、リブ型の第３コア１６の一部に設けられている。具体的に、半導体アクティブ素子１７は、第１クラッド層１１上において半導体基板１０の積層方向と垂直な方向に第３コア１６の一部を挟んで形成されたチャネル１７Ａ，１７Ｂに不純物（ｎ−Ｓｉとｐ−Ｓｉ）を夫々ドープし、チャネル１７Ａ，１７Ｂに電極１９Ａ，１９Ｂを夫々接続した構造を有している。 The semiconductor active element 17 is provided in a part of the rib-type third core 16. Specifically, the semiconductor active element 17 includes impurities (n−) on the channels 17A and 17B formed on the first cladding layer 11 with a part of the third core 16 sandwiched in a direction perpendicular to the stacking direction of the semiconductor substrate 10. Si and p-Si) are doped, and the electrodes 19A and 19B are connected to the channels 17A and 17B, respectively.

本明細書では、光集積回路１００において、チャネル１７Ａ，１７Ｂと、チャネル１７Ａ，１７Ｂに挟まれた第３コア１６の一部の領域を含む部分を半導体アクティブ素子１７と称する。半導体アクティブ素子１７としては、位相変調器やマッハツェンダ変調器等の光変調器を例示することができる。 In this specification, in the optical integrated circuit 100, a portion including the channels 17A and 17B and a partial region of the third core 16 sandwiched between the channels 17A and 17B is referred to as a semiconductor active element 17. Examples of the semiconductor active element 17 include an optical modulator such as a phase modulator and a Mach-Zehnder modulator.

第４コア２０Ａは、第２クラッド層１２上に、第１コア１４の少なくとも一部と積層方向に重なりを有して形成されている。第４コア２０Ａは、第１コア１４、第２コア１５、および第３コア１６と異なる材料によって構成されている。具体的に、第４コア２０は、絶縁性を有し、かつ組成変化により屈折率を変化させることが可能な絶縁材料から構成されている。上記絶縁材料としては、シリカ（ＳｉＯｘ）やシリコン酸窒化膜（ＳｉＯｘＮｙ）等のシリコン化合物から成る絶縁材料を例示することができる。 The fourth core 20A is formed on the second cladding layer 12 so as to overlap at least a part of the first core 14 in the stacking direction. The fourth core 20 A is made of a material different from that of the first core 14, the second core 15, and the third core 16. Specifically, the fourth core 20 is made of an insulating material having insulating properties and capable of changing the refractive index by changing the composition. Examples of the insulating material include insulating materials made of silicon compounds such as silica (SiOx) and silicon oxynitride film (SiOxNy).

電極１９Ａ，１９Ｂは、第２クラッド層１２上に、第２コア１５の少なくとも一部と半導体基板１０の積層方向に重なりを有して形成され、半導体アクティブ素子１７と電気的に接続するための金属材料から構成されている。当該金属材料としては、金（Ａｕ）、銅（Ｃｕ）、およびアルミ（Ａｌ）等を例示することができる。 The electrodes 19 A and 19 B are formed on the second cladding layer 12 so as to overlap at least a part of the second core 15 and the semiconductor substrate 10 in the stacking direction, and are electrically connected to the semiconductor active element 17. It is composed of a metal material. Examples of the metal material include gold (Au), copper (Cu), and aluminum (Al).

光集積回路１００において、第１コア１４と第４コア２０Ａとは、光結合可能な距離Ｌ１を離して配置され、第２コア１５と電極１９Ａとは、距離Ｌ１よりも長い距離Ｌ２を離して配置されている。 In the optical integrated circuit 100, the first core 14 and the fourth core 20A are arranged at a distance L1 that can be optically coupled, and the second core 15 and the electrode 19A are separated by a distance L2 that is longer than the distance L1. Has been placed.

第１コア１４と第４コア２０Ａとの距離Ｌ１は、光モードの結合効率が最適になるように調整される。例えば、距離Ｌ１は１００ｎｍ（例えば±１０％の誤差を含む）である。一方、第２コア１５と電極１９Ａとの距離Ｌ２は、例えば、第２コア１５の光モードが電極１９Ａと干渉しない（オーバーラップしない）程度の長さである。 The distance L1 between the first core 14 and the fourth core 20A is adjusted so that the optical mode coupling efficiency is optimized. For example, the distance L1 is 100 nm (for example, including an error of ± 10%). On the other hand, the distance L2 between the second core 15 and the electrode 19A is, for example, a length such that the optical mode of the second core 15 does not interfere (do not overlap) with the electrode 19A.

図１に示されるように、本実施の形態に係る光集積回路１００では、第２クラッド層１２の一部の領域に絶縁膜２０Ｂを形成するとともに、絶縁膜２０Ｂ上に電極１９Ａ，１９Ｂを形成して、電極１９Ａ，１９Ｂを第２クラッド層１２からかさ上げすることにより、Ｌ１＜Ｌ２を実現している。 As shown in FIG. 1, in the optical integrated circuit 100 according to the present embodiment, the insulating film 20B is formed in a partial region of the second cladding layer 12, and the electrodes 19A and 19B are formed on the insulating film 20B. Thus, by raising the electrodes 19A and 19B from the second cladding layer 12, L1 <L2 is realized.

絶縁膜２０Ｂは、第２クラッド層１２上に、半導体アクティブ素子１７と第２コア１５の少なくとも一部とＳＯＩ基板１０の積層方向に重なりを有して形成されている。電極１９Ａ，１９Ｂは、絶縁膜２０Ｂ上に、第２コア１５の少なくとも一部とＳＯＩ基板１０の積層方向に重なりを有して形成されている。 The insulating film 20 B is formed on the second cladding layer 12 so as to overlap in the stacking direction of the semiconductor active element 17 and the second core 15 and the SOI substrate 10. The electrodes 19A and 19B are formed on the insulating film 20B so as to overlap at least a part of the second core 15 and the SOI substrate 10 in the stacking direction.

ここで、絶縁膜２０Ｂは、第４コア２０Ａと同一の材料から構成されている。また、絶縁膜２０Ｂは、第４コア２０Ａと同じ厚さに形成されている。詳細は後述するが、絶縁膜２０Ｂと第４コア２０Ａは、シリカ（ＳｉＯｘ）やシリコン酸窒化膜（ＳｉＯｘＮｙ）から成る一つの絶縁層を選択的にエッチングすることにより、同時に形成される。絶縁膜２０Ｂは、第２コア１５の光モードが電極１９Ａと干渉しない程度の厚さＬ３を有しており、Ｌ２＝Ｌ１＋Ｌ３である。 Here, the insulating film 20B is made of the same material as that of the fourth core 20A. The insulating film 20B is formed to the same thickness as the fourth core 20A. Although details will be described later, the insulating film 20B and the fourth core 20A are simultaneously formed by selectively etching one insulating layer made of silica (SiOx) or silicon oxynitride film (SiOxNy). The insulating film 20B has a thickness L3 such that the optical mode of the second core 15 does not interfere with the electrode 19A, and L2 = L1 + L3.

第２クラッド層１２上には、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂを覆って第３クラッド層１３が形成されている。第３クラッド層１３は、例えば第２クラッド層１２と同一の材料から構成されている。第３クラッド層１３は、第４コア２０Ａおよび第２クラッド層１２とともにチャネル型の光導波路を構成する一方、電極１９Ａ，１９Ｂとその周辺の領域とを絶縁する絶縁膜として機能する。 A third cladding layer 13 is formed on the second cladding layer 12 so as to cover the fourth core 20A, the insulating film 20B, and the electrodes 19A and 19B. The third cladding layer 13 is made of, for example, the same material as the second cladding layer 12. The third cladding layer 13 constitutes a channel-type optical waveguide together with the fourth core 20A and the second cladding layer 12, and functions as an insulating film that insulates the electrodes 19A and 19B from the surrounding area.

なお、電極１９Ａ，１９Ｂは、図示されない領域において、第３クラッド層１３に形成された貫通孔（コンタクトホール）を介して外部の電子回路等と接続可能となっている。 The electrodes 19A and 19B can be connected to an external electronic circuit or the like through a through hole (contact hole) formed in the third cladding layer 13 in a region not shown.

次に、実施の形態１に係る光集積回路１００の製造方法について説明する。
図２Ａ〜図２Ｈに、光集積回路１００の製造方法を示す。なお、図２Ａ〜図２Ｈには、光集積回路１００の製造過程における光集積回路１００の断面の一部が模式的に図示されている。 Next, a method for manufacturing the optical integrated circuit 100 according to the first embodiment will be described.
2A to 2H show a method for manufacturing the optical integrated circuit 100. FIG. 2A to 2H schematically show a part of the cross section of the optical integrated circuit 100 in the manufacturing process of the optical integrated circuit 100.

図２Ａに示されるように、先ず、シリコンウェハから成る半導体基板１０上に形成されたシリコン酸化膜（ＳｉＯ₂）からなる第１クラッド層１１上に、シリコン光導波路となる第１コア１４、第２コア１５、および第３コア１６と、半導体アクティブ素子１７のチャネル１７Ａ，１７Ｂとを形成する（ステップＳ１）。例えば、ＳＯＩ基板を用意し、そのＳＯＩ基板のＢＯＸ層（第１クラッド層１１）上の表面Ｓｉ層を、よく知られたフォトリソグラフィー技術とドライエッチング技術によって選択的に除去することにより、チャネル型の第１コア１４および第２コア１５と、リブ型の第３コア１６と、第３コア１６の一部を挟んでチャネル１７Ａ，１７Ｂとを形成する。 As shown in FIG. 2A, first, on a first cladding layer 11 made of a silicon oxide film (SiO ₂ ) formed on a semiconductor substrate 10 made of a silicon wafer, a first core 14 that becomes a silicon optical waveguide, The two cores 15 and the third core 16 and the channels 17A and 17B of the semiconductor active element 17 are formed (step S1). For example, a channel type is prepared by preparing an SOI substrate and selectively removing the surface Si layer on the BOX layer (first cladding layer 11) of the SOI substrate by a well-known photolithography technique and dry etching technique. The first core 14 and the second core 15, the rib-type third core 16, and the channels 17 A and 17 B are formed with a part of the third core 16 interposed therebetween.

次に、図２Ｂに示されるように、第３コア１６の両側に設けられたチャネル１７Ａ，１７Ｂに不純物をドープする（ステップＳ２）。例えば、チャネル１７Ａの表面Ｓｉ層にＢを導入することにより、ｐ型半導体領域を形成するとともに、チャネル１７Ｂの表面Ｓｉ層にＡｓを導入することにより、ｎ型半導体領域を形成する。上記不純物の導入は、例えば、よく知られたイオン注入法等により行えばよい。 Next, as shown in FIG. 2B, the channels 17A and 17B provided on both sides of the third core 16 are doped with impurities (step S2). For example, a p-type semiconductor region is formed by introducing B into the surface Si layer of the channel 17A, and an n-type semiconductor region is formed by introducing As into the surface Si layer of the channel 17B. The introduction of the impurity may be performed by, for example, a well-known ion implantation method.

次に、図２Ｃに示されるように、第１クラッド層１２上に、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂを覆うように第２クラッド層１２を形成する（ステップＳ３）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第１クラッド層１１、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂ上に堆積させることで第２クラッド層１２を作成する。 Next, as shown in FIG. 2C, the second cladding layer 12 is formed on the first cladding layer 12 so as to cover the first core 14, the second core 15, the third core 16, and the channels 17A and 17B. (Step S3). For example, a material (for example, silicon oxide) adjusted to have a desired refractive index by a well-known plasma CVD method is used as the first cladding layer 11, the first core 14, the second core 15, and the third core 16. And the second cladding layer 12 is formed by depositing on the channels 17A and 17B.

次に、図２Ｄに示されるように、第２クラッド層１２を薄膜化する（ステップＳ４）。例えば、よく知られたＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術により、第２クラッド層１２の膜厚（距離Ｌ１）が例えば１００ｎｍになるように第２クラッド層１２を除去する。 Next, as shown in FIG. 2D, the second cladding layer 12 is thinned (step S4). For example, the second cladding layer 12 is removed by a well-known CMP (Chemical Mechanical Polishing) technique so that the film thickness (distance L1) of the second cladding layer 12 is, for example, 100 nm.

次に、図２Ｅに示されるように、第２クラッド層１２上に、中間層２０を形成する（ステップＳ５）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した絶縁材料（例えばシリカやシリコン酸窒化膜等）を第２クラッド層１２上に堆積させることで中間層（絶縁層）２０を形成する。 Next, as shown in FIG. 2E, the intermediate layer 20 is formed on the second cladding layer 12 (step S5). For example, an intermediate layer (insulating layer) is deposited on the second cladding layer 12 by depositing an insulating material (such as silica or silicon oxynitride film) adjusted to have a desired refractive index by a well-known plasma CVD method. 20 is formed.

次に、図２Ｆに示されるように、中間層２０を選択的にエッチングすることにより、第４コア２０Ａと絶縁膜２０Ｂを形成する（第６工程）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって、中間層２０を選択的に除去してコア形状を作製することにより第４コア２０Ａを形成し、チャネル１７Ａ，１７Ｂと第２コア１５および第３コア１６の一部を覆う領域に絶縁膜２０Ｂを形成する。このとき、後述する電極１９Ａ，１９Ｂを形成するための貫通孔１８を、絶縁膜２０Ｂおよび第２クラッド層１２のチャネル１７Ａ，１７Ｂと積層方向に重なりを有する領域に形成しておく。 Next, as shown in FIG. 2F, the fourth core 20A and the insulating film 20B are formed by selectively etching the intermediate layer 20 (sixth step). For example, the fourth core 20A is formed by selectively removing the intermediate layer 20 by well-known photolithography technique and dry etching technique to produce the core shape, and the channels 17A and 17B and the second core 15 and An insulating film 20 B is formed in a region covering a part of the third core 16. At this time, a through-hole 18 for forming electrodes 19A and 19B described later is formed in a region overlapping with the insulating film 20B and the channels 17A and 17B of the second cladding layer 12 in the stacking direction.

次に、図２Ｇに示されるように、電極１９Ａ，１９Ｂを形成する（ステップＳ７）。例えば、その貫通孔１８を覆うように金属を堆積させることにより、電極１９Ａ，１９Ｂを形成する。ここで、上記金属の堆積は、例えば、使用する金属の種類に応じて、よく知られた蒸着法、スパッタ法、めっき法等により行えばよい。 Next, as shown in FIG. 2G, electrodes 19A and 19B are formed (step S7). For example, the electrodes 19A and 19B are formed by depositing a metal so as to cover the through hole 18. Here, the metal may be deposited by, for example, a well-known vapor deposition method, sputtering method, plating method, or the like according to the type of metal used.

次に、図２Ｈに示されるように、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂを覆うように、第３クラッド層１３を形成する（ステップＳ８）。例えば、ステップＳ３と同様に、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂ上に堆積させることで第３クラッド層１３を作成する。 Next, as shown in FIG. 2H, the third cladding layer 13 is formed so as to cover the second cladding layer 12, the fourth core 20A, the insulating film 20B, and the electrodes 19A and 19B (step S8). For example, as in step S3, a material (for example, silicon oxide) adjusted to have a desired refractive index by a well-known plasma CVD method is used as the second cladding layer 12, the fourth core 20A, and the insulating film 20B. The third cladding layer 13 is formed by depositing on the electrodes 19A and 19B.

その後、電極１９Ａ，１９Ｂと外部の電子回路とを電気的に接続するためのコンタクトの形成等の工程を経て、光集積回路１００が作製される。 Thereafter, the optical integrated circuit 100 is manufactured through processes such as forming contacts for electrically connecting the electrodes 19A and 19B to an external electronic circuit.

なお、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂの作製プロセスとしては、先に作製された第１コア１４、第２コア１５、第３コア１６、チャネル１７Ａ，１７Ｂやその他のデバイスを破壊しないようなプロセス（低温プロセス）であれば、上述した作製プロセスに限定されず、種々の作製プロセスを適用することができる。 The fourth core 20A, the insulating film 20B, and the electrodes 19A and 19B are manufactured by the first core 14, the second core 15, the third core 16, the channels 17A and 17B, and other devices that are manufactured in advance. As long as the process does not destroy (low temperature process), the manufacturing process is not limited to the above-described manufacturing process, and various manufacturing processes can be applied.

以上、実施の形態１に係る光集積回路１００によれば、１層目の光導波路を構成する第１コア１４と２層目の光導波路を構成する第４コア２０Ａとは、光結合可能な距離Ｌ１を離して配置され、１層目の別の光導波路を構成する第２コア１５と半導体アクティブ素子１７の電極１９とは、距離Ｌ１よりも長い距離Ｌ２を離して配置されているので、光デバイスの高集積化と各層の光導波路間の光結合の高効率化とを両立することが可能となる。 As described above, according to the optical integrated circuit 100 according to the first embodiment, the first core 14 constituting the first optical waveguide and the fourth core 20A constituting the second optical waveguide can be optically coupled. Since the second core 15 and the electrode 19 of the semiconductor active element 17 constituting another optical waveguide of the first layer are arranged apart from each other by a distance L1, they are arranged apart from each other by a distance L2 longer than the distance L1. It is possible to achieve both high integration of the optical device and high efficiency of optical coupling between the optical waveguides of each layer.

具体的には、光集積回路１００は、半導体アクティブ素子１７および第２コア１５の少なくとも一部と積層方向に重なりを有する第２クラッド層１２上の領域に、２層目の第４コア２０Ａと同一の光導波路材料から成る絶縁膜２０Ｂを形成し、その絶縁膜２０Ｂ上に半導体アクティブ素子１７の電極１９Ａ，１９Ｂを形成している。すなわち、２層目の光導波路を構成する第４コア２０Ａと同一の光導波路材料によって形成した絶縁膜２０により、半導体アクティブ素子１７のパッシベーション膜の高さをかさ上げしている。
これにより、半導体アクティブ素子１７における電極１９Ａ，１９Ｂと第２クラッド層１２との距離は絶縁膜２０Ｂの厚みＬ３だけ離れるので、半導体アクティブ素子１７に隣接した領域にシリコン光導波路（第２コア１５）を形成しても、金属（電極１９Ａ、１９Ｂ）による上記シリコン光導波路の光モードの吸収を防ぐことが可能となる。 Specifically, the optical integrated circuit 100 includes a second layer of the fourth core 20A in a region on the second cladding layer 12 that overlaps at least a part of the semiconductor active element 17 and the second core 15 in the stacking direction. An insulating film 20B made of the same optical waveguide material is formed, and electrodes 19A and 19B of the semiconductor active element 17 are formed on the insulating film 20B. That is, the height of the passivation film of the semiconductor active element 17 is raised by the insulating film 20 formed of the same optical waveguide material as that of the fourth core 20A constituting the second-layer optical waveguide.
As a result, the distance between the electrodes 19A, 19B and the second cladding layer 12 in the semiconductor active element 17 is separated by the thickness L3 of the insulating film 20B. Even if formed, it is possible to prevent absorption of the optical mode of the silicon optical waveguide by the metal (electrodes 19A and 19B).

また、半導体アクティブ素子１７の電極１９Ａ，１９Ｂと第２コア１５との積層方向の距離Ｌ２は、第２クラッド層１２の膜厚のみならず、絶縁膜２０Ｂの厚さＬ３の値を変えることによって調整することができるので、第１コア１４から成る光導波路と第４コア２０Ａから成る光導波路との間の光結合が高効率となるように第２クラッド層１２の膜厚（距離Ｌ１）を薄くした場合であっても、絶縁膜２０Ｂの厚さＬ３を変えることによって距離Ｌ２を必要な大きさに保つことができる。 The distance L2 in the stacking direction between the electrodes 19A and 19B of the semiconductor active element 17 and the second core 15 is changed by changing not only the thickness of the second cladding layer 12 but also the thickness L3 of the insulating film 20B. Since it can be adjusted, the film thickness (distance L1) of the second cladding layer 12 is set so that the optical coupling between the optical waveguide made of the first core 14 and the optical waveguide made of the fourth core 20A becomes highly efficient. Even when the thickness is reduced, the distance L2 can be maintained at a required size by changing the thickness L3 of the insulating film 20B.

したがって、実施の形態１に係る光集積回路１００によれば、シリコンベースの光集積回路の集積密度を低下させることなく、各層の光導波路間の光モードの高効率な結合が可能となる。 Therefore, according to the optical integrated circuit 100 according to the first embodiment, high-efficiency coupling of optical modes between the optical waveguides of the respective layers is possible without reducing the integration density of the silicon-based optical integrated circuit.

また、実施の形態１に係る光集積回路１００によれば、半導体アクティブ素子１７の電極１９Ａ，１９Ｂをかさ上げするための絶縁膜２０Ｂを第４コア２０Ａと同じ絶縁材料によって同時に形成することができるので、従来の光集積回路９０と比べて、絶縁膜２０Ｂを作製することによる製造プロセスの増加はなく、製造コストの増大を抑えることが可能となる。 Further, according to the optical integrated circuit 100 according to the first embodiment, the insulating film 20B for raising the electrodes 19A and 19B of the semiconductor active element 17 can be formed simultaneously with the same insulating material as that of the fourth core 20A. Therefore, compared to the conventional optical integrated circuit 90, there is no increase in the manufacturing process due to the production of the insulating film 20B, and an increase in manufacturing cost can be suppressed.

≪実施の形態２≫
図３は、実施の形態２に係る光集積回路１０１の構造を模式的に示す図である。
同図に示される光集積回路１０１は、第２クラッド層１２の厚みが、半導体アクティブ素子１７が形成される領域と第１クラッド層１４が形成される領域とで相違する点において、実施の形態１に係る光集積回路１００と相違し、その他の構成は光集積回路１００と同様である。なお、実施の形態２に係る光集積回路１０１において、光集積回路１００と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。 << Embodiment 2 >>
FIG. 3 is a diagram schematically showing the structure of the optical integrated circuit 101 according to the second embodiment.
The optical integrated circuit 101 shown in the figure is different from the first embodiment in that the thickness of the second cladding layer 12 is different between the region where the semiconductor active element 17 is formed and the region where the first cladding layer 14 is formed. 1 is the same as that of the optical integrated circuit 100. In the optical integrated circuit 101 according to the second embodiment, the same components as those in the optical integrated circuit 100 are denoted by the same reference numerals, and detailed description thereof is omitted.

具体的に、光集積回路１０１は、第１クラッド層１２が形成された半導体基板１０、第２クラッド層１２Ａ、第１コア１４、第２コア１５、第３コア１６、半導体アクティブ素子１７、第４コア２０Ａ、電極１９、および第３クラッド層１３から構成されている。 Specifically, the optical integrated circuit 101 includes a semiconductor substrate 10 on which the first cladding layer 12 is formed, a second cladding layer 12A, a first core 14, a second core 15, a third core 16, a semiconductor active element 17, The four cores 20 A, the electrode 19, and the third cladding layer 13 are included.

第２クラッド層１２Ａは、実施の形態１に係る光集積回路１０１の第２クラッド層１２と同様に、シリコン酸化物（例えばＳｉＯ₂）から構成される。 Similar to the second cladding layer 12 of the optical integrated circuit 101 according to the first embodiment, the second cladding layer 12A is made of silicon oxide (for example, SiO ₂ ).

図３に示されるように、第２クラッド層１２Ａは、第２コア１５と電極１９Ａとの間の厚さが第１コア１４と第４コア２０Ａとの間の厚さよりも大きい。
具体的に、第１コア１４の少なくも一部と半導体基板１０の積層方向に重なりを有する第２クラッド層１２Ａの領域Ａの厚さ、すなわち、１層目の光導波路を構成する第１コア１４と２層目の光導波路を構成する第４コア２０との間の距離Ｌ１は、上記光導波路間の光モード結合の効率が最適になるように調整される。具体的には、実施の形態１に係る光集積回路１００と同様に、距離Ｌ１＝１００ｎｍ（例えば±１０％の誤差を含む）となるように第２クラッド層１２Ａの領域Ａの厚さが調整されている。 As shown in FIG. 3, in the second cladding layer 12A, the thickness between the second core 15 and the electrode 19A is larger than the thickness between the first core 14 and the fourth core 20A.
Specifically, the thickness of the region A of the second cladding layer 12A that overlaps at least a part of the first core 14 in the stacking direction of the semiconductor substrate 10, that is, the first core constituting the first optical waveguide. The distance L1 between 14 and the fourth core 20 constituting the second-layer optical waveguide is adjusted so that the efficiency of optical mode coupling between the optical waveguides is optimized. Specifically, as in the optical integrated circuit 100 according to the first embodiment, the thickness of the region A of the second cladding layer 12A is adjusted so that the distance L1 = 100 nm (including ± 10% error, for example). Has been.

一方、半導体アクティブ素子１７および第２コア１５の少なくとも一部と半導体基板１０の積層方向に重なりを有する第２クラッド層１２Ａの領域Ｂの厚さ、すなわち電極１９Ｂと第２コア１５との間の距離Ｌ２は、例えば、第２コア１５の光モードが電極１９Ａと干渉しない（オーバーラップしない）程度の長さに調整されている。具体的には、Ｌ２＞Ｌ１である。 On the other hand, the thickness of the region B of the second cladding layer 12A that overlaps at least a part of the semiconductor active element 17 and the second core 15 in the stacking direction of the semiconductor substrate 10, that is, between the electrode 19B and the second core 15. The distance L2 is adjusted, for example, to such a length that the optical mode of the second core 15 does not interfere (do not overlap) with the electrode 19A. Specifically, L2> L1.

次に、実施の形態２に係る光集積回路１０１の製造方法について説明する。
図４Ａ〜図４Ｅに、光集積回路１０１の製造方法を示す。なお、図４Ａ〜図４Ｅには、光集積回路１０１の製造過程における光集積回路１００の断面の一部が模式的に図示されている。 Next, a method for manufacturing the optical integrated circuit 101 according to the second embodiment will be described.
4A to 4E show a method for manufacturing the optical integrated circuit 101. FIG. 4A to 4E schematically show a part of a cross section of the optical integrated circuit 100 in the process of manufacturing the optical integrated circuit 101.

光集積回路１０１の製造方法において、ステップＳ１〜Ｓ２までの工程は、実施の形態１に係る光集積回路１００の製造方法と同様であることから、詳細な説明を省略し、それ以降の工程について詳細に説明する。 In the manufacturing method of the optical integrated circuit 101, the steps from S1 to S2 are the same as the manufacturing method of the optical integrated circuit 100 according to the first embodiment. This will be described in detail.

ステップＳ２によってチャネル１７Ａ，１７Ｂに不純物を注入した後、図４Ａに示されるように、第１クラッド層１１上に、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂを覆うように第２クラッド層１２Ａを形成する（ステップＳ１３）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第１クラッド層１１、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂ上に堆積させることで第２クラッド層１２Ａを作成する。その後、例えば、よく知られたＣＭＰ技術により第１クラッド層１２Ａを平坦化する。 After the impurities are implanted into the channels 17A and 17B in step S2, the first core 14, the second core 15, the third core 16, and the channels 17A and 17B are formed on the first cladding layer 11 as shown in FIG. 4A. The second cladding layer 12A is formed so as to cover (Step S13). For example, a material (for example, silicon oxide) adjusted to have a desired refractive index by a well-known plasma CVD method is used as the first cladding layer 11, the first core 14, the second core 15, and the third core 16. And the second cladding layer 12A is formed by depositing on the channels 17A and 17B. Thereafter, for example, the first cladding layer 12A is planarized by a well-known CMP technique.

このとき、第２クラッド層１２Ａは、第２コア１５の光モードが後述する第２クラッド層１２Ａ上に形成される電極１９と干渉しない（オーバーラップしない）程度の厚さとなるとように形成される。 At this time, the second cladding layer 12A is formed so that the optical mode of the second core 15 has a thickness that does not interfere with (does not overlap) the electrode 19 formed on the second cladding layer 12A described later. .

次に、図４Ｂに示されるように、第２クラッド層１２Ａの第１コア１４上の領域Ａを薄膜化する（ステップＳ１４）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって、第２クラッド層１２Ａの第１コア１４上の領域Ａの膜厚（第１コア１４の積層方向の上面までの厚さ）が例えば１００ｎｍになるように第２クラッド層１２Ａを選択的に除去する。 Next, as shown in FIG. 4B, the region A on the first core 14 of the second cladding layer 12A is thinned (step S14). For example, the film thickness of the region A on the first core 14 of the second cladding layer 12A (thickness up to the upper surface in the stacking direction of the first core 14) is, for example, 100 nm by well-known photolithography technology and dry etching technology. The second cladding layer 12A is selectively removed so that

次に、図４Ｃに示されるように、電極１９Ａ，１９Ｂを形成する（ステップＳ１５）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって第２クラッド層１２Ａを選択的に除去して貫通孔１８を形成し、その貫通孔１８に金属を堆積させることにより、電極１９Ａ，１９Ｂを形成する。ここで、上記金属の堆積方法は、ステップＳ７と同様である。 Next, as shown in FIG. 4C, electrodes 19A and 19B are formed (step S15). For example, the second cladding layer 12A is selectively removed by a well-known photolithography technique and dry etching technique to form a through hole 18 and a metal is deposited in the through hole 18 to thereby form the electrodes 19A and 19B. Form. Here, the metal deposition method is the same as in step S7.

次に、図４Ｄに示されるように、第４コア２０Ｃを形成する（ステップＳ１６）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した絶縁材料（例えばシリカやシリコン酸窒化膜等）を第２クラッド層１２上に堆積させて絶縁層を形成し、その後、よく知られたフォトリソグラフィー技術とドライエッチング技術によって上記絶縁層を選択的にエッチングすることにより、第２クラッド層１２Ａ上の第１コア１４の少なくとも一部を覆う領域に第４コア２０Ｃを形成する。 Next, as shown in FIG. 4D, the fourth core 20C is formed (step S16). For example, an insulating material (for example, silica or silicon oxynitride film) adjusted to have a desired refractive index by a well-known plasma CVD method is deposited on the second cladding layer 12 to form an insulating layer, and then The fourth core 20C is formed in a region covering at least a part of the first core 14 on the second cladding layer 12A by selectively etching the insulating layer by a well-known photolithography technique and dry etching technique. To do.

その後、図４Ｅに示されるように、第２クラッド層１２Ａ、第４コア２０Ｃ、および電極１９Ａ，１９Ｂを覆うように、第３クラッド層１３を形成する（ステップＳ１７）。例えば、ステップＳ３と同様に、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂ上に堆積させることで第３クラッド層１３を作成する。 Thereafter, as shown in FIG. 4E, the third cladding layer 13 is formed so as to cover the second cladding layer 12A, the fourth core 20C, and the electrodes 19A and 19B (step S17). For example, as in step S3, a material (for example, silicon oxide) adjusted to have a desired refractive index by a well-known plasma CVD method is used as the second cladding layer 12, the fourth core 20A, and the insulating film 20B. The third cladding layer 13 is formed by depositing on the electrodes 19A and 19B.

なお、第４コア２０Ｃ、第２クラッド層１２Ａ、および電極１９Ａ，１９Ｂの作製プロセスとしては、先に作製された第１コア１４、第２コア１５、第３コア１６、チャネル１７Ａ，１７Ｂやその他のデバイスを破壊しないようなプロセス（低温プロセス）であれば、上述した作製プロセスに限定されず、種々の作製プロセスを適用することができる。 The fourth core 20C, the second cladding layer 12A, and the electrodes 19A and 19B are manufactured by the first core 14, the second core 15, the third core 16, the channels 17A and 17B, and the other previously manufactured. As long as it is a process that does not destroy the device (low temperature process), the manufacturing process is not limited to the above-described manufacturing process, and various manufacturing processes can be applied.

以上、実施の形態２に係る光集積回路１０１によれば、第２クラッド層１２の半導体アクティブ素子１７および第２コア１５上の領域Ｂの厚みが、第２クラッド層１２の第１コア１４上の領域Ａの厚みよりも大きいので、実施の形態１に係る光集積回路１００と同様に、シリコンベースの光集積回路の集積密度を低下させることなく、各層の光導波路間の光モードの高効率な結合が可能となる。 As described above, according to the optical integrated circuit 101 according to the second embodiment, the thickness of the region B on the semiconductor active element 17 and the second core 15 in the second cladding layer 12 is the same as that on the first core 14 in the second cladding layer 12. Therefore, the optical mode between the optical waveguides in each layer is highly efficient without reducing the integration density of the silicon-based optical integrated circuit, as in the optical integrated circuit 100 according to the first embodiment. Coupling becomes possible.

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。 As mentioned above, although the invention made by the present inventors has been specifically described based on the embodiment, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention.

例えば、チップ１における第１クラッド層１１、第２クラッド層１２、および第３クラッド層１３が、シリコン酸化物から構成される場合を例示したが、これに限られず、その他の材料から構成されてもよい。例えば、シリコン窒化物（ＳｉＮ）や屈折率調整樹脂等から構成されてもよい。 For example, the case where the first clad layer 11, the second clad layer 12, and the third clad layer 13 in the chip 1 are made of silicon oxide is exemplified, but the present invention is not limited to this, and is made of other materials. Also good. For example, it may be composed of silicon nitride (SiN), a refractive index adjusting resin, or the like.

１００，１０１…光集積回路、１０…半導体基板、１１…第１クラッド層、１２，１２Ａ…第２クラッド層、１３…第３クラッド層、１４…第１コア、１５…第２コア、１６…第３コア、１７…半導体アクティブ素子、１７Ａ，１７Ｂ…チャネル、１８…貫通孔、１９Ａ，１９Ｂ…電極、２０…中間層、２０Ａ，２０Ｃ…第４コア、２０Ｂ…絶縁膜。 DESCRIPTION OF SYMBOLS 100,101 ... Optical integrated circuit, 10 ... Semiconductor substrate, 11 ... 1st clad layer, 12, 12A ... 2nd clad layer, 13 ... 3rd clad layer, 14 ... 1st core, 15 ... 2nd core, 16 ... Third core, 17 ... semiconductor active element, 17A, 17B ... channel, 18 ... through hole, 19A, 19B ... electrode, 20 ... intermediate layer, 20A, 20C ... fourth core, 20B ... insulating film.

Claims

A first core formed on the first cladding layer, a second core, a third core, and a semiconductor active element provided on a part of the third core;
A second cladding layer formed on the first cladding layer and covering the first core, the second core, the third core, and the semiconductor active element;
A fourth core formed on the second cladding layer so as to overlap at least a part of the first core in the stacking direction;
An electrode made of metal for electrically connecting to the semiconductor active element, formed on the second cladding layer so as to overlap at least a part of the second core in the stacking direction;
The first core and the fourth core are arranged at a first distance that can be optically coupled,
The optical integrated circuit, wherein the second core and the electrode are arranged at a second distance longer than the first distance.

The optical integrated circuit according to claim 1,
On the second cladding layer, the semiconductor active element and at least a part of the second core are formed so as to overlap in the stacking direction, and are made of the same material as the fourth core and have the same thickness as the fourth core. Further having an insulating film formed on
The electrode is formed on the insulating film so as to overlap with at least a part of the second core in the stacking direction,
The optical integrated circuit, wherein the insulating film has a thickness such that the optical mode of the second core does not interfere with the electrode.

The optical integrated circuit according to claim 1,
In the optical integrated circuit, the thickness of the second cladding layer between the second core and the electrode is larger than the thickness between the first core and the fourth core.