JP6575224B2 - Semiconductor device - Google Patents
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Description
本発明は、窒化物半導体である窒化ガリウム(以下、GaNという)と窒化アルミニウムガリウム(以下、AlGaNという)とによるヘテロジャンクション構造を有する半導体装置に関するものである。 The present invention relates to a semiconductor device having a heterojunction structure of gallium nitride (hereinafter referred to as GaN) and aluminum gallium nitride (hereinafter referred to as AlGaN) which are nitride semiconductors.
窒化物半導体であるGaNはワイドバンドギャップを有しており、絶縁耐圧に優れ、また、飽和電子速度も大きいため、高速化に適した半導体材料である。例えば、従来より、GaNにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるHEMT(High electron mobility transistor:高電子移動度トランジスタ)を備えた半導体装置が提案されている。 GaN, which is a nitride semiconductor, has a wide band gap, is excellent in withstand voltage, and has a high saturation electron velocity, so that it is a semiconductor material suitable for high speed operation. For example, conventionally, as a lateral switching device having a heterojunction structure in GaN, a semiconductor device including a HEMT (High Electron Mobility Transistor) that is a field effect transistor has been proposed.
この半導体装置には、GaNとAlGaNとによるヘテロジャンクション構造を有する横型のHEMTが備えられている。具体的には、基板の上に電子走行層となるGaN層と電子供給層となるAlGaN層とを順に積層した構造とされている。AlGaN層の上にゲート電極が備えられ、ゲート電極を挟んだ両側において、AlGaN層の上にソース電極およびドレイン電極が形成されている。 This semiconductor device is provided with a lateral HEMT having a heterojunction structure of GaN and AlGaN. Specifically, a GaN layer serving as an electron transit layer and an AlGaN layer serving as an electron supply layer are sequentially stacked on the substrate. A gate electrode is provided on the AlGaN layer, and a source electrode and a drain electrode are formed on the AlGaN layer on both sides of the gate electrode.
このように構成されるHEMTでは、ゲート電極の両側に位置するAlGaN層の下方において、ピエゾ効果および自発分極効果による2次元電子ガス(以下、2DEGという)キャリアを誘起する。そして、ゲート電極の下方位置におけるGaN層の表層部をチャネル部として、2DEGキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。このように、2DEGキャリアを用いることで、スイッチングデバイスの低損失化を図ることが可能となる。 In the HEMT configured as described above, a two-dimensional electron gas (hereinafter referred to as 2DEG) carrier is induced below the AlGaN layer located on both sides of the gate electrode due to the piezoelectric effect and the spontaneous polarization effect. Then, with the surface layer portion of the GaN layer at a position below the gate electrode as a channel portion, an operation is performed in which current flows between the source and drain through the 2DEG carrier and the channel portion. As described above, by using the 2DEG carrier, it is possible to reduce the loss of the switching device.
一方で、素子に逆電圧を印加した場合、印加電圧による電界に加えて2DEG層に起因する電界が加わることから、デバイス中に強く電界集中する部位(例えばゲート構造部)が発生し易くなり、デバイスの信頼性が低下するという課題がある。そのため、ゲート−ドレイン間の距離を確保することで耐圧向上を図ったり、AlGaN層のAl混晶比を低くして2DEG層の濃度を低減するなどの対応を行っている。 On the other hand, when a reverse voltage is applied to the element, an electric field due to the 2DEG layer is applied in addition to the electric field due to the applied voltage, so that a site (for example, a gate structure) that strongly concentrates the electric field in the device is likely to occur. There is a problem that the reliability of the device is lowered. Therefore, measures are taken to improve the breakdown voltage by securing the distance between the gate and the drain, or to reduce the concentration of the 2DEG layer by reducing the Al mixed crystal ratio of the AlGaN layer.
しかし、これらの方法では、アクセス領域の抵抗増加に繋がり、オン抵抗を増大させてしまう。高耐圧の確保とオン抵抗の低減はトレードオフの関係を有しており、両立を図ることが難しい。 However, these methods lead to an increase in the resistance of the access region and increase the on-resistance. Ensuring high breakdown voltage and reducing on-resistance have a trade-off relationship, and it is difficult to achieve both.
また、上記の課題に対して、特許文献1に示されるように、逆電圧印加時に電界集中が発生するドレイン側のゲート電極の下部のみAlGaN層におけるAl混晶比を低くするという方法をとることもできる。このようにすれば、電界強度が特に高くなるゲート構造部の下方において2DEG層の濃度を低くできるし、Al混晶比を低くすることで結晶欠陥の発生を抑制できることから、耐圧や信頼性の低下を防ぐことが可能となる。
Also, in order to solve the above problem, as disclosed in
しかしながら、特許文献1に示されるようにAlGaN層におけるAl混晶比を選択的に異ならせることはプロセス的に難しく、AlGaN層の結晶性を低下させたり、界面準位が形成されるなどの問題を発生させることとなる。
However, as disclosed in
本発明は上記点に鑑みて、耐圧や信頼性の低下を抑制しつつ、2DEG濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device having a structure capable of increasing 2DEG concentration and reducing on-resistance while suppressing a decrease in breakdown voltage and reliability.
上記目的を達成するため、請求項1に記載の発明では、半絶縁性もしくは半導体にて構成される基板(1)と、基板上に形成され、電子走行層を構成するGaN層(3)および電子供給部を構成するAlGaN層(4)によるヘテロジャンクション構造を有したチャネル形成層と、AlGaN層の上に形成されたゲート電極(7)を含むゲート構造部(5)と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、ゲート電極に対して印加する電圧に基づいてソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、ゲート構造部とドレイン電極との間におけるAlGaN層の上において、ゲート構造部から離れて形成され、AlGaN層に対して引張り応力を印加する引張応力形成膜(10、11)が形成されていることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a substrate (1) made of semi-insulating or semiconductor, a GaN layer (3) formed on the substrate and constituting an electron transit layer, and A channel forming layer having a heterojunction structure with an AlGaN layer (4) constituting an electron supply unit, a gate structure (5) including a gate electrode (7) formed on the AlGaN layer, and a channel forming layer; And a source electrode (8) and a drain electrode (9) disposed on both sides of the gate structure portion, and between the source electrode and the drain electrode based on a voltage applied to the gate electrode It is equipped with a lateral switching device that allows current to flow, and is formed on the AlGaN layer between the gate structure and the drain electrode, away from the gate structure. It is characterized in that the tensile stress formed film to apply a to tensile stress (10, 11) are formed.
このように、AlGaN層の表面のうち、ゲート構造部とドレイン電極との間に引張応力形成膜を形成し、AlGaN層に対して引っ張り応力を発生させるようにしている。これにより、耐圧や信頼性の低下を抑制しつつ、2DEG濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置とすることができる。 As described above, a tensile stress forming film is formed between the gate structure portion and the drain electrode in the surface of the AlGaN layer so as to generate a tensile stress on the AlGaN layer. Accordingly, a semiconductor device having a structure capable of increasing the 2DEG concentration and reducing the on-resistance while suppressing a decrease in breakdown voltage and reliability can be obtained.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
図1〜図3を参照して、本発明の第1実施形態にかかる半導体装置について説明する。図1〜図3に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のHEMTを備えた構成とされている。
(First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. As shown in FIGS. 1 to 3, the semiconductor device according to the present embodiment is configured to include a lateral HEMT as a switching device.
本実施形態の横型のHEMTは、図2に示すように、基板1の表面に、バッファ層2を介してi型のGaN層3が積層された構造を化合物半導体基板として用いて形成されている。GaN層3の表面にはAlGaN層4が形成されており、GaN層3とAlGaN層4によってヘテロジャンクション構造が構成されている。横型のHEMTは、これらGaN層3およびAlGaN層4をチャネル形成層として、AlGaN/GaN界面のGaN層3側に、ピエゾ効果および自発分極効果によって2DEGキャリアが誘起されることで動作する。
As shown in FIG. 2, the horizontal HEMT of this embodiment is formed using a structure in which an i-
基板1は、Si(111)やSiCもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にGaN層3を結晶性良く成膜するための下地膜となるバッファ層2が形成されている。バッファ層2は、例えばAlGaN−GaN超格子層などによって構成されている。基板1の上に結晶性良くGaN層3が成膜できる場合には、バッファ層2は無くても構わない。なお、ここでの結晶性とは、GaN層3中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
The
バッファ層2の上には、GaN層3とAlGaN層4が例えばヘテロエピタキシャル成長によって形成されている。
A
GaN層3は、GaN系の半導体材料である第1のGaN系半導体材料で構成された電子走行層を構成するものである。本実施形態では、GaN層3をi−GaNによって構成しているが、n−GaNもしくはp−GaNによって構成しても良い。
The GaN
AlGaN層4は、第1のGaN系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部を構成している。ここでは、AlGaN層4をi−GaNによって構成している。
The AlGaN
AlGaN層4の上には、ゲート構造部5として、ゲート絶縁膜6を介してゲート電極7が形成されている。
On the AlGaN
ゲート絶縁膜6は、シリコン酸化膜(SiO2)やアルミナ(Al2O3)などによって構成されており、ゲート電極7は、アルミニウム、プラチナなどの金属または不純物がドープされたPoly−半導体などによって構成されている。これらゲート絶縁膜6およびゲート電極7をAlGaN層4の上に形成することでMOS構造を構成している。なお、ここではゲート構造部5としてゲート絶縁膜6上にゲート電極7を形成したMOS構造を例に挙げてあるが、AlGaN層4の上にゲート電極7をショットキー電極として形成する構造としても良い。
The
一方、AlGaN層4の表面のうちゲート構造部5を挟んだ両側それぞれにソース電極8とドレイン電極9が形成されている。そして、ソース電極8やドレイン電極9がAlGaN層4に対してそれぞれオーミック接触させられている。これらソース電極8やドレイン電極9は、例えばアルミニウムやチタンなどの金属によって構成されている。
On the other hand, a
さらに、AlGaN層4の表面のうち、ゲート構造部5とソース電極8との間およびゲート構造部5とドレイン電極9との間には、歪形成膜10と応力膜11とが順に形成されている。
Further, a
歪形成膜10は、下地となるAlGaN層4に対して応力を加えて歪みを発生させるものである。応力膜11は、歪形成膜10に対して引っ張り応力を加えるものである。応力膜11は、歪形成膜10を覆いつつ、歪形成膜10よりもゲート構造部5側やソース電極8側およびドレイン電極9側に張り出した構造とされている。歪形成膜10は、例えばシリコン酸化膜(SiO2)によって構成され、応力膜11は、例えばシリコン窒化膜(SiN)によって構成されている。
The
具体的には、歪形成膜10は、AlGaN層4に対して引っ張り応力を加えることによって、AlGaN層4に対して歪みを発生させる。歪形成膜10は、応力膜11が備えられていない単体構造の場合には、AlGaN層4に対して引っ張り応力をあまり加えられないものであっても良く、応力膜11を形成することによって引っ張り応力が加えられるものであれば良い。
Specifically, the
すなわち、歪形成膜10および応力膜11は、これらの形成工程後に冷やされて熱収縮する。このとき、歪形成膜10の熱収縮率、換言すれば熱膨張係数が応力膜11よりも小さければ、応力膜11と歪形成膜10との熱収縮率の差に基づいて、応力膜11によって歪形成膜10の収縮が遮られ、歪形成膜10に引っ張り応力が発生させられる。このため、引っ張り応力が発生させられた歪形成膜10によって下地となるAlGaN層4に対しても引っ張り応力を加えることができる。
That is, the
このような構成により、本実施形態にかかる横型のHEMTが構成されている。なお、このように構成される横型HEMTの外縁部は、図2に示すように、AlGaN層4の表面からGaN層3の厚み方向の途中位置に達する凹部12が形成されたメサ構造とされている。図1に示す一点鎖線は、凹部12の内側の輪郭を記したものであり、ソース電極8とドレイン電極9とを結ぶ電流経路を囲むように凹部12が形成されている。また、図示していないが、ゲート電極7やソース電極8およびドレイン電極9の表面には、それぞれ、Alなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
With such a configuration, the horizontal HEMT according to the present embodiment is configured. As shown in FIG. 2, the outer edge portion of the horizontal HEMT configured as described above has a mesa structure in which a
このように、本実施形態の半導体装置では、AlGaN層4の表面のうち、ゲート構造部5とソース電極8との間およびゲート構造部5とドレイン電極9との間に歪形成膜10と応力膜11とを形成している。
Thus, in the semiconductor device of the present embodiment, the
2DEG層の電荷密度はAlGaN層4を構成するAlxGa1-xNにおけるAl混晶比xを変数として、数式1のように表される。この式によれば、AlGaNの歪が大きいほど、2DEG濃度を高めることができることが分かる。AlGaNはGaNと比較して格子定数が小さいため、AlGaN層4に引っ張り応力を印加し、歪みを大きくすれば2DEG濃度を高めることができる。逆に、圧縮応力を印加すれば2DEG濃度が低下することになる。
The charge density of the 2DEG layer is expressed as
そして、本実施形態では、歪形成膜10と応力膜11を形成することによって、AlGaN層4に対して引っ張り応力が加えられるようにしている。このため、歪形成膜10や応力膜11が形成された部位では、2DEG濃度を高めることが可能となる。したがって、AlGaN層4のAl混晶比を低くしたとしても、2DEG層の濃度を高められ、オン抵抗低減を図ることが可能となる。
In the present embodiment, a tensile stress is applied to the
また、ゲート構造部5とソース電極8やドレイン電極9との間のうち、ゲート構造部5から離れた位置に歪形成膜10や応力膜11を形成している。このため、特に電界強度が高くなるゲート構造部5の近傍においては、2DEG層の濃度を低下させることが可能となり、ゲート構造部5の近傍での電界強度を所望の値以下に抑制することが可能となる。また、AlGaN層4のAl混晶比を低くできることで結晶欠陥の発生も抑制されることから、より信頼性の低下を防げると共に耐圧向上を図ることが可能となる。
Further, a
そして、AlGaN層4のAl混晶比を部分的に変化させるのではなく一様にしつつも、2DEG層の濃度を場所によって変化させられることから、AlGaN層4の製造プロセスが難しくなることもない。また、部分的にAlGaN層4のAl混晶比を変化させる場合のように、AlGaN層4の結晶性を低下させることや界面準位が形成されることを抑制することが可能となる。
And since the concentration of the 2DEG layer can be changed depending on the location while making the Al mixed crystal ratio of the
以上説明したように、本実施形態では、AlGaN層4の表面のうち、ゲート構造部5とソース電極8との間およびゲート構造部5とドレイン電極9との間に歪形成膜10と応力膜11とを形成し、AlGaN層4に対して引っ張り応力を発生させるようにしている。これにより、耐圧や信頼性の低下を抑制しつつ、2DEG濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置とすることができる。
As described above, in the present embodiment, the
なお、このように構成される半導体装置の製造方法は、基本的には従来と同様であるが、従来の製造方法に対して歪形成膜10と応力膜11の形成工程を加えたものとなる。すなわち、GaN層3の上に所望のAl混晶比となるAlGaN層4を形成する。続いて、ゲート絶縁6の形成工程、ゲート電極7の成膜およびパターニング工程などを行うことで、ゲート構造部5を形成する。さらに、歪形成膜10の成膜およびパターニング工程を行った後、応力膜11の成膜およびパターニング工程を行う。そして、層間絶縁膜の形成工程やコンタクトホールの形成工程、および、ソース電極8やドレイン電極9の成膜およびパターニング工程などを行うことで、本実施形態の半導体装置を製造することができる。
The method of manufacturing the semiconductor device configured as described above is basically the same as that of the conventional method, but is obtained by adding the formation process of the
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して歪形成膜10の構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. In this embodiment, the configuration of the
図4および図5に示すように、本実施形態では、ゲート構造部5とソース電極8との間、および、ゲート構造部5とドレイン電極9との間に配置される歪形成膜10を複数に分割した構造としている。具体的には、各歪形成膜10をソース電極9やゲート構造部5およびドレイン電極10の配列方向に対する垂直方向、つまり電流の流れ方向に対する垂直方向に延設したライン状としている。このため、ゲート構造部5とソース電極8との間、および、ゲート構造部5とドレイン電極9との間のそれぞれに配置された複数の歪形成膜10がストライプ状にレイアウトされた構成とされている。そして、ゲート構造部5とソース電極8との間に形成された複数の歪形成膜10を1つの応力膜11によって覆い、ゲート構造部5とドレイン電極9との間に形成された複数の歪形成膜10についても1つの応力膜11によって覆っている。
As shown in FIGS. 4 and 5, in this embodiment, a plurality of
このように、歪形成膜10をライン状に分割した構造としても良い。このような構造としても、第1実施形態と同様の効果を得ることができる。また、引っ張り応力は歪形成膜10の両端において特に大きく発生させられる。このため、歪形成膜10を複数に分割して配置すると、引っ張り応力を大きく発生させられる場所を複数箇所とすることができ、下地となるAlGaN層4に対して引っ張り応力が大きく加えられる場所を広範囲に設けることが可能となる。これにより、より広範囲にわたってAlGaN層4の表面に大きな引っ張り応力を加えることが可能となり、さらに第1実施形態で示した効果を得ることができる。
In this way, the
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態も、第1実施形態に対して歪形成膜10の構成を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. In this embodiment, the configuration of the
図6および図7に示すように、本実施形態でも、ゲート構造部5とソース電極8との間、および、ゲート構造部5とドレイン電極9との間に配置される歪形成膜10を複数に分割した構造としている。具体的には、各歪形成膜10をドット状に配置しており、本実施形態の場合は各歪形成膜10が千鳥状に配置されるようにしている。そして、ゲート構造部5とソース電極8との間に形成された複数の歪形成膜10を1つの応力膜11によって覆い、ゲート構造部5とドレイン電極9との間に形成された複数の歪形成膜10についても1つの応力膜11によって覆っている。
As shown in FIGS. 6 and 7, also in the present embodiment, a plurality of
このように、歪形成膜10をドット状に分割した構造としても良い。このような構造としても、第2実施形態と同様の効果を得ることができる。
In this manner, the
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対して歪形成膜10や応力膜11によってAlGaN層4に引っ張り応力を加えるのではなく、他の手法によって2DEG層の濃度を制御するものである。本実施形態のその他については、第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. In the present embodiment, tensile stress is not applied to the
図8および図9に示すように、本実施形態では、ゲート構造部5を覆うように圧縮応力を発生させる応力膜20を形成している。具体的には、ゲート構造部5からソース電極8やドレイン電極9側に張り出すように応力膜20を形成している。例えば、応力膜20としては、シリコン酸化膜(SiO2)を用いることができる。このように、ゲート構造部5を覆うように応力膜20を形成すると、ゲート構造部5の近傍においてAlGaN層4に対して圧縮応力を印加することが可能となる。なお、応力膜20については、例えばプラズマCVDなどによる成膜条件を変えて膜密度を制御することで、圧縮から引っ張りまで膜応力の方向と大きさを制御できることが知られている。本実施形態の場合には、応力膜20にて圧縮応力が発生させられるように成膜条件を設定することになる。
As shown in FIGS. 8 and 9, in this embodiment, a
上記したように、AlGaN層4に対して圧縮応力を印加すると2DEG濃度が低下する。このため、ゲート構造部5の近傍においてAlGaN層4に対して圧縮応力を印加することで、特に電界強度が高くなるゲート構造部5の近傍では2DEG濃度を低下させることが可能となる。そして、ゲート構造部5の近傍以外では2DEG濃度をある程度高くできるようにAlGaN層4のAl混晶比を設定すれば、2DEG濃度の分布としては第1実施形態の半導体装置と同様のものとなる。
As described above, when a compressive stress is applied to the
このように、ゲート構造部5の近傍においてAlGaN層4に対して圧縮応力を印加できる応力膜20を備えることによっても、第1実施形態と同様の効果を得ることが可能となる。
Thus, by providing the
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態も、第1実施形態に対して歪形成膜10や応力膜11によってAlGaN層4に引っ張り応力を加えるのではなく、他の手法によって2DEG層の濃度を制御するものである。本実施形態のその他については、第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described. In this embodiment, the tensile stress is not applied to the
図10および図11に示すように、本実施形態では、ゲート構造部5とドレイン電極9との間のうちのゲート構造部5側に歪形成膜30と応力膜31とを順に形成している。歪形成膜30は、下地となるAlGaN層4に対して応力を加えて歪みを発生させるものである。応力膜31は、歪形成膜30に対して圧縮応力を加えるものである。ここではゲート構造部5から所定距離離れた位置に歪形成膜30と応力膜31とを形成しているが、ゲート構造部5と接するように形成してあっても良い。歪形成膜30は、例えばシリコン酸化膜(SiO2)によって構成され、応力膜31は、例えばシリコン窒化膜(SiN)によって構成されている。
As shown in FIGS. 10 and 11, in this embodiment, a
このように、ゲート構造部5とドレイン電極9との間におけるゲート構造部5側、つまり特に電界強度が高くなる位置に歪形成膜30および応力膜31を形成し、AlGaN層4に対して圧縮応力が印加できるようにしている。このような構造とする場合にも、ゲート構造部5の近傍以外では2DEG濃度をある程度高くできるようにAlGaN層4のAl混晶比を設定すれば、2DEG濃度の分布としては第1実施形態の半導体装置と同様のものとなる。したがって、本実施形態の構造としても、第1実施形態と同様の効果を得ることが可能となる。
In this way, the
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.
例えば、上記第1〜第3実施形態ではAlGaN層4に対して引っ張り応力を印加する引張応力形成膜として、歪形成膜10および応力膜11を備えた多層構造を例に挙げたが、単層構造のものであっても良い。また、引張応力形成膜の形態としても、歪形成膜10に対して応力膜11にて引張り応力を印加することで、歪形成膜10からAlGaN層4に対して引張り応力が印加される構造としたが、これに限らない。すなわち、引張応力形成膜によってAlGaN層4に対して引張り応力を形成できるものであれば、他の形態であっても良い。勿論、引張応力形成膜の材質についても、シリコン酸化膜やシリコン窒化膜に限るものではない。
For example, in the first to third embodiments, the multilayer structure including the
同様に、AlGaN層4に対して圧縮応力を印加する圧縮応力形成膜として、第4実施形態では応力膜20を例に挙げ、第5実施形態では歪形成膜30および応力膜31を例に挙げた。しかしながら、これらも圧縮応力形成膜の一例を示したに過ぎず、例えば第4実施形態に対して多層構造の圧縮応力形成膜を適用しても良いし、第5実施形態に対して単層構造の圧縮応力形成膜を適用しても良い。
Similarly, as the compressive stress forming film for applying compressive stress to the
また、上記第1〜第3実施形態では、ゲート構造部5とドレイン電極9との間だけでなく、ゲート構造部5とソース電極8との間にも引張応力形成膜を備えたが、少なくともゲート構造部5とドレイン電極9との間に形成されていれば良い。
In the first to third embodiments, the tensile stress forming film is provided not only between the
1 基板
3 GaN層
4 AlGaN層
5 ゲート構造部
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10、30 歪形成膜
11、20、31 応力膜
DESCRIPTION OF
Claims (5)
前記基板上に形成され、電子走行層を構成するGaN層(3)および電子供給部を構成するAlGaN層(4)によるヘテロジャンクション構造を有したチャネル形成層と、
前記AlGaN層の上に形成されたゲート電極(7)を含むゲート構造部(5)と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、
前記ゲート電極に対して印加する電圧に基づいて前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ゲート構造部と前記ドレイン電極との間における前記AlGaN層の上において、前記ゲート構造部から離れて形成され、前記AlGaN層に対して引張り応力を印加する引張応力形成膜(10、11)が形成され、
前記引張応力形成膜は、
前記AlGaN層に対して応力を加えて歪みを発生させる歪形成膜(10)と、
前記歪形成膜の上に形成され、該前記歪形成膜に対して引っ張り応力を加えることで、前記歪形成膜にて前記AlGaN層に対して引っ張り応力を加える応力膜(11)と、を有する積層構造によって構成されており、
前記応力膜は、前記歪形成膜を覆いつつ、該歪形成膜よりも前記ゲート構造部側および前記ドレイン電極側に張り出して形成されていることを特徴とする半導体装置。 A semi-insulating or semiconductor substrate (1);
A channel forming layer having a heterojunction structure formed on the substrate and having a GaN layer (3) constituting an electron transit layer and an AlGaN layer (4) constituting an electron supply unit;
A gate structure (5) including a gate electrode (7) formed on the AlGaN layer;
A source electrode (8) and a drain electrode (9) disposed on both sides of the gate structure portion on the channel formation layer;
A lateral switching device for passing a current between the source electrode and the drain electrode based on a voltage applied to the gate electrode;
Tensile stress forming films (10, 11) that are formed on the AlGaN layer between the gate structure and the drain electrode and are separated from the gate structure and apply tensile stress to the AlGaN layer. Formed ,
The tensile stress forming film is
A strain forming film (10) for generating strain by applying stress to the AlGaN layer;
A stress film (11) formed on the strain forming film and applying tensile stress to the AlGaN layer in the strain forming film by applying tensile stress to the strain forming film; It is composed of a laminated structure,
2. The semiconductor device according to claim 1, wherein the stress film is formed so as to protrude from the strain formation film to the gate structure portion side and the drain electrode side while covering the strain formation film .
前記基板上に形成され、電子走行層を構成するGaN層(3)および電子供給部を構成するAlGaN層(4)によるヘテロジャンクション構造を有したチャネル形成層と、
前記AlGaN層の上に形成されたゲート電極(7)を含むゲート構造部(5)と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、
前記ゲート電極に対して印加する電圧に基づいて前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ゲート構造部と前記ドレイン電極との間における前記AlGaN層の上において、前記ゲート構造部から離れて形成され、前記AlGaN層に対して引張り応力を印加する引張応力形成膜(10、11)が形成され、
前記引張応力形成膜は、
前記AlGaN層に対して応力を加えて歪みを発生させる歪形成膜(10)と、
前記歪形成膜の上に形成され、該前記歪形成膜に対して引っ張り応力を加えることで、前記歪形成膜にて前記AlGaN層に対して引っ張り応力を加える応力膜(11)と、を有する積層構造によって構成されており、
前記歪形成膜は、複数に分割されていることを特徴とする半導体装置。 A semi-insulating or semiconductor substrate (1);
A channel forming layer having a heterojunction structure formed on the substrate and having a GaN layer (3) constituting an electron transit layer and an AlGaN layer (4) constituting an electron supply unit;
A gate structure (5) including a gate electrode (7) formed on the AlGaN layer;
A source electrode (8) and a drain electrode (9) disposed on both sides of the gate structure portion on the channel formation layer;
A lateral switching device for passing a current between the source electrode and the drain electrode based on a voltage applied to the gate electrode;
Tensile stress forming films (10, 11) that are formed on the AlGaN layer between the gate structure and the drain electrode and are separated from the gate structure and apply tensile stress to the AlGaN layer. Formed,
The tensile stress forming film is
A strain forming film (10) for generating strain by applying stress to the AlGaN layer;
A stress film (11) formed on the strain forming film and applying tensile stress to the AlGaN layer in the strain forming film by applying tensile stress to the strain forming film; It is composed of a laminated structure,
The strain formed film, semi-conductor device you characterized in that it is divided into a plurality.
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