JP6554081B2 - 遊技機 - Google Patents

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Description

本発明は、遊技機に関する。
従来、複数の図柄がそれぞれの表面に設けられた複数のリールと、スタートスイッチと、ストップスイッチと、各リールに対応して設けられたステッピングモータと、制御部とを備えた、パチスロと呼ばれる遊技機が知られている。スタートスイッチは、メダルやコインなどの遊技媒体が遊技機に投入された後、スタートレバーが遊技者により操作されたこと（以下、「開始操作」ともいう）を検出し、全てのリールの回転の開始を要求する信号を出力する。ストップスイッチは、各リールに対応して設けられたストップボタンが遊技者により押されたこと（以下、「停止操作」ともいう）を検出し、該当するリールの回転の停止を要求する信号を出力する。ステッピングモータは、その駆動力を対応するリールに伝達する。また、制御部は、スタートスイッチ及びストップスイッチにより出力された信号に基づいて、ステッピングモータの動作を制御し、各リールの回転動作及び停止動作を行う。
このような遊技機では、開始操作が検出されると、プログラム上で乱数を用いた抽籤処理（以下、「内部抽籤処理」という）が行われ、その抽籤の結果（以下、「内部当籤役」という）と停止操作のタイミングとに基づいてリールの回転の停止を行う。そして、全てのリールの回転が停止され、入賞の成立に係る図柄の組合せ（表示役）が表示されると、その図柄の組合せに対応する特典が遊技者に付与される。なお、遊技者に付与される特典の例としては、遊技媒体（メダル等）の払い出し、遊技媒体を消費することなく再度、内部抽籤処理を行う再遊技（以下、「リプレイ」ともいう）の作動、遊技媒体の払い出し機会が増加するボーナスゲームの作動等を挙げることができる。
また、従来、上記構成の遊技機において、特定の小役（遊技媒体の払出に係る役）の成立をランプ等でナビゲートする機能、すなわち、アシストタイム（以下、「ＡＴ」という）の機能を備える遊技機が開発されている。また、従来、特定の図柄組合せが表示された場合にリプレイの当籤確率が通常時より高い遊技状態が作動する機能、すなわち、リプレイタイム（以下、「ＲＴ」という）の機能を備える遊技機も開発されている。さらに、従来、ＡＴとＲＴとが同時に作動するアシストリプレイタイム（以下、「ＡＲＴ」という）の機能を備えたパチスロが開発されている。
上述した遊技機は、通常、内部当籤役の決定、各リールの回転及び停止、入賞の有無の判定等の遊技機の主な遊技動作を制御する回路（主制御回路）が実装された主制御基板と、映像の表示等による演出動作を制御する回路（副制御回路）が実装された副制御基板とを備える。そして、遊技動作は、主制御回路に搭載されたＣＰＵ（Central Processing Unit）により制御される。この際、ＣＰＵの制御により、主制御回路のＲＯＭ（Read Only Memory）に記憶されたプログラム及び各種テーブルデータ等が主制御回路のＲＡＭ（Random Access Memory）に展開され、各種遊技動作に関する処理が実行される。
また、従来、上述した構成の遊技機において、抽籤結果に基づいて、例えば、リールの入賞図柄の引き込み制御と呼ばれる制御や、リールの入賞図柄の蹴飛ばし制御と呼ばれる制御を実行する遊技機が知られている（例えば、特許文献１参照）。
特開２００２−２１９２１３号公報
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性が複雑になるとともに、成立役（入賞役）の図柄組合せパターンが増大したため、主制御回路のＲＡＭ容量が圧迫されており、主制御回路で実行する処理の効率化を図り、主制御回路の限られたＲＡＭ容量を有効活用可能な技術の開発が求められている。
本発明は、上記課題を解決するためになされたものであり、本発明の目的は、主制御回路で実行する処理の効率化を図り、主制御回路のＲＡＭ容量を有効活用することが可能な遊技機を提供することである。
上記課題を解決するために、本発明では、以下のような構成の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、後述のＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、後述のスタートスイッチ７９）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、後述の３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、後述のストップスイッチ基板８０）と、
遊技動作を制御するための演算処理を行う演算処理手段（例えば、後述のメインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、後述のメインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、後述のメインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、後述のＱレジスタ）と、
予め定められた確率で、内部当籤役の当籤番号に関するフラグステータス情報（例えば、後述の当り要求フラグステータス）を決定する内部抽籤手段（例えば、後述の内部抽籤処理）と、
前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段（例えば、後述の図柄設定処理中のＳ３２１）と、
前記内部当籤役と、それに対応する、前記複数の表示列に跨って設定された判定ライン上に停止表示可能な図柄の組合せを示す当籤フラグデータと、前記第２記憶手段内の前記当籤フラグデータの格納先を指定する格納先データとの対応関係を規定した当籤フラグデータテーブル（例えば、後述の当り要求フラグテーブル）を前記第２記憶手段内に展開する当籤フラグテーブル展開手段（例えば、後述の図柄設定処理中のＳ３２４）と、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、後述の「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記当籤フラグデータを格納する当籤フラグデータ格納領域（例えば、後述の当り要求フラグ格納領域）のアドレスを指定する当籤フラグ格納領域指定手段（例えば、後述の図柄設定処理中のＳ３２９）と、
前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記当籤フラグデータを、対応する前記格納先データに基づいて、前記当籤フラグデータテーブルから前記当籤フラグデータ格納領域内に転送して格納する当籤フラグデータ格納手段（例えば、後述の図柄設定処理中のＳ３３０）と、
前記内部抽籤手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、後述のリール停止制御処理）と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記判定ライン上に、前記内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する入賞役決定手段（例えば、後述の入賞検索処理）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域（例えば、後述の入賞作動フラグ格納領域）のアドレスを指定する入賞フラグ格納領域指定手段（例えば、後述の図柄コード取得処理中のＳ６４８）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示可能な図柄の組合せに対応する図柄コードデータを格納する図柄コード格納領域のアドレスを指定する図柄コード格納領域設定手段（例えば、後述の図柄コード取得処理中のＳ６５０）と、を有し、
前記当籤フラグデータ格納領域は、複数のブロックで構成され、
前記当籤フラグデータテーブルは、前記内部当籤役の種類に対応する前記当籤フラグデータ格納領域が属するブロックごとに設けられた格納先データと、当該格納先データに対応付けられた当該ブロックごとの前記当籤フラグデータの群とにより構成される
ことを特徴とする遊技機。
上記構成の本発明の遊技機によれば、主制御回路で実行する処理の効率化を図り、主制御回路のＲＡＭ容量を有効活用することができる。
本発明の一実施形態における遊技機の機能フローを説明するための図である。 本発明の一実施形態における遊技機の外観構造を示す斜視図である。 本発明の一実施形態における遊技機の内部構造を示す図である。 本発明の一実施形態における遊技機の内部構造を示す図である。 本発明の一実施形態のサブ表示装置に表示される各種表示画面の概略構成を示す図である。 本発明の一実施形態におけるサブ表示装置の表示画面の遷移例を示す図である。 本発明の一実施形態の遊技機が備える回路の全体構成を示すブロック図である。 本発明の一実施形態における主制御回路の内部構成を示すブロック図である。 本発明の一実施形態におけるマイクロプロセッサの内部構成を示すブロック図である。 本発明の一実施形態における副制御回路の内部構成を示すブロック図である。 本発明の一実施形態におけるメインＣＰＵが有する各種レジスタの構成図である。 本発明の一実施形態における主制御回路のメモリマップを示す図である。 本発明の一実施形態におけるパチスロのボーナス状態及び非ボーナス状態間における遊技状態の遷移フローを示す図である。 本発明の一実施形態におけるパチスロのＡＲＴ遊技状態、非ＡＲＴ遊技状態及びボーナス状態間における遊技状態の遷移フローを示す図である。 本発明の一実施形態における図柄配置テーブルの一例を示す図である。 本発明の一実施形態における内部抽籤テーブルの一例を示す図である。 本発明の一実施形態における内部抽籤テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における図柄組合せ決定テーブルの一例を示す図である。 本発明の一実施形態における内部当籤役と停止図柄組合せとの対応関係を示す図である。 本発明の一実施形態における内部当籤役と停止図柄組合せとの対応関係を示す図である。 本発明の一実施形態におけるリール停止初期設定テーブルの一例を示す図である。 本発明の一実施形態における引込優先順位テーブルの一例を示す図である。 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の構成（その１）を示す図である。 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の構成（その２）を示す図である。 本発明の一実施形態における当り要求フラグ格納領域、入賞作動フラグ格納領域の（その３）を示す図である。 本発明の一実施形態における持越役格納領域の構成を示す図である。 本発明の一実施形態における遊技状態フラグ格納領域の構成を示す図である。 本発明の一実施形態における作動ストップボタン格納領域の構成を示す図である。 本発明の一実施形態における押下順序格納領域の構成を示す図である。 本発明の一実施形態における図柄コード格納領域の構成を示す図である。 本発明の一実施形態における内部当籤役とサブフラグとの対応表（その１）を示す図である。 本発明の一実施形態における内部当籤役とサブフラグとの対応表（その２）を示す図である。 本発明の一実施形態の遊技機において、サブフラグＥＸ「３連チリリプ」又は「リーチ目リプ」が当籤した際の報知動作を説明するための図である。 本発明の一実施形態における一般遊技状態中の遊技の流れを説明するための図である。 本発明の一実施形態における通常中高確率抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＺ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＺ１中モードアップ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＺ２中ポイント抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２用）の一例を示す図である。 本発明の一実施形態におけるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）の一例を示す図である。 本発明の一実施形態における通常ＡＲＴ中の遊技の流れを説明するための図である。 本発明の一実施形態におけるＡＲＴ中フラグ変換抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＡＲＴレベル決定テーブルの一例を示す図である。 本発明の一実施形態における通常ＡＲＴ中高確率抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＡＲＴ中ＣＴ抽籤テーブルの一例を示す図である。 本発明の一実施形態における通常ＡＲＴ中上乗せ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＴ状態中の遊技の流れを説明するための図である。 本発明の一実施形態におけるＣＴ中テーブル抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＴ中フラグ変換抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＴ中上乗せ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるＣＴ中セット数上乗せ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるボーナス状態中の遊技の流れを説明するための図である。 本発明の一実施形態におけるボーナス種別抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるボーナス終了時ＣＴ抽籤テーブルの一例を示す図である。 本発明の一実施形態における一般遊技状態中の遊技（その他）の流れを説明するための図である。 本発明の一実施形態における非ＡＲＴ中フラグ変換抽籤テーブルの一例を示す図である。 本発明の一実施形態におけるメイン側ナビデータとサブ側ナビデータとの対応関係を示す図である。 本発明の一実施形態における遊技機の主制御回路により実行される電源投入（リセット割込み）時処理の例を示すフローチャートである。 本発明の一実施形態における電源投入時処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における遊技復帰処理の例を示すフローチャートである。 本発明の一実施形態における遊技復帰処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における設定変更確認処理の例を示すフローチャートである。 本発明の一実施形態における設定変更確認処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における設定変更コマンド生成格納処理の例を示すフローチャートである。 本発明の一実施形態における設定変更コマンド生成格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における通信データ格納処理の例を示すフローチャートである。 本発明の一実施形態における通信データ格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における通信データポインタ更新処理の例を示すフローチャートである。 本発明の一実施形態における通信データポインタ更新処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における電断時（外部）処理の例を示すフローチャートである。 本発明の一実施形態におけるチェックサム生成処理（規定外）の例を示すフローチャートである。 本発明の一実施形態におけるチェックサム生成処理のフローチャート中の各種処理を実行するためのソースプログラムの一例、並びに、チェックサム生成処理で実行されるスタックポインタの更新動作及びレジスタへのデータの読み出し動作の様子を示す図である。 本発明の一実施形態におけるサムチェック処理（規定外）の例を示すフローチャートである。 本発明の一実施形態におけるサムチェック処理（規定外）の例を示すフローチャートである。 本発明の一実施形態におけるサムチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における遊技機の主制御回路により実行されるメイン処理（主要動作処理）の例を示すフローチャートである。 本発明の一実施形態におけるメダル受付・スタートチェック処理の例を示すフローチャートである。 本発明の一実施形態におけるメダル受付・スタートチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるメダル投入処理の例を示すフローチャートである。 本発明の一実施形態におけるメダル投入処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるメダル投入チェック処理の例を示すフローチャートである。 本発明の一実施形態におけるメダル投入チェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるエラー処理の例を示すフローチャートである。 本発明の一実施形態におけるエラー処理のソースプログラム上で、実際に参照されるエラーテーブルの構成の一例を示す図である。 本発明の一実施形態における乱数取得処理の例を示すフローチャートである。 本発明の一実施形態における内部抽籤処理の例を示すフローチャートである。 本発明の一実施形態における内部抽籤処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照される内部抽籤テーブル（一般遊技用）の構成の一例を示す図である。 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照されるＲＴ状態別抽籤値選択テーブルの構成の一例を示す図である。 本発明の一実施形態における内部抽籤処理のソースプログラム上で、実際に参照される、内部抽籤値テーブル選択テーブル、１バイト内部抽籤値テーブル、２バイト内部抽籤値テーブル、１バイト設定別内部抽籤値テーブル及び２バイト設定別内部抽籤値テーブルの構成の一例を示す図である。 本発明の一実施形態における図柄設定処理の例を示すフローチャートである。 本発明の一実施形態における特賞（ボーナス）当籤番号及び小役当籤番号と、内部当籤役との対応を示す図である。 本発明の一実施形態における図柄設定処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における図柄設定処理のソースプログラム上で、実際に参照される当り要求フラグテーブルの構成の一例を示す図である。 本発明の一実施形態における圧縮データ格納処理の例を示すフローチャートである。 本発明の一実施形態における第２インターフェースボード制御処理（規定外）の例を示すフローチャートである。 本発明の一実施形態における第２インターフェースボード出力処理の例を示すフローチャートである。 本発明の一実施形態における状態別制御処理の例を示すフローチャートである。 本発明の一実施形態におけるサブフラグ変換処理の例を示すフローチャートである。 本発明の一実施形態におけるサブフラグ変換処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるサブフラグ変換処理のソースプログラム上で、実際に参照されるサブフラグ変換テーブルの構成の一例を示す図である。 本発明の一実施形態におけるナビセット処理の例を示すフローチャートである。 本発明の一実施形態におけるナビセット処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるナビセット処理のソースプログラム上で、実際に参照されるナビデータテーブルの構成の一例を示す図である。 本発明の一実施形態におけるフラグ変換処理の例を示すフローチャートである。 本発明の一実施形態における通常中スタート時処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＺ中スタート時処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＺ１（ＣＺ２）中処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＺ１（ＣＺ２）中処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＺ３中処理の例を示すフローチャートである。 本発明の一実施形態における通常ＡＲＴ中スタート時処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＴ中スタート時処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＴ中ＣＴ抽籤処理の例を示すフローチャートである。 本発明の一実施形態におけるテーブルデータ取得処理の例を示すフローチャートである。 本発明の一実施形態におけるテーブルデータ取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるテーブルデータ取得処理のソースプログラム上で、実際に参照されるＣＴ中ＣＴ抽籤テーブルの構成の一例を示す図である。 本発明の一実施形態における１バイト抽籤処理の例を示すフローチャートである。 本発明の一実施形態における１バイト抽籤処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるＢＢ中スタート時処理の例を示すフローチャートである。 本発明の一実施形態における引込優先順位格納処理の例を示すフローチャートである。 本発明の一実施形態における引込優先順位格納処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における図柄コード取得処理の例を示すフローチャートである。 本発明の一実施形態における図柄コード取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第１回胴（左リール）図柄配置テーブル、及び、第１回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第２回胴（中リール）図柄配置テーブル、及び、第２回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。 本発明の一実施形態における図柄コード取得処理のソースプログラム上で、実際に参照される第３回胴（右リール）図柄配置テーブル、及び、第３回胴図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。 本発明の一実施形態における論理積演算処理の例を示すフローチャートである。 本発明の一実施形態における引込優先順位取得処理の例を示すフローチャートである。 本発明の一実施形態における引込優先順位取得処理の例を示すフローチャートである。 本発明の一実施形態における引込優先順位取得処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における引込優先順位取得処理のソースプログラム上で、実際に参照される引込優先順位テーブルの構成の一例を示す図である。 本発明の一実施形態におけるリール停止制御処理の例を示すフローチャートである。 本発明の一実施形態におけるリール停止制御処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるリール停止制御処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるリール停止可能信号ＯＦＦ処理（規定外）の例を示すフローチャートである。 本発明の一実施形態におけるリール停止可能信号ＯＮ処理（規定外）の例を示すフローチャートである。 本発明の一実施形態における規定外ポート出力処理の例を示すフローチャートである。 本発明の一実施形態における規定外ポート出力処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における入賞検索処理の例を示すフローチャートである。 本発明の一実施形態における入賞検索処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における入賞検索処理のソースプログラム上で、実際に参照される払出枚数データテーブルの構成の一例を示す図である。 本発明の一実施形態におけるイリーガルヒットチェック処理の例を示すフローチャートである。 本発明の一実施形態におけるイリーガルヒットチェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における入賞チェック・メダル払出処理の例を示すフローチャートである。 本発明の一実施形態における入賞チェック・メダル払出処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるメダル払出枚数チェック処理の例を示すフローチャートである。 本発明の一実施形態におけるメダル払出枚数チェック処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態におけるＢＢチェック処理の例を示すフローチャートである。 本発明の一実施形態におけるＲＴチェック処理の例を示すフローチャートである。 本発明の一実施形態におけるＲＴチェック処理の例を示すフローチャートである。 本発明の一実施形態におけるＣＺ・ＡＲＴ終了時処理の例を示すフローチャートである。 本発明の一実施形態における遊技機の主制御回路により実行される割込処理の例を示すフローチャートである。 本発明の一実施形態における７セグＬＥＤ駆動処理の例を示すフローチャートである。 本発明の一実施形態における７セグＬＥＤ駆動処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における７セグ表示データ生成処理の例を示すフローチャートである。 本発明の一実施形態における７セグ表示データ生成処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における７セグ表示データ生成処理のソースプログラム上で、実際に参照される７セグカソードテーブルの構成の一例を示す図である。 本発明の一実施形態におけるタイマー更新処理の例を示すフローチャートである。 本発明の一実施形態におけるタイマー更新処理のフローチャート中の各種処理を実行するためのソースプログラムの一例を示す図である。 本発明の一実施形態における試射試験信号制御処理（規定外）の例を示すフローチャートである。 本発明の一実施形態における回胴制動信号生成処理の例を示すフローチャートである。 本発明の一実施形態における特賞信号制御処理の例を示すフローチャートである。 本発明の一実施形態における条件装置信号制御処理の例を示すフローチャートである。 本発明の一実施形態における条件装置信号制御処理の例を示すフローチャートである。 本発明の一実施形態における遊技機の副制御回路により実行されるサブ側ナビ制御処理の例を示すフローチャートである。 本発明の一実施形態における遊技者登録処理の例を示すフローチャートである。 本発明の一実施形態における履歴管理処理の例を示すフローチャートである。 本発明の変形例１におけるＣＴ前兆中の遊技の流れを示す図である。 本発明の変形例２における内部当籤役と停止図柄組合せとの対応関係を示す図である。 本発明の変形例３におけるメイン側ナビデータとサブ側ナビデータとの対応関係を示す図である。 本発明の変形例５における押し順とロック状態との対応関係を示す図である。
以下、本発明の一実施形態に係る遊技機としてパチスロを例に挙げ、図面を参照しながら、その構成及び動作について説明する。なお、本実施形態では、ボーナス作動機能及びＡＲＴ機能を備えたパチスロについて説明する。
＜機能フロー＞
まず、図１を参照して、パチスロの機能フローについて説明する。本実施形態のパチスロでは、遊技を行うための遊技媒体としてメダルを用いる。なお、遊技媒体としては、メダル以外にも、例えば、コイン、遊技球、遊技用のポイントデータ又はトークン等を適用することもできる。
遊技者によりパチスロにメダルが投入され、スタートレバーが操作されると、予め定められた数値範囲（例えば、０〜６５５３５）の乱数から１つの値（以下、乱数値という）が抽出される。
内部抽籤手段は、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定する。この内部抽籤手段は、後述の主制御回路が備える各種処理手段（処理機能）の一つである。内部当籤役の決定により、後述の有効ライン（入賞判定ライン）に沿って表示を行うことを許可する図柄の組合せが決定される。なお、図柄の組合せの種別としては、メダルの払い出し、再遊技（リプレイ）の作動、ボーナスの作動等といった特典が遊技者に与えられる「入賞」に係るものと、それ以外のいわゆる「はずれ」に係るものとが設けられる。なお、以下では、メダルの払い出しに係る役を「小役」と称し、再遊技（リプレイ）の作動に係る役を「リプレイ役」と称する。また、ボーナスの作動（ボーナスゲーム）に係る役を「ボーナス役」ともいう。
また、スタートレバーが操作されると、複数のリールの回転が行われる。その後、遊技者により所定のリールに対応するストップボタンが押されると、リール停止制御手段は、内部当籤役とストップボタンが押されたタイミングとに基づいて、該当するリールの回転を停止する制御を行う。このリール停止制御手段は、後述の主制御回路が備える各種処理手段（処理機能）の一つである。
パチスロでは、基本的に、ストップボタンが押されたときから規定時間（１９０ｍｓｅｃ）内に、該当するリールの回転を停止する制御が行われる。本実施形態では、この規定時間内にリールの回転に伴って移動する図柄の数を「滑り駒数」という。そして、本実施形態では、規定期間が１９０ｍｓｅｃである場合には、滑り駒数の最大数（最大滑り駒数）を図柄４個分に定める。
リール停止制御手段は、入賞に係る図柄の組合せ表示を許可する内部当籤役が決定されているときは、通常、１９０ｍｓｅｃ（図柄４駒分）の規定時間内に、その図柄の組合せが有効ラインに沿って極力表示されるようにリールの回転を停止させる。また、リール停止制御手段は、規定時間を利用して、内部当籤役によってその表示が許可されていない図柄の組合せが有効ラインに沿って表示されないようにリールの回転を停止させる。
このようにして、複数のリールの回転がすべて停止されると、入賞判定手段は、有効ラインに沿って表示された図柄の組合せが、入賞に係るものであるか否かの判定を行う。この入賞判定手段もまた、後述の主制御回路が備える各種処理手段（処理機能）の一つである。そして、表示された図柄の組合せが、入賞判定手段により入賞に係るものであると判定されると、メダルの払い出し等の特典が遊技者に与えられる。パチスロでは、以上のような一連の流れが１回の遊技（単位遊技）として行われる。
また、パチスロでは、前述した一連の遊技動作の流れの中で、表示装置などによる映像の表示、各種ランプによる光の出力、スピーカによる音の出力、或いは、これらの組合せを利用して様々な演出が行われる。
具体的には、スタートレバーが操作されると、上述した内部当籤役の決定に用いられた乱数値とは別に、演出用の乱数値が抽出される。演出用の乱数値が抽出されると、演出内容決定手段は、内部当籤役に対応づけられた複数種類の演出内容の中から今回実行する演出を抽籤により決定する。この演出内容決定手段は、後述の副制御回路が備える各種処理手段（処理機能）の一つである。
次いで、演出内容決定手段により演出内容が決定されると、演出実行手段は、リールの回転開始時、各リールの回転停止時、入賞の有無の判定時等の各契機に連動させて対応する演出を実行する。このように、パチスロでは、例えば、内部当籤役に対応づけられた演出内容を実行することによって、決定された内部当籤役（言い換えると、狙うべき図柄の組合せ）を知る機会又は予想する機会が遊技者に提供され、遊技者の興味の向上を図ることができる。
＜パチスロの構造＞
次に、図２〜図４を参照して、本発明の一実施形態に係るパチスロの構造について説明する。
［外観構造］
図２は、パチスロ１の外部構造を示す斜視図である。
パチスロ１は、図２に示すように、外装体（遊技機本体）２を備える。外装体２は、リールや回路基板等を収容するキャビネット２ａと、キャビネット２ａの開口を開閉可能に取り付けられるフロントドア２ｂとを有する。
キャビネット２ａの内部には、３つのリール３Ｌ，３Ｃ，３Ｒ（変動表示手段、表示列）が横一列に並べて設けられている。以下、各リール３Ｌ，３Ｃ，３Ｒ（メインリール）を、それぞれ左リール３Ｌ、中リール３Ｃ、右リール３Ｒともいう。各リール３Ｌ，３Ｃ，３Ｒは、円筒状に形成されたリール本体と、リール本体の周面に装着された透光性のシート材を有する。そして、シート材の表面には、複数（例えば２０個）の図柄が周方向（リールの回転方向）に沿って所定の間隔をあけて描かれている。
フロントドア２ｂは、ドア本体９と、フロントパネル１０と、腰部パネル１２と、台座部１３とを備える。ドア本体９は、ヒンジ（不図示）を用いてキャビネット２ａに開閉可能に取り付けられる。ヒンジは、パチスロ１の前方側（遊技者側）から見て、ドア本体９の左側の側端部に設けられる。
フロントパネル１０は、ドア本体９の上部に設けられている。このフロントパネル１０は、開口１０ａを有する枠状部材で構成される。フロントパネル１０の開口１０ａは、表示装置カバー３０によって塞がれ、表示装置カバー３０は、キャビネット２ａの内部に配置された後述の表示装置１１と対向して配置される。
表示装置カバー３０は、黒色の半透明な合成樹脂により形成される。それゆえ、遊技者は、後述の表示装置１１により表示された映像（画像）を、表示装置カバー３０を介して視認することができる。 また、本実施形態では、表示装置カバー３０を黒色の半透明な合成樹脂で形成することにより、キャビネット２ａ内への外光の入り込みを抑制して、表示装置１１により表示された映像（画像）を鮮明に視認できるようにしている。
フロントパネル１０には、ランプ群２１が設けられている。ランプ群２１は、例えば、遊技者側から見て、フロントパネル１０の上部に設けられたランプ２１ａ、２１ｂを含む。ランプ群２１を構成する各ランプは、ＬＥＤ（Light Emitting Diode）等で構成され（後述の図７中のＬＥＤ群８５参照）、演出内容に対応するパターンで、光を点灯及び消灯する。
腰部パネル１２は、ドア本体９の略中央部に設けられる。腰部パネル１２は、任意の画像が描かれた装飾パネルと、この装飾パネルを背面側から照明するための光を出射する光源（後述のＬＥＤ群８５に含まれるＬＥＤ）とを有する。
台座部１３は、フロントパネル１０と腰部パネル１２との間に設けられる。台座部１３には、図柄表示領域４と、遊技者による操作の対象となる各種装置（メダル投入口１４、ＭＡＸベットボタン１５ａ、１ベットボタン１５ｂ、スタートレバー１６、３つのストップボタン１７Ｌ，１７Ｃ，１７Ｒ、精算ボタン（不図示）等）とが設けられる。
図柄表示領域４は、正面から見て、３つのリール３Ｌ，３Ｃ，３Ｒに重畳する領域で、かつ、３つのリール３Ｌ，３Ｃ，３Ｒより遊技者側の位置に配置されており、３つのリール３Ｌ，３Ｃ，３Ｒを視認可能にするサイズを有する。この図柄表示領域４は、表示窓としての機能を果たすものであり、その背後に設けられた各リール３Ｌ，３Ｃ，３Ｒを視認することが可能な構成になっている。以下、図柄表示領域４を、リール表示窓４という。
リール表示窓４は、その背後に設けられた３つのリール３Ｌ，３Ｃ，３Ｒの回転が停止されたとき、各リールの周面に設けられた複数の図柄のうち、連続して配置された３つの図柄がその枠内に表示されるように構成されている。すなわち、３つのリール３Ｌ，３Ｃ，３Ｒの回転が停止されたとき、リール表示窓４の枠内には、リール毎に上段、中段及び下段の各領域にそれぞれ１個の図柄（合計で３個）が表示される（リール表示窓４の枠内には、３行×３列の態様で図柄が表示される）。そして、本実施形態では、リール表示窓４の枠内において、左リール３Ｌの中段領域、中リール３Ｃの中段領域、及び、右リール３Ｒの中段領域を結ぶ擬似的なライン（センターライン）を、入賞か否かの判定を行う有効ラインとして定義する。
リール表示窓４は、台座部１３に設けられた枠部材３１の開口により形成される。また、リール表示窓４を画成する枠部材３１の下方には、略水平面の台座領域が設けられる。そして、遊技者側から見て、台座領域の右側にはメダル投入口１４が設けられ、左側にはＭＡＸベットボタン１５ａ及び１ベットボタン１５ｂが設けられる。
メダル投入口１４は、遊技者によって外部からパチスロ１に投下されるメダルを受け入れるために設けられる。メダル投入口１４から受け入れられたメダルは、予め設定された所定枚数（例えば３枚）を上限として１回の遊技に使用され、所定枚数を超えたメダルの枚数分は、パチスロ１の内部に預けることができる（いわゆるクレジット機能（遊技媒体貯留手段））。
ＭＡＸベットボタン１５ａ及び１ベットボタン１５ｂは、キャビネット２ａの内部に預けられているメダルから１回の遊技に使用する枚数を決定するために設けられる。なお、ＭＡＸベットボタン１５ａの内部には、メダル投入が可能な時に点灯するベットボタンＬＥＤ（不図示）が設けられている。また、精算ボタンは、パチスロ１の内部に預けられているメダルを外部に引き出す（排出する）ために設けられる。
なお、遊技者がＭＡＸベットボタン１５ａを押下操作すると、単位遊技のベット枚数（３枚）のメダルが投入され、有効ラインが有効化される。一方、１ベットボタン１５ｂが１回、押下操作される度に１枚のメダルが投入される。１ベットボタン１５ｂが３回操作されると、単位遊技のベット枚数（３枚）のメダルが投入され、有効ラインが有効化される。
なお、以下では、ＭＡＸベットボタン１５ａの操作、１ベットボタン１５ｂの操作及びメダル投入口１４にメダルを投入する操作（遊技を行うためにメダルを投入する操作）をいずれも「投入操作」という。
スタートレバー１６は、全てのリール（３Ｌ，３Ｃ，３Ｒ）の回転を開始するために設けられる。ストップボタン１７Ｌ，１７Ｃ，１７Ｒは、それぞれ、左リール３Ｌ、中リール３Ｃ、右リール３Ｒに対応づけて設けられ、各ストップボタンは対応するリールの回転を停止するために設けられる。以下、ストップボタン１７Ｌ，１７Ｃ，１７Ｒを、それぞれ左ストップボタン１７Ｌ、中ストップボタン１７Ｃ、右ストップボタン１７Ｒともいう。
また、リール表示窓４の下方の略水平面の台座領域の略中央には、情報表示器６が設けられる。なお、情報表示器６は、透明の窓カバー（不図示）によって覆われている。
情報表示器６には、特典として遊技者に対して払い出されるメダルの枚数（以下、「払出枚数」という）の情報を遊技者に対してデジタル表示（報知）するための２桁の７セグメントＬＥＤ（以下、「７セグＬＥＤ」という）や、パチスロ１の内部に預けられているメダルの枚数（以下、「クレジット枚数」という）などの情報を遊技者に対してデジタル表示（報知）するための２桁の７セグＬＥＤが設けられる。なお、本実施形態では、メダルの払出枚数表示用の２桁の７セグＬＥＤは、エラー発生及びエラー種別の情報を遊技者に対してデジタル表示（報知）するための２桁の７セグＬＥＤとしても用いられる。それゆえ、エラー発生時には、メダルの払出枚数表示用の２桁の７セグＬＥＤの表示態様は、払出枚数の表示態様からエラー種別の情報の表示態様に切り替わる。
さらに、情報表示器６には、内部当籤役として決定された役に応じた図柄組合せを有効ラインに沿って表示するために必要な停止操作の情報を報知する指示モニタ（不図示）が設けられている。指示モニタ（指示表示器）は、例えば、２桁の７セグメントＬＥＤにより構成される。そして、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で、２桁の７セグＬＥＤが点灯、点滅又は消灯することにより、遊技者に対して必要な停止操作の情報を報知する。
なお、ここでいう、報知する停止操作の情報と一義的に対応する態様とは、例えば、押し順「１ｓｔ（第１停止操作を左リール３Ｌに対して行うこと）」を報知する場合には指示モニタに数値「１」を表示し、押し順「２ｎｄ（第１停止操作を中リール３Ｃに対して行うこと）」を報知する場合には指示モニタに数値「２」を表示し、押し順「３ｒｄ（第１停止操作を右リール３Ｒに対して行うこと）」を報知する場合には指示モニタに数値「３」を表示するなどの態様のことである。なお、指示モニタにおける停止操作の情報の報知態様（後述のメイン側で決定されるナビデータ）については、後述の図６３を参照しながら後で詳述する。
情報表示器６は、後述の図７に示すように、ドア中継基板６８及び遊技作動表示基板８１を介して主制御基板７１に電気的に接続され、情報表示器６の表示動作は、主制御基板７１内の後述の主制御回路９０により制御される。また、上述した各種７セグＬＥＤの制御方式は、ダイナミック点灯制御である。
なお、本実施形態のパチスロ１では、主制御基板７１により制御される指示モニタに加えて、副制御基板７２により制御される他の手段を用いて停止操作の情報を報知する構成を設ける。具体的には、後述のプロジェクタ機構２１１及び表示ユニット２１２（図３及び後述の図７参照）により構成される後述の表示装置１１により停止操作の情報を報知する。
このような構成を適用した場合、指示モニタにおける報知の態様と、副制御基板７２により制御されるその他の手段における報知の態様とは、互いに異なる態様であってもよい。すなわち、指示モニタでは、報知する停止操作の情報と一義的に対応する態様で報知すればよく、必ずしも、停止操作の情報を直接的に報知する必要はない（例えば、指示モニタにおいて数値「１」が表示されたとしても、遊技者によっては報知内容を特定できない可能性もあり、直接的な報知とは言えない）。一方、後述の表示装置１１等のその他の手段によるサブ側（副制御基板側）での報知では、停止操作の情報を直接的に報知してもよい。例えば、押し順「１ｓｔ」を報知する場合、指示モニタでは報知する押し順と一義的に対応する数値「１」を表示するが、その他の手段（例えば、表示装置１１等）では、左リール３Ｌに対して第１停止操作を行わせるための指示情報を直接的に報知してもよい。
このような構成のパチスロ１では、副制御基板７２の制御だけでなく、主制御基板７１の制御によっても、内部当籤役に応じた必要な停止操作の情報を報知することができる。また、このような停止操作の情報の報知の有無は、遊技状態に応じて制御されるようにしてもよい。例えば、後述の一般遊技状態（非ＡＲＴ遊技状態）では停止操作の情報を報知せずに、後述のＡＲＴ遊技状態（後述の図１４参照）において停止操作の情報を報知するようにしてもよい。
また、遊技者側から見て、リール表示窓４の左方には、サブ表示装置１８が設けられる。サブ表示装置１８は、図２に示すように、ドア本体９の前面部のうち、台座部１３の略水平面の台座領域から略垂直に立設するように設けられる。サブ表示装置１８は、液晶ディスプレイや有機ＥＬ（Electro-Luminescence）ディスプレイで構成され、各種情報を表示する。
また、サブ表示装置１８の表示面上には、タッチセンサ１９が設けられている（後述の図７参照）。タッチセンサ１９は、静電容量方式などの所定の動作原理に従い動作し、遊技者の操作を受け付けると、タッチ入力情報として当該操作に応じた信号を出力する。そして、本実施形態のパチスロ１は、タッチセンサ１９を介して受け付けた遊技者の操作（タッチセンサ１９から出力されるタッチ入力情報）に応じて、サブ表示装置１８の表示を切り替え可能にする機能を有する。なお、サブ表示装置１８は、タッチセンサ１９から出力されるタッチ入力情報に基づいて後述の副制御基板７２（後述の図７参照）により制御される。
ドア本体９の下部には、メダル払出口２４、メダル受皿２５、２つのスピーカ用孔２０Ｌ，２０Ｒ等が設けられる。メダル払出口２４は、後述のメダル払出装置５１の駆動により排出されるメダルを外部に導く。メダル受皿２５は、メダル払出口２４から排出されたメダルを貯める。また、２つのスピーカ用孔２０Ｌ，２０Ｒからは、演出内容に対応する効果音や楽曲等の音声が出力される。
［内部構造］
次に、パチスロ１の内部構造を、図３及び図４を参照しながら説明する。図３は、キャビネット２ａの内部構造を示す図であり、図４は、フロントドア２ｂの裏面側の内部構造を示す図である。
キャビネット２ａは、図３に示すように、上面板２７ａと、底面板２７ｂと、左右の側面板２７ｃ，２７ｄと、背面板２７ｅとを有する。そして、キャビネット２ａ内の上部には、表示装置１１が配設される。
表示装置１１は、プロジェクタ機構２１１と、プロジェクタ機構２１１から投射された映像光が投影される箱状の被投影部材２１２ａとを有し、プロジェクションマッピングによる映像表示を行う。具体的には、表示装置１１では、立体物となる被投影部材２１２ａの位置（投影距離や角度など）や形状に基づいて映像光を生成し、その映像光が、プロジェクタ機構２１１により被投影部材２１２ａの表面に投影される。このような演出機能を設けることにより、高度で且つ迫力のある演出を行うことができる。また、図３には示さないが、箱状の被投影部材２１２ａの裏側には、表示面が湾曲した別の被投影部材が設けられ、遊技状態に応じて、どちらか一方の被投影部材が、映像光が投影されるスクリーンとして使用される。それゆえ、キャビネット２ａ内は、遊技状態に応じて、被投影部材を切り換える機能（不図示）も設けられる。
キャビネット２ａ内の下部には、メダル払出装置（以下、ホッパー装置という）５１と、メダル補助収納庫５２と、電源装置５３とが配設される。
ホッパー装置５１は、キャビネット２ａにおける底面板２７ｂの中央部に取り付けられる。このホッパー装置５１は、多量のメダルを収容可能で、それらを１枚ずつ排出可能な構造を有する。ホッパー装置５１は、貯留されたメダルが例えば５０枚を超えたとき、又は、精算ボタンが押下されてメダルの精算が実行されるときに、メダルを払い出す。そして、ホッパー装置５１によって払い出されたメダルは、メダル払出口２４（図２参照）から排出される。
メダル補助収納庫５２は、ホッパー装置５１から溢れ出たメダルを収納する。このメダル補助収納庫５２は、キャビネット２ａ内部を正面から見て、ホッパー装置５１の右側に配置される。また、メダル補助収納庫５２は、キャビネット２ａの底面板２７ｂに対して着脱可能に取り付けられている。
電源装置５３は、電源スイッチ５３ａと、電源基板５３ｂ（電源供給手段）とを有している（後述の図７参照）。この電源装置５３は、キャビネット２ａ内部を正面から見て、ホッパー装置５１の左側に配置されており、左側面板２７ｃに取り付けられている。電源装置５３は、サブ電源装置（不図示）から供給された交流電圧１００Ｖの電力を各部で必要な直流電圧の電力に変換して、変換した電力を各部へ供給する。
また、キャビネット２ａ内の電源装置５３の上方には、副制御基板７２（後述の図７参照）を収容する副制御基板ケース５７が配設される。副制御基板ケース５７に収納された副制御基板７２には、後述の副制御回路２００（後述の図１０参照）が搭載されている。この副制御回路２００は、映像の表示等による演出の実行を制御する回路である。副制御回路２００の具体的な構成については後述する。
キャビネット２ａ内の副制御基板ケース５７の上方には、副中継基板６１が配設される。この副中継基板６１は、副制御基板７２と後述の主制御基板７１とを接続する配線が実装された中継基板である。また、副中継基板６１は、副制御基板７２と副制御基板７２の周辺に配設された基板や各種装置部（ユニット）などとを接続する配線が実装された中継基板である。
また、図３には示さないが、キャビネット２ａ内には、キャビネット側中継基板４４（後述の図７参照）が配設される。このキャビネット側中継基板４４は、主制御基板７１（後述の図７参照）と、ホッパー装置５１、遊技メダル補助収納庫スイッチ７７（後述の図７参照）及びメダル払出カウントスイッチ（不図示）のそれぞれとを接続する配線が実装された中継基板である。
フロントドア２ｂの裏面側の中央部には、図４に示すように、ミドルドア４１が、配設され、リール表示窓４（図２参照）を裏側から開閉可能に取り付けられている。また、図４には示さないが、ミドルドア４１のリール表示窓４側には、３つのリール３Ｌ，３Ｃ，３Ｒが取り付けられ、ミドルドア４１のリール表示窓４側とは反対側には、主制御基板７１（後述の図７参照）が収納された主制御基板ケース５５が取り付けられている。なお、３つのリール３Ｌ，３Ｃ，３Ｒには、所定の減速比をもったギアを介してステッピングモータ（不図示）が接続されている。
主制御基板ケース５５に収納された主制御基板７１は、後述する主制御回路９０（後述の図９参照）を有する。主制御回路９０（主制御手段）は、内部当籤役の決定、各リール３Ｌ，３Ｃ，３Ｒの回転及び停止、入賞の有無の判定といった、パチスロ１における遊技の主な流れを制御する回路である。また、本実施形態では、例えば、ＡＲＴの決定の有無の抽籤処理、ナビ情報の指示モニタへの表示処理、各種試験信号の送信処理などの制御も主制御回路９０により行われる。なお、主制御回路９０の具体的な構成は後述する。
フロントドア２ｂの裏面側において、ミドルドア４１の下方には、スピーカ６５Ｌ，６５Ｒが配設される。スピーカ６５Ｌ，６５Ｒは、それぞれスピーカ用孔２０Ｌ，２０Ｒ（図２参照）と対向する位置に配置されている。
また、スピーカ６５Ｌの上方には、セレクタ６６と、ドア開閉監視スイッチ６７とが配設される。セレクタ６６は、メダルの材質や形状等が適正であるか否かを選別する装置であり、メダル投入口１４に投入された適正なメダルをホッパー装置５１へ案内する。セレクタ６６内においてメダルが通過する経路上には、適正なメダルが通過したことを検出するメダルセンサ（遊技媒体検出手段：不図示）が設けられている。
ドア開閉監視スイッチ６７は、フロントドア２ｂを裏面側から見て、セレクタ６６の左斜め下に配置される。このドア開閉監視スイッチ６７は、フロントドア２ｂの開閉を報知するためのセキュリティ信号をパチスロ１の外部に出力する。
また、図４には示さないが、フロントドア２ｂを裏面において、ミドルドア４１により開閉された領域であり且つリール表示窓４の下方には、ドア中継端子板６８が配設される（後述の図７参照）。このドア中継端子板６８は、主制御基板ケース５５内の主制御基板７１と、各種のボタンやスイッチ、副中継基板６１、セレクタ６６、遊技動作表示基板８１、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２のそれぞれとを接続する配線が実装された中継基板である。なお、各種のボタン及びスイッチとしては、例えば、ＭＡＸベットボタン１５ａ、１ベットボタン１５ｂ、ドア開閉監視スイッチ６７、後述のＢＥＴスイッチ７７、スタートスイッチ７９等が挙げられる。
＜サブ表示装置の表示例＞
ここで、図５Ａ〜図５Ｅを参照して、サブ表示装置１８に表示される各種表示画面について説明する。なお、図５Ａは、サブ表示装置１８に表示されるトップ画面２２１を示す図であり、図５Ｂは、サブ表示装置１８に表示されるメニュー画面２２２を示す図である。また、図５Ｃ〜図５Ｅは、サブ表示装置１８に表示される遊技情報画面２２３，２２４，２２５を示す図である。
サブ表示装置１８には、遊技者のタッチ操作により様々な表示画面が表示され、図５Ａ〜図５Ｅに示すように、トップ画面２２１、メニュー画面２２２及び遊技情報画面２２３，２２４，２２５を含む各種表示画面が表示される。これらの表示画面は、タッチセンサ１９を介して受け付けた遊技者の操作信号に基づいて切り替えられる。
トップ画面２２１は、サブ表示装置１８に表示される表示画面のうちの初期画面であり、トップ画面２２１では、「ＭＥＮＵ」ボタン２２１ａと、概要遊技履歴２２１ｂとが表示される。「ＭＥＮＵ」ボタン２２１ａは、図５Ｂに示すメニュー画面２２２を呼び出すための操作ボタンであり、「ＭＥＮＵ」ボタン２２１ａに対して遊技者による所定操作（例えばタップ）が行われると、メニュー画面２２２が呼び出される。また、トップ画面２２１では、概要遊技履歴２２１ｂとして、パチスロ１の一部の遊技履歴（概要遊技履歴）を表示する。本実施形態では、概要遊技履歴２２１ｂとして、例えば、ボーナス回数、ＡＲＴ回数及びゲーム数（遊技回数）が表示される。
メニュー画面２２２は、サブ表示装置１８で表示可能なメニューを表示する画面であり、メニュー画面２２２では、「戻る」ボタン２２２ａ、「登録」ボタン２２２ｂ、「説明」ボタン２２２ｃ、「配列配当」ボタン２２２ｄ、「リーチ目」ボタン２２２ｅ、「ＷＥＢサイト」ボタン２２２ｆ及び「音量」ボタン２２２ｇが表示される。「戻る」ボタン２２２ａは、トップ画面２２１を呼び出すための操作ボタンであり、「戻る」ボタン２２２ａに対して遊技者による操作が行われると、トップ画面２２１が呼び出される。また、「登録」ボタン２２２ｂ〜「音量」ボタン２２２ｇは、対応するメニュー内容の表示画面を呼び出すための操作ボタンであり、各ボタンに対して遊技者による操作が行われると、対応するメニュー内容の表示画面が呼び出される。
例えば、メニュー画面２２２において「登録」ボタン２２２ｂが遊技者により操作された場合、遊技中の遊技者を登録するための登録画面（不図示）がサブ表示装置１８の表示画面に呼び出される。近年のパチスロでは、機種ごとに遊技者を登録しておき、当該遊技者のこれまでの遊技履歴から、定められたミッションの達成状況などの様々な情報を管理するサービスが広く行われている。「登録」ボタン２２２ｂにより呼び出される登録画面は、このサービスの提供を受ける際に遊技者を登録するための表示画面である。
また、例えば、メニュー画面２２２において「説明」ボタン２２２ｃが遊技者により操作された場合、パチスロ１の説明画面（不図示）がサブ表示装置１８の表示画面に呼び出される。説明画面で表示される情報には、例えば、設定値ごとのボーナス当籤確率やＡＲＴ当籤確率などのパチスロ１の仕様に関する説明や、パチスロ１の演出に登場するキャラクタの紹介説明などが含まれる。
また、例えば、メニュー画面２２２において「配列配当」ボタン２２２ｄが遊技者により操作された場合、パチスロ１の配列配当画面（不図示）がサブ表示装置１８の表示画面に呼び出される。配列配当画面には、例えば、パチスロ１において入賞と判定される図柄の組合せと、入賞と判定された際の特典との対応関係（配当表）や、各リール３Ｌ，３Ｃ，３Ｒに描かれた図柄列（リール配列）などが表示される。
また、例えば、メニュー画面２２２において「リーチ目」ボタン２２２ｅが遊技者により操作された場合、パチスロ１のリーチ目画面（不図示）がサブ表示装置１８の表示画面に呼び出される。リーチ目画面には、パチスロ１で設定されている「リーチ目」と称される図柄組合せがの情報が表示される。なお、「リーチ目」と称する図柄組合せは、該図柄組合せが有効ラインに沿って表示されることにより、特別な特典が付与される図柄組合せであり、本実施形態のパチスロ１では、後述の図２８〜図３０の入賞作動フラグ格納領域の内容欄に示す略称「リーチ目リプ」に対応する図柄組合せが該当する。そして、本実施形態では、「リーチ目リプ」に係る図柄組合せが有効ラインに沿って表示された場合、その後、遊技者にとって有利な状態（例えば、ボーナス状態、通常ＡＲＴ又はＣＴ（後述の図１４参照））に移行することが確定する。
また、例えば、メニュー画面２２２において「ＷＥＢサイト」ボタン２２２ｆが遊技者により操作された場合、パチスロ１のＷＥＢ紹介画面（不図示）がサブ表示装置１８の表示画面に呼び出される。ＷＥＢ紹介画面には、例えば、パチスロ１の機種ごとに設けられた特設ＷＥＢサイトやパチスロ１のメーカーのＷＥＢサイトなど任意のＷＥＢサイトのＵＲＬを示す二次元コード（例えば、ＱＲコード（登録商標））が表示される。遊技者は、携帯電話などでＷＥＢ紹介画面に表示される二次元コードを読み込むことにより、対応するＷＥＢサイトにアクセスすることができる。
また、例えば、メニュー画面２２２において「音量」ボタン２２２ｇが遊技者により操作された場合、スピーカ６５Ｌ，６５Ｒから出力する音の音量を調整することが可能な音量調整画面（不図示）がサブ表示装置１８の表示画面に呼び出される。遊技者は、音量調整画面を介してパチスロ１の演出音の音量を調整することができる。
なお、サブ表示装置１８は、上述した表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）とは別体に設けられるため、表示装置１１とは別個に制御することができる。それゆえ、本実施形態のパチスロ１では、遊技中（表示装置１１による演出の実行中）であっても、サブ表示装置１８の表示画面を遊技者の操作により切り替えることができる。その結果、例えば、遊技者が、表示装置１１の演出において登場するキャラクタのことを知りたいと思った場合、遊技者は、「説明」ボタン２２２ｃを操作して説明画面を呼び出すことにより、キャラクタ間の関係性などの情報を遊技中に把握することができる。また、例えば、遊技者が、遊技中に、いわゆる「レア役」が当籤した場合のリール回転中にレア役を入賞させるために目安とすべき図柄を把握したいと思った場合、遊技者は、「配列配当」ボタン２２２ｄを操作して配列配当画面を呼び出すことにより、リール配列を把握することができる。
遊技情報画面２２３，２２４，２２５は、パチスロ１の遊技履歴のうちのトップ画面２２１に表示する概要遊技履歴を含む詳細遊技履歴情報を表示する表示画面である。
遊技情報画面２２３には、「戻る」ボタン２２３ａと、「ＭＥＮＵ」ボタン２２３ｂと、「前へ」ボタン２２３ｃと、「次へ」ボタン２２３ｄと、遊技履歴２２３ｅとが表示される。「戻る」ボタン２２３ａ及び「ＭＥＮＵ」ボタン２２３ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２３ｃ及び「次へ」ボタン２２３ｄは、遊技情報画面を所定の順序で切り替えるための操作ボタンであり、「前へ」ボタン２２３ｃが遊技者により操作されると、表示画面が遊技情報画面２２３から遊技情報画面２２５に切り替わり、「次へ」ボタン２２３ｄが遊技者により操作されると、表示画面が遊技情報画面２２３から遊技情報画面２２４に切り替わる。また、遊技履歴２２３ｅとしては、図５Ｃに示すように、ゲーム数（遊技回数）、ボーナス回数、ＡＲＴ回数及びＣＺ（チャンスゾーン）回数が表示される。
遊技情報画面２２４には、「戻る」ボタン２２４ａと、「ＭＥＮＵ」ボタン２２４ｂと、「前へ」ボタン２２４ｃと、「次へ」ボタン２２４ｄと、遊技履歴２１４ｅとが表示される。「戻る」ボタン２２４ａ及び「ＭＥＮＵ」ボタン２２４ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２４ｃ及び「次へ」ボタン２２４ｄは、遊技情報画面を所定の順序で切り替える操作ボタンであり、「前へ」ボタン２２４ｃが遊技者に操作されると、表示画面が遊技情報画面２２４から遊技情報画面２２３に切り替わり、「次へ」ボタン２２４ｄが遊技者により操作されると、表示画面が遊技情報画面２２４から遊技情報画面２２５に切り替わる。また、遊技履歴２２４ｅとしては、後述のＣＺ（チャンスゾーン）の突入回数及び成功回数が表示される。なお、後述するように、本実施形態では、ＣＺとして、ＣＺ１，ＣＺ２，ＣＺ３の３種類のＣＺが設けられる。それゆえ、遊技履歴２２４ｅとしては、図５Ｄに示すように、ＣＺ１〜ＣＺ３のそれぞれの突入回数及び成功回数が表示される。
遊技情報画面２２５には、「戻る」ボタン２２５ａと、「ＭＥＮＵ」ボタン２２５ｂと、「前へ」ボタン２２５ｃと、「次へ」ボタン２２５ｄと、遊技履歴２２５ｅとが表示される。「戻る」ボタン２２５ａ及び「ＭＥＮＵ」ボタン２２５ｂは、それぞれトップ画面２２１及びメニュー画面２２２をサブ表示装置１８の表示画面に呼び出すための操作ボタンであり、各ボタンを遊技者が操作することにより、対応する表示画面が呼び出される。また、「前へ」ボタン２２５ｃ及び「次へ」ボタン２２５ｄは、所定の順序で遊技情報画面を切り替えるための操作ボタンであり、「前へ」ボタン２２５ｃが遊技者に操作されると、表示画面が遊技情報画面２２５から遊技情報画面２２４に切り替わり、「次へ」ボタン２２５ｄが遊技者により操作されると、表示画面が遊技情報画面２２５から遊技情報画面２２３に切り替わる。また、遊技履歴２２５ｅとしては、図５Ｅに示すように、小役の当籤回数及び当籤確率（分子が１の分数）が表示される。
なお、サブ表示装置１８に表示される表示画面の切り替え手法としては、例えば、それぞれの表示画面に表示される操作ボタンに対するタップ操作に基づいて切り替える手法を採用してもよいし、また、例えば、表示画面に対するスワイプ操作に基づいて切り替える手法を採用してもよい。
＜サブ表示装置の表示画面の各種切り替え機能＞
次に、本実施形態のパチスロ１におけるサブ表示装置１８の表示画面の各種切り替え機能について説明する。
［サブ表示装置の表示画面の遷移例］
まず、図６Ａ及び６Ｂを参照して、本実施形態のパチスロ１におけるサブ表示装置１８の表示画面の遷移例（切り替え態様）について説明する。なお、図６Ａは、遊技者登録状態がセットされていない状況におけるサブ表示装置１８の表示画面の遷移例を示す図であり、図６Ｂは、遊技者登録状態がセットされている状況におけるサブ表示装置１８の表示画面の遷移例を示す図である。
遊技者登録状態がセットされていない状況では、図６Ａに示すように、サブ表示装置１８の表示画面は、トップ画面２２１とメニュー画面２２２との間、並びに、メニュー画面２２２とメニュー画面２２２から遷移可能な各種表示画面との間でのみ遷移可能であり、これらの表示画面間の遷移は副制御基板７２（後述のサブＣＰＵ２０１）により制御される。例えば、副制御基板７２は、タッチセンサ１９を介して取得したタッチ操作（例えば、所定のボタンに対するタップ操作や、表示画面上におけるスワイプ操作）に基づいて、トップ画面２２１及びメニュー画面２２２間で、表示画面を切り替える。しかしながら、遊技者登録状態がセットされていない状況では、副制御基板７２は、遊技情報画面２２３，２２４，２２５の表示が不可能となるように制御する。すなわち、遊技者登録状態がセットされていない状況では、遊技者は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示することができない。
一方、遊技者登録状態がセットされている状況では、図６Ｂに示すように、サブ表示装置１８の表示画面は、トップ画面２２１とメニュー画面２２２との間、並びに、メニュー画面２２２とメニュー画面２２２から遷移可能な各種表示画面との間に加え、メニュー画面２２２と遊技情報画面２２３，２２４，２２５との間においても遷移可能となり、これらの表示画面間の遷移は副制御基板７２（後述のサブＣＰＵ２０１）により制御される。すなわち、副制御基板７２は、タッチセンサ１９を介して取得したタッチ操作に基づいて、トップ画面２２１とメニュー画面２２２との間だけでなく、トップ画面２２１及びメニュー画面２２２のそれぞれと、遊技情報画面２２３，２２４，２２５との間においても表示画面を切り替えることができる。それゆえ、本実施形態において、遊技者登録状態がセットされている場合、遊技者は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示することができる。
なお、図６Ｂに示すように、トップ画面２２１、メニュー画面２２２及び遊技情報画面２２３，２２４，２２５間における表示画面の遷移順序は任意である。それゆえ、例えば、トップ画面２２１から遊技情報画面２２３，２２４，２２５に直接遷移可能となる構成にしてもよいし、トップ画面２２１からメニュー画面２２２を介してのみ遊技情報画面２２３，２２４，２２５に遷移可能となる構成にしてもよい。
本実施形態のパチスロ１では、トップ画面２２１からメニュー画面２２２を介してのみ遊技情報画面２２３，２２４，２２５に遷移可能な構成（トップ画面２２１から遊技情報画面２２３，２２４，２２５に直接遷移できない構成）を採用している。なお、本実施形態のパチスロ１では、メニュー画面２２２において、遊技者が表示画面に対してスワイプ操作（メニュー選択操作ではない）を行うことにとにより、表示画面をメニュー画面２２２から遊技情報画面２２３，２２４，２２５に遷移させることができる。
なお、本実施形態では、遊技情報画面２２３，２２４，２２５は、メニュー画面２２２とは完全に独立して設けられた表示画面である。すなわち、本実施形態のパチスロ１では、遊技履歴という、遊技者が遊技中に強い関心を抱く遊技の結果を示す情報を、配当配列や音量調節などの遊技の結果とは関係のない情報として独立して表示する。そして、本実施形態では、遊技者登録状態がセットされている状況において、メニュー画面２２２に対して遊技者がメニュー選択操作を行うことなく、遊技情報画面２２３，２２４，２２５を表示可能にしている。それゆえ、本実施形態では、遊技者登録状態がセットされている場合、遊技者が所望する情遊技履歴情報へのアクセスを容易に行うことができる。
また、本実施形態では、メニュー画面２２２に対するメニュー選択操作では、表示画面を遊技情報画面２２３，２２４，２２５に遷移させることができず、メニュー画面２２２に対してスワイプ操作（メニュー表示では指定されていない操作）を行わなければ、表示画面を遊技情報画面２２３，２２４，２２５に遷移させることができない。それゆえ、本実施形態のパチスロ１では、表示画面を遊技情報画面２２３，２２４，２２５に遷移させるためのスワイプ操作を、遊技者登録状態がセットされている状況における隠しコマンドとして扱うことができる。この場合、遊技者にとってみれば、パチスロ１に対する自身の知識により、知識の少ない他の遊技者では見ることのできない、より詳細な遊技履歴情報を見ることができるため、当該他の遊技者よりも有利に遊技を行うことができ、結果、遊技者が積極的に遊技を行うことを期待することができる。
［遊技情報画面からトップ画面への表示切り替え機能］
本実施形態のパチスロ１は、サブ表示装置１８の表示画面を、遊技情報画面２２３，２２４，２２５から、遊技者の手動により、又は、自動的に、トップ画面２２１に遷移させる機能を有する。具体的には、本実施形態では、遊技情報画面２２３，２２４，２２５において「戻る」ボタンが操作されると、表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する（手動遷移機能）。また、本実施形態では、遊技情報画面２２３，２２４，２２５が表示されている状態において所定の条件を満たした場合には、遊技者の操作とは関係なく自動的に表示画面がトップ画面２２１に遷移する（自動遷移機能）。
より具体的には、パチスロ１では、遊技情報画面２２３，２２４，２２５が表示されている状態において、投入操作（ＭＡＸベットボタン１５ａへの操作、１ベットボタン１５ｂへの操作及びメダル投入口１４にメダルを投入する操作）が行われると、サブ表示装置１８の表示画面が自動的にトップ画面２２１に遷移する。なお、ＡＲＴ遊技状態のように、リプレイ役が内部当籤役として決定される確率が高い遊技状態（高リプ状態）では、リプレイ役入賞に伴う再遊技の作動によりメダルが自動的に投入されてしまう結果、高リプ状態では、遊技情報画面２２３，２２４，２２５を表示する機会が制限されてしまう可能性がある。そこで、本実施形態のパチスロ１では、再遊技の作動によりメダルが自動的に投入された場合には、メダルの投入操作ではなく、開始操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。
すなわち、本実施形態では、再遊技が作動し、かつ、遊技情報画面２２３，２２４，２２５が表示されている場合には、開始操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。一方、再遊技の作動が行われていない場合には、投入操作を契機として、自動的に表示画面が遊技情報画面２２３，２２４，２２５からトップ画面２２１に遷移する。
［メニュー内容表示画面からトップ画面（又はメニュー画面）への表示切り替え機能］
本実施形態のパチスロ１は、サブ表示装置１８の表示画面を、メニュー画面２２２に対するメニュー選択操作により遷移可能な各種メニュー内容表示画面（登録画面、説明画面、配列配当画面、リーチ目画面、ＷＥＢ紹介画面及び音量調整画面）から、遊技者の手動により、又は、自動的に、トップ画面２２１（又はメニュー画面２２２）に遷移させる機能を有する。具体的には、本実施形態では、メニュー内容表示画面において所定のボタン（例えば、「ＴＯＰへ戻る」ボタン）が操作されると、表示画面が当該メニュー内容表示画面からトップ画面２２１に遷移する（手動遷移機能）。また、本実施形態では、メニュー内容表示画面において特定のボタン（例えば、「戻る」ボタン）が操作されると、表示画面が当該メニュー内容表示画面からメニュー画面２２２に表示画面を遷移する（手動遷移機能）。
さらに、本実施形態では、メニュー内容表示画面が表示されている状態において所定の時間が経過すると、遊技者の操作とは関係なく、自動的に表示画面がトップ画面２２１（又はメニュー画面２２２）に遷移する（自動遷移機能）。なお、この際、トップ画面２２１（又はメニュー画面２２２）に自動遷移する契機となる所定の時間は、現在表示しているメニュー内容表示画面の種類に応じて異なる。例えば、パチスロ１から出力する音量の調整を行う音量調整画面を長時間表示していると、音量が誤操作により意図しない音量に調整されてしまうおそれがあるだけでなく、誤操作により他の遊技者を不快にしてしまうおそれもある。それゆえ、音量調整画面では、他のメニュー内容表示画面よりも短い時間で、自動的にトップ画面２２１（又はメニュー画面２２２）に遷移するように設定されている。一方、登録画面は、遊技者の登録を行い易くするために、他のメニュー内容表示画面よりも長い時間で、自動的にトップ画面２２１（又はメニュー画面２２２）に遷移するように設定されている。
すなわち、各メニュー内容表示画面には、トップ画面２２１（又はメニュー画面２２２）に自動遷移する契機となる経過時間（自動遷移時間）が、当該メニュー内容表示画面の種別に応じて適宜設定されており、音量調整画面には、他のメニュー内容表示画面よりも短い自動遷移時間が設定され、登録画面には、他のメニュー内容表示画面よりも長い自動遷移時間が設定されている。
［メニューの操作可否の選択機能］
本実施形態のパチスロ１では、サブ表示装置１８の表示画面を、メニュー画面２２２から、登録画面、説明画面、配列配当画面、リーチ目画面、ＷＥＢ紹介画面及び音量調整画面に遷移させることにより、遊技者が、これらのメニュー内容表示画面に応じた各種操作を行うことができ、また、各種情報を確認することができる。なお、このような遊技者がメニュー選択できる機能を遊技店側の設定に応じて制限できるような機能（メニューの操作可否の選択機能）を設けてもよい。
例えば、遊技店側の設定により、表示画面をメニュー画面２２２から音量調節画面に遷移不可能にする（例えば、メニュー画面２２２に「音量」ボタン２２２ｇを表示しない）ようにしてもよい。この場合、遊技者による音量調節を不可能にすることができる。
＜パチスロが備える制御系＞
次に、パチスロ１が備える制御系について、図７を参照して説明する。図７は、パチスロ１の制御系の構成を示す回路ブロック図である。
パチスロ１は、ミドルドア４１に設けられた主制御基板７１と、フロントドア２ｂに設けられた副制御基板７２とを有する。また、パチスロ１は、主制御基板７１に接続された、リール中継端子板７４、設定用鍵型スイッチ５４（設定スイッチ）及びキャビネット側中継基板４４を有する。さらに、パチスロ１は、キャビネット側中継基板４４を介して主制御基板７１に接続された外部集中端子板４７、ホッパー装置５１、メダル補助収納庫スイッチ７５、リセットスイッチ７６及び電源装置５３を有する。なお、ホッパー装置５１の構成については上述したので、ここでは、その説明を省略する。
リール中継端子板７４は、各リール３Ｌ，３Ｃ，３Ｒのリール本体の内側に配設されている。リール中継端子板７４は、各リール３Ｌ，３Ｃ，３Ｒのステッピングモータ（不図示）に電気的に接続されており、主制御基板７１からステッピングモータに出力される信号を中継する。
設定用鍵型スイッチ５４は、主制御基板ケース５５に設けられる。設定用鍵型スイッチ５４は、パチスロ１の設定（設定１〜設定６）を変更するとき、もしくは、パチスロ１の設定を確認するときに使用される。
キャビネット側中継基板４４は、主制御基板７１と、外部集中端子板４７、ホッパー装置５１、メダル補助収納庫スイッチ７５、リセットスイッチ７６及び電源装置５３のそれぞれとを接続する配線が実装された中継基板である。外部集中端子板４７は、メダル投入信号、メダル払出信号及びセキュリティ信号などの信号をパチスロ１の外部へ出力するために設けられる。メダル補助収納庫スイッチ７５は、メダル補助収納庫５２に設けられ、メダル補助収納庫５２がメダルで満杯になっているか否かを検出する。リセットスイッチ７６は、例えば、パチスロ１の設定を変更する際に用いられる。
電源装置５３は、電源基板５３ｂと、電源基板５３ｂに接続された電源スイッチ５３ａとを有する。電源スイッチ５３ａは、パチスロ１に必要な電源を供給するときに押下される。電源基板５３ｂは、キャビネット側中継基板４４を介して主制御基板７１に接続されるとともに、副中継基板６１を介して副制御基板７２にも接続される。
また、パチスロ１は、ドア中継端子板６８、並びに、該ドア中継端子板６８を介して、主制御基板７１に接続された、セレクタ６６、ドア開閉監視スイッチ６７、ＢＥＴスイッチ７７、精算スイッチ７８、スタートスイッチ７９、ストップスイッチ基板８０、遊技動作表示基板８１、副中継基板６１、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２を有する。なお、セレクタ６６、ドア開閉監視スイッチ６７及び副中継基板６１については、上述したので、ここでは、それらの説明を省略する。
ＢＥＴスイッチ７７（投入操作検出手段）は、ＭＡＸベットボタン１５ａ又は１ベットボタン１５ｂが遊技者により押下されたことを検出する。精算スイッチ７８は、精算ボタン（不図示）が遊技者により押下されたことを検出する。スタートスイッチ７９（開始操作検出手段）は、スタートレバー１６が遊技者により操作されたこと（開始操作）を検出する。
ストップスイッチ基板８０（停止操作検出手段）は、回転しているメインリールを停止させるための回路と、停止可能なメインリールをＬＥＤなどにより表示するための回路とを備える。また、ストップスイッチ基板８０には、ストップスイッチ（不図示）が設けられる。ストップスイッチは、各ストップボタン１７Ｌ，１７Ｃ，１７Ｒが遊技者により押下されたこと（停止操作）を検出する。
遊技動作表示基板８１は、情報表示器（７セグ表示器）６及びＬＥＤ８２に接続される。ＬＥＤ８２には、例えば、今回の遊技に投入されたメダルの枚数（以下、「投入枚数」という）に対応して点灯する、メダル投入枚数表示用の３つのＬＥＤ（以下、「第１ＬＥＤ」〜「第３ＬＥＤ」という）や、遊技動作表示基板８１から入力される信号に基づいて、メダル投入が可能であることを表示するマーク、遊技開始を表示するマーク、再遊技を行うマークなどを点灯させるＬＥＤなどが含まれる。第１ＬＥＤ〜第３ＬＥＤ（表示手段）では、メダルが１枚投入されると、第１ＬＥＤが点灯し、メダルが２枚投入されると、第１及び第２ＬＥＤが点灯し、メダルが３枚（遊技開始可能枚数）投入されると、第１ＬＥＤ〜第３ＬＥＤが点灯する。なお、情報表示器６については、上述したので、ここでは、それらの説明を省略する。
試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２はともに、パチスロ１の検定試験（試射試験）において、遊技に関する各種信号を試験機に出力する際に用いられる中継基板である（なお、販売用のリリース製品としてのパチスロ１にはこれらの中継基板は搭載されていないので、販売用の主制御基板７１の主制御回路９０には、試験機用第１インターフェースボード３０１及び試験機用第２インターフェースボード３０２に接続するために必要な各種電子部品もまた実装されていない）。例えば、遊技に係る主要な動作（例えば、内部抽籤、リール停止制御等）を制御するための試験信号は、試験機用第１インターフェースボード３０１を介して出力され、例えば、主制御基板７１で決定された押し順ナビに係る試験信号などは、試験機用第２インターフェースボード３０２を介して出力される。
副制御基板７２は、ドア中継端子板６８及び副中継基板６１を介して主制御基板７１に接続される。また、パチスロ１は、副中継基板６１を介して副制御基板７２に接続された、スピーカ群８４、ＬＥＤ群８５、２４ｈドア開閉監視ユニット６３、タッチセンサ１９及び表示ユニット２１２を有する。なお、タッチセンサ１９については、上述したので、ここでは、その説明を省略する。
スピーカ群８４は、スピーカ６５Ｌ，６５Ｒや図示しない各種スピーカを含んで構成される。ＬＥＤ群８５は、フロントパネル１０に設けられたランプ群２１や、腰部パネル１２の装飾パネルを背面側から照明するための光を出射する光源などを含んで構成される。２４ｈドア開閉監視ユニット６３は、ミドルドア４１の開閉の履歴情報を保存する。また、２４ｈドア開閉監視ユニット６３は、ミドルドア４１が開放されたときに、表示装置１１によりエラー表示を行うための信号を副制御基板７２（副制御回路２００）に出力する。表示ユニット２１２は、例えば、表示装置１１を構成する被投影部材２１２ａ、及び、被投影部材２１２ａの裏側に設けられた表示面が湾曲した別の被投影部材を含んで構成される。
また、パチスロ１は、副制御基板７２に接続された、ロムカートリッジ基板８６及び液晶中継基板８７を有する。なお、ロムカートリッジ基板８６及び液晶中継基板８７は、副制御基板７２とともに副制御基板ケース５７に収納されている。
ロムカートリッジ基板８６は、サブＣＰＵ１０２により実行される各種制御プログラムと、演出用の画像（映像）、音声（スピーカ群８４）、光（ＬＥＤ群８５）及び通信のデータを管理するための基板である。液晶中継基板８７は、副制御基板７２と、表示装置１１を構成するプロジェクタ機構２１１、及び、サブ表示装置１８との間の接続配線を中継する基板である。なお、プロジェクタ機構２１１及びサブ表示装置１８については、上述したので、ここでは、それらの説明を省略する。
＜主制御回路＞
次に、図８を参照して、主制御基板７１に実装される主制御回路９０の構成について説明する。図８は、パチスロ１の主制御回路９０の構成例を示すブロック図である。
主制御回路９０は、マイクロプロセッサ９１と、クロックパルス発生回路９２と、電源管理回路９３と、スイッチングレギュレータ９４（電源供給手段）とを備える。
マイクロプロセッサ９１は、遊技機用のセキュリティ機能付きマイクロプロセッサである。なお、本実施形態のマイクロプロセッサ９１では、後述するように、ソースプログラム上で規定可能な該マイクロプロセッサ９１に特有の様々な命令コード（例えば、後述の「ＬＤＱ」命令等：以下、「メインＣＰＵ１０１専用命令コード」という）が設けられている。本実施形態では、このメインＣＰＵ１０１専用命令コードを用いることにより、処理の効率化やプログラム容量の削減などを実現している。マイクロプロセッサ９１の内部構成については、後述の図９を参照して詳述し、マイクロプロセッサ９１に設けられているメインＣＰＵ１０１専用命令コードについては、後述の主制御回路が実行する各種処理において詳述する。
クロックパルス発生回路９２は、メインＣＰＵ作動用のクロックパルス信号を生成し、該生成したクロックパルス信号をマイクロプロセッサ９１に出力する。マイクロプロセッサ９１は、入力されたクロックパルス信号に基づいて、制御プログラムを実行する。
電源管理回路９３は、電源基板５３ｂ（図７参照）から供給される直流１２Ｖの電源電圧の変動を管理する。そして、電源管理回路９３は、例えば、電源が投入された際（電源電圧が０Ｖから起動電圧値（１０Ｖ）を上回った際）には、リセット信号をマイクロプロセッサ９１の「ＸＳＲＳＴ」端子に出力し、電断が発生した際（電源電圧が１２Ｖから停電電圧値（１０．５Ｖ）を下回った際）には、電断検知信号をマイクロプロセッサ９１の「ＸＩＮＴ」端子に出力する。すなわち、電源管理回路９３は、電源投入時に、マイクロプロセッサ９１にリセット信号（起動信号）を出力する手段（起動手段）、及び、電断発生時に、マイクロプロセッサ９１に電断検知信号（停電信号）を出力する手段（停電手段）も兼ねる。
スイッチングレギュレータ９４は、ＤＣ／ＤＣ変換回路であり、マイクロプロセッサ９１の直流駆動電圧（直流５Ｖの電源電圧）を生成し、該生成した直流駆動電圧をマイクロプロセッサ９１の「ＶＣＣ」端子に出力する。
＜マイクロプロセッサ＞
次に、図９を参照して、マイクロプロセッサ９１の内部構成について説明する。図９は、マイクロプロセッサ９１の内部構成を示すブロック図である。
マイクロプロセッサ９１は、メインＣＰＵ１０１と、メインＲＯＭ１０２（第１記憶手段）と、メインＲＡＭ１０３（第２記憶手段）と、外部バスインターフェース１０４と、クロック回路１０５と、リセットコントローラ１０５と、演算回路１０７と、乱数回路１１０と、パラレルポート１１１と、割込みコントローラ１１２と、タイマー回路１１３と、第１シリアル通信回路１１４と、第２シリアル通信回路１１５と、を有する。そして、マイクロプロセッサ９１を構成するこれらの各部は信号バス１１６を介して互いに接続されている。
メインＣＰＵ１０１は、クロック回路１０５で生成されたクロックパルスに基づいて、各種制御プログラムを実行して、遊技動作全般に係る制御を行う。ここで、メインＣＰＵ１０１の制御動作の一例としてリール停止制御について説明する。
メインＣＰＵ１０１は、リールインデックスを検出してから各リール３Ｌ，３Ｃ，３Ｌ（メインリール）のステッピングモータに対してパルスを出力した回数をカウントする。これにより、メインＣＰＵ１０１は、各リールの回転角度（主に、リールが図柄何個分だけ回転したか）を管理する。なお、リールインデックスとは、リールが一回転したことを示す情報である。このリールインデックスは、例えば、発光部及び受光部を有する光センサと、各リールの所定の位置に設けられ、各メインリールの回転により発光部と受光部との間に介在される検知片とを備えたリール位置検出部（不図示）により検出される。
ここで、各リール３Ｌ，３Ｃ，３Ｌ（メインリール）の回転角度の管理について、具体的に説明する。ステッピングモータに対して出力されたパルスの数は、メインＲＡＭ１０３に設けられたパルスカウンタによって計数される。そして、図柄１つ分の回転に必要な所定回数のパルスの出力がパルスカウンタで計数される毎に、メインＲＡＭ１０３に設けられた図柄カウンタが１ずつ加算される。図柄カウンタは、各リールに応じて設けられている。図柄カウンタの値は、リール位置検出部（不図示）によってリールインデックスが検出されるとクリアされる。
すなわち、本実施形態では、図柄カウンタを管理することにより、リールインデックスが検出されてから図柄何個分の回転が行われたのかを管理する。したがって、各リールの各図柄の位置は、リールインデックスが検出される位置を基準として検出される。
メインＲＯＭ１０２には、メインＣＰＵ１０１により実行される各種制御プログラム、各種データテーブル、副制御回路２００に対して各種制御指令（コマンド）を送信するためのデータ等が記憶される。メインＲＡＭ１０３には、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域が設けられる。なお、メインＲＯＭ１０２及びメインＲＡＭ１０３の内部構成（メモリーマップ）については、後述の図１２を参照して詳述する。
外部バスインターフェース１０４は、マイクロプロセッサ９１の外部に設けられた各種構成部（例えば、各リール等）が接続された外部信号バス（不図示）と、マイクロプロセッサ１０４とを電気的に接続するためのインターフェース回路である。クロック回路１０５は、例えば分周器（不図示）等を含んで構成され、クロックパルス発生回路９２から入力されたＣＰＵ作動用のクロックパルス信号を、その他の構成部（例えば、タイマー回路１１３）で使用される周波数のクロックパルス信号に変換する。なお、クロック回路１０５で生成されたクロックパルス信号は、リセットコントローラ１０６にも出力される。
リセットコントローラ１０６は、電源管理回路９３から入力されたリセット信号に基づいて、ＩＡＴ（Illegal Address Trap）やＷＤＴ（watchdog timer）のリセットを行う。演算回路１０７は、乗算回路及び除算回路を含んで構成される。例えば、ソースプログラム上において、後述する「ＭＵＬ（乗算）」命令（後述の図９３Ｂ参照）を実行するときには、演算回路１０７がこの「ＭＵＬ」命令に基づく乗算処理を実行する。
乱数回路１１０は、予め定められた範囲の乱数（例えば、０〜６５５３５又は０〜２５５）を発生させる。また、図示しないが、乱数回路１１０は、２バイトのハードラッチ乱数を得るための乱数レジスタ０と、２バイトのソフトラッチ乱数を得るための乱数レジスタ１〜３と、１バイトのソフトラッチ乱数を得るための乱数レジスタ４〜７とで構成されている。なお、メインＣＰＵ１０１は、乱数回路１１０で発生させた所定範囲の乱数の中から１つの値を、例えば内部抽籤用の乱数値として抽出する。パラレルポート１１１は、マイクロプロセッサ９１と、マイクロプロセッサ９１の外部に設けられた各種回路（例えば、電源管理回路９３等）との間で入出力される信号のポート（メモリーマップＩ／Ｏ）である。また、パラレルポート１１１は、乱数回路１１０及び割込みコントローラ１１２にも接続される。スタートスイッチ７９はパラレルポート１１１のＰＩ０〜ＰＩ４のいずれかの入力ポートに接続され、スタートスイッチ７９がオン状態になったタイミング（オンエッジ）で、パラレルポート１１１から乱数回路１１０の乱数レジスタ０へラッチ信号が出力される。そして、乱数回路１１０では、ラッチ信号が入力されることにより乱数レジスタ０がラッチされ、２バイトのハードラッチ乱数が取得される。
割込みコントローラ１１２は、パラレルポート１１１を介して電源管理回路９３から入力される電断検知信号、又は、タイマー回路１１３から１．１１７２ｍｓ周期で入力されるタイムアウト信号に基づいて、メインＣＰＵ１０１による割込処理の実行タイミングを制御する。電源管理回路９３から電断検知信号が入力された場合、又は、タイマー回路１１３からタイムアウト信号が入力された場合には、割込みコントローラ１１２は、割込処理開始指令を示す割込要求信号をメインＣＰＵ１０１に出力する。メインＣＰＵ１０１は、タイマー回路１０３からのタイムアウト信号に応じて割込みコントローラ１１２から入力される割込要求信号に基づいて、入力ポートチェック処理、リール制御処理、通信データ送信処理、７セグＬＥＤ駆動処理、タイマー更新処理等の各種割込処理（後述の図１５８参照）を行う。
タイマー回路１１３（ＰＴＣ）は、クロック回路１０５で生成されたクロックパルス信号（メインＣＰＵ作動用のクロックパルス信号を分周器（不図示）で分周された周波数のクロックパルス信号）で動作する（経過時間をカウントする）。そして、タイマー回路１１３は、１．１１７２ｍｓｅｃの周期で割込みコントローラ１１２にタイムアウト信号（トリガー信号）を出力する。
第１シリアル通信回路１１４は、主制御基板７１から副制御基板７２にデータ（各種制御指令（コマンド））を送信する際のシリアル送信動作を制御する回路である。第２シリアル通信回路１１５は、主制御基板７１から試験機用第２インターフェースボード３０２にデータを送信する際のシリアル送信動作を制御する回路である。
＜副制御回路＞
次に、図１０を参照して、副制御基板７２に実装される副制御回路２００（副制御手段）の構成について説明する。図１０は、パチスロ１の副制御回路２００の構成例を示すブロック図である。
副制御回路２００は、主制御回路９０と電気的に接続されており、主制御回路９０から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。副制御回路２００は、基本的に、サブＣＰＵ２０１、サブＲＡＭ２０２、レンダリングプロセッサ２０３、描画用ＲＡＭ２０４、ドライバ２０５を含んで構成される。
なお、サブＣＰＵ２０１は、ロムカートリッジ基板８６に接続される。ドライバ２０５は、液晶中継基板８７に接続される。すなわち、ドライバ２０５は、液晶中継基板８７を介してプロジェクタ機構２１１及びサブ表示装置１８に接続される。
サブＣＰＵ２０１は、主制御回路９０から送信されたコマンドに応じて、ロムカートリッジ基板８６に記憶されている制御プログラムに従い、映像、音、光の出力の制御を行う。ロムカートリッジ基板８６は、基本的に、プログラム記憶領域とデータ記憶領域とによって構成される。
プログラム記憶領域には、サブＣＰＵ２０１が実行する制御プログラムが記憶される。例えば、制御プログラムには、主制御回路９０との通信を制御するための主基板通信タスクや、演出用の乱数値を抽出し、演出内容（演出データ）の決定及び登録を行うための演出登録タスクを実行するための各種プログラムが含まれる。また、制御プログラムには、決定した演出内容に基づいて表示装置１１による映像の表示を制御する描画制御タスク、ＬＥＤ群８５等の光源による光の出力を制御するランプ制御タスク、スピーカ群８４による音の出力を制御する音声制御タスク等を実行するための各種プログラムも含まれる。
データ記憶領域には、各種データテーブルを記憶する記憶領域、各演出内容を構成する演出データを記憶する記憶領域、映像の作成に関するアニメーションデータを記憶する記憶領域が含まれる。また、データ記憶領域には、ＢＧＭや効果音に関するサウンドデータを記憶する記憶領域、光の点消灯のパターンに関するランプデータを記憶する記憶領域等も含まれる。
サブＲＡＭ２０２には、決定された演出内容や演出データを登録する格納領域や、主制御回路９０から送信されるサブフラグ（内部当籤役）等の各種データを格納する格納領域が設けられる。
サブＣＰＵ２０１、レンダリングプロセッサ２０３、描画用ＲＡＭ（フレームバッファを含む）２０４及びドライバ２０５は、演出内容により指定されたアニメーションデータに従って映像を作成し、作成した映像を表示装置１１（プロジェクタ機構２１１）及び／又はサブ表示装置１８に表示させる。なお、表示装置１１（プロジェクタ機構２１１）及びサブ表示装置１８は、副制御基板７２により、それぞれ個別に制御される。
また、サブＣＰＵ２０１は、演出内容により指定されたサウンドデータに従ってＢＧＭなどの音をスピーカ群８４により出力させる。また、サブＣＰＵ２０１は、演出内容により指定されたランプデータに従ってＬＥＤ群８５の点灯及び消灯を制御する。
＜メインＣＰＵが有する各種レジスタ＞
次に、図１１を参照しながら、メインＣＰＵ１０１が有する各種レジスタについて説明する。なお、図１１は、メインＣＰＵ１０１に含まれる各種レジスタの概略構成図である。
メインＣＰＵ１０１は、メイン・レジスタとして、アキュームレータＡ（以下、「Ａレジスタ」という）、フラグ・レジスタＦ（フラグレジスタ）、汎用レジスタＢ（以下、「Ｂレジスタ」という）、汎用レジスタＣ（以下、「Ｃレジスタ」という）、汎用レジスタＤ（以下、「Ｄレジスタ」という）、汎用レジスタＥ（以下、「Ｅレジスタ」という）、汎用レジスタＨ（以下、「Ｈレジスタ」という）及び汎用レジスタＬ（以下、「Ｌレジスタ」という）を有する。また、メインＣＰＵ１０１は、サブ・レジスタとして、アキュームレータＡ′、フラグ・レジスタＦ′、汎用レジスタＢ′、汎用レジスタＣ′、汎用レジスタＤ′、汎用レジスタＥ′、汎用レジスタＨ′及び汎用レジスタＬ′を汎用レジスタとして有する。なお、各レジスタは、１バイトのレジスタで構成される。
また、本実施形態では、ＢレジスタとＣレジスタとをペアレジスタ（以下、「ＢＣレジスタ」という）として用い、ＤレジスタとＥレジスタとをペアレジスタ（以下、「ＤＥレジスタ」という）として用いる。さらに、本実施形態では、ＨレジスタとＬレジスタとをペアレジスタ（以下、「ＨＬレジスタ」という）として用いる。
フラグ・レジスタＦ，Ｆ′の各ビットには、図１１に示すように、演算処理の結果等を示す所定のフラグ情報がセットされる。例えばビット６（Ｄ６）には、演算結果の判定処理において演算結果が「０」であるか否かを示すデータ（ゼロフラグ）がセットされる。具体的には、演算結果が「０」である場合、ビット６にデータ「１」がセットされ、演算結果が「０」でない場合には、ビット６にデータ「０」がセットされる。そして、演算結果の判定処理では、メインＣＰＵ１０１は、ビット６のデータ「０」／「１」を参照して判定（ＹＥＳ／ＮＯ）を行う。
また、メインＣＰＵ１０１は、拡張レジスタＱ（以下、「Ｑレジスタ」という）を有する。Ｑレジスタは、１バイトのレジスタで構成される。なお、本実施形態では、後述の各種処理フローの中で説明するように、ソースプログラム上において、このＱレジスタを用いてアドレス指定を行う各種メインＣＰＵ１０１専用命令コードが設けられており、この命令コードの使用により、処理の効率化やメインＲＯＭ１０２の容量削減などを実現している。なお、Ｑレジスタを用いてアドレス指定を行う各種メインＣＰＵ１０１専用命令コードでは、Ｑレジスタには、アドレスの上位側のアドレスデータ（アドレス値）が格納される。なお、Ｑレジスタには、メインＣＰＵ１０１のリセット直後に、初期値として「Ｆ０Ｈ」がセットされる。また、Ｑレジスタを用いた「ＬＤ Ｑ，ｎ（８ビットデータ）」命令において、「ｎ」に任意の１バイトのデータをセットして該命令を実行することにより、Ｑレジスタの値を変更することができる。
さらに、メインＣＰＵ１０１は、１バイトのレジスタで構成された、インタラプト・ページアドレス・レジスタＩ及びメモリ・リフレッシュ・レジスタＲ、並びに、２バイトのレジスタで構成された、インデックス・レジスタＩＸ、インデックス・レジスタＩＹ、スタックポインタＳＰ及びプログラムカウンタＰＣを専用レジスタとして有する。
＜メインＲＯＭ及びメインＲＡＭの内部構成（メモリマップ）＞
次に、図１２Ａ〜図１２Ｃを参照しながら、主制御回路９０（マイクロプロセッサ９１）に含まれるメインＲＯＭ１０２及びメインＲＡＭ１０３の内部構成（以下「メモリマップ」という）について説明する。なお、図１２Ａは、メモリ全体のメモリマップを示す図であり、図１２Ｂは、メインＲＯＭ１０２のメモリマップを示す図であり、図１２Ｃは、メインＲＡＭ１０３のメモリマップを示す図である。
主制御回路９０（マイクロプロセッサ９１）が備えるメモリ全体のメモリマップでは、図１２Ａに示すように、アドレスの先頭（００００Ｈ）側から、メインＲＯＭ１０２のメモリ領域、メインＲＡＭ１０３のメモリ領域、内蔵レジスタエリア及びＸＣＳデコードエリアが、不使用領域を間に挟んでこの順で、それぞれ所定のアドレスに配置される。
メインＲＯＭ１０２のメモリマップでは、図１２Ｂに示すように、メインＲＯＭ１０２のアドレスの先頭（００００Ｈ）側から、プログラムエリア、データエリア、規定外エリア、商標記録エリア、プログラム管理エリア及びセキュリティ設定エリアが、この順で、それぞれ所定のアドレスに配置される。
なお、プログラムエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインＣＰＵ１０１により実行される各種処理の制御プログラムが記憶される。データエリアには、遊技者により実施される遊技の遊技性に関連する各種制御処理において、メインＣＰＵ１０１により使用される各種データ（例えば、内部抽籤テーブル等のデータテーブル、副制御回路４２に対して各種制御指令（コマンド）を送信するためのデータ等）が記憶される。すなわち、プログラムエリアとデータエリアとからなる遊技用ＲＯＭ領域（遊技用記憶領域）には、遊技店で遊技者が実際に行う遊技の遊技性に関連する制御処理（遊技性に関する処理）に必要な各種プログラム及び各種データが格納される。
また、規定外エリアには、遊技者により実施される遊技の遊技性に直接関与しない各種処理（遊技性に影響を与えない処理）の制御プログラム及びデータが記憶される。例えば、パチスロ１の検定試験（試射試験）で使用されるプログラム及びデータ、電断時のチェックサム生成処理や電源復帰時のサムチェック処理などで使用される制御プログラム及びデータ、並びに、不正対策プログラム及びそれに必要なデータ等が、規定外エリアに格納される。
メインＲＡＭ１０３のメモリマップでは、図１２Ｃに示すように、メインＲＡＭ１０３のアドレスの先頭（Ｆ０００Ｈ）側から、遊技用ＲＡＭ領域（所定格納領域、遊技用一時記憶領域）及び規定外ＲＡＭ領域（規定外一時記憶領域）が、この順で、それぞれ所定のアドレスに配置される。
遊技用ＲＡＭ領域には、遊技者により実施される遊技の遊技性に関連する制御プログラムの実行により決定された例えば内部当籤役等の各種データを一時的に格納する作業領域及びスタックエリアが設けられる。そして、各種データのそれぞれは、遊技用ＲＡＭ領域内の所定アドレスの作業領域に格納される。
また、規定外ＲＡＭ領域には、遊技者により実施される遊技の遊技性に直接関与しない各種処理の作業領域となる規定外作業領域と、規定外スタックとが設けられる。本実施形態では、この規定外ＲＡＭ領域を使用して、例えばサムチェック処理等の遊技者により実施される遊技の遊技性に直接関与しない各種処理が実行される。
上述のように、本実施形態のパチスロ１では、メインＲＯＭ１０２内において、遊技者により実施される遊技の遊技性に直接関与しない各種処理に使用される各種プログラム及び各種データ（テーブル）を、遊技用ＲＯＭ領域とは異なるアドレスに配置された規定外ＲＯＭ領域（規定外記憶領域）に格納する。また、そのような遊技者により実施される遊技の遊技性に直接関与しない各種処理は、メインＲＡＭ１０３内において、遊技用ＲＡＭ領域とは異なるアドレスに配置された規定外ＲＡＭ領域を使用して行われる。
このようなメインＲＯＭ１０２の構成では、従来の規則上においてプログラム等の配置不可とされていたＲＯＭ領域（規定外ＲＯＭ領域）に、遊技者が実際に行う遊技そのものには不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、遊技用ＲＯＭ領域の容量の圧迫を回避することができる。
＜遊技状態の遷移フロー＞
次に、図１３及び図１４を参照しながら、本実施形態のパチスロ１の主制御回路９０（メインＣＰＵ１０１）により管理される各種遊技状態及びその遷移フローについて説明する。なお、図１３Ａは、パチスロ１の基本的な遊技状態の遷移フロー図であり、図１３Ｂは、その遊技状態の移行条件をまとめた表である。また、図１４Ａは、報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フロー図であり、図１４Ｂは、その遊技状態の移行条件をまとめた表である。
［基本的な遊技状態の遷移フロー］
本実施形態のパチスロ１では、ボーナスゲームの種類として、ビッグボーナス（以下、「ＢＢ」と記す）が設けられる。ＢＢは、第１種特別役物と呼ばれるレギュラーボーナス（以下、「ＲＢ」と記す）に係る役物連続作動装置であり、ＲＢを連続して作動させる。
それゆえ、本実施形態では、主制御回路９０は、ボーナス役の当籤／作動（入賞）の有無に基づいて遊技状態を管理する。具体的には、図１３Ａに示すように、主制御回路９０は、ボーナス役（後述の名称「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」の内部当籤役）の当籤／作動（入賞）の有無に基づいて、「ボーナス非当籤状態」、「フラグ間状態」及び「ボーナス状態」と称する３種類の遊技状態を管理する。
なお、ボーナス非当籤状態は、ボーナスに非当籤であり、かつ、ボーナスが作動（入賞）していない状態であり、ボーナス状態は、ボーナスが作動している状態である。また、本実施形態では、ボーナス役が内部当籤役として決定されると、ボーナスが入賞するまで複数回の遊技に渡りボーナス役が内部当籤役として持ち越された状態が発生する。フラグ間状態は、ボーナス役が内部当籤役として持ち越されている状態、すなわち、ボーナス役が当籤し、かつ、ボーナスが作動していない状態である。
なお、ボーナス役の当籤の有無は、メインＲＡＭ１０３に設けられる後述の当り要求フラグ格納領域（後述の図２８〜図３０参照）及び持越役格納領域（後述の図３１参照）に格納されるデータに基づいて管理される。また、ボーナスの作動（入賞）の有無は、メインＲＡＭ１０３に設けられる後述の遊技状態フラグ格納領域（後述の図３２参照）に格納されるデータに基づいて管理される。
また、本実施形態では、図１３Ａに示すように、ボーナスが作動していない遊技状態（ボーナス非当籤状態及びフラグ間状態）において、リプレイに係る内部当籤役の種別及びその当籤確率が互いに異なる、ＲＴ０遊技状態〜ＲＴ５遊技状態の６種類の状態（以下、それぞれ「ＲＴ０状態」〜「ＲＴ５状態」という）が設けられる。なお、ＲＴ０状態、ＲＴ２状態及びＲＴ５状態は、リプレイ役が内部当籤役として決定される確率が低確率となる遊技状態であり、ＲＴ１状態はリプレイ役が内部当籤役として決定される確率が中程度の中確率となる遊技状態である。また、ＲＴ３状態及びＲＴ４状態は、リプレイ役が内部当籤役として決定される確率が高確率となる遊技状態である。なお、本実施形態では、ボーナス非当籤状態のＲＴ状態は、ＲＴ０状態〜ＲＴ４状態のいずれかとなり、フラグ間状態のＲＴ状態はＲＴ５状態となる。
それゆえ、本実施形態では、主制御回路９０は、ボーナスが作動していない遊技状態（ボーナス非当籤状態及びフラグ間状態）において、さらに、リプレイに係る内部当籤役の種別及びその当籤確率に基づいて、ＲＴ１状態〜ＲＴ５状態の６種類の状態も管理する。
なお、ＲＴ０状態〜ＲＴ５状態は、メインＲＡＭ１０３に設けられる後述の遊技状態フラグ格納領域（後述の図３２参照）に格納されるデータに基づいて管理される。具体的には、本実施形態のパチスロ１では、ＲＴ１状態フラグ〜ＲＴ５状態フラグの５つのＲＴ状態を示すフラグが設けられ、これらのフラグのオン／オフ状態をメインＲＡＭ１０３により管理することによりＲＴ状態が管理される。そして、主制御回路９０は、オン状態であるＲＴ状態フラグに対応するＲＴ状態を現在のＲＴ状態として特定する。なお、全てのＲＴ状態フラグがオフ状態である場合には、主制御回路９０は、現在のＲＴ状態がＲＴ０状態であると特定する。
図１３Ａ及び１３Ｂに示すように、ボーナス非当籤状態においてボーナス役（後述の名称「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」の内部当籤役）が内部当籤役として決定されると（移行条件（１）が成立すると）、主制御回路９０は、遊技状態をボーナス非当籤状態からフラグ間状態に移行させる。また、フラグ間状態においてボーナス役が入賞すると（移行条件（２）が成立すると）、主制御回路９０は、遊技状態をフラグ間状態からボーナス状態に移行させる。
また、ボーナス状態において規定枚数（２１６枚）を超えるメダルが払い出され、ボーナス状態が終了すると（移行条件（３）が成立すると）、主制御回路９０は、遊技状態をボーナス状態からＲＴ１状態（ボーナス非当籤状態）に移行させる。
ＲＴ１状態において、２０ゲームが経過すると（移行条件（４）が成立すると）、主制御回路９０は、遊技状態をＲＴ１状態からＲＴ０状態に移行させる。また、ＲＴ１状態において、２０ゲームが経過する前に、略称「ベルこぼし目」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（５）が成立すると）、主制御回路９０は、遊技状態をＲＴ１状態からＲＴ２状態に移行させる。
ＲＴ０状態において、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると（移行条件（５）が成立すると）、主制御回路９０は、遊技状態をＲＴ０状態からＲＴ２状態に移行させる。ＲＴ２状態において、略称「ＲＴ３移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（６）が成立すると）、主制御回路９０は、遊技状態をＲＴ２状態からＲＴ３状態に移行させる。
ＲＴ３状態において、略称「ＲＴ４移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（７）が成立すると）、主制御回路９０は、遊技状態をＲＴ３状態からＲＴ４状態に移行させる。また、ＲＴ３状態において、略称「ベルこぼし目」又は「ＲＴ２移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ライン上に表示されると（移行条件（８）が成立すると）、主制御回路９０は、遊技状態をＲＴ３状態からＲＴ２状態に遊技状態を移行させる。さらに、ＲＴ４状態において、略称「ベルこぼし目」又は「ＲＴ２移行リプ」に係る図柄組合せが有効ライン上に表示されると（移行条件（８）が成立すると）、主制御回路９０は、遊技状態をＲＴ４状態からＲＴ２状態に遊技状態を移行させる。
なお、略称「ベルこぼし目」に係る図柄組合せは、後述の名称「Ｆ＿３択ベル＿１ｓｔ」、「Ｆ＿３択ベル＿２ｎｄ」又は「Ｆ＿３択ベル＿３ｒｄ」に係る内部当籤役（小役）が決定され、かつ、停止操作の順序が該小役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである（後述の図２４参照）。略称「ＲＴ２移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿維持リプ＿１ｓｔ」、「Ｆ＿維持リプ＿２ｎｄ」又は「Ｆ＿維持リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して不正解であるときに表示される図柄の組合せである。
略称「ＲＴ３移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿ＲＴ３リプ＿１ｓｔ」、「Ｆ＿ＲＴ３リプ＿２１３」、「Ｆ＿ＲＴ３リプ＿２３１」又は「Ｆ＿ＲＴ３リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。また、略称「ＲＴ４移行リプ」に係る図柄組合せは、後述の名称「Ｆ＿ＲＴ４リプ＿１２３」、「Ｆ＿ＲＴ４リプ＿１３２」、「Ｆ＿ＲＴ４リプ＿２ｎｄ」又は「Ｆ＿ＲＴ４リプ＿３ｒｄ」に係る内部当籤役（リプレイ役）が決定され、かつ、停止操作の順序が該リプレイ役の種別ごとに定められた押し順に対して正解であるときに表示される図柄の組合せである。
［報知（ＡＲＴ）機能の作動の有無を考慮した遊技状態の遷移フロー］
本実施形態では、主制御回路９０（メインＣＰＵ１０１）により、遊技者にとって有利な停止操作を報知する機能（ＡＲＴ機能）の作動の有無が決定される。それゆえ、本実施形態では、ボーナス非作動状態においてＡＲＴ機能の作動／非作動状態も遊技状態として管理する。
本実施形態のパチスロ１では、図１４Ａに示すように、主制御回路９０は、非ボーナス作動状態において、報知（ＡＲＴ）の有無に基づいて「一般遊技状態」と「ＡＲＴ遊技状態」とを別個の遊技状態として管理する。すなわち、報知（ＡＲＴ）の有無を考慮した遊技状態の管理では、図１４Ａに示すように、主制御回路９０は、大きな分類として、「ボーナス状態」、「一般遊技状態」及び「ＡＲＴ遊技状態」の３種類の遊技状態を管理する。
なお、一般遊技状態は、基本的には、遊技者にとって有利な停止操作の情報を報知しない遊技状態（非ＡＲＴ）であり、遊技者にとって不利な遊技状態である。また、一般遊技状態は、ＲＴ０〜ＲＴ４状態のいずれかの状態であり、かつ、ＡＲＴ非当籤の遊技状態である。
一方、ＡＲＴ遊技状態は、遊技者にとって有利な停止操作の情報を報知する遊技状態であり、遊技者にとって有利な遊技状態である。また、ＡＲＴ遊技状態は、基本的には、ＲＴ４状態であり、かつ、ＡＲＴ当籤中の遊技状態である。なお、本実施形態では、ＡＲＴ当籤後、ＲＴ状態がＲＴ４状態まで移行すると、ＡＲＴ遊技が開始される。
また、本実施形態では、図１４Ａに示すように、一般遊技状態として、「通常遊技状態」及び「ＣＺ（チャンスゾーン）」と称する２種類の状態が設けられる。
通常遊技状態は、遊技者にとって最も不利な遊技状態であるが、通常遊技状態の遊技ではＣＺへの移行抽籤を行っている。そして、図１４Ａ及び１４Ｂに示すように、通常遊技状態の遊技において、ＣＺへの移行抽籤に当籤すると（移行条件（Ａ）が成立すると）、主制御回路９０は、遊技状態を、通常遊技状態からＣＺに移行させる。
ＣＺは、ＡＲＴ遊技状態への移行に対する期待度が高い遊技状態（チャンスゾーン）であり、ＣＺ中の遊技ではＡＲＴへの移行抽籤が行われている。そして、図１４Ａ及び１４Ｂに示すように、ＣＺ中の遊技において、ＡＲＴへの移行抽籤に非当籤である場合には（移行条件（Ｂ）が成立すると）、主制御回路９０は、遊技状態を、ＣＺから通常遊技状態に移行させる。一方、ＣＺ中の遊技において、ＡＲＴへの移行抽籤に当籤すると（移行条件（Ｃ）が成立すると）、主制御回路９０は、遊技状態を、ＣＺからＡＲＴ遊技状態に移行させる。この際、図１４Ａには示さないが、主制御回路９０は、遊技状態を、ＣＺから後述のＡＲＴ準備状態を経由してＡＲＴ遊技状態（後述の通常ＡＲＴ又はＣＴ）に移行させる。
ＡＲＴ遊技状態は、上述のように、ＡＲＴ当籤後にＲＴ状態がＲＴ４状態まで移行すると開始される。なお、図１３Ａで示したように、ＲＴ４状態は、ＲＴ０〜ＲＴ２状態からＲＴ３状態を経由して移行するので、ＡＲＴ当籤後であってもすぐにＡＲＴ遊技状態が開始されない。そこで、本実施形態のパチスロ１では、ＡＲＴ当籤後からＲＴ状態がＲＴ４状態に移行するまでの期間の遊技状態をＡＲＴ準備状態とする。そして、このＡＲＴ準備状態の遊技では、ＲＴ状態をＲＴ４状態に移行させるために必要な停止操作の情報が報知される。
また、本実施形態では、図１４Ａに示すように、ＡＲＴ遊技状態として、遊技性が互いに異なる、「通常ＡＲＴ」及び「ＣＴ（上乗せチャンス）」と称する２種類の状態が設けられる。
通常ＡＲＴは、所定ゲーム数の期間、遊技者にとって有利な停止操作（例えば、払い出されるメダルの枚数が多い図柄組合せを表示させるための停止操作や、ＲＴ４状態を維持するために必要な停止操作）が報知される遊技状態である。また、通常ＡＲＴ中の遊技では、ＣＴへの移行抽籤が行われる。
ＣＴは、遊技者にとって有利な停止操作が報知されるとともに、特定期間（１セット８ゲームの期間）、通常ＡＲＴの継続期間を上乗せすることが可能となる遊技状態であり、上乗せチャンスゾーンとして機能する遊技状態である。また、ＣＴ中では、通常ＡＲＴの継続期間を消化せずに遊技が行われる。なお、ＣＴ中の遊技性については、後述の図５２Ａ〜５２Ｃを参照して後で詳述する。
図１４Ａ及び１４Ｂに示すように、通常ＡＲＴ中の遊技において、ＣＴへの移行抽籤に当籤すると（移行条件（Ｄ）が成立すると）、主制御回路９０は、遊技状態を、通常ＡＲＴからＣＴに遊技状態を移行させる。また、通常ＡＲＴにおいて、当該通常ＡＲＴの継続期間が終了すると（移行条件（Ｅ）が成立すると）、主制御回路９０は、遊技状態を、通常ＡＲＴから一般遊技状態（通常遊技状態又はＣＺ）に移行させる。なお、本実施形態では、ゲーム数により通常ＡＲＴの継続期間を管理するが、本発明はこれに限定されず、通常ＡＲＴの継続期間の管理方法は任意である。例えば、通常ＡＲＴの継続期間を、通常ＡＲＴ中に払い出されるメダルの枚数や差枚数により管理してもよいし、通常ＡＲＴ中にメダルの払い出しに影響を与える報知を行った回数（ナビ回数）により管理してもよい。
図１４Ａ及び１４Ｂに示すように、ＣＴ中の遊技において、ＣＴの継続期間（１セット８ゲーム）が終了すると（移行条件（Ｆ）が成立すると）、主制御回路９０は、遊技状態を、ＣＴから通常ＡＲＴに移行させる。
また、図１４Ａに示すように、一般遊技状態（通常遊技状態又はＣＺ）又はＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）において、ボーナス役が入賞すると（図１３Ａ及び１３Ｂ中で説明した移行条件（２）が成立すると）、主制御回路９０は、遊技状態を、一般遊技状態又はＡＲＴ遊技状態からボーナス状態に移行させる。
ボーナス状態の遊技では、上述のように、ＡＲＴへの移行抽籤を行っており、ボーナス状態の遊技において、ＡＲＴへの移行抽籤が非当籤である場合には（移行条件（Ｇ）が成立すると）、主制御回路９０は、遊技状態を、ボーナス状態から一般遊技状態（通常遊技状態又はＣＺ）に移行させる。ただし、ＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）からボーナス状態に移行していた場合には、ボーナス状態の遊技においてＡＲＴの移行抽籤に非当籤であっても、主制御回路９０は、遊技状態を、ボーナス状態からＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）に移行させる。一方、ボーナス状態の遊技において、ＡＲＴへの移行抽籤に当籤すると（移行条件（Ｈ）が成立すると）、主制御回路９０は、遊技状態を、ボーナス状態からＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）に移行させる。なお、上述のように、ボーナス状態の終了時には、ＲＴ状態がＲＴ１状態に移行するので、ボーナス状態からＡＲＴ遊技状態に遊技状態を移行する場合には、主制御回路９０は、遊技状態を、ＡＲＴ準備状態を経由してＡＲＴ遊技状態に移行させる。
＜メインＲＯＭに記憶されているデータテーブルの構成＞
次に、図１５〜図２７を参照して、メインＲＯＭ１０２に記憶されている各種データテーブルの構成について説明する。なお、一般遊技状態中及びＡＲＴ遊技状態中の遊技性（ＣＺ、通常ＡＲＴ，ＣＴの遊技性）に係る各種抽籤で用いられる各種データテーブルについては、別途、各遊技性の説明と一緒に後述する。
［図柄配置テーブル］
まず、図１５を参照して、図柄配置テーブルについて説明する。図柄配置テーブルは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒのそれぞれの回転方向における各図柄の位置と、各位置に配置された図柄の種類を特定するデータ（以下、図柄コード（図１５中の図柄コード表を参照）という）との対応関係を規定する。
図柄配置テーブルでは、リールインデックスが検出されたときに、リール表示窓４の枠内における各リールの中段領域に位置する図柄の位置を「０」と規定する。そして、各リールにおいて、図柄位置「０」を基準としてリールの回転方向（図１５中の図柄位置「１９」から図柄位置「０」に向かう方向）に進む順に、図柄カウンタの値に対応する「０」〜「１９」が、図柄位置として、各図柄に割り当てられる。
すなわち、図柄カウンタの値（「０」〜「１９」）と、図柄配置テーブルとを参照することにより、リール表示窓４の枠内における各リールの上段領域、中段領域及び下段領域に表示されている図柄の種類を特定することができる。なお、本実施形態では、図柄として、「白７」、「青７」、「チリ上１」、「チリ上２」、「チリ下」、「リプレイ」、「帽子」、「サボテン１」、「サボテン２」及び「サボテン３」の１０種類の図柄を用いる。
また、本実施形態では、図柄コード表に示すように、図柄「白７」（図柄コード１）には、データとして「０００００００１」が割り当てられ、図柄「青７」（図柄コード２）には、データとして「００００００１０」が割り当てられている。図柄「チリ上１」（図柄コード３）には、データとして「００００００１１」が割り当てられ、図柄「チリ上２」（図柄コード４）には、データとして「０００００１００」が割り当てられている。
図柄「チリ下」（図柄コード５）には、データとして「０００００１０１」が割り当てられ、図柄「リプレイ」（図柄コード６）には、データとして「０００００１１０」が割り当てられている。図柄「帽子」（図柄コード７）には、データとして「０００００１１１」が割り当てられ、図柄「サボテン１」（図柄コード８）には、データとして「００００１０００」が割り当てられている。また、図柄「サボテン２」（図柄コード９）には、データとして「００００１００１」が割り当てられ、図柄「サボテン３」（図柄コード１０）には、データとして「００００１０１０」が割り当てられている。
［内部抽籤テーブル］
次に、図１６及び図１７を参照して、内部当籤役を決定する際に参照される内部抽籤テーブルについて説明する。なお、図１６は、ＲＴ０状態〜ＲＴ４状態のそれぞれにおいて参照される内部抽籤テーブルである。また、図１７Ａは、ＲＴ５状態において参照される内部抽籤テーブルであり、図１７Ｂは、ボーナス状態において参照される内部抽籤テーブルである。
内部抽籤テーブルは、遊技状態毎に設けられ、各種内部当籤役と、各内部当籤役が決定されるときの抽籤値との対応関係を規定する。なお、抽籤値は、予め設定されたボーナス役や小役等の内部当籤の期待値を調整するための設定（設定１〜６）毎に規定される。この設定は、例えば、リセットスイッチ７６及び設定用鍵型スイッチ５４（図７参照）を用いて変更される。
本実施形態の内部抽籤処理では、まず、乱数回路１１０の乱数レジスタ０により、予め定められた数値の範囲（例えば、０〜６５５３５）から抽出される乱数値を、各内部当籤役に対応して規定された抽籤値で順次加算する。次いで、抽籤結果（抽籤値＋乱数値）が６５５３５を超えたか否か（抽籤結果がオーバーフローしたか否か）の判定を行う。そして、所定の内部当籤役において、抽籤結果が６５５３５を超えた場合、該内部当籤役が当籤したと判定される。なお、本実施形態の内部抽籤処理では、抽出した乱数値に抽籤値を加算して抽籤を行う例を説明したが、本発明はこれに限定されず、乱数値から抽籤値を減算して、減算結果（抽籤結果）が「０」を下回ったか否か（抽籤結果がアンダーフローしたか否か）を判定して、内部抽籤の当籤／非当籤を決定してもよい。
それゆえ、本実施形態の内部抽籤処理では、抽籤値として規定されている数値が大きい内部当籤役ほど、決定される確率が高い。なお、各内部当籤役の当籤確率は、「各当籤番号に規定された抽籤値／抽出される可能性のある全ての乱数値の個数（乱数分母：６５５３６）」によって表すことができる。
ＲＴ０状態〜ＲＴ４状態のそれぞれにおいて参照される内部抽籤テーブルでは、図１６に示すように、基本的には、ＲＴ状態の種別に応じて、内部当籤役として決定されるリプレイ役の種別及び当籤確率が変化する。例えば、名称「Ｆ＿チリリプ（Ｎｏ．２５）」〜「Ｆ＿リーチ目リプＤ（Ｎｏ．３１）」に係るリプレイ役は、ＲＴ０状態〜ＲＴ３状態では内部当籤役として決定されることなく、ＲＴ４状態でのみ内部当籤役として決定される。なお、本実施形態のパチスロ１では、ＲＴ４状態中に、名称「Ｆ＿チリリプ（Ｎｏ．２５）」〜「Ｆ＿リーチ目リプＤ（Ｎｏ．３１）」に係るリプレイ役が内部当籤役として決定された場合、特有の制御（後述のフラグ変換）を行う。このフラグ変換については、後で詳述する。
また、図１６に示すように、ＲＴ０状態〜ＲＴ３状態では、名称「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のそれぞれの内部当籤役は、名称「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」に係るボーナス役と重複して決定されることはあるが（Ｎｏ．３〜６、１５〜１８参照）、名称「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のそれぞれの内部当籤役（リプレイ役）が単独で内部当籤役として決定されることはない。それゆえ、本実施形態において、ＲＴ０状態〜ＲＴ３状態中に名称「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」に係るリプレイ役が内部当籤役として決定された場合（遊技者からすると名称「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」に係るリプレイ役に応じた図柄組合せが表示された場合）、ボーナス役（名称「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」）が同時に内部当籤役として決定されていることになる。
また、フラグ間状態であるＲＴ５状態は、上述のようにボーナス役を内部当籤役として持ち越す遊技状態である。それゆえ、図１７Ａに示すように、ＲＴ５状態において参照される内部抽籤テーブルでは、持ち越しているボーナス役が必ず内部当籤役として決定されるようになっている。また、図１７Ｂに示すように、ボーナス状態において参照される内部抽籤テーブルでは、名称「Ｆ＿ＲＢ役１」〜「Ｆ＿ＲＢ役４」のいずれかに係る内部当籤役が必ず当籤する構成になっている（「はずれ」が当籤することはない）。
［内部当籤役と図柄組合せ（入賞役）との対応表（図柄組合せ決定テーブル）］
次に、図１８〜図２３を参照して、内部当籤役と図柄組合せとの対応表（図柄組合せ決定テーブル）について説明する。図柄組合せ決定テーブルは、各種内部当籤役と、各内部当籤役に対応付けられた、有効ライン（センターライン）上に表示可能な図柄組合せ（コンビネーション）との対応関係を規定する。すなわち、内部当籤役が決定されると、有効ライン上に表示可能な図柄組合せの種別（入賞可能な表示役の種別）が一義的に決定される。
各図柄組合せ決定テーブル中の図柄組合せ欄に記載の各種データは、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒに渡って設定された有効ラインに沿って表示を許可する図柄組合せを識別するためのデータである。なお、図柄組合せ（表示役）欄に記載の各名称と、具体的な図柄組合せとの関係は、後述の図２８〜図３０の入賞作動フラグ格納領域に示す。
また、図柄組合せ決定テーブル中に記載の「○」印は、決定された内部当籤役において、有効ライン上に表示可能な図柄組合せ（コンビネーション）、すなわち、入賞可能となる表示役を示す。例えば、内部当籤役「Ｆ＿チリリプ」が決定された場合、図１８及び図１９に示すように、コンビネーション名称「Ｃ＿維持リプＡ＿０１」〜「Ｃ＿維持リプＧ＿０１」、「Ｃ＿チリリプＡ＿０１」〜「Ｃ＿チリリプＤ＿０１」に係る図柄組合せが停止表示可能となる。なお、図柄組合せ決定テーブルには、「内部当籤役」が「はずれ」となる場合が規定されていないが、これは、図１８〜図２３に示した図柄組合せテーブルにより規定されている全ての図柄組合せの表示が許可されないことを示す。
本実施形態のパチスロ１では、主制御回路９０（メインＣＰＵ１０１）は、内部当籤役及び遊技状態に応じて停止制御を異ならせ、所定の役が内部当籤役として決定された場合に、図１８〜図２３に示す対応関係の図柄組合せ（コンビネーション）を表示可能とするように左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転停止制御を行う。なお、図１８〜図２３に示す対応表では、決定された内部当籤役に対して表示可能な全ての図柄組合せを「○」印で列挙しているが、「○」印が付された図柄組合せであっても、表示されないことがある。
本実施形態では、停止表示可能な図柄組合せや現在の遊技状態に応じて停止制御（例えば、優先して引き込む図柄）を異ならせる機能を有し、優先して引き込む図柄の関係上、「○」印が付された図柄組合せであっても表示されないことがある。内部当籤役の種別と実際に表示される図柄組合せとの対応関係については、後述の図２４及び図２５を参照して説明する。
［非フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係］
ここで、図２４を参照して、フラグ間状態を除く遊技状態（非フラグ間状態）における内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図２４は、非フラグ間状態において決定され得る各種内部当籤役と、各内部当籤役決定時に停止表示される図柄組合せ（略称）との対応関係（一部の役については省略）を示す図である。なお、図２４中に記載の図柄組合せの名称は、後述の図２８〜図３０の入賞作動フラグ格納領域に示す内容欄に記載の「略称」である。
本実施形態のパチスロ１では、遊技者の停止操作の順序（押し順）に応じて表示される図柄組合せが異なる役、いわゆる「押し順役」を設ける。なお、図２４に記載の「押し順正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって有利な図柄組合せであり、「押し順不正解」に対応付けられた図柄組合せは、押し順に応じて表示される図柄組合せのうち、遊技者にとって不利な図柄組合せである。遊技者にとって有利な停止操作を報知する場合、正解となる押し順が報知され、その報知に従って停止操作が行われれば、「押し順正解」に対応付けられた図柄組合せが表示される。また、ＡＲＴ遊技状態であっても、不正解となる押し順が報知されることもあるが、その内容については、後で詳述する。
なお、本実施形態では、押し順役の一部に対しては、その名称の末尾に、正解となる押し順を示す。具体的には、内部当籤役の名称の末尾「１ｓｔ」は、正解となる押し順が、第１停止操作（１番目に行われる停止操作）が左リール３Ｌに対するものであることを意味し、内部当籤役の名称の末尾「２ｎｄ」は、正解となる押し順が、第１停止操作が中リール３Ｃに対するものであることを意味し、内部当籤役の名称の末尾「３ｒｄ」は、正解となる押し順が、第１停止操作が右リール３Ｒに対するものであることを意味する。また、内部当籤役の名称の末尾「１２３」は、正解となる押し順が「左、中、右」の順であることを意味し、内部当籤役の名称の末尾「１３２」は、正解となる押し順が「左、右、中」の順であることを意味し、内部当籤役の名称の末尾「２１３」は、正解となる押し順が「中、左、右」の順であることを意味し、内部当籤役の名称の末尾「２３１」は、正解となる押し順が「左、右、中」の順であることを意味する。
また、以下では、第１停止操作が左リール３Ｌに対して行われた場合の停止操作順序、具体的には、「左、中、右」及び「左、右、中」の押し順を「順押し」ともいう。さらに、以下では、第１停止操作が中リール３Ｃ又は右リール３Ｒに対して行われた場合の停止操作順序、具体的には、「中、左、右」、「中、右、左」、「右、中、左」、及び、「右、左、中」の押し順を、「変則押し」ともいう。
本実施形態では、図２４に示すように、内部当籤役「Ｆ＿チリリプ」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「Ｆ＿チリリプ」が決定された場合、図１８〜図２３に示すように、コンビネーション名称「Ｃ＿チリリプＡ＿０１」、「Ｃ＿チリリプＢ＿０１」又は「Ｃ＿チリリプＣ＿０１」（略称「単チリリプ」又は「２連チリリプ」：後述の図２８中の略称「チリリプ（否３連）」に対応）に係る図柄組合せは表示できるが、コンビネーション名称「Ｃ＿チリリプＤ＿０１」〜「Ｃ＿１確チリリプＤ＿０１」（略称「３連チリリプ」：後述の図２８中の略称「チリリプ（３連）」に対応）に係る図柄組合せを表示できない。すなわち、内部当籤役「Ｆ＿チリリプ」は、略称「３連チリリプ」に係る図柄組合せを表示できない役である。
また、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」はともに、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「チリリプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。なお、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、図１８〜図２３に示すように、略称「３連チリリプ」に係る図柄組合せを表示できる。すなわち、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」は、略称「３連チリリプ」に係る図柄組合せを表示できる役である。
また、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」は、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リーチ目リプ」に係る図柄組合せ（後述の図２８及び図２９参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
なお、本実施形態では、内部当籤役「Ｆ＿チリリプ」、「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」の当籤時における正解の押し順は、左リール３Ｌに対して第１停止操作を行うものである。それゆえ、例えば、内部当籤役「Ｆ＿リーチ目リプＡ」が決定されている遊技において、遊技者が左リール３Ｌに対して第１停止操作を行った場合には、略称「リーチ目リプ」に係る図柄組合せが停止表示される。なお、本発明はこれに限定されず、内部当籤役「Ｆ＿チリリプ」、「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」の当籤時における正解の押し順は、任意に設定することができる。
また、内部当籤役「Ｆ＿維持リプＡ」及び「Ｆ＿維持リプＢ」はともに、押し順役ではなく、押し順に関わらず略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
また、内部当籤役「Ｆ＿維持リプ＿１ｓｔ」〜「Ｆ＿維持リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「ＲＴ２移行リプ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
また、内部当籤役「Ｆ＿ＲＴ３リプ＿１ｓｔ」〜「Ｆ＿ＲＴ３リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ＲＴ３移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
また、内部当籤役「Ｆ＿ＲＴ４リプ＿１２３」〜「Ｆ＿ＲＴ４リプ＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ＲＴ４移行リプ」に係る図柄組合せ（後述の図２８参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「リプレイ」に係る図柄組合せ（後述の図２８参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
また、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」〜「Ｆ＿３択ベル＿３ｒｄ」はいずれも、押し順に応じて表示される図柄組合せが異なる押し順役であり、押し順が正解である場合には、略称「ベル」に係る図柄組合せ（後述の図１９参照）が有効ラインに沿って表示される。一方、押し順が正解でない場合には、略称「ベルこぼし目」に係る図柄組合せ（後述の図２８参照）、又は、略称「１枚出目」に係る図柄組合せ（後述の図３０参照）が表示される。
また、内部当籤役「Ｆ＿共通ベル」は、押し順役ではなく、押し順に関わらず略称「ベル」に係る図柄組合せ（後述の図２９参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「Ｆ＿サボ１」及び「Ｆ＿サボ２」はいずれも、押し順役ではなく、押し順に関わらず略称「サボテン」に係る図柄組合せ（後述の図３０参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
また、内部当籤役「弱チェリー」は、押し順役ではなく、押し順に関わらず略称「弱チェリー」に係る図柄組合せ（後述の図３０参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。また、内部当籤役「Ｆ＿強チリ１」及び「Ｆ＿強チリ２」はいずれも、押し順役ではなく、押し順に関わらず略称「強チェリー」に係る図柄組合せ（後述の図３０参照）のうちの図１８〜図２３に示した表示可能な図柄組合せのいずれかが有効ラインに沿って表示される。
［フラグ間状態中の当籤役と停止表示される図柄組合せとの対応関係］
次に、図２５を参照して、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係について説明する。なお、図２５は、フラグ間状態における、内部当籤役と停止表示される図柄組合せとの対応関係（一部の役については省略）を示す図であり、特に、フラグ間状態中にボーナス役（ＢＢ役）に係る図柄組合せ（コンビネーション名称「Ｃ＿ＢＢ１」又は「Ｃ＿ＢＢ２」）を表示可能であるか否を示す図である。
図２５の対応表中の「ＢＢの成立可否」欄に記載の「○」印は、ＢＢ役に係る図柄組み合わせが表示可能であることを示し、「×」印は、ＢＢ役に係る図柄組合せが表示不可能であることを示す。なお、ＢＢ役に係る図柄組合せが表示不可能である場合には、内部当籤役としてボーナス役と重複して決定されている役に係る図柄組合せが表示される。例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿チリリプ」が当籤した場合（内部当籤役「Ｆ＿ＢＢ１」と、内部当籤役「Ｆ＿チリリプ」とが重複当籤した場合）、図２５に示すように、内部当籤役「Ｆ＿ＢＢ１」に係る図柄組合せを停止表示することはできす、内部当籤役「Ｆ＿チリリプ」に係る図柄組合せが停止表示される。
また、フラグ間状態中において、ＢＢ役に係る図柄組合せが表示不可能であり、かつ、ボーナス役と重複して決定されている役に係る図柄組合せが表示される場合、図２４で説明した押し順正解時の図柄組合せのみを表示可能にしてもよいし、押し順不正解時の図柄組合せのみを表示可能にしてもよい。
例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿３択ベル＿１ｓｔ」が当籤した場合、図２５に示すように、内部当籤役「Ｆ＿ＢＢ１」に係る図柄組合せを停止表示することはできないので、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」に係る図柄組合せが停止表示されるが、この際、押し順正解時に表示される略称「ベル」に係る図柄組合せのみを表示可能にし、押し順不正解時に表示される略称「ベルこぼし目」又は「１枚出目」に係る図柄組合せを表示不可能にしてもよい（図２４参照）。また、例えば、内部当籤役「Ｆ＿ＢＢ１＋Ｆ＿ＲＴ３リプ＿１ｓｔ」が当籤した場合に、押し順不正解時に表示される略称「リプレイ」に係る図柄組合せのみを表示可能にし、押し順正解時に表示される略称「ＲＴ３移行リプ」に係る図柄組合せを表示不可能にしてもよい（図２４参照）。
なお、フラグ間状態では、図２５に示すように、ボーナス役（ＢＢ役）と、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」のいずれかとが重複して決定された場合、ＢＢ役に係る図柄組合せを停止表示することができる。
［リール停止初期設定テーブル］
次に、図２６を参照して、リール停止初期設定テーブルについて説明する。リール停止初期設定テーブルは、内部当籤役と、後述のリール停止制御処理で用いられる各種データとの対応関係を規定する。
図２６に示すリール停止初期設定テーブルは、内部当籤役（小役当籤番号）と、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号及び停止テーブル番号との対応関係を規定する。なお、図２６には、参照される遊技状態、及び、内部当籤役の名称も併せて記載する。
引込優先順位テーブル選択テーブル番号、及び、引込優先順位テーブル番号は、引込優先順位テーブルの選択処理で用いられるデータである。例えば、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていれば、引込優先順位テーブル（後述の図２７参照）に規定された引込優先順位テーブル番号に対応する表示役の優先順位に関するデータを取得することができる。一方、リール停止初期設定テーブルにおいて、停止テーブル番号に対応する引込優先順位テーブル番号が規定されていなければ、引込優先順位テーブル選択テーブル（不図示）を参照して、引込優先順位テーブル選択テーブル番号に対応する引込優先順位テーブル番号が決定される。
ここで、本実施形態のパチスロ１におけるリールの停止制御（停止図柄位置の決定手法）について簡単に説明する。本実施形態では、ストップスイッチにより停止操作が検出された後、該当するリールの回転が１９０ｍｓｅｃ以内に停止するようにリールの停止制御が行われる。具体的には、停止操作が検出されたときの該当リールに応じた図柄カウンタの値に、滑り駒数「０」〜「４」のうちの何れかを加算し、得られた値に対応する図柄位置を、リールの回転が停止する図柄位置（以下、「停止予定位置」という）として決定する。なお、停止操作が検出されたときの該当リールに応じた図柄カウンタの値に対応する図柄位置は、リールの回転の停止が開始される図柄位置（以下、「停止開始位置」という）である。
すなわち、滑り駒数は、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでのリールの回転量である。言い換えれば、ストップスイッチにより停止操作が検出されてから該当するリールの回転が停止するまでの期間において、リール表示窓４の該当するリールの中段領域を通過する図柄の数である。これは、ストップスイッチにより停止操作が検出されてから更新された図柄カウンタの値により把握される。
図示しない停止テーブルを参照すると、各リールの停止開始位置に応じて滑り駒数が取得される。なお、本実施形態では、停止テーブルに基づいて滑り駒数が取得されるが、これは仮のものであり、取得した滑り駒数が直ちにリールの停止予定位置が決定されるものではない。本実施形態では、停止テーブルに基づいて取得された滑り駒数（以下、「滑り駒数決定データ」という）より適切な滑り駒数が存在する場合には、後述する引込優先順位テーブル（後述の図２７参照）を参照して滑り駒数を変更する。そして、滑り駒数決定データは、停止開始位置から最大滑り駒数である４個先の図柄位置までの各図柄について、優先順位の比較を行う際の検索順序を決定するために参照される。
［引込優先順位テーブル］
次に、図２７を参照して、引込優先順位テーブルについて説明する。引込優先順位テーブルは、引込優先順位テーブル番号「００」〜「０５」のそれぞれにおける、後述の入賞作動フラグ格納領域（後述の図２８〜図３０参照）の種別毎の引込データ（入賞作動フラグデータ）と、予め定められたその優先順位との対応関係を規定する。
引込優先順位テーブルは、停止テーブル（不図示）に基づいて得られた滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索するために使用される。優先順位は、入賞に係る図柄組合せ（入賞作動フラグ）の種別間で優先的に停止表示される（引き込まれる）順位を規定するデータである。また、図２７では、説明の便宜上、引込データ（入賞作動フラグデータ）の欄には、入賞作動フラグのコンビネーション名称を記載するが、実際の引込優先順位テーブルでは、各引込データは、後述の入賞作動フラグ格納領域（後述の図２８〜図３０参照）に示すように、１バイトのデータで表され、該１バイトデータ中の各ビットに対して固有の図柄組合せ（入賞作動フラグ）が割り当てられる。
本実施形態のリール停止制御では、まず、停止テーブル（不図示）に基づいて滑り駒数が取得される。しかしながら、優先順位に基づいて、この滑り駒数の他に、より適切な滑り駒数が存在する場合には、その適切な滑り駒数に変更する。すなわち、本実施形態では、停止テーブルにより取得された滑り駒数に関係なく、内部当籤役によって停止表示を許可する図柄組合せの優先順位に基づいて、より適切な滑り駒数を決定する。
本実施形態では、優先順位が上位である図柄組合せの停止表示（引き込み）が、優先順位が下位である図柄組合せの停止表示よりも優先的に行われる。
また、本実施形態では、図２７に示すように、引込優先順位テーブル番号に応じて図柄組合せ（入賞作動フラグ）の優先順位が異なるだけでなく、優先順位の区分数も異なる。具体的には、引込優先順位テーブル番号が「００」である場合には、優先順位の区分数を５とし、引込優先順位テーブル番号が「０１」又は「０４」である場合には、優先順位の区分数を４とする。また、引込優先順位テーブル番号が「０２」又は「０３」である場合には、優先順位の区分数を２とし、引込優先順位テーブル番号が「０５」である場合には、優先順位の区分数を３とする。
ここでは、引込優先順位テーブル番号が「００」である場合の優先順位について説明し、それ以外の引込優先順位テーブル番号における優先順位の説明は省略する。引込優先順位テーブル番号が「００」である場合の優先順位「１」（最上位の優先順位）には、コンビネーション名称「Ｃ＿９枚Ａ＿０１」、「Ｃ＿１確チリリプＣ＿０１」、「Ｃ＿１確チリリプＤ＿０１」及び「Ｃ＿ＲＴ３リプ＿０１」に対応する引込データが規定される。
引込優先順位テーブル番号が「００」である場合の優先順位「２」には、コンビネーション名称「Ｃ＿強２枚Ｃ＿０１」〜「Ｃ＿強２枚Ｃ＿０９」、「Ｃ＿弱２枚Ｂ＿０１」〜「Ｃ＿弱２枚Ｂ＿０３」、「Ｃ＿３枚Ｅ＿０１」、「Ｃ＿３枚Ｅ＿０２」、「Ｃ＿９枚Ｆ＿０１」〜「Ｃ＿９枚Ｆ＿０３」、「Ｃ＿１確チリリプＢ＿０１」、「Ｃ＿チリリプＤ＿０１」及び「Ｃ＿チリリプＣ＿０１」に対応する引込データが規定される。
引込優先順位テーブル番号が「００」である場合の優先順位「３」には、コンビネーション名称「Ｃ＿１確チリリプＡ＿０１」、「Ｃ＿チリリプＡ＿０１」、「Ｃ＿チリリプＢ＿０１」及び「Ｃ＿維持リプＥ＿０１」〜「Ｃ＿維持リプＥ＿０４」に対応する引込データが規定される。
引込優先順位テーブル番号が「００」である場合の優先順位「４」には、コンビネーション名称「Ｃ＿ＳＰ１＿０１」、「Ｃ＿ＳＰ２＿０１」、「Ｃ＿リーチ目リプＰ＿０１」、「Ｃ＿リーチ目リプＰ＿０２」、「Ｃ＿リーチ目リプＯ＿０１」、「Ｃ＿リーチ目リプＯ＿０２」、「Ｃ＿リーチ目リプＮ＿０１」、「Ｃ＿リーチ目リプＮ＿０２」、「Ｃ＿リーチ目リプＭ＿０１」、「Ｃ＿リーチ目リプＭ＿０２」、「Ｃ＿リーチ目リプＬ＿０１」〜「Ｃ＿リーチ目リプＬ＿０３」、「Ｃ＿リーチ目リプＫ＿０１」〜「Ｃ＿リーチ目リプＫ＿０３」、「Ｃ＿リーチ目リプＪ＿０１」、「Ｃ＿リーチ目リプＩ＿０１」〜「Ｃ＿リーチ目リプＩ＿０９」、「Ｃ＿リーチ目リプＨ＿０１」〜「Ｃ＿リーチ目リプＨ＿０３」、「Ｃ＿リーチ目リプＧ＿０１」、「Ｃ＿リーチ目リプＦ＿０１」、「Ｃ＿リーチ目リプＦ＿０２」、「Ｃ＿リーチ目リプＥ＿０１」、「Ｃ＿リーチ目リプＤ＿０１」、「Ｃ＿リーチ目リプＤ＿０２」、「Ｃ＿リーチ目リプＣ＿０１」〜「Ｃ＿リーチ目リプＣ＿０３」、「Ｃ＿リーチ目リプＢ＿０１」、「Ｃ＿リーチ目リプＢ＿０２」、「Ｃ＿リーチ目リプＡ＿０１」、「Ｃ＿維持リプＦ＿０１」、「Ｃ＿維持リプＦ＿０２」、「Ｃ＿維持リプＤ＿０１」〜「Ｃ＿維持リプＤ＿０４」、「Ｃ＿維持リプＣ＿０１」〜「Ｃ＿維持リプＣ＿０３」、「Ｃ＿維持リプＢ＿０１」、「Ｃ＿維持リプＢ＿０２」及び「Ｃ＿維持リプＡ＿０１」に対応する引込データが規定される。
また、引込優先順位テーブル番号が「００」である場合の優先順位「５」（最下位の優先順位）には、コンビネーション名称「Ｃ＿ＢＢ１」及び「Ｃ＿ＢＢ２」に対応する引込データが規定される。
＜メインＲＡＭに設けられている格納領域の構成＞
次に、図２８〜図３５を参照して、メインＲＡＭ１０３に設けられる各種格納領域の構成について説明する。
［当り要求フラグ格納領域及び入賞作動フラグ格納領域］
まず、図２８〜図３０を参照して、当り要求フラグ格納領域（内部当籤役格納領域）及び入賞作動フラグ格納領域（表示役格納領域）の構成について説明する。なお、本実施形態では、当り要求フラグ格納領域（フラグデータ格納領域、当籤フラグデータ格納領域）と、入賞作動フラグ格納領域（入賞フラグデータ格納領域）とは、互いに同じ構成を有する。
本実施形態では、当り要求フラグ格納領域は、それぞれ１バイトのデータにより表される当り要求格納領域０〜１１で構成され、入賞作動フラグ格納領域は、それぞれ１バイトのデータにより表される入賞作動格納領域０〜１１で構成される。なお、当り要求フラグ格納領域及び入賞作動フラグ格納領域の各格納領域に格納されるデータは、図２８〜図３０中の「データ」欄の１バイトデータのみであるが、図２８〜図３０では、説明の便宜上、各格納領域のビットに対応付けられた、各リールの図柄組合せ（図中では、左リール３Ｌの図柄、中リール３Ｃの図柄及び右リール３Ｒの図柄の順で記載）、その名称（コンビネーション名称）及び略称、並びに、メダルの払出枚数も併せて記載する。
当り要求フラグ格納領域０〜１１のそれぞれにおいて、所定のビットに「１」が格納されているとき、その所定のビットに対応する内部当籤役が内部当籤したことを示す。また、入賞作動格納領域０〜１１のそれぞれにおいて、所定のビットに「１」が格納されているとき、その所定のビットに対応する表示役（入賞作動フラグ）が入賞したことを示す。すなわち、所定のビットに「１」が格納されているとき、その所定のビットに対応する内部当籤役の各種図柄組合せが有効ライン上に表示されたことを示す。
また、当り要求フラグ格納領域及び入賞作動フラグ格納領域では、図２８〜図３０に示すように、各格納領域内の一つのビット（フラグ）に対して、複数の図柄組合せ（コンビネーション）が割り当てられているものもある。すなわち、そのようなフラグに対しては、停止表示可能な図柄組合せ（入賞可能なコンビネーション）が複数存在することを意味する。
例えば、当り要求格納領域５及び入賞作動格納領域５のビット５には、図柄組合せ「サボテン２」−「白７」−「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０１」）、図柄組合せ「サボテン２」−「チリ上１」−「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０２」）、及び、図柄組合せ「サボテン２」−「サボテン２」−「帽子」（コンビネーション名称「Ｃ＿維持リプＣ＿０３」）の３つの図柄組合せが割り当てられている。それゆえ、当り要求格納領域５のビット５に「１」が格納されている場合には、この３つの図柄組合せが有効ライン上に停止表示可能であることを示す。また、入賞作動格納領域５のビット５に「１」が格納されている場合には、この３つの図柄組合せのいずれかが有効ライン上に表示されたことを示す。
［持越役格納領域］
次に、図３１を参照して、持越役格納領域の構成について説明する。本実施形態では、持越役格納領域は、１バイトのデータ格納領域で構成される。
内部抽籤の結果、内部当籤役「Ｆ＿ＢＢ１」又は「Ｆ＿ＢＢ２」が決定されたときには、その内部当籤役（ＢＢ役）は、持越役として持越役格納領域に格納される。持越役格納領域に格納された持越役は、対応する図柄組合せが有効ライン上に表示されるまでクリアされずに保持される。また、持越役格納領域に持越役が格納されている間、内部抽籤によって決定された内部当籤役に加えて、持越役が当り要求格納領域に格納される。
［遊技状態フラグ格納領域］
次に、図３２を参照して、遊技状態フラグ格納領域の構成について説明する。遊技状態フラグ格納領域は、１バイトのデータ格納領域で構成される。本実施形態では、図３２に示すように、遊技状態フラグ格納領域の各ビットに対して固有のボーナスの種別又はＲＴの種別が割り当てられる。
遊技状態フラグ格納領域において、所定のビットに「１」が格納されているとき、その所定のビットに該当するボーナスゲーム又はＲＴの作動が行われていることを示す。例えば、遊技状態フラグ格納領域のビット０に「１」が格納されているときには、ビッグボーナス「ＢＢ」の作動が行われており、遊技状態がＢＢ遊技状態であることを示す。また、例えば、遊技状態フラグ格納領域のビット３に「１」が格納されているときは、遊技状態がＲＴ３状態であることを示す。
［作動ストップボタン格納領域］
次に、図３３を参照して、作動ストップボタン格納領域の構成について説明する。作動ストップボタン格納領域は、１バイトのデータ格納領域で構成され、１バイトからなる作動ストップボタンフラグを格納する。作動ストップボタンフラグにおいて、各ビットには、ストップボタンの操作状態が割り当てられる。
例えば、左ストップボタン１７Ｌが今回押されたストップボタン、つまり、作動ストップボタンである場合には、作動ストップボタン格納領域のビット０に「１」が格納される。また、例えば、左ストップボタン１７Ｌが未だに押されていないストップボタン、つまり、有効ストップボタンである場合には、ビット４に「１」が格納される。メインＣＰＵ１０１は、作動ストップボタン格納領域に格納されているデータに基づいて、今回押されたストップボタンと未だに押されていないストップボタンとを識別する。
［押下順序格納領域］
次に、図３４を参照して、押下順序格納領域の構成について説明する。押下順序格納領域は、１バイトのデータ格納領域で構成され、１バイトからなる押下順序フラグを格納する。
押下順序フラグにおいて、各ビットには、ストップボタンの押下順序の種別が割り当てられる。例えば、ストップボタンの押下順序が「左、中、右」である場合には、押下順序格納領域のビット０に「１」が格納される。
［図柄コード格納領域］
次に、図３５を参照して、図柄コード格納領域の構成について説明する。本実施形態では、図柄コード格納領域は、それぞれ１バイトのデータにより表される図柄コード格納領域０〜１１で構成される。なお、図柄コード格納領域は、当り要求フラグ格納領域及び入賞作動フラグ格納領域（図２８〜図３０参照）と同様の構成となる。
図柄コード格納領域では、有効ライン上に停止可能な図柄組合せ（コンビネーション）に対応するビットに「１」が格納される。なお、全てのリールが停止後、図柄コード格納領域０〜１１には、表示役（入賞作動フラグ）に対応する図柄コードが格納される。
［内部当籤役と各種サブフラグとの関係］
一般遊技状態やＡＲＴ遊技状態において、主制御回路９０による各種抽籤では各種データテーブルを参照するが、この際に用いるパラメータとして、本実施形態では、内部当籤役だけでなく、内部当籤役に対応する別の名称の各種パラメータ（以下、「サブフラグ（第１のサブフラグ）」、「サブフラグＥＸ（第２のサブフラグ）」及び「サブフラグＤ」という）も用いる。それゆえ、本実施形態では、主制御回路９０により、内部当籤役を各種サブフラグに変換する処理を行う（後述の図１０４中のサブフラグ変換処理、フラグ変換処理、サブフラグ圧縮処理参照）。なお、本実施形態では、内部当籤役に関する情報（通信パラメータ）として、サブフラグがスタートコマンドにセットされ、主制御回路９０から副制御回路２００に送信される。
ここで、図３６及び図３７を参照して、内部当籤役と各種サブフラグとの対応関係について説明する。図３６は、内部当籤役（小役当籤番号）と各種サブフラグとの対応関係を示す図であり、図３７は、内部当籤役（特賞当籤番号）とサブフラグとの対応関係を示す図である。
本実施形態のフラグ変換処理では、まず、同じ種別に属する複数の内部当籤役を一つのサブフラグにまとめる。本実施形態では、このフラグ変換処理により、図３６に示すように、小役及びリプレイ役に関する３２種類の内部当籤役（小役当籤番号）が、１８種類のサブフラグ（「０１」〜「１８」：フラグデータ）に変換される。例えば、内部当籤役「Ｆ＿維持リプ＿１ｓｔ（１０：小役当籤番号）」〜「Ｆ＿維持リプ＿３ｒｄ（１２）」は、サブフラグ「押し順リプ１（０９：フラグデータ）」にまとめられる。なお、内部当籤役「はずれ」に対しては、サブフラグ「ハズレ（００）」が割り当てられる。
また、本実施形態のフラグ変換処理では、図３６に示すように、サブフラグ「ハズレ（００）」を含む１９種類のサブフラグ（「００」〜「１８」）が、９種類のサブフラグＥＸ（「００」〜「０８」：フラグデータ）に変換される。それゆえ、この変換処理では、サブフラグデータをさらに圧縮することができる。なお、この際、本実施形態では、抽籤（フラグ変換抽籤）によりサブフラグをサブフラグＥＸに変換する。具体的には、次のように変換される。
サブフラグ「ハズレ（００）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ハズレ（００）」に変換され、サブフラグ「２連チリリプ（０１）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「リプレイ（０１）」に変換される。
サブフラグ「３連チリリプＡ（０２）」及びサブフラグ「３連チリリプＢ（０３）」は、フラグ変換抽籤に当籤した場合（後述の「変換有り」の場合）、サブフラグＥＸ「確定役（０６）」又は「３連チリリプ（０７）」に変換され、フラグ変換抽籤に非当籤であった場合（後述の「変換無し」の場合）には、サブフラグＥＸ「リプレイ（０１）」に変換される。
サブフラグ「リーチ目リプ１（０４）」〜「リーチ目リプ４（０７）」は、フラグ変換抽籤に当籤した場合、サブフラグＥＸ「確定役（０６）」又は「リーチ目リプ（０８）」に変換され、フラグ変換抽籤に非当籤であった場合には、サブフラグＥＸ「リプレイ（０１）」に変換される。
サブフラグ「リプレイ（０８）」及び「押し順リプ１（０９）」〜「押し順リプ３（１１）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「リプレイ（０１）」に変換され、サブフラグ「押し順ベル（１２）」及び「共通ベル（１３）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ベル（０２）」に変換される。
サブフラグ「サボテン（１４）」、「弱チェリー（１５）」及び「強チェリー（１６）」は、フラグ変換抽籤の結果に関係なく、それぞれサブフラグＥＸ「サボテン（０３）」、「弱チェリー（０４）」及び「強チェリー（０５）」に変換される。また、サブフラグ「リーチ目１（１７）」及び「リーチ目２（１８）」は、フラグ変換抽籤の結果に関係なく、サブフラグＥＸ「ハズレ（００）」に変換される。
上述のように、本実施形態では、実質、サブフラグ「３連チリリプＡ（０２）」、「３連チリリプＢ（０３）」及び「リーチ目リプ１（０４）」〜「リーチ目リプ４（０７）」のみがフラグ変換抽籤の対象となる。なお、上述したフラグ変換抽籤に用いられる抽籤テーブルについては、後で詳述する。
さらに、本実施形態のフラグ変換処理では、図３６に示すように、９種類のサブフラグＥＸ（「００」〜「０８」）が７種類のサブフラグＤ（「００」〜「０６」）に変換される。それゆえ、この変換処理では、より一層、サブフラグデータを圧縮することができる。なお、この変換処理では抽籤を行わず、次のようにして、サブフラグＥＸとサブフラグＤとを対応付けて変換を行う。
サブフラグＥＸ「ハズレ（００）」、「リプレイ（０１）」及び「ベル（０２）」は、サブフラグＤ「ハズレ（００）」に変換される。サブフラグＥＸ「サボテン（０３）」は、サブフラグＤ「サボテン（０１）」に変換され、サブフラグＥＸ「弱チェリー（０４）」は、サブフラグＤ「弱チェリー（０２）」に変換され、サブフラグＥＸ「強チェリー（０５）」は、サブフラグＤ「強チェリー（０３）」に変換される。
また、サブフラグＥＸ「確定役（０６）」は、サブフラグＤ「確定役（０４）」に変換され、サブフラグＥＸ「３連チリリプ（０７）」は、サブフラグＤ「３連チリリプ（０５）」に変換され、サブフラグＥＸ「リーチ目リプ（０８）」は、サブフラグＤ「リーチ目リプ（０６）」に変換される。
また、本実施形態のフラグ変換処理では、図３７に示すように、内部当籤役「Ｆ＿ＢＢ１（０１：特賞当籤番号）」及び「Ｆ＿ＢＢ２（０２）」はいずれも、サブフラグ「ＢＢ」に変換される。
［サブフラグＥＸ変換時の遊技性］
ここで、上述した内部当籤役をサブフラグ及びサブフラグＥＸに変換する処理の過程、及び、サブフラグＥＸ変換時の遊技性の一例を、図３８Ａ及び３８Ｂを参照して説明する。図３８Ａは、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合のフラグ変換過程を示す図であり、図３８Ｂは、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合のフラグ変換過程を示す図である。
なお、本実施形態のパチスロ１では、ＲＴ４遊技状態中に内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行う。そして、本実施形態では、このフラグ変換抽籤に当籤した場合、特別な特典（例えば、ＡＲＴゲーム数の上乗せやＣＴ当籤）が付与される。
例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、図３８Ａに示すように、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」は、それぞれサブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」に変換される。
次いで、サブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」は、フラグ変換抽籤に当籤すると、サブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「３連チリリプＡ（０２）」及び「３連チリリプＢ（０３）」はともに、サブフラグＥＸ「リプレイ（０１）」に変換される。
なお、図２４で説明したように、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤した場合、押し順正解時には略称「３連チリリプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」はいずれも、サブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」の役として扱われる。
そして、このフラグ変換過程によって内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「３連チリリプ（０７）」又は「確定役（０６）」に変換されると、略称「３連チリリプ」に係る図柄組合せを表示するための情報が報知される（例えば、遊技者に対して順押しでチリ図柄を狙わせる旨の情報が報知される）。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「リプレイ（０１）」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される（例えば、順押し以外の押し順（変則押し）が報知される）。
また、例えば、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合、図３８Ｂに示すように、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」は、それぞれサブフラグ「リーチ目リプ１（０４）」〜「リーチ目リプ４（０７）」に変換される。
次いで、サブフラグ「リーチ目リプ１（０４）」〜「リーチ目リプ４（０７）」は、フラグ変換抽籤に当籤すると、サブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」に変換される。一方、フラグ変換抽籤に非当籤であった場合には、サブフラグ「リーチ目リプ１（０４）」〜「リーチ目リプ４（０７）」は、サブフラグＥＸ「リプレイ（０１）」に変換される。
なお、図２４で説明したように、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合、押し順正解時には略称「リーチ目リプ」に係る図柄組合せが表示され、押し順不正解時には略称「リプレイ」に係る図柄組合せが表示される。それゆえ、本実施形態では、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定され、かつ、フラグ変換抽籤に当籤した場合、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」はいずれも、サブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」の役として扱われる。
そして、このフラグ変換過程によって内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」が例えばサブフラグＥＸ「リーチ目リプ（０８）」又は「確定役（０６）」に変換されると、略称「リーチ目リプ」に係る図柄組合せを表示するための情報が報知される（例えば、遊技者に対して順押しで図柄「白７」を狙わせる旨の情報が報知される）。一方、このフラグ変換過程において、フラグ変換抽籤が非当籤となり、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」がサブフラグＥＸ「リプレイ（０１）」に変換されると、略称「リプレイ」に係る図柄組合せを表示するための情報が報知される（例えば、順押し以外の押し順（変則押し）が報知される）。
また、本実施形態では、図３８Ａ又は３８Ｂに示すフラグ変換過程において、フラグ変換抽籤に当籤して報知に従い遊技者が停止操作を行うと、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せが有効ライン上に停止表示され、特別な特典が付与される。この付与処理は、実質的には処理上において、パチスロ１がフラグ変換抽籤に当籤したことに応じて特別な特典を遊技者に付与することになるが、遊技者に対しては、略称「３連チリリプ」に係る図柄組合せが表示されたことにより、特別な特典が付与されたと感じさせることができる。
パチスロの遊技性を高めるためには、特典が付与される図柄組合せの出現頻度が一定であるよりも、状態に応じて異なる方が好ましい場合がある。停止制御（表示される図柄組合せ）は、内部当籤役の種類によって異なるため、特典が付与される図柄組合せの出現頻度を状態に応じて異ならせる手法としては、内部当籤役の当籤確率を異ならせる手法も考えられる（パチスロ１では、内部当籤役の当籤確率は、ボーナスの作動の有無やＲＴ状態に応じて異ならせることができるため、例えば、ＡＲＴ遊技状態に対応するＲＴ状態として、ＲＴ４状態だけでなく、ＲＴ６状態やＲＴ７状態などの他のＲＴ状態を設けるという手法も考えられる）。しかしながら、内部当籤役の当籤確率を異ならせる契機（ＲＴ状態の移行契機）は限定されているため、遊技性（興趣）の向上という観点では、この手法は柔軟性に欠けている。
それに対して、本実施形態のパチスロ１では、内部当籤役の当籤確率を変えることなく、内部当籤役を決定するための内部抽籤に加え、フラグ変換抽籤及びその抽籤結果に基づく報知を行うことにより、特典が付与される図柄組合せの出現頻度を状態に応じて柔軟に異ならせることができる。すなわち、フラグ変換抽籤に当籤し易い状態では、特典が付与される図柄組合せの出現頻度を上げることができ、逆に、フラグ変換抽籤に当籤し難い状態では、特典が付与される図柄組合せの出現頻度を下げることができる。
＜一般遊技状態中の遊技性＞
次に、図３９Ａ〜３９Ｃを参照して、一般遊技状態中の遊技の流れについて説明する。本実施形態のパチスロ１では、一般遊技状態中において、遊技状態が通常遊技状態からＣＺに移行し、その後、遊技状態がＣＺからＡＲＴ遊技状態に移行することにより、一般遊技状態（非ＡＲＴ遊技状態）からＡＲＴ遊技状態への移行が行われる（図１４Ａ及び１４Ｂ参照）。
図３９Ａは、一般遊技状態中において、遊技状態が通常遊技状態からＣＺに移行する際の遊技の流れを示す図である。通常遊技状態は、図３９Ａに示すように、ＣＺの抽籤状態として低確率状態と高確率状態とを有する。この低確率状態及び高確率状態は、通常遊技状態中に行われるＣＺ抽籤に当籤する期待度が互いに異なる状態であり、低確率状態はＣＺ抽籤に当籤し難い状態であり、高確率状態はＣＺ抽籤に当籤し易い状態である。そして、通常遊技状態中の遊技において行われるＣＺ抽籤に当籤した場合には、遊技状態が通常遊技状態からＣＺに移行する。
なお、本実施形態のパチスロ１では、ＣＺ（チャンスゾーン）として、「ＣＺ１」、「ＣＺ２」及び「ＣＺ３」の複数のチャンスゾーンを設ける。ＣＺ１〜ＣＺ３は、ＣＺ中の遊技で行われるＡＲＴ抽籤に当籤する期待度が互いに異なるチャンスゾーンであり、ＣＺ３は、ＡＲＴ抽籤に必ず当籤するチャンスゾーンであり、ＣＺ１及びＣＺ２は、所定の確率でＡＲＴ抽籤に当籤するチャンスゾーンである。通常遊技状態中の遊技で行われるＣＺ抽籤では、ＣＺの当籤／非当籤だけでなく、当籤時に移行するＣＺの種別（ＣＺ１〜ＣＺ３のいずれか）も決定される（後述の図４１参照）。
図３９Ｂは、遊技状態が一般遊技状態のＣＺ１及びＣＺ２からＡＲＴ遊技状態に移行する際の遊技の流れを示す図である。ＣＺ１及びＣＺ２はともに、前半部と後半部とから構成される。前半部は、ＣＺ中の遊技で行われるＡＲＴ抽籤に当籤する期待度のランクを昇格させる期間であり、後半部は、ランクに基づくＡＲＴ抽籤の抽籤結果を所定の演出（本実施形態では、キャラクタによるバトル演出）により報知する期間である。
ＣＺ１中では、ランクとして６段階のモード（モード１〜６）が用意され、モードが上がるほど、ＡＲＴ抽籤に当籤する期待度が高くなる。ＣＺ１の前半部では、第１の所定ゲーム数（例えば、最大で１２ゲーム）の期間、継続して遊技が行われ、内部当籤役に基づいてモードの昇格抽籤が行われる。そして、ＣＺ１の後半部の１ゲーム目では、前半部で昇格させたモード（前半部終了時点のモード）に基づいてＡＲＴ抽籤が行われる。
また、ＣＺ２中では、ランクとして１０段階のポイントが用意され、ポイントが上がるほど、ＡＲＴ抽籤に当籤する期待度が高くなる。ＣＺ２の前半部では、第２の所定ゲーム数（例えば、最大で１５ゲーム）の期間、継続して遊技が行われ、内部当籤役に基づいてポイントの昇格抽籤が行われる。そして、ＣＺ２の後半部の１ゲーム目では、前半部で昇格させたポイント（前半部終了時点のポイント）に基づいてＡＲＴ抽籤が行われる。
ＣＺ１の後半部では、味方キャラクタと敵キャラクタＡとが対戦するバトル演出が行われ、ＣＺ２の後半部では、味方キャラクタと敵キャラクタＢとが対戦するバトル演出が行われる。このバトル演出は、第３の所定ゲーム数（例えば、最大で４ゲーム）の期間の遊技に渡って行われる。また、バトル演出の勝敗は、ＡＲＴ抽籤の結果に基づいて管理（決定）され、ＡＲＴ抽籤に当籤している場合には、バトル演出で味方キャラクタが勝利し、非当籤である場合には、バトル演出で敵キャラクタが勝利する。
また、ＣＺ１及びＣＺ２の各後半部（バトル演出中）では、毎ゲーム、内部当籤役に基づいてＡＲＴ抽籤が行われる。そして、このＡＲＴ抽籤に当籤すると、バトル演出の結果が書き換えられる。例えば、バトル演出中にいわゆる「レア」役が内部当籤役として決定されると、ＡＲＴ抽籤が行われ、その結果に基づいてバトル演出の結果が書き換えられる。
ＣＺ１及びＣＺ２において、ＡＲＴに非当籤の場合には、後半部のバトル演出で敗北し、基本的には、その後、遊技状態が通常遊技状態に移行する。一方、ＣＺ１及びＣＺ２において、ＡＲＴに当籤している場合には、後半部のバトル演出で勝利し、その後、遊技状態がＣＺからＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、本実施形態では、ＣＺ１及びＣＺ２の前半部の遊技において、フリーズが発生する場合があり、その場合には、遊技状態がＣＺからＡＲＴ準備状態を経由して、通常ＡＲＴではなくＣＴ（上乗せチャンスゾーン）に移行する。
図３９Ｃは、遊技状態が一般遊技状態のＣＺ３からＡＲＴ遊技状態に移行する際の遊技の流れを示す図である。ＣＺ３は、第４の所定ゲーム数（例えば、最大で１７ゲーム）の期間、継続して遊技が行われる。そして、ＣＺ３では、毎ゲーム、内部当籤役に基づいてＡＲＴ抽籤が行われる。
ＣＺ３は、ＡＲＴ抽籤に当籤した時点で終了し、その次のゲーム以降、遊技状態がＣＺ３からＡＲＴ準備状態を経由してＣＴ（上乗せチャンスゾーン）に移行する。また、ＣＺ３では、フリーズが発生する場合があり、その場合にも、次ゲーム以降、遊技状態がＣＺ３からＡＲＴ準備状態を経由してＣＴ（上乗せチャンスゾーン）に移行する。一方、ＣＺ３において、ＡＲＴ抽籤に当籤せずにＣＺ３の遊技期間（第４の所定ゲーム数）が経過した場合、遊技状態がＣＺ３からＡＲＴ準備状態を経由して通常ＡＲＴに移行する。すなわち、本実施形態では、ＣＺ３は、ＡＲＴ遊技状態への移行が確定しているチャンスゾーンである。
＜一般遊技状態中に用いる各種データテーブル＞
続いて、図４０〜図４５を参照して、一般遊技状態中に行われる遊技性に関する抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
また、以下に示す各種データテーブルでは、抽籤値の情報を概念的に示す。データテーブル中の「０」は、当籤確率「０％」に相当する抽籤値が規定されていることを意味し、「極々低」は、当籤確率「０％〜１％未満」に相当する抽籤値が規定されていることを意味し、「極低」は、当籤確率「１％〜１０％未満」に相当する抽籤値が規定されていることを意味する。また、データテーブル中の「低」は、当籤確率「１０％〜３０％未満」に相当する抽籤値が規定されていることを意味し、「中」は、当籤確率「３０％〜６０％未満」に相当する抽籤値が規定されていることを意味し、「高」は、当籤確率「６０％〜８０％未満」に相当する抽籤値が規定されていることを意味する。さらに、データテーブル中の「極高」は、当籤確率「８０％〜９９％未満」に相当する抽籤値が規定されていることを意味し、「極々高」は、当籤確率「９９％〜１００％未満」に相当する抽籤値が規定されていることを意味し、「確定」は、当籤確率「１００％」に相当する抽籤値が規定されていることを意味する。
そして、以下に示す各種データテーブルでは、乱数回路１１０の乱数レジスタ１により、予め定められた数値の範囲（０〜６５５３５）から抽出される抽籤用乱数値を、規定された抽籤値で順次減算し、減算の結果が負となったか否か（いわゆる「桁かり」が生じたか否か）の判定を行うことによって内部的な抽籤が行われる。なお、本実施形態では、一般遊技状態中に行われる遊技性に関する抽籤処理において抽籤用乱数値から抽籤値を減算して当籤／非当籤を判定する例を説明したが、本発明はこれに限定されず、抽出した抽籤用乱数値に抽籤値を加算し、加算結果が６５５３６を超えたか否か（いわゆる「桁あふれ」が生じたか否か）を判定して、当籤／非当籤を決定してもよい。
［通常中高確率抽籤テーブル］
まず、図４０Ａ及び４０Ｂを参照して、ＣＺの抽籤状態（低確率及び高確率）の移行抽籤で用いられる通常中高確率抽籤テーブルについて説明する。なお、本実施形態のパチスロ１では、毎ゲーム、内部当籤役に基づいてＣＺの抽籤状態の移行抽籤が行われるだけでなく、例えばボーナス終了時やＣＺ，ＡＲＴ終了時などの場合にもＣＺの抽籤状態の移行抽籤が行われる。図４０Ａは、通常遊技状態中に毎ゲーム参照される通常中高確率抽籤テーブルの構成図であり、図４０Ｂは、例えば設定変更時、ボーナス終了時又はＣＺ，ＡＲＴ終了時等に参照される通常中高確率抽籤テーブルの構成図である。なお、図４０Ａに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
図４０Ａに示す通常中高確率抽籤テーブルは、現在のＣＺの抽籤状態と内部当籤役との各組合せと、移行後のＣＺの抽籤状態の抽籤結果（低確率／高確率）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
図４０Ａに示す通常中高確率抽籤テーブルから明らかなように、現在のＣＺの抽籤状態が低確率である場合には、内部当籤役がサブフラグ「弱チェリー」に対応する役であるときに、ＣＺの抽籤状態が高確率に移行し易くなる。一方、現在のＣＺの抽籤状態が高確率である場合には、内部当籤役がサブフラグ「共通ベル」、「サボテン」、「弱チェリー」及び「強チェリー」のいずれかに対応する役であるときに、ＣＺの抽籤状態が高確率に維持される。
図４０Ｂに示す通常中高確率抽籤テーブルは、該テーブルを参照する際の各状況と、移行後のＣＺの抽籤状態の抽籤結果（低確率／高確率）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図４０Ｂに示す通常中高確率抽籤テーブルから明らかなように、ボーナス終了時にはＣＺの抽籤状態が必ず高確率に移行する。
［ＣＺ抽籤テーブル］
次に、図４１Ａ及び４１Ｂを参照して、ＣＺ抽籤で用いられるＣＺ抽籤テーブルについて説明する。図４１Ａは、通常遊技状態中に内部当籤役に基づいてＣＺ抽籤を行う際に用いられるＣＺ抽籤テーブルの構成図であり、図４１Ｂは、例えばＣＺ失敗時やＡＲＴ終了時などにおいて、ＣＺの引き戻しを行うか否かのＣＺ抽籤を行う際に用いられるＣＺ抽籤テーブルの構成図である。なお、図４１Ａに示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
図４１Ａに示すＣＺ抽籤テーブルは、現在のＣＺの抽籤状態と内部当籤役との各組合せと、ＣＺ１、ＣＺ２，ＣＺ３の当籤／非当籤（抽籤結果）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。図４１Ａに示すＣＺ抽籤テーブルから明らかなように、現在のＣＺの抽籤状態が高確率中である場合には、現在のＣＺの抽籤状態が低確率中である場合よりも、ＣＺ抽籤に当籤する確率が高くなる。
図４１Ｂに示すＣＺ抽籤テーブルは、ＣＺ失敗時やＡＲＴ終了時における、ＣＺ１、ＣＺ２，ＣＺ３の当籤／非当籤（抽籤結果）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ失敗時（ＣＺ１、ＣＺ２中のＡＲＴ抽籤に非当籤時）やＡＲＴ遊技状態の終了時には、このＣＺ抽籤テーブルを用いてＣＺの引き戻し抽籤が行われる。
［ＣＺ１中モードアップ抽籤テーブル］
次に、図４２を参照して、ＣＺ１の前半部において行われるＣＺ１のモードアップ抽籤で用いられるＣＺ１中モードアップ抽籤テーブルについて説明する。図４２は、ＣＺ１中モードアップ抽籤テーブルの構成図である。なお、図４２に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
ＣＺ１中モードアップ抽籤テーブルは、現在のモードと内部当籤役との各組合せと、モードアップ抽籤の結果（当籤／非当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図４４Ａに示すように、ＣＺ１では、モードが上がる（モードの値が高くなる）ほどＡＲＴ抽籤に当籤する確率が上がり、モードがモード６まで上がると、ＡＲＴ抽籤に必ず当籤する。
なお、図４２中の抽籤結果「モード１ＵＰ」とは、ＣＺ１のモードが１段階上がることを意味し、抽籤結果「モード２ＵＰ」とは、ＣＺ１のモードが２段階上がることを意味する。それゆえ、例えば、現在のモードがモード２である状況において、抽籤結果「モード２ＵＰ」に当籤すると、ＣＺ１のモードはモード２からモード４に上がる。また、例えば、抽籤結果「モード６ＵＰ＿フリーズ発生」に当籤すると、フリーズが発生し、ＡＲＴ抽籤の当籤及びＣＴの付与が決定される。
［ＣＺ２中ポイント抽籤テーブル］
次に、図４３を参照して、ＣＺ２の前半部において行われるＣＺ２のポイントアップ抽籤で用いられるＣＺ２中ポイント抽籤テーブルについて説明する。図４３は、ＣＺ２中ポイント抽籤テーブルの構成図である。なお、図４３に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
ＣＺ２中ポイント抽籤テーブルは、現在のポイントと内部当籤役との各組合せと、ポイントアップ抽籤の結果（当籤／非当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。後述の図４４Ｂに示すように、ＣＺ２では、ポイントが上がるほどＡＲＴ抽籤に当籤する確率が上がり、ポイントが「ポイント１０」まで上がると、ＡＲＴ抽籤に必ず当籤する。なお、図４３中の抽籤結果「ポイント２ＵＰ」とは、現在のＣＺ２のポイントに「２」が加算されることを意味し、例えば、現在のポイントが「２」である状況において、抽籤結果「ポイント２ＵＰ」に当籤すると、ＣＺ２のポイントは「２」から「４」に上がる。また、例えば、抽籤結果の「ポイント１０ＵＰ＿フリーズ発生」に当籤すると、フリーズが発生し、ＡＲＴ抽籤の当籤及びＣＴの付与が決定される。
［ＣＺ中ＡＲＴ抽籤テーブル］
次に、図４４Ａ〜４４Ｃ及び図４５を参照して、ＣＺ中に実行されるＡＲＴ抽籤で用いられるＣＺ中ＡＲＴ抽籤テーブルについて説明する。なお、図４４Ａは、ＣＺ１の後半部の１ゲーム目で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）の構成図であり、図４４Ｂは、ＣＺ２の後半部の１ゲーム目で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）の構成図であり、図４４Ｃは、ＣＺ１，ＣＺ２の後半部で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）の構成図である。また、図４５は、ＣＺ３中に実行されるＡＲＴ抽籤で用いられるＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）の構成図である。なお、図４４Ｃ及び図４５に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
図４４Ａに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）は、現在のモードと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。また、図４４Ｂに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）は、現在のポイントと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１用）及びＣＺ中ＡＲＴ抽籤テーブル（ＣＺ２用）から明らかなように、ＣＺ１及びＣＺ２では前半部のランク（モード又はポイント）が上がるほど、ＡＲＴ抽籤に当籤し易くなる。
図４４Ｃに示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）は、内部当籤役と、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ１，ＣＺ２共通 後半バトル中用）から明らかなように、ＣＺ１及びＣＺ２の後半部において、レア役（サブフラグ「弱チェリー」、「サボテン」又は「強チェリー」に対応する役）が内部当籤役として決定されると、所定の確率でＡＲＴ抽籤に当籤する。
図４５に示すＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）は、ＣＺ３の消化ゲーム数と内部当籤役との各組合せと、ＡＲＴ抽籤の結果（当籤の有無）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＺ中ＡＲＴ抽籤テーブル（ＣＺ３用）から明らかなように、本実施形態では、ＣＺ３中においてＡＲＴ抽籤に当籤すると必ずＣＴにも当籤する。
＜通常ＡＲＴ中の遊技性＞
次に、図４６Ａ及び４６Ｂを参照して、遊技ＡＲＴ中の遊技の流れについて説明する。本実施形態のパチスロ１では、上述のように、ＡＲＴ遊技状態として、通常ＡＲＴとＣＴとが設けられ（図１４Ａ及び１４Ｂ参照）、ＣＴ中を上乗せチャンスゾーンとしている。それゆえ、本実施形態では、遊技者は、通常ＡＲＴ中の遊技において、ＣＴへの移行を目指して遊技を行うことになる。
［通常ＡＲＴからＣＴへの移行態様］
図４６Ａは、通常ＡＲＴからＣＴへの遊技状態の移行態様を示す図である。本実施形態のパチスロ１では、図４６Ａに示すように、通常ＡＲＴ中に行われるＣＴ抽籤に当籤した場合、遊技状態が通常ＡＲＴからＣＴに移行する。なお、本実施形態のパチスロ１は、図４６Ａに示すように、通常ＡＲＴ中に行われる様々な抽籤に影響を与えるパラメータとして、ＡＲＴレベル及びＣＴ抽籤状態が設けられる。
ＡＲＴレベルとしては、レベル１〜レベル４の４段階のレベルが設けられ、このＡＲＴレベルは、主に通常ＡＲＴ中の継続（消化）ゲーム数に基づいて制御（決定）される。そして、ＡＲＴレベルは、ＣＴ抽籤状態の決定や後述する通常ＡＲＴ中のフラグ変換抽籤などに対して影響を与える。
ＣＴ抽籤状態としては、低確率、通常、高確率及び超高確率の４段階の状態が設けられ、ＣＴ抽籤状態は、主に、ＡＲＴレベルや通常ＡＲＴ中の内部当籤役などに基づいて制御（決定）される。そして、ＣＴ抽籤状態は、通常ＡＲＴ中に行うＣＴ抽籤や後述する通常ＡＲＴ中のフラグ変換抽籤などに対して影響を与える。
［通常ＡＲＴ中のフラグ変換］
上述のように、本実施形態のパチスロ１では、ＲＴ４状態中、すなわち、ＡＲＴ遊技状態中に、内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが単独で内部当籤役として決定されると、フラグ変換抽籤を行い、その抽籤結果に応じて特別な特典（例えば、ＡＲＴゲーム数の上乗せやＣＴ当籤）を付与する。図４６Ｂは、通常ＡＲＴ中に行われるフラグ変換抽籤の手法の概要を示す図である。
本実施形態では、図４６Ｂに示すように、通常ＡＲＴ中において、ＡＲＴレベル及びＣＴ抽籤状態を参照して、フラグ変換抽籤が行われる。その結果、フラグ変換抽籤に当籤した場合には、特別な特典を付与するとともに、略称「３連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどを有効ライン上に停止表示させるためのナビ（例えば、順押しで所定の図柄を狙わせる旨の情報の報知）が行われる。一方、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを有効ライン上に停止表示させるためのナビ（例えば、順押し以外の押し順の報知）が行われる。
そして、遊技者がこの報知（ナビ）に従い停止操作を行うと、報知内容に応じた図柄組合せが有効ライン上に停止表示される。具体的には、フラグ変換抽籤に当籤した場合には略称「３連チリリプ」に係る図柄組合せや略称「リーチ目リプ」に係る図柄組合せなどが有効ライン上に停止表示され、フラグ変換抽籤に非当籤であった場合には略称「リプレイ」に係る図柄組合せが有効ライン上に停止表示される。
＜通常ＡＲＴ中に用いる各種データテーブル＞
次に、図４７〜図５１を参照して、通常ＡＲＴ中の抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
［ＡＲＴ中フラグ変換抽籤テーブル］
図４７Ａ及び４７Ｂは、通常ＡＲＴ中に行われるフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図である。
本実施形態に係るパチスロ１では、通常ＡＲＴ中のフラグ変換抽籤を２段階で行う。具体的には、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤した場合、まず、１段階目のフラグ変換抽籤が行われ、この１段階目のフラグ変換抽籤に当籤すると、その後、２段階目のフラグ変換抽籤が行われる。そして、この２段階目のフラグ変換抽籤に当籤すると、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」がサブフラグＥＸ「３連チリリプ」に変換される。一方、１段階目のフラグ変換抽籤又は２段階目のフラグ変換抽籤が非当籤であった場合には、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」はサブフラグＥＸ「リプレイ」に変換される（通常のリプレイ役として扱う）。なお、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合には、２段階目のフラグ変換抽籤のみが行われる。
図４７Ａは、１段階目のフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図であり、図４７Ｂは、２段階目のフラグ変換抽籤で用いられるＡＲＴ中フラグ変換抽籤テーブルの構成図である。
図４７Ａに示すＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）と、１段階目のフラグ変換抽籤の抽籤結果（変換無し／変換有り（仮））と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
図４７Ｂに示すＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役とＡＲＴレベルとＣＴ抽籤状態との各組合せと、２段階目のフラグ変換抽籤の抽籤結果（変換無し／変換有り）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、通常ＡＲＴにおいて１回、ＣＴに当籤するまでの遊技では、図４７Ｂ中の項目「ＡＲＴレベル」の「初回（一度ＣＴに当籤するまで）」欄のテーブルが参照される。
本実施形態において、図４７Ａ及び４７Ｂに示すように、ＡＲＴ中フラグ変換抽籤テーブルのそれぞれを用いた段階目及び２段階目のフラグ変換抽籤では、確率分母が「２５６」となる乱数値（０〜２５５）を用いて抽籤が行われる。それゆえ、本実施形態では、上述した２段階のフラグ変換抽籤は、確率分母が「６５５３６」となる乱数値を用いて一回抽籤を行う場合と実質同一の抽籤であるとみなすことができる。
近年のパチスロでは、従来、副制御基板７２側（以下、「サブ側」という）で行っていた出玉に関する抽籤（ＡＲＴ抽籤など）を主制御基板７１側（以下、「メイン側」という）で行うことが求められている。しかしながら、メイン側の記憶手段（メインＲＯＭ１０２）の容量が小容量に制限されているため、処理容量の増加を抑えつつ遊技性を損なうことのない抽籤を可能にする仕組みが求められている。
この点に関して、本実施形態のパチスロ１では、確率分母が「２５６」となる抽籤を２段階で行うことにより、確率分母が「６５５３６」となる抽籤を行うことができるので、抽籤処理に係るメイン側の容量の増加を抑えることができる。また、２段階目の抽籤では、ＡＲＴレベルやＣＴ抽籤状態などを参照するので、内部当籤役だけでなく現在の状態に応じたフラグ変換抽籤を行うことができ、その結果、多様な遊技性を持ったフラグ変換抽籤を行うことができる。
［ＡＲＴレベル決定テーブル］
図４８Ａ及び４８Ｂは、ＡＲＴレベルを決定する際に用いられるＡＲＴレベル決定テーブルの構成図である。なお、ＡＲＴレベルの決定処理は、ＡＲＴ遊技状態への移行が決まったＡＲＴ当籤時、及び、通常ＡＲＴ中に行われる。図４８Ａは、ＡＲＴ当籤時に用いられるＡＲＴレベル決定テーブルの構成図であり、図４８Ｂは、通常ＡＲＴ中に用いられるＡＲＴレベル決定テーブルの構成図である。
図４８Ａに示すＡＲＴレベル決定テーブルは、ＡＲＴレベル１〜４（抽籤結果）と、各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。なお、本実施形態では、ＡＲＴ当籤時にフリーズが発生している場合には、ＡＲＴレベルとしてＡＲＴレベル２が決定される。
図４８Ｂに示すＡＲＴレベル決定テーブルは、現在のＡＲＴレベルと通常ＡＲＴの経過（消化）ゲーム数との各組合せと、移行先の各種ＡＲＴレベルと、移行先の各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。また、図４８Ｂに示すＡＲＴレベル決定テーブルは、現在のＡＲＴレベルとＣＴ突入時の通常ＡＲＴの経過ゲーム数との各組合せと、移行先の各種ＡＲＴレベルと、移行先の各ＡＲＴレベルに対応付けられた抽籤値の情報との対応関係を規定する。すなわち、通常ＡＲＴ中では、通常ＡＲＴの経過（消化）ゲーム数が所定ゲーム数に到達したタイミングでＡＲＴレベルが移行可能となるだけでなく、通常ＡＲＴ中においてＣＴに突入したタイミングにおいてもＡＲＴレベルが移行可能となる。
［通常ＡＲＴ中高確率抽籤テーブル］
図４９は、通常ＡＲＴ中においてＣＴ抽籤状態を決定する際に用いられる通常ＡＲＴ中高確率抽籤テーブルの構成図である。
通常ＡＲＴ中高確率抽籤テーブルは、現在のＣＴ抽籤状態と内部当籤役との各組合せと、移行先の各種ＣＴ抽籤状態と、各ＣＴ抽籤状態に対応付けられた抽籤値の情報との対応関係を規定する。なお、図４９に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
通常ＡＲＴ中高確率抽籤テーブルから明らかなように、サブフラグ「３連チリリプ（３連チリリプＡ及び３連チリリプＢ）」やサブフラグ「リーチ目リプ（リーチ目リプ１〜４）」に対応する内部当籤役が当籤している場合、ＣＴ抽籤状態が「低確率」に移行（転落）し易くなる。ただし、後述の図５０に示すように、サブフラグ「３連チリリプ」や「リーチ目リプ」に対応する内部当籤役が当籤している場合には、ＣＴ抽籤状態が転落してしても、ＣＴ抽籤に必ず当籤する構成になっている。
［ＡＲＴ中ＣＴ抽籤テーブル］
図５０は、通常ＡＲＴ中に行われるＣＴ抽籤で用いられるＡＲＴ中ＣＴ抽籤テーブルの構成図である。
ＡＲＴ中ＣＴ抽籤テーブルは、現在のＣＴ抽籤状態と内部当籤役との各組合せと、ＣＴ抽籤の各種抽籤結果（非当籤／通常ＣＴ／高確率ＣＴ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図５０に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
本実施形態において、内部当籤役として、サブフラグ「サボテン」、「弱チェリー」、「強チェリー」、「３連チリリプ（３連チリリプＡ及び３連チリリプＢ）」、「リーチ目リプ（リーチ目リプ１〜４）」又は「ＢＢ」に対応する役が決定されている場合、ＡＲＴ中ＣＴ抽籤テーブルを用いたＣＴ抽籤処理では、確率分母が「２５６」となる範囲の乱数値を用いたＣＴ抽籤が行われる。また、内部当籤役としてこれらの役以外の内部当籤役（例えば、サブフラグ「リプレイ」、「共通ベル」、「押し順ベル」などに対応する役）が決定されている場合には、ＡＲＴ中ＣＴ抽籤テーブルを用いたＣＴ抽籤処理において、確率分母が「６５５３６」となる範囲の乱数値を用いたＣＴ抽籤が行われる。
なお、本実施形態のパチスロ１では、ＣＴとして「通常ＣＴ」及び「高確率ＣＴ」と称する２種類のＣＴを設ける。通常ＣＴと高確率ＣＴとでは、ＣＴ（上乗せチャンスゾーン）中に上乗せされるＡＲＴゲーム数の期待度が互いに異なり、高確率ＣＴは、通常ＣＴに比べて多くのＡＲＴゲーム数が上乗せされ易いＣＴである（後述の図５５参照）。
［通常ＡＲＴ中上乗せ抽籤テーブル］
図５１は、通常ＡＲＴ中に行われるＡＲＴゲーム数の上乗せ抽籤で用いられる通常ＡＲＴ中上乗せ抽籤テーブルの構成図である。なお、図５１に示す内部当籤役の名称は、上述したサブフラグの名称に対応する。
通常ＡＲＴ中上乗せ抽籤テーブルは、内部当籤役と、上乗せ抽籤の各種抽籤結果（非当籤／上乗せ１０Ｇ〜３００Ｇ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
＜ＣＴ中の遊技性＞
次に、図５２Ａ〜５２Ｃを参照して、ＣＴ中の遊技の流れについて説明する。なお、図５２Ａ及び５２Ｂは、主に、サブフラグＥＸ「３連チリリプ」当籤時におけるＣＴ中の遊技フローの概要を示す図であり、図５２Ｃは、ＣＴ中に行われるフラグ変換処理の概要を示す図である。
［ＣＴ中の遊技内容］
本実施形態のパチスロ１において、ＣＴでは、１セット８回（８ゲーム）の遊技が行われる。ＣＴ期間中には、毎ゲーム、内部当籤役に基づいて、ＡＲＴゲーム数の上乗せ抽籤が行われる。そして、その上乗せ抽籤に当籤した場合には、ＣＴ遊技の単位遊技数（ゲーム数）の減算は行われず、一方、上乗せ抽籤が非当籤であった場合には、ＣＴ遊技の単位遊技数（ゲーム数）の減算が行われる。それゆえ、ＣＴ期間中において、ＡＲＴゲーム数が上乗せされた遊技では、ＣＴが終了することはなく、同一のセット内でＡＲＴゲーム数が上乗せされない遊技が８回実施されると、ＣＴが終了する。
また、本実施形態では、図５２Ａ及び５２Ｂに示すように、ＣＴ期間中にサブフラグＥＸ「３連チリリプ」が当籤した場合、すなわち、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤した場合、１セット８回のＣＴ遊技が再セット（ストック）される。そして、この再セット（ストック）されたＣＴ遊技のセットは、当該ＣＴ遊技のセットが終了した後に開始される。
例えば、同一セット内でＡＲＴゲーム数の上乗せ抽籤に非当籤である単位遊技が７回行われた後、ＡＲＴゲーム数が上乗せされないＣＴ遊技が１回行われるとＣＴが終了するが、このゲームにおいてサブフラグＥＸ「３連チリリプ」が当籤していると、ＣＴ遊技の再セットが行われる。その結果、ＣＴ遊技が再セットされた後、ＡＲＴゲーム数の上乗せ抽籤に非当籤である単位遊技が８回行われるまでＣＴが終了しないことになる。それゆえ、ＣＴの遊技期間は、サブフラグＥＸ「３連チリリプ」が当籤するほど長くなる。
［ＣＴ中のフラグ変換］
次に、図５２Ｃを参照して、ＣＴ中に行われるフラグ変換抽籤の手法について説明する。上述のように、本実施形態では、ＣＴ期間中にサブフラグＥＸ「３連チリリプ」が当籤すると（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤し、かつ、フラグ変換抽籤に当籤すると）、ＣＴが再セット（ストック）される。また、後述の図５４のＣＴ中フラグ変換抽籤テーブルに示すように、ＣＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する（サブフラグＥＸ「３連チリリプ」に必ず変換される）。すなわち、本実施形態では、ＣＴ中において、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、ＣＴが必ず再セットされる。
また、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが当籤した場合におけるフラグ変換抽籤では、３種類のフラグ変換テーブル（テーブル０〜２）に基づいて、フラグ変換抽籤の当籤確率が制御される。具体的には、図５２Ｃに示すように、テーブル０はサブフラグＥＸ「リーチ目リプ」に変換される確率が最も低いフラグ変換テーブルであり、テーブル１はサブフラグＥＸ「リーチ目リプ」に変換される確率が次に低いフラグ変換テーブルであり、テーブル２はサブフラグＥＸ「リーチ目リプ」に変換される確率が最も高いフラグ変換テーブルである。なお、ＣＴ中にサブフラグＥＸ「リーチ目リプ」に当籤すると、後述の図５６のＣＴ中セット数上乗せ抽籤テーブルに示すように、ＣＴが新たに付与される。
また、本実施形態において、通常ＣＴでは、図５２Ｃに示すように、ＡＲＴレベルに基づいてフラグ変換テーブルが決定される。一方、高確率ＣＴでは、ＡＲＴレベルに関係なく、フラグ変換テーブルとして、テーブル０が必ず決定される。
＜ＣＴ中に用いる各種データテーブル＞
次に、図５３〜図５６を参照して、ＣＴ中に行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
［ＣＴ中テーブル抽籤テーブル］
図５３は、３段階のフラグ変換テーブル（テーブル０〜２）の中からフラグ変換抽籤に用いるテーブルを決定する際に用いられるＣＴ中テーブル抽籤テーブルの構成図である。
ＣＴ中テーブル抽籤テーブルは、ＡＲＴレベルやこれから実行するＣＴの種別などの各状態と、フラグ変換テーブル（テーブル０〜２）の種別と、各種別に対応付けられた抽籤値の情報との対応関係を規定する。なお、ＣＴ中テーブル抽籤テーブルは、ＣＴ抽籤に当籤してＣＴに移行することが決定された時、又は、ＣＴの開始時に参照される。
［ＣＴ中フラグ変換抽籤テーブル］
図５４は、ＣＴ中に行われるフラグ変換抽籤で用いられるＣＴ中フラグ変換抽籤テーブルの構成図である。
ＣＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれか）と、各フラグ変換テーブル（テーブル０〜２）におけるフラグ変換抽籤の抽籤結果（変換無し／変換有り）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ＣＴ中フラグ変換抽籤テーブルから明らかなように、ＣＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が当籤すると、フラグ変換抽籤に必ず当籤する（サブフラグＥＸ「３連チリリプ」に必ず変換される）。
［ＣＴ中上乗せ抽籤テーブル］
図５５は、ＣＴ中に行われるＡＲＴゲーム数の上乗せ抽籤で用いられるＣＴ中上乗せ抽籤テーブルの構成図である。
ＣＴ中上乗せ抽籤テーブルは、現在のＣＴ状態と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／上乗せ１０ゲーム／…／上乗せ３００ゲーム）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、図５５に示す内部当籤役の名称は、上述したサブフラグの名称に対応し、図５５に示す内部当籤役（サブフラグ）以外の役が内部当籤した場合には、ＣＴ中の上乗せ抽籤に当籤することはない。
また、本実施形態の通常ＣＴ中における上乗せ抽籤では、サブフラグ「３連チリリプ」（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）の当籤回数に応じて上乗せゲーム数の付与形態が変化する。
具体的には、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が１〜８回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はそれぞれ１０ゲーム及び２０ゲームとなる。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として１０ゲームが決定され易くなる。また、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が９〜１６回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに２０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」に対応する上乗せゲーム数（抽籤結果）が２０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として２０ゲームが決定され易くなる。
また、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が１７〜２４回である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに３０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数（抽籤結果）が３０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として「３０ゲーム」が決定され易くなる。さらに、同一のＣＴセット中におけるサブフラグ「３連チリリプ」の当籤回数が２５回以上である場合には、図５５中に示す抽籤結果「上乗せ＿１０Ｇ」及び「上乗せ＿２０Ｇ」で付与される上乗せゲーム数はともに５０ゲームとなる。すなわち、図５５中のサブフラグ「３連チリリプ」の抽籤値「極高」及び「極低」に対応する上乗せゲーム数（抽籤結果）が５０ゲームに昇格する。それゆえ、この場合には、ＡＲＴの上乗せゲーム数として「５０ゲーム」が決定され易くなる。
上述のように、本実施形態のパチスロ１では、ＣＴ中のサブフラグ「３連チリリプ」の当籤回数に応じて１回の上乗せ抽籤により上乗せできるＡＲＴゲーム数を増やすことが可能になる。また、上述のように、本実施形態では、ＡＲＴゲーム数の上乗せが行われている限り、ＣＴは終了することなく、さらに、サブフラグＥＸ「３連チリリプ」に当籤するとＣＴの再セット（ストック）が行われる。それゆえ、本実施形態では、遊技者に対して、ＣＴが継続するほど、１ゲーム当りの上乗せ量の増加に対する期待を抱かせることができ、ＣＴ中の興趣を向上させることができる。また、１ゲーム当りの上乗せ量を増やす契機となるサブフラグ「３連チリリプ」の当籤回数は、ＣＴ１セット分の基本遊技回数（８回）よりも多い回数（９回以上）であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間において、利益のバランスをとることができる。
なお、本実施形態では、上述したサブフラグ「３連チリリプ」（内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」）の当籤回数は、同一のＣＴセット中において計数された回数とするが、本発明はこれに限定されない。例えば、ＣＴ中に行われるセット数上乗せ抽籤に当籤した場合に付与される新たなＣＴも「同一のＣＴセット中」に含めるようにしてもよい。
［ＣＴ中セット数上乗せ抽籤テーブル］
図５６は、ＣＴ中に行われるＣＴセットの上乗せ抽籤で用いられるＣＴ中セット数上乗せ抽籤テーブルの構成図である。
ＣＴ中セット数上乗せ抽籤テーブルは、現在のＣＴ状態と内部当籤役（サブフラグ「リーチ目リプ（リーチ目リプ１〜４）」）との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／通常ＣＴ当籤／高確率ＣＴ当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
ＣＴ中セット数上乗せ抽籤テーブルから明らかなように、ＣＴ中に内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかに当籤すると、ＣＴセットの上乗せ抽籤に必ず当籤する（ＣＴのセットが必ずストックされる）。なお、ストックされたＣＴのセットは、現在作動中のＣＴのセットが終了した後に開始される。
＜ボーナス状態中の遊技性＞
次に、図５７Ａ〜５７Ｃを参照して、ボーナス状態中の遊技の流れについて説明する。図５７Ａは、一般遊技状態（ＡＲＴ非当籤）中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図５７Ｂは、通常ＡＲＴ中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図であり、図５７Ｃは、ＣＴ中に遊技状態がボーナス状態に移行した場合における遊技の流れを示す図である。
なお、本実施形態のパチスロ１では、図５７Ａ〜５７Ｃに示すように、遊技性の面において、ボーナスの種別として通常ＢＢと特殊ＢＢとを設け、ボーナス状態への移行時にこのボーナスの種別が決定される。この際、特殊ＢＢが決定された場合には、ボーナス状態の終了後、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。一方、通常ＢＢが決定された場合には、移行先の遊技状態は、ボーナス状態に移行する前の状態に応じて異なる。
遊技状態が一般遊技状態から通常ＢＢに移行した場合、図５７Ａに示すように、通常ＢＢ中の遊技では、内部当籤役に基づいてＡＲＴ抽籤が行われる。そして、このＡＲＴ抽籤に当籤すると、ボーナス状態の終了後、遊技状態がＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、この場合、ＡＲＴ抽籤に当籤した後のボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤が行われる。
遊技状態が通常ＡＲＴから通常ＢＢに移行した場合、図５７Ｂに示すように、通常ＢＢの終了時にＣＴ抽籤が行われる。このＣＴ抽籤の当籤確率は５０％であり、当籤するとボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。一方、ＣＴ抽籤に非当籤である場合には、ボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由して通常ＡＲＴに移行する。なお、通常ＡＲＴから移行したボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤も行われる。
遊技状態がＣＴから通常ＢＢ又は特殊ＢＢに移行した場合、図５７Ｃに示すように、ボーナス状態の終了後に、遊技状態はＡＲＴ準備状態を経由してＣＴに移行する。なお、ＣＴから移行したボーナス状態中の遊技では、ＡＲＴゲーム数の上乗せ抽籤も行われる。
＜ボーナス状態中の遊技で用いる各種データテーブル＞
続いて、図５８〜図６０を参照して、ボーナス状態中の遊技で行われる抽籤処理で用いられる各種データテーブルについて説明する。なお、以下に説明する各種データテーブルは、メインＲＯＭ１０２に格納される。
［ボーナス種別抽籤テーブル］
図５８は、ボーナス種別（通常ＢＢ、特殊ＢＢ）を決定する際に用いられるボーナス種別抽籤テーブルの構成図である。
ボーナス種別抽籤テーブルは、ボーナス状態に移行する前の各遊技状態（ＣＴ及びそれ以外）と、各種抽籤結果（ボーナス種別：通常ＢＢ／特殊ＢＢ）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。なお、ボーナス種別抽籤テーブルを参照したボーナス種別の決定処理は、ボーナス状態の開始時に行われる。
［ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブル］
図５９は、ボーナス状態中の遊技で行われるＡＲＴ抽籤及びＡＲＴゲーム数の上乗せ抽籤で用いられるボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルの構成図である。
ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、現在のボーナス種別と内部当籤役との各組合せと、上乗せ抽籤の各種抽籤結果（非当籤／５ゲーム／…／３００ゲーム）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
本実施形態では、ＡＲＴ非当籤の状態（一般遊技状態から移行した通常ＢＢにおいて、ＡＲＴ抽籤に当籤するまでの状態）では、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、ＡＲＴ抽籤に用いられる。具体的には、ＡＲＴ非当籤の状態において、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルを用いた抽籤により１ゲーム以上（図５９に示す例では５０ゲーム以上）の上乗せゲーム数が決定されると、ＡＲＴ抽籤に当籤するとともに、対応するゲーム数がＡＲＴゲーム数として付与される。一方、ＡＲＴ当籤後の状態では、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブルは、ＡＲＴゲーム数の上乗せ抽籤のみに用いられる。
［ボーナス終了時ＣＴ抽籤テーブル］
図６０は、ボーナス状態の終了時に行われるＣＴ抽籤で用いられるボーナス終了時ＣＴ抽籤テーブルの構成図である。
ボーナス終了時ＣＴ抽籤テーブルは、ボーナス種別（通常ＢＢ、特殊ＢＢ）とボーナス状態に移行する前の遊技状態（通常ＣＴ中、高確率ＣＴ中）との各組合せと、ＣＴ抽籤の各種抽籤結果（非当籤／通常ＣＴ当籤／高確率ＣＴ当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。ボーナス終了時ＣＴ抽籤テーブルから明らかなように、例えば、通常ＡＲＴ中に通常ＢＢが行われると、ボーナス状態の終了時に５０％の確率でＣＴに当籤する。
＜一般遊技状態中の例外的な遊技性＞
次に、図６１を参照して、一般遊技状態中の例外的な遊技の流れについて説明する。
本実施形態のパチスロ１における基本的な遊技状態の流れでは、一般遊技状態中に遊技状態が通常遊技状態からＣＺに移行し、ＣＺにおいてＡＲＴ抽籤に当籤することにより遊技状態がＡＲＴ遊技状態に移行する。そして、本実施形態では、ＲＴ４状態において報知を行うことによりＡＲＴ遊技状態を実現している。また、本実施形態では、図６１に示すように、停止表示される図柄組合せに応じてＲＴ状態の移行制御を行う。
なお、ＲＴ状態を移行させるための図柄組合せは、遊技者の停止操作の順序（押し順）に応じて停止表示されるもの（図２４参照）であるので、報知が行われない場合であっても偶然、ＲＴ状態がＲＴ４状態に移行することもある。また、ＲＴ４状態では、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定される可能性があるので、一般遊技状態（非ＡＲＴ）中であっても、特別な特典が付与されるリーチ目（略称「リーチ目リプ」に係る図柄組合せ）を表示することができる。
そこで、本実施形態のパチスロ１では、図６１に示すように、一般遊技状態（非ＡＲＴ）中に偶然、ＲＴ状態がＲＴ４状態に移行し、略称「リーチ目リプ」に係る図柄組合せが表示可能な状態になると、ＣＺを経由することなく、遊技状態をＡＲＴ遊技状態（通常ＡＲＴ）に移行可能にする。
より具体的には、一般遊技状態で、かつ、ＲＴ４状態中に内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤に当籤すると、略称「リーチ目リプ」に係る図柄組合せを表示するための報知（ナビ）が行われるとともに、ＡＲＴの権利が付与される。一方、一般遊技状態で、かつ、ＲＴ４状態中に内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合において、フラグ変換抽籤に非当籤となると、略称「リプレイ」に係る図柄組合せを表示するための報知が行われ、略称「リーチ目リプ」に係る図柄組合せが表示されないような制御が行われる。
＜一般遊技状態中の例外的な遊技制御で用いる各種データテーブル＞
次に、図６２を参照して、上述した一般遊技状態中の例外的な遊技制御で行われる抽籤処理で用いるデータテーブルについて説明する。なお、以下に説明するデータテーブルは、メインＲＯＭ１０２に格納される。
［非ＡＲＴ中フラグ変換抽籤テーブル］
図６２は、一般遊技状態で、かつ、ＲＴ４状態中の遊技で行われるフラグ変換抽籤で用いられる非ＡＲＴ中フラグ変換抽籤テーブルの構成図である。
非ＡＲＴ中フラグ変換抽籤テーブルは、内部当籤役（「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」）と、フラグ変換抽籤の抽籤結果（変換無し／変換あり）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
＜メイン側の制御による報知機能＞
従来のパチスロでは、ＡＲＴ中にサブ（副制御基板７２）側の制御により、リールの停止操作の情報（押し順など）の報知（ナビ）を行っていた。しかしながら、この報知の有無が遊技者の利益（いわゆる、出玉）に影響を与えるため、近年では、遊技者の利益を管理するメイン（主制御基板７１）側で報知を行うことが求められている。そこで、本実施形態のパチスロ１では、上述のように、メイン側で制御される情報表示器６に停止操作の情報を報知するための指示モニタ（不図示）を設け、メイン側の制御により、リールの停止操作の情報を報知する機能が設けられている。
ここで、図６３Ａ〜６３Ｄに、本実施形態のパチスロ１において、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す。なお、図６３Ａは、ＡＲＴ準備状態における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図６３Ｂは、ＡＲＴ（通常ＡＲＴ又はＣＴ）中における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。また、図６３Ｃは、ＲＴ５状態中（ＢＢ１フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図６３Ｄは、ＲＴ５状態中（ＢＢ２フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。
本実施形態では、図６３Ａ〜６３Ｄに示すように、メイン（主制御基板７１）側では、指示モニタに「１」〜「１１」の数値を表示することにより、リールの停止操作の情報を報知する。なお、指示モニタに表示されるこの「１」〜「１１」の数値は、それぞれが報知する停止操作の内容に一義的に対応している。
具体的には、数値「１」〜「３」はそれぞれ、第１停止操作を行うリールの種別を示しており、数値「１」は第１停止操作を左リール３Ｌに対して行うことを意味し、数値「２」は第１停止操作を中リール３Ｃに対して行うことを意味し、数値「３」は第１停止操作を右リール３Ｒに対して行うことを意味する。
また、数値「４」〜「９」はそれぞれ、報知する押し順を示しており、数値「４」は押し順が「左、中、右」の順であることを意味し、数値「５」は押し順が「左、右、中」の順であることを意味し、数値「６」は押し順が「中、左、右」の順であることを意味し、数値「７」は押し順が「中、右、左」の順であることを意味し、数値「８」は押し順が「右、左、中」の順であることを意味し、数値「９」は押し順が「右、中、左」の順であることを意味する。
また、数値「１０」及び「１１」はそれぞれ、ボーナス役を報知するものであり、数値「１０」は、コンビネーション名称「Ｃ＿ＢＢ１」に係る図柄組合せ（図柄「白７」−図柄「白７」−図柄「白７」）を意味し、数値「１１」は、コンビネーション名称「Ｃ＿ＢＢ２」に係る図柄組合せ（図柄「青７」−図柄「青７」−図柄「青７」）を意味する。
なお、メイン側（指示モニタ）で報知する数値「１」〜「１１」は、報知する停止操作の内容に一義的に対応しているものの、全ての遊技者が、その数値に基づいて、明確に報知内容を把握できるとは限らない。例えば、メイン側で指示モニタに数値「６」を表示しただけでは、遊技者によっては報知内容を把握できない可能性もある。
そこで、本実施形態のパチスロ１では、メイン側の報知と併せてサブ側でもストップボタンの停止操作に係る情報を報知する。具体的には、サブ側で制御される表示措置１１（プロジェクタ機構２１１及び表示ユニット２１２）を用いて、サブ側の制御により停止操作に係る情報の報知を行う。
例えば、第１停止操作を左リール３Ｌに対して行う押し順を報知する場合、メイン側で指示モニタに数値「１」を表示するとともに、サブ側では、表示装置１１の表示画面内の左リール３Ｌの上方に数値「１」と表示し、左リール３Ｌが第１停止操作の対象であることを報知する。また、押し順「中、左、右」を報知する場合、メイン側で指示モニタに数値「６」を表示するとともに、サブ側では、表示装置１１の表示画面内の中リール３Ｃの上方に数値「１」を表示し、左リール３Ｌの上方に数値「２」を表示し、右リール３Ｒの上方に数値「３」を表示し、この表示により押し順が「中、左、右」の順であることを報知する。また、内部当籤役「Ｆ＿ＢＢ１」が決定されている場合、メイン側で指示モニタに数値「１０」を表示するとともに、サブ側では、表示装置１１の表示画面に「白７」−「白７」−「白７」の図柄組合せに関する情報を表示し、遊技者に対して狙うべき図柄を報知する。
なお、メイン側で報知を行うタイミングは、少なくとも報知を行う一遊技の期間であれば任意のタイミングに設定することができる。例えば、遊技者の開始操作を検知した（受け付けた）タイミングでメイン側の報知を行ってもよいし、リールの回転開始時にメイン側の報知を行ってもよいし、第１停止操作〜第３停止操作のいずれかを検知したタイミングでメイン側の報知を行ってもよい。一方、サブ側で報知を行うタイミングは、少なくとも第１停止操作よりも前のタイミングであることが好ましい。それゆえ、本実施形態のパチスロ１では、開始操作を検知したタイミング、又は、リールの回転開始時のタイミングで、メイン側及びサブ側の双方において報知（ナビ）を行う。これにより、遊技者が停止操作を行う前に、メイン側の指示モニタ及びサブ側の表示装置１１の双方において停止操作の情報が報知される。
ＡＲＴ準備状態では、図６３Ａに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「ＲＴ３移行リプナビ」及び「ＲＴ４移行リプナビ」と称する報知（ナビ）が行われる。「ベルナビ」では、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」〜「Ｆ＿３択ベル＿３ｒｄ」が決定された際に、略称「ベル」に係る図柄組合せ（図２９参照）を有効ライン上に停止表示させるための押し順が報知される。「維持リプナビ」では、内部当籤役「Ｆ＿維持リプ＿１ｓｔ」〜「Ｆ＿維持リプ＿３ｒｄ」が決定された際に、略称「リプレイ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。「ＲＴ３移行リプナビ」では、内部当籤役「Ｆ＿ＲＴ３移行リプ＿１ｓｔ」〜「Ｆ＿ＲＴ３移行リプ＿３ｒｄ」が決定された際に、略称「ＲＴ３移行リプ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。また、「ＲＴ４移行リプナビ」では、内部当籤役「Ｆ＿ＲＴ４移行リプ＿１２３」〜「Ｆ＿ＲＴ４移行リプ＿３ｒｄ」が決定された際に、略称「ＲＴ４移行リプ」に係る図柄組合せ（図２８参照）を有効ライン上に停止表示させるための押し順が報知される。
また、ＡＲＴ遊技状態（通常ＡＲＴ又はＣＴ）中では、図６３Ｂに示すように、メイン側の制御により、「ベルナビ」、「維持リプナビ」、「ＲＴ３移行リプナビ」及び「ＲＴ４移行リプナビ」と称する報知（ナビ）が行われる。なお、ＡＲＴ遊技状態（ＲＴ４状態）中の遊技は、フラグ変換抽籤が行われ、この抽籤結果に基づいて略称「３連チリリプ」、「リーチ目リプ」又は「リプレイ」に係る図柄組合せを表示させるための押し順が報知されるが、この報知は、サブ側のみで行われ、メイン側では行われない。
上述のように、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せは、特別な特典の付与に関係しているため、報知の有無が遊技者の利益（出玉）に影響を与えるように見えるが、実際には、本実施形態のパチスロ１では、特別な特典は、フラグ変換抽籤の抽籤結果に基づいて付与されるものであるので、表示される図柄組合せは付与する特典に対して影響を与えない。それゆえ、例えば、フラグ変換抽籤に当籤している状態において、仮に、略称「リプレイ」に係る図柄組合せが停止表示されてしまっても、特別な特典が付与される。一方、フラグ変換抽籤に当籤していない状態において、仮に、略称「３連チリリプ」又は「リーチ目リプ」に係る図柄組合せを停止表示できたとしても、特別な特典は付与されない。本実施形態のパチスロ１では、このように表示される図柄組合せが遊技者の利益（出玉）に影響を与えない場合、メイン側の指示モニタでの報知を行わずに、サブ側で制御される表示装置１１でのみ報知を行う。
また、ＲＴ５状態（フラグ間状態）中では、図６３Ｃ及び６３Ｄに示すように、内部当籤役として持ち越されているボーナス役に係る図柄組合せを遊技者に狙わせる旨の情報が報知される。例えば、内部当籤役「Ｆ＿ＢＢ１」が持ち越されている場合には、図６３Ｃに示すように、メイン側の制御により、「白７ナビ」と称する報知（ナビ）が行われ、内部当籤役「Ｆ＿ＢＢ２」が持ち越されている場合には、図６３Ｄに示すように、メイン側の制御により、「青７ナビ」と称する報知（ナビ）が行われる。
「白７ナビ」では、内部当籤役「Ｆ＿ＢＢ１」に対応する図柄組合せ、すなわち、コンビネーション名称「Ｃ＿ＢＢ１」に係る図柄組合せ（「白７」−「白７」−「白７」：図２８参照）を有効ライン上に停止表示させるための停止操作の情報が報知される。また、「青７ナビ」では、内部当籤役「Ｆ＿ＢＢ２」に対応する図柄組合せ、すなわち、コンビネーション名称「Ｃ＿ＢＢ２」に係る図柄組合せ（「青７」−「青７」−「青７」：図２８参照）を有効ライン上に停止表示させるための停止操作の情報が報知される。
フラグ間状態において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」のいずれかとが決定されている場合、図２４で説明したように、ボーナス役（ＢＢ役）に係る図柄組合せを有効ライン上に停止表示することができる。しかしながら、内部当籤役「はずれ」、「Ｆ＿特殊１」、「Ｆ＿特殊２」及び「Ｆ＿特殊３」以外の内部当籤役とボーナス役とが当籤している場合には、ボーナス役に係る図柄組合せを有効ライン上に停止表示することができない。それゆえ、本実施形態では、図６３Ｃ及び６３Ｄに示すように、持ち越されているボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが当籤としている場合に限り、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知が行われる。それゆえ、本実施形態では、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知（ナビ）を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。
なお、本実施形態のパチスロ１には、例えば、ボーナス確定画面を表示することや、ボーナス確定ランプを点灯させることなどにより、ボーナス告知を行う機能も設けられている。そこで、メイン側では、ボーナス役が内部当籤役として決定されていることを告知（ボーナス告知）した後にのみ、「白７ナビ」又は「青７ナビ」と称するナビを行うようにしてもよい。
ボーナス告知としては、例えば、複数回の遊技期間に渡って行われる演出（いわゆる連続演出）を行い、この連続演出の結果に応じてボーナス確定画面を表示するような演出が一般的に行われている。このような連続演出の最中にメイン側で「白７ナビ」などを行うと、連続演出の結果が途中で分かってしまうので、興趣を損ねてしまう可能性がある。そこで、本実施形態では、主制御基板７１は、ボーナス告知が行われた後に、メイン側の制御による「白７ナビ」又は「青７ナビ」と称する報知（ナビ）が行われる。
なお、ボーナス告知が行われたタイミングをメイン側で把握可能にする手法は任意である。その一手法として、ボーナス役が内部当籤役として決定されると、主制御基板７１がボーナス告知終了までに要するゲーム数を決定し、このゲーム数の遊技を消化した後に、「白７ナビ」又は「青７ナビ」と称する報知（ナビ）を行う手法が考えられる。より具体的には、主制御基板７１は、ボーナス告知終了までに要するゲーム数を決定すると、このゲーム数を副制御基板７２に通知する。副制御基板７２は、このゲーム数に従い演出の制御を行い、該ゲーム数の遊技が消化されたタイミングでボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。すなわち、主制御基板７１は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定してからの単位遊技の回数を計数し、その計数結果が所定回数に達した後、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが内部当籤役として決定された場合に、「白７ナビ」又は「青７ナビ」を行う。
また、他の手法としては、ボーナス告知をサブ側ではなくメイン側において制御する手法が考えられる。より具体的には、主制御基板７１は、ボーナス役が持ち越されていない状態でボーナス役を内部当籤役として決定すると、表示装置１１で実行する演出（少なくとも演出に要するゲーム数）を決定し、副制御基板７２に通知する。副制御基板７２が通知された演出を実行し、ボーナス確定画面を表示することにより、メイン側においてボーナス告知が行われたタイミングを把握することができる。
なお上述した２つの手法以外の他の手法によりボーナス告知が行われたタイミングをメイン側で把握可能にする構成にしてもよい。この場合、主制御基板７１は、副制御基板７２などからの信号を受け付けることができないため、主制御基板７１が受け付け可能な信号に基づいてボーナス告知が行われたタイミングを把握する必要がある。例えば、停止操作に伴う信号は、主制御基板７１が受け付け可能であるため、ボーナス役が内部当籤役として決定されている状態で、所定の停止操作（例えば、順押し以外）が行われた場合に、ボーナス告知を行う手法も考えられる。具体的には、副制御基板７２は、主制御基板７１から内部当籤役に関する情報と停止操作に関する情報とを取得し、これらの情報の組合せが所定の組合せである場合にボーナス告知を行う。このようなボーナス告知の手法を採用することにより、ボーナス告知の契機を主制御基板７１でも把握することができるため、メイン側においてボーナス告知が行われたタイミングを把握することができる。
＜主制御回路の動作説明＞
次に、図６４〜図１７０を参照して、主制御回路９０のメインＣＰＵ１０１が、プログラムを用いて実行する各種処理の内容について説明する。
［電源投入（リセット割込）時処理］
まず、メインＣＰＵ１０１の制御により行われるパチスロ１の電源投入（リセット割込）時処理を、図６４及び図６５を参照して説明する。図６４は、電源投入（リセット割込）時処理の手順を示すフローチャートであり、図６５Ａ〜６５Ｃは、それぞれ、該フローチャート中のＳ２、Ｓ７及びＳ８、並びに、Ｓ１３の処理を実行するためのソースプログラムの一例を示す図である。なお、図６４に示す電源投入（リセット割込）時処理は、電源管理回路９３が、マイクロプロセッサ９１に電源電圧の供給が開始されたことを検知した際に、リセット信号をマイクロプロセッサ９１の「ＸＳＲＳＴ」端子に出力し、それにより、マイクロプロセッサ９１の割込みコントローラ１１２からメインＣＰＵ１０１に出力される割込要求信号に基づいて、実行される。
まず、メインＣＰＵ１０１は、電源監視ポート（電源監視手段）がオン状態であるか否かを判別する（Ｓ１）。
Ｓ１において、メインＣＰＵ１０１が、電源監視ポートがオン状態であると判別したとき（Ｓ１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、Ｓ１の処理を繰り返す。なお、ここでいう、電源監視ポートがオン状態とは、メインＣＰＵ１０１に供給されている電源電圧（ＤＣ＋５Ｖ）が安定していない状態のことである。
一方、Ｓ１において、メインＣＰＵ１０１が、電源監視ポートがオン状態でないと判別したとき（Ｓ１がＮＯ判定の場合）、メインＣＰＵ１０１は、タイマー回路１１３（ＰＴＣ）の初期化処理を行う（Ｓ２）。この処理では、メインＣＰＵ１０１は、タイマー回路１１３の初期設定を行う。具体的には、メインＣＰＵ１０１は、タイマー用プリスケーラレジスタ（不図示）に分周比をセットし、タイマー用制御レジスタ（不図示）に割り込み可等の設定を行い、タイマー用カウンタ（不図示）の初期カウント値を設定する。
次いで、メインＣＰＵ１０１は、主制御回路９０及び副制御回路２００間用の第１シリアル通信回路１１４（ＳＣＵ１）の初期化処理、及び、第２インターフェースボード用の第２シリアル通信回路１１５（ＳＣＵ２）の初期化処理を行う（Ｓ３）。次いで、メインＣＰＵ１０１は、乱数回路１１０（ＲＤＧ）の初期化処理を行う（Ｓ４）。次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３の書き込みテストを行う（Ｓ５）。
次いで、メインＣＰＵ１０１は、書き込みテストの結果、メインＲＡＭ１０３への書き込みが正常に行われたか否かを判別する（Ｓ６）。
Ｓ６において、メインＣＰＵ１０１が、メインＲＡＭ１０３への書き込みが正常に行われなかったと判別したとき（Ｓ６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３の処理を行う。一方、Ｓ６において、メインＣＰＵ１０１が、メインＲＡＭ１０３への書き込みが正常に行われたと判別したとき（Ｓ６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、タイマー回路１１３のタイマー用制御レジスタ（不図示）の状態を取得する（Ｓ７）。
次いで、メインＣＰＵ１０１は、取得したタイマー用制御レジスタの状態に基づいて、現在の状態が割込処理の発生タイミングであるか否かを判別する（Ｓ８）。具体的には、メインＣＰＵ１０１は、取得したタイマー用制御レジスタの状態に基づいて、タイマーカウント開始後から１．１１７２ｍｓ経過したか否かを判別する。
なお、本実施形態では、Ｓ２のタイマー回路１１３の初期化処理によりタイマー時間１．１１７２ｍｓがセットされると、ＣＰＵ内蔵タイマーのカウント処理が開始される。その後、タイマー用制御レジスタ（不図示）の情報を読み込むことによりタイマー回路１１３のステータスを取得することができる。そして、本実施形態では、タイマー用制御レジスタに、現在の状態が割込処理の発生タイミングであるか否か（タイマー割込状態であるか否か）を判別（参照）可能なビット（判別ビット）が設けられる。
それゆえ、上記Ｓ７の処理では、メインＣＰＵ１０１は、タイマー用制御レジスタ（不図示）の情報を読み込み、上記Ｓ８の処理では、メインＣＰＵ１０１は、タイマー用制御レジスタ内の判別ビットのオン／オフ状態（「１」／「０」）を参照することにより、現在の状態が割込処理の発生タイミングであるか否かを判別する。なお、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過したとき（タイマー回路１１３のカウント値が０であれば）、該判別ビットはオン状態となる。
Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングでないと判別したとき（Ｓ８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７の処理に戻し、Ｓ７以降の処理を繰り返す。
一方、Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングであると判別したとき（Ｓ８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サムチェック処理（規定外）を行う（Ｓ９）。この処理では、メインＣＰＵ１０１は、メインＲＡＭ１０３のサムチェック処理を行うが、この処理の作業は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、このサムチェック処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。なお、サムチェック処理の詳細については、後述の図７９及び図８０を参照しながら後で説明する。
また、Ｓ８において、メインＣＰＵ１０１が、現在の状態が割込処理の発生タイミングであると判別したとき（Ｓ８がＹＥＳ判定の場合）には、メインＣＰＵ１０１は、Ｓ９の処理の前に、後述の割込処理（後述の図１５８参照）を実行する。そして、この割込処理により、主制御回路９０（主制御基板７１）から副制御回路２００（副制御基板７２）には、無操作コマンドが送信される。
Ｓ９の処理後、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオン状態であるか否かを判別する（Ｓ１０）。
Ｓ１０において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態であると判別したとき（Ｓ１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ１５の処理を行う。一方、Ｓ１０において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態でないと判別したとき（Ｓ１０がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ９のサムチェック処理の結果に基づいて、サムチェック判定結果が正常であったか否かを判別する（Ｓ１１）。
Ｓ１１において、メインＣＰＵ１０１が、サムチェック判定結果が正常でないと判別したとき（Ｓ１１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３の処理を行う。一方、Ｓ１１において、メインＣＰＵ１０１が、サムチェック判定結果が正常であると判別したとき（Ｓ１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技復帰処理を行う（Ｓ１２）。この処理では、メインＣＰＵ１０１は、遊技の状態を電断検知前の状態に戻す処理を行う。なお、遊技復帰処理の詳細については、後述の図６６を参照しながら後で説明する。
Ｓ６又はＳ１１がＮＯ判定の場合、メインＣＰＵ１０１は、情報表示器６（７セグＬＥＤ表示器）に、エラー発生を意味する文字列「ｒｒ」を表示する（Ｓ１３）。その後、メインＣＰＵ１０１は、ＷＤＴのクリア処理を繰り返す（Ｓ１４）。
ここで再度、Ｓ１０の処理に戻って、Ｓ１０がＹＥＳ判定の場合、メインＣＰＵ１０１は、設定変更確認処理を行う（Ｓ１５）。この処理では、メインＣＰＵ１０１は、主に、設定変更開始時における設定変更コマンドの生成格納処理を行う。なお、設定変更確認処理の詳細については、後述の図６８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ１６）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「ＲＡＭ異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。そして、Ｓ１６の処理後、メインＣＰＵ１０１は、後述のメイン処理（後述の図８２参照）を開始する。
本実施形態では、上述のようにして電源投入（リセット割込）時処理が行われる。そして、上述した電源投入（リセット割込）時処理中のＳ２の処理は、メインＣＰＵ１０１が、図６５Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
図６５Ａのソースプログラムでは、ＣＰＵクロックとして１０ＭＨｚ（供給クロックは２０ＭＨｚ）が設定され、プリスケーラレジスタ設定値として２２８が設定され、初期カウント値として４９が設定される。この結果、割り込み処理のタイマー時間（実行周期）として、１．１１７２ｍｓ（＝１／（１０ＭＨｚ／２８８）×４９）が算出される。
また、上述した電源投入（リセット割込）時処理中のＳ７及びＳ８の処理は、メインＣＰＵ１０１が、図６５Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。具体的には、Ｓ７のタイマー用制御レジスタの状態の取得処理は、図６５Ｂ中の「ＬＤ」命令により実行され、Ｓ８の判定処理は、図６５Ｂ中の「ＪＢＩＴ」命令により実行される。そして、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過するまで、図６５Ｂ中の「ＬＤ」命令及び図６５Ｂ中の「ＪＢＩＴ」命令が繰り返し行われ、タイマー回路１１３によるカウント開始から１．１１７２ｍｓ経過すると、タイマー回路１１３から割込みコントローラ１１２を介してメインＣＰＵ１０１に割込要求信号が出力される。メインＣＰＵ１０１は、この割込要求信号の入力を契機として、電源復帰後の最初の１．１１７２ｍｓ周期の割込処理を開始する。
なお、この電源復帰直後（電源投入時の初期化後）の最初の１．１１７２ｍｓ周期の割込処理では、遊技動作に関するコマンドはセットされていないので、主制御回路９０から副制御回路２００には無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路９０及び副制御回路２００間の通信接続を確立することができ、主制御回路９０及び副制御回路２００間の通信動作を安定化させることができる。
また、この通信動作で送信される無操作コマンドを構成する通信パラメータ１〜５には、電源復帰時に、それぞれＬレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰後の最初の割込処理で送信される無操作コマンドの通信パラメータ１〜５にそれぞれセットされるデータを、電源復帰毎に異ならせる（不定にする）ことができる。すなわち、電源復帰直後（電源投入時の初期化後）の割込処理で送信される無操作コマンドのサム値（ＢＣＣ）を、電源復帰毎に異ならせることができる。この場合、ゴト等の不正行為を抑制することができる。
また、上述した電源投入（リセット割込）時処理中のＳ１３の処理（割込み禁止処理）は、メインＣＰＵ１０１が、図６５Ｃのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、エラーコード「ｒｒ」を、情報表示器６内の２桁の７セグＬＥＤに表示する際の制御は、図６５Ｃに示すように、一つのソースコード「ＬＤＷ ＨＬ，１００Ｈ＊ｃＺＣＨＲＡＲ＋ｃＢＸ＿ＰＡＹＳＥＧ」により実行され、２桁の７セグＬＥＤへの７セグコモン出力データの出力動作と７セグカソード出力データの出力動作とが同時に行われる。
すなわち、本実施形態のパチスロ１では、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力データと、７セグカソード出力データとが同時に出力される。この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。それゆえ、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
なお、ここでいう、「７セグコモン出力データ」は、７セグＬＥＤをダイナミック制御する際に、７セグＬＥＤのコモン（共通）端子に出力されるＬＥＤ駆動データであり、「７セグカソード出力データ」は、７セグＬＥＤをダイナミック点灯制御する際に、７セグＬＥＤの各カソード端子に出力されるＬＥＤ駆動データである。
［遊技復帰処理］
次に、図６６及び図６７を参照して、電源投入（リセット割込）時処理（図６４参照）中のＳ１２で行う遊技復帰処理について説明する。なお、図６６は、遊技復帰処理の手順を示すフローチャートであり、図６７は、該フローチャート中のＳ２５〜Ｓ３２の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に、電断時のスタックポインタをセットする（Ｓ２１）。次いで、メインＣＰＵ１０１は、入力ポートの１割込処理前のオンエッジデータ、及び、現在セットされているオンエッジデータをクリア（オフ）する（Ｓ２２）。次いで、メインＣＰＵ１０１は、出力ポートのバックアップデータを出力ポートにセットする（Ｓ２３）。次いで、メインＣＰＵ１０１は、入力ポートのデータを読み込み、該データを、入力ポートの現在及び１割込処理前のデータ格納領域に保存する（Ｓ２４）。
次いで、メインＣＰＵ１０１は、回胴制御データ格納領域のアドレスをセットする（Ｓ２５）。次いで、メインＣＰＵ１０１は、チェックするリール数（本実施形態では「３」）をセットする（Ｓ２６）。
次いで、メインＣＰＵ１０１は、セットされた回胴制御データ格納領域のアドレスに基づいて、所定のリールのリール制御管理情報（電断発生時の表示列の変動制御に関するデータ）を取得する（Ｓ２７）。なお、リール制御管理情報（表示列の変動制御管理情報）は、各リールの制御状態（回転状況）に関する情報であり、電断時には、バックアップされて保存される。
次いで、メインＣＰＵ１０１は、リール制御管理情報がリールの加速中、定速待ち又は定速中の回転状況に対応する情報であるか否かを判別する（Ｓ２８）。
Ｓ２８において、メインＣＰＵ１０１が、Ｓ２８の条件を満たさないと判別したとき（Ｓ２８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３１の処理を行う。一方、Ｓ２８において、メインＣＰＵ１０１が、Ｓ２８の条件を満たすと判別したとき（Ｓ２８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、回胴制御データ（リール制御管理情報）をクリアする（Ｓ２９）。この処理により、遊技復帰後、リールの回転制御が加速処理から開始される。次いで、メインＣＰＵ１０１は、リールの作動タイミング値（回胴制御データの実行開始タイミング「１」）をセットする（Ｓ３０）。なお、リールの作動タイミングに「１」がセットされると、リール制御処理（後述の図１５８中のＳ９０３参照）内で、励磁変更タイミングとなるため、メインＣＰＵ１０１は、リールの回転制御を加速処理から開始する。
Ｓ３０の処理後又はＳ２８がＮＯ判定の場合、メインＣＰＵ１０１は、リール数の値を１減算する（Ｓ３１）。次いで、メインＣＰＵ１０１は、減算後のリール数の値が「０」であるか否かを判別する（Ｓ３２）。
Ｓ３２において、メインＣＰＵ１０１が、減算後のリール数の値が「０」でないと判別したとき（Ｓ３２がＮＯ判定の場合）、メインＣＰＵ１０１は、チェック対象のリールを変えて、処理をＳ２７の処理に戻し、Ｓ２７以降の処理を繰り返す。
一方、Ｓ３２において、メインＣＰＵ１０１が、減算後のリール数の値が「０」であると判別したとき（Ｓ３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ３３）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「電源復帰時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
次いで、メインＣＰＵ１０１は、電断検知時に退避させた全てのレジスタのデータを全てのレジスタに復帰させる（Ｓ３４）。そして、Ｓ３４の処理後、メインＣＰＵ１０１は、遊技復帰処理を終了し、処理を電断検知時の処理に戻す。
本実施形態では、上述のようにして遊技復帰処理が行われる。本実施形態の遊技復帰処理では、上述のように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時にリール回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う（Ｓ２５〜Ｓ３２の処理参照）。それゆえ、本実施形態では、回胴回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことができ、遊技者に不快感を与えることが無くなる。
また、上述した遊技復帰処理中のＳ２５〜Ｓ３２の処理は、メインＣＰＵ１０１が、図６７のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。なお、上述のように、本実施形態のパチスロ１で用いられている遊技機用セキュリティ機能付きのマイクロプロセッサ９１では、メインＣＰＵ１０１専用の各種命令コードが設けられている。例えば、図６７中の「ＬＤＱ」命令（所定の読み出し命令）は、メインＣＰＵ１０１専用命令コードの一つである。
ソースプログラム上において、例えば、ソースコード「ＬＤＱ ＨＬ，ｋ」が実行されると、Ｑレジスタの内容（格納データ）と、１バイトの整数ｋ（直値）とで指定されたアドレスが、ＨＬレジスタにロードされる。この際、Ｑレジスタの内容が指定先アドレスの上位側のアドレス値となり、整数ｋ（直値）が指定先アドレスの下位側のアドレス値となる。それゆえ、図６７中のソースコード「ＬＤＱ ＨＬ，．ＬＯＷ．ｗＲ１＿ＣＴＲＬ」が実行されると、Ｑレジスタの内容（回胴制御データ格納領域のアドレスの上位側のアドレス値）と、整数値「．ＬＯＷ．ｗＲ１＿ＣＴＲＬ」（回胴制御データ格納領域のアドレスの下位側のアドレス値）とで指定されるアドレス（回胴制御データ格納領域のアドレス）が、ＨＬレジスタにロードされる。なお、「．ＬＯＷ．」は、実際の命令ではなく、擬似命令と呼ばれるものである。この疑似命令の機能では、「．ＬＯＷ．」に続いて規定される格納領域のアドレスの下位側アドレスのみが有効にされる。また、疑似命令は、実際のＲＯＭに格納される命令ではなく、ソースファイルをＲＯＭに格納するための形式に変換する際に、変換プログラム（アセンブラ）が参照するための命令である。
上述のように、本実施形態では、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードを使用することにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［設定変更確認処理］
次に、図６８及び図６９を参照して、電源投入（リセット割込）時処理（図６４参照）中のＳ１５で行う設定変更確認処理について説明する。なお、図６８は、設定変更確認処理の手順を示すフローチャートであり、図６９Ａは、該フローチャート中のＳ４４〜Ｓ４７の処理を実行するためのソースプログラムの一例を示す図であり、図６９Ｂは、該フローチャート中のＳ５７の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３内の規定外ＲＡＭ領域の初期化処理を行う（Ｓ４１）。次いで、メインＣＰＵ１０１は、１割り込み待ち処理を行う（Ｓ４２）。この処理では、メインＣＰＵ１０１は、割込処理による無操作コマンドの副制御回路２００への送信処理が終了するまで待機する。
次いで、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ４３）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「ＲＡＭ異常時又は設定変更開始時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオン状態であるか否かを判別する（Ｓ４４）。なお、設定用鍵型スイッチ５４に差し込まれる設定キー（不図示）は、パチスロ１の設定（設定１〜６）を操作するための操作キーであり、設定キーがオンされていると、設定用鍵型スイッチ５４がオン状態となる。
Ｓ４４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態でないと判別したとき（Ｓ４４がＮＯ判定の場合）、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。一方、Ｓ４４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオン状態であると判別したとき（Ｓ４４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ４５）。この処理により、セレクタ６６（図７参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４（図２参照）から排出される。
次いで、メインＣＰＵ１０１は、Ｌレジスタに設定変更開始又は設定確認開始の情報（００５Ｈ：第１の値）をセットし、設定変更コマンド（設定変更／設定確認開始）の生成格納処理を行う（Ｓ４６）。この処理では、メインＣＰＵ１０１は、設定変更処理又は設定確認処理の開始時に主制御回路９０から副制御回路２００に送信される設定変更コマンドデータ（第１のコマンドデータ）を生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図７０を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド（設定変更／設定確認開始）は、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
次いで、メインＣＰＵ１０１は、エラーカウントリレーをオン状態にセットする（Ｓ４７）。次いで、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたかを判別する（Ｓ４８）。
Ｓ４８において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ４８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５の処理を行う。
一方、Ｓ４８において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、設定値の更新処理を行う（Ｓ４９）。次いで、メインＣＰＵ１０１は、設定値の７セグ表示設定処理を行う（Ｓ５０）。この処理により、更新後の設定値が情報表示器６内の７セグＬＥＤで表示可能になる。
次いで、メインＣＰＵ１０１は、リセットスイッチ７６がオン状態であるか否かを判別する（Ｓ５１）。
Ｓ５１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態であると判別したとき（Ｓ５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ４９の処理に戻し、Ｓ４９以降の処理を繰り返す。一方、Ｓ５１において、メインＣＰＵ１０１が、リセットスイッチ７６がオン状態でないと判別したとき（Ｓ５１がＮＯ判定の場合）、メインＣＰＵ１０１は、スタートスイッチ７９がオン状態であるか否かを判別する（Ｓ５２）。
Ｓ５２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態でないと判別したとき（Ｓ５２がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ５１の処理に戻し、Ｓ５１以降の処理を繰り返す。一方、Ｓ５２において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態であると判別したとき（Ｓ５２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メインＲＡＭ１０３に設けられた設定値格納領域（不図示）に設定値を格納する（Ｓ５３）。
次いで、メインＣＰＵ１０１は、設定用鍵型スイッチ５４がオフ状態であるか否かを判別する（Ｓ５４）。
Ｓ５４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態でないと判別したとき（Ｓ５４がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ５４の処理を繰り返す。一方、Ｓ５４において、メインＣＰＵ１０１が、設定用鍵型スイッチ５４がオフ状態であると判別したとき（Ｓ５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５の処理を行う。
Ｓ４８がＮＯ判定の場合又はＳ５４がＹＥＳ判定の場合、メインＣＰＵ１０１は、設定変更及び設定確認のいずれが行われたか否かを判別する（Ｓ５５）。
Ｓ５５において、メインＣＰＵ１０１が、設定変更が行われていない（設定確認が行われた）と判別したとき（Ｓ５５がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５７の処理を行う。一方、Ｓ５５において、メインＣＰＵ１０１が、設定変更が行われた（設定確認が行われていない）と判別したとき（Ｓ５５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ５６）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の図示しない「設定変更終了時」のアドレス（設定値格納領域の次のアドレス）を、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。
Ｓ５６の処理後又はＳ５５がＮＯ判定の場合、メインＣＰＵ１０１は、Ｌレジスタに設定変更終了又は設定確認終了の情報（００４Ｈ：第２の値）をセットし、設定変更コマンド（設定変更／設定確認終了）の生成格納処理を行う（Ｓ５７）。この処理では、メインＣＰＵ１０１は、設定変更処理又は設定確認処理の終了時に主制御回路９０から副制御回路２００に送信される設定変更コマンドデータ（第２のコマンドデータ）を生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域に保存する。なお、設定変更コマンド生成格納処理の詳細については、後述の図７０を参照しながら後で説明する。また、通信データ格納領域に保存された設定変更コマンド（設定変更／設定確認終了）は、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。そして、Ｓ５７の処理後、メインＣＰＵ１０１は、設定変更確認処理を終了し、処理を電源投入（リセット割込）時処理（図６４参照）のＳ１６の処理に移す。
本実施形態では、上述のようにして、設定変更確認処理が行われる。上述した設定変更確認処理中のＳ４４〜Ｓ４７の処理は、メインＣＰＵ１０１が、図６９Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、Ｓ４４の設定キーの状態判定処理は、図６９Ａ中のソースコード「ＢＩＴＱ ７，（．ＬＯＷ．（ｗＩＢＵＦ＋４））」により実行され、Ｓ４７のエラーカウントリレーをオン状態にセットする処理は、図６９Ａ中のソースコード「ＳＥＴＱ １，（．ＬＯＷ．ｗＥＣＲＲＥＱ）」により実行される。
「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令はともに、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＢＩＴＱ ｂ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数値ｋ（直値：下位側アドレス値）とで指定されるアドレスのメモリのビットｂがチェックされ、該ビットｂに「１」が格納されていれば、フラグ・レジスタＦのゼロフラグ（ビット６：図１１参照）に「０」がセットされ、該ビットｂに「０」が格納されていれば、フラグ・レジスタＦのゼロフラグ（所定のビット領域）に「１」がセットされる。それゆえ、図６９Ａ中のソースコード「ＢＩＴＱ ７，（．ＬＯＷ．（ｗＩＢＵＦ＋４）」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．（ｗＩＢＵＦ＋４）」とで指定されるアドレスのメモリのビット７がチェックされ、該ビット７に「１」が格納されていれば、フラグ・レジスタＦのゼロフラグに「０」がセットされ、該ビット７に「０」が格納されていれば、フラグ・レジスタＦのゼロフラグに「１」がセットされる。
また、ソースプログラム上において、例えば、ソースコード「ＳＥＴＱ ｂ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数値ｋ（直値：下位側アドレス値）とで指定されるアドレスのメモリのビットｂに「１」がセットされる。それゆえ、図６９Ａ中のソースコード「ＳＥＴＱ １，（．ＬＯＷ．ｗＥＣＲＲＥＱ）」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．ｗＥＣＲＲＥＱ」とで指定されるアドレスのメモリのビット１に「１」がセットされる。
すなわち、本実施形態の設定変更確認処理では、上述のようなＱレジスタ（拡張レジスタ）を用いた各種メインＣＰＵ１０１専用命令コードが使用されており、これらのメインＣＰＵ１０１専用命令コードの使用により、直値で、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。
また、上述した設定変更確認処理中のＳ４６の設定変更／設定確認開始時に行う設定変更コマンド（初期化コマンド）の生成格納処理は、メインＣＰＵ１０１が図６９Ａ中の「ＣＡＬＬＦ」命令を実行することにより行われ、上述したＳ５７の設定変更／設定確認終了時に行う設定変更コマンド（初期化コマンド）の生成格納処理は、メインＣＰＵ１０１が図６９Ｂ中の「ＣＡＬＬＦ」命令を実行することにより行われる。なお、「ＣＡＬＬＦ」命令もまた、メインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＣＡＬＬＦ ｍｎ」が実行されると、現在のＰＣレジスタ（プログラム・カウンタＰＣ：図１１参照）の値（格納データ）がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが−２更新され、「ｍｎ」がＰＣレジスタに格納されて、「ｍｎ」で指定されているアドレスに処理がジャンプする。ただし、「ＣＡＬＬＦ」命令は、２バイト命令であり、ジャンプできるアドレス範囲は、００００Ｈ〜１１ＦＦＨの範囲となる。それゆえ、例えば、図６９Ａ中のソースコード「ＣＡＬＬＦ ＳＢ＿ＰＣＩＮＩＴ＿００」が実行されると、現在のＰＣレジスタの値がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが−２更新され、「ＳＢ＿ＰＣＩＮＩＴ＿００」のアドレスがＰＣレジスタに格納されて、「ＳＢ＿ＰＣＩＮＩＴ＿００」で指定されているアドレスに処理がジャンプする。
なお、本実施形態では、「ＣＡＬＬＦ」命令と同種の命令コードとして、「ＣＡＬＬ」命令と呼ばれる命令コードも用意されている。そして、ソースプログラム上において、例えば、ソースコード「ＣＡＬＬ ｍｎ」が実行されると、「ＣＡＬＬＦ」命令と同様に、現在のＰＣレジスタ（プログラム・カウンタＰＣ：図１１参照）の値（格納データ）がスタックポインタ（ＳＰ）で指定されているメモリに保存され、スタックポインタが−２更新され、「ｍｎ」がＰＣレジスタに格納されて、「ｍｎ」で指定されているアドレスに処理がジャンプする。ただし、「ＣＡＬＬ」命令は、３バイト命令であり、ジャンプできるアドレス範囲が、「ＣＡＬＬＦ」命令のそれと異なり、ジャンプできるアドレス範囲は、００００Ｈ〜ＦＦＦＦＨの範囲である。なお、「ＣＡＬＬＦ」命令は、「ＣＡＬＬ」命令に比べてバイト数の少ない命令コードであるので、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができるとともに、処理の効率化も図ることができる。
また、本実施形態の設定変更確認処理では、図６９Ａ及び６９Ｂに示すように、Ｓ４６の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレス「ＳＢ＿ＰＣＩＮＩＴ＿００」は、Ｓ５７の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時（遊技機起動時）、設定確認開始時（通常動作中）及び設定確認終了時に副制御回路２００に送信する設定変更コマンド（初期化コマンド）の生成格納処理を実行するためのソースプログラムが、互いに同じであり、Ｓ４６及びＳ５７の両処理において用いられる、設定変更コマンド生成格納処理のソースプログラムが共有化（モジュール化）されている。
この場合、Ｓ４６及びＳ５７の両処理において、それぞれ別個に設定変更コマンド生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［設定変更コマンド生成格納処理］
次に、図７０及び図７１を参照して、設定変更確認処理（図６８参照）中のＳ４６及びＳ５７で行う設定変更コマンド生成格納処理について説明する。なお、図７０は、設定変更コマンド生成格納処理の手順を示すフローチャートであり、図７１は、設定変更コマンド生成格納処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、設定値（１〜６）の情報をＥレジスタにセットする（Ｓ６１）。次いで、メインＣＰＵ１０１は、ＲＴ状態の情報をＣレジスタにセットする（Ｓ６２）。次いで、メインＣＰＵ１０１は、設定変更コマンドのコマンド種別情報（０２Ｈ）をＡレジスタにセットする（Ｓ６３）。
次いで、メインＣＰＵ１０１は、通信データ格納処理を行う（Ｓ６４）。この処理では、メインＣＰＵ１０１は、Ｓ６１〜Ｓ６３で各レジスタにセットされた情報と、Ｓ４６又はＳ５７（図６８参照）でＤレジスタにセットされた情報（設定ステータスである設定変更開始／設定変更終了／設定確認開始／設定確認終了）とを用いて、設定変更コマンドデータを生成し、該生成されたコマンドデータを通信データ格納領域に保存する。なお、通信データ格納処理の詳細については、後述の図７２を参照しながら後で説明する。
Ｓ６４の処理後、メインＣＰＵ１０１は、設定変更コマンド生成格納処理を終了する。なお、設定変更確認処理（図６８参照）中のＳ４６で行う設定変更コマンド生成格納処理を終了する際には、メインＣＰＵ１０１は、Ｓ６４の処理後、処理を設定変更確認処理（図６８参照）のＳ４７の処理に移す。また、設定変更確認処理（図６８参照）中のＳ５７で行う設定変更コマンド生成格納処理を終了する際には、メインＣＰＵ１０１は、Ｓ６４の処理後、設定変更コマンド生成格納処理を終了するとともに、設定変更確認処理（図６８参照）も終了する。
本実施形態では、上述のようにして設定変更コマンド生成格納処理が行われる。なお、上述した設定変更コマンド生成格納処理は、メインＣＰＵ１０１が、図７１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
上述のように、設定変更コマンド生成格納処理では、設定変更コマンド生成格納処理が実行される直前に設定ステータスが通信パラメータ４としてＤレジスタに格納され、設定変更コマンド生成格納処理の実行中に設定値が通信パラメータ３としてＥレジスタに格納され、ＲＴ情報が通信パラメータ５としてＣレジスタに格納される。すなわち、設定変更コマンド（初期化コマンド）を構成する通信パラメータ１〜５のうち、通信パラメータ３〜５は副制御回路２００側で使用（解析）される通信パラメータ（使用パラメータ）であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド（初期化コマンド）を構成するその他の通信パラメータ１及び２は、副制御回路２００側で使用（解析）されない通信パラメータ（未使用パラメータ）であり、通信パラメータ１及び２に対しては、現時点でＬレジスタ及びＨレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド（初期化コマンド）送信時における通信パラメータ１及び２の値は不定値となる。この場合、設定変更コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
［通信データ格納処理］
次に、図７２及び図７３を参照して、例えば、設定変更コマンド生成格納処理（図７０参照）中のＳ６４で行う通信データ格納処理について説明する。なお、通信データ格納処理は、設定変更コマンド生成時だけでなく、他のコマンド生成時にも実行される。図７２は、通信データ格納処理の手順を示すフローチャートであり、図７３は、通信データ格納処理中のＳ７１〜Ｓ７６の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、Ａレジスタにセットされているデータを通信コマンド種別のデータとして、メインＲＡＭ１０３内の通信データ一時格納領域（不図示）に格納する（Ｓ７１）。次いで、メインＣＰＵ１０１は、Ｈレジスタ及びＬレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ１及び２として、メインＲＡＭ１０３内の通信データ一時格納領域（所定の格納領域）に格納する（Ｓ７２）。
次いで、メインＣＰＵ１０１は、Ｄレジスタ及びＥレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ３及び４として、メインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７３）。次いで、メインＣＰＵ１０１は、Ｂレジスタ及びＣレジスタにセットされているデータを、それぞれ通信コマンドのパラメータ５及びＲＴ状態のデータとして、メインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７４）。
次いで、メインＣＰＵ１０１は、Ａレジスタ〜Ｌレジスタにセットされているデータ値から通信コマンドのＢＣＣデータ（サム値）を生成する（Ｓ７５）。次いで、メインＣＰＵ１０１は、生成したＢＣＣデータをメインＲＡＭ１０３内の通信データ一時格納領域に格納する（Ｓ７６）。
Ｓ７６の処理後、メインＣＰＵ１０１は、メインＲＡＭ１０３内の通信データ格納領域に空きがあるか否かを判別する（Ｓ７７）。なお、本実施形態では、通信データ格納領域に最大９個のコマンドデータが格納可能である（後述の図７５Ｂ参照）。
Ｓ７７において、メインＣＰＵ１０１が、通信データ格納領域に空きがないと判別したとき（Ｓ７７がＮＯ判定の場合）、メインＣＰＵ１０１は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理（図７０参照）も終了する。
一方、Ｓ７７において、メインＣＰＵ１０１が、通信データ格納領域に空きがあると判別したとき（Ｓ７７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、上述したＳ７１〜Ｓ７６の処理により通信データ一時格納領域に格納された通信データを通信コマンドデータとして、通信データ格納領域に格納する（Ｓ７８）。
次いで、メインＣＰＵ１０１は、通信データポインタ更新処理を行う（Ｓ７９）。この処理では、メインＣＰＵ１０１は、主に、通信データ格納領域内における通信データの格納アドレスを示す通信データポインタの更新処理を行う。なお、通信データポインタ更新処理の詳細については、後述の図７４を参照しながら後で説明する。
そして、Ｓ７９の処理後、メインＣＰＵ１０１は、通信データ格納処理を終了するとともに、例えば、設定変更コマンド生成格納処理（図７０参照）も終了する。
本実施形態では、上述のようにして通信データ格納処理が行われる。なお、上述した通信データ格納処理中のＳ７１〜Ｓ７６の処理は、メインＣＰＵ１０１が、図７３のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、この一連の処理において、コマンドデータに含まれる、通信コマンドの種別データ、各種通信パラメータ、遊技状態フラグデータ及びＢＣＣデータの格納処理は、図７３に示すように、ソースプログラム上では、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである、「ＬＤＱ」命令を用いて実行される。
具体的には、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋０）），Ａ」の実行により、Ａレジスタに格納された通信コマンドの種別データが、Ｑレジスタの格納データ（上位側アドレス値）と１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋０）」（下位側アドレス値）とで指定されたアドレスの通信データ一時格納領域に格納される。また、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋１）），ＨＬ」の実行により、Ｌレジスタに格納された通信パラメータ１が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋１）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｈレジスタに格納された通信パラメータ２が、その次のアドレスの通信データ一時格納領域に格納される。また、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋３）），ＤＥ」の実行により、Ｅレジスタに格納された通信パラメータ３が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋３）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｄレジスタに格納された通信パラメータ４が、その次のアドレスの通信データ一時格納領域に格納される。そして、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋５）），ＢＣ」の実行により、Ｃレジスタに格納された通信パラメータ５が、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋５）」とで指定されたアドレスの通信データ一時格納領域に格納され、Ｂレジスタに格納された遊技状態フラグデータが、その次のアドレスの通信データ一時格納領域に格納される。
さらに、通信データ格納処理でセットされたコマンドデータのサム値となるＢＣＣデータは、一連のソースコード「ＡＤＤ（加算命令コード） Ａ，Ｈ」〜「ＡＤＤ Ａ，Ｂ」の実行により算出され、Ａレジスタに格納される。そして、ソースコード「ＬＤＱ （．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋７）），Ａ」の実行により、Ａレジスタに格納されたＢＣＣデータが、Ｑレジスタの格納データと１バイトの整数値「．ＬＯＷ．（ｗＰＤＴ＿ＴＭＰ＋７）」とで指定されたアドレスの通信データ一時格納領域に格納される。
上述のように、本実施形態では、１パケット（８バイト）の通信データ（コマンドデータ）を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域（通信バッファ）に格納する。このようなコマンドデータの作成手法では、コマンド生成時に各レジスタに格納されているデータがそのままコマンドデータの各種パラメータとして通信データ一時格納領域に格納される。それゆえ、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。この場合、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値（ＢＣＣデータ）が可変可能となる。また、本実施形態では、誤り符号の一つであるサム値の計算をＡＤＤ（加算命令コード）により算出したが、加算命令コードに換えて、ＳＵＢ（減算命令コード）、ＸＯＲ（排他的論理和命令コード）により誤り符号を算出しても同様の効果が得られる。さらに、メインＣＰＵ１０１専用命令である、ＭＵＬ（乗算命令コード）又はＤＩＶ（除算命令コード）を使用して誤り符号を算出しても同様の効果が得られる。
それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路９０のプログラム容量の圧迫を抑制することができる。
［通信データポインタ更新処理］
次に、図７４及び図７５を参照して、通信データ格納処理（図７２参照）中のＳ７９で行う通信データポインタ更新処理について説明する。なお、図７４は、通信データポインタ更新処理の手順を示すフローチャートであり、図７５Ａは、通信データポインタ更新処理を実行するためのソースプログラムの一例を示す図であり、図７５Ｂは、通信データポインタ更新処理のソースプログラム上で実際にセットされる通信データ格納領域の構成を示す図である。
まず、メインＣＰＵ１０１は、現在、セットされている通信データポインタの値を取得する（Ｓ８１）。
次いで、メインＣＰＵ１０１は、通信データポインタの値を１パケット分（８バイト）加算更新する（Ｓ８２）。なお、この処理において、更新後の通信データポインタの値が、通信データ格納領域（図７５Ｂ参照）の上限サイズ以上となる場合には、メインＣＰＵ１０１は、更新後の通信データポインタの値を「０」にセットし、これにより、通信データ格納領域に格納されているコマンドデータを全て無効にする（破棄した状態と同様の状態にする）。
本実施形態では、１回の送信動作で送信されるデータ量（１パケット）は８バイトである。すなわち、本実施形態では、一つの送信動作で一つのコマンドデータを送信することができる。また、本実施形態では、通信データ格納領域に最大９個のコマンドデータを格納可能であるので（図７５Ｂ参照）、通信データ格納領域の上限サイズは、７２バイト（＝８バイト×９）となる。それゆえ、本実施形態では、通信データポインタの範囲を「０」〜「７１」とし、Ｓ８２の処理において、更新後（通信データポインタを＋８更新した場合）の通信データポインタの値が「７１（上限値）」を超えるような値となる場合には、更新後の通信データポインタの値を「０」にセットして（通信データの格納先のアドレスを先頭アドレスに戻して）、通信データ格納領域に格納されているコマンドデータを全て無効にする（破棄した状態と同様の状態にする）。なお、通信データポインタの値を「０」にセットすると、次にコマンドデータを通信データ格納領域に格納する場合には、通信データ格納領域の先頭アドレスから格納されるので、その前に格納されていたコマンドデータは新たなコマンドデータで上書きされることになる。それゆえ、本実施形態では、通信データポインタの値が「７１（上限値）」を超えた場合に、通信データ格納領域を初期化（クリア）する必要はない。
そして、Ｓ８２の処理後、メインＣＰＵ１０１は、通信データポインタ更新処理を終了するとともに、通信データ格納処理（図７２参照）も終了する。
本実施形態では、上述のようにして通信データポインタ更新処理が行われる。そして、上述した通信データポインタ更新処理は、メインＣＰＵ１０１が、図７５Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ８２の通信データポインタの更新処理は、図７５Ａ中の「ＡＤＤ」命令及び「ＩＣＰＬＤ」命令（所定の更新命令）により実行されるが、この「ＩＣＰＬＤ」命令もまた、メインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＩＣＰＬＤ Ａ，ｎ」が実行されると、Ａレジスタの内容（格納データ）と整数ｎとが比較され、Ａレジスタの内容が整数ｎ未満である場合には、Ａレジスタの内容に「１」が加算され、Ａレジスタの内容が整数ｎ以上である場合には、Ａレジスタに「０」がセットされる。
それゆえ、Ｓ８２の通信データポインタの更新処理を実行する場合、図７５Ａのソースプログラム上では、まず、ソースコード「ＡＤＤ Ａ，７」が実行され、Ａレジスタの内容（更新前の通信データポインタの値）に「７」が加算され、該加算結果がＡレジスタに格納される。次いで、ソースコード「ＩＣＰＬＤ Ａ，７１」が実行され、Ａレジスタの内容（７加算後の通信データポインタの値）と整数「７１」とを比較し、Ａレジスタの内容が整数「７１」未満である場合には、Ａレジスタの内容に「１」を加算し、Ａレジスタの内容が整数「７１」以上である場合には、Ａレジスタに「０」をセットする。すなわち、Ｓ８２の処理において、通信データポインタの値を＋７更新したときに、更新後の通信データポインタの値が上限値「７１」を超えるような場合には、通信データポインタをゼロクリアする処理（通信データの格納アドレスを通信データ格納領域の先頭アドレスに戻す処理）が行われる。一方、更新後の通信データポインタの値が上限値「７１」を超えない場合には、「ＩＣＰＬＤ」命令でさらに通信データポインタに「１」を加算することにより、トータルで通信データポインタの値を＋８更新する。
上述のように、本実施形態では、通信データポインタ更新処理において、一つの「ＩＣＰＬＤ」命令コード（送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コード）により、通信データポインタの更新（１加算）処理、更新後の通信データポインタの判定チェック処理及び通信データポインタのクリア処理をまとめて実行することができる。この場合、各処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、更新後の通信データポインタの値がその上限値「７１」を超えるか否かの判断分岐命令コードを省略することができる。
それゆえ、通信データポインタ更新処理等において、メインＣＰＵ１０１専用の「ＩＣＰＬＤ」命令コードを用いることにより、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［電断時（外部）処理］
次に、メインＣＰＵ１０１の制御により行われるパチスロ１の電断時（外部）処理を、図７６を参照して説明する。図７６は、電断時（外部）処理の手順を示すフローチャートである。なお、図７６に示す電断時（外部）処理は、電源管理回路９３が、マイクロプロセッサ９１に供給される電源電圧の低下（電断）を検知した際に、電断検知信号をマイクロプロセッサ９１の「ＸＩＮＴ」端子に出力し、これにより、マイクロプロセッサ９１の割込みコントローラ１１２からメインＣＰＵ１０１に出力される割込要求信号に基づいて、実行される。
まず、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ９１）。次いで、メインＣＰＵ１０１は、電断検知ポートにセットされているデータを読み込む（Ｓ９２）。
次いで、メインＣＰＵ１０１は、電断検知ポートがオン状態であるか否かを判別する（Ｓ９３）。
Ｓ９３において、メインＣＰＵ１０１が、電断検知ポートがオン状態でないと判別したとき（Ｓ９３がＮＯ判定の場合）、メインＣＰＵ１０１は、割込処理許可をセットする（Ｓ９４）。そして、Ｓ９４の処理後、メインＣＰＵ１０１は、電断時（外部）処理を終了する。なお、Ｓ９３がＮＯ判定である場合に行われるこれらの処理は、電源管理回路９３が瞬間的に電断を検知した場合等に発生する瞬停対策の処理に対応する。
一方、Ｓ９３において、メインＣＰＵ１０１が、電断検知ポートがオン状態であると判別したとき（Ｓ９３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入不可を設定し、ホッパー装置５１の停止を設定する（Ｓ９５）。
次いで、メインＣＰＵ１０１は、現在セットされているスタックポインタ（ＳＰ）の値をメインＲＡＭ１０３内の遊技用ＲＡＭ領域のスタックエリアに保存する（Ｓ９６）。
次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３のチェックサム生成処理を行う（Ｓ９７）。なお、この処理は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、このチェックサム生成処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。なお、チェックサム生成処理の詳細については、後述の図７７を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３へのアクセス禁止を設定する（Ｓ９８）。そして、Ｓ９８の処理後、電源が停止するまで（電源電圧が、メインＣＰＵ１０１が動作できない電圧に達するまで）無限ループ処理が行われる。
［チェックサム生成処理（規定外）］
次に、図７７及び図７８を参照して、電断時（外部）処理（図７６参照）中のＳ９７で行うチェックサム生成処理について説明する。なお、図７７は、チェックサム生成処理の手順を示すフローチャートであり、図７８Ａは、チェックサム生成処理を実行するためのソースプログラムの一例を示す図であり、図７８Ｂは、チェックサム生成処理で実行されるスタックポインタの更新動作及びメインＲＡＭ１０３からレジスタへのデータの読み出し動作の様子を示す図である。
まず、メインＣＰＵ１０１は、現在のスタックポインタ（ＳＰ）の値（遊技用ＲＡＭ領域のスタックエリアの使用中アドレス）をメインＲＡＭ１０３の規定外ＲＡＭ領域の規定外スタックエリアに保存する（Ｓ１０１）。次いで、メインＣＰＵ１０１は、スタックポインタに規定外スタックエリアのアドレスをセットする（Ｓ１０２）。次いで、メインＣＰＵ１０１は、ＲＡＭアドレス（規定外スタックエリアのアドレス）の上位側のアドレス値（Ｆ０Ｈ）をＱレジスタにセットする（Ｓ１０３）。次いで、メインＣＰＵ１０１は、電断発生フラグを設定する（Ｓ１０４）。
次いで、メインＣＰＵ１０１は、スタックポインタに、遊技用ＲＡＭ領域内のサム値の計算開始アドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「２」で除算した値をセットする（Ｓ１０５）。なお、サム算出カウンタは、サム値算出の終了契機を判定するためのカウンタであり、メインＲＡＭ１０３に設けられる。そして、Ｓ１０５で設定されたサム算出カウンタが「０」になれば、メインＲＡＭ１０３の遊技用ＲＡＭ領域のサム値算出処理を終了する。
次いで、メインＣＰＵ１０１は、ＨＬレジスタを０クリア（値「０」をセット）する（Ｓ１０６）。この処理により、サム値の初期値「０」がセットされる。
次いで、メインＣＰＵ１０１は、「ＰＯＰ命令」（特定の命令）と呼ばれる命令コード（図７８Ａ中に記載のソースコード「ＰＯＰ ＤＥ」）を実行し、スタックポインタ（ＳＰ）にセットされたメインＲＡＭ１０３の格納領域のアドレスから２バイト分の領域のデータ（保存値）をＤＥレジスタに読み出す（Ｓ１０７）。
なお、「ＰＯＰ」命令が実行されると、スタックポインタで指定されたアドレスの１バイト領域に保存されているデータ（メモリ内容）が、ペアレジスタの下位側のレジスタにロードされ、スタックポインタで指定されたアドレスを１更新したアドレスの１バイト領域に保存されているデータ（メモリ内容）が、ペアレジスタの上位側のレジスタにロードされる。また、「ＰＯＰ」命令が実行されると、スタックポインタ（ＳＰ）にセットされたアドレスに対して２バイト分のアドレス更新処理（アドレスを「２」加算する処理）が行われる。
それゆえ、Ｓ１０７の処理では、スタックポインタで指定されたアドレスに保存されているデータ（メモリ内容）がＥレジスタにロードされ、スタックポインタで指定されたアドレスに「１」を加算したアドレスに保存されているデータ（メモリ内容）がＤレジスタにロードされる。
図７８Ｂには、「ＰＯＰ」命令実行時における、ＤＥレジスタへのデータの読み込み動作、及び、スタックポインタにセットされるアドレスの更新動作の様子を示す。サム値の算出開始時に、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１０ｈ」である場合には、アドレス「Ｆ０１０ｈ」に保存されているデータ（メモリ内容）がＥレジスタにロードされ、アドレス「Ｆ０１１ｈ」に保存されているデータ（メモリ内容）がＤレジスタにロードされる。また、この際、スタックポインタ（ＳＰ）にセットされているアドレスに２加算する更新処理が行われ、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１０ｈ」から「Ｆ０１２ｈ」に変更される。次いで、再度、「ＰＯＰ」命令が実行されると、アドレス「Ｆ０１２ｈ」に保存されているデータ（メモリ内容）がＥレジスタにロードされ、アドレス「Ｆ０１３ｈ」に保存されているデータ（メモリ内容）がＤレジスタにロードされる。また、この際、スタックポインタ（ＳＰ）にセットされているアドレスの更新処理が行われ、スタックポインタ（ＳＰ）にセットされているアドレスが「Ｆ０１２ｈ」から「Ｆ０１４ｈ」に変更される。その後、「ＰＯＰ」命令が実行される度に上述した、ＤＥレジスタへのデータの読み込み動作及びスタックポンタにセットされるアドレスの更新動作が繰り返される。
Ｓ１０７の処理後、メインＣＰＵ１０１は、サム値の算出処理を行う（Ｓ１０８）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値にＤＥレジスタに格納されている値を加算し、該加算された値をサム値としてＨＬレジスタに格納する。
次いで、メインＣＰＵ１０１は、サム算出カウンタの値を１減算する（Ｓ１０９）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１１０）。
Ｓ１１０において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１１０がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１０７の処理に戻し、Ｓ１０７以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の遊技用ＲＡＭ領域のサム値算出処理が終了するまで、Ｓ１０７〜Ｓ１１０の処理が繰り返される。
一方、Ｓ１１０において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタに、メインＲＡＭ１０３内の規定外ＲＡＭ領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする（Ｓ１１１）。なお、規定外用サムカウント値は、規定外用格納領域のバイト数となる。それゆえ、Ｓ１１１で設定されたサム算出カウンタが「０」になれば、メインＲＡＭ１０３の規定外ＲＡＭ領域のサム値算出処理、すなわち、メインＲＡＭ１０３全体のサム値算出処理が終了する。
次いで、メインＣＰＵ１０１は、ＤＥレジスタにセットされた規定外ＲＡＭ領域のアドレスから１バイト分の領域のデータ（保存値）をＡレジスタに読み出す（Ｓ１１２）。
次いで、メインＣＰＵ１０１は、サム値の算出処理を行う（Ｓ１１３）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値にＡレジスタに格納されている値を加算し、該加算された値をサム値としてＨＬレジスタに格納する。
次いで、メインＣＰＵ１０１は、ＤＥレジスタに格納されているアドレスを１加算し、サム算出カウンタの値を１減算する（Ｓ１１４）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１１５）。
Ｓ１１５において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１１５がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１１２の処理に戻し、Ｓ１１２以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の規定外ＲＡＭ領域のサム値を遊技用ＲＡＭ領域のサム値に加算する処理が終了するまで、Ｓ１１２〜Ｓ１１５の処理が繰り返される。
一方、Ｓ１１５において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１１５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値を電断発生時のサム値として、メインＲＡＭ１０３内のサム値格納領域（不図示）に保存する（Ｓ１１６）。次いで、メインＣＰＵ１０１は、Ｓ１０１で規定外スタックエリアに保存されたスタックポインタ（ＳＰ）の値をスタックポインタにセットする（Ｓ１１７）。そして、Ｓ１１７の処理後、メインＣＰＵ１０１は、チェックサム生成処理を終了し、処理を電断時（外部）処理（図７６参照）のＳ９８の処理に移す。
本実施形態では、上述のようにしてチェックサム生成処理が行われる。そして、上述したチェックサム生成処理は、メインＣＰＵ１０１が、図７８Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。上述のように、本実施形態では、電断発生時のメインＲＡＭ１０３のチェックサムは、加算式で算出される。この際、遊技用ＲＡＭ領域のサム値算出では、２バイト単位で加算処理（図７８Ａ中のソースコード「ＡＤＤ ＨＬ，ＤＥ」参照）が行われ、規定外ＲＡＭ領域では、１バイト単位で加算処理（図７８Ａ中のソースコード「ＡＤＤＷＢ ＨＬ，Ａ」参照）が行われる。
［サムチェック処理（規定外）］
次に、図７９〜図８１を参照して、電源投入時処理（図６４参照）中のＳ９で行うサムチェック処理について説明する。なお、図７９及び図８０は、サムチェック処理の手順を示すフローチャートであり、図８１は、サムチェック処理中のＳ１２２〜Ｓ１３２の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、現在のスタックポインタ（ＳＰ）の値を規定外スタックエリアに保存する（Ｓ１２１）。次いで、メインＣＰＵ１０１は、スタックポインタにサム値格納領域のアドレスをセットし、サム算出カウンタに、サム値の算出対象格納領域のバイト数を「２」で除算した値をセットする（Ｓ１２２）。なお、ここでセットされるサム算出カウンタは、サム値算出（サム値の減算処理）の終了契機を判定するためのカウンタであり、メインＲＡＭ１０３に設けられる。次いで、メインＣＰＵ１０１は、サム値格納領域からサム値（チェックサム）を取得する（Ｓ１２３）。この処理により、電断発生時に生成されたチェックサム（減算前の初期値）がＨＬレジスタに格納される。
次いで、メインＣＰＵ１０１は、「ＰＯＰ」命令を実行し、スタックポインタ（ＳＰ）にセットされたメインＲＡＭ１０３の格納領域のアドレスから２バイト分の領域のデータ（保存値）をＤＥレジスタに読み出す（Ｓ１２４）。なお、この際、「ＰＯＰ」命令の実行により、スタックポインタで指定されたアドレスの１バイト領域に保存されているデータ（メモリ内容）が、Ｅレジスタにロードされ、スタックポインタで指定されたアドレスを１更新したアドレスの１バイト領域に保存されているデータ（メモリ内容）が、Ｄレジスタにロードされる（図７８Ｂ参照）。また、「ＰＯＰ」命令が実行されると、スタックポインタ（ＳＰ）にセットされたアドレスに対して２バイト分のアドレス更新処理（アドレスを２加算する処理）が行われる。
次いで、メインＣＰＵ１０１は、サム値の算出（減算）処理を行う（Ｓ１２５）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値（サム値の初期値又は前回の減算処理後のサム値）からＤＥレジスタに格納されている値を減算し、該減算された値をサム値としてＨＬレジスタに格納する。
次いで、メインＣＰＵ１０１は、サム算出カウンタの値を１減算する（Ｓ１２６）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１２７）。
Ｓ１２７において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１２７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１２４の処理に戻し、Ｓ１２４以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の遊技用ＲＡＭ領域の全域に渡ってサム値の減算処理が終了するまで、Ｓ１２４〜Ｓ１２７の処理が繰り返される。
一方、Ｓ１２７において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタに、メインＲＡＭ１０３内の規定外ＲＡＭ領域のサム値の計算開始アドレスをセットし、サム算出カウンタに、規定外用サムカウント値をセットする（Ｓ１２８）。なお、規定外用サムカウント値は、規定外ＲＡＭ領域のバイト数となる。
次いで、メインＣＰＵ１０１は、ＤＥレジスタにセットされた規定外ＲＡＭ領域のアドレスから１バイト分の領域のデータ（保存値）をＡレジスタに読み出す（Ｓ１２９）。
次いで、メインＣＰＵ１０１は、サム値の算出（減算）処理を行う（Ｓ１３０）。具体的には、メインＣＰＵ１０１は、ＨＬレジスタに格納されている値からＡレジスタに格納されている値を減算し、該減算された値をサム値としてＨＬレジスタに格納する。
次いで、メインＣＰＵ１０１は、ＤＥレジスタに格納されているアドレスを１加算し、サム算出カウンタの値を１減算する（Ｓ１３１）。次いで、メインＣＰＵ１０１は、更新後のサム算出カウンタの値が「０」であるか否かを判別する（Ｓ１３２）。
Ｓ１３２において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」でないと判別したとき（Ｓ１３２がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ１２９の処理に戻し、Ｓ１２９以降の処理を繰り返す。すなわち、メインＲＡＭ１０３の規定外ＲＡＭ領域の全域に渡ってサム値の減算処理が終了するまで、Ｓ１２９〜Ｓ１３２の処理が繰り返される。
一方、Ｓ１３２において、メインＣＰＵ１０１が、サム算出カウンタの値が「０」であると判別したとき（Ｓ１３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サムチェック処理の判定結果に「サム異常」をセットする（Ｓ１３３）。次いで、メインＣＰＵ１０１は、算出されたサム値が「０」であるか否かを判別する（Ｓ１３４）。
なお、この処理では、メインＣＰＵ１０１は、フラグ・レジスタＦのゼロフラグ（ビット６）の状態（１／０）を参照して、サム値が「０」であるか否かを判別する。本実施形態では、Ｓ１２８でセットされたサム算出カウンタの値が「０」になった時点、すなわち、メインＲＡＭ１０３の全域に渡ってサム値の減算処理が終了した時点において、サム値が「０」である場合には、フラグ・レジスタＦのゼロフラグには「１」がセットされ、サム値が「０」でない場合には、フラグ・レジスタＦのゼロフラグには「０」がセットされている。それゆえ、Ｓ１３４の処理の時点において、フラグ・レジスタＦのゼロフラグに「１（オン状態）」がセットされていれば、メインＣＰＵ１０１はサム値が「０」であると判定する。
Ｓ１３４において、メインＣＰＵ１０１が、算出されたサム値が「０」でないと判別したとき（Ｓ１３４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３９の処理を行う。一方、Ｓ１３４において、メインＣＰＵ１０１が、算出されたサム値が「０」であると判別したとき（Ｓ１３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定結果に「電断異常」をセットする（Ｓ１３５）。
次いで、メインＣＰＵ１０１は、電断発生フラグを取得する（Ｓ１３６）。次いで、メインＣＰＵ１０１は、電断発生フラグが電断なしの状態（オフ状態）であるか否かを判別する（Ｓ１３７）。
Ｓ１３７において、メインＣＰＵ１０１が、電断発生フラグが電断なしの状態であると判別したとき（Ｓ１３７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ１３９の処理を行う。一方、Ｓ１３７において、メインＣＰＵ１０１が、電断発生フラグが電断なしの状態でないと判別したとき（Ｓ１３７がＮＯ判定の場合）、メインＣＰＵ１０１は、判定結果に「正常」をセットする（Ｓ１３８）。
Ｓ１３８の処理後、Ｓ１３４がＮＯ判定の場合、又は、Ｓ１３７がＹＥＳ判定の場合、メインＣＰＵ１０１は、サムチェック判定結果に判定結果を保存し、電断発生フラグをクリア（オフ）する（Ｓ１３９）。次いで、メインＣＰＵ１０１は、Ｓ１２１で規定外スタックエリアに保存されたスタックポインタ（ＳＰ）の値をスタックポインタにセットする（Ｓ１４０）。そして、Ｓ１４０の処理後、メインＣＰＵ１０１は、サムチェック処理を終了し、処理を電源投入時処理（図６４参照）のＳ１０の処理に移す。
本実施形態では、上述のようにしてサムチェック処理が行われる。そして、上述したサムチェック処理中のＳ１２２〜Ｓ１３２の処理は、メインＣＰＵ１０１が、図８１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
上述のように、本実施形態における、メインＲＡＭ１０３のサムチョックの判定処理では、まず、電断発生時に生成されたチェックサムの値を、電源復帰時のメインＲＡＭ１０３に格納されたデータで順次減算する。この際、遊技用ＲＡＭ領域では、２バイト単位で減算処理（図８１中のソースコード「ＳＵＢ ＨＬ，ＤＥ」参照）が行われ、規定外ＲＡＭ領域では、１バイト単位で減算処理（図８１中のソースコード「ＳＵＢＷＢ ＨＬ，Ａ」参照）が行われる。次いで、最終的な減算結果が「０」であるか否か（ゼロフラグがオン状態であるか否か）に基づいて、異常の発生の有無を判定する。そして、減算結果が「０」である場合（ゼロフラグがオン状態である場合）には、正常と判定され、減算結果が「０」でない場合（ゼロフラグがオフ状態である場合）には、異常と判定される。
すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。そして、チェックサムの最終的な減算結果に基づいて、正常／異常の判定が行われる。このようなチェックサムの生成処理及び判定処理を行った場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、照合命令コードの省略分に対応する空き容量を確保することができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、上述の電断発生時のチェックサムの生成処理、及び、電源復帰時のチェックサムの判定処理で実行される「ＰＯＰ」命令は、スタックポインタ（ＳＰ）操作専用命令であり、ソースコード「ＰＯＰ ＤＥ」以外にもソースコード「ＰＯＰ ＨＬ」、「ＰＯＰ ＡＦ」等が存在する。
［メインＣＰＵの制御によるパチスロのメイン処理］
次に、図８２を参照して、メインＣＰＵ１０１の制御により実行されるパチスロ１のメイン処理（主要動作処理）について説明する。なお、図８２は、メイン処理の手順を示すフローチャート（以下、メインフローという）である。
まず、メインＣＰＵ１０１は、ＲＡＭ初期化処理を行う（Ｓ２０１）。この処理では、メインＣＰＵ１０１は、図１２Ｃに示すメインＲＡＭ１０３の遊技用ＲＡＭ領域内の「一遊技終了時」のアドレスを、初期化開始の先頭アドレスとして設定し、該先頭アドレスから遊技用ＲＡＭ領域の最終アドレスまでの情報を消去（クリア）する。なお、この範囲の格納領域は、例えば、内部当籤役格納領域や表示役格納領域などの１回の単位遊技（ゲーム）ごとにデータの消去が必要な格納領域である。
次いで、メインＣＰＵ１０１は、メダル受付・スタートチェック処理を行う（Ｓ２０２）。この処理では、メインＣＰＵ１０１は、メダルセンサ（不図示）やスタートスイッチ７９などの入力チェック処理等を行う。なお、メダル受付・スタートチェック処理の詳細については、後述の図８３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、乱数取得処理を行う（Ｓ２０３）。この処理では、メインＣＰＵ１０１は、内部当籤役抽籤用の乱数値（０〜６５５３５：ハードラッチ乱数となる乱数回路１１０の乱数レジスタ０の値）やＡＲＴ関連の各種抽籤で用いられる演出用乱数値（０〜６５５３５：ソフトラッチ乱数となる乱数回路１１０の乱数レジスタ１〜３の各値、０〜２５５：ソフトラッチ乱数となる乱数回路１１０の乱数レジスタ４〜７の各値）などを抽出し、該抽出した各種乱数値をメインＲＡＭ１０３に設けられた乱数値格納領域（不図示）に格納する。なお、乱数取得処理の詳細については、後述の図９１を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、内部抽籤処理を行う（Ｓ２０４）。この処理では、メインＣＰＵ１０１は、Ｓ２０３で抽出した乱数値（ハードラッチ乱数）に基づいた抽籤により内部当籤役の決定処理を行う。なお、内部抽籤処理の詳細については、後述の図９２を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、図柄設定処理を行う（Ｓ２０５）。この処理では、メインＣＰＵ１０１は、例えば、当り要求フラグステータス（フラグステータス情報）から内部当籤役を生成する処理、当り要求フラグデータの展開処理、当り要求フラグデータを当り要求フラグ格納領域を格納する処理等を行う。なお、図柄設定処理の詳細については、後述の図９７を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、スタートコマンド生成格納処理を行う（Ｓ２０６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するスタートコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたスタートコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、スタートコマンドは、内部当籤役等を特定するパラメータ（サブフラグ等）を含んで構成される。
次いで、メインＣＰＵ１０１は、第２インターフェースボード制御処理を行う（Ｓ２０７）。なお、第２インターフェースボード制御処理は、メインＲＡＭ１０３の規定外用作業領域で実行される。第２インターフェースボード制御処理の詳細については、後述の図１０２を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、状態別制御処理を行う（Ｓ２０８）。この処理では、メインＣＰＵ１０１は、主に、遊技状態に応じた遊技開始時処理（スタート処理）を行う。なお、状態別制御処理の詳細については、後述の図１０４を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、リール停止初期設定処理を行う（Ｓ２０９）。この処理では、メインＣＰＵ１０１は、リール停止初期設定テーブル（図２６参照）を参照し、内部当籤役及び遊技状態に基づいて、引込優先順位テーブル選択テーブル番号、引込優先順位テーブル番号、停止テーブル番号を取得する処理や、ストップボタン未作動カウンタに「３」を格納する処理などを行う。
次いで、メインＣＰＵ１０１は、リール回転開始処理を行う（Ｓ２１０）。この処理では、メインＣＰＵ１０１は、全リールの回転開始を要求する。そして、全リールの回転開始が要求されると、一定の周期（１．１１７２ｍｓｅｃ）で実行される後述の割込処理（後述の図１５８参照）により、３つのステッピングモータ（不不図示）の駆動が制御され、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転が開始される。次いで、各リールは、その回転速度が定速度に達するまで加速制御され、その後、該定速度が維持されるように制御される。
次いで、メインＣＰＵ１０１は、リール回転開始コマンド生成格納処理を行う（Ｓ２１１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するリール回転開始コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたリール回転開始コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、リール回転開始コマンドは、リールの回転開始動作開始されたことを示すパラメータを含んで構成される。
次いで、メインＣＰＵ１０１は、引込優先順位格納処理を行う（Ｓ２１２）。この処理では、メインＣＰＵ１０１は、引込優先順位データを取得して、引込優先順位データ格納領域に格納する。なお、引込優先順位格納処理の詳細については、後述の図１２６を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、リール停止制御処理を行う（Ｓ２１３）。この処理では、メインＣＰＵ１０１は、左ストップボタン１７Ｌ、中ストップボタン１７Ｃ及び右ストップボタン１７Ｒがそれぞれ押されたタイミングと内部当籤役とに基づいて該当するリールの回転の停止制御を行う。なお、リール停止制御処理の詳細については、後述の図１３８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、入賞検索処理を行う（Ｓ２１４）。この処理では、メインＣＰＵ１０１は、図柄コード格納領域（図３５参照）のデータを入賞作動フラグ格納領域（図２８〜図３０参照）に格納する。また、この処理では、メインＣＰＵ１０１は、有効ラインに表示役が表示されたか否かを判定し、その判定結果に基づいて、メダルの払出枚数をセットする。なお、入賞検索処理の詳細については、後述の図１４５を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、イリーガルヒットチェック処理を行う（Ｓ２１５）。この処理では、メインＣＰＵ１０１は、当り要求フラグ（内部当籤役）と入賞作動フラグ（表示役）とを合成し、その合成結果に基づいてイリーガルヒットエラーの有無を判定する。なお、イリーガルヒットチェック処理の詳細については、後述の図１４８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を行う（Ｓ２１６）。この処理では、メインＣＰＵ１０１は、入賞作動コマンドの生成処理を行う。また、この処理では、メインＣＰＵ１０１は、Ｓ２１４において決定された表示役の払出枚数に基づいて、ホッパー装置５１の駆動やクレジット枚数の更新を行い、メダルの払い出し処理を行う。なお、入賞チェック・メダル払出処理の詳細については、後述の図１５０を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ＢＢチェック処理を行う（Ｓ２１７）。この処理では、メインＣＰＵ１０１は、ボーナス状態の作動及び終了を制御する。なお、ＢＢチェック処理の詳細については、後述の図１５４を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ＲＴチェック処理を行う（Ｓ２１８）。この処理では、メインＣＰＵ１０１は、有効ライン上に停止表示された図柄組合せに基づいてＲＴ状態の移行制御を行う。なお、ＲＴチェック処理の詳細については、後述の図１５５及び図１５６を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を行う（Ｓ２１９）。この処理では、メインＣＰＵ１０１は、主に、ＣＺの引き戻し抽籤処理を行う。なお、ＣＺ・ＡＲＴ終了時処理の詳細については、後述の図１５７を参照しながら後で説明する。そして、Ｓ２１９の処理後（一遊技終了後）、メインＣＰＵ１０１は、処理をＳ２０１の処理に戻す。
［メダル受付・スタートチェック処理］
次に、図８３及び図８４を参照して、メインフロー（図８２参照）中のＳ２０２で行うメダル受付・スタートチェック処理について説明する。なお、図８３は、メダル受付・スタートチェック処理の手順を示すフローチャートであり、図８４は、メダル受付・スタートチェック処理中のＳ２３１〜Ｓ２３３の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、自動投入メダルカウンタの値が「０」であるか否か（自動投入要求はあるか否か）を判別する（Ｓ２２１）。なお、この処理において、自動投入メダルカウンタが「１」以上であるときは、メインＣＰＵ１０１は、自動投入要求があると判別する。また、自動投入メダルカウンタは、前回の単位遊技において再遊技（リプレイ）に係る表示役が成立したか否かを識別するためのデータである。再遊技に係る表示役が成立したときには、前回の単位遊技において投入された枚数分のメダルが自動投入メダルカウンタに自動的に投入される。
Ｓ２２１において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」であると判別したとき（Ｓ２２１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２２５の処理を行う。
一方、Ｓ２２１において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」でないと判別したとき（Ｓ２２１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル投入処理を行う（Ｓ２２２）。この処理では、メインＣＰＵ１０１は、メダル投入コマンドの生成格納処理やメダル投入枚数のＬＥＤ点灯制御処理などを行う。なお、メダル投入処理の詳細については、後述の図８５を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、自動投入メダルカウンタの値を１減算する（Ｓ２２３）。次いで、減算後の自動投入メダルカウンタの値が「０」であるか否かを判別する（Ｓ２２４）。
Ｓ２２４において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」でないと判別したとき（Ｓ２２４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２２の処理に戻し、Ｓ２２２以降の処理を繰り返す。
一方、Ｓ２２４において、メインＣＰＵ１０１が、自動投入メダルカウンタの値が「０」であると判別したとき（Ｓ２２４がＹＥＳ判定の場合）、又は、Ｓ２２１がＹＥＳ判定の場合、メインＣＰＵ１０１は、メダル補助収納庫スイッチチェック処理を行う（Ｓ２２５）。この処理では、メインＣＰＵ１０１は、メダル補助収納庫スイッチ７５のオン／オフ状態に基づいて、メダル補助収納庫５２がメダルで満杯になっているか否かを検出する。
次いで、メインＣＰＵ１０１は、メダル投入状態チェック処理を行う（Ｓ２２６）。次いで、メインＣＰＵ１０１は、メダル投入状態チェック処理の結果に基づいて、メダル投入可能な状態であるか否かを判別する（Ｓ２２７）。
Ｓ２２７において、メインＣＰＵ１０１が、メダル投入可能な状態でないと判別したとき（Ｓ２２７がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３１の処理を行う。
一方、Ｓ２２７において、メインＣＰＵ１０１が、メダル投入可能な状態であると判別したとき（Ｓ２２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を行う（Ｓ２２８）。この処理では、メインＣＰＵ１０１は、例えば、メダルセンサ入力状態に基づいて、メダルが正常に通過したか否かの判定処理や、規定数を超えてメダル投入が行われた場合に該メダルをクレジットする処理などをを行う。なお、メダル投入チェック処理の詳細については、後述の図８７を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、メダル投入チェック処理の結果に基づいて、メダル投入又はクレジット可能な状態であるか否かを判別する（Ｓ２２９）。
Ｓ２２９において、メインＣＰＵ１０１が、メダル投入又はクレジット可能な状態であると判別したとき（Ｓ２２９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３１の処理を行う。一方、Ｓ２２９において、メインＣＰＵ１０１が、メダル投入又はクレジット可能な状態でないと判別したとき（Ｓ２２９がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ２３０）。この処理により、セレクタ６６（図４参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４から排出される。
Ｓ２３０の処理後、Ｓ２２７がＮＯ判定の場合、又は、Ｓ２２９がＹＥＳ判定の場合、メインＣＰＵ１０１は、現在のメダルの投入枚数が遊技可能開始枚数であるか否かを判別する（Ｓ２３１）。なお、本実施形態では、遊技開始可能枚数は３枚である（図２８〜図３０参照）。
Ｓ２３１において、メインＣＰＵ１０１が、現在のメダルの投入枚数が遊技可能開始枚数であると判別したとき（Ｓ２３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２３４の処理を行う。一方、Ｓ２３１において、メインＣＰＵ１０１が、現在のメダルの投入枚数が遊技可能開始枚数でないと判別したとき（Ｓ２３１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル投入があるか否かを判別する（Ｓ２３２）。
Ｓ２３２において、メインＣＰＵ１０１が、メダル投入があると判別したとき（Ｓ２３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２６に戻し、Ｓ２２６以降の処理を繰り返す。一方、Ｓ２３２において、メインＣＰＵ１０１が、メダル投入がないと判別したとき（Ｓ２３２がＮＯ判定の場合）、メインＣＰＵ１０１は、図６８で説明した設定変更確認処理を行う（Ｓ２３３）。この処理では、メインＣＰＵ１０１は、設定確認開始時の設定変更コマンドの生成格納処理などを行う。
Ｓ２３３の処理後又はＳ２３１がＹＥＳ判定の場合、メインＣＰＵ５１は、スタートスイッチ７９がオン状態であるか否かを判別する（Ｓ２３４）。
Ｓ２３４において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態でないと判別したとき（Ｓ２３４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２２６に戻し、Ｓ２２６以降の処理を繰り返す。
一方、Ｓ２３４において、メインＣＰＵ１０１が、スタートスイッチ７９がオン状態であると判別したとき（Ｓ２３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル受付禁止の処理を行う（Ｓ２３５）。この処理により、セレクタ６６（図４参照）のソレノイドの駆動が行われず、投入されたメダルがメダル払出口２４から排出される。そして、Ｓ２３５の処理後、メインＣＰＵ１０１は、メダル受付・スタートチェック処理を終了し、処理をメインフロー（図８２参照）のＳ２０３に移す。
本実施形態では、上述のようにしてメダル受付・スタートチェック処理が行われる。そして、上述したメダル受付・スタートチェック処理中のＳ２３１〜Ｓ２３３の処理は、メインＣＰＵ１０１が、図８４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ２３３の処理では、メインＣＰＵ１０１専用命令コードである「ＣＡＬＬＦ」命令により、処理を設定変更確認処理の実行プログラムのアドレス「ＳＢ＿ＷＶＳＣ＿００」にジャンプさせ、図６８及び図６９で説明した設定変更確認処理を行う。
そして、上述したメダル受付・スタートチェック処理中のＳ２３３の処理、すなわち、設定変更確認処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態に関係なく、すなわち、遊技状態がボーナス状態（特賞作動状態）であっても、設定値及びホールメニュー（各種履歴データ（エラー、電断履歴等））を確認することができ、ゴト等の不正行為を抑制することができる。
［メダル投入処理］
次に、図８５及び図８６を参照して、メダル受付・スタートチェック処理（図８３参照）中のＳ２２２で行うメダル投入処理について説明する。なお、図８５は、メダル投入処理の手順を示すフローチャートであり、図８６は、メダル投入処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、メダルカウンタの値に「１」を加算する（Ｓ２４１）。なお、メダルカウンタは、メダルの投入枚数をカウント（計数）するためのカウンタであり、メインＲＡＭ１０３に設けられる。
次いで、メインＣＰＵ１０１は、メダル投入コマンド生成格納処理を行う（Ｓ２４２）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。すなわち、メダル投入コマンドは、メダルが１枚投入される度に、主制御回路９０から副制御回路２００に送信される。なお、メダル投入コマンドは、投入枚数等を特定するためのパラメータを含んで構成される。
次いで、メインＣＰＵ１０１は、ＬＥＤ８２（図７参照）に含まれるメダル投入枚数表示用の第１〜第３ＬＥＤを消灯させる（Ｓ２４３）。次いで、メインＣＰＵ１０１は、メダル投入枚数（メダルカウンタの値）に基づいて、該メダル投入枚数に対応するＬＥＤ点灯データ（点灯制御データ）を算出する（Ｓ２４４）。この処理において、例えば、メダル投入枚数が１枚である場合には、メダル投入枚数表示用の第１ＬＥＤのみを点灯させるＬＥＤ点灯データが算出され、また、例えば、メダル投入枚数が３枚である場合には、メダル投入枚数表示用の第１〜第３ＬＥＤの全てを点灯させるＬＥＤ点灯データが算出される。なお、このＬＥＤ点灯データの算出手法については、後で詳述する。
次いで、メインＣＰＵ１０１は、算出されたＬＥＤ点灯データを用いて、対応するメダル投入枚数表示用のＬＥＤを点灯させる（Ｓ２４５）。そして、Ｓ２４５の処理後、メインＣＰＵ１０１は、メダル投入処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２３に移す。
本実施形態では、上述のようにしてメダル投入処理が行われる。なお、上述したメダル投入処理は、メインＣＰＵ１０１が、図８６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でＳ２４４の処理では、メダル投入枚数表示用のＬＥＤ点灯データがテーブルを参照したループ処理でなく、演算処理により生成される。この演算処理は、メインＣＰＵ１０１が図８６に示すソースプログラム中のソースコード「ＬＤ Ａ，Ｌ」〜「ＯＲ Ｌ」を順次実行することにより行われる。
この演算処理では、まず、ソースコード「ＬＤ Ａ，Ｌ」の実行により、Ｌレジスタに格納されたメダル投入枚数のデータがＡレジスタに格納される。例えば、メダル投入枚数が３枚である場合には、「００００００１１Ｂ」（１０進数で「３」）がＡレジスタに格納される。なお、本実施形態において、１バイトデータを「＊＊＊＊＊＊＊＊Ｂ」と記すが、最後の文字「Ｂ」は、文字「Ｂ」の前に示された「０」又は「１」がビットデータであることを意味する。
次いで、ソースコード「ＡＤＤ Ａ，Ａ」の実行により、Ａレジスタに格納されたデータにＡレジスタに格納されたデータが加算され、該加算結果がＡレジスタに格納される。例えば、この「ＡＤＤ」命令の実行前の時点でＡレジスタに格納されているデータが「００００００１１Ｂ」である場合（メダル投入枚数が３枚である場合）、この「ＡＤＤ」命令により、加算結果となる「０００００１１０Ｂ」がＡレジスタに格納される。
次いで、ソースコード「ＤＥＣ Ａ」の実行により、Ａレジスタに格納されているデータが１減算され、該減算結果がＡレジスタに格納される。例えば、この「ＤＥＣ」命令の実行前の時点でＡレジスタに格納されているデータが「０００００１１０Ｂ」である場合、この「ＤＥＣ」命令により、減算結果となる「０００００１０１Ｂ」がＡレジスタに格納される。
次いで、ソースコード「ＯＲ Ｌ」の実行により、Ｌレジスタに格納されているデータ（メダル投入枚数）とＡレジスタに格納されているデータとの論理和演算が行われ、該演算結果がＡレジスタに格納される。例えば、この「ＯＲ」命令の実行前の時点でＡレジスタに格納されているデータが「０００００１０１Ｂ」であり、Ｌレジスタに格納されているデータが「００００００１１Ｂ」である場合（メダル投入枚数が３枚である場合）、この「ＯＲ」命令により、両データの論理和演算の結果となる「０００００１１１Ｂ」がＡレジスタに格納される。そして、「ＯＲ」命令の実行によりＡレジスタに格納されたデータが、メダル投入枚数表示用のＬＥＤ点灯データ（メダル投入ＬＥＤの点灯状態を示すデータ）となる。
例えば、メダル投入枚数が３枚である場合には、上述のように、Ｓ２４４のメダル投入枚数表示用のＬＥＤ点灯データの算出処理により、最終的な算出結果「０００００１１１Ｂ」がメダル投入枚数表示用のＬＥＤ点灯データとなる。そして、本実施形態では、最終的に算出されたＬＥＤ点灯データのビット０の「１／０」が１枚目のメダル投入枚数表示用のＬＥＤ（第１ＬＥＤ）への出力ポートの「オン／オフ」状態に対応し、ビット１の「１／０」が２枚目のメダル投入枚数表示用のＬＥＤ（第２ＬＥＤ）への出力ポートの「オン／オフ」状態に対応し、ビット２の「１／０」が３枚目のメダル投入枚数表示用のＬＥＤ（第３ＬＥＤ）への出力ポートの「オン／オフ」状態に対応する。それゆえ、メダル投入枚数が３枚である場合には、上述のように、ＬＥＤ点灯データとして「０００００１１１Ｂ」が生成されるので、メダル投入枚数表示用の第１〜第３ＬＥＤの全ての出力ポートがオン状態にセットされ、メダル投入枚数表示用の第１〜第３ＬＥＤが全て点灯状態となる。
上述のようにしてメダル投入枚数表示用のＬＥＤ点灯データを演算処理により生成した場合、メダル投入枚数表示用のＬＥＤ点灯データを生成する際に参照するテーブルデータが不要となるのでメインＲＯＭ１０２のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態の上述したメダル投入処理では、メダル投入ＬＥＤ表示の処理を効率化することができるとともに、メインＲＯＭ１０２の空き容量を確保し（増やし）、該増えた空き領域を活用して、遊技性を高めることが可能になる。
［メダル投入チェック処理］
次に、図８７及び図８８を参照して、メダル受付・スタートチェック処理（図８３参照）中のＳ２２８で行うメダル投入チェック処理について説明する。なお、図８７は、メダル投入チェック処理の手順を示すフローチャートであり、図８８は、メダル投入チェック処理中のＳ２５５〜Ｓ２５８の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、再遊技中であるか否かを判別する（Ｓ２５１）。
Ｓ２５１において、メインＣＰＵ１０１が、再遊技中であると判別したとき（Ｓ２５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
一方、Ｓ２５１において、メインＣＰＵ１０１が、再遊技中でないと判別したとき（Ｓ２５１がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル受付許可を行う（Ｓ２５２）。この処理では、セレクタ６６（図４参照）のソレノイドの駆動が行われ、メダル投入口２４から投入されたメダルが受け入れられる。受け入れられたメダルは計数されてからホッパー装置５１へ案内される。
次いで、メインＣＰＵ１０１は、ベットボタンチェック処理を行う（Ｓ２５３）。この処理では、メインＣＰＵ１０１は、ＢＥＴスイッチ７７のオン／オフ状態に基づいて、ベットボタン（ＭＡＸベットボタン１５ａ又は１ベットボタン１５ｂ）の操作が行われたか否かを判別する。次いで、メインＣＰＵ１０１は、Ｓ２５３のベットボタンチェック処理の結果に基づいて、ベット動作が完了したか否かを判別する（Ｓ２５４）。
Ｓ２５４において、メインＣＰＵ１０１が、ベット動作が完了したと判別したとき（Ｓ２５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
一方、Ｓ２５４において、メインＣＰＵ１０１が、ベット動作が完了していないと判別したとき（Ｓ２５４がＮＯ判定の場合）、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態（遊技媒体の受付状態）と、前回処理時のメダルセンサ入力状態とを取得する（Ｓ２５５）。なお、メダルセンサ入力状態は、メダル投入口２４に受け入れられたメダルのセレクタ６６内の通過状況を示す情報であり、セレクタ６６に入口及び出口に設けられた各メダルセンサ（不図示）の検知結果により生成される。
本実施形態では、メダルセンサ入力状態は、１バイト（８ビット）のデータで表され、セレクタ６６の出口にメダルの通過方向に並んで設けられた上流側の第１メダルセンサ（不図示）の検知結果がビット０の情報（「０」又は「１」）に対応し、下流側の第２メダルセンサ（不図示）の検知結果がビット１の情報（「０」又は「１」）に対応する。第１メダルセンサによりメダルの通過が検知された場合には、ビット０に「１」がセットされ、第２メダルセンサによりメダルの通過が検知された場合には、ビット１に「１」がセットされる。それゆえ、メダルセンサ入力状態「００００００００Ｂ」は、メダル通過前又は通過後（通過時）の状態を示し、メダルセンサ入力状態「０００００００１Ｂ」は、メダル通過開始時の状態を示し、メダルセンサ入力状態「００００００１１Ｂ」は、メダル通過中の状態を示し、メダルセンサ入力状態「００００００１０Ｂ」は、メダル通過完了直前の状態を示す。
次いで、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したか否かを判別する（Ｓ２５６）。
Ｓ２５６において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化していないと判別したとき（Ｓ２５６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６１の処理を行う。
一方、Ｓ２５６において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態が前回処理時のメダルセンサ入力状態から変化したと判別したとき（Ｓ２５６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、前回処理時のメダルセンサ入力状態に基づいて、演算処理により、現処理時で得られるメダルセンサ入力状態の正常値（正常変化値）を生成する（Ｓ２５７）。
なお、この処理において、前回処理時のメダルセンサ入力状態が「００００００００Ｂ」である場合（第１及び第２メダルセンサがともにメダル未検知である場合）には、メダルセンサ入力状態の正常変化値として「０００００００１Ｂ」（第１メダルセンサがメダル検知であり、第２メダルセンサがメダル未検知である場合）が生成され、前回処理時のメダルセンサ入力状態が「０００００００１Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００１１Ｂ」（第１及び第２メダルセンサがともにメダル検知である場合）が生成される。また、この処理において、前回処理時のメダルセンサ入力状態が「００００００１１Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００１０Ｂ」（第１メダルセンサがメダル未検知であり、第２メダルセンサがメダル検知である場合）が生成され、前回処理時のメダルセンサ入力状態が「００００００１０Ｂ」である場合には、メダルセンサ入力状態の正常変化値として「００００００００Ｂ」（第１及び第２メダルセンサがともにメダル未検知である場合）が生成される。なお、メダルセンサ入力状態の正常変化値の生成（算出）手法については後で詳述する。
次いで、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じであるか否かを判別する（Ｓ２５８）。なお、この判定処理では、メダル逆行エラーの発生の有無が判定され、Ｓ２５８の判定条件が満たされない場合には、メインＣＰＵ１０１は、メダル逆行エラーが発生したと判定する。
Ｓ２５８において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じでないと判別したとき（Ｓ２５８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６２の処理を行う。
一方、Ｓ２５８において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がＳ２５７で生成された正常変化値と同じであると判別したとき（Ｓ２５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がメダル通過時の状態（「００００００００Ｂ」）であるか否かを判別する（Ｓ２５９）。Ｓ２５９において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がメダル通過時の状態であると判別したとき（Ｓ２５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ２６３の処理を行う。
Ｓ２５９において、メインＣＰＵ１０１が、現処理時のメダルセンサ入力状態がメダル通過時の状態でないと判別したとき（Ｓ２５９がＮＯ判定の場合）、メインＣＰＵ１０１は、メダル通過チェックタイマーをセットする（Ｓ２６０）。この処理でメダル通過チェックタイマーにセットされる時間は、メダルがセレクタ６６を通過したか否かを判別可能な時間であれば、任意の時間に設定することができる。また、この処理でセットされるタイマー値は、例えば、現処理時のメダルセンサ入力状態に応じて変化させてもよい。
Ｓ２６０の処理後又はＳ２５６がＮＯ判定の場合、メインＣＰＵ１０１は、現処理時のメダルセンサ入力状態がメダル通過中の状態（「００００００１１Ｂ」）であり、かつ、メダル通過チェックタイマーが停止しているか否かを判別する（Ｓ２６１）。この判定処理では、メダル通過エラー（投入メダル通過時間エラー）の発生の有無が判定され、Ｓ２６１の判定条件が満たされた場合、メインＣＰＵ１０１は、メダル通過エラーが発生したと判定する。
Ｓ２６１において、メインＣＰＵ１０１が、Ｓ２６１の判定条件が満たされないと判別したとき（Ｓ２６１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
一方、Ｓ２６１において、メインＣＰＵ１０１が、Ｓ２６１の判定条件が満たされると判別したとき（Ｓ２６１がＹＥＳ判定の場合）、又は、Ｓ２５８がＮＯ判定の場合、すなわち、メダル通過エラー又はメダル逆行エラーが発生したと判定された場合、メインＣＰＵ１０１は、エラー処理を行う（Ｓ２６２）。この処理では、メインＣＰＵ１０１は、例えば、エラーコマンド生成格納処理等のエラー発生時の各種処理を行う。なお、エラー処理の詳細については、後述の図８９を参照しながら後で説明する。そして、Ｓ２６２の処理後、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
ここで再度、Ｓ２５９の処理に戻って、Ｓ２５９がＹＥＳ判定の場合、メインＣＰＵ１０１は、規定数（本実施形態では３枚）のメダルが投入済みの状態であるか否かを判別する（Ｓ２６３）。
Ｓ２６３において、メインＣＰＵ１０１が、規定数のメダルが投入済みの状態でないと判別したとき（Ｓ２６３がＮＯ判定の場合）、メインＣＰＵ１０１は、図８５で説明したメダル投入処理を行う（Ｓ２６４）。そして、Ｓ２６４の処理後、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。
一方、Ｓ２６３において、メインＣＰＵ１０１が、規定数のメダルが投入済みの状態であると判別したとき（Ｓ２６３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、クレジットカウンタの値に「１」を加算する（Ｓ２６５）。次いで、メインＣＰＵ１０１は、メダル投入コマンド生成格納処理を行う（Ｓ２６６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するメダル投入コマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたメダル投入コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
次いで、メインＣＰＵ１０１は、クレジットカウンタの値に基づいて、メダルのクレジット枚数が上限値（本実施形態では５０枚）であるか否かを判別する（Ｓ２６７）。
Ｓ２６７において、メインＣＰＵ１０１が、メダルのクレジット枚数が上限値でないと判別したとき（Ｓ２６７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２５３の処理に戻し、Ｓ２５３以降の処理を繰り返す。一方、Ｓ２６７において、メインＣＰＵ１０１が、メダルのクレジット枚数が上限値であると判別したとき（Ｓ２６７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダル投入チェック処理を終了し、処理をメダル受付・スタートチェック処理（図８３参照）のＳ２２９に移す。
本実施形態では、上述のようにしてメダル投入チェック処理が行われる。そして、上述したメダル投入チェック処理中のＳ２５５〜Ｓ２５８の処理は、メインＣＰＵ１０１が、図８８のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ２５７のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、正常変化値の生成処理は、メインＣＰＵ１０１が図８８に示すソースプログラム中のソースコード「ＲＬＡ」及び「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」をこの順で実行することにより行われる。
「ＲＬＡ」命令は、Ａレジスタに格納された１バイトのデータを、左（ビット０からビット７に向かう方向）に１回（１ビット分）シフトさせる命令コードである。図８８に示す例では、「ＲＬＡ」命令より前に実行されるソースコード「ＬＤ Ａ，Ｂ」によりＡレジスタに格納された前回のメダルセンサ入力状態を示す１バイトのデータが、「ＲＬＡ」命令により、左に１回シフトされる。この際、ビット０に新たに格納されるビットデータは、「ＲＬＡ」命令より前に実行されるソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」の実行結果に基づいて決定される。
「ＣＰ」命令は比較動作を実行する命令コードである。また、「ｃＢＸ＿ＭＤＩＳＷ２」は、１バイトのデータであり、本実施形態では「００００００１０Ｂ」である。ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」が実行されると、Ａレジスタに格納された前回のメダルセンサ入力状態を示す１バイトのデータが、「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」と比較される。
そして、ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」を実行した結果、前回のメダルセンサ入力状態を示す１バイトのデータが「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」未満であるという結果が得られた場合にはフラグレジスタＦのキャリーフラグ（図１１参照）に「１」がセットされ、「ＲＬＡ」命令の実行時に、Ａレジスタのビット０にフラグレジスタＦのキャリーフラグの「１」が格納される。一方、ソースコード「ＣＰ ｃＢＸ＿ＭＤＩＳＷ２」を実行した結果、前回のメダルセンサ入力状態を示す１バイトのデータが「ｃＢＸ＿ＭＤＩＳＷ２（００００００１０Ｂ）」以上であるという結果が得られた場合にはフラグレジスタＦのキャリーフラグ（図１１参照）に「０」がセットされ、「ＲＬＡ」命令の実行時により、Ａレジスタのビット０にフラグレジスタＦのキャリーフラグの「０」が格納される。
それゆえ、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００００Ｂ（メダル通過前又は通過後（通過時）の状態）」（＜「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００００１Ｂ」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「０００００００１Ｂ（メダル通過開始時の状態）」（＜「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「００００００１１Ｂ」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１１Ｂ（メダル通過中の状態）」（＞「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００１１０Ｂ」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１０Ｂ（メダル通過完了直前の状態）」（＝「ｃＢＸ＿ＭＤＩＳＷ２」）であれば、「ＲＬＡ」命令の実行により、「０００００１００Ｂ」が生成される。
次いで、ソースコード「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が実行されると、「ＲＬＡ」命令の実行により生成された１バイトデータ（Ａレジスタの格納データ）が、１バイトのデータ「ｃＢＸ＿ＭＤＩＮＳＷ」と論理積され、メダルセンサ入力状態の正常変化値が算出される。なお、１バイトのデータ「ｃＢＸ＿ＭＤＩＳＷ」は、本実施形態では「００００００１１Ｂ」である。それゆえ、ソースコード「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が実行されれば、Ａレジスタの格納データ中のビット０及びビット１のデータだけがマスクされ、その他のビットデータが「０」になる。
その結果、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００００Ｂ（メダル通過前の状態）」であれば、メダルセンサ入力状態の正常変化値として「０００００００１Ｂ（メダル通過開始時の状態）」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「０００００００１Ｂ（メダル通過開始時の状態）」であれば、メダルセンサ入力状態の正常変化値として「００００００１１Ｂ（メダル通過中の状態）」が生成される。一方、例えば、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１１Ｂ（メダル通過中の状態）」であれば、メダルセンサ入力状態の正常変化値として「００００００１０Ｂ（メダル通過完了直前の状態）」が生成され、前回のメダルセンサ入力状態を示す１バイトのデータが「００００００１０Ｂ」（メダル通過完了直前の状態）であれば、メダルセンサ入力状態の正常変化値として「００００００００Ｂ（メダル通過後（通過時）の状態）」が生成される。
上述のようにして、メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインＲＯＭ１０２のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した手法を採用することにより、メダル投入センサ状態の検知処理を効率化することができるとともに、メインＲＯＭ１０２において増えた空き容量を活用して、遊技性を高めることが可能となる。
［エラー処理］
次に、図８９及び図９０を参照して、例えば、メダル投入チェック処理（図８７参照）中のＳ２６２で行うエラー処理について説明する。図８９は、エラー処理の手順を示すフローチャートであり、図９０は、エラー処理のソースプログラム上で、実際に参照されるエラーテーブルの構成の一例を示す図である。
なお、図９０に示すエラーテーブルでは、エラー要因の種別を示すポートのオン／オフ状態を表す１バイトデータ（図９０中の例えばアドレス「ｄＥＲＲ＿ＨＥ」に格納されている１バイトデータ等）毎に、エラー表示データ（図９０中の例えばアドレス「ｄＥＲＲ＿ＨＥ＋１」及び「ｄＥＲＲ＿ＨＥ＋２」に格納されている１バイトデータ等）が規定される。このエラー表示データは、情報表示器６に含まれる２桁の７セグＬＥＤ（払出枚数表示用及びエラー表示用兼用）に出力される。
まず、メインＣＰＵ１０１は、メダルソレノイドのオフ処理を行う（Ｓ２７１）。具体的には、メインＣＰＵ１０１は、セレクタ６６（図７参照）のソレノイドの駆動を停止する。次いで、メインＣＰＵ１０１は、メダルの払出枚数表示データの退避処理を行う（Ｓ２７２）。
次いで、メインＣＰＵ１０１は、エラーテーブルのセット処理を行う（Ｓ２７３）。この処理により、図９０に示すエラーテーブルの先頭アドレスがソースプログラム上にセットされる。
次いで、メインＣＰＵ１０１は、エラー要因を取得する（Ｓ２７４）。なお、この処理で取得されるエラー要因は、現在処理中のエラー処理を読み出した処理に応じて変化する。なお、本実施形態で対象とするエラー要因としては、図９０に示すように、「ホッパーエンプティエラー」、「ホッパージャムエラー」、「投入メダル通過カウントエラー」、「投入メダル通過チェックエラー」、「投入メダル通過チェックエラー」、「投入メダル通過時間エラー」、「投入メダル逆行エラー」、「投入メダル補助収納庫満杯エラー」、「イリーガルヒットエラー」が規定される。例えば、メダル投入チェック処理中のＳ２５８の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図９０中の「投入メダル逆行エラー（Ｃｒ）」が取得される。また、例えば、メダル投入チェック処理中のＳ２６１の処理後にエラー処理が読み出された場合には、この処理において、エラー要因として図９０中の「投入メダル通過時間エラー（ＣＥ）」が取得される。
次いで、メインＣＰＵ１０１は、エラーテーブルとエラー要因とから、エラー表示データを取得する（Ｓ２７５）。例えば、エラー要因が「投入メダル逆行エラー（Ｃｒ）」である場合、この処理において、２桁の７セグＬＥＤのうち、上位桁の７セグＬＥＤに出力するエラー表示データとして、図９０に示すエラーテーブル中のアドレス「ｄＥＲＲ＿ＣＲ＋１」に格納されている１バイトデータ「０１００１１１０Ｂ」が取得され、下位桁の７セグＬＥＤに出力するエラー表示データとして、アドレス「ｄＥＲＲ＿ＣＲ＋２」に格納されている１バイトデータ「００００１００１Ｂ」が取得される。この場合、２桁の７セグＬＥＤには、「Ｃｒ」の２文字がエラー情報として表示される。
次いで、メインＣＰＵ１０１は、エラーコマンド（発生）生成格納処理を行う（Ｓ２７６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する、エラー発生時のエラーコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたエラー発生時のエラーコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、エラー発生時のエラーコマンドには、エラー発生を示すパラメータを含んで構成される。
次いで、メインＣＰＵ１０１は、１割込時間（１．１１７２ｍｓ）の待機処理を行う（Ｓ２７７）。次いで、メインＣＰＵ１０１は、エラーが解除されたか否かを判別する（Ｓ２７８）。
Ｓ２７８において、メインＣＰＵ１０１が、エラーが解除されていないと判別したとき（Ｓ２７８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ２７７の処理に戻し、Ｓ２７７以降の処理を繰り返す。
一方、Ｓ２７８において、メインＣＰＵ１０１が、エラーが解除されたと判別したとき（Ｓ２７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、エラー要因のクリア処理を行う（Ｓ２７９）。なお、この処理は、メインＲＡＭ１０３の規定外作業領域で行われる。次いで、メインＣＰＵ１０１は、Ｓ２７２で退避させたメダルの払出枚数表示データの復帰処理を行う（Ｓ２８０）。
次いで、メインＣＰＵ１０１は、エラーコマンド（解除）生成格納処理を行う（Ｓ２８１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する、エラー解除時のエラーコマンドのデータを生成し、該コマンドデータをメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存する。通信データ格納領域に保存されたエラー解除時のエラーコマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。なお、エラー解除時のエラーコマンドには、エラー解除を示すパラメータを含んで構成される。そして、Ｓ２８１の処理後、メインＣＰＵ１０１は、エラー処理を終了し、処理を例えばメダル投入チェック処理（図８７参照）中のＳ２５３に移す。なお、エラー解除では、発生したエラー要因が解除され、リセットスイッチ７６が押下されることにより、エラー状態が解除される。
［乱数取得処理］
次に、図９１を参照して、メインフロー（図８２参照）中のＳ２０３で行う乱数取得処理について説明する。なお、図９１は、乱数取得処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、乱数回路の乱数レジスタ０のハードラッチ乱数（０〜６５５３５）を取得し、取得した乱数値を内部当籤役抽籤用の乱数値として、メインＲＡＭ１０３内の乱数値格納領域（不図示）に保存する（Ｓ２９１）。
次いで、メインＣＰＵ１０１は、乱数回路の乱数レジスタ１〜７のソフトラッチ乱数（０〜６５５３５：ＡＲＴ関連の抽籤処理で用いられる演出用乱数値、０〜２５５：１バイト抽籤処理で乱数値）を生成するためのソフトラッチ乱数取得レジスタのセット処理を行う（Ｓ２９２）。次いで、メインＣＰＵ１０１は、ソフトラッチ乱数の取得個数（例えば、７）をセットする（Ｓ２９３）。
次いで、メインＣＰＵ１０１は、取得個数分のソフトラッチ乱数を一括で取得し、取得個数分のソフトラッチ乱数を乱数値格納領域に保存する（Ｓ２９４）。なお、この際、乱数回路１１０の乱数レジスタ１から取得されるソフトラッチ乱数（演出用乱数値、２バイト乱数値）は、乱数値格納領域内において、乱数回路の乱数レジスタ０から取得されるハードラッチ乱数（内部当籤役抽籤用の乱数値）が格納された領域とは異なる領域に保存される。そして、Ｓ２９４の処理後、メインＣＰＵ１０１は、乱数取得処理を終了し、処理をメインフロー（図８２参照）のＳ２０４に移す。なお、本実施形態では、４つの２バイト乱数と、４つの１バイト乱数を格納するために、メインＲＡＭ１０３に１２バイトの格納領域が乱数格納領域として割り当てられている。
［内部抽籤処理］
次に、図９２〜図９６を参照して、メインフロー（図８２参照）中のＳ２０４で行う内部抽籤処理について説明する。なお、図９２は、内部抽籤処理の手順を示すフローチャートであり、図９３Ａは、内部抽籤処理中のＳ３０２〜Ｓ３０５の処理を実行するためのソースプログラムの一例を示す図であり、図９３Ｂは、内部抽籤処理中のＳ３０８〜Ｓ３０９の処理を実行するためのソースプログラムの一例を示す図である。
また、図９４は、内部抽籤処理のソースプログラム上で、実際に参照される内部抽籤テーブル（一般遊技中用）の構成の一例を示す図であり、図９５は、内部抽籤処理のソースプログラム上で、実際に参照されるＲＴ状態別抽籤値選択テーブルの構成の一例を示す図である。さらに、図９６は、内部抽籤処理のソースプログラム上で、実際に参照される、内部抽籤値テーブル選択テーブル、１バイト内部抽籤値テーブル、２バイト内部抽籤値テーブル、１バイト設定別内部抽籤値テーブル及び２バイト設定別内部抽籤値テーブルの構成の一例を示す図である。なお、本実施形態では、ＲＢ（ＢＢ）中用の内部抽籤テーブルも設けられているが、ここでは、内部抽籤処理のソースプログラム上で参照されるＲＢ中用の内部抽籤テーブルの構成の図示は省略する。
まず、メインＣＰＵ１０１は、設定値・メダル投入枚数チェック処理を行う（Ｓ３０１）。この処理では、メインＣＰＵ１０１は、現遊技の設定値（１〜６のいずれか）及びメダル投入枚数（本実施形態では３枚）のチェック処理を行う。
次いで、メインＣＰＵ１０１は、一般遊技中用の内部抽籤テーブル及び抽籤回数（本実施形態では５３回）をセットする（Ｓ３０２）。この処理では、図９４に示す内部抽籤テーブル（一般遊技中用）中の「特賞当籤番号＋小役当籤番号」の値（当り要求フラグステータス）がＣレジスタにセットされ、「抽籤値選択テーブルｏｒ抽籤係数テーブル」の値（判定データ：アドレスに関するデータ）がＡレジスタにセットされる。なお、当り要求フラグステータスは、図９４に示すように、特賞当籤番号（「００Ｈ（はずれ）」、「０１Ｈ（ＢＢ１）」、「０２Ｈ（ＢＢ２）」：１０進数で０、１、２）に「２５Ｈ（１６進数：１０進数では３７（後述の特賞番号））が乗算された値に、小役当籤番号（「００Ｈ」〜「２４Ｈ」：１０進数で０〜３６）を加算した値である。
次いで、メインＣＰＵ１０１は、ＲＢ作動中であるか否かを判別する（Ｓ３０３）。Ｓ３０３において、メインＣＰＵ１０１が、ＲＢ作動中でないと判別したとき（Ｓ３０３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３０５の処理を行う。
一方、Ｓ３０３において、メインＣＰＵ１０１が、ＲＢ作動中であると判別したとき（Ｓ３０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＢ中用の内部抽籤テーブル及び抽籤回数（本実施形態では５回）をセットする（Ｓ３０４）。この処理では、Ｓ３０２でセットされた一般遊技中用の内部抽籤テーブル及び抽籤回数をＲＢ中用の内部抽籤テーブル及び抽籤回数で上書きする。
Ｓ３０４の処理後又はＳ３０３がＮＯ判定の場合、メインＣＰＵ１０１は、セットされている内部抽籤テーブルから抽籤対象役の判定データ（アドレスに関するデータ）を取得し、抽籤テーブルアドレスを更新する（Ｓ３０５）。
次いで、メインＣＰＵ１０１は、判定データがＲＴ状態別データであるか否かを判別する（Ｓ３０６）。この処理では、メインＣＰＵ１０１は、現在取得されている抽籤対象役がＲＴ状態に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインＣＰＵ１０１は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図９５に示すＲＴ状態別抽籤値選択テーブル内のアドレスであるか否かを判別する。
例えば、図９４の内部抽籤テーブルにおいて内部当籤役「Ｆ＿チリリプ」に対応付けられている判定データ「（ｄＲＰＰＴＲ０１−ｄＲＴＲＢ＿ＳＥＬ）＊２＋００１Ｈ」では、図９５に示すＲＴ状態別抽籤値選択テーブル内の内部当籤役「Ｆ＿チリリプ」のアドレス「ｄＲＰＰＴＲ０１」が規定されているので、内部当籤役「Ｆ＿チリリプ」に対応付けられている判定データは、ＲＴ状態別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「Ｆ＿チリリプ」である場合には、Ｓ３０６の処理において、メインＣＰＵ１０１は、判定データがＲＴ状態別データであると判定する。
Ｓ３０６において、メインＣＰＵ１０１が、判定データがＲＴ状態別データでないと判別したとき（Ｓ３０６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３０８の処理を行う。一方、Ｓ３０６において、メインＣＰＵ１０１が、判定データがＲＴ状態別データであると判別したとき（Ｓ３０６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定データに基づいて、図９５に示すＲＴ状態抽籤値選択テーブルから選択データを取得し、該取得した選択データを判定データにセットする（Ｓ３０７）。
Ｓ３０７の処理後又はＳ３０６がＮＯ判定の場合、メインＣＰＵ１０１は、抽籤対象役の判定データが設定別データであるか否かを判別する（Ｓ３０８）。この処理では、メインＣＰＵ１０１は、現在取得されている抽籤対象役が、設定値に応じて抽籤値が変化する内部当籤役であるか否かを判別する。具体的には、メインＣＰＵ１０１は、現在取得されている抽籤対象役の判定データに規定されているアドレスが、図９６に示す１バイト設定別内部抽籤値テーブル又は２バイト設定別内部抽籤値テーブル内のアドレスであるか否かを判別する。
例えば、図９４の内部抽籤テーブルにおいて内部当籤役「Ｆ＿強チリ１」に対応付けられている判定データ「（（ｄＮＭＬＢ００Ｆ２８９−ｄＰＲＢ＿ＤＢ＿ＷＶ）／０６Ｈ）＊２＋０８０Ｈ」では、図９６に示す１バイト設定別内部抽籤値テーブル内の内部当籤役「Ｆ＿強チリ１」のアドレス「ｄＮＭＬＢ００Ｆ２８９」が規定されているので、内部当籤役「Ｆ＿強チリ１」に対応付けられている判定データは、設定別データに対応する。それゆえ、現在取得されている抽籤対象役が内部当籤役「Ｆ＿強チリ１」である場合には、Ｓ３０８の処理において、メインＣＰＵ１０１は、判定データが設定別データであると判定する。
Ｓ３０８において、メインＣＰＵ１０１が、判定データが設定別データでないと判別したとき（Ｓ３０８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３１０の処理を行う。一方、Ｓ３０８において、メインＣＰＵ１０１が、判定データが設定別データであると判別したとき（Ｓ３０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、判定データに設定値データ（０〜５にいずれか）を加算し、該加算した値を判定データにセットする（Ｓ３０９）。なお、この処理で判定データに加算される設定値データは、設定値に対応付けられたデータであるが、設定値そのものの値ではなく、設定値データ「０」〜「５」は、それぞれ「設定１」〜「設定６」に対応するデータである。
Ｓ３０９の処理後又はＳ３０８がＮＯ判定の場合、メインＣＰＵ１０１は、セットされている判定データ（アドレスデータ）に基づいて、抽籤対象役の抽籤値が格納された領域のアドレスを算出し、該アドレスに格納された抽籤値を取得する（Ｓ３１０）。
Ｓ３１０の処理において、例えば、抽籤対象役が、その抽籤値がＲＴ状態及び設定値の両方に依存しない内部当籤役「Ｆ＿サボ２」である場合には、図９６に示す１バイト内部抽籤値テーブルからアドレス「ｄＮＭ＿Ｂ００Ｆ２６」に格納された抽籤値「１２８」が取得される。また、例えば、抽籤対象役が、その抽籤値がＲＴ状態により変化する内部当籤役「Ｆ＿ＲＴ３リプ＿１ｓｔ」であり、ＲＴ状態がＲＴ２状態である場合には、図９６に示す２バイト内部抽籤値テーブルからアドレス「ｄＲＴ２Ｂ００Ｆ１３４５６」に格納された抽籤値「１８００」が取得される。
また、Ｓ３１０の処理において、例えば、抽籤対象役が、その抽籤値が設定値により変化する内部当籤役「Ｆ＿強チリ１」である場合には、図９６に示す１バイト設定別内部抽籤値テーブルに規定されている６種類の抽籤値「１５０（設定１），１５０（設定２），１５０（設定３），１５０（設定４），１６０（設定５），１７０（設定６）」の中から設定値に対応する抽籤値が取得される。この際、設定値に対応する抽籤値の取得は、判定データに設定値データを加算（Ｓ３０９の処理）して求められたアドレスを指定することにより取得される。それゆえ、例えば、抽籤対象役が「Ｆ＿強チリ１」であり、設定値が「６」（設定値データが「５」）である場合には、アドレス「ｄＮＭＬＢ００Ｆ２８９＋５」に格納された抽籤値「１７０」が取得される。
なお、本実施形態では、例えば内部当籤役「Ｆ＿維持リプＡ」のように、その抽籤値がＲＴ状態及び設定値の両方に依存する役の場合には、内部抽籤値テーブル及び設定別内部抽籤値テーブルの両方を参照して、抽籤値が取得される。
次いで、メインＣＰＵ１０１は、乱数格納領域に格納された内部当籤役抽籤用の乱数値（０〜６５５３５のいずれか）を取得する（Ｓ３１１）。
次いで、メインＣＰＵ１０１は、抽籤実行処理を行う（Ｓ３１２）。この処理では、メインＣＰＵ１０１は、Ｓ３１０で取得された抽籤値に、Ｓ３１１で取得された乱数値を加算し、その加算結果を抽籤結果（抽籤対象役の当籤／非当籤）とする。なお、この抽籤実行処理において、抽籤値と乱数値との和が６５５３５を超えた場合（オーバーフローした場合）、抽籤対象役が当籤した（抽籤対象役が内部当籤役として決定された）と判定される。
次いで、メインＣＰＵ１０１は、乱数値に抽籤値を加算した値（抽籤実行後の乱数値）を新たな乱数値として、乱数格納領域に保存する（Ｓ３１３）。次いで、メインＣＰＵ１０１は、抽籤実行処理で当籤したか否か（オーバーフローが発生したか否か）を判別する（Ｓ３１４）。
Ｓ３１４において、メインＣＰＵ１０１が、抽籤実行処理で当籤したと判別したとき（Ｓ３１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、内部抽籤テーブルを参照して当籤した内部当籤役に対応する当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）を取得する（Ｓ３１５）。例えば、一般遊技中において、抽籤対象役が「Ｆ＿確チリリプ」であるときの抽籤実行処理で当籤した場合、Ｓ３１５の処理では、当り要求フラグステータス「（００Ｈ＊２５Ｈ）＋０２Ｈ」（特賞当籤番号＝０、小役当籤番号＝２）が取得される。そして、Ｓ３１５の処理後、メインＣＰＵ１０１は、内部抽籤処理を終了し、処理をメインフロー（図８２参照）のＳ２０５に移す。
一方、Ｓ３１４において、メインＣＰＵ１０１が、抽籤実行処理で当籤していないと判別したとき（Ｓ３１４がＮＯ判定の場合）、メインＣＰＵ１０１は、内部抽籤テーブルにおいて抽籤対象役を次の役に更新し、抽籤回数を１減算する（Ｓ３１６）。次いで、メインＣＰＵ１０１は、減算後の抽籤回数が「０」であるか否かを判別する（Ｓ３１７）。
Ｓ３１７において、メインＣＰＵ１０１が、減算後の抽籤回数が「０」でないと判別したとき（Ｓ３１７がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ３０５の処理に戻し、Ｓ３０５以降の処理を繰り返す。
一方、Ｓ３１７において、メインＣＰＵ１０１が、減算後の抽籤回数が「０」であると判別したとき（Ｓ３１７がＹＥＳ判定の場合）、すなわち、内部当籤役が「はずれ」である場合、メインＣＰＵ１０１は、ハズレステータスをセットする（Ｓ３１８）。なお、「ハズレステータス」は、特賞当籤番号及び小役当籤番号のいずれもが「０」となる当り要求フラグステータスに対応する。そして、Ｓ３１８の処理後、メインＣＰＵ１０１は、内部抽籤処理を終了し、処理をメインフロー（図８２参照）のＳ２０５に移す。
本実施形態では、上述のようにして内部抽籤処理が行われる。なお、上述した内部抽籤処理中のＳ３０２〜Ｓ３０５の処理は、メインＣＰＵ１０１が、図９３Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ３０５の判定データの取得処理は、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」により実行される。
ソースプログラム上において、例えば、ソースコード「ＬＤＩＮ ｓｓ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに「１」を加算したアドレスで指定されるメモリの内容（データ）が、ｓｓ（ＢＣ、ＤＥ、ＡＣ、ＡＥ又はＢＤ）ペアレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。それゆえ、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（データ）が、ＡＣレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。なお、Ｓ３０５の判定データの取得処理では、上述のように、この「ＬＤＩＮ」命令（所定の読み出し命令）により、Ａレジスタに、判定データ（「抽籤値選択テーブルｏｒ抽籤係数テーブル」の値）が格納され、Ｃレジスタに当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）が格納される。
上述のように、内部抽籤処理中のＳ３０５の判定データの取得処理では、一つの命令コード（「ＬＤＩＮ」命令）により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
また、上述した内部抽籤処理中のＳ３０８及びＳ３０９の処理は、メインＣＰＵ１０１が、図９３Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ３０９の設定値データ（０〜５のいずれか）の加算処理は、メインＣＰＵ１０１が図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」及び「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」をこの順で実行することにより行われる。なお、「ＭＵＬ」命令及び「ＡＤＤＱ」命令はともに、メインＣＰＵ１０１専用命令コードであり、「ＡＤＤＱ」命令は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＭＵＬ Ａ，ｎ」が実行されると、Ａレジスタの格納データと、１バイトの整数ｎとを乗算し、その乗算結果をＡレジスタに格納する。それゆえ、図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」では、Ａレジスタの内容（格納データ）に、１バイトの整数６が乗算され、その乗算結果がＡレジスタに格納される。なお、この乗算処理は、マイクロプロセッサ９１に含まれる演算回路１０７（図９参照）により実行される。すなわち、本実施形態のパチスロ１では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路（演算回路１０７）が設けられているので、乗算処理及び除算処理の効率化を図ることができる。
また、ソースプログラム上において、例えば、ソースコード「ＡＤＤＱ ｒ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）及び１バイトの整数ｋ（直値：下位側アドレス値）で指定されたアドレスのメモリの内容（格納データ）に、ｒレジスタ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ又はＬレジスタ）の格納データが加算され、該加算結果がｒレジスタに格納される。それゆえ、図９３Ｂ中のソースコード「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」が実行されると、Ｑレジスタの格納データ及び１バイトの整数値「．ＬＯＷ．ｗＷＡＶＥＮＵＭ」で指定されたアドレスのメモリの内容（設定値データ）にＡレジスタの内容（格納データ）が加算され、該加算結果がＡレジスタに格納される。
すなわち、図９３Ｂに示す例では、Ｓ３０９の設定値の加算処理において、抽籤テーブル選択用相対値に係数「６」を乗算して、その乗算値に設定値データを加算することにより、抽籤対象役の抽籤値が格納された抽籤テーブルのアドレスを算出している。
上述のように、本実施形態では、内部抽籤処理において、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用命令コード（「ＡＤＤＱ」命令）が用いられており、この命令コードを用いれば、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。それゆえ、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［図柄設定処理］
次に、図９７〜図１００を参照して、メインフロー（図８２参照）中のＳ２０５で行う図柄設定処理について説明する。
図９７は、図柄設定処理の手順を示すフローチャートである。図９８は、特賞（ボーナス）当籤番号及び小役当籤番号と、内部当籤役との対応表である。なお、図９８では、「はずれ（００）」に対応する特賞当籤番号及び小役当籤番号の図示は省略している。また、図９９は、図柄設定処理中のＳ３２４〜Ｓ３３０の処理を実行するためのソースプログラムの一例を示す図であり、図１００は、図柄設定処理のソースプログラム上で、実際に参照される当り要求フラグテーブル（フラグデータテーブル、当籤フラグテーブルデータ）の構成の一例を示す図である。
まず、メインＣＰＵ１０１は、内部抽籤処理で取得された当り要求フラグステータスに基づいて、特賞当籤番号及び小役当籤番号を抽出し、該抽出された特賞当籤番号及び小役当籤番号をメインＲＡＭ１０３内の当籤番号格納領域（不図示）に保存する（Ｓ３２１）。
本実施形態では、図９８に示すように、特賞（ボーナス）当籤番号「１」及び「２」には、それぞれ、内部当籤役「Ｆ＿ＢＢ１」及び「Ｆ＿ＢＢ２」が対応付けられている。また、小役当籤番号「１」〜「３６」には、それぞれ、内部当籤役「Ｆ＿チリリプ」〜「Ｆ＿ＲＢ役４」が対応付けられている。そして、図９４で説明したように、当り要求フラグステータスの値は、特賞当籤番号に特賞番号（本実施形態では「３７（１６進数では２５Ｈ）」）を乗算した値に、小役当籤番号を加算した値である。それゆえ、Ｓ３２１の処理において、当り要求フラグステータスの値から特賞当籤番号及び小役当籤番号を抽出するため、本実施形態では、メインＣＰＵ１０１は、当り要求フラグステータスの値を特賞番号（「３７」）で除算する。その結果、除算処理により生成された、商の値が特賞当籤番号（１０進数で０〜２のいずれか）となり、余りの値が小役当籤番号（１０進数で０〜３６のいずれか）となる。
次いで、メインＣＰＵ１０１は、抽出された小役当籤番号に基づいて、小役が当籤したか否かを判別する（Ｓ３２２）。この処理において、小役当籤番号が１〜３６のいずれかである場合には、メインＣＰＵ１０１は、小役が当籤したと判定し、小役当籤番号が０である場合には、メインＣＰＵ１０１は、小役が当籤しなかったと判定する。
Ｓ３２２において、メインＣＰＵ１０１が、小役が当籤していないと判別したとき（Ｓ３２２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３３１の処理を行う。一方、Ｓ３２２において、メインＣＰＵ１０１が、小役が当籤したと判別したとき（Ｓ３２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号を減算結果の初期値としてセットする（Ｓ３２３）。
次いで、メインＣＰＵ１０１は、当り要求フラグテーブル（図１００参照）をセットする（Ｓ３２４）。次いで、メインＣＰＵ１０１は、減算結果を１減算し、該減算結果を更新する（Ｓ３２５）。次いで、メインＣＰＵ１０１は、減算結果が「０」未満であるか否かを判別する（Ｓ３２６）。
Ｓ３２６において、メインＣＰＵ１０１が、減算結果が「０」未満でないと判別したとき（Ｓ３２６がＮＯ判定の場合）、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ３２７）。なお、Ｓ３２７のビット数算出処理では、当り要求フラグテーブルに規定されている、小役当籤番号に対応する当り要求フラグデータの格納領域のブロック数を取得する。
なお、本実施形態では、当り要求フラグ格納領域（内部当籤役格納領域）において、当り要求格納領域０〜７のブロックと、当り要求格納領域８〜１１のブロックとが設けられている。それゆえ、Ｓ３２７のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数の最大値は「２」となる。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、当り要求フラグテーブル（図１００参照）に示すように、当り要求格納領域０〜７のブロックに含まれる格納領域７と、当り要求格納領域８〜１１のブロックに含まれる格納領域９にそれぞれ当り要求フラグデータが規定されているので、Ｓ３２７のビット数算出処理で取得される当り要求フラグデータの格納領域のブロック数は「２」となる。
次いで、メインＣＰＵ１０１は、ビット数算出処理を行う（Ｓ３２８）。なお、Ｓ３２８のビット数算出処理では、当り要求フラグテーブル（図１００参照）において規定されるブロック単位の当り要求フラグデータのバイト数を算出する。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、当り要求フラグテーブル（図１００参照）に示すように格納領域７及び格納領域９ではともに１バイトの当り要求フラグデータが格納されるので、Ｓ３２８のビット数算出処理で取得されるブロック単位の当り要求フラグデータのバイト数は１バイトとなる。なお、図１００に記載のテーブルにおいて、格納領域７に格納される当り要求フラグデータには「１０００００００Ｂ ｜０１００００００Ｂ」と記載されているが、これは、格納領域７に格納される当り要求フラグデータが「１０００００００Ｂ」又は（「｜」は論理和の記号）「０１００００００Ｂ」であることを意味する。
なお、上述したＳ３２５〜Ｓ３２８の処理は、小役当籤番号の回数だけ繰り返される。例えば、内部当籤役が「Ｆ＿確チリリプ」（小役当籤番号が「２」）である場合には、上述したＳ３２５〜Ｓ３２８の処理は、２回繰り返される。また、Ｓ３２５〜Ｓ３２８の処理が複数回繰り返される場合には、Ｓ３２７及びＳ３２８のビット数算出処理でそれぞれ取得されるブロック数及びブロック単位の当り要求フラグデータのバイト数は、別の格納領域に保存される。また、上述したＳ３２５〜Ｓ３２８の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数は、当り要求フラグデータの格納先を指定する情報（オンビット情報）となる。
ここで再度、Ｓ３２６の処理に戻って、Ｓ３２６において、メインＣＰＵ１０１が、減算結果が「０」未満であると判別したとき（Ｓ３２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当り要求フラグ格納領域（内部当籤役格納領域）のセット処理を行う（Ｓ３２９）。この際、メインＣＰＵ１０１は、上述したＳ３２５〜Ｓ３２８の処理により得られたブロック数及びブロック単位の当り要求フラグデータのバイト数（オンビット情報）に基づいて、チェック（更新）対象となる当り要求フラグ格納領域のみをセットする。具体的には、チェック（更新）対象となる当り要求フラグ格納領域のアドレスをＤＥレジスタに格納する（図９９参照）。
次いで、メインＣＰＵ１０１は、圧縮データ格納処理を行う（Ｓ３３０）。この処理では、メインＣＰＵ１０１は、主に、当り要求フラグデータをチェック（更新）対象となる当り要求フラグ格納領域内の所定の格納領域に転送（展開）する処理を行う。圧縮データ格納処理の詳細については、後述の図１０１を参照しながら後で説明する。
Ｓ３３０の処理後又はＳ３２２がＮＯ判定の場合、メインＣＰＵ１０１は、持越役格納領域（図３１参照）を参照して、持越役があるか否かを判別する（Ｓ３３１）。Ｓ３３１において、メインＣＰＵ１０１が、持越役があると判別したとき（Ｓ３３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３３４の処理を行う。
一方、Ｓ３３１において、メインＣＰＵ１０１が、持越役がないと判別したとき（Ｓ３３１がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ３２１の処理で抽出された特賞当籤番号に基づいて、ボーナス役（ＢＢ１又はＢＢ２）が当籤したか否かを判別する（Ｓ３３２）。
Ｓ３３２において、メインＣＰＵ１０１が、ボーナス役が当籤していないと判別したとき（Ｓ３３２がＮＯ判定の場合）、メインＣＰＵ１０１は、図柄判定処理を終了し、処理をメインフロー（図８２参照）のＳ２０６に移す。
一方、Ｓ３３２において、メインＣＰＵ１０１が、ボーナス役が当籤したと判別したとき（Ｓ３３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤した特賞当籤番号を持越役格納領域に格納する（Ｓ３３３）。
Ｓ３３３の処理後又はＳ３３１がＮＯ判定の場合、メインＣＰＵ１０１は、特賞当籤番号を当籤番号格納領域（不図示）にセットし、当り要求フラグ格納領域に当り要求フラグデータをセットし、ＲＴ状態をＲＴ５状態にセットし、ＲＴ遊技数（ＲＴ１状態の消化ゲーム数）をクリア（「０」）する（Ｓ３３４）。そして、Ｓ３３４の処理後、メインＣＰＵ１０１は、図柄設定処理を終了し、処理をメインフロー（図８２参照）のＳ２０６に移す。
本実施形態では、上述のようにして図柄設定処理が行われる。上述した図柄設定処理中のＳ３２４〜Ｓ３３０の処理（入賞に係るデータの圧縮・展開処理）は、メインＣＰＵ１０１が、図９９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ３３０の圧縮データ格納処理は、メインＣＰＵ１０１が図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。
「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。なお、Ｓ３３０の圧縮データ格納処理では、上述のように、当り要求フラグテーブルに格納された当り要求フラグデータ（圧縮データ）が、対応する当り要求フラグ格納領域に展開（コピー）される。
また、上述した図柄設定処理中のＳ３２９の当り要求フラグ格納領域のアドレスのセット処理は、メインＣＰＵ１０１が図９９中のソースコード「ＬＤＱ ＤＥ，．ＬＯＷ．ｗＷＡＶＥＢＩＴ」を実行することにより行われる。すなわち、図柄設定処理中のＳ３２９の処理は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用の「ＬＤＱ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
さらに、本実施形態では、上述した図柄設定処理中のＳ３２４〜Ｓ３３０で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
［圧縮データ格納処理］
次に、図１０１を参照して、例えば、図柄判定処理（図９７参照）中のＳ３３０で行う圧縮データ処理について説明する。図１０１は、圧縮データ格納処理の手順を示すフローチャートである。
なお、図１０１に示す圧縮データ格納処理は、図柄判定処理（図９７参照）中のＳ３３０だけでなく、後述の図柄コード取得処理（後述の図１２８参照）中のＳ６４９においても実行される。図柄判定処理（図９７参照）中のＳ３３０で実行される圧縮データ格納処理では、処理対象となるフラグデータは当り要求フラグデータ（当籤役に係るフラグデータ）となるが、後述の図柄コード取得処理（後述の図１２８参照）中のＳ６４９で実行される圧縮データ格納処理では、処理対象となるフラグデータは入賞作動フラグデータ（入賞役に係るフラグデータ）である。そして、処理対象となるフラグデータの種別が異なること以外は、両者の処理は同じ処理になる。
それゆえ、図１０１のフローチャートでは、処理対象とするフラグデータを「処理対象フラグデータ」と記し、処理対象となるフラグテーブルを「処理対象フラグテーブル」と記す。また、この記載に合わせて、以下の圧縮データ格納処理の説明においても、当り要求フラグデータ又は入賞作動フラグデータを「処理対象フラグデータ」と称し、当り要求フラグテーブル（図１００参照）又は後述の図柄対応入賞作動テーブル（例えば、後述の図１３０Ａ等参照）を「処理対象フラグテーブル」と称す。
まず、メインＣＰＵ１０１は、格納先チェックビットをセットする（Ｓ３４１）。この処理では、格納先チェックビットはＡレジスタ以外のレジスタに格納される。
格納先チェックビットは、処理対象フラグデータの格納先（転送先）となるブロックを指定するための１バイトのデータである。本実施形態では、当り要求フラグ格納領域及び入賞作動フラグ格納領域はともに、２つのブロック（格納領域０〜７のブロック及び格納領域８〜１１のブロック）で構成される。そして、例えば、内部当籤役「Ｆ＿確チリリプ」が決定された場合には、図１００の当り要求フラグテーブルに示すように格納領域７及び格納領域９のそれぞれに当り要求フラグデータが格納されるので（格納先のブロック数が「２」になるので）、Ｓ３４１の処理では、格納先チェックビットとして、「００００００１１Ｂ」がセットされる。なお、この１バイトのデータのビット０の値（１／０）が格納領域０〜７のブロック内の格納先の有無に対応し、ビット１の値（１／０）が格納領域８〜１１のブロック内の格納先の有無に対応する。
次いで、メインＣＰＵ１０１は、バイト単位の転送カウンタの値を「８」にセットする（Ｓ３４２）。本実施形態では、各ブロックのバイト数が「８」であるので、転送カウンタの初期値には「８」がセットされる。
次いで、格納先チェックビットから転送指示ビットの値を抽出する（Ｓ３４３）。なお、転送指示ビットは、格納先チェックビット内のビット０のデータに対応し、Ｓ３４３の処理では、１バイトのレジスタに格納されている格納先チェックビットを１回（１ビット分）右シフトすることにより、転送指示ビットが抽出される。具体的には、格納先チェックビットが格納された１バイトのレジスタ（Ａレジスタ以外のレジスタ）を１回右シフトすると、ビット７〜ビット１に格納されているデータがそれぞれビット６〜ビット０に移動するとともに、シフト前のビット０のデータが出力される。そして、このシフト処理により出力されたデータが転送指示ビットの値となる。
次いで、メインＣＰＵ１０１は、抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する（Ｓ３４４）。この処理では、メインＣＰＵ１０１は、抽出された転送指示ビットの値が「１」である場合に転送指示があると判定する。例えば、格納先チェックビットとして、「００００００１１Ｂ」がセットされた場合、１回目（格納領域の１ブロック目に対応）及び２回目（格納領域の２ブロック目に対応）のＳ３４４の判定処理では、転送指示ありの判定となるが、３回目以降のＳ３４４の判定処理では、転送指示なしの判定となる。
Ｓ３４４において、メインＣＰＵ１０１が、転送指示がないと判別したとき（Ｓ３４４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３５４の処理を行う。
一方、Ｓ３４４において、メインＣＰＵ１０１が、転送指示があると判別したとき（Ｓ３４４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理対象フラグテーブルからバイト単位格納先指定情報を取得する（Ｓ３４５）。この処理では、バイト単位格納先指定情報として、処理対象フラグテーブル内の処理対象役（当籤役又は入賞役）のフラグデータが格納された領域の先頭アドレスに格納されている、転送先を示す１バイトのデータが取得される。例えば、内部当籤役が「Ｆ＿確チリリプ」である場合には、図１００に示す当り要求フラグテーブル内の「Ｆ＿確チリリプ」のフラグデータが格納された領域の先頭アドレスに格納されている、格納領域７を転送先として指定する１バイトデータ「１０００００００Ｂ」がバイト単位格納先指定情報として取得される。
次いで、メインＣＰＵ１０１は、処理対象フラグテーブル内で参照するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３４６）。また、この処理では、メインＣＰＵ１０１は、処理対象フラグデータの格納（転送）先となるブロックの先頭格納領域を指定するアドレスを初期アドレスとしてセットする。例えば、１ブロック目の処理では、Ｓ３４６の処理において、初期アドレスとして格納領域０のアドレスがセットされ、２ブロック目の処理では、Ｓ３４６の処理において、初期アドレスとして格納領域８のアドレスがセットされる。
次いで、メインＣＰＵ１０１は、バイト単位格納先指定情報から転送指示ビットの値を抽出する（Ｓ３４７）。なお、ここでいう転送指示ビットは、バイト単位格納先指定情報のビット０に対応し、Ｓ３４７の処理では、１バイトのレジスタに格納されているバイト単位格納先指定情報を１回右シフトすることにより、転送指示ビットの値を抽出する（ビット０のデータを出力する）。
次いで、メインＣＰＵ１０１は、Ｓ３４７の処理で抽出された転送指示ビットの値に基づいて、転送指示があるか否かを判別する（Ｓ３４８）。この処理では、メインＣＰＵ１０１は、抽出された転送指示ビットの値が「１」である場合、転送指示があると判定する。例えば、バイト単位格納先指定情報として、「００００００１０Ｂ」がセットされた場合、２回目（１ブロック目の格納領域１又は２ブロック目の格納領域９）のＳ３４７の処理でビット１のデータ「１」が転送指示ビットの値として出力され転送指示ありの判定となるが、１回目及び３〜８回目のＳ３４７の処理では、転送指示なしの判定となる。
Ｓ３４８において、メインＣＰＵ１０１が、転送指示がないと判別したとき（Ｓ３４８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ３５１の処理を行う。
一方、Ｓ３４８において、メインＣＰＵ１０１が、転送指示があると判別したとき（Ｓ３４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在セットされている処理対象フラグテーブル内のアドレスに格納されている処理対象フラグデータ（当り要求フラグデータ又は入賞作動フラグデータ）を、指定された格納領域に転送（コピー）する（Ｓ３４９）。
例えば、内部当籤役が「Ｆ＿確チリリプ」であり、現在の処理が１ブロック目の格納領域（格納領域０〜７）に対して行われている場合には、バイト単位格納先指定情報が「１０００００００Ｂ」（格納領域７を格納先として指定するデータ）となるので、８回目のＳ３４７の処理で転送指示があると判定され、その後のＳ３４９の処理で、当り要求フラグデータ「１０００００００Ｂ」、「０１００００００Ｂ」、「００１０００００Ｂ」及び「０００１００００Ｂ」のいずれかが、当り要求フラグ格納領域の格納領域７に転送（コピー）される。
次いで、メインＣＰＵ１０１は、処理対象フラグテーブル内で参照するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３５０）。
Ｓ３５０の処理後又はＳ３４８がＮＯ判定の場合、メインＣＰＵ１０１は、処理対象フラグデータの格納先となる格納領域を指定するアドレスの更新処理（アドレスを１加算する処理）を行う（Ｓ３５１）。次いで、メインＣＰＵ１０１は、転送カウンタの値を１減算する（Ｓ３５２）。
次いで、メインＣＰＵ１０１は、転送カウンタの値が「０」であるか否かを判別する（Ｓ３５３）。Ｓ３５３において、メインＣＰＵ１０１が、転送カウンタの値が「０」でないと判別したとき（Ｓ３５３がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ３４７の処理に戻し、Ｓ３４７以降の処理を繰り返す。
一方、Ｓ３５３において、メインＣＰＵ１０１が、転送カウンタの値が「０」であると判別したとき（Ｓ３５３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在の格納先チェックビットに転送指示対象が残っているか否かを判別する（Ｓ３５４）。この処理では、メインＣＰＵ１０１は、現処理時点において、格納先チェックビット内に「１」が格納されているビットが残っているか否かを判別する。そして、メインＣＰＵ１０１は、格納先チェックビット内に「１」が格納されているビットが残っている場合、すなわち、処理対象となるブロックが存在する場合には、現在の格納先チェックビットに転送指示対象が残っていると判定する。
Ｓ３５４において、メインＣＰＵ１０１が、現在の格納先チェックビットに転送指示対象が残っていると判別したとき（Ｓ３５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ３４２の処理に戻し、Ｓ３４２以降の処理を繰り返す。一方、Ｓ３５４において、メインＣＰＵ１０１が、現在の格納先チェックビットに転送指示対象が残っていないと判別したとき（Ｓ３５４がＮＯ判定の場合）、メインＣＰＵ１０１は、圧縮データ格納処理を終了し、処理を例えば図柄判定処理（図９７参照）中のＳ３３１に移す。
［第２インターフェースボード制御処理（規定外）］
次に、図１０２を参照して、メインフロー（図８２参照）中のＳ２０７で行う第２インターフェースボード制御処理について説明する。図１０２は、第２インターフェースボード制御処理の手順を示すフローチャートである。なお、この処理は、メインＲＡＭ１０３内の規定外作業領域（図１２Ｃ参照）で行われる。また、この第２インターフェースボード制御処理で用いられるプログラムはメインＲＯＭ１０２内の規定外エリアに格納されている（図１２Ｂ参照）。
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３内のスタックエリアのアドレスデータを退避させる（Ｓ３６１）。次いで、メインＣＰＵ１０１は、メインＲＡＭ１０３内の規定外スタックエリアのアドレスデータをスタックポインタ（ＳＰ）にセットする（Ｓ３６２）。
次いで、メインＣＰＵ１０１は、ナビデータを取得する（Ｓ３６３）。次いで、メインＣＰＵ１０１は、ナビ変換テーブルをメインＲＡＭ１０３内の規定外作業領域にセットする（Ｓ３６４）。
次いで、メインＣＰＵ１０１は、ナビ変換テーブルを参照して第２インターフェース用押し順番号を取得する（Ｓ３６５）。次いで、メインＣＰＵ１０１は、取得した第２インターフェース用押し順番号を、規定外作業領域に設けられた規定外押し順番号格納領域（不図示）に格納する（Ｓ３６６）。次いで、メインＣＰＵ１０１は、規定外作業領域に設けられた押下位置テーブル選択カウンタの値に「０」をセットする（Ｓ３６７）。
次いで、メインＣＰＵ１０１は、取得したナビデータが押し順ナビ（押し順小役用のナビデータ）であるか否かを判別する（Ｓ３６８）。Ｓ３６８において、メインＣＰＵ１０１が、取得したナビデータが押し順ナビであると判別したとき（Ｓ３６８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３７２の処理を行う。
一方、Ｓ３６８において、メインＣＰＵ１０１が、取得したナビデータが押し順ナビでないと判別したとき（Ｓ３６８がＮＯ判定の場合）、メインＣＰＵ１０１は、取得したナビデータがＢＢ１停止操作用のナビデータ（１０）であるか否かを判別する（Ｓ３６９）。
Ｓ３６９において、メインＣＰＵ１０１が、取得したナビデータがＢＢ１停止操作用のナビデータであると判別したとき（Ｓ３６９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ３７１の処理を行う。一方、Ｓ３６９において、メインＣＰＵ１０１が、取得したナビデータがＢＢ１停止操作用のナビデータでないと判別したとき（Ｓ３６９がＮＯ判定の場合）、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に「１」を加算する（Ｓ３７０）。Ｓ３７０において、押下位置テーブル選択カウンタの値に「１」を加算する処理は、押下位置テーブル（不図示）からＢＢ２の押下位置を取得するために行われる処理である。
Ｓ３７０の処理後又はＳ３６９がＹＥＳ判定の場合、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に「１」を加算する（Ｓ３７１）。Ｓ３７１において、押下位置テーブル選択カウンタの値に「１」を加算する処理は、押下位置テーブル（不図示）からＢＢ１又はＢＢ２の押下位置を取得するために行われる処理である。
Ｓ３７１の処理後又はＳ３６８がＹＥＳ判定の場合、メインＣＰＵ１０１は、押下位置テーブル選択カウンタの値に基づいて、押下位置テーブル（不図示）を選択する（Ｓ３７２）。次いで、メインＣＰＵ１０１は、選択した押下位置テーブルを参照して、３リール分（左リール３Ｌ、中リール３Ｃ及び右リール３Ｒ）の押下位置データを取得する（Ｓ３７３）。次いで、メインＣＰＵ１０１は、取得した押下位置データを規定外作業領域に設けられた規定外押下位置格納領域（不図示）に格納する（Ｓ３７４）。Ｓ３６７〜Ｓ３７１の処理により、ナビデータが押し順ナビであれば、押下位置テーブル選択カウンタの値は「０」となり、ナビデータがＢＢ１停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「１」となり、ナビデータがＢＢ２停止操作用のナビデータであれば、押下位置テーブル選択カウンタの値は「２」となる。すなわち、ナビデータに基づいて、押下位置データが取得される。
次いで、メインＣＰＵ１０１は、第２インターフェースボード出力処理を行う（Ｓ３７５）。なお、第２インターフェースボード出力処理の詳細については、後述の図１０３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、全レジスタの復帰処理を行う（Ｓ３７６）。次いで、メインＣＰＵ１０１は、Ｓ３６１で退避させたスタックエリアのアドレスデータをスタックポインタ（ＳＰ）にセットする（Ｓ３７７）。そして、Ｓ３７７の処理後、メインＣＰＵ１０１は、第２インターフェースボード制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０８に移す。
［第２インターフェースボード出力処理］
次に、図１０３を参照して、第２インターフェースボード制御処理（図１０２参照）中のＳ３７５で行う第２インターフェースボード出力処理について説明する。図１０３は、第２インターフェースボード出力処理の手順を示すフローチャートである。なお、この第２インターフェースボード出力処理は、メインＲＡＭ１０３の規定外作業領域で行われる。
まず、メインＣＰＵ１０１は、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信動作が行われているか否かを判別する（Ｓ３８１）。Ｓ３８１において、メインＣＰＵ１０１が、第２インターフェース用シリアル回線を介して送信動作が行われていると判別したとき（Ｓ３８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、第２インターフェースボード出力処理を終了し、処理を第２インターフェースボード制御処理（図１０２参照）のＳ３７６に移す。
一方、Ｓ３８１において、メインＣＰＵ１０１が、第２インターフェース用シリアル回線を介して送信動作が行われていないと判別したとき（Ｓ３８１がＮＯ判定の場合）、メインＣＰＵ１０１は、規定外作業領域に設けられたループカウンタの値に「３」（リールの個数）をセットし、シリアル通信用サム値に初期値「１」をセットする（Ｓ３８２）。次いで、メインＣＰＵ１０１は、第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して、送信開始データを送信する（Ｓ３８３）。
次いで、メインＣＰＵ１０１は、所定のリール（回胴）の規定外押下位置格納領域を参照し、所定のリールの押下位置データを取得する（Ｓ３８４）。次いで、メインＣＰＵ１０１は、参照する規定外押下位置格納領域を次の対象リール（回胴）のそれに更新する（Ｓ３８５）。
次いで、メインＣＰＵ１０１は、パルス変換データ（不図示）及び取得した押下位置データに基づいて、押下位置データ（図柄位置）に対応するパルス数データを取得する（Ｓ３８６）。なお、押下位置データ（図柄位置）とパルス数データとの対応関係の詳細については省略するが、例えば、取得した押下位置データ（図柄位置）が「３」（左リール３Ｌでは図柄「白７」）である場合には、パルス数データとして「３８」が取得され、押下位置データ（図柄位置）が「１０」（左リール３Ｌでは図柄「リプレイ」）である場合には、パルス数データとして「１５５」が取得される。また、例えば、取得した押下位置データ（図柄位置）が「１２」（左リール３Ｌでは図柄「青７」）である場合には、パルス数データとして「１８９」が取得され、押下位置データ（図柄位置）が「１５」（左リール３Ｌでは図柄「リプレイ」）である場合には、パルス数データとして「２３９」が取得される。
次いで、メインＣＰＵ１０１は、取得したパルス数データを第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信する（Ｓ３８７）。次いで、メインＣＰＵ１０１は、シリアル通信用サム値にパルス数データを加算する（Ｓ３８８）。次いで、メインＣＰＵ１０１は、ループカウンタの値を１減算する（Ｓ３８９）。
次いで、メインＣＰＵ１０１は、ループカウンタの値が「０」であるか否かを判別する（Ｓ３９０）。Ｓ３９０において、メインＣＰＵ１０１が、ループカウンタの値が「０」でないと判別したとき（Ｓ３９０がＮＯ判定の場合）、メインＣＰＵ１０１は、対象リールを次のリールに変更するとともに、処理をＳ３８４に戻し、Ｓ３８４以降の処理を繰り返す。
一方、Ｓ３９０において、メインＣＰＵ１０１が、ループカウンタの値が「０」であると判別したとき（Ｓ３９０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、シリアル通信用サム値を第２インターフェース用シリアル回線（第２シリアル通信回路１１５：ＳＣＵ２）を介して送信する（Ｓ３９１）。そして、Ｓ３９１の処理後、メインＣＰＵ１０１は、第２インターフェースボード出力処理を終了し、処理を第２インターフェースボード制御処理（図１０２参照）のＳ３７６に移す。
［状態別制御処理］
次に、図１０４を参照して、メインフロー（図８２参照）中のＳ２０８で行う状態別制御処理について説明する。図１０４は、状態別制御処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、サブフラグ変換処理を行う（Ｓ４０１）。この処理では、メインＣＰＵ１０１は、内部当籤役をサブフラグ（図３６及び図３７参照）に変換する処理を行う。なお、サブフラグ変換処理の詳細については、後述の図１０５を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ナビセット処理を行う（Ｓ４０２）。この処理では、メインＣＰＵ１０１は、ＲＴ状態、遊技状態及び小役当籤番号に基づいてナビデータを取得する。なお、ナビセット処理の詳細については、後述の図１０８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、現在のＲＴ状態がＲＴ４状態であるか否かを判別する（Ｓ４０３）。Ｓ４０３において、メインＣＰＵ１０１が、現在のＲＴ状態がＲＴ４状態でないと判別したとき（Ｓ４０３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４０６の処理を行う。
一方、Ｓ４０３において、メインＣＰＵ１０１が、現在のＲＴ状態がＲＴ４状態であると判別したとき（Ｓ４０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、フラグ変換処理を行う（Ｓ４０４）。この処理では、メインＣＰＵ１０１は、サブフラグをサブフラグＥＸ（図３６参照）に変換するためのフラグ変換抽籤処理（サブフラグデータの圧縮処理）を行う。このフラグ変換処理により、１９種類（ハズレも含む）のサブフラグが、９種類（ハズレも含む）のサブフラグＥＸに変換（圧縮）される。なお、フラグ変換処理の詳細については、後述の図１１１を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、サブフラグ圧縮処理を行う（Ｓ４０５）。この処理では、メインＣＰＵ１０１は、サブフラグＥＸをサブフラグＤ（図３６参照）に変換し、サブフラグデータのさらなる圧縮処理を行う。このサブフラグ圧縮処理により、９種類（ハズレも含む）のサブフラグＥＸが、７種類（ハズレも含む）のサブフラグＤに変換（圧縮）される。
Ｓ４０５の処理後又はＳ４０３がＮＯ判定の場合、メインＣＰＵ１０１は、現在の遊技状態が通常遊技状態であるか否かを判別する（Ｓ４０６）。
Ｓ４０６において、メインＣＰＵ１０１が、現在の遊技状態が通常遊技状態であると判別したとき（Ｓ４０６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、通常中スタート時処理を行う（Ｓ４０７）。なお、通常中スタート時処理の詳細については、後述の図１１２を参照しながら後で説明する。そして、Ｓ４０７の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
一方、Ｓ４０６において、メインＣＰＵ１０１が、現在の遊技状態が通常遊技状態でないと判別したとき（Ｓ４０６がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＺであるか否かを判別する（Ｓ４０８）。
Ｓ４０８において、メインＣＰＵ１０１が、現在の遊技状態がＣＺであると判別したとき（Ｓ４０８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ中スタート時処理を行う（Ｓ４０９）。なお、ＣＺ中スタート時処理の詳細については、後述の図１１３を参照しながら後で説明する。そして、Ｓ４０９の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
一方、Ｓ４０８において、メインＣＰＵ１０１が、現在の遊技状態がＣＺでないと判別したとき（Ｓ４０８がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態が通常ＡＲＴであるか否かを判別する（Ｓ４１０）。
Ｓ４１０において、メインＣＰＵ１０１が、現在の遊技状態が通常ＡＲＴであると判別したとき（Ｓ４１０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を行う（Ｓ４１１）。なお、通常ＡＲＴ中スタート時処理の詳細については、後述の図１１７を参照しながら後で説明する。そして、Ｓ４１１の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
一方、Ｓ４１０において、メインＣＰＵ１０１が、現在の遊技状態が通常ＡＲＴでないと判別したとき（Ｓ４１０がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＴであるか否かを判別する（Ｓ４１２）。
Ｓ４１２において、メインＣＰＵ１０１が、現在の遊技状態がＣＴであると判別したとき（Ｓ４１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を行う（Ｓ４１３）。なお、ＣＴ中スタート時処理の詳細については、後述の図１１８を参照しながら後で説明する。そして、Ｓ４１３の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
一方、Ｓ４１２において、メインＣＰＵ１０１が、現在の遊技状態がＣＴでないと判別したとき（Ｓ４１２がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がボーナス状態であるか否かを判別する（Ｓ４１４）。
Ｓ４１４において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態であると判別したとき（Ｓ４１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を行う（Ｓ４１５）。なお、ＢＢ中スタート時処理の詳細については、後述の図１２５を参照しながら後で説明する。そして、Ｓ４１５の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
一方、Ｓ４１４において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態でないと判別したとき（Ｓ４１４がＮＯ判定の場合）、メインＣＰＵ１０１は、その他処理を行う（Ｓ４１６）。この処理では、メインＣＰＵ１０１は、上記各種判定処理で対象となった遊技状態以外の遊技状態に応じた処理を行う。例えば、現在の遊技状態がＡＲＴ準備状態である場合には、ＡＲＴ準備状態に対応した処理を行う。そして、Ｓ４１６の処理後、メインＣＰＵ１０１は、状態別制御処理を終了し、処理をメインフロー（図８２参照）のＳ２０９に移す。
［サブフラグ変換処理］
次に、図１０５〜図１０７を参照して、状態別制御処理（図１０４参照）中のＳ４０１で行うサブフラグ変換処理について説明する。図１０５は、サブフラグ変更処理の手順を示すフローチャートである。また、図１０６は、サブフラグ変更処理を実行するためのソースプログラムの一例を示す図であり、図１０７は、サブフラグ変換処理のソースプログラム上で、実際に参照されるサブフラグ変換テーブル（変換テーブル）の構成の一例を示す図である。
まず、メインＣＰＵ１０１は、小役当籤番号（０〜３６）を取得する（Ｓ４２１）。次いで、メインＣＰＵ１０１は、現在、ボーナス作動中であるか否かを判別する（Ｓ４２２）。
Ｓ４２２において、メインＣＰＵ１０１が、現在、ボーナス作動中であると判別したとき（Ｓ４２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、小役当籤番号をボーナス作動中のサブフラグに変換して保存する（Ｓ４２３）。この小役当籤番号をボーナス作動中のサブフラグに変換する処理は、メインＣＰＵ１０１が図１０６中のソースコード「ＳＵＢ（減算命令） ｃＮＨＴ＿ＲＢＳＴ−ｃ７ＨＴ１＿ＦＬＡ」を実行することにより行われる。そして、本実施形態では、この「ＳＵＢ」命令の実行により、一律、小役当籤番号をサブフラグ「サボテン（１４）」に変換する。そして、Ｓ４２３の処理後、メインＣＰＵ１０１は、サブフラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０２に移す。
一方、Ｓ４２２において、メインＣＰＵ１０１が、現在、ボーナス作動中でないと判別したとき（Ｓ４２２がＮＯ判定の場合）、メインＣＰＵ１０１は、図１０７に示すサブフラグ変換テーブルをセットする（Ｓ４２４）。この処理では、判定対象とするサブフラグの初期値を「ハズレ（００）」にセットするとともの参照対象とする図１０７に示すサブフラグ変換テーブル内のブロックの初期アドレスとして、サブフラグ「ハズレ（００）」が格納されているアドレス（「ｄＳＢＣＶＴＢ＋１」）をセットする。
次いで、メインＣＰＵ１０１は、現在、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであるか否かを判別する（Ｓ４２５）。
Ｓ４２５において、メインＣＰＵ１０１が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータでないと判別したとき（Ｓ４２５がＮＯ判定の場合）、メインＣＰＵ１０１は、参照対象とするサブフラグ変換テーブル内のブロックを次のアドレスのブロックに更新する（Ｓ４２６）。次いで、メインＣＰＵ１０１は、サブフラグの値に「１」を加算する（Ｓ４２７）。そして、Ｓ４２７の処理後、メインＣＰＵ１０１は、処理をＳ４２５の処理に戻し、Ｓ４２５以降の処理を繰り返す。
一方、Ｓ４２５において、メインＣＰＵ１０１が、参照対象となっているサブフラグ変換テーブル内のブロックに規定されている小役当籤番号のデータが、現ゲームで取得された小役当籤番号に対応するデータであると判別したとき（Ｓ４２５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、図１０７に示すサブフラグ変換テーブルを参照して、小役当籤番号に対応付けられたサブフラグ変換制御データ（小役当籤番号のアドレスの次のアドレスに格納された１バイトデータ）を取得し、該サブフラグ変換制御データをメインＲＡＭ１０３に設けられたサブフラグ変換制御データ格納領域（不図示）に格納する（Ｓ４２８）。この処理において、例えば、現ゲームで取得された小役当籤番号が「０３」（内部当籤役「Ｆ＿３連チリリプ」）である場合には、図１０７に示すサブフラグ変換テーブルを参照して、サブフラグ変換制御データ「００００００１１Ｂ」が取得される。そして、Ｓ４２８の処理後、メインＣＰＵ１０１は、サブフラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０２に移す。
本実施形態では、上述のようにしてサブフラグ変換処理が行われる。なお、上述したサブフラグ変換処理は、メインＣＰＵ１０１が、図１０６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、サブフラグ変換処理のソースプログラム上で実際に参照される、図１０７に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ（制御ステータス）が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ（制御ステータス）が対応付けられている。
例えば、サブフラグ「３連チリリプＡ」及び「３連チリリプＢ」に対しては、サブフラグ変換制御データ（制御ステータス）「００００００１１Ｂ」が共通して割り付けられている。また、例えば、サブフラグ「リーチ目リプ１」〜「リーチ目リプ４」に対しては、サブフラグ変換制御データ（制御ステータス）「０００００００１Ｂ」が共通して割り付けられている。そして、上述した内部当籤役（サブフラグ）をサブフラグＥＸに変換する際のフラグ変換抽籤処理では、サブフラグ変換制御データ格納領域に格納されたサブフラグ変換制御データ（制御ステータス）に基づいて、抽籤が行われる。
メイン側で管理するフラグ（内部当籤役）をサブ側で管理可能なフラグに変換するためのサブフラグ変換テーブルにおいて、同種の内部当籤役（サブフラグ）に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。
［ナビセット処理］
次に、図１０８〜図１１０を参照して、状態別制御処理（図１０４参照）中のＳ４０２で行うナビセット処理について説明する。図１０８は、ナビセット処理の手順を示すフローチャートである。また、図１０９は、ナビセット処理中の後述のＳ４３４〜Ｓ４３６の処理を実行するためのソースプログラムの一例を示す図であり、図１１０は、ナビセット処理のソースプログラム上で、実際に参照されるナビデータテーブルの構成の一例を示す図である。
まず、メインＣＰＵ１０１は、サブフラグ変換制御データ格納領域（不図示）にナビセットフラグがセットされているか否かを判別する（Ｓ４３１）。具体的には、メインＣＰＵ１０１は、サブフラグ変換制御データ格納領域を参照し、セットされているサブフラグ変換制御データが、押し順ナビを発生させる小役当籤番号（１０〜２３）に対応するデータであるか否かを判別する。Ｓ４３１において、メインＣＰＵ１０１が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていないと判別したとき（Ｓ４３１がＮＯ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
一方、Ｓ４３１において、メインＣＰＵ１０１が、サブフラグ変換制御データ格納領域にナビセットフラグがセットされていると判別したとき（Ｓ４３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ状態がＲＴ０又はＲＴ１状態であるか否かを判別する（Ｓ４３２）。Ｓ４３２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０又はＲＴ１状態でないと判別したとき（Ｓ４３２がＮＯ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
一方、Ｓ４３２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０又はＲＴ１状態であると判別したとき（Ｓ４３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技状態が一般遊技状態であるか否かを判別する（Ｓ４３３）。Ｓ４３３において、メインＣＰＵ１０１が、遊技状態が一般遊技状態であると判別したとき（Ｓ４３３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
一方、Ｓ４３３において、メインＣＰＵ１０１が、遊技状態が一般遊技状態でないと判別したとき（Ｓ４３３がＮＯ判定の場合）、メインＣＰＵ１０１は、小役当籤番号を取得する（Ｓ４３４）。次いで、メインＣＰＵ１０１は、図１１０に示すナビデータテーブルを参照し、小役当籤番号に基づいて、ナビデータ（１〜９のいずれか）を取得する（Ｓ４３５）。
次いで、メインＣＰＵ１０１は、取得したナビデータ（複数の表示列の変動表示の停止操作に関する情報）をメインＲＡＭ１０３内の図示しないナビデータ格納領域（停止操作指示情報格納領域）に格納する（Ｓ４３６）。そして、Ｓ４３６の処理後、メインＣＰＵ１０１は、ナビセット処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０３に移す。
本実施形態では、上述のようにしてナビセット処理が行われる。なお、上述したナビセット処理中のＳ４３４〜Ｓ４３６の処理は、メインＣＰＵ１０１が、図１０９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この一連の処理では、図１０９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用の「ＬＤＱ」命令が用いられる。
ソースプログラム上において、例えば、ソースコード「ＬＤＱ Ａ，（ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数ｋ（直値：下位側アドレス値）とで指定されたアドレスのメモリの内容（格納データ）がＡレジスタにロードされる。それゆえ、例えば、図１０９中のソースコード「ＬＤＱ Ａ，（ｗＨＩＴＦＲＴ）」が実行されると、Ｑレジスタの格納データと、整数値「ｗＨＩＴＦＲＴ」とで指定されるアドレスのメモリの内容がＡレジスタにロードされる。
また、ソースプログラム上において、例えば、ソースコード「ＬＤＱ （ｋ），Ａ」が実行されると、Ａレジスタの格納データが、Ｑレジスタの格納データ（上位側アドレス値）と、１バイトの整数ｋ（直値：下位側アドレス値）とで指定されたアドレスのメモリにロードされる。それゆえ、例えば、図１０９中のソースコード「ＬＤＱ （ｗＮＡＶＩＰＴＮ），Ａ」の実行により、Ａレジスタに格納されたデータ（ナビデータ）が、Ｑレジスタの格納データ（上位側アドレス値）と１バイトの整数値「ｗＮＡＶＩＰＴＮ」（下位側アドレス値）とで指定されたアドレスのナビデータ格納領域に格納される。
上述のように、本実施形態では、ナビセット処理において、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用命令コードが用いられ、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ナビセット処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［フラグ変換処理］
次に、図１１１を参照して、状態別制御処理（図１０４参照）中のＳ４０４で行うフラグ変換処理について説明する。なお、図１１１は、フラグ変換処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＣＴ開始時であるか否かを判別する（Ｓ４４１）。
Ｓ４４１において、メインＣＰＵ１０１が、ＣＴ開始時でないと判別したとき（Ｓ４４１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４４３の処理を行う。一方、Ｓ４４１において、メインＣＰＵ１０１が、ＣＴ開始時であると判別したとき（Ｓ４４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中のフラグ変換抽籤に用いるフラグ変換抽籤テーブルのテーブル番号を抽籤で決定し、セットする（Ｓ４４２）。
Ｓ４４２の処理後又はＳ４４１がＮＯ判定の場合、メインＣＰＵ１０１は、現在の状態に応じたフラグ変換抽籤テーブルをセットする（Ｓ４４３）。例えば、現在の状態が非ＡＲＴ中のＲＴ４状態である場合には、非ＡＲＴ中フラグ変換抽籤テーブル（図６２参照）がセットされ、現在の状態が通常ＡＲＴ中のＲＴ４状態である場合には、ＡＲＴ中フラグ変換抽籤テーブル（図４７Ａ及び４７Ｂ参照）がセットされ、現在の状態がＣＴ中のＲＴ４状態である場合には、ＣＴ中フラグ変換抽籤テーブル（図５４参照）がセットされる。
次いで、メインＣＰＵ１０１は、セットされたフラグ変換抽籤テーブルを参照し、内部当籤役に基づいてフラグ変換抽籤処理を行う（Ｓ４４４）。なお、実際、この処理では、メインＣＰＵ１０１は、内部当籤役に対応するサブフラグに基づいて、図１０７に示すサブフラグ変換テーブルから取得されるサブフラグ変換制御データを用いてフラグ変換抽籤処理を行う。
次いで、メインＣＰＵ１０１は、Ｓ４４４のフラグ変換抽籤に当籤したか否かを判別する（Ｓ４４５）。
Ｓ４４５において、メインＣＰＵ１０１が、フラグ変換抽籤に当籤したと判別したとき（Ｓ４４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、サブフラグ変換処理を行う（Ｓ４４６）。この処理において、例えば、内部当籤役が「Ｆ＿１確チリリプ」である場合、すなわち、サブフラグが「３連チリリプＢ（０３）」である場合、フラグ変換抽籤処理に当籤すると、Ｓ４４６のサブフラグ変換処理により、サブフラグ「３連チリリプＢ（０３）」が、サブフラグＥＸ「確定役（０６）」又はサブフラグＥＸ「３連チリリプ（０７）」に変換される（図３６参照）。
Ｓ４４６の処理後、メインＣＰＵ１０１は、現在の遊技状態が非ＡＲＴ状態であるか否かを判別する（Ｓ４４７）。Ｓ４４７において、メインＣＰＵ１０１が、現在の遊技状態が非ＡＲＴ状態でないと判別したとき（Ｓ４４７がＮＯ判定の場合）、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
一方、Ｓ４４７において、メインＣＰＵ１０１が、現在の遊技状態が非ＡＲＴ状態であると判別したとき（Ｓ４４７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算する（Ｓ４４８）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ４４９）。そして、Ｓ４４９の処理後、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
ここで再度、Ｓ４４５の処理に戻って、Ｓ４４５において、メインＣＰＵ１０１が、フラグ変換抽籤に当籤しなかったと判別したとき（Ｓ４４５がＮＯ判定の場合）、メインＣＰＵ１０１は、サブフラグ維持処理を行う（Ｓ４５０）。この処理において、例えば、内部当籤役が「Ｆ＿１確チリリプ」である場合、すなわち、サブフラグが「３連チリリプＢ（０３）」である場合、フラグ変換抽籤に非当籤であると、Ｓ４５０のサブフラグ維持処理により、サブフラグ「３連チリリプＢ（０３）」が、サブフラグＥＸ「リプレイ（０１）」に変換（維持）される。そして、Ｓ４５０の処理後、メインＣＰＵ１０１は、フラグ変換処理を終了し、処理を状態別制御処理（図１０４参照）のＳ４０５に移す。
［通常中スタート時処理］
次に、図１１２を参照して、状態別制御処理（図１０４参照）中のＳ４０７で行う通常中スタート時処理について説明する。なお、図１１２は、通常中スタート時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＣＺ抽籤テーブル（図４１Ａ参照）を参照し、現在のＣＺの抽籤状態及び内部当籤役（サブフラグ）に基づいてＣＺ抽籤処理を行う（Ｓ４６１）。次いで、メインＣＰＵ１０１は、Ｓ４６１のＣＺ抽籤に当籤したか否かを判別する（Ｓ４６２）。
Ｓ４６２において、メインＣＰＵ１０１が、ＣＺ抽籤に当籤しなかったと判別したとき（Ｓ４６２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４６５の処理を行う。
一方、Ｓ４６２において、メインＣＰＵ１０１が、ＣＺ抽籤に当籤したと判別したとき（Ｓ４６２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＺをセットする（Ｓ４６３）。次いで、メインＣＰＵ１０１は、当籤した種別のＣＺゲーム数をＣＺゲーム数カウンタにセットする（Ｓ４６４）。なお、ＣＺゲーム数カウンタは、ＣＺの継続期間を計数するカウンタであり、メインＲＡＭ１０３に設けられる。Ｓ４６４の処理において、例えば、ＣＺ１が当籤している場合には、ＣＺゲーム数カウンタ（前半部）に第１の所定ゲーム数（例えば、「１２」）がセットされ、ＣＺ２が当籤している場合には、ＣＺゲーム数カウンタ（前半部）に第２の所定ゲーム数（例えば、「１５」）がセットされ、ＣＺ３が当籤している場合には、ＣＺゲーム数カウンタに第４の所定ゲーム数（例えば、「１７」）がセットされる。
Ｓ４６４の処理後又はＳ４６２がＮＯ判定の場合、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ａ参照）を参照し、内部当籤役（サブフラグ）に基づいてＣＺの抽籤状態の移行抽籤を行う（Ｓ４６５）。次いで、メインＣＰＵ１０１は、移行抽籤の結果に基づいて、ＣＺの抽籤状態を更新する（Ｓ４６６）。そして、Ｓ４６６の処理後、メインＣＰＵ１０１は、通常中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
［ＣＺ中スタート時処理］
次に、図１１３を参照して、状態別制御処理（図１０４参照）中のＳ４０９で行うＣＺ中スタート時処理について説明する。なお、図１１３は、ＣＺ中スタート時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、現在の遊技状態がＣＺ１であるか否かを判別する（Ｓ４７１）。
Ｓ４７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ１であると判別したとき（Ｓ４７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を行う（Ｓ４７２）。なお、ＣＺ１（ＣＺ２）中処理の詳細については、後述の図１１４及び図１１５を参照しながら後で説明する。そして、Ｓ４７２の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
一方、Ｓ４７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ１でないと判別したとき（Ｓ４７１がＮＯ判定の場合）、メインＣＰＵ１０１は、現在の遊技状態がＣＺ２であるか否かを判別する（Ｓ４７３）。
Ｓ４７３において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ２であると判別したとき（Ｓ４７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を行う（Ｓ４７４）。ＣＺ１（ＣＺ２）中処理の詳細については、後述の図１１４及び図１１５を参照しながら後で説明する。そして、Ｓ４７４の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。なお、本実施形態では、ＣＺ１中処理とＣＺ２中処理との間ではＡＲＴ抽籤に当籤する期待度を示すランク（モード又はポイント）が異なるだけであり、基本的な処理内容は同じである。そこで、本実施形態では、ＣＺ１中処理及びＣＺ２中処理をＣＺ１（ＣＺ２）中処理として一つの処理で説明する。
一方、Ｓ４７３において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ２でないと判別したとき（Ｓ４７３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ３中処理を行う（Ｓ４７５）。なお、ＣＺ３中処理の詳細については、後述の図１１６を参照しながら後で説明する。そして、Ｓ４７５の処理後、メインＣＰＵ１０１は、ＣＺ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
［ＣＺ１（ＣＺ２）中処理］
次に、図１１４及び図１１５を参照して、ＣＺ中スタート時処理（図１１３参照）中のＳ４７２又はＳ４７４で行うＣＺ１（ＣＺ２）中処理について説明する。なお、図１１４及び図１１５は、ＣＺ１（ＣＺ２）中処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、現遊技がＣＺ１（又はＣＺ２）の前半部の遊技であるか否かを判別する（Ｓ４８１）。Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ１（又はＣＺ２）の前半部の遊技でないと判別したとき（Ｓ４８１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９０の処理を行う。
一方、Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ１の前半部の遊技であると判別したとき（Ｓ４８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ１中モードアップ抽籤テーブル（図４２参照）を参照し、内部当籤役（サブフラグ）に基づいてモードアップ抽籤処理を行う（Ｓ４８２）。また、Ｓ４８１において、メインＣＰＵ１０１が、現遊技がＣＺ２の前半部の遊技であると判別したとき（Ｓ４８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ２中ポイント抽籤テーブル（図４３参照）を参照し、内部当籤役（サブフラグ）に基づいてポイントアップ抽籤を行う（Ｓ４８２）。
次いで、メインＣＰＵ１０１は、Ｓ４８２の抽籤結果に基づいて、ランク（モード又はポイント）を更新する（Ｓ４８３）。次いで、メインＣＰＵ１０１は、Ｓ４８２の抽籤においてフリーズに当籤したか否かを判別する（Ｓ４８４）。
Ｓ４８４において、メインＣＰＵ１０１が、フリーズに当籤したと判別したとき（Ｓ４８４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技の進行を一時的に停止するフリーズ処理を行うとともに、ＡＲＴセット数及びＣＴセット数に「１」を加算する（Ｓ４８５）。また、この処理では、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルを決定し、セットする。なお、フリーズ発生時には、ＡＲＴレベルとして「ＡＲＴレベル２」が決定される。
次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ４８６）。そして、Ｓ４８６の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
ここで再度、Ｓ４８４の処理に戻って、Ｓ４８４において、メインＣＰＵ１０１が、フリーズに当籤しなかったと判別したとき（Ｓ４８４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（前半部）の値を１減算する（Ｓ４８７）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（前半部）の値が「０」であるか否かを判別する（Ｓ４８８）。
Ｓ４８８において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（前半部）の値が「０」でないと判別したとき（Ｓ４８８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
一方、Ｓ４８８において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（前半部）の値が「０」であると判別したとき（Ｓ４８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＺ１又はＣＺ２の後半部をセットする（Ｓ４８９）。そして、Ｓ４８９の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
ここで再度、Ｓ４８１の処理に戻って、Ｓ４８１がＮＯ判定の場合、メインＣＰＵ１０１は、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目であるか否かを判別する（Ｓ４９０）。Ｓ４９０において、メインＣＰＵ１０１が、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目でないと判別したとき（Ｓ４９０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９５の処理を行う。
一方、Ｓ４９０において、メインＣＰＵ１０１が、現ゲームがＣＺ１又はＣＺ２の後半部の１ゲーム目であると判別したとき（Ｓ４９０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４４Ａ及び４４Ｂ参照）を参照し、前半部のランク（モード又はポイント）に基づいてＡＲＴ抽籤処理を行う（Ｓ４９１）。
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ４９２）。Ｓ４９２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ４９２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９４の処理を行う。
一方、Ｓ４９２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ４９２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ４９３）。
Ｓ４９３の処理後又はＳ４９２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）に所定値をセットする（Ｓ４９４）。なお、Ｓ４９４の処理において、例えば、ＡＲＴ抽籤に当籤している場合には、ＣＺゲーム数カウンタ（後半部）に「４」がセットされ、ＡＲＴ抽籤に非当籤である場合には、ＣＺゲーム数カウンタ（後半部）に「３」がセットされる。
Ｓ４９４の処理後又はＳ４９０がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４４Ｃ参照）を参照して、内部当籤役（サブフラグ）に基づいてＡＲＴ抽籤処理を行う（Ｓ４９５）。
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ４９６）。Ｓ４９６において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ４９６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ４９８の処理を行う。
一方、Ｓ４９６において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ４９６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ４９７）。
Ｓ４９７の処理後又はＳ４９６がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）の値を１減算する（Ｓ４９８）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタ（後半部）の値が「０」であるか否かを判別する（Ｓ４９９）。
Ｓ４９９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（後半部）の値が「０」でないと判別したとき（Ｓ４９９がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
一方、Ｓ４９９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタ（後半部）の値が「０」であると判別したとき（Ｓ４９９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数が「１」以上であるか否かを判別する（Ｓ５００）。
Ｓ５００において、メインＣＰＵ１０１が、ＡＲＴセット数が「１」以上であると判別したとき（Ｓ５００がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５０１）。そして、Ｓ５０１の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
一方、Ｓ５００において、メインＣＰＵ１０１が、ＡＲＴセット数が「１」以上でないと判別したとき（Ｓ５００がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＺ失敗時の状態をセットする（Ｓ５０２）。そして、Ｓ５０２の処理後、メインＣＰＵ１０１は、ＣＺ１（ＣＺ２）中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
［ＣＺ３中処理］
次に、図１１６を参照して、ＣＺ中スタート時処理（図１１３参照）中のＳ４７５で行うＣＺ３中処理について説明する。なお、図１１６は、ＣＺ３中処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＣＺ中ＡＲＴ抽籤テーブル（図４５参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴ抽籤処理を行う（Ｓ５１１）。
次いで、メインＣＰＵ１０１は、ＡＲＴ抽籤に当籤したか否かを判別する（Ｓ５１２）。Ｓ５１２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤しなかったと判別したとき（Ｓ５１２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５１８の処理を行う。
一方、Ｓ５１２において、メインＣＰＵ１０１が、ＡＲＴ抽籤に当籤したと判別したとき（Ｓ５１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＣＴセット数に「１」を加算する（Ｓ５１３）。次いで、メインＣＰＵ１０１は、Ｓ５１２のＡＲＴ抽籤においてフリーズに当籤したか否かを判別する（Ｓ５１４）。
Ｓ５１４において、メインＣＰＵ１０１が、フリーズに当籤しなかったと判別したとき（Ｓ５１４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５１６の処理を行う。一方、Ｓ５１４において、メインＣＰＵ１０１が、フリーズに当籤したと判別したとき（Ｓ５１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、遊技の進行を一時的に停止するフリーズ処理を行う（Ｓ５１５）。
Ｓ５１５の処理後又はＳ５１４がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤処理を行い、その抽籤結果（ＡＲＴレベル）をセットする（Ｓ５１６）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５１７）。そして、Ｓ５１７の処理後、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
ここで再度、Ｓ５１２の処理に戻って、Ｓ５１２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＺゲーム数カウンタの値を１減算する（Ｓ５１８）。次いで、メインＣＰＵ１０１は、ＣＺゲーム数カウンタの値が「０」であるか否かを判別する（Ｓ５１９）。
Ｓ５１９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタの値が「０」でないと判別したとき（Ｓ５１９がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
一方、Ｓ５１９において、メインＣＰＵ１０１が、ＣＺゲーム数カウンタの値が「０」であると判別したとき（Ｓ５１９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算し、ＡＲＴレベル決定テーブル（図４８Ａ参照）を参照してＡＲＴレベルの抽籤を行い、その抽籤結果をセットする（Ｓ５２０）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ５２１）。そして、Ｓ５２１の処理後、メインＣＰＵ１０１は、ＣＺ３中処理を終了するとともに、ＣＺ中スタート時処理（図１１３参照）も終了する。
［通常ＡＲＴ中スタート時処理］
次に、図１１７を参照して、状態別制御処理（図１０４参照）中のＳ４１１で行う通常ＡＲＴ中スタート時処理について説明する。なお、図１１７は、通常ＡＲＴ中スタート時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＡＲＴ継続ゲーム数カウンタの値に「１」を加算する（Ｓ５３１）。なお、ＡＲＴ継続ゲーム数カウンタは、通常ＡＲＴが継続したゲーム数（消化ゲーム数）を計数するカウンタである。また、本実施形態では、ＡＲＴ継続ゲーム数カウンタの他に、通常ＡＲＴが継続可能なゲーム数を計数するＡＲＴ終了ゲーム数カウンタも設ける。そして、本実施形態のパチスロ１では、ＡＲＴ継続ゲーム数カウンタの値とＡＲＴ終了ゲーム数カウンタの値とを比較し、ＡＲＴ継続ゲーム数カウンタの値がＡＲＴ終了ゲーム数カウンタの値に到達すると、ＡＲＴ遊技状態が終了する。
次いで、メインＣＰＵ１０１は、ＡＲＴ中ＣＴ抽籤テーブル（図５０参照）を参照し、現在のＣＴ抽籤状態及び内部当籤役（サブフラグ）に基づいてＣＴ抽籤処理を行う（Ｓ５３２）。次いで、メインＣＰＵ１０１は、ＣＴ抽籤に当籤したか否かを判別する（Ｓ５３３）。Ｓ５３３において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ５３３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５３６の処理を行う。
一方、Ｓ５３３において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ５３３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算し、ＣＴゲーム数カウンタの値に「８」をセットする（Ｓ５３４）。次いで、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＴをセットする（Ｓ５３５）。
Ｓ５３５の処理後又はＳ５３３がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴレベル決定テーブル（図４８Ｂ参照）を参照し、ＡＲＴ継続ゲーム数カウンタの値に基づいてＡＲＴレベルを抽籤し、その抽籤結果をセットする（Ｓ５３６）。次いで、メインＣＰＵ１０１は、通常ＡＲＴ中高確率抽籤テーブル（図４９参照）を参照し、現在のＣＴ抽籤状態及び内部当籤役（サブフラグ）に基づいて、移行先のＣＴ抽籤状態を抽籤し、その抽籤結果をセットする（Ｓ５３７）。
次いで、メインＣＰＵ１０１は、通常ＡＲＴ中上乗せ抽籤テーブル（図５１参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せ抽籤処理を行う（Ｓ５３８）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ５３９）。
Ｓ５３９において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ５３９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５４１の処理を行う。一方、Ｓ５３９において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ５３９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ５４０）。
Ｓ５４０の処理後又はＳ５３９がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達したか否かを判定する（Ｓ５４１）。Ｓ５４１において、メインＣＰＵ１０１が、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達していないと判別したとき（Ｓ５４１がＮＯ判定の場合）、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
一方、Ｓ５４１において、メインＣＰＵ１０１が、ＡＲＴ継続ゲーム数カウンタの値が、ＡＲＴ終了ゲーム数カウンタの値に達したと判別したとき（Ｓ５４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数を１減算する（Ｓ５４２）。次いで、メインＣＰＵ１０１は、ＡＲＴ終了時の状態をセットする（Ｓ５４３）。そして、Ｓ５４３の処理後、メインＣＰＵ１０１は、通常ＡＲＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
［ＣＴ中スタート時処理］
次に、図１１８を参照して、状態別制御処理（図１０４参照）中のＳ４１３で行うＣＴ中スタート時処理について説明する。なお、図１１８は、ＣＴ中スタート時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＣＴ中上乗せ抽籤テーブル（図５５参照）を参照し、内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せ抽籤を行う（Ｓ５５１）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ５５２）。
Ｓ５５２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ５５２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５５６の処理を行う。一方、Ｓ５５２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ５５２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ５５３）。なお、上述したように、本実施形態のパチスロ１では、同一のＣＴ中にサブフラグ「３連チリリプ（３連チリリプＡ又は３連チリリプＢ）」に当籤した回数が増えるほど、１回の抽籤当りの上乗せ量が増える。
Ｓ５５３の処理後、メインＣＰＵ１０１は、内部当籤役がサブフラグＥＸ「３連チリリプ」（又は「確定役」）に対応する役であるか否か、すなわち、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」であり、かつ、図１１１中のＳ４４４のフラグ変換抽籤処理に当籤したか否かを判別する（Ｓ５５４）。
Ｓ５５４において、メインＣＰＵ１０１が、内部当籤役がサブフラグＥＸ「３連チリリプ」に対応する役でないと判別したとき（Ｓ５５４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
一方、Ｓ５５４において、メインＣＰＵ１０１が、内部当籤役がサブフラグＥＸ「３連チリリプ」に対応する役であると判別したとき（Ｓ５５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値に「１」を加算する（Ｓ５５５）。そして、Ｓ５５５の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
ここで再度、Ｓ５５２の処理に戻って、Ｓ５５２がＮＯ判定の場合、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を行う（Ｓ５５６）。この処理では、メインＣＰＵ１０１は、主に、ＣＴセット数の上乗せ抽籤を行う。なお、ＣＴ中ＣＴ抽籤処理の詳細については、後述の図１１９を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値を１減算する（Ｓ５５７）。次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値が「０」であるか否かを判別する（Ｓ５５８）。
Ｓ５５８において、メインＣＰＵ１０１が、ＣＴゲーム数カウンタの値が「０」でないと判別したとき（Ｓ５５８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。一方、Ｓ５５８において、メインＣＰＵ１０１が、ＣＴゲーム数カウンタの値が「０」であると判別したとき（Ｓ５５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数が「１」以上であるか否かを判別する（Ｓ５５９）。
Ｓ５５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上であると判別したとき（Ｓ５５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数を１減算する（Ｓ５６０）。次いで、メインＣＰＵ１０１は、ＣＴゲーム数カウンタの値に「８」をセットする（Ｓ５６１）。そして、Ｓ５６１の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
一方、Ｓ５５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上でないと判別したとき（Ｓ５５９がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常ＡＲＴをセットする（Ｓ５６２）。そして、Ｓ５６２の処理後、メインＣＰＵ１０１は、ＣＴ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
［ＣＴ中ＣＴ抽籤処理］
次に、図１１９を参照して、ＣＴ中スタート時処理（図１１８参照）中のＳ５５６で行うＣＴ中ＣＴ抽籤処理について説明する。なお、図１１９は、ＣＴ中ＣＴ抽籤処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブルをセットする（Ｓ５７１）。なお、ここで、セットされるＣＴ中ＣＴ抽籤テーブルは、上記図５６で説明したＣＴ中セット数上乗せ抽籤テーブルであるが、ソースプログラム上で実際にセットされるＣＴ中ＣＴ抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の構成については、後述の図１２２を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、テーブルデータ取得処理を行う（Ｓ５７２）。この処理では、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理で参照する抽籤テーブルのアドレスを取得する。なお、テーブルデータ取得処理の詳細については、後述の図１２０を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、１バイト抽籤処理を行う（Ｓ５７３）。この処理では、メインＣＰＵ１０１は、ＣＴセットの上乗せ抽籤を行う。なお、１バイト抽籤処理の詳細については、後述の図１２３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、１バイト抽籤処理に当籤したか否かを判別する（Ｓ５７４）。Ｓ５７４において、メインＣＰＵ１０１が、１バイト抽籤処理に当籤しなかったと判別したとき（Ｓ５７４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を終了し、処理をＣＴ中スタート時処理（図１１８参照）のＳ５５７に移す。
一方、Ｓ５７４において、メインＣＰＵ１０１が、１バイト抽籤処理に当籤したと判別したとき（Ｓ５７４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算する（Ｓ５７５）。そして、Ｓ５７５の処理後、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤処理を終了し、処理をＣＴ中スタート時処理（図１１８参照）のＳ５５７に移す。
［テーブルデータ取得処理］
次に、図１２０〜図１２２を参照して、ＣＴ中ＣＴ抽籤処理（図１１９参照）中のＳ５７２で行うテーブルデータ取得処理について説明する。図１２０は、テーブルデータ取得処理の手順を示すフローチャートである。また、図１２１は、テーブルデータ取得処理を実行するためのソースプログラムの一例を示す図であり、図１２２は、ＣＴ中ＣＴ抽籤処理及びテーブルデータ取得処理のソースプログラム上で、実際に参照されるＣＴ中ＣＴ抽籤テーブル（図５６で説明したＣＴ中セット数上乗せ抽籤テーブルに対応）の構成の一例を示す図である。なお、図１２２に示すＣＴ中ＣＴ抽籤テーブルに格納されている具体的な各種抽籤値は一例である。
なお、本実施形態において、ＣＴ中ＣＴ抽籤処理で参照する抽籤値を取得する際、２段階のアドレス算出処理（１段階目及び２段階目のテーブルデータ取得処理）を経て、抽籤値が格納されているアドレスを算出する。まず、１段階目のテーブルデータ取得処理（後述のＳ５８２及びＳ５８３の処理）では、内部当籤役（実際にはサブフラグＤ）に対応付けられた「選択値（１バイト）」が取得される。なお、選択値には、内部当籤役の種別毎に設けられ、内部当籤役が抽籤対象であるか否かが判別可能であり且つ内部当籤役に対応付けられた抽籤テーブルの配置先を指定可能な値（相対値）が規定される。また、本実施形態では、ＣＴ中ＣＴ抽籤処理の抽籤結果が非当籤となる内部当籤役（実際にはサブフラグＤ）に対して予め選択値「０」を規定し、それらの内部当籤役を１段階目のテーブルデータ取得処理の時点で「ハズレ」として扱う。そして、２段階目のテーブルデータ取得処理（後述のＳ５８５〜Ｓ５８７の処理）では、「０」以外の選択値が規定された内部当籤役の抽籤値が格納されたアドレスが算出される（抽籤テーブルの基準アドレス（２バイト）から相対値（選択値）を加算したアドレスが算出される）。
まず、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤選択テーブル（不図示）を参照して、ＣＴ中ＣＴ抽籤テーブルのアドレスを算出するための１段階目及び２段階目の加算選択データのアドレス、並びに、ＣＴ抽籤の抽籤回数（本実施形態では、２回）を取得する（Ｓ５８１）。次いで、メインＣＰＵ１０１は、１段階目の加算選択データのアドレスをＣＴ中ＣＴ抽籤テーブルのアドレスに加算して、１段階目の選択アドレスを算出する（Ｓ５８２）。
次いで、メインＣＰＵ１０１は、算出した１段階目の選択アドレスに格納されている選択値を取得する（Ｓ５８３）。次いで、メインＣＰＵ１０１は、選択値が「０」であるか否かを判別する（Ｓ５８４）。
Ｓ５８４において、メインＣＰＵ１０１が、選択値が「０」であると判別したとき（Ｓ５８４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、テーブルデータ取得処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７３に移す。
一方、Ｓ５８４において、メインＣＰＵ１０１が、選択値が「０」でないと判別したとき（Ｓ５８４がＮＯ判定の場合）、メインＣＰＵ１０１は、選択アドレスに選択値を加算して、２段階目の選択アドレスを算出する（Ｓ５８５）。次いで、メインＣＰＵ１０１は、２段階目の選択アドレスに２段階目の加算選択データのアドレスを加算して、選択アドレスを算出する（Ｓ５８６）。
次いで、メインＣＰＵ１０１は、Ｓ５８６で算出した選択アドレスに格納されている選択値を取得し、該選択値を選択アドレスに加算して、ＣＴ中ＣＴ抽籤テーブル内において参照するアドレスを算出する（Ｓ５８７）。そして、Ｓ５８７の処理後、メインＣＰＵ１０１は、テーブルデータ取得処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７３に移す。
本実施形態では、上述のようにしてテーブルデータ取得処理が行われる。そして、上述したテーブルデータ取得処理は、メインＣＰＵ１０１が、図１２１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、１段階目のテーブルデータ取得処理（Ｓ５８１〜Ｓ５８４の処理）では、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブル中のアドレス「ｄＣＴＣＴＳＴＴＢ」〜「ｄＣＴＣＴＳ＿ＲＥＲ−１」までの領域に格納されたテーブル（当籤役別テーブル選択相対テーブル）が参照される。また、当籤役別テーブル選択相対テーブル（抽籤テーブル選択テーブル）内において、ＣＴ当籤がハズレとなる各役（サブフラグＤ「ハズレ」、「サボテン」、「弱チェリー」、「強チェリー」、「確定役」、「３連チリリプ」）の選択テーブルのアドレスには、上述した選択値（相対値）として「０」が格納される。そして、１段階目のテーブルデータ取得処理（アドレス算出処理）では、選択値が「０」である場合には、抽籤結果を「ハズレ」にする（上記Ｓ５８４の判定処理参照）。
上記構成のＣＴ中ＣＴ当籤抽籤テーブルでは、１段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルにおいて、役の種別だけで「ハズレ」を設定することができるので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データ（「０」）を格納する必要が無くなり、メインＲＯＭ１０２のテーブル領域の容量を節約することができる。
また、２段階目（サブフラグＤ「リーチ目リプ」取得時）のテーブルデータ取得処理（Ｓ５８５〜Ｓ５８７の処理）中のＳ５８７の処理では、算出された抽籤テーブルアドレスに基づいて、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブル（図５６のＣＴ中セット数上乗せ抽籤テーブルに対応）内から、通常ＣＴ状態時に用いる抽籤テーブル（先頭アドレス「ｄＮＭＣＴＣＴＳ＿ＲＥＲ」）又は高確率ＣＴ状態の抽籤テーブル（先頭アドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ」）の一方が選択される。
高確率ＣＴ状態時に用いる抽籤テーブルでは、図１２２に示すように、先頭アドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ」の次のアドレス領域に１バイトデータからなる「判定ビット」（判定データ）が格納される。判定ビットには、抽籤対象の抽籤値が格納されたアドレスの範囲を示すデータが格納される。図１２２に示す例のように、高確率ＣＴ状態の抽籤テーブルの「判定ビット」の格納領域の次のアドレスにのみ抽籤対象（高確ＣＴ）の抽籤値が格納されている場合には、判定ビットの格納領域には、ビット０にのみ「１」が格納された１バイトデータ「０００００００１Ｂ」が判定ビットとして格納される。一方、通常ＣＴ状態時に用いる抽籤テーブルのように、判定ビットの格納領域の次のアドレス及び次々アドレスに抽籤対象（高確ＣＴ及び通常ＣＴ）の抽籤値が格納されている場合には、図１２２に示すように、判定ビットの格納領域には、ビット０及び１にのみ「１」が格納された１バイトデータ「００００００１１Ｂ」が判定ビットとして格納される。このような判定ビットを設けた場合、抽籤テーブルにおいて、判定ビットにおいてビットデータが「０」となるアドレスの領域に抽籤対象外の抽籤値データを格納する必要が無くなる。
さらに、高確率ＣＴ状態時に用いる抽籤テーブルでは、図１２２に示すように、「判定ビット」の次のアドレス「ｄＳＰＣＴＣＴＳ＿ＲＥＲ＋２」に高確率ＣＴ当籤の抽籤値が格納され、高確率ＣＴ当籤の抽籤値としてアドレス「ｃＡＢＳ＿ＨＩＴ」に規定されたデータが格納される。本実施形態では、このアドレス「ｃＡＢＳ＿ＨＩＴ」に規定されているデータは、当籤確定（１００％当籤）を示すデータ（以下、「確定データ」という）である。また、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいてハズレ用の抽籤値データ（「０」）を設ける必要がないので、図１２２に示すように、アドレス「ｃＡＢＳ＿ＨＩＴ」に規定されている確定データに「０」を規定することができる。すなわち、上記構成のＣＴ中ＣＴ当籤抽籤テーブルでは、抽籤値「０」を確定データとして使用することができる。
なお、図５６のＣＴ中セット数上乗せ抽籤テーブルに説明したように、本実施形態では、高確率ＣＴ状態時のＣＴ中セット数上乗せ抽籤では、必ず、「高確率ＣＴ当籤」が決定される。それゆえ、本実施形態では、ソースプログラム上では、図１２２に示すＣＴ中ＣＴ当籤抽籤テーブルにおいて、高確率ＣＴ当籤の抽籤値として確定データを格納することができる。
上述した２段階目（サブフラグＤ「リーチ目リプ」取得時）の抽籤テーブルのように、判定ビットを構成する各ビットデータの値により、ＣＴ抽籤の抽籤対象役及び抽籤対象外の役（サブフラグＤ）を判別することにより、抽籤対象外の役の抽籤値データ（ハズレデータ）をテーブルに格納する必要が無くなる。また、抽籤対象役の当籤確率が１００％である確定データとしては、抽籤値「０」を用いることができる。これらのことから、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の容量を圧縮することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、この技術をＣＴ中ＣＴ当籤処理で使用する例を説明したが、本発明はこれに限定されず、ＡＲＴ抽籤（図１１５参照）、ＡＲＴゲーム数上乗せ抽籤（図１１７参照）、後述のＣＴ抽籤（後述の図１５４参照）及び後述のＣＺの引き戻し抽籤（後述の図１５７参照）等で使用してもよい。
［１バイト抽籤処理］
次に、図１２３及び図１２４を参照して、ＣＴ中ＣＴ抽籤処理（図１１９参照）中のＳ５７３で行う１バイト抽籤処理について説明する。図１２３は、１バイト抽籤処理の手順を示すフローチャートである。また、図１２４は、１バイト抽籤処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３内の乱数格納領域（不図示）に格納されているＣＴ中ＣＴ抽籤用の１バイト乱数値（０〜２５５：乱数回路１１０の乱数レジスタ４のソフトラッチ乱数）をセットする（Ｓ５９１）。次いで、メインＣＰＵ１０１は、テーブルデータ取得処理中のＳ５８７で算出したアドレスに基づいて、ＣＴ中ＣＴ抽籤テーブルから抽籤判定データ（図１２２の２段階目に規定されている抽籤テーブル中の判定ビット）を取得する（Ｓ５９２）。また、この処理では、メインＣＰＵ１０１は、抽籤回数の初期値として、判定ビットのビット数「８」をセットする。
次いで、メインＣＰＵ１０１は、抽籤判定データが抽籤対象であるか否かを判別する（Ｓ５９３）。この判定処理では、メインＣＰＵ１０１は、現在の抽籤回数に対応付けられた判定ビット内のビットデータを参照し、該ビットデータが「１」であれば、抽籤対象であると判定する。なお、本実施形態では、判定ビット内のビット０〜ビット７が、抽籤回数「８」〜「１」にそれぞれ対応付けられている。
Ｓ５９３において、メインＣＰＵ１０１が、抽籤判定データが抽籤対象でないと判別したとき（Ｓ５９３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ５９９の処理を行う。一方、Ｓ５９３において、メインＣＰＵ１０１が、抽籤判定データが抽籤対象であると判別したとき（Ｓ５９３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブルから抽籤値を取得する（Ｓ５９４）。
次いで、メインＣＰＵ１０１は、抽籤値が「０」（当籤確定データ）であるか否かを判別する（Ｓ５９５）。
Ｓ５９５において、メインＣＰＵ１０１が、抽籤値が「０」であると判別したとき（Ｓ５９５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。一方、Ｓ５９５において、メインＣＰＵ１０１が、抽籤値が「０」でないと判別したとき（Ｓ５９５がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ抽籤（ＣＴセット数の上乗せ抽籤）処理を行う（Ｓ５９６）。具体的には、メインＣＰＵ１０１は、乱数値（１バイト乱数値）から抽籤値を減算し、その減算結果を乱数値とする。
次いで、メインＣＰＵ１０１は、Ｓ５９６のＣＴ抽籤に当籤したか否かを判別する（Ｓ５９７）。なお、Ｓ５９６のＣＴ抽籤では、メインＣＰＵ１０１は、Ｓ５９６の減算結果が「０」以下となった場合（いわゆる「桁かり」が生じた場合）に、当籤したと判定する。
Ｓ５９７において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ５９７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。一方、Ｓ５９７において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ５９７がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＴ中ＣＴ抽籤テーブル内において参照する抽籤値の格納アドレス（抽籤アドレス）を次の抽籤アドレスに更新する（Ｓ５９８）。
Ｓ５９８の処理後又はＳ５９３がＮＯ判定の場合、メインＣＰＵ１０１は、抽籤回数を１減算する（Ｓ５９９）。次いで、メインＣＰＵ１０１は、抽籤回数が「０」であるか否かを判別する（Ｓ６００）。
Ｓ６００において、メインＣＰＵ１０１が、抽籤回数が「０」でないと判別したとき（Ｓ６００がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ５９３に戻し、Ｓ５９３以降の処理を繰り返す。一方、Ｓ６００において、メインＣＰＵ１０１が、抽籤回数が「０」であると判別したとき（Ｓ６００がＹＥＳ判定の場合）、メインＣＰＵ１０１は、１バイト抽籤処理を終了し、処理をＣＴ中ＣＴ抽籤処理（図１１９参照）のＳ５７４に移す。
本実施形態では、上述のようにして１バイト抽籤処理が行われる。なお、上述した１バイト抽籤処理は、メインＣＰＵ１０１が、図１２４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
１バイト抽籤処理中のＳ５９１の乱数取得処理では、図１２４に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである「ＬＤＱ」命令が用いられる。それゆえ、本実施形態では、１バイト抽籤処理においても、Ｑレジスタ（拡張レジスタ）を用いた命令コードが用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［ＢＢ中スタート時処理］
次に、図１２５を参照して、状態別制御処理（図１０４参照）中のＳ４１５で行うＢＢ中スタート時処理について説明する。なお、図１２５は、ＢＢ中スタート時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ボーナス中ＡＲＴゲーム数上乗せ抽籤テーブル（図５９参照）を参照し、内部当籤役に基づいてＡＲＴゲーム数の上乗せ抽籤処理を行う（Ｓ６１１）。次いで、メインＣＰＵ１０１は、上乗せ抽籤に当籤したか否かを判別する（Ｓ６１２）。
Ｓ６１２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤しなかったと判別したとき（Ｓ６１２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。一方、Ｓ６１２において、メインＣＰＵ１０１が、上乗せ抽籤に当籤したと判別したとき（Ｓ６１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、当籤結果（上乗せゲーム数）をＡＲＴ終了ゲーム数カウンタに加算する（Ｓ６１３）。
次いで、メインＣＰＵ１０１は、ＡＲＴセット数が「０」であるか否かを判別する（Ｓ６１４）。Ｓ６１４において、メインＣＰＵ１０１が、ＡＲＴセット数が「０」でないと判別したとき（Ｓ６１４がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
一方、Ｓ６１４において、メインＣＰＵ１０１が、ＡＲＴセット数が「０」であると判別したとき（Ｓ６１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＡＲＴセット数に「１」を加算する（Ｓ６１５）。そして、Ｓ６１５の処理後、メインＣＰＵ１０１は、ＢＢ中スタート時処理を終了するとともに、状態別制御処理（図１０４参照）も終了する。
［引込優先順位格納処理］
次に、図１２６及び図１２７を参照して、メインフロー（図８２参照）中のＳ２１２で行う引込優先順位格納処理について説明する。図１２６は、引込優先順位格納処理の手順を示すフローチャートである。また、図１２７は、引込優先順位格納処理中の後述のＳ６２５及びＳ６２６の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、検索リール数に「３」をセットする（Ｓ６２１）。次いで、メインＣＰＵ１０１は、引込優先順位テーブル選択処理を行う（Ｓ６２２）。この処理では、内部当籤役及び作動ストップボタンに基づいて、引込優先順位テーブル（図２７参照）が選択される。
次いで、メインＣＰＵ１０１は、引込優先順位格納領域選択処理を行う（Ｓ６２３）。この処理では、検索対象のリールの引込優先順位データ格納領域が選択される。次いで、メインＣＰＵ１０１は、図柄チェック数（回数）として「２０」をセットする（Ｓ６２４）。
次いで、メインＣＰＵ１０１は、図柄コード取得処理を行う（Ｓ６２５）。この処理では、図柄チェック数に対応した入賞作動フラグ格納領域及び図柄コード格納領域を参照して、図柄コードを取得する。なお、図柄コード取得処理の詳細については、後述の図１２８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、論理積演算処理を行う（Ｓ６２６）。この処理では、メインＣＰＵ１０１は、入賞作動フラグデータの生成処理を行う。論理積演算処理の詳細については、後述の図１３３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、引込優先順位取得処理を行う（Ｓ６２７）。この処理では、メインＣＰＵ１０１は、入賞作動フラグ（入賞役）格納領域（図２８〜図３０参照）内においてビットが「１」にセットされており、かつ、当り要求フラグ格納領域でビットが「１」にされている役について、引込優先順位テーブル（図２７参照）を参照して、引込優先順位データを取得する。なお、引込優先順位取得処理の詳細については、後述の図１３４及び図１３５を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、取得した引込優先順位データをメインＲＡＭ１０３内の引込優先順位データ格納領域（不図示）に格納する（Ｓ６２８）。この際、引込優先順位データは、各優先順位の値と、格納領域のビットとが対応するように引込優先順位データ格納領域に格納される。
なお、引込優先順位データ格納領域には、メインリールの種類毎に優先順位データの格納領域が設けられる。各引込優先順位データ格納領域には、対応するメインリールの各図柄位置「０」〜「１９」に応じて決定された引込優先順位データが格納される。本実施形態では、この引込優先順位データ格納領域を参照することにより、停止テーブルに基づいて決定された滑り駒数の他に、より適切な滑り駒数が存在するか否かを検索する。
引込優先順位データ格納領域に格納される優先順位引込データの内容は、引込優先順位データを決定する際に参照された引込優先順位テーブル内の引込優先順位テーブル番号の種類によって異なる。また、引込優先順位データは、その値が大きいほど優先順位が高いことを表す。引込優先順位データを参照することにより、メインリールの周面に配された各図柄間における優先順位の相対的な評価が可能となる。すなわち、引込優先順位データとして最も大きい値が決定されている図柄が最も優先順位の高い図柄となる。したがって、引込優先順位データは、メインリールの周面に配された各図柄間の順位を示すものともいえる。なお、引込優先順位データの値が等しい図柄が複数存在する場合には、優先順序テーブルが規定する優先順序に従って１つの図柄が決定される。
次いで、メインＣＰＵ１０１は、引込優先順位格納領域の更新処理を行う（Ｓ６２９）。この処理では、メインＣＰＵ１０１は、次のチェック図柄の引込優先順位データ格納領域をセットする。次いで、メインＣＰＵ１０１は、図柄チェック数を１減算する（Ｓ６３０）。次いで、メインＣＰＵ１０１は、図柄チェック数が「０」であるか否かを判別する（Ｓ６３１）。
Ｓ６３１において、メインＣＰＵ１０１が、図柄チェック数が「０」でないと判別したとき（Ｓ６３１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６２５の処理に戻し、Ｓ６２５以降の処理を繰り返す。一方、Ｓ６３１において、メインＣＰＵ１０１が、図柄チェック数が「０」であると判別したとき（Ｓ６３１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、検索対象リールの変更処理を行う（Ｓ６３２）。
次いで、メインＣＰＵ１０１は、検索リール数を１減算する（Ｓ６３３）。次いで、メインＣＰＵ１０１は、検索リール数が「０」であるか否か、すなわち、全てのメインリールに対して上述した一連の処理が行われたか否かを判別する（Ｓ６３４）。
Ｓ６３４において、メインＣＰＵ１０１が、検索リール数が「０」でないと判別したとき（Ｓ６３４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６２２の処理に戻し、Ｓ６２２以降の処理を繰り返す。一方、Ｓ６３４において、メインＣＰＵ１０１が、検索リール数が「０」であると判別したとき（Ｓ６３４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、引込優先順位格納処理を終了し、処理をメインフロー（図８２参照）のＳ２１３に移す。
本実施形態では、上述のようにして引込優先順位格納処理が行われる。上述した引込優先順位格納処理中のＳ６２５及びＳ６２６の処理は、メインＣＰＵ１０１が、図１２７のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、Ｓ６２６の論理積演算処理は、メインＣＰＵ１０１が図１２７中のソースコード「ＣＡＬＬＦ ＳＢ＿ＤＡＮＤ＿００」を実行することにより行われる。「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図１２７中のソースコード「ＣＡＬＬＦ ＳＢ＿ＤＡＮＤ＿００」が実行されると、「ＳＢ＿ＤＡＮＤ＿００」で指定されているアドレスに、処理をジャンプさせ、論理積演算処理が開始される。
［図柄コード取得処理］
次に、図１２８〜図１３２を参照して、引込優先順位格納処理（図１２６参照）中のＳ６２５で行う図柄コード取得処理について説明する。図１２８は、図柄コード取得処理の手順を示すフローチャートであり、図１２９は、図柄コード取得処理を実行するためのソースプログラムの一例を示す図である。図１３０Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第１リール（左リール）図柄配置テーブルの構成の一例を示す図であり、図１３０Ｂは、第１リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。図１３１Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第２リール（中リール）図柄配置テーブルの構成の一例を示す図であり、図１３１Ｂは、第２リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。また、図１３２Ａは、図柄コード取得処理のソースプログラム上で、実際に参照される第３リール（右リール）図柄配置テーブルの構成の一例を示す図であり、図１３２Ｂは、第３リール図柄配置テーブルセット時に参照される図柄対応入賞作動テーブルの構成の一例を示す図である。
まず、メインＣＰＵ１０１は、入賞作動フラグ格納領域のクリア処理を行う（Ｓ６４１）。この処理では、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８〜図３０参照）内の全ての格納領域に「０」をセットする。次いで、メインＣＰＵ１０１は、第１リール図柄配置テーブル（図１３０Ａ参照）をセットする（Ｓ６４２）。
次いで、メインＣＰＵ１０１は、第１リール（左リール３Ｌ）の停止時であるか否かを判別する（Ｓ６４３）。
Ｓ６４３において、メインＣＰＵ１０１が、第１リール（左リール３Ｌ）の停止時であると判別したとき（Ｓ６４３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６４７の処理を行う。一方、Ｓ６４３において、メインＣＰＵ１０１が、第１リール（左リール３Ｌ）の停止時でないと判別したとき（Ｓ６４３がＮＯ判定の場合）、メインＣＰＵ１０１は、第２リール図柄配置テーブル（図１３１Ａ参照）をセットする（Ｓ６４４）。この処理では、Ｓ６４２の処理でセットされた第１リール図柄配置テーブルが、第２リール図柄配置テーブルで上書きされる。
次いで、メインＣＰＵ１０１は、第２リール（中リール３Ｃ）の停止時であるか否かを判別する（Ｓ６４５）。
Ｓ６４５において、メインＣＰＵ１０１が、第２リール（中リール３Ｃ）の停止時であると判別したとき（Ｓ６４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６４７の処理を行う。一方、Ｓ６４５において、メインＣＰＵ１０１が、第２リール（中リール３Ｃ）の停止時でないと判別したとき（Ｓ６４５がＮＯ判定の場合）、メインＣＰＵ１０１は、第３リール図柄配置テーブル（図１３２Ａ参照）をセットする（Ｓ６４６）。この処理では、Ｓ６４４の処理でセットされた第２リール図柄配置テーブルが、第３リール図柄配置テーブルで上書きされる。
Ｓ６４６の処理後、又は、Ｓ６４３或いはＳ６４５がＹＥＳ判定の場合、メインＣＰＵ１０１は、停止制御対象のリールに対する停止操作実行時の図柄チェック処理を行い、図柄チェック処理により取得された図柄に対応する図柄対応入賞作動テーブルを取得する（Ｓ６４７）。例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合、メインＣＰＵ１０１は、図１３０Ｂ中のアドレス「ｄＲ１＿ＳＶＮ１」〜アドレス「ｄＲ１＿ＳＶＮ２−１」の範囲のブロックに規定された図柄対応入賞作動テーブルの先頭アドレスを取得する。
次いで、メインＣＰＵ１０１は、入賞作動フラグ格納領域をセットする（Ｓ６４８）。次いで、メインＣＰＵ８１は、図１０１で説明した圧縮データ格納処理を行う（Ｓ６４９）。この処理では、メインＣＰＵ１０１は、主に、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータを、入賞作動フラグ格納領域内の対応する格納領域に転送（展開）する処理を行う。
例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合には、入賞可能な図柄組合せ（コンビネーション）は、図２８〜図３０に示すように、第２格納領域に規定されるコンビネーション名称「Ｃ＿２ｎｄ＿Ａ＿０１」、「Ｃ＿２ｎｄ＿Ａ＿０１」及び「Ｃ＿ＳＰ１＿０１」、第３格納領域に規定されるコンビネーション名称「Ｃ＿９枚Ｃ＿０１」〜「Ｃ＿９枚Ｃ＿０３」、「Ｃ＿９枚Ｃ＿０７」〜「Ｃ＿９枚Ｃ＿０９」及び「Ｃ＿９枚Ｅ＿０１」、第４格納領域に規定されるコンビネーション名称「Ｃ＿ＲＢ役Ａ＿０１」、「Ｃ＿ＲＢ役Ａ＿０２」、「Ｃ＿ＲＢ役Ｂ＿０１」〜「Ｃ＿ＲＢ役Ｂ＿０４」、「Ｃ＿ＲＢ役Ｃ＿０１」及び「Ｃ＿ＲＢ役Ｃ＿０２」、第６格納領域に規定されるコンビネーション名称「Ｃ＿リーチ目リプＣ＿０１」〜「Ｃ＿リーチ目リプＣ＿０３」、「Ｃ＿リーチ目リプＤ＿０１」、「Ｃ＿リーチ目リプＤ＿０２」及び「Ｃ＿リーチ目リプＥ＿０１」、並びに、第１０格納領域に規定されるコンビネーション名称「Ｃ＿ＢＢ１」である。
この場合、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第１ブロック（第０〜第７格納領域）の格納先は、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋１」に格納されている１バイトの指定データ「０１０１１１００Ｂ」により指定される（図１３０Ｂ中のコメント「格納領域 ＋２， ＋３， ＋４， ＋６」欄参照）。また、図柄対応入賞作動テーブルに格納された入賞可能な入賞作動フラグデータの第２ブロック（第８〜第１１格納領域）の格納先は、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋６」に格納されている１バイトの指定データ「１０００００００Ｂ」により指定される（図１３０Ｂ中のコメント「格納領域 ＋１０」欄参照）。
なお、本実施形態では、第１ブロックの指定データのビット０〜ビット７が、格納先として、それぞれ第１ブロックの第０〜第７格納領域を指定するビットであり、第２ブロックの指定データのビット０〜ビット３が、格納先として、それぞれ第２ブロックの第８〜第１１格納領域を指定するビットである。そして、各ブロックの１バイトの指定データでは、入賞作動フラグデータの格納先となる入賞作動フラグ格納領域内の格納領域に対応するビットに「１」が格納される。
それゆえ、例えば、第１リール（左リール３Ｌ）停止時であり、停止操作時に有効ライン上に位置する図柄が「白７」である場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋２」に格納されている入賞作動フラグデータ「０００１００００Ｂ」又は「０００００１００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第２格納領域に転送され、アドレス「ｄＲ１＿ＳＶＮ１＋３」に格納されている入賞作動フラグデータ「００１０００００Ｂ」又は「０００００１００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第３格納領域に転送される。また、この場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋４」に格納されている入賞作動フラグデータ「１０００００００Ｂ」、「０１００００００Ｂ」又は「００１０００００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第４格納領域に転送され、アドレス「ｄＲ１＿ＳＶＮ１＋５」に格納されている入賞作動フラグデータ「００１０００００Ｂ」、「０００１００００Ｂ」又は「００００１０００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第６格納領域に転送される。さらに、この場合、Ｓ６４９の処理において、図１３０Ｂに示すテーブル内のアドレス「ｄＲ１＿ＳＶＮ１＋８」に格納されている入賞作動フラグデータ「１０００００００Ｂ」が、図柄対応入賞作動テーブルから入賞作動フラグ格納領域内の第１０格納領域に転送される。
Ｓ６４９の処理後、メインＣＰＵ１０１は、圧縮データ格納処理により更新された入賞作動フラグ格納領域をセットし、図柄コード格納領域をセットし、入賞作動フラグ格納領域のデータ長（本実施形態では１２バイト）をセットする（Ｓ６５０）。そして、Ｓ６５０の処理後、メインＣＰＵ１０１は、図柄コード取得処理を終了し、処理を引込優先順位格納処理（図１２６参照）のＳ６２６に移す。
本実施形態では、上述のようにして図柄コード取得処理が行われる。なお、上述した図柄コード取得処理は、メインＣＰＵ１０１が、図１２９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ６４９の圧縮データ格納処理は、メインＣＰＵ１０１が図１２９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。
「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図１２９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。そして、この圧縮データ格納処理では、上述のように、各リールの図柄対応入賞作動フラグテーブルに格納された入賞作動フラグデータ（圧縮データ）が、入賞作動フラグ格納領域に展開（コピー）される。
なお、本実施形態では、上述した図柄コード取得処理中のＳ６４７〜Ｓ６４９で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
また、本実施形態では、図柄コード取得処理中のＳ６４９の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレス「ＳＢ＿ＢＴＥＰ＿００」は、図９７で説明した図柄設定処理中のＳ３３０の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理で行う圧縮データ格納処理を実行するためのソースプログラムが、図柄設定処理で行う圧縮データ格納処理を実行するためのソースプログラムと同じであり、Ｓ６４９及びＳ３３０の両処理において、圧縮データ格納処理のソースプログラムが共有化（モジュール化）されている。この場合、Ｓ６４９及びＳ３３０の両処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［論理積演算処理］
次に、図１３３を参照して、例えば、引込優先順位格納処理（図１２６参照）中のＳ６２６で行う論理積演算処理について説明する。図１３３は、論理積演算処理の手順を示すフローチャートである。なお、図１３３に示す論理積演算処理は、引込優先順位格納処理（図１２６参照）中のＳ６２６だけでなく、後述の引込優先順位取得処理（後述の図１３４及び図１３５参照）中のＳ６８７においても実行される。
引込優先順位格納処理（図１２６参照）中のＳ６２６で実行される論理積演算処理において、論理積演算される２つのデータは、上述した図柄コード取得処理中のＳ６５０でセットされた入賞作動フラグ格納領域のデータ、及び、図柄コード格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、上述した図柄コード取得処理中のＳ６５０でセットされたデータ長（１２バイト）のバイト数「１２」が後述の「論理積回数」に対応する。
一方、後述の引込優先順位取得処理（後述の図１３４及び図１３５参照）中のＳ６８７で実行される論理積演算処理において、論理積演算される２つのデータは、当り（引込）要求フラグ格納領域のデータ、及び、入賞作動フラグ格納領域のデータである。そして、前者のデータが後述の「論理積先データ」に対応し、後者のデータが後述の「論理積元データ」に対応する。また、この場合、後述の図１３６Ｂ中に記載のＲＴ作動組み合わせ表示フラグのデータ長（１バイト）のバイト数「１」が後述の「論理積回数」に対応する。
まず、メインＣＰＵ１０１は、論理積元データ（例えば、図柄コード格納領域のデータ）を取得する（Ｓ６６１）。次いで、メインＣＰＵ１０１は、論理積元データと論理積先データ（例えば、入賞作動フラグ格納領域のデータ）との論理積演算を行い、その演算結果を論理積先データとして保存する（Ｓ６６２）。
次いで、メインＣＰＵ１０１は、取得する論理積元データのアドレスを１加算する（Ｓ６６３）。次いで、メインＣＰＵ１０１は、参照する論理積先データのアドレスを１加算する（Ｓ６６４）。
次いで、メインＣＰＵ１０１は、論理積回数を１減算する（Ｓ６６５）。次いで、メインＣＰＵ１０１は、論理積回数が「０」であるか否かを判別する（Ｓ６６６）。
Ｓ６６６において、メインＣＰＵ１０１が、論理積回数が「０」でないと判別したとき（Ｓ６６６がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６６１の処理に戻し、Ｓ６６１以降の処理を繰り返す。一方、Ｓ６６６において、メインＣＰＵ１０１が、論理積回数が「０」であると判別したとき（Ｓ６６６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、論理積演算処理を終了し、処理を例えば引込優先順位格納処理（図１２６参照）のＳ６２７に移す。
［引込優先順位取得処理］
次に、図１３４〜図１３７を参照して、引込優先順位格納処理（図１２６参照）中のＳ６２７で行う引込優先順位取得処理について説明する。なお、図１３４及び図１３５は、引込優先順位取得処理の手順を示すフローチャートである。図１３６Ａは、引込優先順位取得処理中の後述のＳ６８０〜Ｓ６８３の処理を実行するためのソースプログラムの一例を示す図であり、図１３６Ｂは、引込優先順位取得処理中の後述のＳ６８６の処理を実行するためのソースプログラムの一例を示す図であり、図１３６Ｃは、引込優先順位取得処理中の後述のＳ６８７の処理を実行するためのソースプログラムの一例を示す図である。また、図１３７は、引込優先順位取得処理のソースプログラム上で、実際に参照される引込優先順位テーブルの構成の一例を示す図である。
まず、メインＣＰＵ１０１は、右リール３Ｒ（特定の表示列）のチェック時であるか否かを判別する（Ｓ６７１）。
Ｓ６７１において、メインＣＰＵ１０１が、右リール３Ｒのチェック時でないと判別したとき（Ｓ６７１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６７４の処理を行う。一方、Ｓ６７１において、メインＣＰＵ１０１が、右リール３Ｒのチェック時であると判別したとき（Ｓ６７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、内部当籤役に係る図柄組合せ（入賞役）に「ＡＮＹ役」（所定の図柄の組合せ）が含まれるか否かを判別する（Ｓ６７２）。なお、ここでいう「ＡＮＹ役」とは、少なくとも右リール３Ｒの停止図柄に関係なく入賞が確定する役（少なくとも右リール３Ｒの停止図柄が任意の図柄である入賞役）のことをいう。
Ｓ６７２において、メインＣＰＵ１０１が、内部当籤役に係る図柄組合せに「ＡＮＹ役」が含まれないと判別したとき（Ｓ６７２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６７４の処理を行う。一方、Ｓ６７２において、メインＣＰＵ１０１が、内部当籤役に係る図柄組合せに「ＡＮＹ役」が含まれると判別したとき（Ｓ６７２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞作動フラグ格納領域内の「ＡＮＹ役」に対応する格納領域をマスクする（Ｓ６７３）。具体的には、メインＣＰＵ１０１は、入賞作動フラグ格納領域内の「ＡＮＹ役」に対応するビットに「１」をセットする。
Ｓ６７３の処理後、又は、Ｓ６７１或いはＳ６７２がＮＯ判定の場合、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８〜図３０参照）のアドレスとして、その最後尾の格納領域のアドレスに「１」を加算したアドレスをセットし、停止禁止データをセットし、入賞作動フラグデータ長（入賞作動フラグ格納領域のデータ長：本実施形態では、１２バイト）をセットする（Ｓ６７４）。次いで、メインＣＰＵ１０１は、ストックボタン作動カウンタの値、及び、ストップボタン作動状態を取得する（Ｓ６７５）。なお、ストップボタン作動カウンタは、停止操作が検出されているストップボタンの数を管理するためのカウンタである。また、ストップボタン作動状態は、作動ストップボタン格納領域（図３３参照）を参照することにより取得される。
次いで、メインＣＰＵ１０１は、セットされている入賞作動フラグ格納領域のアドレスを１減算（−１更新）する（Ｓ６７６）。次いで、メインＣＰＵ１０１は、セットされている入賞作動フラグ格納領域とそれに対応する当り要求フラグ格納領域（図２８〜図３０参照）とから当り要求フラグデータを生成し、該生成された当り要求フラグデータに基づいて禁止入賞作動位置を生成する（Ｓ６７７）。
次いで、メインＣＰＵ１０１は、停止操作位置が禁止入賞作動位置であるか否かを判別する（Ｓ６７８）。
Ｓ６７８において、メインＣＰＵ１０１が、停止操作位置が禁止入賞作動位置でないと判別したとき（Ｓ６７８がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６７８において、メインＣＰＵ１０１が、停止操作位置が禁止入賞作動位置であると判別したとき（Ｓ６７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ストップボタン作動カウンタの値が第３停止の値であるか否かを判別する（Ｓ６７９）。
Ｓ６７９において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第３停止の値であると判別したとき（Ｓ６７９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。一方、Ｓ６７９において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第３停止の値でないと判別したとき（Ｓ６７９がＮＯ判定の場合）、メインＣＰＵ１０１は、ストップボタン作動カウンタの値が第２停止の値であるか否かを判別する（Ｓ６８０）。
Ｓ６８０において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第２停止の値でないと判別したとき（Ｓ６８０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８０において、メインＣＰＵ１０１が、ストップボタン作動カウンタの値が第２停止の値であると判別したとき（Ｓ６８０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、右リール３Ｒの停止後であるか否かを判別する（Ｓ６８１）。
Ｓ６８１において、メインＣＰＵ１０１が、右リール３Ｒの停止後であると判別したとき（Ｓ６８１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８１において、メインＣＰＵ１０１が、右リール３Ｒの停止後でないと判別したとき（Ｓ６８１がＮＯ判定の場合）、メインＣＰＵ１０１は、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグでないか否か（内部当籤役に係る図柄組合せ（入賞役）に「ＡＮＹ役」が含まれないか否か）を判別する（Ｓ６８２）。
Ｓ６８２において、メインＣＰＵ１０１が、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグでないと判別したとき（Ｓ６８２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ６８４の処理を行う。一方、Ｓ６８２において、メインＣＰＵ１０１が、当り要求フラグが「ＡＮＹ役」の干渉を受ける可能性があるフラグであると判別したとき（Ｓ６８２がＮＯ判定の場合）、メインＣＰＵ１０１は、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時であるか否かを判別する（Ｓ６８３）。
Ｓ６８３において、メインＣＰＵ１０１が、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時であると判別したとき（Ｓ６８３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。
一方、Ｓ６８３において、メインＣＰＵ１０１が、現チェックが「ＡＮＹ役」を含む当り要求フラグのチェック時でないと判別したとき（Ｓ６８３がＮＯ判定の場合）、Ｓ６７８或いはＳ６８０がＮＯ判定の場合、又は、Ｓ６８１或いはＳ６８２がＹＥＳ判定の場合、メインＣＰＵ１０１は、入賞作動フラグデータ長を１減算する（Ｓ６８４）。次いで、メインＣＰＵ１０１は、入賞作動フラグデータ長が「０」であるか否かを判別する（Ｓ６８５）。
Ｓ６８５において、メインＣＰＵ１０１が、入賞作動フラグデータ長が「０」でないと判別したとき（Ｓ６８５がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６７６の処理に戻し、Ｓ６７６以降の処理を繰り返す。
一方、Ｓ６８５において、メインＣＰＵ１０１が、入賞作動フラグデータ長が「０」であると判別したとき（Ｓ６８５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、停止制御用引込要求フラグ設定処理を行う（Ｓ６８６）。この処理は、メインＣＰＵ１０１により、図１３６Ｂのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理の中では、図１３３で説明した論理積演算処理が行われる。なお、Ｓ６８６の処理内で実行される論理積演算処理では、上述のように、当り（引込）要求フラグ格納領域のデータが「論理積先データ」にセットされ、入賞作動フラグ格納領域のデータが「論理積元データ」にセットされ、「論理積回数」には、ＲＴ作動組み合わせ表示フラグのデータ長（１バイト）のバイト数「１」がセットされる。ＲＴ作動組み合わせ表示フラグは、入賞作動フラグ格納領域において、ＲＴ移行に係る図柄組合せが規定された格納領域のことであり、本実施形態では、図２８〜図３０に示すように格納領域１１のみとなる。
次いで、メインＣＰＵ１０１は、引込優先順位テーブルアドレス格納領域を参照して、引込優先順位テーブルを取得する（Ｓ６８７）。この処理は、メインＣＰＵ１０１により、図１３６Ｃのソースプログラムで規定されている各処理が順次実行されることにより行われる。それゆえ、この処理では、現在セットされているアドレスに、引込優先順位データの初期値「１（００１Ｈ）」が設定されるとともに、図１３７に示す、先頭アドレスが「ｄＰＬＶＬＴＢ００」〜「ｄＰＬＶＬＴＢ０５」のいずれかとなるブロックに格納された引込優先順位テーブルが取得される。なお、図１３７に示す、先頭アドレスが「ｄＰＬＶＬＴＢ００」〜「ｄＰＬＶＬＴＢ０５」となるブロックに格納された引込優先順位テーブルは、それぞれ、図２７に記載の引込優先順位テーブル番号「００」〜「０５」の引込優先順位テーブルに対応する。
次いで、メインＣＰＵ１０１は、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコード（０００Ｈ）であるか否かを判別する（Ｓ６８８）。
Ｓ６８８において、メインＣＰＵ１０１が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードであると判別したとき（Ｓ６８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０５の処理を行う。一方、Ｓ６８８において、メインＣＰＵ１０１が、現在セットされているアドレスに格納されている引込優先順位テーブルのデータが、エンドコードでないと判別したとき（Ｓ６８８がＮＯ判定の場合）、メインＣＰＵ１０１は、入賞作動フラグ格納領域をセットする（Ｓ６８９）。
次いで、メインＣＰＵ１０１は、現在セットされているアドレスに基づいて、引込優先順位テーブルから引込優先順位データを取得する（Ｓ６９０）。次いで、メインＣＰＵ１０１は、引込優先順位テーブルのブロックカウンタをセットする（Ｓ６９１）。本実施形態では、この処理において、メインＣＰＵ１０１は、引込優先順位テーブルのブロックカウンタの値に「２」をセットする。
次いで、メインＣＰＵ１０１は、引込優先順位テーブルのチェック回数をセットし、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）する（Ｓ６９２）。本実施形態では、この処理において、メインＣＰＵ１０１は、引込優先順位テーブルのチェック回数に「８」（図１３７に示す引込優先順位テーブルに規定されているチェックデータのビット数）をセットする。
次いで、メインＣＰＵ１０１は、更新された引込優先順位テーブルのアドレスに基づいて、チェックデータ（図１３７参照）を取得し、チェックデータからチェックビットを抽出する（Ｓ６９３）。なお、本実施形態では、ここで抽出するチェックビットは、チェックデータのビット０に対応する。例えば、Ｓ６９０の処理において、先頭アドレスが「ｄＰＬＶＬＴＢ００」であるブロックに規定された引込優先順位テーブルから引込優先順位データ「０３ＥＨ」が取得された場合、Ｓ６９３の処理では、チェックデータとして「１０００１０００Ｂ」が取得され、チェックビットの値として「０」が抽出される。
次いで、メインＣＰＵ１０１は、抽出されたチェックビットの値が「１」であるか否かを判別する（Ｓ６９４）。
Ｓ６９４において、メインＣＰＵ１０１が、抽出されたチェックビットの値が「１」でないと判別したとき（Ｓ６９４がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６９９の処理を行う。一方、Ｓ６９４において、メインＣＰＵ１０１が、抽出されたチェックビットの値が「１」であると判別したとき（Ｓ６９４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）し、更新後のアドレスに基づいて、引込優先順位テーブルから判定データ（図１３７中の「フラグ判定データ」）を取得する（Ｓ６９５）。
次いで、メインＣＰＵ１０１は、Ｓ６９５で取得した判定データに基づいて、現在取得されている入賞作動フラグデータが判定対象であるか否かを判別する（Ｓ６９６）。この処理では、メインＣＰＵ１０１は、現在取得されている入賞作動フラグデータと、判定データとを比較し、前者が後者に対応するものである否かを判定し、前者が後者に対応するものである場合には、現在取得されている入賞作動フラグデータが判定対象であると判定する。
Ｓ６９６において、メインＣＰＵ１０１が、入賞作動フラグデータが判定対象でないと判別したとき（Ｓ６９６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ６９９の処理を行う。一方、Ｓ６９６において、メインＣＰＵ１０１が、入賞作動フラグデータが判定対象であると判別したとき（Ｓ６９６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、引込優先順位データの更新処理を行う（Ｓ６９７）。この処理では、メインＣＰＵ１０１は、Ｓ６９７で取得した判定データに対応付けられた引込優先順位データで、現在セットされている引込優先順位データを更新（上書き）する。
次いで、メインＣＰＵ１０１は、チェックデータの更新処理を行う（Ｓ６９８）。この処理では、メインＣＰＵ１０１は、チェックデータを１ビットだけ右方向（ビット７からビット０に向かう方向）にシフトする。なお、この処理において、シフト後のチェックデータのビット７には、「０」がセットされる。
Ｓ６９８の処理後、又は、Ｓ６９４或いはＳ６９６がＮＯ判定の場合、メインＣＰＵ１０１は、チェックデータにチェック対象のビット（「１」がセットされているビット）があるか否かを判別する（Ｓ６９９）。
Ｓ６９９において、メインＣＰＵ１０１が、チェックデータにチェック対象のビットがないと判別したとき（Ｓ６９９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７０２の処理を行う。一方、Ｓ６９９において、メインＣＰＵ１０１が、チェックデータにチェック対象のビットがあると判別したとき（Ｓ６９９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、チェックする入賞作動フラグ格納領域のアドレスを１加算（＋１更新）し、チェック回数を１減算する（Ｓ７００）。
次いで、メインＣＰＵ１０１は、チェック回数が「０」であるか否かを判別する（Ｓ７０１）。Ｓ７０１において、メインＣＰＵ１０１が、チェック回数が「０」でないと判別したとき（Ｓ７０１がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６９８の処理に戻し、Ｓ６９８以降の処理を繰り返す。
一方、Ｓ７０１において、メインＣＰＵ１０１が、チェック回数が「０」であると判別したとき（Ｓ７０１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現在参照している入賞作動フラグ格納領域のアドレスにチェック回数の初期値「８」を加算して入賞作動フラグ格納領域のアドレスを更新し、ブロックカウンタの値を１減算する（Ｓ７０２）。次いで、メインＣＰＵ１０１は、ブロックカウンタの値が「０」であるか否かを判別する（Ｓ７０３）。
Ｓ７０３において、メインＣＰＵ１０１が、ブロックカウンタの値が「０」でないと判別したとき（Ｓ７０３がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ６９２の処理に戻し、Ｓ６９２以降の処理を繰り返す。
一方、Ｓ７０３において、メインＣＰＵ１０１が、ブロックカウンタの値が「０」であると判別したとき（Ｓ７０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、参照する引込優先順位テーブルのアドレスを１加算（＋１更新）する（Ｓ７０４）。例えば、現在参照している引込優先順位テーブルが、先頭アドレスが「ｄＰＬＶＬＴＢ００」であるブロックに規定された引込優先順位テーブルである場合、この処理により、参照する引込優先順位テーブルが、先頭アドレスが「ｄＰＬＶＬＴＢ０１」であるブロックに規定された引込優先順位テーブルに変更される。そして、Ｓ７０４の処理後、メインＣＰＵ１０１は、処理をＳ６８８の処理に戻し、Ｓ６８８以降の処理を繰り返す。
ここで再度、Ｓ６７９、Ｓ６８３又はＳ６８８の処理に戻って、Ｓ６７９、Ｓ６８３又はＳ６８８がＹＥＳ判定の場合、メインＣＰＵ１０１は、この時点でセットされている引込順位データを、最終的な引込優先順位データとしてセットする（Ｓ７０５）。なお、Ｓ６７９又はＳ６８３がＹＥＳ判定の場合、メインＣＰＵ１０１は、最終的な引込優先順位データとして「０（００Ｈ）」をセットする。この場合、引込優先順位データ「０（００Ｈ）」にはエンドコードが割り付けられているので、引込データ無し（停止禁止）がセットされる。そして、Ｓ７０５の処理後、メインＣＰＵ１０１は、引込優先順位取得処理を終了し、処理を引込優先順位格納処理（図１２６参照）のＳ６２８に移す。
本実施形態では、上述のようにして引込優先順位取得処理が行われる。なお、上述した引込優先順位取得処理中のＳ６８０〜Ｓ６８３の「ＡＮＹ役」の引込優先対応処理は、メインＣＰＵ１０１が、図１３６Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、例えば、Ｓ６８３の判定処理は、ソースプログラム上において、「ＪＣＰ」命令（所定の判定命令）により実行される。なお、「ＪＣＰ」命令は、比較命令相当の動作を実行する命令であり、メインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＪＣＰ ｃｃ，Ａ，ｎ，ｅ」が実行されると、Ａレジスタの内容（格納データ）と、整数ｎとを比較し、その比較結果が、ｃｃの条件となれば、処理をｅで指定されるアドレスにジャンプさせる。なお、「ＪＣＰ」命令の「ｃｃの条件」には、フラグ・レジスタＦ内のキャリーフラグの状態及びゼロフラグの状態の一方が指定される（図１１参照）。例えば、ｃｃに「Ｃ」が指定されていれば、ｃｃの条件はキャリーフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＣ」が指定されていれば、ｃｃの条件はキャリーフラグが「０」（オフ状態）であることを意味する。また、例えば、ｃｃに「Ｚ」が指定されていれば、ｃｃの条件はゼロフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＺ」が指定されていれば、ｃｃの条件はゼロフラグが「０」（オフ状態）であることを意味する。
「ＡＮＹ役」の引込優先対応処理のソースプログラム上において、図１３６Ａに示すように、「ＪＣＰ」命令を用いた場合、アドレス設定に係る命令を省略することができる（アドレス設定に係る命令を別途設ける必要がなくなる）ので、「ＡＮＹ役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。
また、上述した引込優先順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理は、メインＣＰＵ１０１が、図１３６Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。Ｓ６８６の停止制御用引込要求フラグ設定処理では、図１３６Ｂに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。
それゆえ、Ｓ６８６の停止制御用引込要求フラグ設定処理において、Ｑレジスタ（拡張レジスタ）を用いた「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。また、「ＣＡＬＬＦ」命令は、上述のように、２バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインＣＰＵ１０１専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインＲＡＭ１０３の容量を有効活用することができる。
さらに、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先の論理積演算処理のアドレス「ＳＢ＿ＤＡＮＤ＿００」は、上記図１２６で説明した引込優先順位格納処理中のＳ６２６の論理積演算処理において「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである（図１２７参照）。すなわち、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理で行う論理積演算処理を実行するためのソースプログラムが、引込優先順位格納処理中のＳ６２６で行う論理積演算処理を実行するためのソースプログラムと同じであり、Ｓ６８６及びＳ６２６の両処理において、論理積演算処理のソースプログラムが共有化（モジュール化）されている。この場合、Ｓ６８６及びＳ６２６の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
また、上述した引込優先順位取得処理中のＳ６８７の引込優先順位テーブル（図１３７参照）の取得処理は、メインＣＰＵ１０１が、図１３６Ｃのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。そして、Ｓ６８７の引込優先順位テーブルの取得処理では、図１３６Ｃに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令が利用される。
それゆえ、Ｓ６８７の引込優先順位テーブルの取得処理においても、「ＬＤＱ」命令の使用により、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。
上述のように、本実施形態の優先引込順位取得処理中の上記各種処理では、上述したメインＣＰＵ１０１専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路９０のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。
［リール停止制御処理］
次に、図１３８〜図１４０を参照して、メインフロー（図８２参照）中のＳ２１３で行うリール停止制御処理について説明する。なお、図１３８は、リール停止制御処理の手順を示すフローチャートである。図１３９は、リール停止制御処理中の後述のＳ７１１〜Ｓ７１６の処理を実行するためのソースプログラムの一例を示す図であり、図１４０は、リール停止制御処理中の後述のＳ７２６の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を行う（Ｓ７１１）。この処理では、メインＣＰＵ１０１は、主に、リール停止可能信号ＯＦＦデータのポート出力処理を行う。また、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＦＦ処理の詳細については、後述の図１４１を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、全リールの回転速度が所定の一定速度に到達したか否か（「定速」になったか否か）を判別する（Ｓ７１２）。Ｓ７１２において、メインＣＰＵ１０１が、全リールの回転速度が「定速」になっていないと判別したとき（Ｓ７１２がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ７１２の処理を繰り返す。
一方、Ｓ７１２において、メインＣＰＵ１０１が、全リールの回転速度が「定速」になったと判別したとき（Ｓ７１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、リール停止可能信号ＯＮ処理を行う（Ｓ７１３）。この処理では、メインＣＰＵ１０１は、主に、リール停止可能信号ＯＮデータのポート出力処理を行う。また、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＮ処理の詳細については、後述の図１４２を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、有効なストップボタンが押されたか否かを判別する（Ｓ７１４）。
Ｓ７１４において、メインＣＰＵ１０１が、有効なストップボタンが押されていないと判別したとき（Ｓ７１４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７１３の処理に戻し、Ｓ７１３以降の処理を繰り返す。一方、Ｓ７１４において、メインＣＰＵ１０１が、有効なストップボタンが押されたと判別したとき（Ｓ７１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、作動ストップボタン格納領域（図３３参照）を更新し、ストップボタン未作動カウンタの値を１減算する（Ｓ７１５）。
次いで、メインＣＰＵ１０１は、作動ストップボタンから検索対象リールを決定する（Ｓ７１６）。また、この処理では、検索対象リールのリール制御管理情報が格納される回胴制御データ格納領域のアドレス（先頭アドレス）セット処理も行われる（図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ−（ｗＲ２＿ＣＴＲＬ−ｗＲ１＿ＣＴＲＬ）」参照）。
次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を行う（Ｓ７１７）。この処理は、上記Ｓ７１１と同様に、メインＲＡＭ１０３の規定外作業領域を使用して行われる。なお、リール停止可能信号ＯＦＦ処理の詳細については、後述の図１４１を参照しながら後で説明する。次いで、メインＣＰＵ１０１は、図柄カウンタの値に基づいて停止開始位置をメインＲＡＭ１０３に格納する（Ｓ７１８）。
次いで、メインＣＰＵ１０１は、リール停止選択処理を行う（Ｓ７１９）。詳細な説明は省略するが、この処理では、メインＣＰＵ１０１は、滑り駒数の選択処理を行う。
次いで、メインＣＰＵ１０１は、停止開始位置と、Ｓ７１９で決定された滑り駒数とに基づいて停止予定位置を決定し、該決定した停止予定位置をメインＲＡＭ１０３に格納する（Ｓ７２０）。この処理では、メインＣＰＵ１０１は、停止開始位置に滑り駒数を加算し、その加算結果を停止予定位置とする。
次いで、メインＣＰＵ１０１は、図柄コード格納処理を実行する（Ｓ７２１）。この処理では、停止予定位置に対応する図柄コードが図柄コード格納領域に格納される。次いで、メインＣＰＵ１０１は、制御対象のリールが最終停止（第３停止）のリールであるか否かを判別する（Ｓ７２２）。この処理では、メインＣＰＵ１０１は、ストップボタン未作動カウンタの値に基づいて、制御対象のリールが最終停止（第３停止）のリールであるか否かを判別し、ストップボタン未作動カウンタの値が「０」であるときには、制御対象のリールが最終停止のリールであるとを判定する。
Ｓ７２２において、メインＣＰＵ１０１が、制御対象のリールが最終停止のリールでないと判別したとき（Ｓ７２２がＮＯ判定の場合）、メインＣＰＵ１０１は、制御変更処理を行う（Ｓ７２３）。この処理では、特定の停止位置にあった場合に、リールの停止に用いる停止情報群が更新される。次いで、メインＣＰＵ１０１は、図１２６で説明した引込優先順位格納処理を行う（Ｓ７２４）。
次いで、メインＣＰＵ１０１は、停止間隔残時間待機処理を行う（Ｓ７２５）。この処理では、メインＣＰＵ１０１は、予め設定された所定のリール停止間隔時間が経過するまで、待機処理を行う。そして、Ｓ７２５の処理後、メインＣＰＵ１０１は、処理をＳ７１１の処理に戻し、Ｓ７１１以降の処理を繰り返す。
ここで再度、Ｓ７２２の処理に戻って、Ｓ７２２において、メインＣＰＵ１０１が、制御対象のリールが最終停止のリールであると判別したとき（Ｓ７２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、全リールの励磁が停止状態であるか否かを判別する（Ｓ７２６）。Ｓ７２６において、メインＣＰＵ１０１が、全リールの励磁が停止状態でないと判別したとき（Ｓ７２６がＮＯ判定の場合）、メインＣＰＵ１０１は、Ｓ７２６の処理を繰り返す。
一方、Ｓ７２６において、メインＣＰＵ１０１が、全リールの励磁が停止状態であると判別したとき（Ｓ７２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、第３停止操作されたストップボタンがオン状態のままである（ストップボタンが放されていない）か否かを判別する（Ｓ７２７）。Ｓ７２７において、メインＣＰＵ１０１が、第３停止操作されたストップボタンがオン状態のままであると判別したとき（Ｓ７２７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、Ｓ７２７の処理を繰り返す。一方、Ｓ７２７において、メインＣＰＵ１０１が、第３停止操作されたストップボタンがオン状態のままでないと判別したとき（Ｓ７２７がＮＯ判定の場合）、メインＣＰＵ１０１は、リール停止制御処理を終了し、処理をメインフロー（図８２参照）のＳ２１４に移す。
本実施形態では、上述のようにしてリール停止制御処理が行われる。なお、上述したリール停止制御処理中のＳ７１１〜Ｓ７１６の処理は、メインＣＰＵ１０１が、図１３９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。図１３９に示すように、本実施形態のリール停止制御処理のソースプログラムでは、メインＣＰＵ１０１専用命令コードである、例えば、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令や、「ＣＡＬＬＦ」命令が用いられる。
それゆえ、リール停止制御処理において、このようなメインＣＰＵ１０１専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路９０におけるプログラム処理速度の効率化と容量の削減とを行うことが可能となり、削減した容量に応じて増加したメインＲＯＭ１０２の空き領域を活用して、遊技性を高めることが可能となる。
また、上述したリール停止制御処理中のＳ７２６の判定処理は、メインＣＰＵ１０１が、図１４０のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。この処理は、図１４０に示すように、ソースコード上では、「ＬＤＱ」命令、「ＯＲＱ」命令（所定の論理和演算命令）を用いて実行される。
なお、「ＯＲＱ」命令は、論理和演算を行う命令コードであり、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コードである。そして、ソースプログラム上において、例えば、ソースコード「ＯＲＱ （ｋ）」が実行されると、Ｑレジスタの格納データ（上位側アドレス値）及び１バイトの整数ｋ（直値：下位側アドレス値）で指定されたアドレスのメモリの内容（格納データ）と、Ａレジスタの内容（格納データ）との論理和演算が行われ、その演算結果がＡレジスタに記憶される。
それゆえ、リール停止制御処理中のＳ７２６の判定処理において、まず、図１４０中のソースコード「ＬＤＱ Ａ，（．ＬＯＷ．ｗＲ１＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データと、整数値「．ＬＯＷ．ｗＲ１＿ＴＩＭ」とで指定されるアドレスのメモリの内容（第１リールの励磁タイマー値）がＡレジスタにロードされる。なお、本実施形態では、メインＲＡＭ１０３内における第１リールの励磁タイマー値が格納された領域のアドレスは、「Ｆ０３２ｈ」である。そして、上述したＳ７２６の判定処理では、ＬＤＱ命令実行時に予めＱレジスタに、アドレス「ｗＲ１＿ＴＩＭ（Ｆ０３２ｈ）」の上位側アドレス値「Ｆ０ｈ」がセットされ、ｋの値（直値）には、下位側アドレス値（「．ＬＯＷ．ｗＲ２＿ＴＩＭ」＝３２ｈ）が代入される。
次いで、図１４０中のソースコード「ＯＲＱ （．ＬＯＷ．ｗＲ２＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データ（Ｆ０ｈ）と、第２リールの励磁タイマー値が格納された領域のアドレス「ｗＲ２＿ＴＩＭ（Ｆ０３Ｄｈ）」の下位側アドレス値（３Ｄｈ）で指定されたアドレスのメモリの内容（第２リールの励磁タイマー値）と、Ａレジスタの内容（第１リールの励磁タイマー値）との論理和演算が行われ、その演算結果（第１リールの励磁タイマー値と第２リールの励磁タイマー値との合成結果）がＡレジスタに記憶される。次いで、図１４０中のソースコード「ＯＲＱ （．ＬＯＷ．ｗＲ３＿ＴＩＭ）」が実行されると、Ｑレジスタの格納データ（Ｆ０ｈ）と、第３リールの励磁タイマー値が格納された領域のアドレス「ｗＲ３＿ＴＩＭ（Ｆ０４８ｈ）」の下位側アドレス値（４８ｈ）で指定されたアドレスのメモリの内容（第３リールの励磁タイマー値）と、Ａレジスタの内容（第１リールの励磁タイマー値と第２リールの励磁タイマー値との合成結果）との論理和演算が行われ、その演算結果（第１〜第３リールの励磁タイマー値の合成結果）がＡレジスタに記憶される。
上述のように、本実施形態では、リール（回胴）の停止状態のチェック処理において、Ｑレジスタ（拡張レジスタ）を用いた各種メインＣＰＵ１０１専用命令コードが用いられる。それゆえ、これらのメインＣＰＵ１０１専用命令コードを用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができ、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
上述のように、本実施形態のリール停止制御処理中の上記各種処理では、上述したメインＣＰＵ１０１専用の各種命令コードが適宜用いられ、対応する処理の効率化及びソースプログラムの容量の削減を実現している。その結果、本実施形態では、主制御回路９０のプログラム処理速度の効率化と容量の削減とを図ることができ、削減した容量に対応する空き領域を活用して、遊技性を高めることが可能となる。
［リール停止可能信号ＯＦＦ処理］
次に、図１４１を参照して、リール停止制御処理（図１３８参照）中のＳ７１１又はＳ７１７で行うリール停止可能信号ＯＦＦ処理について説明する。なお、図１４１は、リール停止可能信号ＯＦＦ処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３のスタックエリア（図１２Ｃ参照）のアドレスを退避させる（Ｓ７３１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ７３２）。
次いで、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ７３３）。次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦデータのセット処理を行う（Ｓ７３４）。
次いで、メインＣＰＵ１０１は、規定外ポート出力処理を行う（Ｓ７３５）。この処理では、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦデータに基づいて、後述のＯＦＦ出力データ（出力オフモードデータ）の生成及び出力処理を行う。なお、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図１４３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、Ｓ７３３で退避させた全レジスタのデータを復帰させる（Ｓ７３６）。次いで、メインＣＰＵ１０１は、Ｓ７３１で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ７３７）。
そして、Ｓ７３７の処理後、メインＣＰＵ１０１は、リール停止可能信号ＯＦＦ処理を終了する。この際、実行したリール停止可能信号ＯＦＦ処理がリール停止制御処理（図１３８参照）中のＳ７１１の処理である場合には、メインＣＰＵ１０１は、処理をリール停止制御処理中のＳ７１２の処理に移す。一方、実行したリール停止可能信号ＯＦＦ処理がリール停止制御処理（図１３８参照）中のＳ７１７の処理である場合には、メインＣＰＵ１０１は、処理をリール停止制御処理中のＳ７１８の処理に移す。
［リール停止可能信号ＯＮ処理］
次に、図１４２を参照して、リール停止制御処理（図１３８参照）中のＳ７１３で行うリール停止可能信号ＯＮ処理について説明する。なお、図１４２は、リール停止可能信号ＯＮ処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）にセットされているメインＲＡＭ１０３のスタックエリア（図１２Ｃ参照）のアドレスを退避させる（Ｓ７４１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ７４２）。
次いで、メインＣＰＵ１０１は、全てのレジスタにセットされているデータを退避させる（Ｓ７４３）。次いで、メインＣＰＵ１０１は、作動ストップボタン格納領域（図３３参照）を参照し、ストップボタン状態を取得する（Ｓ７４４）。次いで、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータのセット処理を行う（Ｓ７４５）。
次いで、メインＣＰＵ１０１は、規定外ポート出力処理を行う（Ｓ７４６）。この処理では、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータに基づいて、後述のＯＮ出力データ（出力オンモードデータ）の生成及び出力処理を行う。なお、この処理は、メインＲＡＭ１０３の規定外作業領域を使用して行われる。規定外ポート出力処理の詳細については、後述の図１４３を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、Ｓ７４３で退避させた全レジスタのデータを復帰させる（Ｓ７４７）。次いで、メインＣＰＵ１０１は、Ｓ７４１で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ７４８）。そして、Ｓ７４８の処理後、メインＣＰＵ１０１は、リール停止可能信号ＯＮ処理を終了し、処理をリール停止制御処理（図１３８参照）中のＳ７１４の処理に移す。
［規定外ポート出力処理］
次に、図１４３及び図１４４を参照して、リール停止可能信号ＯＦＦ処理（図１４１参照）中のＳ７３５及びリール停止可能信号ＯＮ処理（図１４２参照）中のＳ７４６で行う規定外ポート出力処理について説明する。なお、図１４３は、規定外ポート出力処理の手順を示すフローチャートである。また、図１４４は、規定外ポート出力処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、ポート出力設定がＯＮ出力モードであるか否かを判別する（Ｓ７５１）。この処理において、メインＣＰＵ１０１は、リール停止可能信号ＯＮデータがセットされている場合には、ポート出力設定がＯＮ出力モードであると判定し、リール停止可能信号ＯＦＦデータがセットされている場合には、ポート出力設定がＯＮ出力モードでないと判定する。
Ｓ７５１において、メインＣＰＵ１０１が、ポート出力設定がＯＮ出力モードであると判別したとき（Ｓ７５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７５３の処理を行う。一方、Ｓ７５１において、メインＣＰＵ１０１が、ポート出力設定がＯＮ出力モードでないと判別したとき（Ｓ７５１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＯＦＦ出力データ（出力オフモードデータ）の生成処理を行う（Ｓ７５２）。この処理では、現在、出力オン状態となっているポート（ビット）のうち、オフ状態にしたいポート（ビット）をオフ状態にするとともに、現在、出力オフ状態となっているポート（ビット）をオフ状態に維持するためのＯＦＦ出力データが生成される。
Ｓ７５２の処理後又はＳ７５１がＮＯ判定の場合、メインＣＰＵ１０１は、ＯＮ出力データ（出力オンモードデータ）の生成処理を行う（Ｓ７５３）。この処理では、現在、出力オフ状態となっているポート（ビット）のうち、オン状態にしたいポート（ビット）をオン状態にするとともに、現在、出力オン状態となっているポート（ビット）をオン状態に維持するためのＯＮ出力データが生成される。次いで、メインＣＰＵ１０１は、生成された出力データを指定ポートから出力する（Ｓ７５４）。
そして、Ｓ７５４の処理後、メインＣＰＵ１０１は、規定外ポート出力処理を終了する。この際、実行した規定外ポート出力処理がリール停止可能信号ＯＦＦ処理（図１４１参照）中のＳ７３５の処理である場合には、メインＣＰＵ１０１は、処理をリール停止可能信号ＯＦＦ処理中のＳ７３６の処理に移す。一方、実行した規定外ポート出力処理がリール停止可能信号ＯＮ処理（図１４２参照）中のＳ７４６の処理である場合には、メインＣＰＵ１０１は、処理をリール停止可能信号ＯＮ処理中のＳ７４７の処理に移す。
本実施形態では、上述のようにして規定外ポート出力処理が行われる。そして、上述した規定外ポート出力処理は、メインＣＰＵ１０１が、図１４４のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、上述した規定外ポート出力処理中のＳ７５２のＯＦＦ出力データの生成処理は、図１４４中のソースコード「ＸＯＲ （ＨＬ）」及び「ＡＮＤ （ＨＬ）」をこの順で実行することに行われる。また、上述した規定外ポート出力処理中のＳ７５３のＯＮ出力データの生成処理は、図１４４中のソースコード「ＯＲ （ＨＬ）」を実行することに行われる。
ソースプログラム上において、このような各出力データの生成処理を行うことにより、Ｓ７５２のＯＦＦ出力データの生成処理後に、Ｓ７５３のＯＮ出力データの生成処理が行われてもＳ７５２で生成されたＯＦＦ出力データは変化しない。
例えば、ポート出力設定がＯＦＦ出力モードであり、今回の処理でオフ状態にしたい規定外ポートを示す出力データが「０００１０１１１」（「１」がオフ状態にしたいビット）であり、現在、規定外ポートに出力されている出力データ（バックアップデータ）が「０１０１００１１」（「１」が現在、オン状態のビット）である場合、バックアップデータのビット０、ビット１及びビット５のデータを「１」から「０」にするためのＯＦＦ出力データが生成される。この場合、まず、図１４４中のソースコード「ＸＯＲ （ＨＬ）」が実行されると、出力データ「０００１０１１１」と、バックアップデータ「０１０１００１１」との排他的論理和演算が行われ、演算結果として「０１０００１００」が得られる。次いで、図１４４中のソースコード「ＡＮＤ （ＨＬ）」が実行されると、演算結果「０１０００１００」とバックアップデータ「０１０１００１１」との論理積演算が行われ、演算結果「０１００００００」がＯＦＦ出力データとして生成される。
その後、Ｓ７５３のＯＮ出力データの生成処理が（図１４４中のソースコード「ＯＲ （ＨＬ）」）が実行されると、演算結果「０１００００００」（ＯＦＦ出力データ）と、今回の処理でオン状態にしたい規定外ポートを示す出力データ「００００００００」（ポート出力設定がＯＦＦ出力モードであるので、出力データの各ビットには「０」がセットされる）との論理和演算が行われ、演算結果として「０１００００００」が得られ、ＯＦＦ出力データは変化しない。定性的には、ポート出力設定がＯＦＦ出力モードである場合、Ｓ７５３のＯＮ出力データの生成処理では、ＯＦＦ出力データにおいて出力オン状態となっているポート（ビット）をオン状態に維持するための出力データが生成されるので、Ｓ７５２のＯＦＦ出力データの生成処理後に、Ｓ７５３のＯＮ出力データの生成処理が行われてもＳ７５２で生成されたＯＦＦ出力データは変化しない。
［入賞検索処理］
次に、図１４５〜図１４７を参照して、メインフロー（図８２参照）中のＳ２１４で行う入賞検索処理について説明する。なお、図１４５は、入賞検索処理の手順を示すフローチャートである。図１４６は、入賞検索処理を実行するためのソースプログラムの一例を示す図である。また、図１４７は、入賞検索処理のソースプログラム上で、実際に参照される払出枚数データテーブルの構成の一例を示す図である。
まず、メインＣＰＵ１０１は、図柄コード格納領域（図３５参照）に格納された各格納領域のデータを、入賞作動フラグ格納領域（図２８〜図３０参照）の対応する格納領域に転送して保存する（Ｓ７６１）。そして、この処理終了時点では、ＤＥレジスタに入賞作動フラグ格納領域の最後尾のアドレスがセットされる。
次いで、メインＣＰＵ１０１は、払出枚数データテーブルのアドレス（図１４７に示す払出枚数データテーブルの先頭アドレス「ｄＰＡＹＮＵＭＴＢ」）をＨＬレジスタにセットする（Ｓ７６２）。次いで、メインＣＰＵ１０１は、払出枚数テーブル数（本実施形態では「５」）を入賞検索カウンタの初期値とし、該初期値をＢレジスタにセットする（Ｓ７６３）。
次いで、メインＣＰＵ１０１は、ＨＬレジスタにセットされたアドレスに基づいて、メダルの払出枚数（本実施形態では、１枚、２枚、３枚及び９枚のいずれか）のデータをＣレジスタにセットし、判定対象データをＡレジスタにセットし、ＨＬレジスタにセットされているアドレスに「２」を加算（＋２更新）する（Ｓ７６４）。なお、図１４７に示す払出枚数データテーブルにおいて、メダルの払出枚数のデータは、「払出枚数（１，２，３又は９）＊２＋０」であり、判定対象データは、払出枚数のデータの次のアドレスに格納されている１バイトのデータ（例えば「１１１１１０００Ｂ」等）である。また、以下では、Ｃレジスタにセットされたメダルの払出枚数のデータ「払出枚数（１，２，３又は９）＊２＋０」内のデータ「０」を「判定ビット」という。この判定ビットは入賞検索の判定対象ブロックであるか否かを示す情報である。
次いで、メインＣＰＵ１０１は、Ｃレジスタにセットされたメダルの払出枚数のデータから判定ビットの値を抽出する（Ｓ７６５）。次いで、メインＣＰＵ１０１は、抽出した判定ビットの値に基づいて、判定対象ブロックであるか否かを判別する（Ｓ７６６）。この処理において、メインＣＰＵ１０１は、抽出した判定ビットの値が「１」である場合に、判定対象ブロックであると判定する。なお、本実施形態では、図１４７に示すように、メダルの払出枚数に関係なく、判定ビットの値は、常に「０」であるので、Ｓ７６６の処理は必ずＮＯ判定となる。
Ｓ７６６において、メインＣＰＵ１０１が、判定対象ブロックでないと判別したとき（Ｓ７６６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７６８の処理を行う。一方、Ｓ７６６において、メインＣＰＵ１０１が、判定対象ブロックであると判別したとき（Ｓ７６６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＤＥレジスタにセットされている入賞作動フラグ格納領域のアドレスを１減算（−１更新）する（Ｓ７６７）。
Ｓ７６７の処理後又はＳ７６６がＮＯ判定の場合、メインＣＰＵ１０１は、ＤＥレジスタにセットされた入賞作動フラグ格納領域のアドレスで指定される格納領域のデータを判定データとして抽出する（Ｓ７６８）。
次いで、メインＣＰＵ１０１は、Ｓ７６４でＡレジスタにセットされた判定対象データと、Ｓ７６８で抽出した判定データとに基づいて、判定の結果が入賞であるか否かを判別する（Ｓ７６９）。この処理において、メインＣＰＵ１０１は、Ｓ７６４でＡレジスタにセットされた判定対象データが、Ｓ７６８で抽出した判定データと同じであれば、判定の結果が入賞であると判定する。
Ｓ７６９において、メインＣＰＵ１０１が、判定の結果が入賞でないと判別したとき（Ｓ７６９がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７６の処理を行う。一方、Ｓ７６９において、メインＣＰＵ１０１が、判定の結果が入賞であると判別したとき（Ｓ７６９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、現遊技が３枚遊技（メダルのベット枚数が３枚である遊技）であるか否かを判別する（Ｓ７７０）。
Ｓ７７０において、メインＣＰＵ１０１が、現遊技が３枚遊技であると判別したとき（Ｓ７７０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７２の処理を行う。一方、Ｓ７７０において、メインＣＰＵ１０１が、現遊技が３枚遊技でないと判別したとき（Ｓ７７０がＮＯ判定の場合）、メインＣＰＵ１０１は、２枚遊技（メダルのベット枚数が２枚である遊技）の払出枚数（２枚）をＣレジスタにセットする（Ｓ７７１）。
Ｓ７７１の処理後又はＳ７７０がＹＥＳ判定の場合、メインＣＰＵ１０１は、払出枚数の更新処理を行う（Ｓ７７２）。具体的には、メインＣＰＵ１０１は、現在の入賞枚数カウンタの値に、Ｃレジスタにセットされたメダルの払出枚数を加算し、加算後の値を払出枚数にセットする。
次いで、メインＣＰＵ１０１は、払出枚数の値が最大払出枚数「１０」未満であるか否かを判別する（Ｓ７７３）。
Ｓ７７３において、メインＣＰＵ１０１が、払出枚数の値が最大払出枚数「１０」未満であると判別したとき（Ｓ７７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ７７５の処理を行う。一方、Ｓ７７３において、メインＣＰＵ１０１が、払出枚数の値が最大払出枚数「１０」未満でないと判別したとき（Ｓ７７３がＮＯ判定の場合）、メインＣＰＵ１０１は、払出枚数に最大払出枚数「１０」をセットする（Ｓ７７４）。
Ｓ７７４の処理後又はＳ７７３がＹＥＳ判定の場合、メインＣＰＵ１０１は、払出枚数を入賞枚数カウンタに保存する（Ｓ７７５）。
Ｓ７７５の処理後又はＳ７６９がＮＯ判定の場合、メインＣＰＵ１０１は、他の入賞があるか否かを判別する（Ｓ７７６）。Ｓ７７６において、メインＣＰＵ１０１が、他の入賞があると判別したとき（Ｓ７７６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、処理をＳ７６９の処理に戻し、Ｓ７６９以降の処理を繰り返す。
一方、Ｓ７７６において、メインＣＰＵ１０１が、他の入賞がないと判別したとき（Ｓ７７６がＮＯ判定の場合）、メインＣＰＵ１０１は、入賞検索カウンタの値を１減算（−１更新）する（Ｓ７７７）。なお、本実施形態のように、有効ラインが１本である場合には、複数の小役が重複して入賞することがないので、Ｓ７７６の判定処理は必ずＮＯ判定となる。
次いで、メインＣＰＵ１０１は、入賞検索カウンタの値が「０」であるか否かを判別する（Ｓ７７８）。
Ｓ７７８において、メインＣＰＵ１０１が、入賞検索カウンタの値が「０」でないと判別したとき（Ｓ７７８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７６４の処理に戻し、Ｓ７６４以降の処理を繰り返す。一方、Ｓ７７８において、メインＣＰＵ１０１が、入賞検索カウンタの値が「０」であると判別したとき（Ｓ７７８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞検索処理を終了し、処理をメインフロー（図８２参照）中のＳ２１５の処理に移す。
本実施形態では、上述のようにして入賞検索処理が行われる。そして、上述した入賞検索処理は、メインＣＰＵ１０１が、図１４６のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中でも、Ｓ７６４の払出枚数及び判定対象データのセット処理は、メインＣＰＵ１０１がソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」を実行することにより行われる。
ソースプログラム上において、例えば、ソースコード「ＬＤＩＮ ｓｓ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（データ）がｓｓ（ＢＣ、ＤＥ、ＡＣ、ＡＥ又はＢＤ）ペアレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。それゆえ、図１４６中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」が実行されると、ＨＬレジスタ（ペアレジスタ）にセットされたアドレス及び該アドレスに１加算したアドレスで指定されるメモリの内容（払出枚数及び判定対象データ）が、ＡＣレジスタにロードされるとともに、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。なお、Ｓ７６４の処理では、この「ＬＤＩＮ」命令により、Ａレジスタに払出枚数のデータが格納され、Ｃレジスタに判定対象データが格納され、ＨＬレジスタにセットされているアドレスが＋２更新される。
上述のように、本実施形態の入賞検索処理では、一つの「ＬＤＩＮ」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
また、上述した入賞検索処理中のＳ７７０の判定処理で参照するメダルカウンタの値の取得処理、Ｓ７７２の処理で参照する入賞枚数カウンタの値の取得処理、及び、Ｓ７７５の処理で行う入賞枚数カウンタの保存（更新）処理はいずれも、図１４６に示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）により実行される。それゆえ、本実施形態の入賞検索処理では、「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
また、上述した入賞検索処理中のＳ７６９の判定処理は、図１４６に示すように、ソースプログラム上において、「ＪＳＬＡＡ」命令（所定の判定命令）により実行される。なお、「ＪＳＬＡＡ」命令は、左シフト（ＳＬＡ）命令相当の動作を実行する命令である。
ソースプログラム上において、例えば、ソースコード「ＪＳＬＡＡ ｃｃ，ｅ」が実行されると、ｃｃの条件が成立すれば、処理をｅで指定されるアドレスにジャンプさせる。なお、「ＪＳＬＡＡ」命令で規定される「ｃｃの条件」には、フラグ・レジスタＦ内のキャリーフラグの状態が指定される。例えば、ｃｃに「Ｃ」が指定されていれば、ｃｃの条件はキャリーフラグが「１」（オン状態）であることを意味し、ｃｃに「ＮＣ」が指定されていれば、ｃｃの条件はキャリーフラグが「０」（オフ状態）であることを意味する。それゆえ、図１４６中のソースコード「ＪＳＬＡＡ ＮＣ，ＭＮ＿ＣＫＬＮ＿０６」では、キャリーフラグが「０」（オフ状態）であれば、「ＭＮ＿ＣＫＬＮ＿０６」で指定されるアドレスに処理がジャンプする。
また、上述した入賞検索処理中のＳ７７０及びＳ７７３の判定処理は、図１４６に示すように、ソースプログラム上において、「ＪＣＰ」命令により実行される。なお、「ＪＣＰ」命令は、上述のように、比較命令相当の動作を実行する命令であり、メインＣＰＵ１０１専用命令コードである。
それゆえ、入賞検索処理のソースプログラム上において、上述した「ＪＳＬＡＡ」命令及び「ＪＣＰ」命令を用いた場合、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［イリーガルヒットチェック処理］
次に、図１４８及び図１４９を参照して、メインフロー（図８２参照）中のＳ２１５で行うイリーガルヒットチェック処理について説明する。なお、図１４８は、イリーガルヒットチェック処理の手順を示すフローチャートである。また、図１４９は、イリーガルヒットチェック処理を実行するためのソースプログラムの一例を示す図である。なお、イリーガルヒットとは、内部抽籤処理（図９２参照）で抽籤され、図柄設定処理（図９７参照）で当籤番号格納領域に格納されたＢＢ当籤番号及び小役当籤番号（内部当籤役）に基づいて、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒが、成立しえない図柄の組合せで有効ライン上に停止（図柄組合せ不成立）したことを示す用語である。
まず、メインＣＰＵ１０１は、入賞作動フラグ格納領域（図２８〜図３０参照）のアドレスをセットする（Ｓ７８１）。次いで、メインＣＰＵ１０１は、入賞作動フラグ格納領域のサイズ（バイト数、本実施形態では「１２」）を、チェックカウンタの値にセットする（Ｓ７８２）。
次いで、メインＣＰＵ１０１は、現在セットされている入賞作動フラグ格納領域のアドレスに基づいて、該アドレスに対応する当り要求フラグ格納領域（内部当籤役格納領域）内の格納領域に格納された内部当籤役のデータ（当り要求フラグデータ）を取得する（Ｓ７８３）。次いで、メインＣＰＵ１０１は、現在セットされている入賞作動フラグ格納領域のアドレスに格納された入賞役のデータ（入賞作動フラグデータ）と、内部当籤役のデータ（当り要求フラグデータ）とを合成する（Ｓ７８４）。
なお、この合成処理では、まず、メインＣＰＵ１０１は、入賞役のデータ（入賞作動フラグデータ）と内部当籤役のデータ（当り要求フラグデータ）との排他的論理和を求める（図１４９に示すソースプログラム中のソースコード「ＸＯＲ （ＨＬ）」）。次いで、メインＣＰＵ１０１は、求められた排他的論理和の算出結果と入賞役のデータ（入賞作動フラグデータ）との論理積を求め（図１４９に示すソースプログラム中のソースコード「ＡＮＤ （ＨＬ）」）、論理積の算出結果を合成結果とする。なお、イリーガルヒットエラーが発生していない場合、この合成結果の値は「０」となる。
次いで、メインＣＰＵ１０１は、Ｓ７８４の合成処理の結果に基づいて、イリーガルヒットエラーが発生しているか否かを判別する（Ｓ７８５）。
Ｓ７８５において、メインＣＰＵ１０１が、イリーガルヒットエラーが発生していないと判別したとき（Ｓ７８５がＮＯ判定の場合）、メインＣＰＵ１０１は、参照する入賞作動フラグ格納領域のアドレスを＋１更新する（Ｓ７８６）。次いで、メインＣＰＵ１０１は、チェックカウンタの値を１減算する（Ｓ７８７）。次いで、メインＣＰＵ１０１は、チェックカウンタの値が「０」であるか否かを判別する（Ｓ７８８）。
Ｓ７８８において、メインＣＰＵ１０１が、チェックカウンタの値が「０」でないと判別したとき（Ｓ７８８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ７８３の処理に戻し、Ｓ７８３以降の処理を繰り返す。一方、Ｓ７８８において、メインＣＰＵ１０１が、チェックカウンタの値が「０」であると判別したとき（Ｓ７８８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、イリーガルヒットチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１６の処理に移す。
ここで再度、Ｓ７８５の処理に戻って、Ｓ７８５において、メインＣＰＵ１０１が、イリーガルヒットエラーが発生していると判別したとき（Ｓ７８５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、図８９で説明したエラー処理を行う（Ｓ７８９）。この処理により、情報表示器６に含まれる２桁の７セグＬＥＤ（払出枚数表示用及びエラー表示用兼用）に、イリーガルヒットエラーの発生を示す２文字「ＥＥ」をエラー情報として表示するためのエラー表示データが出力される。なお、イリーガルヒットエラーの発生状態（エラー状態）は、リセットスイッチ７６（図７参照）を押下することにより解除される。
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値及び当り要求フラグ格納領域のデータをクリアする（Ｓ７９０）。そして、Ｓ７９０の処理後、メインＣＰＵ１０１は、イリーガルヒットチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１６の処理に移す。
本実施形態では、上述のようにしてイリーガルヒットチェック処理が行われる。そして、上述したイリーガルヒットチェック処理は、メインＣＰＵ１０１が、図１４９のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
なお、本実施形態では、図２８〜図３０に示すように、入賞作動フラグ格納領域（表示役格納領域）の構成が当り要求フラグ格納領域（内部当籤役格納領域）のそれと同じであるので、入賞作動フラグ格納領域の役と内部当籤役との合成処理時にメインＲＡＭ１０３に配置される当り要求フラグ格納領域と入賞作動フラグ格納領域とを同一構成にすることができる。それゆえ、本実施形態のイリーガルヒットチェック処理におけるＳ７８４の演算結果（入賞役のデータと内部当籤役のデータとを合成結果）は、上述のように、ソースプログラム上において、入賞役のデータと内部当籤役のデータとを単純に論理積（「ＡＮＤ」命令で実行する）することにより求められる。その結果、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、主制御プログラムの空き容量を確保する（増やす）ことができ、増えた空き容量を使用して遊技性を高めることが可能になる。
［入賞チェック・メダル払出処理］
次に、図１５０及び図１５１を参照して、メインフロー（図８２参照）中のＳ２１６で行う入賞チェック・メダル払出処理について説明する。なお、図１５０は、入賞チェック・メダル払出処理の手順を示すフローチャートである。また、図１５１は、入賞チェック・メダル払出処理中の後述のＳ８０４〜Ｓ８０８の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、入賞作動コマンド生成処理を行う（Ｓ８０１）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信する入賞作動コマンドに含まれる、種別データおよび各種通信パラメータを生成する。なお、入賞作動コマンドは、入賞作動フラグ（表示役）等を特定するパラメータを含んで構成される。
次いで、メインＣＰＵ１０１は、図７２で説明した通信データ格納処理を行う（Ｓ８０２）。この処理により、入賞作動コマンドデータがメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存される。なお、入賞作動コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値が「０」であるか否かを判別する（Ｓ８０３）。Ｓ８０３において、メインＣＰＵ１０１が、入賞枚数カウンタの値が「０」であると判別したとき（Ｓ８０３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
一方、Ｓ８０３において、メインＣＰＵ１０１が、入賞枚数カウンタの値が「０」でないと判別したとき（Ｓ８０３がＮＯ判定の場合）、メインＣＰＵ１０１は、メダルのクレジット枚数（貯留枚数）がその上限枚数（本実施形態では５０枚）以上であるか否かを判別する（Ｓ８０４）。
Ｓ８０４において、メインＣＰＵ１０１が、メダルのクレジット枚数がその上限枚数以上でないと判別したとき（Ｓ８０４がＮＯ判定の場合）、メインＣＰＵ１０１は、クレジットカウンタの値に「１」を加算（＋１更新）する（Ｓ８０５）。加算されたクレジットカウンタの値は、情報表示器６に含まれる貯留枚数表示用の２桁の７セグＬＥＤ（不図示）により表示される。次いで、メインＣＰＵ１０１は、メダル払出枚数チェック処理を行う（Ｓ８０６）。なお、メダル払出枚数チェック処理の詳細については、後述の図１５２を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、メダルの払い出しが終了したか否かを判別する（Ｓ８０７）。Ｓ８０７において、メインＣＰＵ１０１が、メダルの払い出しが終了したと判別したとき（Ｓ８０７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
一方、Ｓ８０７において、メインＣＰＵ１０１が、メダルの払い出しが終了していないと判別したとき（Ｓ８０７がＮＯ判定の場合）、メインＣＰＵ１０１は、払出間隔待機処理を行う（Ｓ８０８）。この処理では、メインＣＰＵ１０１は、予め設定されたメダル払出間隔時間（本実施形態では６０．３３ｍｓｅｃ：後述の図１５８で説明する割込処理（１．１１７２ｍｓｅｃ周期）の５４周期分）が経過するまでウェイトする。そして、Ｓ８０８の処理後、メインＣＰＵ１０１は、処理をＳ８０３の処理に戻し、Ｓ８０３以降の処理を繰り返す。
ここで再度、Ｓ８０４の処理に戻って、Ｓ８０４において、メインＣＰＵ１０１が、メダルのクレジット枚数がその上限枚数（５０枚）以上であると判別したとき（Ｓ８０４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、メダルの払出処理を行う（Ｓ８０９）。この処理により、メダルが１枚、払い出される。そして、Ｓ８０９の処理後、メインＣＰＵ１０１は、入賞チェック・メダル払出処理を終了し、処理をメインフロー（図８２参照）中のＳ２１７の処理に移す。
本実施形態では、上述のようにして入賞チェック・メダル払出処理が行われる。なお、上述した入賞チェック・メダル払出処理中のＳ８０４〜Ｓ８０８の処理は、メインＣＰＵ１０１が、図１５１のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
なお、本実施形態では、クレジットカウンタの更新（＋１）後、払出動作を継続する場合、メインＣＰＵ１０１は、Ｓ８０８の処理で６０．３３ｍｓ間のウェイト（払出間隔待ち）処理を行うが、この処理は、ソースプログラム上では、メインＣＰＵ１０１がソースコード「ＬＤ ＢＣ，ｃＴＭ＿ＰＡＹＣ」及び「ＲＳＴ ＳＢ＿Ｗ１ＢＣ＿００」をこの順で実行することにより実現されている。このように、入賞チェック・メダル払出処理において、クレジットカウンタの更新（＋１）後、払出動作を継続するときに６０．３３ｍｓ間のウェイト（払出間隔待ち）を行った場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。
［メダル払出枚数チェック処理］
次に、図１５２及び図１５３を参照して、入賞チェック・メダル払出処理（図１５０参照）中のＳ８０６で行うメダル払出枚数チェック処理について説明する。なお、図１５２は、メダル払出枚数チェック処理の手順を示すフローチャートである。また、図１５３Ａは、メダル払出枚数チェック処理中の後述のＳ８１１〜Ｓ８１４の処理を実行するためのソースプログラムの一例を示す図であり、図１５３Ｂは、メダル払出枚数チェック処理中の後述のＳ８１６及びＳ８１７の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、メダルＯＵＴカウンタの値に「１」を加算（＋１更新）する（Ｓ８１１）。なお、メダルＯＵＴカウンタは、メダルの払出回数を計数するためのカウンタである。次いで、メインＣＰＵ１０１は、払出枚数カウンタの値に「１」を加算（＋１更新）する（Ｓ８１２）。なお、払出枚数カウンタは、メダルの払出枚数を計数するためのカウンタである。
次いで、メインＣＰＵ１０１は、払出枚数７ＳＥＧ表示処理を行う（Ｓ８１３）。この処理では、メインＣＰＵ１０１は、払出枚数カウンタの値を、情報表示器６に含まれる払出枚数表示用の２桁の７セグＬＥＤ（不図示）により表示させる制御処理を行う。
次いで、メインＣＰＵ１０１は、役連終了枚数カウンタの更新処理を行う（Ｓ８１４）。なお、役連終了枚数カウンタは、入賞役に対応するメダルの払出枚数の残り枚数を計数するためのカウンタである。この処理では、メインＣＰＵ１０１は、役連終了枚数カウンタの値とその下限値「０」とを比較し、役連終了枚数カウンタの値が下限値「０」より大きい場合には、役連終了枚数カウンタの値を１減算（−１更新）し、役連終了枚数カウンタの値が下限値「０」以下である場合には、役連終了枚数カウンタの値を「０」に保持する。
次いで、メインＣＰＵ１０１は、入賞枚数カウンタの値を１減算（−１更新）する（Ｓ８１５）。
次いで、メインＣＰＵ１０１は、クレジット情報コマンド生成処理を行う（Ｓ８１６）。この処理では、メインＣＰＵ１０１は、副制御回路２００に送信するクレジット情報コマンドに含まれる、種別データ及び各種通信パラメータを生成する。なお、クレジット情報コマンドは、メダルのクレジット枚数を特定するパラメータを含んで構成される。
次いで、メインＣＰＵ１０１は、図７２で説明した通信データ格納処理を行う（Ｓ８１７）。この処理により、クレジット情報コマンドデータがメインＲＡＭ１０３に設けられた通信データ格納領域（図７５Ｂ参照）に保存される。なお、クレジット情報コマンドは、後述の図１５８で説明する割込処理内の通信データ送信処理により、主制御回路９０から副制御回路２００に送信される。そして、Ｓ８１７の処理後、メインＣＰＵ１０１は、メダル払出枚数チェック処理を終了し、処理を入賞チェック・メダル払出処理（図１５０参照）中のＳ８０７の処理に移す。
本実施形態では、上述のようにしてメダル払出枚数チェック処理が行われる。なお、上述したメダル払出枚数チェック処理中のＳ８１１〜Ｓ８１４の処理は、メインＣＰＵ１０１が、図１５３Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。その中で、Ｓ８１４の役連終了枚数カウンタの更新処理は、図１５３Ａ中の「ＤＣＰＬＤ」命令（所定の更新命令）により実行される。なお、「ＤＣＰＬＤ」命令は、メインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＤＣＰＬＤ （ＨＬ），ｎ」が実行されると、ＨＬレジスタで指定されたアドレスのメモリの内容（格納データ）と整数ｎとが比較され、メモリの内容が整数ｎより大きい場合には、メモリの内容が１減算され、メモリの内容が整数ｎ以下である場合には、ＨＬレジスタで指定されたアドレスのメモリに整数ｎが格納される。それゆえ、図１５３Ａ中のソースコード「ＤＣＰＬＤ （ＨＬ），０」が実行されると、ＨＬレジスタで指定されたアドレスのメモリの内容（役連終了枚数カウンタの値）と整数０（下限値）とが比較され、メモリの内容（役連終了枚数カウンタの値）が整数０より大きい場合には、メモリの内容が１減算され、メモリの内容が整数０以下である場合には、メモリの内容（役連終了枚数カウンタの値）に「０」がセットされる。すなわち、現時点の役連終了枚数カウンタの値が「０」より大きい場合には、役連終了枚数カウンタの更新処理が行われ、現時点の役連終了枚数カウンタの値が「０」以下であれば、役連終了枚数カウンタの値を「０」に保持する処理が行われる。
上述のように、メダル払出枚数チェック処理中のＳ８１４の処理では、一つの「ＤＣＰＬＤ」命令（枚数管理カウンタの下限判定命令と、判断分岐命令が一体になっている命令）により、役連終了枚数カウンタの更新（減算）処理及び連終了枚数カウンタの値を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。例えば、連終了枚数カウンタの値が「０」であるか否かを判別するための判断分岐命令コードを省略することができる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
また、上述したメダル払出枚数チェック処理中のＳ８１６及びＳ８１７の処理は、メインＣＰＵ１０１が、図１５３Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、Ｓ８１６の処理では、図１５３Ｂに示すように、クレジット情報コマンドの通信パラメータ１にはＬレジスタを介して払出枚数カウンタの値がセットされ、通信パラメータ５にはＣレジスタを介してクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ２〜４には、現時点においてＨレジスタ、Ｅレジスタ及びＤレジスタにそれぞれ格納されている値（不定値）がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ２〜４の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
［ＢＢチェック処理］
次に、図１５４を参照して、メインフロー（図８２参照）中のＳ２１７で行うＢＢチェック処理について説明する。なお、図１５４は、ＢＢチェック処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、現在の遊技状態がボーナス状態であるか否かを判別する（Ｓ８２１）。Ｓ８２１において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態でないと判別したとき（Ｓ８２１がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８３２の処理を行う。
一方、Ｓ８２１において、メインＣＰＵ１０１が、現在の遊技状態がボーナス状態であると判別したとき（Ｓ８２１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス状態中に払い出し可能なメダルの枚数を計数するためのＢＢ中払出枚数カウンタの値から、入賞チェック・メダル払出処理において払い出されたメダルの払出枚数を減算する（Ｓ８２２）。
次いで、メインＣＰＵ１０１は、ＢＢ中払出枚数カウンタの値が「０」未満であるか否かを判別する（Ｓ８２３）。Ｓ８２３において、メインＣＰＵ１０１が、ＢＢ中払出枚数カウンタの値が「０」未満でないと判別したとき（Ｓ８２３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
一方、Ｓ８２３において、メインＣＰＵ１０１が、ＢＢ中払出枚数カウンタの値が「０」未満であると判別したとき（Ｓ８２３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス終了時処理を行う（Ｓ８２４）。この処理では、メインＣＰＵ１０１は、ボーナス状態中の各種情報をクリアするとともに、ＲＴ１状態フラグをオン状態にセットする。
次いで、メインＣＰＵ１０１は、ボーナス終了時ＣＴ抽籤テーブル（図６０参照）を参照して、ボーナス終了時のＣＴ抽籤を行う（Ｓ８２５）。次いで、メインＣＰう９１は、ボーナス終了時のＣＴ抽籤に当籤したか否かを判別する（Ｓ８２６）。
Ｓ８２６において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤しなかったと判別したとき（Ｓ８２６がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８２８の処理を行う。一方、Ｓ８２６において、メインＣＰＵ１０１が、ＣＴ抽籤に当籤したと判別したとき（Ｓ８２６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数に「１」を加算する（Ｓ８２７）。なお、ＡＲＴセット数が「０」であるときにＣＴ抽籤に当籤した場合には、Ｓ８２７の処理において、ＣＴセット数に「１」を加算するとともに、ＡＲＴセット数にも「１」を加算する。
Ｓ８２７の処理後又はＳ８２６がＮＯ判定の場合、メインＣＰＵ１０１は、ＡＲＴセット数又はＣＴセット数が「１」以上であるか否かを判別する（Ｓ８２８）。
Ｓ８２８おいて、メインＣＰＵ１０１が、ＡＲＴセット数又はＣＴセット数が「１」以上であると判別したとき（Ｓ８２８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＡＲＴ準備状態をセットする（Ｓ８２９）。そして、Ｓ８２９の処理後メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
一方、Ｓ８２８において、メインＣＰＵ１０１が、ＡＲＴセット数又はＣＴセット数が「１」以上でないと判別したとき（Ｓ８２８がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常遊技状態をセットする（Ｓ８３０）。次いで、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ｂ参照）を参照して、ＣＺの抽籤状態を抽籤し、抽籤結果をセットする（Ｓ８３１）。そして、Ｓ８３１の処理後、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
ここで再度、Ｓ８２１の処理に戻って、Ｓ８２１がＮＯ判定の場合、メインＣＰＵ１０１は、ＢＢ役に係る図柄組合せ（コンビネーション「Ｃ＿ＢＢ１」又は「Ｃ＿ＢＢ２」の図柄組合せ）が表示されたか否かを判定する（Ｓ８３２）。Ｓ８３２において、メインＣＰＵ１０１が、ＢＢ役に係る図柄組合せが表示されなかったと判別したとき（Ｓ８３２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
一方、Ｓ８３２において、メインＣＰＵ１０１が、ＢＢ役に係る図柄組合せが表示されたと判別したとき（Ｓ８３２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ボーナス種別抽籤テーブル（図５８参照）を参照して、ボーナス種別を抽籤し、抽籤結果をセットする（Ｓ８３３）。次いで、メインＣＰＵ１０１は、ＢＢ中払出枚数カウンタの値に所定値（ボーナス終了契機となる払出枚数：本実施形態では、「２１６」）をセットする（Ｓ８３４）。
次いで、メインＣＰＵ１０１は、ボーナス開始時処理を行う（Ｓ８３５）。この処理では、メインＣＰＵ１０１は、例えば、次遊技の遊技状態にボーナス状態をセットするなどのボーナスの作動開始に必要な各種処理を行う。そして、Ｓ８３５の処理後、メインＣＰＵ１０１は、ＢＢチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１８の処理に移す。
［ＲＴチェック処理］
次に、図１５５及び図１５６を参照して、メインフロー（図８２参照）中のＳ２１８で行うＲＴチェック処理について説明する。なお、図１５５及び図１５６は、ＲＴチェック処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、ＲＴ状態がＲＴ５状態であるか否かを判別する（Ｓ８４１）。Ｓ８４１において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ５状態であると判別したとき（Ｓ８４１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８４１において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ５状態でないと判別したとき（Ｓ８４１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴ状態がＲＴ０状態であるか否かを判別する（Ｓ８４２）。Ｓ８４２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０状態でないと判別したとき（Ｓ８４２がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８４５の処理を行う。
一方、Ｓ８４２において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ０状態であると判別したとき（Ｓ８４２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８４３）。Ｓ８４３において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき（Ｓ８４３がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８４３において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき（Ｓ８４３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ２状態フラグをオン状態にセットする（Ｓ８４４）。この処理により、ＲＴ状態がＲＴ０状態からＲＴ２状態に移行する。そして、Ｓ８４４の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
ここで再度、Ｓ８４２の処理に戻って、Ｓ８４２がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ１状態であるか否かを判別する（Ｓ８４５）。Ｓ８４５において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ１状態でないと判別したとき（Ｓ８４５がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８５０の処理を行う。
一方、Ｓ８４５において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ１状態であると判別したとき（Ｓ８４５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」の図柄組合せが表示されたか否かを判別する（Ｓ８４６）。
Ｓ８４６において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されたと判別したとき（Ｓ８４６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８４７）。この処理により、ＲＴ状態がＲＴ１状態からＲＴ２状態に移行する。そして、Ｓ８４７の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８４６において、メインＣＰＵ１０１が、略称「ベルこぼし目」の図柄組合せが表示されなかったと判別したとき（Ｓ８４６がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態の遊技が２０ゲーム経過したか否かを判別する（Ｓ８４８）。
Ｓ８４８において、メインＣＰＵ１０１が、ＲＴ１状態の遊技が２０ゲーム経過していないと判別したとき（Ｓ８４８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。一方、Ｓ８４８において、メインＣＰＵ１０１が、ＲＴ１状態の遊技が２０ゲーム経過したと判別したとき（Ｓ８４８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ１状態フラグをオフ状態にセットする（Ｓ８４９）。この処理により、ＲＴ状態がＲＴ１状態からＲＴ０状態に移行する。そして、Ｓ８４９の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
ここで再度、Ｓ８４５の処理に戻って、Ｓ８４５がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ２状態であるか否かを判別する（Ｓ８５０）。Ｓ８５０において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ２状態でないと判別したとき（Ｓ８５０がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８５３の処理を行う。
一方、Ｓ８５０において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ２状態であると判別したとき（Ｓ８５０がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ＲＴ３移行リプ」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８５１）。Ｓ８５１において、メインＣＰＵ１０１が、略称「ＲＴ３移行リプ」の図柄組合せが表示されなかったと判別したとき（Ｓ８５１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８５１において、メインＣＰＵ１０１が、略称「ＲＴ３移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ２状態フラグをオフ状態にセットするとともに、ＲＴ３状態フラグをオン状態にセットする（Ｓ８５２）。この処理により、ＲＴ状態がＲＴ２状態からＲＴ３状態に移行する。そして、Ｓ８５２の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
ここで再度、Ｓ８５０の処理に戻って、Ｓ８５０がＮＯ判定の場合、メインＣＰＵ１０１は、ＲＴ状態がＲＴ３状態であるか否かを判別する（Ｓ８５３）。Ｓ８５３において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ３状態でないと判別したとき（Ｓ８５３がＮＯ判定の場合）、メインＣＰＵ１０１は、後述のＳ８６２の処理を行う。
一方、Ｓ８５３において、メインＣＰＵ１０１が、ＲＴ状態がＲＴ３状態であると判別したとき（Ｓ８５３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたか否かを判別する（Ｓ８５４）。
Ｓ８５４において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ３状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８５５）。この処理により、ＲＴ状態がＲＴ３状態からＲＴ２状態に移行する。そして、Ｓ８５５の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８５４において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８５４がＮＯ判定の場合）、メインＣＰＵ１０１は、略称「ＲＴ４移行リプ」の図柄組合せ（図２８参照）が表示されたか否かを判別する（Ｓ８５６）。
Ｓ８５６において、メインＣＰＵ１０１が、略称「ＲＴ４移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８５６がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。一方、Ｓ８５６において、メインＣＰＵ１０１が、略称「ＲＴ４移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８５６がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ３状態フラグをオフ状態にセットするとともに、ＲＴ４状態フラグをオン状態にセットする（Ｓ８５７）。この処理により、ＲＴ状態がＲＴ３状態からＲＴ４状態に移行する。
Ｓ８５７の処理後、メインＣＰＵ１０１は、遊技状態がＡＲＴ準備状態であるか否かを判別する（Ｓ８５８）。Ｓ８５８において、メインＣＰＵ１０１が、遊技状態がＡＲＴ準備状態でないと判別したとき（Ｓ８５８がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８５８において、メインＣＰＵ１０１が、遊技状態がＡＲＴ準備状態であると判別したとき（Ｓ８５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＴセット数が「１」以上であるか否かを判別する（Ｓ８５９）。
Ｓ８５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上であると判別したとき（Ｓ８５９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態にＣＴをセットし、ＣＴゲーム数カウンタに「８」をセットする（Ｓ８６０）。そして、Ｓ８６０の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８５９において、メインＣＰＵ１０１が、ＣＴセット数が「１」以上でないと判別したとき（Ｓ８５９がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常ＡＲＴをセットし、ＡＲＴ終了ゲーム数カウンタに所定値をセットする（Ｓ８６１）。そして、Ｓ８６１の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
ここで再度、Ｓ８５３の処理に戻って、Ｓ８５３がＮＯ判定の場合、メインＣＰＵ１０１は、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたか否かを判別する（Ｓ８６２）。Ｓ８６２において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されていないと判別したとき（Ｓ８６２がＮＯ判定の場合）、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
一方、Ｓ８６２において、メインＣＰＵ１０１が、略称「ベルこぼし目」又は「ＲＴ２移行リプ」の図柄組合せが表示されたと判別したとき（Ｓ８６２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＲＴ４状態フラグをオフ状態にセットするとともに、ＲＴ２状態フラグをオン状態にセットする（Ｓ８６３）。この処理により、ＲＴ状態がＲＴ４状態からＲＴ２状態に移行する。そして、Ｓ８６３の処理後、メインＣＰＵ１０１は、ＲＴチェック処理を終了し、処理をメインフロー（図８２参照）中のＳ２１９の処理に移す。
［ＣＺ・ＡＲＴ終了時処理］
次に、図１５７を参照して、メインフロー（図８２参照）中のＳ２１９で行うＣＺ・ＡＲＴ終了時処理について説明する。なお、図１５７は、ＣＺ・ＡＲＴ終了時処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかであるか否かを判別する（Ｓ８７１）。Ｓ８７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかでないと判別したとき（Ｓ８７１がＮＯ判定の場合）、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
一方、Ｓ８７１において、メインＣＰＵ１０１が、現在の遊技状態がＣＺ失敗時及びＡＲＴ終了時のいずれかであると判別したとき（Ｓ８７１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＣＺ抽籤テーブル（図４１Ｂ参照）を参照して、ＣＺの引き戻し抽籤を行う（Ｓ８７２）。次いで、メインＣＰＵ１０１は、ＣＺの引き戻し抽籤に当籤したか否かを判別す（Ｓ８７３）。
Ｓ８７３において、メインＣＰＵ１０１が、ＣＺの引き戻し抽籤に当籤したと判別したとき（Ｓ８７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に当籤した種別のＣＺをセットする（Ｓ８７４）。次いで、メインＣＰＵ１０１は、当籤した種別のＣＺに応じた値をＣＺゲーム数カウンタにセットする（Ｓ８７５）。そして、Ｓ８７５の処理後、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
一方、Ｓ８７３において、メインＣＰＵ１０１が、ＣＺの引き戻し抽籤に当籤しなかったと判別したとき（Ｓ８７３がＮＯ判定の場合）、メインＣＰＵ１０１は、次遊技の遊技状態に通常遊技状態をセットする（Ｓ８７６）。次いで、メインＣＰＵ１０１は、通常中高確率抽籤テーブル（図４０Ｂ参照）を参照して、ＣＺの抽籤状態を抽籤し、抽籤結果をセットする（Ｓ８７７）。そして、Ｓ８７７の処理後、メインＣＰＵ１０１は、ＣＺ・ＡＲＴ終了時処理を終了し、処理をメインフロー（図８２参照）中のＳ２０１の処理に移す。
［メインＣＰＵの制御による割込処理（１．１１７２ｍｓｅｃ）］
次に、図１５８を参照して、１．１１７２ｍｓｅｃ周期で、メインＣＰＵ１０１が行う割込処理について説明する。なお、図１５８は、割込処理の手順を示すフローチャートである。１．１１７２ｍｓｅｃ周期で繰り返し実行される割込処理は、タイマー回路１１３（ＰＴＣ）の初期化処理（図６４中のＳ２参照）で設定されたタイマー回路１１３のタイムアウト信号の出力タイミングに基づいて発生する割込みコントローラ１１２からの割込要求信号がメインＣＰＵ１０１に入力された際に実行される処理である。
まず、メインＣＰＵ１０１は、レジスタの退避処理を行う（Ｓ９０１）。次いで、メインＣＰＵ１０１は、入力ポートチェック処理を行う（Ｓ９０２）。この処理では、ストップスイッチ等の各種スイッチから入力される信号がチェックされる。
次いで、メインＣＰＵ１０１は、リール制御処理を行う（Ｓ９０３）。この処理では、メインＣＰＵ１０１は、全リールの回転開始が要求されたときに、左リール３Ｌ、中リール３Ｃ及び右リール３Ｒの回転を開始し、その後、各リールが一定速度で回転するように、３つのステッピングモータを駆動制御する。また、滑り駒数が決定されたときは、メインＣＰＵ１０１は、該当するリールの図柄カウンタを滑り駒数分だけ更新する。そして、メインＣＰＵ１０１は、更新された図柄カウンタが停止予定位置に対応する値に一致する（停止予定位置の図柄が表示窓の有効ライン上の領域に到達する）のを待って、該当するリールの回転の減速及び停止が行われるように、対応するステッピングモータを駆動制御する。
次いで、メインＣＰＵ１０１は、通信データ送信処理を行う（Ｓ９０４）。この処理では、主に、通信データ格納領域に格納された各種コマンドを主制御回路９０の第１シリアル通信回路１１４（図９参照）を介して副制御回路２００に送信する。メインＣＰＵ１０１は、副制御回路２００にコマンドを送信した後、通信データポインタを１パケット分減算更新し（不図示）、通信データ格納領域の送信済みのコマンドデータをクリアする。なお、通信データ格納領域に複数のコマンドデータが格納されている場合には、格納された古い順で、コマンドデータを副制御回路２００に送信する。また、通信データ格納領域にコマンドデータが格納されていない場合、すなわち、通信データポインタの値が「０」である場合には、無操作コマンドを生成して副制御回路２００に送信する。次いで、メインＣＰＵ１０１は、投入メダル通過チェック処理を行う（Ｓ９０５）。この処理では、メインＣＰＵ１０１は、メダルセンサ（不図示）の検出結果（メダルセンサ入力状態）に基づいて、投入メダルがセレクタ６６を通過したか否かのチェック処理を行う。次いで、メインＣＰＵ１０１は、ＷＤＴのリスタート処理を行う（Ｓ９０６）。
次いで、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を行う（Ｓ９０７）。この処理では、メインＣＰＵ１０１は、情報表示器６に含まれる各種７セグＬＥＤを駆動制御して、例えば、メダルの払出枚数やクレジット枚数、ストップボタンの押し順データなどを表示する。なお、７セグＬＥＤ駆動処理の詳細については、後述の図１５９を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、タイマー更新処理を行う（Ｓ９０８）。この処理では、メインＣＰＵ１０１は、セットされた各種タイマーのカウント（減算）処理を行う。なお、タイマー更新処理の詳細については、後述の図１６４を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、エラー検知処理を行う（Ｓ９０９）。次いで、メインＣＰＵ１０１は、ドア開閉チェック処理を行う（Ｓ９１０）。ドア開閉チェック処理では、メインＣＰＵ１０１は、ドア開閉監視スイッチ６７のオン（ドア閉）／オフ（ドア開）状態をチェックすることにより、フロントドア２ｂ（図２参照）の開閉状態をチェックする。
次いで、メインＣＰＵ１０１は、試射試験信号制御処理を行う（Ｓ９１１）。この処理では、第２インターフェースボート等を介して試験機に各種試験信号の出力する際の制御処理が行われる。また、この処理は、メインＲＡＭ１０３の規定外作業領域（図１２Ｃ参照）を用いて実行される。なお、本実施形態では、この処理は、試射試験時以外のとき（パチスロ１が遊技店に設置された後）にも行われるが、この時には、主制御基板７１が第２インターフェースボート等を介して試験機に接続されていないので、各種試験信号は生成されても出力はされない。試射試験信号制御処理の詳細については、後述の図１６６を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、レジスタの復帰処理を行う（Ｓ９１２）。そして、Ｓ９１２の処理後、メインＣＰＵ１０１は、割込処理を終了する。
［７セグＬＥＤ駆動処理］
次に、図１５９及び図１６０を参照して、割込処理（図１５８参照）中のＳ９０７で行う７セグＬＥＤ駆動処理について説明する。なお、図１５９は、７セグＬＥＤ駆動処理の手順を示すフローチャートである。また、図１６０Ａは、７セグＬＥＤ駆動処理中の後述のＳ９２３〜Ｓ９２５の処理を実行するためのソースプログラムの一例を示す図であり、図１６０Ｂは、７セグＬＥＤ駆動処理中の後述のＳ９３１〜Ｓ９３６の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、割込カウンタの値に「１」を加算（＋１更新）する（Ｓ９２１）。次いで、メインＣＰＵ１０１は、割込カウンタの値が奇数であるか否かを判別する（Ｓ９２２）。
Ｓ９２２において、メインＣＰＵ１０１が、割込カウンタの値が奇数でないと判別したとき（Ｓ９２２がＮＯ判定の場合）、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を終了し、処理を割込処理（図１５８参照）中のＳ９０８の処理に移す。すなわち、本実施形態では、２回の割込周期毎に、７セグＬＥＤ駆動処理が行われる。なお、本実施形態では、７セグＬＥＤ駆動処理を割込みカウンタの値が偶数の場合に実行する例を説明したが、本発明はこれに限定されず、割込みカウンタの値が奇数の場合に７セグＬＥＤ駆動処理を実行してもよいし、また、任意の整数で割込みカウンタの値を除算したときの商又は余りを用いて、７セグＬＥＤ駆動処理の実行タイミングを決定してもよい。
一方、Ｓ９２２において、メインＣＰＵ１０１が、割込カウンタの値が奇数であると判別したとき（Ｓ９２２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ナビデータ格納領域からナビデータを取得する（Ｓ９２３）。次いで、メインＣＰＵ１０１は、７セグＬＥＤの各カソードに出力される押し順表示データを格納するための押し順表示データ格納領域のアドレスをセットする（Ｓ９２４）。
次いで、メインＣＰＵ１０１は、７セグ表示データ生成処理を行う（Ｓ９２５）。この処理では、メインＣＰＵ１０１は、ナビデータに基づいて、押し順表示データ（７セグ表示データ）を作成し、生成された押し順表示データを押し順表示データ格納領域に格納する。なお、７セグ表示データ生成処理の詳細については、後述の図１６１を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、クレジットカウンタの値を取得する（Ｓ９２６）。次いで、メインＣＰＵ１０１は、７セグＬＥＤの各カソードに出力されるクレジット表示データを格納するためのクレジット表示データ格納領域のアドレスをセットする（Ｓ９２７）。
次いで、メインＣＰＵ１０１は、７セグ表示データ生成処理を行う（Ｓ９２８）。この処理では、メインＣＰＵ１０１は、クレジットカウンタの値に基づいて、クレジット表示データ（７セグ表示データ）を生成し、生成されたクレジット表示データをクレジット表示データ格納領域に格納する。なお、７セグ表示データ生成処理の詳細については、後述の図１６１を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、後述の７セグコモンカウンタの値を格納するための７セグコモンカウンタ格納領域のアドレスをセットする（Ｓ９２９）。次いで、メインＣＰＵ１０１は、７セグコモンカウンタの値に「１」を加算（＋１更新）する（Ｓ９３０）。なお、この処理において、更新後の７セグコモンカウンタの値が「８」となった場合には、メインＣＰＵ１０１は、７セグコモンカウンタの値に「０」をセットする。本実施形態では、７セグＬＥＤをダイナミック制御するため、８回周期で７セグコモンカウンタの値が更新される。
次いで、メインＣＰＵ１０１は、７セグコモンカウンタの値に基づいて、コモン選択データを作成し、対象のカソードデータ格納領域（押し順表示データ格納領域又はクレジット表示データ格納領域内の対象格納領域）のアドレスをセットする（Ｓ９３１）。次いで、メインＣＰＵ１０１は、７セグＬＥＤのカソードにクリアデータを出力する（Ｓ９３２）。この処理は、７セグＬＥＤを一旦消灯して、残像の影響を無くすために行われる。
次いで、メインＣＰＵ１０１は、対象のカソードデータ格納領域から７セグカソード出力データを取得してセットする（Ｓ９３３）。次いで、メインＣＰＵ１０１は、７セグコモンバックアップデータとコモン選択データとから、７セグコモン出力データを生成する（Ｓ９３４）。
次いで、メインＣＰＵ１０１は、７セグコモンバックアップデータ及び７セグカソードバックアップデータにそれぞれ７セグコモン出力データ及び７セグカソード出力データを保存する（Ｓ９３５）。次いで、メインＣＰＵ１０１は、７セグカソード出力データ及び７セグコモン出力データを出力する（Ｓ９３６）。そして、Ｓ９３６の処理後、メインＣＰＵ１０１は、７セグＬＥＤ駆動処理を終了し、処理を割込処理（図１５８参照）中のＳ９０８の処理に移す。
本実施形態では、上述のようにして７セグＬＥＤ駆動処理が行われる。なお、上述した７セグＬＥＤ駆動処理中のＳ９２３〜Ｓ９２５の処理は、メインＣＰＵ１０１が、図１６０Ａのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。また、上述した７セグＬＥＤ駆動処理中のＳ９３１〜Ｓ９３６の処理は、メインＣＰＵ１０１が、図１６０Ｂのソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、Ｓ９３６の各７セグ出力データの出力処理は、図１６０Ｂに示すように、一つのソースコード「ＬＤ （ｃＰＡ＿ＳＥＧＣＯＭ），ＢＣ」により実行される。それゆえ、本実施形態の７セグＬＥＤ駆動処理では、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。すなわち、指示モニタで押し順ナビを実施する際の７セグＬＥＤをダイナミック点灯制御、及び、２桁の７セグＬＥＤでクレジット情報を表示する際の７セグＬＥＤをダイナミック点灯制御では、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。
この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。また、本実施形態では、７セグＬＥＤ駆動処理を行う７セグ駆動回路（不図示）をカソードコモン回路で構成し、カソードで制御する例を説明したが、本発明はこれに限定されず、７セグ駆動回路をアノードコモン回路で構成し、アノードで７セグＬＥＤの制御を行ってもよい。
また、上述した７セグＬＥＤ駆動処理中のＳ９２３のナビデータの取得処理及びＳ９２４の押し表示データ格納領域のアドレスセット処理はいずれも、図１６０Ａに示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）により実行される。それゆえ、本実施形態の７セグＬＥＤ駆動処理では、「ＬＤＱ」命令を用いることにより、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができるので、ソースプログラム上において、アドレス設定に係る命令を省略することができ（アドレス設定に係る命令を別途設ける必要がなくなる）、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［７セグ表示データ生成処理］
次に、図１６１〜図１６３を参照して、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２５及びＳ９２８で行う７セグ表示データ生成処理について説明する。なお、図１６１は、７セグ表示データ生成処理の手順を示すフローチャートである。図１６２は、７セグ表示データ生成処理を実行するためのソースプログラムの一例を示す図である。また、図１６３は、７セグ表示データ生成処理のソースプログラム上で、実際に参照される７セグカソードテーブルの構成の一例を示す図である。
なお、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２５で行われる７セグ表示データ生成処理で生成される後述の「表示データ」は押し順表示データに対応し、７セグＬＥＤ駆動処理（図１５９参照）中のＳ９２８で行われる７セグ表示データ生成処理で生成される後述の「表示データ」はクレジット表示データに対応する。
まず、メインＣＰＵ１０１は、カソードデータ格納領域にセットされた表示データを「１０」で除算し、その除算結果の商の値を、２桁の７セグＬＥＤの上位桁の表示データとして取得し、除算結果の余の値を下位桁の表示データとして取得する（Ｓ９４１）。次いで、メインＣＰＵ１０１は、取得した上位桁の表示データに基づいて、上位桁表示を行うか否かを判別する（Ｓ９４２）。
Ｓ９４２において、メインＣＰＵ１０１が、上位桁表示を行うと判別したとき（Ｓ９４２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９４４の処理を行う。一方、Ｓ９４２において、メインＣＰＵ１０１が、上位桁表示を行わないと判別したとき（Ｓ９４２がＮＯ判定の場合）、メインＣＰＵ１０１は、上位桁の表示無しをセットする（Ｓ９４３）。
Ｓ９４３の処理後又はＳ９４２がＹＥＳ判定の場合、メインＣＰＵ１０１は、７セグカソードテーブル（図１６３参照）を参照して、上位桁の表示データを取得する（Ｓ９４４）。次いで、メインＣＰＵ１０１は、上位桁の表示データ格納領域（不図示）に取得した上位桁の表示データを保存する（Ｓ９４５）。
次いで、メインＣＰＵ１０１は、７セグカソードテーブル（図１６３参照）を参照して、下位桁の表示データを取得する（Ｓ９４６）。次いで、メインＣＰＵ１０１は、下位桁の表示データ格納領域（不図示）に取得した下位桁の表示データを保存する（Ｓ９４７）。
そして、Ｓ９４７の処理後、メインＣＰＵ１０１は、７セグ表示データ生成処理を終了する。この際、実行した７セグ表示データ生成処理が７セグＬＥＤ駆動処理（図１５８参照）中のＳ９２５の処理である場合には、メインＣＰＵ１０１は、処理を７セグＬＥＤ駆動処理中のＳ９２６の処理に移す。一方、実行した７セグ表示データ生成処理が７セグＬＥＤ駆動処理（図１５８参照）中のＳ９２８の処理である場合には、メインＣＰＵ１０１は、処理を７セグＬＥＤ駆動処理中のＳ９２９の処理に移す。
本実施形態では、上述のようにして７セグ表示データ生成処理が行われる。なお、上述した７セグ表示データ生成処理は、メインＣＰＵ１０１が、図１６２のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
［タイマー更新処理］
次に、図１６４及び図１６５を参照して、割込処理（図１５８参照）中のＳ９０８で行うタイマー更新処理について説明する。なお、図１６４は、タイマー更新処理の手順を示すフローチャートである。また、図１６５は、タイマー更新処理中の後述のＳ９５１〜Ｓ９５４の処理を実行するためのソースプログラムの一例を示す図である。
まず、メインＣＰＵ１０１は、ＨＬレジスタに２バイトタイマー格納領域（不図示）の更新開始アドレスをセットし、Ｂレジスタに２バイトタイマー数をセットする（Ｓ９５１）。
次いで、メインＣＰＵ１０１は、２バイトタイマー数とその下限値「０」とを比較し、２バイトタイマー数が下限値「０」より大きい場合には、２バイトタイマー数を１減算（−１更新）し、２バイトタイマー数が下限値「０」以下である場合には、２バイトタイマー数を「０」に保持する（Ｓ９５２）。さらに、Ｓ９５２の処理では、メインＣＰＵ１０１は、ＨＬレジスタにセットされている２バイトタイマー格納領域の更新開始アドレスを２減算（−２更新）する。
次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた２バイトタイマー数を１減算（−１更新）する（Ｓ９５３）。次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた２バイトタイマー数が「０」であるか否かを判別する（Ｓ９５４）。
Ｓ９５４において、メインＣＰＵ１０１が、Ｂレジスタにセットされた２バイトタイマー数が「０」でないと判別したとき（Ｓ９５４がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９５２の処理に戻し、Ｓ９５２以降の処理を繰り返す。
一方、Ｓ９５４において、メインＣＰＵ１０１が、Ｂレジスタにセットされた２バイトタイマー数が「０」であると判別したとき（Ｓ９５４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、ＨＬレジスタに１バイトタイマー格納領域の更新開始アドレスをセットし、Ｂレジスタに１バイトタイマー数をセットする（Ｓ９５５）。
次いで、メインＣＰＵ１０１は、１バイトタイマー数とその下限値「０」とを比較し、１バイトタイマー数が下限値「０」より大きい場合には、１バイトタイマー数を１減算（−１更新）し、１バイトタイマー数が下限値「０」以下である場合には、１バイトタイマー数を「０」に保持する（Ｓ９５６）。さらに、Ｓ９５６の処理では、メインＣＰＵ１０１は、ＨＬレジスタにセットされている１バイトタイマー格納領域の更新開始アドレスを１減算（−１更新）する。
次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた１バイトタイマー数を１減算（−１更新）する（Ｓ９５７）。次いで、メインＣＰＵ１０１は、Ｂレジスタにセットされた１バイトタイマー数が「０」であるか否かを判別する（Ｓ９５８）。
Ｓ９５８において、メインＣＰＵ１０１が、Ｂレジスタにセットされた１バイトタイマー数が「０」でないと判別したとき（Ｓ９５８がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９５６の処理に戻し、Ｓ９５６以降の処理を繰り返す。
一方、Ｓ９５８において、メインＣＰＵ１０１が、Ｂレジスタにセットされた１バイトタイマー数が「０」であると判別したとき（Ｓ９５８がＹＥＳ判定の場合）、メインＣＰＵ１０１は、電磁カウンタ制御処理を行う（Ｓ９５９）。この処理では、メダルのＩＮ／ＯＵＴを示す信号を外部集中端子板４７に出力する際の出力制御処理が行われる。そして、Ｓ９５９の処理後、メインＣＰＵ１０１は、タイマー更新処理を終了し、処理を割込処理（図１５８参照）中のＳ９０９の処理に移す。
本実施形態では、上述のようにしてタイマー更新処理が行われる。なお、上述したタイマー更新処理中のＳ９５１〜Ｓ９５４の処理（２バイトタイマーの更新処理）は、メインＣＰＵ１０１が、図１６５のソースプログラムで規定されている各ソースコードを順次実行することにより行われる。
その中で、Ｓ９５２の処理（２バイトタイマーの更新処理）は、図１６５中の「ＤＣＰＷＬＤ」命令（所定の更新命令）により実行される。なお、「ＤＣＰＷＬＤ」命令は、メインＣＰＵ１０１専用命令コードである。
ソースプログラム上において、例えば、ソースコード「ＤＣＰＷＬＤ （ＨＬ），ｎ」が実行されると、ＨＬレジスタで指定されたアドレスから２バイト分のメモリの内容（格納データ）と整数ｎとが比較され、２バイト分のメモリの内容が整数ｎより大きい場合には、２バイト分のメモリの内容が１減算され、２バイト分のメモリの内容が整数ｎ以下である場合には、ＨＬレジスタで指定されたアドレスから２バイト分のメモリに整数ｎが格納される。
それゆえ、図１６５中のソースコード「ＤＣＰＷＬＤ （ＨＬ），０」では、ＨＬレジスタで指定されたアドレスから２バイト分のメモリの内容（２バイトタイマー数）と整数「０」（下限値）とが比較され、２バイト分のメモリの内容が整数「０」より大きい場合には、２バイト分のメモリの内容が１減算され、２バイト分のメモリの内容が整数「０」以下である場合には、２バイト分のメモリの内容に「０」がセットされる。すなわち、現時点の２バイトタイマー数が「０」より大きい場合には、２バイトタイマーの更新処理が行われ、現時点の２バイトタイマー数が「０」以下であれば、２バイトタイマー数が「０」に保持される。
上述のように、本実施形態のタイマー更新処理では、メインＣＰＵ１０１専用命令コードである「ＤＣＰＷＬＤ」命令により、タイマー数の更新（減算）処理及びタイマー数を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。また、タイマー数が「０」であるか否かを判別するための判断分岐命令コードも省略することができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。なお、本実施形態では、２バイトタイマーの更新処理においてのみ「ＤＣＰＷＬＤ」命令を使用する例を説明したが、本発明はこれに限定されず、１バイトタイマーの更新処理においても「ＤＣＰＷＬＤ」命令を使用してもよい。
［試射試験信号制御処理（規定外）］
次に、図１６６を参照して、割込処理（図１５８参照）中のＳ９１１で行う試射試験信号制御処理について説明する。なお、図１６６は、試射試験信号制御処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、メインＲＡＭ１０３のスタックエリアのアドレスを退避させる（Ｓ９６１）。次いで、メインＣＰＵ１０１は、スタックポインタ（ＳＰ）に規定外スタックエリアのアドレスをセットする（Ｓ９６２）。次いで、メインＣＰＵ１０１は、全レジスタのデータを退避させる（Ｓ９６３）。
次いで、メインＣＰＵ１０１は、回胴制動信号生成処理を行う（Ｓ９６４）。この処理では、メインＣＰＵ１０１は、第２インターフェースボート等を介して試験機に出力される、各リールの回転制御信号（駆動信号）の生成及び出力処理を行う。なお、回胴制動信号生成処理の詳細については、後述の図１６７を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、特賞信号制御処理を行う（Ｓ９６５）。この処理では、メインＣＰＵ１０１は、試験機に出力される、ボーナス（特賞）のＯＮ／ＯＦＦ信号（試験信号）の出力処理を行う。なお、特賞信号制御処理の詳細については、後述の図１６８を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、条件装置信号制御処理を行う（Ｓ９６６）。この処理では、メインＣＰＵ１０１は、条件装置信号制御フラグの状態に対応する制御信号の出力処理を行う。なお、条件装置信号制御処理の詳細については、後述の図１６９及び図１７０を参照しながら後で説明する。
次いで、メインＣＰＵ１０１は、Ｓ９６３の処理で退避させた全レジスタのデータの復帰処理を行う（Ｓ９６７）。次いで、メインＣＰＵ１０１は、Ｓ９６１の処理で退避させたスタックエリアのアドレスをスタックポインタ（ＳＰ）にセットする（Ｓ９６８）。そして、Ｓ９６８の処理後、メインＣＰＵ１０１は、試射試験信号制御処理を終了し、処理を割込処理（図１５８参照）中のＳ９１２の処理に移す。
［回胴制動信号生成処理］
次に、図１６７を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６４で行う回胴制動信号生成処理について説明する。なお、図１６７は、回胴制動信号生成処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、規定外作業領域に回胴制御データ格納領域（不図示）をセットする（Ｓ９７１）。次いで、メインＣＰＵ１０１は、リール数に「３」をセットし、回胴制御信号及びその生成状態（１バイトデータ）をクリアする（Ｓ９７２）。
次いで、メインＣＰＵ１０１は、回胴制御データが「停止中未満」のデータであるか否かを判別する（Ｓ９７３）。なお、ここでいう「停止中未満」の回胴制御データとは、リールを停止するための回胴制御データ以外の回胴制御データ、すなわち、リールを回転駆動するための回胴制御データ（加速準備、加速中、定速待ち、定速中及び停止開始位置待ちのいずれかの状態）のことである。
Ｓ９７３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータであると判別したとき（Ｓ９７３がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９７５の処理を行う。一方、Ｓ９７３において、メインＣＰＵ１０１が、回胴制御データが「停止中未満」のデータでないと判別したとき（Ｓ９７３がＮＯ判定の場合）、メインＣＰＵ１０１は、回胴制御データが「静定ホールド制御終了」のデータであるか否かを判別する（Ｓ９７４）。なお、ここでいう「静定ホールド制御終了」の回胴制御データとは、リールの全相全停止状態を示す回胴制御データのことである。
Ｓ９７４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータであると判別したとき（Ｓ９７４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、後述のＳ９７６の処理を行う。一方、Ｓ９７４において、メインＣＰＵ１０１が、回胴制御データが「静定ホールド制御終了」のデータでないと判別したとき（Ｓ９７４がＮＯ判定の場合）、又は、Ｓ９７３がＹＥＳ判定の場合、メインＣＰＵ１０１は、回胴制御信号の生成状態（１バイトデータ）のビット３をオン状態（「１」）にする（Ｓ９７５）。
Ｓ９７５の処理後又はＳ９７４がＮＯ判定の場合、メインＣＰＵ１０１は、生成状態の各ビットのデータを１ビット分、右（ビット７からビット０に向かう方向）にシフトする（Ｓ９７６）。次いで、メインＣＰＵ１０１は、回胴制御データ格納領域のアドレスを次の制御対象のリールのアドレスに更新する（Ｓ９７７）。
次いで、メインＣＰＵ１０１は、リール数を１減算する（Ｓ９７８）。次いで、メインＣＰＵ１０１は、リール数が「０」であるか否かを判別する（Ｓ９７９）。
Ｓ９７９において、メインＣＰＵ１０１が、リール数が「０」でないと判別したとき（Ｓ９７９がＮＯ判定の場合）、メインＣＰＵ１０１は、処理をＳ９７３の処理に戻し、Ｓ９７３以降の処理を繰り返す。
一方、Ｓ９７９において、メインＣＰＵ１０１が、リール数が「０」であると判別したとき（Ｓ９７９がＹＥＳ判定の場合）、メインＣＰＵ１０１は、生成状態のデータを回胴制動信号出力ポートを介して試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９８０）。そして、Ｓ９８０の処理後、メインＣＰＵ１０１は、回胴制動信号生成処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６５の処理に移す。
［特賞信号制御処理］
次に、図１６８を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６５で行う特賞信号制御処理について説明する。なお、図１６８は、特賞信号制御処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、遊技状態フラグ格納領域（図３２参照）を参照して、遊技状態フラグを取得する（Ｓ９９１）。次いで、メインＣＰＵ１０１は、遊技状態がＲＢ遊技状態であるか否かを判別する（Ｓ９９２）。
Ｓ９９２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態であると判別したとき（Ｓ９９２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、試験信号用のＲＢ中信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９３）。一方、Ｓ９９２において、メインＣＰＵ１０１が、遊技状態がＲＢ遊技状態でないと判別したとき（Ｓ９９２がＮＯ判定の場合）、メインＣＰＵ１０１は、試験信号用のＲＢ中信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９４）。
Ｓ９９３又はＳ９９４の処理後、メインＣＰＵ１０１は、遊技状態フラグ格納領域（図３２参照）を参照して、遊技状態がＢＢ遊技状態であるか否かを判別する（Ｓ９９５）。
Ｓ９９５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態であると判別したとき（Ｓ９９５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、試験信号用のＢＢ中信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９６）。一方、Ｓ９９５において、メインＣＰＵ１０１が、遊技状態がＢＢ遊技状態でないと判別したとき（Ｓ９９５がＮＯ判定の場合）、メインＣＰＵ１０１は、試験信号用のＢＢ中信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ９９７）。
そして、Ｓ９９６又はＳ９９７の処理後、メインＣＰＵ１０１は、特賞信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６６の処理に移す。
［条件装置信号制御処理］
次に、図１６９及び図１７０を参照して、試射試験信号制御処理（図１６６参照）中のＳ９６６で行う条件装置信号制御処理について説明する。なお、図１６９及び図１７０は、条件装置信号制御処理の手順を示すフローチャートである。
まず、メインＣＰＵ１０１は、条件装置信号制御フラグが初期状態であるか否かを判別する（Ｓ１００１）。Ｓ１００１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態であると判別したとき（Ｓ１００１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
一方、Ｓ１００１において、メインＣＰＵ１０１が、条件装置信号制御フラグが初期状態でないと判別したとき（Ｓ１００１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであるか否かを判別する（Ｓ１００２）。
Ｓ１００２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものであると判別したとき（Ｓ１００２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に役物条件装置信号のオン状態をセットする（Ｓ１００３）。次いで、メインＣＰＵ１０１は、条件装置１〜６信号ポートからＲＴ状態の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００４）。そして、Ｓ１００４の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
一方、Ｓ１００２において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオン状態を示すものでないと判別したとき（Ｓ１００２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであるか否かを判別する（Ｓ１００５）。
Ｓ１００５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものであると判別したとき（Ｓ１００５がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１〜８信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００６）。そして、Ｓ１００６の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
一方、Ｓ１００５において、メインＣＰＵ１０１が、条件装置信号制御フラグが再遊技状態識別信号のオフ状態を示すものでないと判別したとき（Ｓ１００５がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が役物条件装置信号のオン状態であるか否かを判別する（Ｓ１００７）。
Ｓ１００７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態であると判別したとき（Ｓ１００７がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１〜８信号ポートから特賞当籤番号の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力し、この際、条件装置８信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１００８）。次いで、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ１００９）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ１０１０）。そして、Ｓ１０１０の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
一方、Ｓ１００７において、メインＣＰＵ１０１が、条件装置信号制御状態が役物条件装置信号のオン状態でないと判別したとき（Ｓ１００７がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が条件装置信号出力待ちの状態であるか否かを判別する（Ｓ１０１１）。
Ｓ１０１１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態であると判別したとき（Ｓ１０１１がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号出力待ちタイマーの値が「０」であるか否かを判別する（Ｓ１０１２）。
Ｓ１０１２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」でないと判別したとき（Ｓ１０１２がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。一方、Ｓ１０１２において、メインＣＰＵ１０１が、条件装置信号出力待ちタイマーの値が「０」であると判別したとき（Ｓ１０１２がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態に小役条件装置信号のオン状態又は条件装置信号のオフ状態をセットする（Ｓ１０１３）。そして、Ｓ１０１３の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
ここで再度、Ｓ１０１１の処理に戻って、Ｓ１０１１において、メインＣＰＵ１０１が、条件装置信号制御状態が条件装置信号出力待ちの状態でないと判別したとき（Ｓ１０１１がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置信号制御状態が小役条件装置信号のオン状態であるか否かを判別する（Ｓ１０１４）。
Ｓ１０１４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態であると判別したとき（Ｓ１０１４がＹＥＳ判定の場合）、メインＣＰＵ１０１は、条件装置１〜８信号ポートから小役当籤番号の情報を試験機用第１インターフェースボード３０１（図７参照）へ出力し、この際、条件装置７信号ポートからＯＮ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１０１５）。次いで、条件装置信号出力待ちタイマーに所定の待ち時間（本実施形態では、２４．５８ｍｓ）をセットする（Ｓ１０１６）。次いで、メインＣＰＵ１０１は、条件装置信号制御状態に条件装置信号出力待ちの状態をセットする（Ｓ１０１７）。そして、Ｓ１０１７の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
一方、Ｓ１０１４において、メインＣＰＵ１０１が、条件装置信号制御状態が小役条件装置信号のオン状態でないと判別したとき（Ｓ１０１４がＮＯ判定の場合）、メインＣＰＵ１０１は、条件装置１〜８信号ポートからＯＦＦ信号を試験機用第１インターフェースボード３０１（図７参照）へ出力する（Ｓ１０１８）。そして、Ｓ１０１８の処理後、メインＣＰＵ１０１は、条件装置信号制御処理を終了し、処理を試射試験信号制御処理（図１６６参照）中のＳ９６７の処理に移す。
＜副制御回路の動作説明＞
次に、図１７１〜図１７３を参照して、副制御回路２００のサブＣＰＵ２０１が、プログラムを用いて実行する各種処理の内容について説明する。
［サブ側ナビ制御処理］
最初に、図１７１を参照して、サブ側ナビ制御処理について説明する。なお、図１７１は、サブ側ナビ制御処理の手順を示すフローチャートである。
まず、サブＣＰＵ２０１は、ナビデータを取得したか否かを判定する（Ｓ１１０１）。サブＣＰＵ２０１は、主制御基板７１から受信したスタートコマンドデータの中から主制御基板７１で決定されたナビデータを取得する。それゆえ、Ｓ１１０１の処理では、サブＣＰＵ２０１は、受信したスタートコマンドデータの中にナビデータが含まれていたか否かを判定する。
Ｓ１１０１において、サブＣＰＵ２０１が、ナビデータを取得したと判別したとき（Ｓ１１０１がＹＥＳ判定の場合）、サブＣＰＵ２０１は、ナビデータに応じたサブ側ナビデータをセットする（Ｓ１１０２）。例えば、サブＣＰＵ２０１がナビデータ「４」を取得した場合、図６３に示すように、サブ側ナビデータとして押し順「左、中、右」を報知するためのナビデータが、この処理でセットされる。この結果、メイン側及びサブ側の双方において停止操作の内容を報知することができる。そして、Ｓ１１０２の処理後、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
一方、Ｓ１１０１において、サブＣＰＵ２０１が、ナビデータを取得していないと判別したとき（Ｓ１１０１がＮＯ判定の場合）、サブＣＰＵ２０１は、ナビ（停止操作の報知）の必要があるか否かを判定する（Ｓ１１０３）。本実施形態では、サブＣＰＵ２０１は、例えば、主制御基板７１においてフラグ変換抽籤が行われた場合や、主制御基板７１において所定の役が内部当籤役として決定された場合に、ナビの必要があると判定する。なお、フラグ変換抽籤の結果や、内部当籤役の種別は、スタートコマンドデータに含まれている。それゆえ、Ｓ１１０３の処理では、サブＣＰＵ２０１は、スタートコマンドデータに含まれるこれらの各種情報に基づいて、ナビの必要があるか否かを判定する。
Ｓ１１０３において、サブＣＰＵ２０１が、ナビの必要がないと判別したとき（Ｓ１１０３がＮＯ判定の場合）、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
一方、Ｓ１１０３において、サブＣＰＵ２０１が、ナビの必要があると判別したとき（Ｓ１１０３がＹＥＳ判定の場合）、サブＣＰＵ２０１は、各種抽籤結果に応じたサブ側ナビデータをセットする（Ｓ１１０４）。例えば、内部当籤役「Ｆ＿確チリリプ」が決定され、かつ、フラグ変換抽籤に当籤している場合、サブＣＰＵ２０１は、この処理において、略称「３連チリリプ」に係る図柄組合せを表示するためのナビデータ（例えば、順押しでチリ図柄を狙わせるナビデータ）をセットする。また、例えば、内部当籤役「Ｆ＿確チリリプ」が決定され、かつ、フラグ変換抽籤に非当籤であった場合、サブＣＰＵ２０１は、この処理において、略称「リプレイ」に係る図柄組合せを表示するためのナビデータ（例えば、順押し以外の押し順を示すナビデータ）をセットする。これらの処理により、メイン側で停止操作の内容を報知しない場合であっても、サブ側単独で停止操作の内容を報知することができる。そして、Ｓ１１０４の処理後、サブＣＰＵ２０１は、サブ側ナビ制御処理を終了する。
［遊技者登録処理］
次に、図１７２を参照して、遊技者登録処理について説明する。なお、図１７２は、遊技者登録処理の手順を示すフローチャートである。
まず、サブＣＰＵ２０１は、登録操作を受け付けたか否かを判別する（Ｓ１１１１）。例えば、サブ表示装置１８のメニュー画面２２２（図５Ｂ参照）において登録ボタン２２２ｂの操作を受け付け、その場合に表示される登録画面（不図示）において所定の操作を受け付けると、サブＣＰＵ２０１は、登録操作を受け付けたと判定する。
Ｓ１１１１において、サブＣＰＵ２０１が、登録操作を受け付けたと判別したとき（Ｓ１１１１がＹＥＳ判定の場合）、サブＣＰＵ２０１は、遊技者登録状態をセットする（Ｓ１１１２）。なお、遊技者登録状態がセットされている状況では、サブＣＰＵ２０１は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５（図５Ｃ〜５Ｅ参照）が表示可能となるようにサブ表示装置１８の表示画面を制御する。そして、Ｓ１１１２の処理後、サブＣＰＵ２０１は、遊技者登録処理を終了する。
一方、Ｓ１１１１において、サブＣＰＵ２０１が、登録操作を受け付けていないと判別したとき（Ｓ１１１１がＮＯ判定の場合）、サブＣＰＵ２０１は、登録削除操作を受け付けたか否かを判別する（Ｓ１１１３）。例えば、サブ表示装置１８の登録画面において特定の操作を受け付けると、サブＣＰＵ２０１は、登録削除操作を受け付けたと判定する。
Ｓ１１１３において、サブＣＰＵ２０１が、登録削除操作を受け付けていないと判別したとき（Ｓ１１１３がＮＯ判定の場合）、サブＣＰＵ２０１は、遊技者登録処理を終了する。
一方、Ｓ１１１３において、サブＣＰＵ２０１が、登録削除操作を受け付けたと判別したとき（Ｓ１１１３がＹＥＳ判定の場合）、サブＣＰＵ２０１は、遊技者登録状態をクリアする（Ｓ１１１４）。なお、遊技者登録状態がクリアされている状況では、サブＣＰＵ２０１は、サブ表示装置１８に遊技情報画面２２３，２２４，２２５（図５Ｃ〜５Ｅ参照）が表示不可能となるようにサブ表示装置１８の表示画面を制御する。そして、Ｓ１１１４の処理後、サブＣＰＵ２０１は、遊技者登録処理を終了する。
［履歴管理処理］
次に、図１７３を参照して、履歴管理処理について説明する。なお、図１７３は、履歴管理処理の手順を示すフローチャートである。
まず、サブＣＰＵ２０１は、主制御基板７１から受信した各種コマンドデータから遊技結果を取得する（Ｓ１１２１）。例えば、サブＣＰＵ２０１は、この処理において、スタートコマンドデータから内部当籤役として決定された役の種類を把握することができる。また、例えば、サブＣＰＵ２０１は、この処理において、入賞作動コマンドデータから表示された図柄組合せ（すなわち、内部当籤役として決定された役の入賞の有無）を把握することができる。さらに、例えば、サブＣＰＵ２０１は、この処理において、スタートコマンドデータなどから現在の遊技状態や遊技状態の移行状況を把握することができる。
次いで、サブＣＰＵ２０１は、取得した遊技結果に基づいて、遊技履歴の更新処理を行う（Ｓ１１２２）。この処理により、サブＣＰＵ２０１は、各種コマンドデータから取得した遊技結果に基づいて、例えば、ボーナス回数、ＡＲＴ回数、ゲーム数（遊技回数）、ＣＺ回数、ＣＺ成功回数、それぞれの役の当籤回数及び当籤確率などの様々な遊技履歴を管理することができる。そして、Ｓ１１２２の処理後、サブＣＰＵ２０１は、履歴管理処理を終了する。
＜各種効果＞
本実施形態のパチスロ１では、その遊技性において、次のような各種効果が得られる。
［ＣＴ中の継続期間の管理］
本実施形態のパチスロ１では、通常ＡＲＴの継続期間を延長可能な上乗せチャンスゾーンとしてＣＴを設け、このＣＴ中の内部当籤役（サブフラグ）に基づいてＡＲＴゲーム数の上乗せを行う。なお、ＣＴでは、１セット８回の遊技が行われるが、ＣＴ中にＡＲＴゲーム数の上乗せを行うことができた場合には遊技回数の減算を行わずに、上乗せできない場合に限り遊技回数を減算する。それゆえ、遊技者にとってみれば、ＣＴがいつまで続くか分からず、また、上乗せが行われている限りＣＴが終了することがないため、ＣＴ中の遊技の興趣を高めることができる。
また、本実施形態において、ＣＴ中にサブフラグＥＸ「３連チリリプ」に当籤（サブフラグ変換抽籤に当籤）して上乗せが行われた場合には、１セット８回のＣＴ遊技も再セット（ストック）される。この場合、例えば、ＣＴの遊技期間が終了直前になっても、サブフラグＥＸ「３連チリリプ」当籤時には、上乗せが行われ、ＣＴが初めから再開されることになるので、ＣＴ中の遊技に対して強い関心を抱くことになり、退屈することなく遊技を継続できるとともに、ＣＴ中の遊技の興趣を高めることができる。
また、サブフラグＥＸ「３連チリリプ」当籤時の上乗せは、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が内部当籤役として決定され、かつ、フラグ変換抽籤に当籤した場合に限り行われる。それゆえ、遊技者に対して過大な利益を与えてしまうことを防止することができ、遊技者と遊技店との間の利益のバランスをとることができる。なお、上記実施形態では、ＣＴ中に、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された際にはフラグ変換抽籤に必ず当籤する例（図５４参照）を説明したが、本発明はこれに限定されず、フラグ変換抽籤の当籤確率は、遊技者及び遊技店間の利益のバランスに応じて適宜設定することができる。
［ＣＴ中の「３連チリリプ」当籤時の上乗せゲーム数］
上記実施形態のパチスロ１では、ＣＴ中にサブフラグ「３連チリリプ」に当籤し、該サブフラグ「３連チリリプ」に基づく上乗せが行われた回数が所定回数を超えると、１回の上乗せ抽籤あたりに当籤するＡＲＴの上乗せゲーム数が増加する（図５５参照）。また、上述のように、ＡＲＴゲーム数の上乗せが行われている限り、ＣＴは終了することなく、また、サブフラグＥＸ「３連チリリプ」に当籤するとＣＴの再セットが行われる。それゆえ、遊技者からすると、ＣＴが継続するほど１回（１ゲーム）当りの上乗せ量が増えることについての期待を持つことができ、ＣＴ中の興趣が向上する。さらに、１回（１ゲーム）当りの上乗せ量を増やす契機となる回数は、ＣＴの１セット分の基本遊技回数（８回）よりも多い回数（９回以上）であるため、遊技者に対して過大な利益を与えてしまうことを防止でき、遊技者及び遊技店間の利益のバランスをとる（良好に保つ）ことができる。
［メイン側で行うボーナス報知］
上記実施形態のパチスロ１では、情報表示器６の指示モニタ（不図示）に、ボーナス役（ＢＢ役）に係る図柄組合せを表示させるための停止操作の情報に一義的に対応付けた数値「１０」（又は「１１」）を表示することにより、メイン側でボーナス報知を行う（図６３参照）。しかしながら、通常、パチスロでは、有効ライン上に引き込む（停止表示する）図柄の優先順位が定められており、ボーナス役とその他の役とが重複して内部当籤役として決定されている場合、優先順位により、ボーナス役に係る図柄組合せを引き込めることもあれば、引き込めないこともある。
例えば、本実施形態のパチスロ１において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができるが、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」以外の役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを引き込むことができない。それゆえ、本実施形態において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されている場合に限り、指示モニタに数値「１０」（又は「１１」）を表示する。この場合、メイン側のナビ（ボーナス報知）を、ボーナス役を入賞させることのできる適切なタイミングで行うことができる。
また、本実施形態のパチスロ１において、ボーナス役と、内部当籤役「はずれ」、「Ｆ＿特殊役１」、「Ｆ＿特殊役２」及び「Ｆ＿特殊役３」のいずれかとが重複して決定されたとしても、ボーナス役が最初に当籤してから所定回数の遊技が経過するまでは、指示モニタに数値「１０」（又は「１１」）を表示せず（ナビをせず）、所定回数の遊技が経過したことを条件に、指示モニタに数値「１０」（又は「１１」）を表示する。
なお、例えば、ボーナス役に当籤したことを契機として複数回の遊技にわたり行われる演出（いわゆる連続演出）が行われた場合、この連続演出の最中に、指示モニタに数値「１０」（又は「１１」）を表示すると、連続演出の意味が薄れてしまい、興趣を損ねてしまう可能性がある。それゆえ、本実施形態のパチスロ１では、所定回数の遊技が経過するまでは、指示モニタによる表示を行わず、所定回数の遊技が経過した後に、指示モニタによる表示を行う。その結果、演出効果を損ねることなく、メイン側でのボーナス報知を行うことができる。
［メイン側及びサブ側の両方で行う報知とサブ側単独で行う報知］
本実施形態のパチスロ１では、停止操作の態様（押し順）に応じて表示される図柄組合せが異なる役を複数種類設けるとともに（図２４参照）、これら複数種類の役には、表示される図柄組合せによって異なる特典が付与される役と、表示される図柄組合せが異なったとしても同一の特典が付与される役とが含まれる。
例えば、略称「ベル」に係る図柄組合せが表示された場合と略称「ベルこぼし目」に係る図柄組合せが表示された場合とでは払い出されるメダルの枚数が異なり、これらの役は、表示される図柄組合せによって異なる特典が付与される役である。また、略称「リプレイ」に係る図柄組合せが表示された場合と略称「ＲＴ２移行リプ」に係る図柄組合せが表示された場合とでは再遊技の作動に加えてＲＴ状態の移行が行われるか否かが異なるため、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」や「Ｆ＿維持リプ＿１ｓｔ」もまた、表示される図柄組合せによって異なる特典が付与される役である。
一方、略称「３連チリリプ」に係る図柄組合せが表示された場合と略称「リプレイ」に係る図柄組合せが表示された場合とでは、両者ともに再遊技の作動が行われるだけである。それゆえ、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」は、表示される図柄組合せが異なったとしても同一の特典が付与される役である。なお、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」は、上述のように、フラグ変換抽籤の結果に応じて付与する特典が異なる役であるが、表示される図柄組合せが付与する特典に影響を与える役ではない。
本実施形態のパチスロ１では、表示される図柄組合せによって異なる特典が付与される役に対して、メイン側及びサブ側の両方で報知を行うが、表示される図柄組合せが異なったとしても同一の特典が付与される役に対しては、メイン側の指示モニタでは報知を行わずに、サブ側の表示装置１１のみで報知を行う。このような報知機能を設けることにより、特典に影響する報知は、特典を管理するメイン側の指示モニタで適切に行いつつ、特典に影響しない報知は、サブ側の表示装置１１で多様性のあるナビで行うことができる。
［遊技履歴の表示機能］
本実施形態のパチスロ１では、表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）とは別にサブ表示装置１８を設け、このサブ表示装置１８により遊技者に役立つ様々な情報を表示する。例えば、図５Ａ〜５Ｅに示すように、概要遊技履歴を表すトップ画面２２１、パチスロ１に対する様々な操作が可能なメニュー画面２２２、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置１８に表示することができる。
また、本実施形態のパチスロ１は、サブ表示装置１８を介して、遊技を行う遊技者を登録可能にする機能、及び、登録された遊技者に対して固有のサービスを提供する機能を備える。例えば、本実施形態では、遊技者の登録を受け付けていない場合には、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置１８に表示不可能にするが、遊技者の登録を受け付けている場合には、詳細遊技履歴を表す遊技情報画面２２３，２２４，２２５をサブ表示装置２０１に表示可能にする。より詳細な遊技履歴を確認できるようにすることは、遊技者の利便性の向上につながるので、本実施形態では、遊技者の登録を受け付けている場合に、利便性を向上させることができる。
また、本実施形態のパチスロ１では、サブ表示装置１８は、演出を行う表示装置１１とは別体に設けられる。サブ表示装置１８は、液晶中継基板８７を介して副制御基板７２（サブＣＰＵ２０１）により制御される。また、表示装置１１を構成する表示ユニット２１２は、役物中継基板（不図示せ）を介して副制御基板７２（サブＣＰＵ２０１）により制御される。それゆえ、本実施形態では、サブ表示装置１８を、表示装置１１とは別個に制御することができる。具体的には、遊技中（すなわち、表示装置１１による演出の実行中）であっても、サブ表示装置１８の表示画面を切り替えることができる。それゆえ、遊技中であっても、表示装置１１により実行されている演出を邪魔することなく、サブ表示装置１８の表示を切り替えることにより、遊技者は様々な情報を取得することができる。
また、本実施形態のパチスロ１の表示装置１１では、プロジェクタ機構２１１からの照射光の照射により映像を出現させる複数のスクリーン機構（表示ユニット２１２）を切り替えることにより、平面状の映像表示を用いた演出、奥行き感（立体感）のある映像表示を用いた演出、及び、湾曲した映像表示を用いた演出を実行する場合、演出効果を著しく高めることができる。しかしながら、このような情報の表示形態は、演出中に遊技履歴などの演出とは関係ない情報を表示することには適さない。それゆえ、本実施形態のパチスロ１では、表示装置１１とは別個に設けられたサブ表示装置１８に演出とは関係ない情報を表示することができるので、演出効果を損なうことなく、かつ、遊技履歴などの各種情報を適切に表示することができる。
ところで、一般的なパチスロでは、遊技者側から見て、台座部１３の右側にメダル投入口１４が設けられ、台座部１３の左側にベットボタン１５ａ，１５ｂやスタートレバー１６が設けられる。それゆえ、通常、遊技を進行させる際、遊技者は台座部１３の右側又は左側（側方）の操作部を操作することになる。
それに対して、本実施形態のパチスロ１では、台座部１３から略垂直に立設する面の側方（左側）にサブ表示装置１８を設け、このサブ表示装置１８の画面上にサブ表示装置１８の表示画面を切り替えるためのタッチセンサ１９が設けられる。それゆえ、本実施形態では、遊技中に遊技者の手が位置する場所にサブ表示装置１８やその表示を制御する入力装置（タッチセンサ１９）が設けられることになるので、遊技者の操作性を向上させることができる。特に、本実施形態のように、タッチセンサ１９付きのサブ表示装置１８を、台座部１３の水平面から立設する面に設けた場合には、遊技者は、台座部１３に自身の手を置きながら、サブ表示装置１８を操作することができる。この場合、遊技者の操作性が向上するだけでなく、操作に伴う遊技者の疲労も軽減することができ、この結果、稼働率の向上も期待することができる。
［規定外ＲＯＭ領域及び規定外ＲＡＭ領域］
本実施形態のパチスロ１では、図１２Ｂに示すように、遊技者により実施される遊技の遊技性に直接関与しない各種処理（遊技性に影響を与えない各種処理）に使用される各種プログラム及び各種データ（テーブル）を、メインＲＯＭ１０２内において、遊技用ＲＯＭ領域とは異なるアドレスに配置された規定外ＲＯＭ領域に格納する。
このようなメインＲＯＭ１０２の構成では、従来の規則上では、プログラム等の配置不可とされていたＲＯＭ領域（規定外ＲＯＭ領域）に、遊技者が実際に行う遊技そのものに不要なプログラム及びデータを配置することができる。それゆえ、本実施形態では、主制御基板７１のメインＲＯＭ１０２内において、遊技用ＲＯＭ領域の容量の圧迫を回避することができるとともに、メインＲＯＭ１０２内におけるプログラム及びテーブルの拡張性を高めることができる。
［電源投入（リセット割込）時処理により得られる効果］
本実施形態のパチスロ１の電源投入（リセット割込）時処理では、図６４に示すように、電源復帰直後（サムチェック前）に最初の１．１１７２ｍｓ周期の割込処理を行い（Ｓ７及びＳ８）、主制御回路９０から副制御回路２００に無操作コマンドが送信される。このように電源復帰直後に割込処理を許可することにより、電源復帰後、最短時間で無操作コマンドが送信され、主制御回路９０及び副制御回路２００間の通信接続を確立することができ、主制御回路９０及び副制御回路２００間の通信動作を安定化させることができる。
また、電源復帰直後に送信される無操作コマンドを構成する通信パラメータ１〜５には、電源復帰時に、それぞれＬレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されているデータがセットされる。それゆえ、本実施形態では、電源復帰直後の割込処理で送信される無操作コマンドのサム値（ＢＣＣ）を、電源復帰毎に異ならせることができ、ゴト等の不正行為を抑制することができる。
さらに、電源投入（リセット割込）時処理中のＳ１３の処理において行われる、エラーコード「ｒｒ」を情報表示器６内の２桁の７セグＬＥＤに表示する際の制御は、一つの「ＬＤＷ」命令（所定の読み出し命令）により実行され、２桁の７セグＬＥＤへの７セグコモン出力（選択）データの出力動作と７セグカソード出力データの出力動作とが同時に行われる（図６５Ｃ参照）。すなわち、本実施形態のパチスロ１では、電源投入（リセット割込）時処理において、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力（選択）データと、７セグカソード出力データとが同時に出力される。
この場合、ソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［遊技復帰処理で得られる効果］
本実施形態のパチスロ１の遊技復帰処理では、図６６に示すように、電断発生時の各ポートの入出力状態を電源復帰時に担保するとともに、電断時に回胴回転中の場合には、電源復帰時にリール制御管理情報を取得してリールの再回転開始に必要な処理も行う（Ｓ２５〜Ｓ３２参照）。それゆえ、本実施形態では、リール回転中の電断から復帰したときであっても、安定して、リールの再回転制御を行うことが可能となり、遊技者に不快感を与えることが無くなる。
また、本実施形態のパチスロ１は、上述のように、遊技機用のセキュリティ機能付きマイクロプロセッサ９１を備える。そして、このマイクロプロセッサ９１には、ソースプログラム上において規定可能な該マイクロプロセッサ９１に特有の命令コード（メインＣＰＵ１０１専用命令コード）が各種設けられており、このメインＣＰＵ１０１専用命令コードを各種処理において用いることにより、処理の効率化やプログラム容量の削減などを可能にしている。
例えば、遊技復帰処理では、図６７に示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードの一つである「ＬＤＱ」命令が用いられる。「ＬＤＱ」命令は、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードであり、上述のように、直値でメインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、遊技復帰処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［設定変更確認処理で得られる効果］
本実施形態のパチスロ１の設定変更確認処理では、図６９Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである、「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令（所定の命令）が用いられる。「ＢＩＴＱ」命令及び「ＳＥＴＱ」命令はいずれも、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードであり、これらの命令コードを使用した場合、上述のように、直値でメインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。この場合、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２の空き容量を増やすことが可能となるとともに、処理の高速化も図ることができる。
また、設定変更確認処理中のＳ４６の設定変更／設定確認開始時及びＳ５７の設定変更／設定確認終了時で行う設定変更コマンド（初期化コマンド）の生成格納処理は、図６９Ａ及び６９Ｂに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＣＡＬＬＦ」命令により実行される。そして、Ｓ４６の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスは、Ｓ５７の「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、設定変更時（遊技機起動時）、設定確認開始時（通常動作中）及び設定確認終了時に副制御回路２００に送信する設定変更コマンド（初期化コマンド）の生成格納処理を実行するためのソースプログラムが、互いに同じであり、Ｓ４６及びＳ５７の両処理において、そのソースプログラムが共有化（モジュール化）されている。
この場合、Ｓ４６及びＳ５７の両処理において、それぞれ別個に設定変更コマンドの生成格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［設定変更コマンド生成格納処理で得られる効果］
本実施形態のパチスロ１の設定変更コマンド生成格納処理では、図７０に示すように、設定値が通信パラメータ３としてＥレジスタに格納され、ＲＴ情報が通信パラメータ５としてＣレジスタに格納される。すなわち、設定変更コマンド（初期化コマンド）を構成する通信パラメータ１〜５のうち、通信パラメータ３及び５は副制御回路２００側で使用（解析）される通信パラメータ（使用パラメータ）であり、これらの通信パラメータには新たな情報がセットされる。一方、設定変更コマンド（初期化コマンド）を構成するその他の通信パラメータ１，２及び４は、副制御回路２００側で使用（解析）されない通信パラメータ（未使用パラメータ）であり、通信パラメータ１，２及び４に対しては、現時点でＬレジスタ、Ｈレジスタ及びＤレジスタにそれぞれ格納されている値がセットされる。それゆえ、設定変更コマンド（初期化コマンド）送信時における通信パラメータ１，２及び４の値は不定値となる。この場合、設定変更コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
［通信データ格納処理で得られる効果］
本実施形態のパチスロ１の通信データ格納処理では、図７２に示すように、Ａレジスタに格納されたデータが通信コマンドの種別データとしてセットされ、Ｌレジスタ、Ｈレジスタ、Ｅレジスタ、Ｄレジスタ及びＣレジスタに格納されたデータがそれぞれ通信コマンドの通信パラメータ１〜５としてセットされ、Ｂレジスタに格納されたデータが通信コマンドの遊技状態フラグデータとしてセットされる。すなわち、本実施形態では、１パケット（８バイト）の通信データ（コマンドデータ）を作成する際に、各種パラメータをレジスタから転送して通信データ一時格納領域（通信バッファ）に格納する。
この場合、未使用パラメータを含むコマンドデータを作成した時には、作成時毎に、未使用パラメータの値が不定値となる。すなわち、未使用パラメータを含むコマンドデータでは、同じ種別のコマンドデータあり、かつ、使用パラメータの値が同一であっても、コマンド作成毎に、コマンドデータのサム値（ＢＣＣデータ）が可変可能となる。それゆえ、本実施形態では、未使用パラメータを不定値とすることにより、通信データの解析を困難にしてゴト等の不正行為を抑止することができるとともに、不必要なゴト対策処理を加える必要がないため、ゴト対策処理の追加による、主制御回路９０のプログラム容量の圧迫を抑制することができる。
［通信データポインタ更新処理で得られる効果］
本実施形態のパチスロ１の通信データポインタ更新処理では、図７５Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである、「ＩＣＰＬＤ」命令が用いられる。
通信データポインタ更新処理において、「ＩＣＰＬＤ」命令は、送信バッファの上限判定命令と、判断分岐命令とが一体になっている命令コードであるので、各命令処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、「ＩＣＰＬＤ」命令を用いることにより、通信データポインタ更新処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［チェックサム生成処理及びサムチェック処理で得られる効果］
本実施形態のパチスロ１において、電断時に行われるチェックサム生成処理（規定外）では、図７７に示すように、メインＲＡＭ１０３のデータを順次加算することにより、チェックサムが算出される。一方、電源投入時（電源復帰時）に行われるサムチェック処理（規定外）では、図７９に示すように、電断発生時に生成されたチェックサムの値を、電源復帰時のメインＲＡＭ１０３に格納されたデータで順次減算し、最終的な減算結果が「０」であるか否かに基づいて、異常の発生の有無を判定する。すなわち、本実施形態では、電断発生時のチェックサムの生成処理は加算方式で行われ、電源復帰時のチェックサムの判定処理は減算方式で行われる。
このようなチェックサムの生成処理及び判定処理を採用した場合、電源復帰時に再度チェックサムを生成して、該チェックサムを電断発生時のチェックサムと照合する処理が不要となる。この場合、ソースプログラム上において、照合命令コードを省略することができ、ソースプログラムの容量を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、照合命令コードの省略分に対応する空き容量を確保する（増やす）ことができ、増えた空き容量を活用して、遊技性を高めることが可能になる。
［メダル受付・スタートチェック処理で得られる効果］
本実施形態のパチスロ１のメダル受付・スタートチェック処理では、図８３に示すように、設定変更確認処理（Ｓ２３３の処理）が行われるが、この処理は、遊技状態に関係なく実行される。それゆえ、本実施形態では、遊技状態がボーナス状態（特賞作動状態）であっても、設定値及びホールメニュー（各種履歴データ（エラー、電断履歴等））を確認することができ、ゴト等の不正行為を抑制することができる。
［メダル投入処理で得られる効果］
本実施形態のパチスロ１のメダル投入処理では、図８５に示すように、Ｓ２４４の処理において、メダル投入枚数表示用のＬＥＤ点灯データが、テーブルを参照したループ処理でなく、演算処理により生成される。具体的には、図８６に示すソースプログラム中の一連のソースコード「ＬＤ Ａ，Ｌ」〜「ＯＲ Ｌ」が順次実行されるにより、メダル投入枚数表示用のＬＥＤ点灯データが生成される。
メダル投入枚数表示用のＬＥＤ点灯データを演算処理により生成した場合、メインＲＯＭ１０２のテーブル領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。すなわち、本実施形態のメダル投入処理では、メダル投入ＬＥＤ表示の処理を効率化することができるとともに、メインＲＯＭ１０２の空き容量を確保し（増やし）、増えた空き領域を活用して、遊技性を高めることができる。
［メダル投入チェック処理で得られる効果］
本実施形態のパチスロ１のメダル投入チェック処理（図８７参照）において、Ｓ２５７のメダルセンサ入力状態の正常変化値の生成処理は、テーブルを参照して取得する処理ではなく、演算処理により行われる。具体的には、図８８に示すソースプログラム中のソースコード「ＲＬＡ」及び「ＡＮＤ ｃＢＸ＿ＭＤＩＮＳＷ」が順次実行されることにより、メダルセンサ入力状態正常変化値が算出される。
メダルセンサ入力状態の変化態様の検知処理をテーブル参照処理から演算処理に変更することにより、メインＲＯＭ１０２のテーブル格納領域の空き容量を増やすことができるとともに、プログラムの容量増を最小限に抑えることができる。それゆえ、上述した処理手法を採用することにより、メダル投入センサ状態の変化態様の検知処理を効率化することができるとともに、メインＲＯＭ１０２において増えた空き容量を活用して、遊技性を高めることができる。
［内部抽籤処理で得られる効果］
本実施形態のパチスロ１の内部抽籤処理（図９２参照）において、Ｓ３０５の判定データの取得処理は、図９３Ａ中のソースコード「ＬＤＩＮ ＡＣ，（ＨＬ）」により実行される。この「ＬＤＩＮ」命令の実行により、Ｓ３０５の処理では、Ａレジスタに、判定データ（「抽籤値選択テーブルｏｒ抽籤計数テーブル」の値）が格納され、Ｃレジスタに当り要求フラグステータス（「特賞当籤番号＋小役当籤番号」の値）が格納される。また、「ＬＤＩＮ」命令の実行により、ＨＬレジスタにセットされているアドレスが＋２更新（２加算）される。
すなわち、内部抽籤処理中のＳ３０５の判定データの取得処理では、一つの命令コード（「ＬＤＩＮ」命令）により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、ソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
また、内部抽籤処理のＳ３０９の設定値データ（０〜５のいずれか）の加算処理は、メインＣＰＵ１０１が図９３Ｂ中のソースコード「ＭＵＬ Ａ，６」及びを「ＡＤＤＱ Ａ，（．ＬＯＷ．ｗＷＡＶＥＮＵＭ）」をこの順で実行することにより行われる。
「ＭＵＬ」命令は、メインＣＰＵ１０１専用の乗算処理の命令コードであり、この命令の実行は、マイクロプロセッサ９１に含まれる演算回路１０７（図９参照）により実行される。すなわち、本実施形態のパチスロ１では、ソースプログラム上における乗算処理及び除算処理を実行するための演算専用回路（演算回路１０７）が設けられているので、乗算処理及び除算処理の効率化を図ることができる。
また、「ＡＤＤＱ」命令（所定の加算命令）は、メインＣＰＵ１０１専用命令コードであり、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う命令コードである。そして、この「ＡＤＤＱ」命令を用いれば、直値により、メインＲＯＭ１０２、メインＲＡＭ１０３やメモリーマップＩ／Ｏにアクセスすることができる。それゆえ、「ＡＤＤＱ」命令の使用により、内部抽籤処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［図柄設定処理で得られる効果］
本実施形態のパチスロ１の図柄設定処理（図９７参照）において、Ｓ３３０の圧縮データ格納処理は、メインＣＰＵ１０１が図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」を実行することにより行われる。「ＣＡＬＬＦ」命令は、上述のようにメインＣＰＵ１０１専用の２バイト命令コードであり、図９９中のソースコード「ＣＡＬＬＦ ＳＢ＿ＢＴＥＰ＿００」が実行されると、「ＳＢ＿ＢＴＥＰ＿００」で指定されているアドレスに、処理をジャンプさせ、圧縮データ格納処理が開始される。
また、図柄設定処理中のＳ３２９の当り要求フラグ格納領域のアドレスのセット処理は、メインＣＰＵ１０１が図９９中のソースコード「ＬＤＱ ＤＥ，．ＬＯＷ．ｗＷＡＶＥＢＩＴ」を実行することにより行われる。すなわち、Ｓ３２９の処理は、Ｑレジスタ（拡張レジスタ）を用いたメインＣＰＵ１０１専用の「ＬＤＱ」命令により行われる。この場合、図柄設定処理のソースプログラム上において、アドレス設定に係る命令コードを省略することができ、その分、図柄設定処理のソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
また、本実施形態では、上述した図柄設定処理中のＳ３２４〜Ｓ３３０で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中で上述したメインＣＰＵ１０１専用命令コードを用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
［サブフラグ変換処理で得られる効果］
本実施形態のパチスロ１において、サブフラグ変換処理のソースプログラム上で実際に参照される、図１０７に示すサブフラグ変換テーブルでは、各サブフラグに対してサブフラグ変換制御データ（制御ステータス）が対応付けられている。この際、同種のサブフラグに対しては、同じサブフラグ変換制御データ（制御ステータス）が対応付けられている。
例えば、サブフラグ「３連チリリプＡ」及び「３連チリリプＢ」に対しては、サブフラグ変換制御データ（制御ステータス）「００００００１１Ｂ」が共通して割り付けられている。そして、内部当籤役（サブフラグ）をサブフラグＥＸに変換する際のフラグ変換抽籤処理では、サブフラグに対応付けられたサブフラグ変換制御データ（制御ステータス）に基づいて、抽籤が行われる。
このように、メイン側で管理するサブフラグ変換テーブルにおいて、同種の内部当籤役（サブフラグ）に対して共通のサブフラグ変換制御データを設けることにより、該変換テーブルの汎用性が高くなり、機種変更に伴う変換プログラムの変更も軽微な変更で対応可能となるので、開発コストの増大を抑制することができる。
［ナビセット処理で得られる効果］
本実施形態のパチスロ１のナビセット処理では、図１０９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）が用いられる。
それゆえ、本実施形態のナビセット処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［テーブルデータ取得処理で得られる効果］
本実施形態のパチスロ１のテーブルデータ取得処理（図１２０参照）において、Ｓ５８１〜Ｓ５８４の１段階目のテーブルデータ取得処理では、ＣＴ中ＣＴ当籤抽籤テーブル（図１２２参照）中の当籤役別テーブル選択相対テーブルが参照される。そして、この１段階目のテーブルデータ取得処理で参照する当籤役別テーブル選択相対テーブルでは、内部当籤役（サブフラグＤ）の種別毎に設けられた選択値によりＣＴ抽籤の「ハズレ」が設定されているので、抽籤テーブルに「ハズレ」役の抽籤値を規定する必要がなくなる。それゆえ、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブルにおいて、「ハズレ」役の抽籤値データを格納する必要が無くなり、メインＲＯＭ１０２のテーブル領域の容量を節約することができる。
また、ＣＴ中ＣＴ当籤抽籤テーブル内の２段階目（サブフラグＤ「リーチ目リプ」取得時）の抽籤テーブルでは、判定ビットを構成する各ビットの値により抽籤対象役又は抽籤対象外の役を判別することことができ、抽籤対象外の役に対して抽籤値データ（ハズレデータ）をテーブルに格納する必要が無くなる。さらに、ＣＴ中ＣＴ当籤抽籤テーブル内では、抽籤対象役の当籤確率が１００％である確定データとしては、抽籤値「０」を用いることができる。これらのことから、本実施形態では、ＣＴ中ＣＴ当籤抽籤テーブル（ＣＴ中セット数上乗せ抽籤テーブル）の容量を圧縮することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［図柄コード取得処理で得られる効果］
本実施形態のパチスロ１の図柄コード取得処理（図１２８参照）では、Ｓ６４７〜Ｓ６４９で説明した処理手順で入賞に係るデータの圧縮・展開処理を行い、かつ、その処理の中のメインＣＰＵ１０１専用命令コード（「ＣＡＬＬＦ」命令等）を用いることにより、入賞に係るデータの圧縮・展開処理の効率化を図ることができるとともに、限られたメインＲＡＭ１０３の容量を有効活用することができる。
また、本実施形態では、図柄コード取得処理中のＳ６４９の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスは、図柄設定処理（図９７参照）中のＳ３３０の圧縮データ格納処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである。すなわち、本実施形態では、図柄コード取得処理及び図柄設定処理の両処理において、圧縮データ格納処理を実行するためのソースプログラムが共有化（モジュール化）されている。この場合、各処理において、それぞれ別個に圧縮データ格納処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［引込優先順位取得処理で得られる効果］
本実施形態のパチスロ１の引込優先順位取得処理（図１３４及び図１３５参照）において、「ＡＮＹ役」の引込優先対応処理中のＳ６８３の判定処理は、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＪＣＰ」命令（比較命令）により実行される（図１３６Ａ参照）。
「ＡＮＹ役」の引込優先対応処理のソースプログラム上において、「ＪＣＰ」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができので、「ＡＮＹ役」の引込優先対応処理の処理効率を高めることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。
また、引込優先順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理では、ソースプログラム上において、図１３６Ｂに示すように、メインＣＰＵ１０１専用命令コードである、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。
それゆえ、Ｓ６８６の停止制御用引込要求フラグ設定処理では、「ＬＤＱ」命令を用いることにより、ソースプログラム上において、アドレス設定に係る命令を省略することができ、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。また、「ＣＡＬＬＦ」命令は、上述のように、２バイトの命令コードである。それゆえ、停止制御用引込要求フラグ設定処理において、これらのメインＣＰＵ１０１専用命令コードを使用することにより、処理の効率化を図ることができ、限られたメインＲＡＭ１０３の容量を有効活用することができる。
さらに、本実施形態では、優先引込順位取得処理中のＳ６８６の停止制御用引込要求フラグ設定処理において、「ＣＡＬＬＦ」命令で指定するジャンプ先の論理積演算処理のアドレスは、引込優先順位格納処理（図１２６参照）中のＳ６２６の論理積演算処理において「ＣＡＬＬＦ」命令で指定するジャンプ先のアドレスと同じである（図１２７参照）。すなわち、本実施形態では、優先引込順位取得処理及び引込優先順位格納処理の両処理において、論理積演算処理を実行するためのソースプログラムが共有化（モジュール化）されている。
この場合、優先引込順位取得処理及び引込優先順位格納処理の両処理において、それぞれ別個に論理積演算処理のソースプログラムを設ける必要が無くなるので、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
また、引込優先順位取得処理中のＳ６８７の引込優先順位テーブル（図１３７参照）の取得処理では、図１３６Ｃに示すように、「ＬＤＱ」命令（メインＣＰＵ１０１専用命令コード）が利用される。それゆえ、Ｓ６８７の引込優先順位テーブルの取得処理においても、ソースプログラム上において、アドレス設定に係る命令を省略することができる。その結果、引込優先順位テーブルの取得処理の効率化を図ることができるとともに、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。
［リール停止制御処理で得られる効果］
本実施形態のパチスロ１のリール停止制御処理（図１３８参照）において、Ｓ７１１〜Ｓ７１５の処理では、図１３９に示すように、ソースプログラム上において、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令、及び、「ＣＡＬＬＦ」命令が利用される。
それゆえ、本実施形態では、これらのメインＣＰＵ１０１専用命令コードを用いることにより、リール制御処理のソースプログラムの容量を削減することができるともに、リール停止制御処理の処理効率を向上させることができる。すなわち、本実施形態では、主制御回路９０におけるプログラム処理速度の効率化と容量の削減を行うことが可能となり、削減した容量に応じて増加したメインＲＯＭ１０２の空き領域を活用して、遊技性を高めることができる。
また、リール停止制御処理中のＳ７２６の判定処理（リール（回胴）の停止状態のチェック処理）では、図１４０に示すように、ソースプログラム上において、「ＬＤＱ」命令及び「ＯＲＱ」命令（Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行うメインＣＰＵ１０１専用命令コード）が用いられる。
それゆえ、本実施形態では、リール停止制御処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［入賞検索処理で得られる効果］
本実施形態のパチスロ１の入賞検索処理（図１４５参照）において、Ｓ７６４の払出枚数及び判定対象データのセット処理では、図１４６に示すように、ソースプログラム上において、「ＬＤＩＮ」命令が用いられる。
それゆえ、本実施形態の入賞検索処理では、一つの「ＬＤＩＮ」命令により、データのロード処理及びアドレスの更新処理の両方を行うことができる。この場合、入賞検索処理のソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
また、入賞検索処理中のＳ７７０の判定処理で参照するメダルカウンタの値の取得処理、Ｓ７７２の処理で参照する入賞枚数カウンタの値の取得処理、及び、Ｓ７７５の処理で行う入賞枚数カウンタの保存（更新）処理では、いずれも、図１４６に示すように、Ｑレジスタ（拡張レジスタ）を用いてアドレス指定を行う「ＬＤＱ」命令が用いられる。それゆえ、本実施形態の入賞検索処理では、ソースプログラム上において、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
さらに、入賞検索処理中のＳ７６９の判定処理では、図１４６に示すように、ソースプログラム上において、「ＪＳＬＡＡ」命令が用いられ、Ｓ７７０及びＳ７７３の判定処理では、「ＪＣＰ」命令が用いられる。入賞検索処理のソースプログラム上において、「ＪＳＬＡＡ」命令及び「ＪＣＰ」命令を用いた場合、上述のように、アドレス設定に係る命令を省略することができ、その分、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができる。この結果、本実施形態では、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［イリーガルヒットチェック処理で得られる効果］
本実施形態では、図２８〜図３０に示すように、入賞作動フラグ格納領域（表示役格納領域）の構成が当り要求フラグ格納領域（内部当籤役格納領域）のそれと同じである。それゆえ、本実施形態のイリーガルヒットチェック処理におけるＳ７８４の演算処理では、ソースプログラム（図１４９参照）上において、入賞役のデータと内部当籤役のデータとを単純に論理積（「ＡＮＤ」命令で実行する）するだけで、入賞役のデータと内部当籤役のデータとの合成結果を得ることができる。
それゆえ、本実施形態では、イリーガルヒットチェック処理を効率化及び簡略化することができ、その結果、主制御プログラムの空き容量を確保することができ、該空き容量を使用して遊技性を高めることができる。
［入賞チェック・メダル払出処理で得られる効果］
本実施形態のパチスロ１の入賞チェック・メダル払出処理（図１５０参照）では、クレジットカウンタの更新（＋１）後、払出動作を継続する場合、Ｓ８０８の処理において、６０．３３ｍｓ間のウェイト（払出間隔待ち）処理が行われる。この場合、無駄な待ち時間を減らすことができ、遊技者の精神的負担を軽減することができる。
［メダル払出枚数チェック処理で得られる効果］
本実施形態のパチスロ１のメダル払出枚数チェック処理（図１５２参照）中のＳ８１４の役連終了枚数カウンタの更新処理では、図１５３Ａに示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＤＣＰＬＤ」命令が用いられる。
Ｓ８１４の処理において、「ＤＣＰＬＤ」命令は、枚数管理カウンタの下限判定命令と、判断分岐命令とが一体になった命令コードでなるので、役連終了枚数カウンタの更新（減算）処理及び連終了枚数カウンタの値を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態のメダル払出枚数チェック処理では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
また、メダル払出枚数チェック処理中のＳ８１６の処理では、図１５３Ｂに示すように、クレジット情報コマンドの通信パラメータ１には払出枚数カウンタの値がセットされ、通信パラメータ５にはクレジットカウンタの値がセットされる。しかしながら、クレジット情報コマンドを構成するその他の通信パラメータ２〜４（未使用パラメータ）には、現時点においてＨレジスタ、Ｅレジスタ及びＤレジスタにそれぞれ格納されている値がセットされる。それゆえ、クレジット情報コマンド送信時における通信パラメータ２〜４の値は不定値となる。その結果、本実施形態では、クレジット情報コマンドのサム値（ＢＣＣ）を送信毎に不定値にすることができ、ゴト等の不正行為を抑制することができる。
［７セグＬＥＤ駆動処理で得られる効果］
本実施形態のパチスロ１の７セグＬＥＤ駆動処理（図１５９参照）中のＳ９３６で行われる７セグコモン出力（選択）データ及び７セグカソード出力データの出力処理は、図１６０Ｂに示すように、一つのソースコード「ＬＤ （ｃＰＡ＿ＳＥＧＣＯＭ），ＢＣ」により実行される。すなわち、本実施形態では、７セグＬＥＤ駆動処理において、２桁の７セグＬＥＤをダイナミック点灯制御する際に、７セグコモン出力データと、７セグカソード出力データとが同時に出力される。この出力制御は、情報表示器６内の指示モニタに押し順表示データを表示する際にも行われる。
この場合、７セグＬＥＤ駆動処理のソースプログラム上において、７セグＬＥＤのダイナミック点灯制御に必要な命令コード数を減らすことができる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
［タイマー更新処理で得られる効果］
本実施形態のパチスロ１のタイマー更新処理（図１６４参照）中のＳ９５２の処理（２バイトタイマーの更新処理）では、図１６５に示すように、ソースプログラム上において、メインＣＰＵ１０１専用命令コードである「ＤＣＰＷＬＤ」命令が用いられる。
タイマー更新処理において、「ＤＣＰＷＬＤ」命令を実行した場合、上述のように、タイマー数（２バイトタイマー数）の更新（減算）処理及びタイマー数を「０」に保持する処理の両方を実行することができる。この場合、両処理を別個に実行するための命令コードを設ける必要がなくなる。それゆえ、本実施形態では、ソースプログラムの容量（メインＲＯＭ１０２の使用容量）を低減することができ、メインＲＯＭ１０２において、空き容量を確保する（増大させる）ことができ、増えた空き容量を活用して、遊技性を高めることができる。
＜各種変形例＞
以上、本発明に係る遊技機の構成及び動作について、その作用効果も含めて説明した。しかしながら、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限り、その他の種々の実施形態及び変形例が含まれる。
［変形例１：通常ＡＲＴ中のＣＴ前兆遊技と報知抽籤］
上記実施形態のパチスロ１では、理解を容易にするために、遊技者にとって有利な状態（例えば、ＣＴ）に当籤した場合に、遊技状態を次遊技（次ゲーム）から有利な状態に移行させる例を説明したが、本発明はこれに限定されない。例えば、遊技者に対して有利な状態の遊技制御を行う場合に、いわゆる「前兆遊技」などと呼ばれている、所定回数の遊技を行った後に当該有利な状態の遊技制御を行ってもよい。
ここでは、図１７４Ａ及び１７４Ｂを参照して、その一例として、遊技状態が、通常ＡＲＴから所定回数の前兆遊技を介してＣＴに移行する例を説明する。なお、図１７４Ａは、変形例１におけるＣＴ抽籤当籤時の遊技フローを示す図であり、図１７４Ｂは、前兆遊技中に行われるフラグ変換抽籤で用いられるフラグ変換抽籤テーブルの構成図である。
この例の通常ＡＲＴ中の遊技では、まず、図１７４Ａに示すように、上記実施形態と同様に、ＡＲＴ中ＣＴ抽籤テーブル（図５０参照）を用い、内部当籤役（サブフラグ）に基づいてＣＴ抽籤を行う。このＣＴ抽籤に当籤すると、遊技状態が、ＣＴ（上乗せチャンスゾーン）という遊技者にとって有利な状態に移行することが決定されるので、ＣＴに当籤するまでの期間において、ＣＴ抽籤のための各種抽籤は、メイン側（主制御基板７１）で行われる。例えば、主制御基板７１（メインＣＰＵ１０１）は、内部当籤役を決めるための内部抽籤を行うとともに、内部当籤役として内部当籤役「Ｆ＿確チリリプ」、「Ｆ＿１確チリリプ」及び「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定された場合には、ＡＲＴ中フラグ変換抽籤テーブル（図４７Ａ及び４７Ｂ参照）を用いてフラグ変換抽籤を行う。
次いで、通常ＡＲＴ中の遊技においてＣＴ抽籤に当籤すると、この例では、ＣＴ移行前に所定期間の前兆遊技（ＣＴ前兆遊技）が行われる。なお、この例では、ＣＴ前兆遊技において、例えば、フラグ変換抽籤により決定されたサブフラグＥＸ（「３連チリリプ」、「リーチ目リプ」、「リプレイ」等）に基づくＣＴ抽籤などの遊技者にとって特典を付与するような抽籤を行わないこととする。しかしながら、この例では、ＣＴ前兆遊技において、例えば、図１７４Ｂに示すフラグ変換抽籤テーブルを用いたフラグ変換抽籤をサブ側（副制御基板７２側）で行い、このサブ側で行ったフラグ変換抽籤の結果に基づいて、サブ側で行う報知内容が制御（決定）される。例えば、サブ側で行ったフラグ変換抽籤に当籤した場合には、略称「リーチ目リプ」に係る図柄組合せを表示するための情報を表示装置１１（プロジェクタ機構２１１及び表示ユニット２１２）で報知し、フラグ変換抽籤に非当籤であった場合には、略称「リプレイ」に係る図柄組合せを表示するための情報を表示装置１１で報知する。
上述のように近年のパチスロでは、遊技者の利益（出玉）に影響を与える抽籤をメイン側で行うことが求められているが、この例のパチスロ１では、フラグ変換抽籤の抽籤結果が遊技者の利益に何ら影響を与えない期間（ＣＴ前兆遊技の期間）を設け、この期間に限り、サブ側でフラグ変換抽籤を行う。それゆえ、この例では、例えば、ＣＴ前兆中という特典の付与が決まっている状況において、例えば、略称「リーチ目リプ」に係る図柄組合せ等の特別な図柄組合せを表示する機会を増やすことができるとともに、図柄組合せの見せ方のバリエーションも増加させることができる。その結果、この例の構成によれば、遊技性をより向上させることが可能になる。
なお、図１７４Ｂに示す抽籤テーブルは、サブ側で行うフラグ変換抽籤に用いられるＣＴ前兆中のフラグ変換抽籤テーブルであり、ロムカートリッジ基板８６に記憶されている。ＣＴ前兆中のフラグ変換抽籤テーブルは、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」と、サブ側で行うフラグ変換抽籤の抽籤結果（非当籤／当籤）と、各抽籤結果に対応付けられた抽籤値の情報との対応関係を規定する。
図１７４Ｂに示すフラグ変換抽籤テーブルから明らかなように、この例では、ＣＴ前兆遊技において、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」が非常に高い確率でサブフラグＥＸ「リーチ目リプ」に変換される（フラグ変換抽籤に当籤する）。すなわち、ＣＴ前兆遊技において、内部当籤役「Ｆ＿リーチ目リプＡ」〜「Ｆ＿リーチ目リプＤ」のいずれかが決定されると、高い確率で略称「リーチ目リプ」の図柄組合せが停止表示されることになり、遊技者に対して、現在の遊技がＣＴ前兆遊技中であることを示唆することができる。この際、上述のように、ＣＴ前兆遊技においてサブ側で行うフラグ変換抽籤に当籤した場合、略称「リーチ目リプ」に係る図柄組合せを表示するための報知は行われるものの、特典を付与することはない。
なお、この例において、ＣＴ前兆遊技中のフラグ変換抽籤をメイン側で行ってもよい。しかしながら、図１７４Ａ及び１７４Ｂで説明した例のように、遊技者の利益に何ら影響を与えない期間における抽籤をサブ側で行うことにより、メイン側のデータ容量や処理負荷を軽減することができる。
［変形例２：３連チリリプ表示用の押し順の別例］
上記実施形態のパチスロ１では、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合、ストップボタンの押し順が正解であると、略称「３連チリリプ」に係る図柄組合せが表示され、押し順が不正解であると、略称「リプレイ」に係る図柄組合せが表示される例を説明した（図２４参照）。また、上記実施形態では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」に対応付けられた正解の押し順が「順押し」である例を説明した。しかしながら、本発明はこれに限定されない。
例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合における、押し順が不正解である場合に表示される図柄組合せの種類を増やすとともに、内部当籤役「Ｆ＿確チリリプ」が決定された際の正解の押し順を、内部当籤役「Ｆ＿１確チリリプ」が決定された場合のそれと異ならせてもよい。その一例（変形例２）を、図１７５Ａ及び１７５Ｂを参照して説明する。なお、図１７５Ａは、変形例２における、内部当籤役と停止表示される図柄組合せ（停止図柄（略称））との対応関係を示す図であり、図１７５Ｂは、変形例２における、通常ＡＲＴ中のフラグ変換抽籤の結果とサブ側で行われるナビ種別との対応関係を示す図である。
この例では、図１７５Ａに示すように、内部当籤役「Ｆ＿確チリリプ」が決定された場合における、正解の押し順は「順押し（左リール３Ｌを第１停止）」とし、不正解の押し順は「中リール３Ｃを第１停止（以下「中押し」という）又は右リール３Ｒを第１停止（以下、「逆押し」という）」、すなわち、「変則押し」とする。そして、この例では、内部当籤役「Ｆ＿確チリリプ」が決定された場合に、順押しされると、略称「３連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、逆押しされると、略称「２連チリリプ」に係る図柄組合せが表示される。
また、この例では、内部当籤役「Ｆ＿１確チリリプ」が決定された場合における、正解の押し順は逆押しとし、不正解の押し順は順押し及び中押しとする。そして、この例では、内部当籤役「Ｆ＿１確チリリプ」が決定された場合に、逆押しされると、略称「３連チリリプ」に係る図柄組合せが表示され、中押しされると、略称「リプレイ」に係る図柄組合せが表示され、順押しされると、略称「２連チリリプ」に係る図柄組合せが表示される。
この例のパチスロ１では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合、順押しすると、内部当籤役の種類に応じて、略称「３連チリリプ」又は「２連チリリプ」に係る図柄組合せが表示される。また、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合に、逆押しすると、内部当籤役の種類に応じて、略称「３連チリリプ」又は「２連チリリプ」に係る図柄組合せが表示される。さらに、この例では、内部当籤役「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれかが決定された場合に、中押しすると、内部当籤役の種類に関係なく、略称「リプレイ」に係る図柄組合せが表示される。
内部当籤役と停止表示される図柄組合せ（停止図柄（略称））との対応関係を図１７５Ａに示す関係に設定すると、例えば、内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定された場合に、遊技者にチリ図柄を狙わせるための様々なナビ（報知）を実施することが可能になる。
例えば、「順押しでチリ図柄を狙わせるナビ」と「逆押しでチリ図柄を狙わせるナビ」との双方を行うことができる。なお、内部当籤役「Ｆ＿確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させるためのナビとなり、「逆押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させないためのナビ（略称「２連チリリプ」に係る図柄組合せが表示されるナビ）となる。一方、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合には、「順押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させないためのナビ（略称「２連チリリプ」に係る図柄組合せが表示されるナビ）となり、「逆押しでチリ図柄を狙わせるナビ」は略称「３連チリリプ」に係る図柄組合せを表示させるためのナビとなる。
この例において、上述したナビを行うか否かの決定は、メイン側で行うフラグ変換抽籤により管理され、このメイン側のフラグ変換抽籤の結果に基づいて、サブ側の制御によりナビが実行される。この際、通常ＡＲＴ中にメイン側で行われるフラグ変換抽籤の抽籤結果と、サブ側で制御されるナビ種別との対応関係は、図１７５Ｂに示す対応関係となる。
この例においても、通常ＡＲＴ中の遊技において内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、主制御基板７１（メインＣＰＵ１０１）は、２段階のフラグ変換抽籤を行う（図４７参照）。一方、サブ側では、この２段階のフラグ変換抽籤の結果を、スタートコマンドデータから取得し、２段階のフラグ変換抽籤の結果に基づいて、表示装置１１で行うナビを決定する。
そこで、この例において、１段階目のフラグ変換抽籤の時点で抽籤結果が非当籤であった場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「リプレイナビ」と称するナビを行う。なお、「リプレイナビ」では、遊技者に対して中押しするように指示する情報が報知される。この例では、図１７４Ａに示すように、内部当籤役が「Ｆ＿確チリリプ」及び「Ｆ＿１確チリリプ」のいずれであっても、中押し時には略称「リプレイ」に係る図柄組合せが表示されることになる。
また、この例において、１段階目のフラグ変換抽籤に当籤し、かつ、２段階目のフラグ変換抽籤の抽籤結果が非当籤である場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「チリリプ煽りナビ」と称するナビを行う。なお、「チリリプ煽りナビ」では、内部当籤役「Ｆ＿確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ煽りナビ」では、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ煽りナビ」では、図１７４Ａに示すように、内部当籤が「Ｆ＿確チリリプ」である場合には、逆押し時に略称「２連チリリプ」に係る図柄組合せが表示され、内部当籤役が「Ｆ＿１確チリリプ」である場合には、順押し時に略称「２連チリリプ」に係る図柄組合せが表示されることになる。
また、この例において、１段階目及び２段階目のフラグ変換抽籤の両方に当籤した場合には、副制御基板７２（サブＣＰＵ２０１）は、図１７５Ｂに示すように、「チリリプ揃いナビ」と称するナビを行う。なお、「チリリプ揃いナビ」では、内部当籤役「Ｆ＿確チリリプ」が決定されている場合、遊技者に対して順押しでチリ図柄を狙わせるような指示情報が報知される。一方、「チリリプ揃いナビ」では、内部当籤役「Ｆ＿１確チリリプ」が決定されている場合、遊技者に対して逆押しでチリ図柄を狙わせるような指示情報が報知される。そして、このような「チリリプ揃いナビ」では、図１７４Ａに示すように、内部当籤が「Ｆ＿確チリリプ」である場合には、順押し時に略称「３連チリリプ」に係る図柄組合せが表示され、内部当籤役が「Ｆ＿１確チリリプ」である場合には、逆押し時に略称「３連チリリプ」に係る図柄組合せが表示されることになる。
この例における、上述したフラグ変換抽籤の抽籤結果に基づく報知は、利益に影響を与えるものではない（フラグ変換抽籤自体は利益に影響を与えるものの、結果として表示される図柄組合せは利益に影響を与えない）ので、この例の上記報知動作は、メイン側（指示モニタ）では行わず、サブ側（表示装置１１）でのみ行う。また、この例では、上述のように、「チリリプ揃いナビ」だけでなく、「チリリプ煽りナビ」も併せて行うことで、利益に影響しないナビを多様な態様でサブ側により制御することができる。その結果、遊技の興趣を向上させることができる。
［変形例３：フラグ間中及び非フラグ間中のベルナビ態様の別例］
上記実施形態のパチスロ１では、上述のように、リールの停止操作の情報と一義的に対応する数値を、指示モニタ（不図示）に表示することにより、メイン側での報知を行う。この際、図６３Ａ〜６３Ｄで説明したナビデータの対応関係が参照される。そして、上記実施形態では、ＢＢフラグ間状態（ＲＴ５状態）中に「白７ナビ」や「青７ナビ」を行うが、「ベルナビ」などを行わない例を説明したが、本発明はこれに限定されない。ＢＢフラグ間状態（ＲＴ５）中に、「白７ナビ」や「青７ナビ」以外に「ベルナビ」などを行う構成にしてもよい。
この場合、指示モニタに表示する数値は、ＢＢフラグ間状態中と非ＢＢフラグ間状態中とで互いに異ならせることとしてもよい。ここで、図１７６Ａ及び１７６Ｂに、変形例３における、ＢＢフラグ間状態中にメイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す。なお、図１７６Ａは、ＲＴ５状態中（ＢＢ１フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図であり、図１７６Ｂは、ＲＴ５状態中（ＢＢ２フラグ間）における、メイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係を示す図である。
また、この例において、非ＢＢフラグ間状態中にメイン側で行う報知（ナビ）とサブ側で行う報知（ナビ）との対応関係は、上記実施形態と同様である（図６３Ａ及び６３Ｂ参照）。それゆえ、非ＢＢフラグ間状態において「ベルナビ」が行われる場合、指示モニタには「１」〜「３」の数値（押し順役第２指示情報）が表示される。
この例では、図１７６Ａ及び１７６Ｂに示すように、ＢＢフラグ間状態において「ベルナビ」が行われる場合、指示モニタに「１２」〜「１４」の数値（押し順役第１指示情報）が表示される。なお、本発明はこれに限定されず、ＢＢフラグ間状態において「ベルナビ」が行われる場合に、指示モニタに表示される数値は適宜変更することができる。なお、この例において、表示装置１１を用いて行うサブ側のナビは、ＢＢフラグ間状態及び非ＢＢフラグ間状態の両方において共通のものが設けられていてもよい。
［変形例４：特典付与の別例］
上記実施形態のパチスロ１では、メイン側で行われるフラグ変換抽籤の結果に基づいて報知内容が制御されるので、報知に従い停止操作を行った場合には表示される図柄組合せが異なる。すなわち、上記実施形態では、メイン側で行われるフラグ変換抽籤の結果に基づいて特典を付与するか否かが決定される例を説明したが、本発明はこれに限定されない。例えば、メイン側（主制御基板７１）において、実際に表示された図柄組合せに基づいて特典を付与する構成にしてもよい。
この場合、主制御基板７１（メインＣＰＵ１０１）は、フラグ変換抽籤の結果に応じて行われる報知に従って所定の図柄組合せが表示された場合には、特典を付与し、報知に従わなかった場合には、所定の図柄組合せが表示されても特典を付与しない構成にしてもよい。上記実施形態のパチスロ１では、押し順に応じて表示される図柄組合せが異なるが、遊技者が報知を無視して停止操作を行ってしまった場合にも、略称「３連チリリプ」に係る図柄組合せ等の特別な図柄組合せが表示されてしまう可能性がある。それゆえ、この例では、報知を無視して特別な図柄組合せが表示されたとしても、特典を付与することなく、報知に従って特別な図柄組合せが表示された場合に限り、特典を付与するようにしてもよい。
［変形例５：利益（特典）に影響を与えない報知制御の別例］
上記変形例１（図１７４Ａ及び１７４Ｂ参照）のパチスロ１では、利益に影響を与える報知を行うか否かは、メイン側での報知抽籤（フラグ変換抽籤）により決定され、利益に影響を与えない報知を行うか否かは、サブ側での報知抽籤で決定される例を説明した。そして、この利益に影響を与えない報知の一例として、前兆遊技中に略称「リーチ目リプ」に係る図柄組合せを表示するための報知を行う例を説明したが、利益に影響を与えない報知は、この例に限定されるものではない。
近年のパチスロでは、停止操作の順序に応じて遊技ロックを行い易い（難い）状態に遷移させることがある。例えば、「左、中、右」の押し順である場合に遊技ロックを行い易い状態に遷移し、「右、中、左」の押し順である場合に遊技ロックを行い難い状態に遷移することがある。このようなパチスロでは、押し順を報知することで、遊技ロックを行い易い（難い）状態に遷移させることができる。しかしながら、遊技ロックを行うか否かが利益に対して影響を与える場合には、この報知をメイン側で制御する必要がある。なお、遊技ロックを行うか否かが利益に対して影響を与えない場合には、この報知をサブ側で制御してもよい。
また、遊技ロックを行うか否かが利益に対して影響を与える場合としては、例えば、遊技ロックが行われることで、ＡＲＴ抽籤に当籤するといった場合が考えられる。一方、遊技ロックを行うか否かが利益に対して影響を与えない場合は、遊技ロックを演出として行う場合である。例えば、利益（特典）を付与することが決まっている前兆遊技中に遊技ロックを頻繁に行うようにすることにより、この後の遊技において利益が付与されることを演出で示すことが可能になる。
ここで、図１７７Ａ及び１１７Ｂを参照して、変形例５における、押し順とロック状態とを対応付ける構成例を説明する。なお、図１７７Ａは、押し順とロック状態との対応関係を示す図であり、図１７７Ｂは、遊技ロックによる利益への影響の有無と、報知態様との関係を示す図である。
図１７７Ａに示す例では、内部当籤役「Ｆ＿維持リプＡ」が決定された時に「左、中、右」の押し順で停止操作が行われると、ロック状態が「０」（ロックし難い状態）から「１」（ロックし易い状態）に遷移し、「左、右、中」、「中、左、右」又は「中、右、左」の押し順で停止操作が行われると、現在のロック状態が維持され、「右、左、中」又は「右、中、左」の押し順で停止操作が行われると、ロック状態が「１」から「０」に遷移する。また、内部当籤役「Ｆ＿維持リプＢ」が決定された時には、「中、左、右」の押し順で停止操作が行われると、ロック状態が「０」（ロックし難い状態）から「１」（ロックし易い状態）に遷移し、それ以外の押し順で停止操作が行われると、現在のロック状態が維持される。
なお、図１１７Ａに示す例では、説明を単純にするために、ロック状態を「０（ロックし難い状態）」及び「１（ロックし易い状態）」の２段階にする例を説明するが、本発明はこれに限定されない。例えば、３段階以上のロック状態を設けてもよい。また、この場合には、ロック状態が１段階ずつ遷移するのではなく、多段階を１回で遷移する構成にしてもよい。
そして、この例では、図１１７Ｂに示すように、遊技ロックが利益に影響を与える場合には、報知を行うか否かの報知抽籤をメイン（主制御基板７１）側で行うとともに、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知する。一方、遊技ロックが利益に影響を与えない場合には、報知を行うか否かの報知抽籤をサブ（副制御基板７２）側で行うとともに、その抽籤結果に基づいてサブ側で所定の押し順を報知する。
なお、パチスロとしては、遊技の全期間にわたり遊技ロックが利益に影響を与えるパチスロもあれば、遊技の全期間にわたり遊技ロックが利益に影響を与えないパチスロもある。また、パチスロとしては、遊技の所定期間では遊技ロックが利益に影響を与えるが、遊技の特定期間では遊技ロックが利益に影響を与えないパチスロもある。それゆえ、遊技ロックが利益に影響を与える期間では、報知を行うか否かの報知抽籤をメイン側で行い、その抽籤結果に基づいてメイン側及びサブ側の両方で所定の押し順を報知し、一方、遊技ロックが利益に影響を与えない期間では、報知を行うか否かの報知抽籤をサブ側で行い、その抽籤結果に基づいてサブ側で所定の押し順を報知するようにしてもよい。
なお、遊技ロックの制御は、通常、メイン側（主制御基板７１）で行われるので、図１１７Ａに示す押し順に応じてロック状態を遷移する機能は、主制御基板７１に設けられる。すなわち、主制御基板７１は、検出した停止操作の順序に基づいてロック状態を設定するロック状態設定手段、ロック状態設定手段が設定したロック状態に応じた確率で遊技ロックを行うか否かを抽籤により決定する遊技ロック判定手段、及び、遊技ロック判定手段が遊技ロックを行うと判定すると、遊技の進行を一時的に停止するロック実行手段、としても機能する。また、主制御基板７１及び／又は副制御基板７２は、遊技ロックし易い（し難い）ロック状態をロック状態設定手段が設定する際に、押し順を報知するか否かの報知抽籤を行う報知抽籤手段、及び、報知抽籤手段の抽籤結果に基づいて所定の押し順を報知する報知手段としても機能する。
［変形例６：通常ＡＲＴやＣＴの終了条件の別例］
通常ＡＲＴやＣＴの終了条件は、上記実施形態で説明した例に限定されず、任意の終了条件を採用することができる。例えば、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数、通常ＡＲＴ中やＣＴ中の単位遊技の消化回数、通常ＡＲＴ中やＣＴ中に行われた遊技者にとって有利な情報の報知の回数、所定ゲーム数（例えば５０ゲーム）を１セットとする場合のセット数、１セット終了時の継続率等の終了条件を採用することができる。
また、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数の計数手法としては、例えば、単位遊技において払い出されたメダルの枚数を計数する手法を採用してもよいし、単位遊技において払い出されたメダルの枚数から当該単位遊技に用いられたメダルのベット（掛け）枚数を減算した差枚数（純増枚数）を計数する手法を採用してもよい。また、通常ＡＲＴ中やＣＴ中に付与されたメダルの枚数の計数手法としては、実際に増加したメダルに基づき算出する手法（実値による算出）を採用してもよいし、実際に増加したか否かに関わらず、報知に従った場合に増加する予定のメダルの枚数に基づき算出する手法（理想値による算出）を採用してもよい。
また、内部当籤役の種別によって、付与されたメダルの枚数を増加しない構成、すなわち、付与されたメダルの枚数の終了条件となるメダルの枚数又は差枚数にはカウントしない構成を採用してもよい。例えば、内部当籤役として決定される確率が低い一部の役（レア役）や、停止操作のタイミングに応じて図柄組合せの表示／非表示が切り替わる役などが内部当籤役として決定されたとしても、付与されたメダルの枚数の増減（カウント）を行わないようにしてもよい。
［変形例７：その他］
通常ＡＲＴ中やＣＴ中に行われる報知の内容は上述した例に限定されず、任意である。例えば、遊技者にとって有利な状態となる特別な図柄組合せが表示される停止操作の順序（押し順）を報知してもよいし、当該図柄組合せが表示されるために必要な停止操作のタイミング（狙うべき図柄）を報知するようにしてもよい。
遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率は変化しない（又は遊技性に影響を与えない程度の範囲で変化する）が、遊技者にとって有利な停止操作の態様を報知する機能、すなわち、ＡＴ機能が作動する遊技状態であってもよい。また、遊技者にとって有利な状態としては、再遊技に係る内部当籤役の当籤確率が高くなる再遊技高確率状態（リプレイタイム）が作動するとともに、遊技者にとって有利な停止操作の態様を報知する機能が作動する、すなわち、ＡＲＴ機能が作動する遊技状態であってもよい。
また、上記実施形態のパチスロ１では、遊技者側から見て、リール表示窓４の左側に設けたサブ表示装置１８において各種表示画面を表示する例を説明したが、本発明はこれに限定されない。例えば、遊技者側から見て、リール表示窓４の右側にも別のサブ表示装置を設け、このサブ表示装置においても各種表示画面を表示する構成にしてもよい。この場合、リール表示窓４の右側に設けられたサブ表示装置の表示面上にタッチセンサを設け、このタッチセンサから出力されるタッチ入力情報に基づいて、当該サブ表示装置の表示画面を切り替える構成にしてもよい。
また、上記実施形態及び各種変形例では、遊技機としてパチスロを例に挙げて説明したが、本発明はこれに限定されない。本発明のリール制御に係る特徴や設定変更及び確認に係る特徴などのパチスロ１に特有の特徴以外の特徴は、「パチンコ」と呼ばれる遊技機にも適用可能であり、同様の効果が得られる。例えば、チェックサムの生成及び判定処理、メインＣＰＵ１０１専用命令コードを使用した各種処理（Ｑレジスタを用いたアドレスの指定処理、ソフトタイマーの更新処理、７セグＬＥＤ駆動処理、通信データの生成格納処理等）、規定外ＲＯＭ領域及び規定外ＲＡＭ領域を使用した各種処理などの特徴は、「パチンコ」にも適用可能である。
＜主制御基板及び副制御基板が有する各種機能＞
以上、本発明に係るパチスロ１の実施形態及び各種変形例について説明した。ここで、本発明に係るパチスロ１の主制御基板７１（主制御回路９０，メインＣＰＵ１０１）及び副制御基板７２（副制御回路２００，サブＣＰＵ２０１）が有する各種機能をまとめて説明する。
主制御基板７１は、スタートスイッチ７９やストップスイッチ基板８０と接続され、図１に示す遊技の進行を制御する。それゆえ、主制御基板７２は、開始操作検出手段、図柄変動手段、内部当籤役決定手段、停止操作検出手段、リール停止制御手段（停止制御手段）及び入賞判定手段として機能する。
また、主制御基板７１は、通常ＡＲＴ中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、フラグ変換抽籤を行い、このフラグ変換抽籤の結果やその他の内部当籤役に基づくＣＴ抽籤に当籤すると、通常ＡＲＴの継続期間を延長するＣＴを開始する。それゆえ、主制御基板７１は、変換抽籤手段及び上乗せ遊技開始手段としても機能する。
また、主制御基板７１は、ＣＴ中に内部当籤役に応じて通常ＡＲＴの継続期間を示すＡＲＴゲーム数を上乗せ（延長）する。具体的には、主制御基板７１は、サブフラグ「サボテン」、「弱チェリー」又は「強チェリー」に対応する内部当籤役が決定された場合に、通常ＡＲＴのＡＲＴゲーム数を所定量上乗せし、サブフラグ「３連チリリプ（３連チリリプＡ又は３連チリリプＢ）」に対応する内部当籤役が決定された場合に、通常ＡＲＴのＡＲＴゲーム数を特定量上乗せする。さらに、主制御基板７１は、サブフラグ「３連チリリプ」に基づくＡＲＴゲーム数の上乗せが行われた回数が、ＣＴの１セットの基本ゲーム数である８回を超える９回以上になると、上乗せ１回あたりの上乗せ量を増加する。それゆえ、主制御基板７１は、上乗せ制御手段としても機能する。
また、主制御基板７１は、ＣＴ中にＡＲＴゲーム数が上乗せされない遊技の回数をＣＴゲーム数カウンタを用いて計数し、ＣＴゲーム数カウンタが「８」を計数すると、ＣＴを終了する。このとき、サブフラグＥＸ「３連チリリプ」が当籤（すなわち、フラグ変換抽籤に当籤）すると、主制御基板７１は、１セット８回（８ゲーム）のＣＴ遊技を再セットする（ＣＴゲーム数カウンタの値を初期値に戻す）。それゆえ、主制御基板７１は、計数手段及び上乗せ遊技終了手段としても機能する。
また、主制御基板７１は、ボーナス役（内部当籤役「Ｆ＿ＢＢ１」，「Ｆ＿ＢＢ２」）が内部当籤役として決定されると、遊技状態をＢＢフラグ間状態（ＲＴ５状態）に移行させるとともに、ＢＢフラグ間状態ではボーナスが作動するまで（ボーナス役が入賞するまで）ボーナス役を内部当籤役として持ち越す。それゆえ、主制御基板７１は、ボーナス持越手段としても機能する。また、主制御基板７１は、ＢＢフラグ間状態においてボーナス役が入賞すると、ボーナスを作動させ、遊技状態をボーナス状態に移行させる。それゆえ、主制御基板７１は、ボーナス開始手段及び有利遊技手段としても機能する。
また、主制御基板７１は、図２５に示すように、ＢＢフラグ間状態において、ボーナス役と所定の内部当籤定役（「はずれ」、「Ｆ＿特殊１」〜「Ｆ＿特殊３」）とが重複して決定されている場合には、ボーナス役に係る図柄組合せ（「Ｃ＿ＢＢ１」，「Ｃ＿ＢＢ２」）を表示可能となるように停止制御を行い、ボーナス役と所定の内部当籤役以外の内部当籤役とが重複して決定されている場合には、ボーナス役に係る図柄組合せを表示不可能となるように停止制御を行う。そして、ＢＢフラグ間状態中にボーナス役に係る図柄組合せが表示可能な場合には、主制御基板７１は、情報表示器６の指示モニタ（不図示）を制御して、ボーナス役を入賞させるための停止操作の態様を一義的に示す数値「１０」又は「１１」の表示してボーナス指示情報を報知する。一方、ＢＢフラグ間状態中にボーナス役に係る図柄組合せが表示不可能な場合には、主制御基板７１は、指示モニタに数値「１０」及び「１１」を表示（報知）しない。それゆえ、主制御基板７１及び情報表示器６の指示モニタは、指示情報報知手段として機能する。
また、この際、主制御基板７１は、ボーナス告知をした後に限り指示モニタを介して数値「１０」又は「１１」を報知する。具体的には、主制御基板７１は、ボーナス役を持ち越していない状態でボーナス役を内部当籤役として決定すると、その後の遊技の回数を計数して、当該計数結果が所定回数になった後にボーナス役と所定の内部当籤役（「はずれ」、「Ｆ＿特殊１」〜「Ｆ＿特殊３」）とが重複して決定されると、指示モニタを介して数値「１０」又は「１１」を報知する。それゆえ、主制御基板７１は、ボーナス役を内部当籤役として決定してからの単位遊技の回数を計数する計数手段としても機能する。
副制御基板７２は、主制御基板７１から受信した各種コマンドデータに基づいて遊技履歴を管理するとともに、遊技者からの登録操作を受け付けると、遊技を行う遊技者の登録を受け付ける。それゆえ、副制御基板７２は、履歴管理手段及び登録受付手段として機能する。
また、本発明に係るパチスロ１は、遊技の進行に応じた演出を行う表示装置１１と、表示装置１１とは別個に設けられ、トップ画面２２１や遊技情報画面２２３，２２４，２２５などを含む複数の表示画面を表示するサブ表示装置１８と、サブ表示装置１８の表示部上に設けられたタッチセンサ１９とを有し、副制御基板７２は、表示装置１１及びサブ表示装置１８の動作を制御する。具体的には、副制御基板７２は、遊技者の登録を受け付けている場合には、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示可能となるようにサブ表示装置１８を制御し、遊技者の登録を受け付けていない場合には、サブ表示装置１８に遊技情報画面２２３，２２４，２２５を表示不可能とするよう制御する。それゆえ、副制御基板７２は、制御手段としても機能する。
また、主制御基板７１は、遊技の結果に応じて様々な特典を付与するため、特典付与手段としても機能する。具体的には、主制御基板７１は、有効ラインに沿って表示された図柄組合せに応じて特典を付与する。
例えば、内部当籤役「Ｆ＿３択ベル＿１ｓｔ」が決定された遊技において、略称「ベル」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、９枚のメダルを付与し、略称「ベルこぼし目」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、０枚のメダルを付与する。また、例えば、内部当籤役「Ｆ＿確チリリプ」が決定された遊技において、略称「３連チリリプ」又は略称「リプレイ」に係る図柄組合せが有効ライン上に表示されると、主制御基板７１は、再遊技の作動という同一の特典を付与する。また、主制御基板７１は、有効ラインに沿って表示された図柄組合せではなく、フラグ変換抽籤の結果に基づいても特典を付与する。例えば、主制御基板７１は、内部当籤役「Ｆ＿確チリリプ」が決定されるとフラグ変換抽籤を行い、フラグ変換抽籤に当籤すると、ＣＴ抽籤に当籤するなどの特典を付与する。
また、副制御基板７２は、表示装置１１を介して停止操作の態様に応じた演出を実行する。それゆえ、副制御基板７２及び表示装置１１は、演出実行手段としても機能する。この際、有効ラインに沿って表示された図柄組合せによって付与する特典が異なる場合には、主制御基板７１は、指示モニタを介して遊技者にとって有利な停止操作の態様を一義的に示す情報を報知し、有効ラインに沿って表示された図柄組合せによって付与する特典が同一である場合には、遊技者にとって有利な停止操作の態様を報知しない。これに対して、副制御基板７２は、表示された図柄組合せによって付与する特典が同一／異なるかに関係なく、停止操作の順序を示す演出を実行する。
また、主制御基板７１は、ＣＴを開始するか否かのＣＴ抽籤を行い、ＣＴ抽籤に当籤した場合には、当籤してから例えば所定回数の前兆遊技が行われた後にＣＴを開始する。それゆえ、主制御基板７１は、有利状態抽籤手段及び有利状態開始手段としても機能する。さらに、この際、ＣＴ前兆遊技中に内部当籤役「Ｆ＿確チリリプ」又は「Ｆ＿１確チリリプ」が決定されると、副制御基板７２は、サブ側でのフラグ変換抽籤を行う。それゆえ、副制御基板７２は、報知抽籤手段としても機能する。
また、本発明に係るパチスロ１では、フラグ変換抽籤の結果に基づいて、主制御基板７１は特典を付与するとともに、主制御基板７１及び副制御基板７２は、指示モニタ及び表示装置１１を介して押し順を報知する。それゆえ、主制御基板７１は、特典付与手段としても機能する。また、主制御基板７１、副制御基板７２、指示モニタ及び表示装置１１は、報知手段としても機能する。
さらに、本発明に係るパチスロ１では、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、遊技動作全般に渡って、各種制御処理を行う。それゆえ、主制御基板７１は演算制御手段としても機能する。また、本発明に係るパチスロ１では、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、以下に示す各種処理の実行手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、電断発生時のチェックサム生成処理（図７７参照）及び電源復帰時のサムチェック処理（図７９及び図８０参照）を行う。それゆえ、主制御基板７１はサム値算出手段、サム値減算手段及びサム値判定手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、入賞検索処理（図１４５参照）を行う。それゆえ、主制御基板７１は、特典付与判定手段及び入賞役決定手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、通信データ送信処理（図１５８の割込処理中のＳ９０４）を行う。それゆえ、主制御基板７１は、データ送信手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、設定変更確認処理（図６８参照）を行う。それゆえ、主制御基板７１は設定変更確認手段、開始時コマンド生成手段及び終了時コマンド生成手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、通信データ格納処理（図７２参照）及び通信データポインタ更新処理（図７４参照）を行う。それゆえ、主制御基板７１は、通信データ生成手段及び通信データ生成格納手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、７セグＬＥＤ駆動処理（図１５９参照）を行う。それゆえ、主制御基板７１は、７セグＬＥＤ駆動手段、ＬＥＤ駆動制御手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、遊技復帰処理（図６８参照）を行う。それゆえ、主制御基板７１は、遊技復帰手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、メダル受付・スタートチェック処理（図８３参照）を行う。それゆえ、主制御基板７１は、遊技開始判定手段及び設定確認手段（Ｓ２３３）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、メダル投入チェック処理（図８７参照）を行う。それゆえ、主制御基板７１は、遊技媒体受付状態判別手段（Ｓ２５５〜Ｓ２５８）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、１．１１７２ｍｓｅｃ周期で割込処理（図１５８参照）を繰り返し実行する。それゆえ、主制御基板７１は、割込処理実行手段、定周期処理手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、電源投入時処理（図６４参照）を行う。それゆえ、主制御基板７１は、電源復帰処理実行手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、内部抽籤処理（図９２参照）を行う。それゆえ、主制御基板７１は、内部抽籤手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、図柄設定処理（図９７参照）を行う。それゆえ、主制御基板７１は、内部当籤役生成手段（Ｓ３２１）、フラグテーブル展開手段，当籤フラグテーブル展開手段（Ｓ３２４）、フラグ格納領域指定手段，当籤フラグ格納領域指定手段（Ｓ３２９）及びフラグデータ格納手段，当籤フラグデータ格納手段（Ｓ３３０）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、図柄コード取得処理（図２８参照）を行う。それゆえ、主制御基板７１は、入賞フラグ格納領域指定手段（Ｓ６４８）及び図柄コード格納領域設定手段（Ｓ６５０）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、リール停止制御処理（図１３９参照）を行う。それゆえ、主制御基板７１は、停止操作検出結果取得手段（Ｓ７１４）及び停止制御データ格納領域設定手段（図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ−（ｗＲ２＿ＣＴＲＬ−ｗＲ１＿ＣＴＲＬ）」）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、引込優先順位取得処理（図１３４及び図１３５参照）を行う。それゆえ、主制御基板７１は、優先停止図柄決定手段、任意役対応処理手段（Ｓ６８０〜Ｓ６８３）、当籤フラグ格納領域指定手段（Ｓ６８６）、入賞フラグ格納領域指定手段（Ｓ６８６）、論理積演算手段（Ｓ６８６）及び優先順位データテーブル取得手段（Ｓ６８７）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、イリーガルヒットチェック処理（図１４８参照）を行う。それゆえ、主制御基板７１は、エラー検出手段、エラー処理手段、入賞フラグ格納領域指定手段（Ｓ７８１）、論理積演算手段（Ｓ７８４）及びエラー判定手段（Ｓ７８５）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、入賞チェック・メダル払出処理（図１５０参照）を行う。それゆえ、主制御基板７１は、遊技媒体払出手段、遊技媒体加算手段（Ｓ８０５）、払出終了判定手段（Ｓ８０７）及びウェイト発生手段（Ｓ８０８）としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、ＣＴ中ＣＴ抽籤処理（図１１９参照）を行う。それゆえ、主制御基板７１は、特典付与決定手段としても機能する。
主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、サブフラグ変換処理（図１０５参照）を行う。それゆえ、主制御基板７１は、第１サブフラグ変換手段としても機能する。
また、主制御基板７１（主制御回路９０、メインＣＰＵ１０１）は、フラグ変換処理（図１１１参照）を行う。それゆえ、主制御基板７１は、第２サブフラグ変換手段としても機能する。
＜付記（本発明のまとめ）＞
［第１の遊技機］
従来、上述した構成の遊技機において、電断時にＲＡＭに記憶されているデータのチェックサムを求め、電源復帰時に、電断時に求めたチェックサムの判定処理を行う遊技機が知られている（例えば、特開２００９−０１１３７５号公報参照）。特開２００９−０１１３７５号公報の遊技機では、電源復帰時のチェックサムの判定処理において、電源復帰時に求めたチェックサムが電断時に求めたチェックサムが一致しない場合にエラー報知が行われる。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する遊技性以外の処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第１の課題を解決するためになされたものであり、本発明の第１の目的は、主制御回路で管理する遊技性以外の処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第１の課題を解決するために、本発明では、以下のような構成の第１の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、
電源電圧を供給する電源供給手段（例えば、電源基板５３ｂ及びスイッチングレギュレータ９４）と、
前記電源電圧が予め定められた起動電圧値（例えば、１０Ｖ）を上回った場合に、前記演算処理手段に起動信号を出力する起動手段（例えば、電源管理回路９３のリセット信号の出力処理）と、
前記電源電圧が予め定められた停電電圧値（例えば、１０．５Ｖ）を下回った場合に、前記演算処理手段に停電信号を出力する停電手段（例えば、電源管理回路９３の電断検知信号の出力処理）と、を備え、
前記演算処理手段は、
演算処理の結果に対応するデータを格納するフラグレジスタ（例えば、フラグ・レジスタＦ）と、
前記停電手段が前記停電信号を出力したことを契機として、前記第２記憶手段内の所定格納領域（例えば、遊技用ＲＡＭ領域）に記憶された全ての情報を累積加算してサム値を算出するサム値算出手段（例えば、チェックサム生成処理）と、
前記起動手段が前記起動信号を出力したことを契機として、直近の電断発生時に前記サム値算出手段により生成された前記サム値から、前記所定格納領域に記憶された情報を順次減算するサム値減算手段（例えば、サムチェック処理中のＳ１２２〜Ｓ１３１）と、
前記所定格納領域に記憶された全ての情報に対して、前記サム値減算手段による減算処理が終了したときに、前記フラグレジスタ内の所定のビット領域（例えば、ゼロフラグ）にセットされた減算結果に対応するデータに基づいて、異常の発生の有無を判定するサム値判定手段（例えば、サムチェック処理中のＳ１３４）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第１の遊技機では、前記サム値算出手段は、前記所定格納領域に記憶された情報を加算するときに、特定の命令（例えば、ＰＯＰ命令）を実行することにより、連続して記憶された２バイト分の情報を取得して加算するとともに、前記情報の読み出し開始アドレスの情報を２バイト分更新し、
前記サム値減算手段は、電断発生時に生成された前記サム値から前記所定格納領域に記憶された情報を減算するときに、前記特定の命令を実行することにより、連続して記憶された２バイト分の情報を取得して減算するとともに、前記情報の読み出し開始アドレスの情報を２バイト分更新するようにしてもよい。
さらに、前記本発明の第１の遊技機では、前記演算処理手段は、前記第２記憶手段の前記所定格納領域のアドレスを設定可能なスタックポインタを有し、
前記サム値算出手段が前記所定格納領域に記憶された情報を加算するときに実行する前記特定の命令は、前記スタックポインタを操作するための専用命令（例えば、ＰＯＰ命令）であるようにしてもよい。
上記構成の本発明の第１の遊技機によれば、遊技性以外の処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭ（第１記憶手段）の空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第２〜第５の遊技機］
従来、上述した構成の遊技機において、スタックポインタを操作命令で使用して、数値データを処理する主制御装置が搭載された遊技機が提案されている（例えば、特開２００５−２３７７３７号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第２の課題を解決するためになされたものであり、本発明の第２の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第２の課題を解決するために、本発明では、以下のような構成の第２の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記演算処理手段は、前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の命令（例えば、「ＢＩＴＱ」命令、「ＳＥＴＱ」命令、「ＬＤＱ」命令等）を実行可能である
ことを特徴とする遊技機。
また、前記本発明の第２の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
また、上記第２の課題を解決するために、本発明では、以下のような構成の第３の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記停止制御手段による前記表示列の停止動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記演算処理手段は、
前記表示列の停止状態をチェックする処理において、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行して、前記第２記憶手段に記憶されている所定の前記表示列の変動表示の状態を示す情報を読み出し、
次いで、前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の論理和演算命令（例えば、「ＯＲＱ」命令）を実行して、前記第２記憶手段に記憶されている他の一つの表示列の変動表示の状態を示す情報を読み出すとともに、当該情報と、前記所定の前記表示列の変動表示の状態を示す情報との論理和演算を行い、
その後、前記所定の論理和演算命令の実行を繰り返して、論理和演算の結果と、残りの各表示列の変動表示の状態を示す情報との論理和演算を繰り返し、全ての表示列に対する論理和演算が終了した際に得られる演算和演算の結果に基づいて、全ての表示列が停止状態にあるか否かを判定する
ことを特徴とする遊技機。
また、前記本発明の第３の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
また、上記第２の課題を解決するために、本発明では、以下のような構成の第４の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記内部当籤役決定手段による前記内部当籤役の決定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納される専用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記内部当籤役決定手段により決定される前記内部当籤役には、特典付与に係る内部当籤役が決定される期待値を調整するための設定値に応じて当籤確率が変化する設定別内部当籤役が設けられ、
前記演算処理手段は、
前記内部当籤役を決定する処理において、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の加算命令（例えば、「ＡＤＤＱ」命令）を実行することにより、抽籤対象となる前記設定別内部当籤役の設定値毎の抽籤値が格納された領域の先頭アドレスに現在の設定値を加算して、現在の設定値に対応付けられた前記設定別内部当籤役の抽籤値が格納されたアドレスを指定し、当該抽籤値を取得する
ことを特徴とする遊技機。
また、前記本発明の第４の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
また、上記第２の課題を解決するために、本発明では、以下のような構成の第５の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する特典付与判定手段（例えば、入賞検索処理）と、
前記特典付与判定手段による判定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタを有し、
前記演算処理手段は、
前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたか否かを判定する処理において、
所定の読み出し命令（例えば、「ＬＤＩＮ」命令）を実行して、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示された場合に付与され得る前記遊技媒体の払出数のデータと、該払出数のデータに対応付けられた、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せの種別を示す判定データとを同時に取得する
ことを特徴とする遊技機。
また、前記本発明の第５の遊技機では、前記演算処理手段は、
前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたか否かを判定する処理において、
判定命令、処理のジャンプ先アドレスの指定命令及び処理のジャンプ動作命令を一つの命令で実行可能な所定の判定命令（例えば、「ＪＳＬＡＡ」命令）を実行して、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定するようにしてもよい。
上記構成の本発明の第２〜第５の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭ（第１記憶手段）の空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第６及び第７の遊技機］
従来、上述した構成の遊技機において、メイン制御部のＲＡＭに記憶されているデータに異常が生じた場合に、ＲＡＭ異常エラー状態に制御され、ゲームの進行が不能化されるとともに、設定変更モードに移行し、設定変更操作に基づいて設定値が新たに選択・設定されたときには、ゲームの進行の不能化状態を解除し、ゲームの進行が可能な状態にする遊技機が提案されている（例えば、特開２００７−２０９８１０号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第３の課題を解決するためになされたものであり、本発明の第３の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第３の課題を解決するために、本発明では、以下のような構成の第６の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記遊技動作に関するコマンドデータを送信するデータ送信手段（例えば、割込処理中のＳ９０４（通信データ送信処理））と、
特典付与に係る内部当籤役が決定される期待値を調整するための設定値の変更処理及び設定値の確認処理を実行可能な設定変更確認手段（例えば、設定変更確認処理）と、
前記設定変更確認手段による設定値の変更動作又は確認動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記設定値の変更処理又は設定値の確認処理の開始時において、第１のコマンドデータを生成する開始時コマンド生成手段（例えば、設定変更確認処理中のＳ４３）と、
前記設定値の変更処理又は設定値の確認処理の終了時において、第２のコマンドデータを生成する終了時コマンド生成手段（例えば、設定変更確認処理中のＳ５７）と、を有し、
前記開始時コマンド生成手段により実行される前記第１のコマンドデータの生成処理と、前記終了時コマンド生成手段により実行される前記第２のコマンドデータの生成処理とは、共有化されている
ことを特徴とする遊技機。
また、前記本発明の第６の遊技機では、前記演算処理手段は、前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタを有し、
前記演算処理手段は、
前記第１のコマンドデータを生成する場合には、前記汎用レジスタの所定のレジスタ（例えば、Ｌレジスタ）に第１の値（例えば、「００５Ｈ」）を設定して、前記生成処理を実行し、
前記第２のコマンドデータを生成する場合には、前記汎用レジスタの所定のレジスタに第２の値（例えば、「００４Ｈ」）を設定して、前記生成処理を実行するようにしてもよい。
また、上記第３の課題を解決するために、本発明では、以下のような構成の第７の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記遊技動作に関するコマンドデータを送信するデータ送信手段（例えば、割込処理中のＳ９０４（通信データ送信処理））と、
前記コマンドデータを作成する通信データ生成手段（例えば、設定変更コマンド生成格納処理及び通信データ格納処理）と、
特典付与に係る内部当籤役が決定される期待値を調整するための設定値の変更処理及び設定値の確認処理を実行可能な設定変更確認手段（例えば、設定変更確認処理）と、
前記通信データ生成手段によるコマンドデータの生成動作、及び、前記設定変更確認手段による設定値の変更動作又は確認動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記設定値の変更処理又は設定値の確認処理の開始時において、開始時コマンドデータを生成する開始時コマンド生成手段（例えば、設定変更確認処理中のＳ４３）と、
前記設定値の変更処理又は設定値の確認処理の終了時において、終了時コマンドデータを生成する終了時コマンド生成手段（例えば、設定変更確認処理中のＳ５７）と、を有し、
前記開始時コマンド生成手段により実行される前記開始時コマンドデータの生成処理と、前記終了時コマンド生成手段により実行される前記終了時コマンドデータの生成処理とは、共有化されており、
前記演算処理手段は、前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記演算処理手段は、
前記コマンドデータの生成処理において、
前記コマンドデータを構成する複数種の通信パラメータのうち、使用される通信パラメータを、前記複数の汎用レジスタのうちの対応する汎用レジスタにセットし、
前記汎用レジスタにセットされた使用される通信パラメータを、前記第２記憶手段内の所定の格納領域（例えば、通信データ一時格納領域）に格納し、
前記複数種の通信パラメータのうち、使用されない通信パラメータがある場合には、前記コマンドデータの生成時に当該未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
通信パラメータに対応付けられた前記汎用レジスタに格納されたデータに基づいて、前記コマンドデータのサム値を生成する
ことを特徴とする遊技機。
また、前記本発明の第７の遊技機において、前記コマンドデータの生成処理では、前記汎用レジスタのアキュームレータに格納された値に、通信パラメータに対応付けられた前記汎用レジスタに格納された値を加算することにより、前記コマンドデータのサム値を生成し、該生成したサム値を前記所定の格納領域に格納するようにしてもよい。
上記構成の本発明の第６及び第７の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第８及び第９の遊技機］
従来、上述した構成の遊技機において、遊技制御基板（主制御回路）から演出制御基板（副制御回路）にコマンドを送信する遊技機が知られている（例えば、特開２００２−３６０７６６号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第４の課題を解決するためになされたものであり、本発明の第４の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第４の課題を解決するために、本発明では、以下のような構成の第８の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、
遊技動作に関する通信データを送信するデータ送信手段（例えば、割込処理中のＳ９０４（通信データ送信処理））と、
前記通信データを作成して、該生成した通信データを前記第２記憶手段内の所定のアドレス範囲に設けられた通信データ格納領域に格納する通信データ生成格納手段（例えば、通信データ格納処理及び通信データポインタ更新処理）と、を備え、
前記通信データ生成格納手段は、
前記所定のアドレス範囲の先頭アドレスの格納領域から最後尾アドレスの格納領域に向かって順次、前記通信データを前記通信データ格納領域に格納する際に、更新命令、上限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令（例えば、「ＩＣＰＬＤ」命令）を実行することにより、前記通信データ格納領域内のアドレス指定に関するパラメータである通信データポインタの現在の値と、前記最後尾アドレスに対応する前記通信データポインタの上限値とを比較するとともに、現在の前記通信データポインタが前記上限値未満であれば、前記通信データポインタを加算更新し、現在の前記通信データポインタが前記上限値以上であれば、前記通信データポインタを前記先頭アドレスに対応する前記通信データポインタの下限値に変更する
ことを特徴とする遊技機。
また、前記本発明の第８の遊技機では、前記通信データ生成格納手段は、前記通信データポインタを前記先頭アドレスに対応する前記通信データポインタの下限値に変更した場合に、前記通信データ格納領域に格納された前記通信データを無効にするようにしてもよい。
また、上記第４の課題を解決するために、本発明では、以下のような構成の第９の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
遊技動作の進行に関連する所定のデータの値の計数処理（例えば、メダル払出枚数チェック処理）において、
前記所定のデータの値を更新する際に、更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令（例えば、「ＤＣＰＬＤ」命令）を実行することにより、現在の前記所定のデータの値と前記所定のデータの値の下限値とを比較するとともに、現在の前記所定のデータの値が前記所定のデータの値の下限値より大きければ、前記所定のデータの値を減算更新し、現在の前記所定のデータの値が前記所定のデータの値の下限値以下であれば、前記所定のデータの値を前記下限値に保持する
ことを特徴とする遊技機。
また、前記本発明の第９の遊技機では、前記所定のデータが、前記遊技媒体の払出数であるようにしてもよい。
上記構成の本発明の第８及び第９の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭ（第１記憶手段）の空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第１０の遊技機］
従来、上述した構成の遊技機において、ソフトウエアによるタイマー減算処理で制御される遊技機が知られている（例えば、特開２００４−０４１２６１号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第５の課題を解決するためになされたものであり、本発明の第５の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第５の課題を解決するために、本発明では、以下のような構成の第１０の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
ソフトタイマーのタイマー数の計数処理（例えば、タイマー更新処理）において、
更新命令、下限判定命令及び判断分岐命令を一つの命令で実行可能な所定の更新命令（例えば、「ＤＣＰＷＬＤ」命令）を実行することにより、現在の前記ソフトタイマーのタイマー数と前記タイマー数の下限値とを比較するとともに、現在の前記ソフトタイマーのタイマー数が前記下限値より大きければ、前記ソフトタイマーのタイマー数を減算更新し、現在の前記ソフトタイマーのタイマー数が前記下限値以下であれば、前記ソフトタイマーのタイマー数を前記下限値に保持する
ことを特徴とする遊技機。
前記本発明の第１０の遊技機では、前記ソフトタイマーが、２バイトのソフトタイマーであるようにしてもよい。
また、前記本発明の第１０の遊技機では、前記演算処理手段は、一定の周期で処理を行う定周期処理手段（例えば、１．１１７２ｍｓｅｃ周期で繰り返し実行される割込処理）を有し、
前記ソフトタイマーによる前記タイマー数の計数処理は、前記定周期処理手段により実され、
前記定周期処理手段が処理を行う周期と前記タイマー数とに基づいて、前記ソフトタイマーの経過時間が決定されるようにしてもよい。
さらに、前記本発明の第１０の遊技機では、前記定周期処理手段による処理は、前記演算処理手段に内蔵されたタイマー機能（例えば、タイマー回路１１３）が発生する割込信号に基づいて実行されるようにしてもよい。
上記構成の本発明の第１０の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭ（第１記憶手段）の空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することができる。
［第１１及び第１２の遊技機］
従来、上述した構成の遊技機において、主制御回路の制御により内部抽籤結果を７セグメントＬＥＤで表示する遊技機が知られている（例えば、特開２００８−２３７３３７号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第６の課題を解決するためになされたものであり、本発明の第６の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第６の課題を解決するために、本発明では、以下のような構成の第１１の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
遊技に関する特定の情報を報知する複数の７セグＬＥＤと、
前記複数の７セグＬＥＤを駆動する７セグＬＥＤ駆動手段（例えば、７セグＬＥＤ駆動処理）と、
前記７セグＬＥＤ駆動手段による前記複数の７セグＬＥＤの駆動動作の制御を行うＬＥＤ駆動制御手段と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記ＬＥＤ駆動制御手段は、
前記複数の７セグＬＥＤに対してダイナミック駆動制御を行い、所定の読み出し命令（例えば、「ＬＤＷ」命令）を実行して、前記複数の７セグＬＥＤに対してコモン選択データ及びカソードデータを同時に出力する
ことを特徴とする遊技機。
また、前記本発明の第１１の遊技機では、前記演算処理手段は、一定の周期で処理を行う定周期処理手段（例えば、１．１１７２ｍｓｅｃ周期で繰り返し実行される割込処理）を有し、
前記定周期処理手段は、前記定周期処理手段による処理の実行回数をカウントし、
前記カウントされた値が偶数である場合に、前記ＬＥＤ駆動制御手段による制御処理が実行されるようにしてもよい。
また、上記第６の課題を解決するために、本発明では、以下のような構成の第１２の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記複数の表示列の変動表示の停止操作に関する情報を報知する複数の７セグＬＥＤを含む指示表示器（例えば、指示モニタ）と、
前記複数の７セグＬＥＤを駆動する７セグＬＥＤ駆動手段（例えば、７セグＬＥＤ駆動処理）と、
前記７セグＬＥＤ駆動手段による前記複数の７セグＬＥＤの駆動動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記複数の７セグＬＥＤに対してダイナミック駆動制御を行い、所定の読み出し命令（例えば、「ＬＤＷ」命令）を実行して、前記複数の７セグＬＥＤに対してコモン選択データ及びカソードデータを同時に出力する
ことを特徴とする遊技機。
また、前記本発明の第１２の遊技機では、前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、有し、
前記演算処理手段は、前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記複数の表示列の変動表示の停止操作に関する情報を格納する停止操作指示情報格納領域（例えば、ナビデータ格納領域）のアドレスを指定するとともに、前記複数の表示列の変動表示の停止操作に関する情報を前記停止操作指示情報格納領域に格納するようにしてもよい。
上記構成の本発明の第１１及び第１２の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭ（第１記憶手段）の空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第１３の遊技機］
従来、上述した構成の遊技機において、遊技制御基板（主制御基板）が、リールユニットを制御する遊技機が知られている（例えば、特開２０１２−０３４９１４号公報参照）。
ところで、リール（回胴）の回転制御において、リールの回転動作の安定感の欠如は、遊技者（特に熟練者）にとって不快感を与えることとなり、不快感から遊技の興趣が削がれる可能性がある。この場合、遊技店の不利益となるとともに、遊技機自体の販売にも影響を及ぼす恐れがある。
本発明は、上記第７の課題を解決するためになされたものであり、本発明の第７の目的は、リールの回転動作の安定感の欠如を抑制し、遊技者に不快感を与えないようにすることが可能な遊技機を提供することである。
上記第７の課題を解決するために、本発明では、以下のような構成の第１３の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、
前記第２記憶手段の所定の領域を初期化するための設定スイッチ（例えば、設定用鍵型スイッチ５４）と、を備え、
前記演算処理手段は、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
電源復帰時に電断発生時の入力ポートの入力状態及び出力ポートの出力状態をセットするとともに、電断発生時に前記表示列が変動中であった場合には、前記第２記憶手段に格納された電断発生時の前記表示列の変動制御管理情報（例えば、リール制御管理情報）をクリアするとともに、前記表示列の変動制御管理情報に前記表示列の変動開始を指示する情報をセットする遊技復帰手段（例えば、遊技復帰処理）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第１３の遊技機では、前記演算処理手段は、
前記設定スイッチがオフ状態である場合には、前記遊技復帰手段による処理を実行し、
前記設定スイッチがオン状態である場合には、前記遊技復帰手段による処理を実行することなく、前記第２記憶手段の所定の領域を初期化するようにしてもよい。
上記構成の本発明の第１３の遊技機によれば、リールの回転動作（表示列の変動表示動作）の安定感の欠如を抑制し、遊技者に不快感を与えないようにすることができる。
［第１４の遊技機］
従来、上述した構成の遊技機において、設定変更スイッチを操作することにより、設定値（１〜６）を表示可能な遊技機が知られている（例えば、特開２００８−２４５７０４号公報及び特開２０１３−０４２８７０号公報参照）。
ところで、従来、例えばボーナス遊技中、ＡＲＴ遊技中等の、遊技者に有利な遊技状態で遊技が行われている最中では、設定値の確認が行えない遊技機が主流である。このような遊技機では、「ゴト」と呼ばれる不正行為直後にボーナス遊技やＡＲＴ遊技が開始された場合、その不正行為を確認することができず、遊技店に不利益を与えてしまう可能性がある。
本発明は、上記第８の課題を解決するためになされたものであり、本発明の第８の目的は、遊技者に有利な遊技状態で遊技が行われている最中であっても、設定値等の情報を確認することができ、ゴト等の不正行為を抑止することが可能な遊技機を提供することである。
上記第８の課題を解決するために、本発明では、以下のような構成の第１４の遊技機を提供する。
遊技機本体内部の所定の位置に配置された設定スイッチと、
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を実行する有利遊技手段（例えば、後述のボーナスゲーム）と、
前記設定スイッチの操作に応じて、内部当籤役が決定される確率に係る設定値を変更又は確認可能な設定変更確認手段（例えば、メダル受付・スタートチェック処理中のＳ２３３）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
遊技が開始可能であるか否かを判定する遊技開始判定手段（例えば、メダル受付・スタートチェック処理）と、を備え、
前記設定変更確認手段は、電源投入時に前記設定スイッチの操作に応じて、内部当籤役が決定される確率に係る設定値を変更可能であり、
前記遊技開始判定手段により遊技が開始可能であると判定され且つ前記設定スイッチを操作された場合には、遊技状態に関係なく、内部当籤役が決定される確率に係る設定値を前記設定変更確認手段による処理により確認可能にする
ことを特徴とする遊技機。
また、前記本発明の第１４の遊技機では、前記設定変更確認手段は、前記設定スイッチが操作された状態で遊技機に電源投入された場合には、前記第２記憶手段の所定の記憶領域を初期化するとともに、前記設定値を変更し、該変更した前記設定値を前記第２記憶手段に格納するようにしてもよい。
上記構成の本発明の第１４の遊技機によれば、例えばボーナス遊技中、ＡＲＴ遊技中等の、遊技者に有利な遊技状態で遊技が行われている最中であっても、設定値等の情報を確認することができ、ゴト等の不正行為を抑止することができる。
［第１５及び第１６の遊技機］
従来、上述した構成の遊技機において、メダルの投入枚数を表示するための表示装置を備えた遊技機が知られている（例えば、特開１９９９−１７８９８３号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第９の課題を解決するためになされたものであり、本発明の第９の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第９の課題を解決するために、本発明では、以下のような構成の第１５の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記遊技媒体の受付状態（例えば、メダルセンサ入力状態）を検出する遊技媒体検出手段（例えば、メダルセンサ）と、
前記遊技媒体検出手段により検出されている現在の前記遊技媒体の受付状態の変化態様が正常であるか否かを、前回処理で検出された前記遊技媒体の受付状態に基づいて、演算処理により判別する遊技媒体受付状態判別手段（例えば、メダル投入チェック処理中のＳ２５５〜Ｓ２５８）と、を備える
遊技機。
前記本発明の第１５の遊技機では、前記遊技媒体受付状態判別手段は、前回処理で検出された前記遊技媒体の受付状態に基づいて今回処理で検出され得る前記遊技媒体の受付状態の正常値を論理演算で算出し、前記正常値と、現在の前記遊技媒体の受付状態とを比較して、前記遊技媒体の受付状態の変化態様が正常であるか否かを判別するようにしてもよい。
また、前記本発明の第１５の遊技機では、前記遊技媒体受付状態判別手段は、１バイトの情報内の２ビットにより、前記遊技媒体の受付状態の変化態様が正常である否かを判別するようにしてもよい。
上記第９の課題を解決するために、本発明では、以下のような構成の第１６の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記遊技媒体の投入数を示す情報を、前記遊技媒体の投入数に対応する表示態様で報知する表示手段（例えば、第１ＬＥＤ〜第３ＬＥＤ）と、
前記表示手段による報知動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１、メダル投入処理）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記遊技媒体の投入数を示す情報を前記遊技媒体の投入数に対応する表示態様で報知するための点灯制御データを、前記遊技媒体の投入数に基づいて論理演算処理により生成する
ことを特徴とする遊技機。
また、前記本発明の第１６の遊技機において、前記論理演算処理では、前記遊技媒体の点灯制御データは、１バイト内の情報の３ビットのデータから生成されるようにしてもよい。
上記構成の本発明の第１５及び第１６の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第１７及び第１８の遊技機］
従来、上述した構成の遊技機において、メイン基板（主制御基板）とサブ基板（副制御基板）とが通信により接続され、メイン基板からサブ基板へコマンドが送信される遊技機が知られている（例えば、特許第５７２５５９０号公報参照）。
ところで、従来、遊技に係る制御を行う主制御基板と演出に係る制御を行う副制御基板との間における通信は、主制御基板から副制御基板への一方向通信であり、また、電源投入時における主制御基板の起動時間と副制御基板のそれとの間には大きな隔たりがある。それゆえ、電源投入時における主制御基板及び副制御基板間の通信接続が不安定になる恐れがある。
本発明は、上記第１０の課題を解決するためになされたものであり、本発明の第１０の目的は、電源投入時における主制御基板（主制御手段）及び副制御基板（副制御手段）間の通信を安定動作させることが可能な遊技機を提供することである。
上記第１０の課題を解決するために、本発明では、以下のような構成の第１７の遊技機を提供する。
遊技動作に関する通信データを送信する主制御手段（例えば、主制御回路９０）を備え、
前記主制御手段は、
前記主制御手段による制御処理中に、所定周期で割込処理を実行し、割込処理実行時に、遊技動作に関する通信データが無い場合には、無操作コマンドを送信する割込処理実行手段（例えば、割込処理）と、
電源復帰時に所定の電源復帰処理を実行する電源復帰処理実行手段（例えば、電源投入時処理）と、を有し、
前記電源復帰処理実行手段は、前記電源復帰処理開始後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理（例えば、電源投入時処理中のＳ７及びＳ８）を行い、
前記割込処理実行手段は、前記電源復帰処理実行手段による前記待機の終了時に、前記割込処理を実行して前記無操作コマンドを前記副制御手段に送信する
ことを特徴とする遊技機。
また、前記本発明の第１７の遊技機では、前記主制御手段は、
前記所定周期を計測するタイマー回路（例えば、タイマー回路１１３）と、
前記タイマー回路のタイムアウト信号に基づいて前記割込処理を実行させるための割込信号を発生させる割込回路（例えば、割込みコントローラ１１２）と、を有し、
前記電源復帰処理実行手段は、
前記所定周期で前記タイムアウト信号を発生させるための初期設定を前記タイマー回路に設定した後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理を行い、
前記待機の終了を、前記タイマー回路の前記タイムアウト信号の発生の有無に基づいて判断するようにしてもよい。
また、上記第１０の課題を解決するために、本発明では、以下のような構成の第１８の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
遊技動作に関するコマンドデータを作成する通信データ生成手段（例えば、設定変更コマンド生成格納処理及び通信データ格納処理）と、
前記演算処理手段による制御処理中に、所定周期で割込処理を実行し、割込処理実行時に、遊技動作に関するコマンドデータが無い場合には、無操作コマンドを送信する割込処理実行手段（例えば、割込処理）と、
電源復帰時に所定の電源復帰処理を実行する電源復帰処理実行手段（例えば、電源投入時処理）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記電源復帰処理実行手段は、前記電源復帰処理開始後、前記割込処理実行手段による前記割込処理の実行が可能になるまで待機する処理（例えば、電源投入時処理中のＳ７及びＳ８）を行い、
前記割込処理実行手段は、前記電源復帰処理実行手段による前記待機の終了時に、前記割込処理を実行して前記無操作コマンドを送信し、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記コマンドデータは、コマンド種別と複数の通信パラメータとサム値とにより構成され、
複数の前記通信パラメータは、それぞれ複数の前記汎用レジスタに割り当てられ、
前記通信データ生成手段は、
前記コマンドデータの前記コマンド種別に応じて、前記通信パラメータに割り当てられた前記汎用レジスタに通信パラメータをセットした後、前記汎用レジスタにセットされた通信パラメータを、前記第２記憶手段内の所定の格納領域（例えば、通信データ一時格納領域）に格納し、
前記複数の通信パラメータのうち、前記コマンドデータの前記コマンド種別に基づいて使用されない通信パラメータがある場合にも、当該未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
前記コマンド種別と、通信パラメータに割り当てられた前記汎用レジスタに格納されているデータとに基づいて、前記コマンドデータのサム値を生成する
ことを特徴とする遊技機。
また、前記本発明の第１８の遊技機では、電源電圧の状態を監視する電源監視手段（例えば、電源監視ポート）を備え、
前記演算処理手段は、
前記電源電圧の状態が安定していない場合には、前記電源電圧の状態が安定するまで待機し、
前記電源電圧の状態が安定していることを条件に、前記演算処理手段のタイマー回路、シリアル通信回路及び乱数回路を初期化した後、前記第２記憶手段の所定の領域を使用して前記第２記憶手段が正常であるか否かを確認し、
前記第２記憶手段が正常であることを条件に、前記無操作コマンドを送信するようにしてもよい。
上記構成の本発明の第１７及び第１８の遊技機によれば、電源投入時における主制御基板及び副制御基板間の通信を安定動作させることができる。
［第１９及び第２０の遊技機］
従来、上述した構成の遊技機において、抽籤結果に基づいて、例えば、リールの入賞図柄の引き込み制御と呼ばれる制御や、リールの入賞図柄の蹴飛ばし制御と呼ばれる制御を実行する遊技機が知られている（例えば、特開２００２−２１９２１３号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性が複雑になるとともに、成立役（入賞役）の図柄組合せパターンが増大したため、主制御回路のＲＡＭ容量が圧迫されており、主制御回路で実行する処理の効率化を図り、主制御回路の限られたＲＡＭ容量を有効活用可能な技術の開発が求められている。
本発明は、上記第１１の課題を解決するためになされたものであり、本発明の第１１の目的は、主制御回路で実行する処理の効率化を図り、主制御回路のＲＡＭ容量を有効活用することが可能な遊技機を提供することである。
上記第１１の課題を解決するために、本発明では、以下のような構成の第１９の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
予め定められた確率で、内部当籤役に関するフラグステータス情報（例えば、当り要求フラグステータス）を決定する内部抽籤手段（例えば、内部抽籤処理）と、
前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段（例えば、図柄設定処理中のＳ３２１）と、
前記内部当籤役と、それに対応するフラグデータと、前記第２記憶手段内の前記フラグデータの格納先を指定する格納先データとの対応関係を規定し且つ前記第１記憶手段に記憶されたフラグデータテーブル（例えば、当り要求フラグテーブル）を前記第２記憶手段内に展開するフラグテーブル展開手段（例えば、図柄設定処理中のＳ３２４）と、
前記第２記憶手段内に配置され且つ前記フラグデータを格納するフラグデータ格納領域（例えば、当り要求フラグ格納領域）のアドレスを指定するフラグ格納領域指定手段（例えば、図柄設定処理中のＳ３２９）と、
前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記フラグデータを、対応する前記格納先データに基づいて、前記フラグテーブルから前記フラグデータ格納領域内に転送して格納するフラグデータ格納手段（例えば、図柄設定処理中のＳ３３０）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第１９の遊技機では、前記演算処理手段は、前記フラグデータテーブルの前記格納先データを示すオンビット情報を算出して、転送対象となる前記オンビット情報に設定されている前記フラグデータを前記フラグデータ格納領域に転送するようにしてもよい。
また、上記第１１の課題を解決するために、本発明では、以下のような構成の第２０の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、
予め定められた確率で、内部当籤役に関するフラグステータス情報（例えば、当り要求フラグステータス）を決定する内部抽籤手段（例えば、内部抽籤処理）と、
前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段（例えば、図柄設定処理中のＳ３２１）と、
前記内部当籤役と、それに対応する当籤フラグデータと、前記第２記憶手段内の前記当籤フラグデータの格納先を指定する格納先データとの対応関係を規定した当籤フラグデータテーブル（例えば、当り要求フラグテーブル）を前記第２記憶手段内に展開する当籤フラグテーブル展開手段（例えば、図柄設定処理中のＳ３２４）と、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記当籤フラグデータを格納する当籤フラグデータ格納領域（例えば、当り要求フラグ格納領域）のアドレスを指定する当籤フラグ格納領域指定手段（例えば、図柄設定処理中のＳ３２９）と、
前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記当籤フラグデータを、対応する前記格納先データに基づいて、前記当籤フラグテーブルから前記当籤フラグデータ格納領域内に転送して格納する当籤フラグデータ格納手段（例えば、図柄設定処理中のＳ３３０）と、
前記内部抽籤手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する入賞役決定手段（例えば、入賞検索処理）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域（例えば、入賞作動フラグ格納領域）のアドレスを指定する入賞フラグ格納領域指定手段（例えば、図柄コード取得処理中のＳ６４８）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する図柄コードデータを格納する図柄コード格納領域のアドレスを指定する図柄コード格納領域設定手段（例えば、図柄コード取得処理中のＳ６５０）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２０の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
上記構成の本発明の第１９及び第２０の遊技機によれば、主制御回路で実行する処理の効率化を図り、主制御回路のＲＡＭ（第２記憶手段）容量を有効活用することができる。
［第２１及び第２２の遊技機］
従来、上述した構成の遊技機において、内部当籤役と遊技者の停止操作とに基づきリール図柄の可変表示の停止制御を行い、図柄の組合せにより入賞判定を行い、入賞判定の結果に基づいてホッパー（メダル払出装置）を制御して、メダルの払出制御を行う遊技機が知られている（例えば、特開２００８−１１９４９８号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第１２の課題を解決するためになされたものであり、本発明の第１２の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第１２の課題を解決するために、本発明では、以下のような構成の第２１の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記停止制御手段による前記表示列の停止動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記停止操作検出手段による停止操作の検出結果を取得する停止操作検出結果取得手段（例えば、リール停止制御処理中のＳ７１４）と、
前記停止操作検出手段により所定の表示列に対する遊技者の停止操作が検出された場合に、前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記所定の表示列の変動表示の停止制御データを格納する停止制御データ格納領域のアドレスを指定する停止制御データ格納領域設定手段（例えば、図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ−（ｗＲ２＿ＣＴＲＬ−ｗＲ１＿ＣＴＲＬ）」）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２１の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
また、上記第１２の課題を解決するために、本発明では、以下のような構成の第２２の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段（例えば、引込優先順位取得処理）と、
前記停止制御手段による前記表示列の停止動作、及び、前記優先停止図柄決定手段による停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記停止操作検出手段による停止操作の検出結果を取得する停止操作検出結果取得手段（例えば、リール停止制御処理中のＳ７１４）と、
前記停止操作検出手段により所定の表示列に対する遊技者の停止操作が検出された場合に、前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且前記所定の表示列の変動表示の停止制御データを格納する停止制御データ格納領域のアドレスを指定する停止制御データ格納領域設定手段（例えば、図１３９中のソースコード「ＬＤＱ ＩＸ，ｗＲ１＿ＣＴＲＬ−（ｗＲ２＿ＣＴＲＬ−ｗＲ１＿ＣＴＲＬ）」）と、
前記優先停止図柄決定手段により、優先して、前記判定ライン上に停止表示させる図柄の組合せを決定する処理において、比較判定命令、処理のジャンプ先アドレスの指定命令及び処理のジャンプ動作命令を一つの命令で実行可能な所定の判定命令（例えば、「ＪＣＰ」命令）を実行することにより、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列（例えば、右リール３Ｒ）における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ（例えば、「ＡＮＹ」役）が含まれるか否かを判定するとともに、判定対象となる前記内部当籤役に対応する図柄の組合せに前記所定の図柄の組合せが含まれると判定された場合に、判定対象となる前記内部当籤役に対応する図柄の組合せの停止表示を禁止する任意役対応処理手段（例えば、引込優先順位取得処理中のＳ６８３）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２２の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
上記構成の本発明の第２１及び第２２の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第２３〜第２５の遊技機］
従来、上述した構成の遊技機において、図柄の停止制御時に引込優先順位テーブルを使用して図柄の停止制御を行う遊技機が知られている（例えば、特開２００７−１７５４５０号公報参照）。
ところで、従来、上述した遊技機特有の制限として、主制御回路のプログラム容量が、規則により小容量に制限されている。さらに、近年、遊技性の複雑化により主制御回路のＲＯＭの容量が圧迫されており、主制御回路で管理する処理プログラムやテーブルなどの容量削減が求められている。
本発明は、上記第１３の課題を解決するためになされたものであり、本発明の第１３の目的は、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることが可能な遊技機を提供することである。
上記第１３の課題を解決するために、本発明では、以下のような構成の第２３の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段（例えば、引込優先順位取得処理）と、
前記優先停止図柄決定手段による優先して停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記内部当籤役に対応する当籤フラグデータを格納する当籤フラグデータ格納領域（例えば、当り要求フラグ格納領域）のアドレスを指定する当籤フラグ格納領域指定手段（例えば、引込優先順位取得処理中のＳ６８６）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域（例えば、入賞作動フラグ格納領域）のアドレスを指定する入賞フラグ格納領域指定手段（例えば、引込優先順位取得処理中のＳ６８６）と、
前記当籤フラグデータとそれに対応する前記入賞フラグデータとの論理積演算を行う論理積演算手段（例えば、引込優先順位取得処理中のＳ６８６）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２３の遊技機では、前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列（例えば、右リール３Ｒ）における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ（例えば、「ＡＮＹ」役）が含まれる場合には、
前記演算処理手段は、前記当籤フラグ格納領域指定手段による前記当籤フラグデータ格納領域のアドレス指定処理、前記入賞フラグ格納領域指定手段による前記入賞フラグデータ格納領域のアドレス指定処理、及び、前記論理積演算手段による論理積演算処理が実行されないようにしてもよい。
また、上記第１３の課題を解決するために、本発明では、以下のような構成の第２４の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記内部当籤役決定手段により複数種の内部当籤役が決定された場合に、前記複数種の内部当籤役にそれぞれ対応する複数種の図柄の組合せの中なら、前記複数の表示列に跨って設定された判定ライン上に、優先して停止表示させる図柄の組合せを決定する優先停止図柄決定手段（例えば、引込優先順位取得処理）と、
前記優先停止図柄決定手段による優先して停止表示させる図柄の組合せの決定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記内部当籤役に対応する当籤フラグデータを格納する当籤フラグデータ格納領域（例えば、当り要求フラグ格納領域）のアドレスを指定する当籤フラグ格納領域指定手段（例えば、引込優先順位取得処理中のＳ６８６）と、
前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域（例えば、入賞作動フラグ格納領域）のアドレスを指定する入賞フラグ格納領域指定手段（例えば、引込優先順位取得処理中のＳ６８６）と、
前記当籤フラグデータとそれに対応する前記入賞フラグデータとの論理積演算を行う論理積演算手段（例えば、引込優先順位取得処理中のＳ６８６）と、
前記所定の読み出し命令を実行することにより、前記複数種の図柄の組合せ間における、停止表示させる図柄の組合せの優先順位を規定したデータテーブルを取得する優先順位データテーブル取得手段（例えば、引込優先順位取得処理中のＳ６８７）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２４の遊技機では、前記優先停止図柄決定手段により、優先して停止表示させる図柄の組合せを決定する処理において、判定対象となる前記内部当籤役に対応する図柄の組合せに、現在判定対象中の特定の表示列（例えば、右リール３Ｒ）における前記判定ライン上の停止図柄が任意となる所定の図柄の組合せ（例えば、「ＡＮＹ」役）が含まれる場合には、
前記演算処理手段は、前記当籤フラグ格納領域指定手段による前記当籤フラグデータ格納領域のアドレス指定処理、前記入賞フラグ格納領域指定手段による前記入賞フラグデータ格納領域のアドレス指定処理、及び、前記論理積演算手段による論理積演算処理が実行されないようにしてもよい。
また、上記第１３の課題を解決するために、本発明では、以下のような構成の第２５の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
イリーガルヒットエラーの発生の有無を判定するエラー検出手段（例えば、イリーガルヒットチェック処理）と、
前記エラー検出手段による判定動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタ（例えば、Ｑレジスタ）と、を有し、
前記エラー検出手段により、イリーガルヒットエラーの発生の有無を判定処理において、
前記演算処理手段は、
前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令（例えば、「ＬＤＱ」命令）を実行することにより、前記第２記憶手段内に配置され且つ前記複数の表示列に跨って設定された判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域（例えば、入賞作動フラグ格納領域）のアドレスを指定する入賞フラグ格納領域指定手段（例えば、イリーガルヒットチェック処理中のＳ７８１）と、
前記入賞フラグデータ格納領域に格納された前記入賞フラグデータと、それに対応する前記内部当籤役を示す当籤フラグデータとの論理積演算を行う論理積演算手段（例えば、イリーガルヒットチェック処理中のＳ７８４）と、
前記論理積演算手段による演算結果に基づいて、イリーガルヒットエラーの発生の有無を判定するエラー判定手段（例えば、イリーガルヒットチェック処理中のＳ７８５）と、を有し、
前記当籤フラグデータが格納される当籤フラグデータ格納領域（例えば、当り要求フラグ格納領域）の構成が、前記入賞フラグデータ格納領域の構成と同一である
ことを特徴とする遊技機。
また、前記本発明の第２５の遊技機では、前記拡張レジスタで指定可能な前記アドレスの一部が、前記アドレスを構成する上位側のアドレス値であるようにしてもよい。
さらに、前記本発明の第２５の遊技機では、前記演算処理手段は、前記エラー検出手段により、イリーガルヒットエラーが有ると判定された場合には、エラー処理を行うエラー処理手段を有し、
前記エラー処理手段は、前記イリーガルヒットエラーを視認可能に報知するとともに、前記イリーガルヒットエラーが解除されるまで、遊技を停止するようにしてもよい。
上記構成の本発明の第２３〜第２５の遊技機によれば、主制御回路で管理する処理プログラムやテーブルなどの容量を削減して主制御回路のＲＯＭの空き容量を増やし、該増えた容量分のＲＯＭの空き領域を利用して遊技性を高めることができる。
［第２６の遊技機］
従来、上述した構成の遊技機において、遊技制御基板（主制御基板）から演出制御基板（副制御基板）にコマンドデータを送信する遊技機が知られている（例えば、特開２０１３−０２７６５５号公報及び特開２０１４−０３３７５１号公報参照）。
ところで、近年、遊技性の多様化に伴い、副制御回路による演出制御において遊技性に係る処理が増える傾向がある。そのため、主制御回路から副制御回路に送信される通信データを改ざんする、「ゴト」と呼ばれる不正行為が発生しており、遊技店に損害を与えている。それに対して、従来、例えば上記特開２０１４−０３３７５１号公報等で提案されているように、主制御回路において送信データにゴト防止処理を施す対策も実施されている。しかしながら、このようなゴト防止処理の追加により、主制御回路のプログラム容量が圧迫されるという課題が発生している。
本発明は、上記第１４の課題を解決するためになされたものであり、本発明の第１４の目的は、送信データに不正（ゴト）防止処理を施すことなく、不正行為を抑止するとともに、不正防止処理による主制御回路のプログラム容量の圧迫を無くすことが可能な遊技機を提供することである。
上記第１４の課題を解決するために、本発明では、以下のような構成の第２６の遊技機を提供する。
前記遊技動作に関する通信データを送信するデータ送信手段（例えば、主制御回路９０）と、
前記通信データを作成する通信データ生成手段（例えば、通信データ格納処理）と、
前記通信データ生成手段による通信データの生成動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記演算処理手段は、
前記演算処理手段による前記演算処理の実行時に複数種のデータがそれぞれ格納される複数の汎用レジスタを有し、
前記演算処理手段は、
前記通信データ生成手段による通信データの生成処理において、
前記通信データを構成する複数種の通信パラメータをそれぞれ前記複数の汎用レジスタに割り当て、
前記通信データを構成する複数種の通信パラメータのうち、前記通信データの種別に基づいて通信パラメータを、前記複数の汎用レジスタのうちの対応する汎用レジスタにセットし、
前記汎用レジスタにセットされた通信パラメータを、前記第２記憶手段内の所定の格納領域（通信データ一時格納領域）に格納し、
前記複数種の通信パラメータのうち、通信データの生成時に未使用の通信パラメータに対応付けられた汎用レジスタに格納されているデータを通信パラメータとして前記所定の格納領域に格納し、
前記複数種の通信パラメータに応じて前記複数の汎用レジスタにセットされたデータに基づいて、前記通信データのサム値を生成する
ことを特徴とする遊技機。
また、前記本発明の第２６の遊技機では、前記通信データ生成手段は、前記第２記憶手段内の所定の格納領域に空きが無い場合には、前記複数の汎用レジスタにセットされた前記通信パラメータを前記第２記憶手段内の所定の格納領域に格納することなく通信データの生成処理を終了するようにしてもよい。
上記構成の本発明の第２６の遊技機によれば、送信データ（通信データ）に不正防止処理を施すことなく、不正行為を抑止することができるとともに、不正防止処理による主制御回路のプログラム容量の圧迫も無くすことができる。
［第２７の遊技機］
従来、上述した構成の遊技機において、主制御回路の制御により払い出されたメダルの枚数に応じて、クレジット数を更新する機能を備えた遊技機が知られている（例えば、特開２００９−０７７９７７号公報参照）。
ところで、従来、ＡＲＴ中やボーナス中の遊技では、メダルの払い出しが発生する頻度が高くなるが、この際、メダル１枚単位の払出間隔は一律（一定）で制御されることが多い。この場合、メダル払出期間において無駄な待ち時間が発生する。それゆえ、例えば、ＡＲＴのように長時間の遊技では、遊技期間が無駄に長くなり、遊技者にとって精神的負担となる可能性がある。
本発明は、上記第１５の課題を解決するためになされたものであり、本発明の第１５の目的は、メダル払出期間において、無駄な待ち時間を減らし、遊技者の精神的負担を軽減することが可能な遊技機を提供することである。
上記第１５の課題を解決するために、本発明では、以下のような構成の第２７の遊技機を提供する。
遊技媒体の投入操作を検出する投入操作検出手段（例えば、ＢＥＴスイッチ７７）と、
前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段（例えば、３つのリール３Ｌ，３Ｃ，３Ｒ）と、
遊技者による停止操作の検出を行う停止操作検出手段（例えば、ストップスイッチ基板８０）と、
前記内部当籤役決定手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段（例えば、リール停止制御処理）と、
前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記複数の表示列に跨って設定された判定ライン上に、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する特典付与判定手段（例えば、入賞検索処理）と、
前記特典付与判定手段により前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたと判定された場合に、前記遊技媒体を払い出す遊技媒体払出手段（例えば、入賞チェック・メダル払出処理）と、
前記遊技媒体を貯留する遊技媒体貯留手段（例えば、クレジット機能）と、
前記遊技媒体払出手段による前記遊技媒体の払出動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、を備え、
前記演算処理手段は、
前記特典付与判定手段により前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが前記判定ライン上に停止表示されたと判定され、且つ、前記遊技媒体貯留手段に貯留されている前記遊技媒体の貯留数がその上限値未満である場合には、前記遊技媒体の貯留数に１を加算する遊技媒体加算手段（例えば、入賞チェック・メダル払出処理中のＳ８０５）と、
前記遊技媒体加算手段により前記遊技媒体の貯留数に前記遊技媒体が１加算された後、前記遊技媒体の払い出しに係る内部当籤役に対応する図柄の組合せが停止表示された際に付与される前記遊技媒体の全払出数の払い出しが終了したか否かを判定する払出終了判定手段（例えば、入賞チェック・メダル払出処理中のＳ８０７）と、
前記払出終了判定手段により前記遊技媒体の全払出数の払い出しが終了していないと判定された場合に、所定期間、遊技に関する操作が無効になるウェイトを発生させるウェイト発生手段（例えば、入賞チェック・メダル払出処理中のＳ８０８）と、を有する
ことを特徴とする遊技機。
また、前記本発明の第２７の遊技機では、前記演算処理手段は、所定周期で割込処理を実行する割込処理実行手段を有し、
前記ウェイト発生手段による遊技に関する操作が無効となる前記ウェイトでは、前記割込処理実行手段による割込処理が予め定められた回数実行されるようにしてもよい。
上記構成の本発明の第２７の遊技機によれば、メダル（遊技媒体）払出期間において、無駄な待ち時間を減らし、遊技者の精神的負担を軽減することができる。
［第２８及び第２９の遊技機］
従来、上述した構成の遊技機において、内部当籤役やＡＴ遊技を決定するための抽籤テーブルがＲＯＭに記憶された遊技機が知られている（例えば、特開２００９−１２５４５９号公報参照）。
ところで、上記特開２００９−１２５４５９号公報に記載の遊技機では、ＡＴ遊技の抽籤テーブルや抽籤処理プログラムは、記憶容量に余裕のある、副制御基板に設けられたＲＯＭに保存されている。しかしながら、近年の遊技機業界に特有の理由から、ＡＴ遊技の抽籤に係るテーブル及びプログラムも主制御基板に設けられたＲＯＭに記憶する必要がある。このため、小容量に制限されている主制御基板のＲＯＭ容量が圧迫されることになる。
本発明は、上記第１６の課題を解決するためになされたものであり、本発明の第１６の目的は、主制御回路の処理で用いるデータの容量を削減し、主制御回路のＲＯＭの空き容量を増やすことが可能な遊技機を提供することである。
上記第１６の課題を解決するために、本発明では、以下のような構成の第２８の遊技機を提供する。
遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を特典として付与するか否かを抽籤により決定する特典付与決定手段（例えば、ＣＴ中ＣＴ抽籤処理）と、
前記特典付与決定手段により参照される抽籤テーブル（例えば、ＣＴ中ＣＴ当籤抽籤テーブル）と、を備え、
前記抽籤テーブルでは、
抽籤対象となる前記内部当籤役の種別を指定する判定データ（例えば、判定ビット）と、前記判定データで指定される抽籤対象の前記内部当籤役の抽籤値とが規定され、
抽籤対象外となる前記内部当籤役の抽籤値は規定されず、
当籤確率が１００％未満である抽籤対象の前記内部当籤役の抽籤値には０以外の値が規定され、当籤確率が１００％である抽籤対象の前記内部当籤役の抽籤値には０が規定されている
ことを特徴とする遊技機。
また、前記本発明の第２８の遊技機では、前記特典付与決定手段は、
ソフトラッチ乱数から１バイトの乱数値を取得し、
取得した前記乱数値と前記抽籤値とを用いて抽籤することにより、前記遊技者にとって有利な遊技状態を特典として付与するか否かを決定するようにしてもよい。
上記第１６の課題を解決するために、本発明では、以下のような構成の第２９の遊技機を提供する。
遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
前記内部当籤役決定手段により決定された内部当籤役に基づいて、遊技者にとって有利な遊技状態を特典として付与するか否かを抽籤により決定する特典付与決定手段（例えば、ＣＴ中ＣＴ抽籤処理）と、
前記特典付与決定手段により参照され、前記内部当籤役の種別毎に設けられた抽籤テーブル（例えば、ＣＴ中ＣＴ当籤抽籤テーブル）と、
現在決定されている内部当籤役に対応付けられた前記抽籤テーブルを選択するための抽籤テーブル選択テーブル（例えば、当籤役別テーブル選択相対テーブル）と、を備え、
前記抽籤テーブル選択テーブルでは、
前記内部当籤役の種別毎に、該種別の内部当籤役が抽籤対象であるか否かを判別可能であり且つ該種別の内部当籤役に対応付けられた前記抽籤テーブルの配置先を指定可能な選択値が規定され、
抽籤対象外となる前記内部当籤役の前記選択値には、前記特典付与決定手段による抽籤結果をハズレ扱いとする０が規定され、
抽籤対象となる前記内部当籤役の前記選択値には、０以外のデータが規定されている
ことを特徴とする遊技機。
また、前記本発明の第２９の遊技機では、前記抽籤テーブル選択テーブルの前記選択値は、選択する前記抽籤テーブルまでの相対値であり、該相対値が１バイトの値であるようにしてもよい。
上記構成の本発明の第２８及び第２９の遊技機によれば、主制御回路の処理で用いるデータの容量を削減し、主制御回路のＲＯＭの空き容量を増やすことができる。
［第３０の遊技機］
従来、上述した構成の遊技機では、主制御基板に搭載されたＲＯＭ内の決まった領域にプログラム及びテーブルがそれぞれ配置されている（例えば、特開２０１２−１１０６３５号公報参照）。
ところで、上記特開２０１２−１１０６３５号公報に記載の遊技機のように、主制御基板のＲＯＭに配置可能なプログラム及びテーブルは、遊技機業界の規則上、制限されており、主制御基板のＲＯＭ内におけるプログラム及びテーブルの拡張性は著しく乏しい。
本発明は、上記第１７の課題を解決するためになされたものであり、本発明の第１７の目的は、主制御基板のＲＯＭ内におけるプログラム及びテーブルの拡張性を高めることが可能な遊技機を提供することである。
上記第１７の課題を解決するために、本発明では、以下のような構成の第３０の遊技機を提供する。
遊技動作を制御するための演算処理を行う演算処理手段（例えば、メインＣＰＵ１０１）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段（例えば、メインＲＯＭ１０２）と、
前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段（例えば、メインＲＡＭ１０３）と、を備え、
前記第１記憶手段には、遊技者により実施される遊技の遊技性に関与する処理の実行に必要な情報が記憶された遊技用記憶領域（例えば、遊技用ＲＯＭ領域）と、前記遊技用記憶領域とは異なる領域に配置され且つ遊技者により実施される遊技の遊技性に関与しない処理の実行に必要な情報が記憶された規定外記憶領域（例えば、規定外ＲＯＭ領域）とが設けられている
ことを特徴とする遊技機。
また、前記本発明の第３０の遊技機では、前記第２記憶手段には、遊技者により実施される遊技の遊技性に関与する処理の実行に必要な情報が一時的に記憶される遊技用作業領域及び遊技用スタック領域を含む遊技用一時記憶領域（例えば、遊技用ＲＡＭ領域）と、前記遊技用一時記憶領域とは異なる領域に配置され、且つ、遊技者により実施される遊技の遊技性に関与しない処理の実行に必要な情報が一時的に記憶される規定外作業領域及び規定外スタック領域を含む規定外一時記憶領域（例えば、規定外ＲＡＭ領域）とが設けられているようにしてもよい。
さらに、前記本発明の第３０の遊技機では、前記演算処理手段は、専用レジスタとしてスタックポインタを有し、
前記演算処理手段は、
前記第１記憶手段の前記規定外記憶領域に記憶されたプログラムを実行する場合には、前記スタックポインタに前記第２記憶手段の規定外スタック領域のアドレスを設定し、
前記第１記憶手段の前記規定外記憶領域に記憶されたプログアムを終了する場合には、前記規定外記憶領域に記憶されたプログラムを実行するときに退避させた前記第２記憶手段の前記遊技用スタック領域のアドレスを前記スタックポインタに設定して、前記第１記憶領域の前記遊技用記憶領域に記憶されたプログラムに戻すようにしてもよい。
上記構成の本発明の第３０の遊技機によれば、主制御基板のＲＯＭ内におけるプログラム及びテーブルの拡張性を高めることができる。
［第３１の遊技機］
従来、上述した構成の遊技機において、主制御回路で決定された内部当籤役の情報を副制御回路の演出制御で用いるために、内部当籤役を、その種別をグループ単位でまとめるサブフラグに変換する機能を備えた遊技機が知られている（例えば、特開２０１０−０５１４７１号公報参照）。
上記特開２０１０−０５１４７１号公報に記載の遊技機では、内部当籤役をサブフラグに変換するための変換テーブルや変換処理プログラムは、記憶容量に余裕のある、副制御基板に設けられたＲＯＭに保存されている。しかしながら、近年の遊技機業界に特有の理由から、主制御回路で決定された内部当籤役の情報を副制御回路に送信できなくなり、サブフラグに係る変換テーブルや変換処理プログラムも主制御基板に設けられたＲＯＭに記憶する必要がある。この場合、これらのテーブルやプログラムにより、小容量に制限されている主制御基板のＲＯＭ容量が圧迫されることになる。そこで、サブフラグに係る変換テーブルや変換処理プログラムによる主制御基板のＲＯＭ容量への圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行える技術の開発が求められている。
本発明は、上記第１８の課題を解決するためになされたものであり、本発明の第１８の目的は、主制御基板のＲＯＭ容量の圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行えることが可能な遊技機を提供することである。
上記第１８の課題を解決するために、本発明では、以下のような構成の第３１の遊技機を提供する。
遊技者による開始操作を検出する開始操作検出手段（例えば、スタートスイッチ７９）と、
前記開始操作検出手段による開始操作の検出に基づいて予め定められた確率で内部当籤役を決定する内部当籤役決定手段（例えば、内部抽籤処理）と、
前記内部当籤役決定手段により決定された内部当籤役を、変換テーブルを参照して、第１のサブフラグ（例えば、サブフラグ）に変換する第１サブフラグ変換手段（例えば、サブフラグ変換処理）と、
前記第１サブフラグ変換手段による変換処理で得られた前記第１のサブフラグを、抽籤テーブル（例えば、各種フラグ変換抽籤テーブル）を参照して、抽籤により第２のサブフラグ（例えば、サブフラグＥＸ）に変換する第２サブフラグ変換手段（例えば、フラグ変換処理）と、を備え、
前記変換テーブルでは、前記内部当籤役と、前記内部当籤役に対応付けられた制御ステータスデータと、前記第１のサブフラグとの対応関係が規定され、同じ種別の前記第１のサブフラグに対して、同じ値の前記制御ステータスデータが割り付けられ、
前記第２サブフラグ変換手段による抽籤は、前記制御ステータスデータに基づいて行われる
ことを特徴とする遊技機。
また、前記本発明の遊技機では、前記遊技動作に関するコマンドデータを送信するデータ送信手段を備え、
前記データ送信手段は、前記開始操作検出手段が開始操作を検出したことを契機として、前記第１のサブフラグをコマンドデータの通信パラメータとして送信するようにしてもよい。
上記構成の本発明の第３１の遊技機によれば、主制御基板のＲＯＭ容量の圧迫を抑制するとともに、遊技機の機種、企画、仕様等の変更への対応を効率良く行えることができる。
１…パチスロ、３Ｌ，３Ｃ，３Ｒ…リール、４…リール表示窓、６…情報表示器、１１…表示装置、１７Ｌ，１７Ｃ，１７Ｒ…ストップボタン、１８…サブ表示装置、７１…主制御基板、７２…副制御基板、９０…主制御回路、９１…マイクロプロセッサ、１０１…メインＣＰＵ、１０２…メインＲＯＭ、１０３…メインＲＡＭ、１０７…演算回路、１１４…第１シリアル通信回路、１１５…第２シリアル通信回路、２００…副制御回路、２０１…サブＣＰＵ２０１、３０１…第１インターフェースボード、３０２…第２インターフェースボード

Claims (2)

  1. 遊技媒体の投入操作を検出する投入操作検出手段と、
    前記投入操作検出手段による投入操作の検出された後、遊技者による開始操作を検出する開始操作検出手段と、
    複数の表示列を含み、前記開始操作検出手段による開始操作の検出に基づいて、各表示列に設けられた図柄を変動表示する変動表示手段と、
    遊技者による停止操作の検出を行う停止操作検出手段と、
    遊技動作を制御するための演算処理を行う演算処理手段と、
    前記演算処理手段による前記演算処理の実行に必要な情報が記憶された第１記憶手段と、
    前記演算処理手段による前記演算処理の実行に必要な情報が記憶される第２記憶手段と、を備え、
    前記演算処理手段は、
    前記演算処理手段による前記演算処理の実行時にデータが格納される汎用レジスタと、
    前記演算処理手段による前記演算処理の実行時にデータが格納され、該格納されたデータにより前記第１記憶手段又は前記第２記憶手段内のアドレスの一部を指定可能な拡張レジスタと、
    予め定められた確率で、内部当籤役の当籤番号に関するフラグステータス情報を決定する内部抽籤手段と、
    前記内部抽籤手段により取得された前記フラグステータス情報から内部当籤役を生成する内部当籤役生成手段と、
    前記内部当籤役と、それに対応する、前記複数の表示列に跨って設定された判定ライン上に停止表示可能な図柄の組合せを示す当籤フラグデータと、前記第２記憶手段内の前記当籤フラグデータの格納先を指定する格納先データとの対応関係を規定した当籤フラグデータテーブルを前記第２記憶手段内に展開する当籤フラグテーブル展開手段と、
    前記拡張レジスタを用いて前記第２記憶手段内のアドレス指定を行うことができる所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記当籤フラグデータを格納する当籤フラグデータ格納領域のアドレスを指定する当籤フラグ格納領域指定手段と、
    前記内部当籤役生成手段により生成された前記内部当籤役に対応する前記当籤フラグデータを、対応する前記格納先データに基づいて、前記当籤フラグデータテーブルから前記当籤フラグデータ格納領域内に転送して格納する当籤フラグデータ格納手段と、
    前記内部抽籤手段の決定結果と前記停止操作検出手段による停止操作の検出とに基づいて、前記図柄の変動表示を停止させる停止制御手段と、
    前記停止制御手段により前記複数の表示列の変動表示が停止された場合に、前記判定ライン上に、前記内部当籤役に対応する図柄の組合せが停止表示されたか否かを判定する入賞役決定手段と、
    前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示された図柄の組合せに対応する入賞フラグデータを格納する入賞フラグデータ格納領域のアドレスを指定する入賞フラグ格納領域指定手段と、
    前記所定の読み出し命令を実行することにより、前記第２記憶手段内に配置され且つ前記判定ライン上に停止表示可能な図柄の組合せに対応する図柄コードデータを格納する図柄コード格納領域のアドレスを指定する図柄コード格納領域設定手段と、を有し、
    前記当籤フラグデータ格納領域は、複数のブロックで構成され、
    前記当籤フラグデータテーブルは、前記内部当籤役の種類に対応する前記当籤フラグデータ格納領域が属するブロックごとに設けられた格納先データと、当該格納先データに対応付けられた当該ブロックごとの前記当籤フラグデータの群とにより構成される
    ことを特徴とする遊技機。
  2. 前記演算処理手段は、前記入賞フラグ格納領域指定手段により前記入賞フラグデータ格納領域のアドレスが指定され、前記図柄コード格納領域設定手段により前記図柄コード格納領域のアドレスが指定された際には、前記入賞フラグデータ格納領域のデータ長も指定する
    ことを特徴とする請求項１に記載の遊技機。
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