JP6542144B2 - Semiconductor device and method of manufacturing the same - Google Patents

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Description

本発明の実施形態は、グラフェン層を含む配線（グラフェン配線）を備える半導体装置およびその製造方法に関する。   Embodiments of the present invention relate to a semiconductor device provided with a wiring (graphene wiring) including a graphene layer and a method of manufacturing the same.

近年、ＬＳＩ配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。これを解決するために、ＬＳＩの配線材料として、低抵抗金属である銅が主に用いられている。しかし、今後、配線構造の微細化がさらに進むと、銅を用いても上記問題が生じる。   In recent years, in the LSI wiring structure, the miniaturization of wiring progresses, and problems such as increase in electric resistivity due to interface inelastic scattering of electrons, increase in current density, and deterioration in reliability due to stress migration or electromigration occur. In order to solve this, copper which is a low resistance metal is mainly used as a wiring material of LSI. However, if the wiring structure is further miniaturized in the future, the above-mentioned problems occur even if copper is used.

そこで、ＬＳＩの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導（いわゆる、バリスティック（ballistic）伝導）をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。   Then, using graphene as a wiring material of LSI is examined. Graphene is known to perform quantization conduction (so-called ballistic conduction), and is expected as an ultra-low-resistance material replacing existing metal materials.

特開２０１２−８０００６号公報JP 2012-80006 A

本発明の目的は、グラフェン配線とその下の接続部材との間の接触不良を抑制できる半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of suppressing a contact failure between a graphene wire and a connection member thereunder, and a method for manufacturing the same.

実施形態の半導体装置は、導電領域と、前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材とを含む。前記半導体装置は、前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面の一部の領域を覆う、ハロゲン化合物を含むグラフェン配線をさらに含む。前記半導体装置は、前記接続部材の前記上面のうち前記一部の領域とは異なる領域を覆う、前記接続部材よりも前記ハロゲン化合物に対する耐腐食性が高い耐腐食部材をさらに含む。 The semiconductor device of the embodiment includes a conductive region, and a connection member provided on the conductive region, including a lower surface and an upper surface, wherein the lower surface is connected to the conductive region. The semiconductor device further includes a graphene wire including a halogen compound, which is connected to the conductive region via the connection member and covers a partial region of the upper surface of the connection member. The semiconductor device further includes the cover region different from the partial region, said connecting corrosion member has high corrosion resistance to the halogen compound than members of the upper surface of the connecting member.

実施形態の他の半導体装置は、導電領域と、前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材とを含む。前記半導体装置は、前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面を覆う、ハロゲン化合物を含むグラフェン配線をさらに含む。前記半導体装置は、前記接続部材の上部の側面を覆う、前記接続部材よりも前記ハロゲン化合物に対する耐腐食性が高い耐腐食部材をさらに含む。 Another semiconductor device of the embodiment includes a conductive region, and a connection member provided on the conductive region, including a lower surface and an upper surface, wherein the lower surface is connected to the conductive region. The semiconductor device further includes a graphene wire including a halogen compound , connected to the conductive region via the connection member and covering the upper surface of the connection member. The semiconductor device may cover the side surfaces of the upper portion of the connecting member, further comprising a high corrosion member corrosion resistance to the halogen compound than said connecting member.

実施形態の半導体装置の製造方法は、導電領域上に、下面および上面を含み、前記下面が前記導電領域に接続された接続部材を形成する工程と、前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面の一部の領域を覆うグラフェン配線を形成する工程と、前記接続部材の前記上面のうち前記一部の領域とは異なる領域を覆う、前記接続部材よりもハロゲン化合物に対する耐腐食性が高い耐腐食部材を形成する工程とを含む。前記製造方法は、前記耐腐食部材を形成した後、前記グラフェン配線中に前記ハロゲン化合物を含むドーパントを導入する工程をさらに含む。 A method of manufacturing a semiconductor device according to an embodiment includes the steps of: forming a connection member including a lower surface and an upper surface on a conductive region, the lower surface being connected to the conductive region; and connecting to the conductive region via the connection member And forming a graphene wire covering a partial region of the upper surface of the connection member, and covering the region different from the partial region of the upper surface of the connection member compared to the connection member Forming a corrosion resistant member having high corrosion resistance to a halogen compound. The method further includes the step of introducing a dopant containing the halogen compound into the graphene wiring after forming the corrosion resistant member.

図１は、第１の実施形態第に係る半導体装置を示す平面図である。FIG. 1 is a plan view showing a semiconductor device according to a first embodiment. 図２Ａは、図１の一点鎖線２Ａ−２Ａに沿った断面図である。FIG. 2A is a cross-sectional view taken along dashed-dotted line 2A-2A in FIG. 図２Ｂは、図１の一点鎖線２Ｂ−２Ｂに沿った断面図である。FIG. 2B is a cross-sectional view taken along dashed-dotted line 2B-2B in FIG. 図３は、グラフェン配線とプラグとの間に合わせずれが生じた半導体装置を示す断面図である。FIG. 3 is a cross-sectional view showing a semiconductor device in which misalignment occurs between the graphene wiring and the plug. 図４は、第１の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 4 is a plan view for explaining the method for manufacturing a semiconductor device according to the first embodiment. 図５Ａは、図４の一点鎖線５Ａ−５Ａに沿った断面図である。FIG. 5A is a cross-sectional view taken along an alternate long and short dash line 5A-5A of FIG. 図５Ｂは、図４の一点鎖線５Ｂ−５Ｂに沿った断面図である。FIG. 5B is a cross-sectional view along dashed dotted line 5B-5B in FIG. 4. 図６は、図４に続く第１の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 6 is a plan view for explaining the method for manufacturing the semiconductor device according to the first embodiment following to FIG. 図７Ａは、図６の一点鎖線７Ａ−７Ａに沿った断面図である。FIG. 7A is a cross-sectional view taken along an alternate long and short dash line 7A-7A of FIG. 図７Ｂは、図６の一点鎖線７Ｂ−７Ｂに沿った断面図である。7B is a cross-sectional view taken along dashed-dotted line 7B-7B in FIG. 図８は、図６に続く第１の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 8 is a plan view for explaining the method for manufacturing the semiconductor device according to the first embodiment first following FIG. 図９Ａは、図８の一点鎖線９Ａ−９Ａに沿った断面図である。9A is a cross-sectional view taken along dashed dotted line 9A-9A of FIG. 図９Ｂは、図８の一点鎖線９Ｂ−９Ｂに沿った断面図である。FIG. 9B is a cross-sectional view taken along an alternate long and short dash line 9B-9B in FIG. 図１０は、図８に続く第１の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 10 is a plan view for explaining the method for manufacturing the semiconductor device according to the first embodiment first following FIG. 8. 図１１Ａは、図１０の一点鎖線１１Ａ−１１Ａに沿った断面図である。11A is a cross-sectional view taken along dashed-dotted line 11A-11A in FIG. 図１１Ｂは、図１０の一点鎖線１１Ｂ−１１Ｂに沿った断面図である。11B is a cross-sectional view taken along dashed-dotted line 11B-11B in FIG. 図１２は、図１０に続く第１の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 12 is a plan view for explaining the method for manufacturing the semiconductor device according to the first embodiment first following FIG. 図１３Ａは、図１２の一点鎖線１３Ａ−１３Ａに沿った断面図である。13A is a cross-sectional view taken along dashed-dotted line 13A-13A in FIG. 図１３Ｂは、図１２の一点鎖線１３Ｂ−１３Ｂに沿った断面図である。13B is a cross-sectional view along dashed-dotted line 13B-13B in FIG. 図１４は、グラフェン配線の線幅がプラグの直径よりも大きい構造を示す断面図である。FIG. 14 is a cross-sectional view showing a structure in which the line width of the graphene wiring is larger than the diameter of the plug. 図１５Ａは、耐腐食部材を備えておらず、グラフェン配線とプラグとの間に空洞が形成された半導体装置を示す断面図である。FIG. 15A is a cross-sectional view showing a semiconductor device which is not provided with a corrosion resistant member and in which a cavity is formed between a graphene wire and a plug. 図１５Ｂは、耐腐食部材を備えておらず、グラフェン配線とプラグとの間に絶縁体が形成され半導体装置を示す断面図である。FIG. 15B is a cross-sectional view showing a semiconductor device without the corrosion resistant member and in which an insulator is formed between the graphene wiring and the plug. 図１６は、第２の実施形態第に係る半導体装置を示す断面図である。FIG. 16 is a cross-sectional view showing the semiconductor device according to the second embodiment. 図１７は、第３の実施形態第に係る半導体装置を示す断面図である。FIG. 17 is a cross-sectional view showing the semiconductor device according to the third embodiment. 図１８は、第３の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 18 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment. 図１９は、図１８に続く第３の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 19 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment following the step shown in FIG. 図２０は、図１９に続く第３の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 20 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment following the step shown in FIG. 図２１は、図２０に続く第３の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 21 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment, which is subsequent to FIG. 図２２は、第４の実施形態第に係る半導体装置を示す断面図である。FIG. 22 is a cross-sectional view showing the semiconductor device according to the fourth embodiment. 図２３は、第５の実施形態第に係る半導体装置を示す断面図である。FIG. 23 is a cross-sectional view showing the semiconductor device according to the fifth embodiment. 図２４は、第５の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 24 is a plan view for illustrating the method for manufacturing the semiconductor device according to the fifth embodiment. 図２５は、図２４の一点鎖線２５−２５に沿った断面図である。25 is a cross-sectional view taken along an alternate long and short dash line 25-25 in FIG. 図２６は、図２４に続く第５の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 26 is a plan view for illustrating the method for manufacturing the semiconductor device according to the fifth embodiment subsequent to FIG. 24. 図２７は、図２６の一点鎖線２７−２７に沿った断面図である。27 is a cross-sectional view taken along an alternate long and short dash line 27-27 in FIG. 図２８は、図２６に続く第５の実施形態第に係る半導体装置の製造方法を説明するための平面図である。FIG. 28 is a plan view for illustrating the method for manufacturing the semiconductor device according to the fifth embodiment subsequent to FIG. 図２９は、図２８の一点鎖線２９−２９に沿った断面図である。FIG. 29 is a cross-sectional view taken along an alternate long and short dash line 29-29 in FIG. 図３０は、第６の実施形態第に係る半導体装置を示す断面図である。FIG. 30 is a cross-sectional view showing a semiconductor device according to the sixth embodiment. 図３１は、第６の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 31 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the sixth embodiment. 図３２は、図３１に続く第６の実施形態第に係る半導体装置の製造方法を説明するための断面図である。32 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the sixth embodiment following the step shown in FIG. 図３３は、第７の実施形態第に係る半導体装置を示す断面図である。FIG. 33 is a cross-sectional view showing a semiconductor device according to the seventh embodiment. 図３４は、第８の実施形態第に係る半導体装置を示す平面図である。FIG. 34 is a plan view showing a semiconductor device according to the eighth embodiment. 図３５Ａは、図３４の一点鎖線３５Ａ−３５Ａに沿った断面図である。FIG. 35A is a cross-sectional view along dashed dotted line 35A-35A in FIG. 図３５Ｂは、図３４の一点鎖線３５Ｂ−３５Ｂに沿った断面図である。FIG. 35B is a cross-sectional view along dashed dotted line 35B-35B in FIG. 図３６Ａは、第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 36A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment. 図３６Ｂは、第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。36B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment. FIG. 図３７Ａは、図３６Ａに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 37A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 36A. 図３７Ｂは、図３６Ｂに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。37B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 36B. 図３８Ａは、図３７Ａに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 38A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 37A. 図３８Ｂは、図３７Ｂに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 38B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 37B. 図３９Ａは、図３８Ａに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。39A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 38A. 図３９Ｂは、図３８Ｂに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。39B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 38B. 図４０Ａは、図３９Ａに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 40A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 39A. 図４０Ｂは、図３９Ｂに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。40B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 39B. 図４１Ａは、図４０Ａに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 41A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment subsequent to FIG. 40A. 図４１Ｂは、図４０Ｂに続く第８の実施形態第に係る半導体装置の製造方法を説明するための断面図である。41B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the eighth embodiment following the step shown in FIG. 40B. 図４２は、第８の実施形態第に係る半導体装置の変形例を示す断面図である。FIG. 42 is a cross-sectional view showing a modification of the semiconductor device according to the eighth embodiment. 図４３は、第９の実施形態第に係る半導体装置を示す平面図である。FIG. 43 is a plan view showing a semiconductor device according to the ninth embodiment. 図４４Ａは、図４３の一点鎖線４４Ａ−４４Ａに沿った断面図である。FIG. 44A is a cross-sectional view along dashed dotted line 44A-44A in FIG. 図４４Ｂは、図４３の一点鎖線４４Ｂ−４４Ｂに沿った断面図である。44B is a cross-sectional view along dashed dotted line 44B-44B in FIG. 図４５Ａは、図４３の一点鎖線４４Ａ−４４Ａに沿った断面図に相当する断面図である。45A is a cross-sectional view corresponding to a cross-sectional view along dashed-dotted line 44A-44A in FIG. 図４５Ｂは、図４３の一点鎖線４４Ｂ−４４Ｂに沿った断面図に相当する断面図である。45B is a cross-sectional view corresponding to a cross-sectional view along dashed-dotted line 44B-44B in FIG. 図４６Ａは、第９の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 46A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the ninth embodiment. 図４６Ｂは、第９の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 46B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the ninth embodiment. 図４７Ａは、図４６Ａに続く第９の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 47A is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the ninth embodiment going on, following FIG. 46A. 図４７Ｂは、図４６Ｂに続く第９の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 47B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the ninth preferred embodiment, following FIG. 46B. 図４８は、第９の実施形態第に係る半導体装置の変形例を示す断面図である。FIG. 48 is a cross-sectional view showing a modification of the semiconductor device according to the ninth embodiment. 図４９は、第１０の実施形態第に係る半導体装置を示す平面図である。FIG. 49 is a plan view showing a semiconductor device according to the tenth embodiment. 図５０Ａは、図４９の一点鎖線５０Ａ−５０Ａに沿った断面図である。50A is a cross-sectional view along dashed dotted line 50A-50A in FIG. 図５０Ｂは、図４９の一点鎖線５０Ｂ−５０Ｂに沿った断面図である。50B is a cross-sectional view along dashed dotted line 50B-50B in FIG. 図５１Ａは、第１０の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 51A is a cross-sectional view for illustrating the method for manufacturing the semiconductor device according to the tenth embodiment. 図５１Ｂは、第１０の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 51B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the tenth embodiment. 図５２Ａは、図５１Ａに続く第１０の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 52A is a cross-sectional view for describing the method for manufacturing the semiconductor device according to the tenth preferred embodiment, following FIG. 51A. 図５２Ｂは、図５１Ｂに続く第１０の実施形態第に係る半導体装置の製造方法を説明するための断面図である。FIG. 52B is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the tenth preferred embodiment, following FIG. 51B. 図５３は、第１０の実施形態第に係る半導体装置の変形例を示す断面図である。FIG. 53 is a cross-sectional view showing a modification of the semiconductor device according to the tenth embodiment.

以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. The drawings are schematic or conceptual, and the dimensions and proportions of the drawings are not necessarily the same as the actual ones. Further, in the drawings, the same reference numerals denote the same or corresponding parts, and duplicate explanations will be given as necessary.

（第１の実施形態）
図１は、第１の実施形態第に係る半導体装置を示す平面図である。図２Ａおよび図２Ｂは、それぞれ、図１の一点鎖線２Ａ−２Ａおよび一点鎖線２Ｂ−２Ｂに沿った断面図である。 First Embodiment
FIG. 1 is a plan view showing a semiconductor device according to a first embodiment. 2A and 2B are cross-sectional views taken along the dashed dotted line 2A-2A and the dashed dotted line 2B-2B in FIG. 1, respectively.

本実施形態の半導体装置は、複数のグラフェン配線３０を備えている。図１には、例示として四本のライン状のグラフェン配線３０が示されている。これらのグラフェン配線３０は、その配線長手方向に対して垂直な方向に配置されている。なお、グラフェン配線３０の数は、一本、二本、三本または五本以上でも構わない。グラフェン配線３０は、例えば、ビット線やゲート配線である。   The semiconductor device of the present embodiment includes a plurality of graphene wires 30. In FIG. 1, four linear graphene wires 30 are shown as an example. These graphene wires 30 are arranged in a direction perpendicular to the longitudinal direction of the wires. Note that the number of graphene wirings 30 may be one, two, three, or five or more. The graphene wiring 30 is, for example, a bit line or a gate wiring.

グラフェン配線３０は、下地層３００およびグラフェン層３０１を含む。本実施形態では、下地層３００は、下地導電層３００ａおよびその上に設けられた触媒層３００ｂを含む。下地導電層３００ａは省くことも可能である。下地層３００は、下地導電層３００ａおよび触媒層３００ｂとは別の層をさらに含んでいても構わない。グラフェン層３０１の形成方法によっては、下地層３００は省くことも可能である。   The graphene wiring 30 includes an underlayer 300 and a graphene layer 301. In the present embodiment, the base layer 300 includes a base conductive layer 300 a and a catalyst layer 300 b provided thereon. The underlying conductive layer 300a can be omitted. The underlayer 300 may further include another layer different from the underlayer conductive layer 300a and the catalyst layer 300b. Depending on the formation method of the graphene layer 301, the base layer 300 can be omitted.

下地導電層３００ａの材料は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）もしくはタングステン（Ｗ）、または、これらの金属の窒化物もしくは酸化物を含む。下地導電層３００ａは、例えば、ＰＶＤ（physical vapor deposition）プロセスを用いて形成される。   The material of the base conductive layer 300a includes, for example, titanium (Ti), tantalum (Ta), ruthenium (Ru) or tungsten (W), or a nitride or oxide of these metals. Base conductive layer 300a is formed, for example, using a PVD (physical vapor deposition) process.

触媒層３００ｂの材料は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）および銅（Ｃｕ）から選択された金属元素を含む。具体的には、触媒層３００ｂは、コバルト層、ニッケル層、鉄層、ルテニウム層または銅層である。触媒層３００ｂは、例えば、ＰＶＤ法を用いて形成される。   The material of the catalyst layer 300 b contains, for example, a metal element selected from cobalt (Co), nickel (Ni), iron (Fe), ruthenium (Ru) and copper (Cu). Specifically, the catalyst layer 300 b is a cobalt layer, a nickel layer, an iron layer, a ruthenium layer or a copper layer. The catalyst layer 300 b is formed using, for example, a PVD method.

グラフェン配線３０はその下の層間絶縁膜２０１中のプラグ２０３に接続されている。図１、図２Ａおよび図２Ｃには、プラグ２０３に接続されていないグラフェン配線３０も示されているが、当該グラフェン配線３０は図示しない領域でプラグに接続されている。   The graphene wiring 30 is connected to the plug 203 in the interlayer insulating film 201 below it. Although FIG. 1, FIG. 2A and FIG. 2C also show the graphene wiring 30 not connected to the plug 203, the graphene wiring 30 is connected to the plug in a region not shown.

グラフェン配線３０は、プラグ２０３を介して、プラグ２０３下の層間絶縁膜１０１中の配線１０２に接続されている。このように配線間を接続するプラグはヴィアプラグと呼ばれている。   The graphene wiring 30 is connected to the wiring 102 in the interlayer insulating film 101 below the plug 203 via the plug 203. The plug connecting between the wires in this way is called a via plug.

プラグ２０３は上面から下面に向かって幅が小さくなるテーパー状の側面を有する。プラグ２０３の上面および下面は円形の形状を有するが、楕円形や長方形等の他の形状を有していても構わない。   The plug 203 has tapered side surfaces whose width decreases from the upper surface to the lower surface. The upper and lower surfaces of the plug 203 have a circular shape, but may have other shapes such as an oval or a rectangle.

また、本実施形態では、プラグ２０３の側面および底面はバリアメタル膜２０２で覆われている。バリアメタル膜２０２およびプラグ２０３を含むプラグ構造は層間絶縁膜２０１を貫通するが、プラグ２０３は層間絶縁膜２０１を貫通はしない。層間絶縁膜２０１はプラグ２０３側面を囲む。プラグ２０３の材料によっては、バリアメタル膜２０２は不要である。この場合、プラグ２０３は層間絶縁膜２０１を貫通する。   Further, in the present embodiment, the side surface and the bottom surface of the plug 203 are covered with the barrier metal film 202. The plug structure including the barrier metal film 202 and the plug 203 penetrates the interlayer insulating film 201, but the plug 203 does not penetrate the interlayer insulating film 201. The interlayer insulating film 201 surrounds the side surface of the plug 203. Depending on the material of the plug 203, the barrier metal film 202 is not necessary. In this case, the plug 203 penetrates the interlayer insulating film 201.

プラグ２０３の材料は、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）もしくはバナジウム（Ｖ）の少なくとも１つ、または、これらの金属の少なくとも１つを含む合金である。   The material of the plug 203 is, for example, silver (Ag), aluminum (Al), gold (Au), cobalt (Co), chromium (Cr), copper (Cu), iron (Fe), nickel (Ni), tantalum Ta) at least one of titanium (Ti), tungsten (W) or vanadium (V), or an alloy containing at least one of these metals.

プラグ２０３がグラフェンの触媒機能を有する材料（例えば、Ｃｏ、Ｃｕ、Ｆｅ、Ｎｉ）を含む場合、下地層３００は省いても構わない。   When the plug 203 contains a material having a catalytic function of graphene (for example, Co, Cu, Fe, Ni), the base layer 300 may be omitted.

プラグ２０３の上面のうち上記一部の領域（中央領域）と異なる領域（中央領域の左右の領域）は層状の耐腐食部材３０２によって覆われている。本実施形態では、バリアメタル膜２０２の上面も耐腐食部材３０２によって覆われている。   Areas (left and right areas of the central area) different from the partial area (central area) of the upper surface of the plug 203 are covered with a layered corrosion resistant member 302. In the present embodiment, the upper surface of the barrier metal film 202 is also covered by the corrosion resistant member 302.

耐腐食部材３０２はプラグ２０３よりも耐腐食性が高い。例えば、耐腐食部材３０２は、ハロゲン化合物（例えば、Ｗ、Ｃｕ、ＴｉまたはＴｉＮの塩化物、Ｃｌ2 、Ｂｒ2 、ＦｅＣｌ3 、ＭｏＣｌ5 またはＡｓＦ5 ）に対する耐腐食性がプラグ２０３よりも高い。耐腐食部材３０２の材料は、例えば、シリコン酸化物、シリコン窒化物、炭素、炭化物、Ｔａ、Ｔａ合金、Ｚｒ、Ｚｒ合金、Ｎｉである。 The corrosion resistant member 302 is more resistant to corrosion than the plug 203. For example, the corrosion resistant member 302 is more corrosion resistant to the halogen compound (eg, chloride of W, Cu, Ti or TiN, Cl 2 , Br 2 , FeCl 3 , MoCl 5 or AsF 5 ) than the plug 203. The material of the corrosion resistant member 302 is, for example, silicon oxide, silicon nitride, carbon, carbide, Ta, a Ta alloy, Zr, a Zr alloy, or Ni.

ここで、ハロゲン化物に対する耐腐食性が高いとは、例えば、下記の（１）、（２）および（３）の少なくとも一つに該当することである。   Here, having high corrosion resistance to a halide corresponds to, for example, at least one of the following (1), (2) and (3).

（１）ハロゲン化物の生成エネルギーが高いこと（塩化物になりにくいこと）。 (1) High energy of formation of halides (less likely to become chlorides).

（２）ハロゲン化物の蒸気圧が低いこと（塩化するが消失しにくいこと）。 (2) The vapor pressure of the halide is low (it is difficult to eliminate but disappears).

（３）緻密な不動態膜を形成すること（一般的に耐食性が高いといわれる材料）。 (3) Forming a dense passive film (a material that is generally said to have high corrosion resistance).

したがって、耐腐食部材３０２はプラグ２０３よりも耐腐食性が高いとは、例えば、（ａ）耐腐食部材３０２はプラグ２０３よりもハロゲン化物の生成エネルギーが高いこと、（ｂ）耐腐食部材３０２はプラグ２０３よりもハロゲン化物の蒸気圧が低いこと、または、（ｃ）耐腐食部材３０２はプラグ２０３よりも緻密な不動態膜を形成することである。   Therefore, the corrosion resistant member 302 is higher in corrosion resistance than the plug 203, for example, (a) the corrosion resistant member 302 has a higher energy of generating halide than the plug 203, and (b) the corrosion resistant member 302 The vapor pressure of the halide is lower than that of the plug 203, or (c) the corrosion resistant member 302 forms a denser passivated film than the plug 203.

耐腐食部材３０２はプラグ２０３を保護する。より詳細には、グラフェン層３０１を形成する工程において、プラグ２０３の上面（露出面）が腐食されたり、腐食の結果としてプラグ２０３がエッチングされることを防止する。   The corrosion resistant member 302 protects the plug 203. More specifically, in the step of forming the graphene layer 301, the upper surface (exposed surface) of the plug 203 is prevented from being etched or the plug 203 is etched as a result of the corrosion.

本実施形態では、グラフェン配線３０で覆われていないプラグ２０３の上面の全領域が耐腐食部材３０２で覆われているが、耐腐食部材３０２で覆われていない領域があっても構わない。この場合でも、実施形態の効果（プラグ保護）は期待できる。   In the present embodiment, the entire region of the upper surface of the plug 203 not covered by the graphene wiring 30 is covered by the corrosion resistant member 302, but there may be a region not covered by the corrosion resistant member 302. Even in this case, the effect of the embodiment (plug protection) can be expected.

グラフェン配線３０、層間絶縁膜２０１および耐腐食部材３０２の上には層間絶縁膜４００が設けられている。層間絶縁膜４００は耐腐食部材３０２の側面を囲んでいる。本実施形態では、層間絶縁膜４００は耐腐食部材３０２の上面を覆っている。層間絶縁膜４００は、例えば、ＳｉＯＣ膜等のシリコン酸化膜よりも誘電率が低い絶縁膜である。   An interlayer insulating film 400 is provided on the graphene wiring 30, the interlayer insulating film 201, and the corrosion resistant member 302. An interlayer insulating film 400 surrounds the side surface of the corrosion resistant member 302. In the present embodiment, the interlayer insulating film 400 covers the top surface of the corrosion resistant member 302. The interlayer insulating film 400 is, for example, an insulating film having a dielectric constant lower than that of a silicon oxide film such as a SiOC film.

図１、図２Ａおよび図２Ｂには、グラフェン配線３０とプラグ２０３との間に合わせずれがない例が示されているが、図３に示すように、グラフェン配線３０とプラグ２０３との間にはあわせずれが生じる場合もある。図３には、プラグ２０３の中心線ＣＬ１に対してグラフェン配線３０の中心線ＣＬ２が左側にずれた例が示されている。この場合においても、グラフェン配線３０の下面で覆われていないプラグ２０３の上面の一部または全ては耐腐食部材３０２で覆われ、プラグ保護の効果は得られる。   Although FIG. 1, FIG. 2A and FIG. 2B show an example in which there is no misalignment between the graphene wiring 30 and the plug 203, as shown in FIG. 3, between the graphene wiring 30 and the plug 203 Misalignment may occur. FIG. 3 shows an example in which the center line CL2 of the graphene wiring 30 is shifted to the left with respect to the center line CL1 of the plug 203. Also in this case, a part or all of the upper surface of the plug 203 not covered with the lower surface of the graphene wiring 30 is covered with the corrosion resistant member 302, and the effect of the plug protection is obtained.

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。   Hereinafter, the semiconductor device of the present embodiment will be further described according to the manufacturing method thereof.

図４は、本実施形態の半導体装置の製造方法を説明するための平面図を示している。図５Ａおよび図５Ｂは、それぞれ、図４の一点鎖線５Ａ−５Ａおよび一点鎖線５Ｂ−５Ｂに沿った断面図である。このような平面図および断面図の関係は、図６の平面図および図７Ａ−７Ｂの断面図、図８の平面図および図９Ａ−９Ｂの断面図、図１０の平面図および図１１Ａ−１１Ｂの断面図、ならびに、図１２の平面図および図１３Ａ−１３Ｂの断面図にもある。   FIG. 4 is a plan view for explaining the method of manufacturing a semiconductor device of the present embodiment. 5A and 5B are cross-sectional views taken along the dashed dotted line 5A-5A and the dashed dotted line 5B-5B in FIG. 4, respectively. The relationship between such a plan view and a cross sectional view is the plan view of FIG. 6 and the cross sectional view of FIGS. 7A-7B, the plan view of FIG. 8 and the cross sectional view of FIGS. 9A-9B, the plan view of FIG. And the plan view of FIG. 12 and the cross-sectional views of FIGS. 13A-13B.

［図４、図５Ａ、図５Ｂ］
基板１００上に層間絶縁膜１０１が形成され、そして、層間絶縁膜１０１内に配線１０２が形成される。層間絶縁膜１０１は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を含む原料ガスを用いたＣＶＤ（chemical vapor deposition）プロセスにより形成される。配線１０２は、例えば、Ｃｕ等を含むダマシン型の配線（金属配線）である。基板１００は、例えば、シリコン基板等の半導体基板を含む。半導体基板上には、例えば、ＭＯＳトランジスタやキャパシタ等の素子が形成されている。 [FIG. 4, FIG. 5A, FIG. 5B]
Interlayer insulating film 101 is formed on substrate 100, and interconnection 102 is formed in interlayer insulating film 101. The interlayer insulating film 101 is formed by a chemical vapor deposition (CVD) process using a source gas containing, for example, TEOS (tetra ethyl ortho silicate). The wiring 102 is, for example, a damascene-type wiring (metal wiring) including Cu or the like. The substrate 100 includes, for example, a semiconductor substrate such as a silicon substrate. On the semiconductor substrate, for example, elements such as MOS transistors and capacitors are formed.

［図６、図７Ａ、図７Ｂ］
層間絶縁膜１０１および配線１０２を含む領域上に層間絶縁膜２０１が形成され、その後、フォトリソグラフィプロセスおよびエッチングプロセスを用いて層間絶縁膜２０１中に配線１０２に達する接続孔（不図示）が形成される。 [FIG. 6, FIG. 7A, FIG. 7B]
An interlayer insulating film 201 is formed on a region including interlayer insulating film 101 and interconnection 102, and then a connection hole (not shown) reaching interconnection 102 is formed in interlayer insulation film 201 using a photolithography process and an etching process. Ru.

次に、接続孔内にバリアメタル膜２０２およびプラグ２０３が形成される。より詳細には、以下の通りである。   Next, the barrier metal film 202 and the plug 203 are formed in the connection hole. More specifically, it is as follows.

まず、接続孔内の底面および側面を覆うようにバリアメタル膜２０２が層間絶縁膜２０１上に形成され、バリアメタル膜２０２で底面および側面が覆われた当該接続孔内を埋めるようにバリアメタル膜２０２上にプラグ２０３となる導電膜が形成される。   First, the barrier metal film 202 is formed on the interlayer insulating film 201 so as to cover the bottom and side in the connection hole, and the barrier metal film is filled in the connection hole whose bottom and side are covered by the barrier metal film 202 A conductive film to be the plug 203 is formed on the surface 202.

次に、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより接続孔外のバリアメタル膜２０２および導電膜を除去するとともに、当該導電膜、層間絶縁膜２０１およびバリアメタル膜２０２を含む領域の表面を平坦化する。その結果、図７Ａおよび図７Ｂに示される、プラグ２０３の底面および側面がバリアメタル膜２０２で覆われたプラグ構造が得られる。   Next, the barrier metal film 202 and the conductive film outside the connection holes are removed by a CMP (Chemical Mechanical Polishing) process, and the surface of the region including the conductive film, the interlayer insulating film 201, and the barrier metal film 202 is planarized. As a result, a plug structure is obtained in which the bottom and side surfaces of the plug 203 are covered with the barrier metal film 202, as shown in FIGS. 7A and 7B.

プラグ２０３は上面から下面に向かって幅が小さくなるテーパー状の側面を有する。   The plug 203 has tapered side surfaces whose width decreases from the upper surface to the lower surface.

本実施形態では、プラグ２０３は配線（導電領域）１０２に接続されているが、プラグ２０３は基板１００内の導電領域に接続されていても構わない。基板１００内の導電領域は、例えば、ＭＯＳトランジスタのソース領域もしくはドレイン領域、キャパシタの電極である。このように基板と配線とを接続するプラグはコンタクトプラグとも呼ばれる。   In the present embodiment, the plug 203 is connected to the wiring (conductive region) 102, but the plug 203 may be connected to the conductive region in the substrate 100. The conductive region in the substrate 100 is, for example, a source region or a drain region of a MOS transistor, and an electrode of a capacitor. The plug connecting the substrate and the wiring in this manner is also called a contact plug.

［図８、図９Ａ、図９Ｂ］
バリアメタル膜２０２、プラグ２０３および層間絶縁膜２０１の上に、一つの下地層（不図示）、一つのグラフェン層（不図示）が順次形成され、上記一つのグラフェン層上に図示しないレジストパターンが形成され、そして、当該レジストパターンをマスクにして上記一つのグラフェン層および上記一つの下地層をエッチングすることにより、複数のグラフェン配線３０ａが形成される。その後、上記レジストパターンは除去される。この段階では、プラグ２０３の上面の一部はまだ露出されている。 [FIG. 8, FIG. 9A, FIG. 9B]
One underlying layer (not shown) and one graphene layer (not shown) are sequentially formed on the barrier metal film 202, the plug 203 and the interlayer insulating film 201, and a resist pattern not shown on the one graphene layer is formed. A plurality of graphene interconnections 30a are formed by etching the one graphene layer and the one underlayer using the resist pattern as a mask. Thereafter, the resist pattern is removed. At this stage, a portion of the top surface of the plug 203 is still exposed.

各グラフェン配線３０ａは、下地層３００と、その上に設けられ、抵抗を下げる不純物が添加されていないグラフェン層３０１ａとを含む。   Each graphene wiring 30 a includes a base layer 300 and a graphene layer 301 a provided thereon and to which an impurity for reducing resistance is not added.

上記一つのグラフェン層（切れ目のない連続したグラフェン層）は、例えば、ＣＶＤプロセスを用いて上記一つの下地層の触媒層上にカーボンを堆積し、触媒層上にグラフェンを成長させることで形成される。ＣＶＤプロセスは、例えば、プラズマＣＶＤプロセスまたは熱ＣＶＤ４プロセスである。ソースガスは、例えば、メタノール、エタノールまたはアセチレンが用いられる。成膜温度は、例えば、４５０℃以上である。   The one graphene layer (continuous continuous graphene layer) is formed, for example, by depositing carbon on the catalyst layer of the one underlayer using a CVD process and growing graphene on the catalyst layer. Ru. The CVD process is, for example, a plasma CVD process or a thermal CVD 4 process. As a source gas, for example, methanol, ethanol or acetylene is used. The film forming temperature is, for example, 450 ° C. or more.

本願明細書において、グラフェンは、単層グラフェン、および、複数の単層グラフェンが堆積された層（積層グラフェン）の少なくとも一方を含む。また、グラフェン層は、グラフェンを含む層である。   In the present specification, graphene includes at least one of a single-layer graphene and a layer in which a plurality of single-layer graphenes are deposited (stacked graphene). The graphene layer is a layer containing graphene.

グラフェン配線３０ａの幅（線幅）は、プラグ２０３の上面の直径よりも小さい。これは、微細化に伴いグラフェン配線３０ａ間の距離およびプラグ２０３（接続孔）の径が小さくなり、図１４に示すようにグラフェン配線３０ａの線幅がプラグ２０３の直径よりも大きい構造を形成することが困難になったからである。   The width (line width) of the graphene wiring 30 a is smaller than the diameter of the top surface of the plug 203. This is because the distance between the graphene wires 30a and the diameter of the plug 203 (connection hole) decrease with miniaturization, and a line width of the graphene wire 30a is larger than the diameter of the plug 203 as shown in FIG. Because it became difficult.

グラフェン配線３０ａの線幅およびプラグ２０３の直径は、それぞれ、例えば１０ｎｍおよび２０ｎｍである。プラグ２０３の長さ（接続孔の深さは）は約数百μｍであり、例えば、３００μｍである。プラグ２０３（接続孔）のアスペクト比は、例えば、１５０である。   The line width of the graphene wiring 30a and the diameter of the plug 203 are, for example, 10 nm and 20 nm, respectively. The length of the plug 203 (the depth of the connection hole) is about several hundred μm, for example, 300 μm. The aspect ratio of the plug 203 (connection hole) is, for example, 150.

［図１０、図１１Ａ、図１１Ｂ］
プラグ２０３およびバリアメタル膜２０２の露出されている上面上に耐腐食部材３０２が形成される。耐腐食部材３０２は、例えば、ナノインプリントプロセス等の転写法を用いて形成される。耐腐食部材３０２の材料が金属の場合、プラグ２０３上に耐腐食部材３０２を選択的に形成することが可能である。 [FIG. 10, FIG. 11A, FIG. 11B]
A corrosion resistant member 302 is formed on the exposed upper surfaces of the plug 203 and the barrier metal film 202. The corrosion resistant member 302 is formed, for example, using a transfer method such as a nanoimprint process. When the material of the corrosion resistant member 302 is metal, it is possible to selectively form the corrosion resistant member 302 on the plug 203.

例えば、プラグ２０３の材料（主要元素）がＣｏ、Ｃｕ、ＦｅまたはＮｉである場合、プラグ２０３の露出した上面にガス処理または強酸を用いたウェット処理を施すことにより、プラグ２０３の露出した上面上に上記主要元素の酸化物、窒化物または水酸化物を含む耐腐食部材３０２が形成される。バリアメタル膜２０２の材料が上記主要元素である場合、バリアメタル膜２０２の露出した上面上にも耐腐食部材３０２は形成される。また、下地層３００の触媒層が上記主要元素を含む場合、触媒層の露出した側面上に耐腐食部材３０２は形成され得る。   For example, when the material (main element) of the plug 203 is Co, Cu, Fe, or Ni, the exposed upper surface of the plug 203 is subjected to gas treatment or wet treatment using a strong acid to make the exposed upper surface of the plug 203 The corrosion resistant member 302 is formed of an oxide, nitride or hydroxide of the above main elements. When the material of the barrier metal film 202 is the main element, the corrosion resistant member 302 is also formed on the exposed upper surface of the barrier metal film 202. In addition, when the catalyst layer of the underlayer 300 contains the main element, the corrosion resistant member 302 may be formed on the exposed side surface of the catalyst layer.

耐腐食部材３０２は、グラフェン層３０１ａ中にドーパントを導入する工程において、下地層３００をドーパントから保護する機能を有している。これにより、ドーパントによりプラグ２０３が腐食されること、および、腐食が進むことによりプラグ２０３がエッチングされることは抑制される。   The corrosion resistant member 302 has a function of protecting the underlayer 300 from the dopant in the step of introducing the dopant into the graphene layer 301a. This suppresses the corrosion of the plug 203 by the dopant and the etching of the plug 203 due to the progress of the corrosion.

耐腐食部材３０２が導電性を有する場合、隣接する二つのグラフェン配線３０ａが耐腐食部材３０２を介して接続されないようにする。すなわち、隣接する二つのグラフェン配線３０ａが短絡しないようにする。上述した耐腐食部材３０２を選択的に形成する方法を用いれば、隣接する二つのグラフェン配線３０ａの短絡は防止される。   When the corrosion resistant member 302 has conductivity, adjacent two graphene wires 30 a are not connected via the corrosion resistant member 302. That is, shorting of two adjacent graphene wires 30a is prevented. If the method of selectively forming the corrosion resistant member 302 described above is used, a short circuit between two adjacent graphene wires 30a can be prevented.

耐腐食部材３０２が絶縁性を有する場合、隣接する二つのグラフェン配線３０ａは耐腐食部材３０２を介して接続されても構わない。   When the corrosion resistant member 302 has an insulating property, the two adjacent graphene wires 30 a may be connected via the corrosion resistant member 302.

例えば、バリアメタル膜２０２およびプラグ２０２の上面、ならびに、隣接する二つのグラフェン配線３０ａの間の層間絶縁膜２０１の上面の上に耐腐食部材３０２は形成されても構わない。   For example, the corrosion resistant member 302 may be formed on the upper surfaces of the barrier metal film 202 and the plug 202, and the upper surface of the interlayer insulating film 201 between two adjacent graphene wires 30a.

このような耐腐食部材３０２は、例えば、次にようにして形成される。まず、図８、図９Ａおよび図９Ｂに示される工程でグラフェン配線３０ａを形成した後、当該工程でグラフェン層上に形成された図示しないレジストパターンを除去せずに、全面（レジストパターン、層間絶縁膜２０１、バリアメタル膜２０２、プラグ２０３）上に絶縁性を有する耐腐食部材３０２が形成される。その後、上記レジストパターンを除去することで（リフトオフ）、隣接する二つのグラフェン配線３０ａを接続する耐腐食部材３０は得られる。   Such a corrosion resistant member 302 is formed, for example, as follows. First, after the graphene wiring 30a is formed in the steps shown in FIGS. 8, 9A and 9B, the entire surface (resist pattern, interlayer insulation is not removed without removing the resist pattern (not shown) formed on the graphene layer in this step. A corrosion resistant member 302 having an insulating property is formed on the film 201, the barrier metal film 202, and the plug 203). Thereafter, the resist pattern is removed (lift off) to obtain a corrosion resistant member 30 connecting the two adjacent graphene wires 30a.

本実施形態では、下地層３００は耐腐食部材３０２よりも厚いが、耐腐食部材３０２が下地層３００よりも厚くても構わない。また、下地層３００および耐腐食部材３０２は同じ厚さでも構わない。さらに、下地層３００を構成する下地導電層の厚さと、下地層３００を構成する触媒層の厚さと、耐腐食部材３０２の厚さとの間の大小関係は仕様に応じて適宜変更可能である。   In the present embodiment, although the underlayer 300 is thicker than the corrosion resistant member 302, the corrosion resistant member 302 may be thicker than the underlayer 300. The underlayer 300 and the corrosion resistant member 302 may have the same thickness. Further, the magnitude relationship between the thickness of the underlying conductive layer constituting the underlying layer 300, the thickness of the catalyst layer constituting the underlying layer 300 and the thickness of the corrosion resistant member 302 can be appropriately changed according to the specification.

［図１２、図１３Ａ、図１３Ｂ］
インターカレーションを用いてグラフェン層３０１ａの露出された側面および上面からグラフェン層３０１ａ内にドーパントを導入することにより、グラフェン層３０１ａはそれよりも抵抗が低いグラフェン層３０１に変えられる。 [FIG. 12, FIG. 13A, FIG. 13B]
Introducing the dopant into the graphene layer 301a from the exposed side and top of the graphene layer 301a using intercalation converts the graphene layer 301a into a graphene layer 301 with lower resistance.

上記ドーパントは、例えば、ハロゲン元素を含有している。具体的には、ドーパントとしてＦｅＣｌ3 、ＭｏＣｌ3 、ＣｕＣｌ3 、ＡｌＣｌ、ＡｓＦ5 、Ｂｒ等が用いられる。ハロゲン系ドーパントは反応性が高い。 The dopant contains, for example, a halogen element. Specifically, FeCl 3 , MoCl 3, CuCl 3 , AlCl, AsF 5 , Br or the like is used as a dopant. Halogen dopants are highly reactive.

本実施形態の場合、グラフェン層３０１ａ中にドーパントを導入する際に、プラグ２０３の上面上には耐腐食部材３０２が形成されているため、プラグ２０３はドーパントから保護される。バリアメタル膜２０２も同様にドーパントから保護され得る。   In the case of the present embodiment, when the dopant is introduced into the graphene layer 301a, the corrosion resistant member 302 is formed on the upper surface of the plug 203, so the plug 203 is protected from the dopant. The barrier metal film 202 can be similarly protected from the dopant.

耐腐食部材３０２がない場合、反応性の高いハロゲン系ドーパントによってプラグ２０３の上面が腐食され、プラグ２０３の上部がエッチングされる可能性がある。その結果、図１５Ａに示されるように、プラグ２０３とグラフェン配線３０ａとの間に空洞３１が形成される可能性がある。空洞３１は、プラグ２０３とグラフェン配線３０ａとの間のコンタクト不良を招く。   If the corrosion resistant member 302 is not present, the highly reactive halogen dopant may corrode the top surface of the plug 203 and etch the top of the plug 203. As a result, as shown in FIG. 15A, a cavity 31 may be formed between the plug 203 and the graphene wire 30a. The cavity 31 causes a contact failure between the plug 203 and the graphene wire 30a.

また、耐腐食部材３０２がない場合、反応性の高いハロゲン系ドーパントによってプラグ２０３の上面が腐食され、プラグ２０３の上部が絶縁化される可能性がある。その結果、図１５Ａに示されるように、プラグ２０３とグラフェン配線３０ａとの間に絶縁体３２が形成される可能性がある。絶縁体３２は、プラグ２０３とグラフェン配線３０ａとの間のコンタクト不良を招く。   Also, if the corrosion resistant member 302 is not present, the top surface of the plug 203 may be corroded by the highly reactive halogen-based dopant, and the top of the plug 203 may be insulated. As a result, as shown in FIG. 15A, an insulator 32 may be formed between the plug 203 and the graphene wire 30a. The insulator 32 causes a contact failure between the plug 203 and the graphene wiring 30 a.

また、耐腐食部材３０２がない場合、反応性の高いハロゲン系ドーパントによるエッチングで導電性を有するエッチング残渣や、当該エッチング残渣とドーパントとの導電性を有する化合物が発生する可能性がある。その結果、図１５Ｂに示されるように、隣接するグラフェン配線３０ａを接続する導電性を有する部材（導電性部材）３３が形成される可能性がある。導電性部材３３は、隣接するグラフェン配線間のショートを招く。このようなショートは、図３に示したように、グラフェン配線３０とプラグ２０３との間にあわせずれがある場合に起こりやすい。   In addition, when the corrosion resistant member 302 is not present, etching residues having high conductivity may cause etching residues having conductivity, and compounds having conductivity between the etching residues and the dopant may be generated. As a result, as shown in FIG. 15B, a conductive member (conductive member) 33 may be formed to connect the adjacent graphene wires 30a. The conductive member 33 causes a short between adjacent graphene wires. Such a short is likely to occur when there is misalignment between the graphene wire 30 and the plug 203 as shown in FIG.

本実施形態では、グラフェン配線３０ａで覆われていない部分のプラグ２０３の上面は耐腐食部材３０２で覆われているので、上述した反応性の高いハロゲン系ドーパントに起因するプラグ２０３とグラフェン配線３０ａとの間のコンタクト不良および隣接するグラフェン配線間のショートは防止される。   In the present embodiment, since the upper surface of the plug 203 in the portion not covered by the graphene wiring 30a is covered by the corrosion resistant member 302, the plug 203 and the graphene wiring 30a resulting from the above-described highly reactive halogen dopant. Contact failure between the two and short between adjacent graphene lines is prevented.

グラフェン層３０１ａをそれよりも抵抗が低いグラフェン層３０１に変えた後、グラフェン配線３０、層間絶縁膜２０１および耐腐食部材３０２の上に層間絶縁膜４００を形成することにより、図１、図２Ａおよび図２Ｂに示された半導体装置は得られる。   After the graphene layer 301a is changed to a graphene layer 301 having a lower resistance than that, the interlayer insulating film 400 is formed on the graphene wiring 30, the interlayer insulating film 201, and the corrosion resistant member 302, as shown in FIGS. The semiconductor device shown in FIG. 2B is obtained.

本実施形態によれば、グラフェン層３０１ａ中にドーパントを導入するとき、その下のバリアメタル膜２０２およびプラグ２０３の上面はグラフェン配線３０ａおよび耐腐食部材３０２で覆われているので、グラフェン配線３０とその下のバリアメタル膜２０２およびプラグ２０３との間の接触不良が抑制された半導体層を提供できる。   According to the present embodiment, when the dopant is introduced into the graphene layer 301 a, the upper surfaces of the barrier metal film 202 and the plug 203 under it are covered with the graphene wire 30 a and the corrosion resistant member 302, It is possible to provide a semiconductor layer in which the contact failure between the lower barrier metal film 202 and the plug 203 is suppressed.

なお、本実施形態では、グラフェン配線３０間は空洞が発生することなく層間絶縁膜４００で埋められている。そのためには、層間絶縁膜４００をＣＶＤプロセスにより形成する場合には、基板温度を高めに設定することにより、層間絶縁膜４００が反応律速で形成されるようにする。また、層間絶縁膜４００を塗布法により形成する場合には、濡れ性の良い材料を用いる。   Note that, in the present embodiment, the interlayer between the graphene wires 30 is filled with the interlayer insulating film 400 without generating a cavity. For this purpose, in the case where the interlayer insulating film 400 is formed by a CVD process, the substrate temperature is set to be high, so that the interlayer insulating film 400 is formed in a reaction-limited manner. When the interlayer insulating film 400 is formed by a coating method, a material having high wettability is used.

（第２の実施形態）
図１６は、第２の実施形態第に係る半導体装置を示す断面図である。図１６は、第１の実施形態の図２Ａに相当する断面図である。 Second Embodiment
FIG. 16 is a cross-sectional view showing the semiconductor device according to the second embodiment. FIG. 16 is a cross-sectional view corresponding to FIG. 2A of the first embodiment.

本実施形態が第１の実施形態と異なる点は、隣接するグラフェン配線３０間に空隙（cavity）３４が設けられていることにある。   The present embodiment is different from the first embodiment in that a cavity 34 is provided between adjacent graphene wires 30.

空隙３４により、隣接するグラフェン配線３０間の容量（配線間容量）は低減される。これにより、グラフェン配線３０を流れる信号の遅延(ＲＣ遅延)は低減される。   The air gap 34 reduces the capacitance (inter-wiring capacitance) between the adjacent graphene wires 30. Thereby, the delay (RC delay) of the signal flowing through the graphene wiring 30 is reduced.

空隙３４を形成するためには、例えば、第１の実施形態の図１２、図１３Ａおよび図１３Ｂに示される工程後に、層間絶縁膜４００として埋込み性が低い絶縁膜、例えば、ＳＯＤ（Spin on Direct）法で形成されたＳｉＯ2 膜またはＳｉＯＣ（silicon oxycarbide）膜を形成する。 In order to form the air gap 34, for example, after the steps shown in FIGS. 12, 13A and 13B of the first embodiment, an insulating film having low embeddability as the interlayer insulating film 400, for example, SOD (Spin on Direct) ) To form a SiO 2 film or a SiOC (silicon oxycarbide) film formed by the above method.

（第３の実施形態）
図１７は、第３の実施形態第に係る半導体装置を示す断面図である。図１７は、第１の実施形態の図２Ａに相当する断面図である。図１７には、プラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれた例が示されている。 Third Embodiment
FIG. 17 is a cross-sectional view showing the semiconductor device according to the third embodiment. FIG. 17 is a cross-sectional view corresponding to FIG. 2A of the first embodiment. FIG. 17 shows an example in which the center line (not shown) of the graphene wiring 30 is shifted to the left with respect to the center line (not shown) of the plug 203.

本実施形態が第１の実施形態と異なる点は、プラグ２０３の上面がグラフェン配線３０の下面（下地層３００の下面）で覆われ、プラグ２０３の上部２０３Ｕの側面に耐腐食部材３０２が設けられていることにある。   The present embodiment is different from the first embodiment in that the upper surface of the plug 203 is covered with the lower surface of the graphene wire 30 (the lower surface of the underlayer 300), and the corrosion resistant member 302 is provided on the side surface of the upper portion 203U of the plug 203. To be

プラグ２０３の上部２０３Ｕは上から下に向かって幅が広くなるテーパー形状を有し、プラグ２０３の上部２０３Ｕより下の下部２０３Ｌは上から下に向かって幅が狭くなるテーパー形状を有する。また、図１７では、プラグ２０３の上部２０３Ｕの側面に繋がったバリアメタル膜２０２（層間絶縁膜４００内のバリアメタル膜２０２）上にも耐腐食部材３０２が設けられている。   The upper portion 203U of the plug 203 has a tapered shape in which the width widens from the top to the bottom, and the lower portion 203L below the upper portion 203U of the plug 203 has a tapered shape in which the width narrows from the top to the lower. Further, in FIG. 17, the corrosion resistant member 302 is provided also on the barrier metal film 202 (the barrier metal film 202 in the interlayer insulating film 400) connected to the side surface of the upper portion 203U of the plug 203.

図１７の断面では、プラグ２０３の上面はグラフェン配線３０の下面に一致している。本実施形態のプラグ構造は、ＳＡＶ（self-aligned via）と呼ばれることもある。   In the cross section of FIG. 17, the upper surface of the plug 203 coincides with the lower surface of the graphene wire 30. The plug structure of this embodiment may be called SAV (self-aligned via).

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。   Hereinafter, the semiconductor device of the present embodiment will be further described according to the manufacturing method thereof.

図１８−図２１は、本実施形態の半導体装置の製造方法を説明するための断面図を示している。図１８−図２１は、第１の実施形態の図２Ａに相当する断面図である。   18 to 21 show cross-sectional views for explaining the method of manufacturing the semiconductor device of this embodiment. 18 to 21 are cross-sectional views corresponding to FIG. 2A of the first embodiment.

［図１８］
まず、第１の実施形態と同様に、基板１００上に層間絶縁膜１０１を形成する工程から、プラグ２０２上にグラフェン配線３０ａ（下地層３００、グラフェン層３０１ａ）を形成する工程までが行われる。グラフェン配線３０ａ上には図示しないレジストパターンが形成されている。 [Fig. 18]
First, similarly to the first embodiment, the steps from the step of forming the interlayer insulating film 101 on the substrate 100 to the step of forming the graphene wiring 30a (the base layer 300 and the graphene layer 301a) on the plug 202 are performed. A resist pattern (not shown) is formed on the graphene wiring 30a.

上述のようにプラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれて形成されている。その結果、左側のバリアメタル膜２０２およびプラグ２０３を含むプラグ構造（第１のプラグ構造）２１の上部とその右側のグラフェン配線３０ａとの間の距離Ｌ１は、右側のバリアメタル膜２０２およびプラグ２０３を含むプラグ構造（第２のプラグ構造）２２の上部とその左側のグラフェン配線３０ａとの間の距離Ｌ２よりも小さい（Ｌ１＜Ｌ２）。   As described above, the center line (not shown) of the graphene wiring 30 is formed to be shifted to the left with respect to the center line (not shown) of the plug 203. As a result, the distance L1 between the upper portion of the plug structure (first plug structure) 21 including the barrier metal film 202 and the plug 203 on the left side and the graphene wiring 30a on the right side is the barrier metal film 202 and the plug 203 on the right side. Is smaller than a distance L2 between the upper portion of the plug structure (second plug structure) 22 including and the graphene wiring 30a on the left side thereof (L1 <L2).

Ｌ１＜Ｌ２であるため、第１のプラグ構造２１とその右側のグラフェン配線３０ａは、第２のプラグ構造２２とその左側のグラフェン配線３０ａに比べて、ショートを起こしやすい。   Since L1 <L2, the first plug structure 21 and the graphene wiring 30a on the right side thereof are likely to cause a short as compared to the second plug structure 22 and the graphene wiring 30a on the left side thereof.

［図１９］
グラフェン配線３０ａ上の図示しないレジストパターンをマスクに用いて、層間絶縁膜２０１、バリアメタル膜２０２およびプラグ２０３をエッチングすることにより溝４１が形成される。 [Fig. 19]
The groove 41 is formed by etching the interlayer insulating film 201, the barrier metal film 202, and the plug 203 using a resist pattern (not shown) on the graphene wiring 30a as a mask.

このエッチングは、第１および第２のプラグ構造２１，２２の上部（露出部）が上から下に向かって幅が広くなるテーパー形状を有するように行われる。言い換えれば、溝４１が上から下に向かって幅が狭くなるように、上記エッチングは行われる。上記エッチングは、例えば、イオンミリングを用いて行われる。その後、上記の図示しないレジストパターンは除去される。   This etching is performed such that the upper portions (exposed portions) of the first and second plug structures 21 and 22 have a tapered shape that widens from the top to the bottom. In other words, the etching is performed such that the width of the groove 41 narrows from the top to the bottom. The etching is performed using, for example, ion milling. Thereafter, the resist pattern (not shown) is removed.

［図２０］
第１および第２のプラグ構造２１，２２の上部の側面上に、耐腐食部材３０２が形成される。耐腐食部材３０２の材料が金属の場合、上述した方法（図１０、図１１Ａ、図１１Ｂ）により、プラグ構造２１，２２の上部の側面上に耐腐食部材３０２を選択的に形成することが可能である。 [Fig. 20]
Corrosion resistant members 302 are formed on the upper side surfaces of the first and second plug structures 21 and 22. When the material of the corrosion resistant member 302 is metal, it is possible to selectively form the corrosion resistant member 302 on the upper side surface of the plug structures 21 and 22 by the method described above (FIG. 10, FIG. 11A, FIG. 11B). It is.

［図２１］
インターカレーションを用いてグラフェン層３０１ａの露出された側面および上面からグラフェン層３０１ａ内にドーパントを導入することにより、グラフェン層３０１ａはそれよりも抵抗が低いグラフェン層３０１に変えられる。 [Fig. 21]
Introducing the dopant into the graphene layer 301a from the exposed side and top of the graphene layer 301a using intercalation converts the graphene layer 301a into a graphene layer 301 with lower resistance.

その後、溝４１を埋め込むように、グラフェン配線３０、層間絶縁膜２０１および耐腐食部材３０２の上に層間絶縁膜４００を形成することにより、図１７に示された半導体装置は得られる。   Thereafter, an interlayer insulating film 400 is formed on the graphene wiring 30, the interlayer insulating film 201 and the corrosion resistant member 302 so as to fill the grooves 41, whereby the semiconductor device shown in FIG. 17 is obtained.

（第４の実施形態）
図２２は、第４の実施形態第に係る半導体装置を示す断面図である。図２２は、第１の実施形態の図２Ａに相当する断面図である。 Fourth Embodiment
FIG. 22 is a cross-sectional view showing the semiconductor device according to the fourth embodiment. FIG. 22 is a cross-sectional view corresponding to FIG. 2A of the first embodiment.

本実施形態が第３の実施形態と異なる点は、隣接するグラフェン配線３０間に空隙３４が設けられていることにある。   The present embodiment is different from the third embodiment in that an air gap 34 is provided between adjacent graphene wires 30.

空隙３４を設けることにより、上述したように、グラフェン配線３０を流れる信号の遅延(ＲＣ遅延)は低減される。   By providing the air gap 34, as described above, the delay (RC delay) of the signal flowing through the graphene wiring 30 is reduced.

空隙３４を形成するためには、例えば、第３の実施形態の図２１の工程後に層間絶縁膜４００として埋込み性が低い絶縁膜、例えば、ＳＯＤ法で形成されたＳｉＯ2 膜またはＳｉＯＣ（silicon oxycarbide）膜を形成する。 In order to form the air gap 34, for example, an insulating film having low embeddability as the interlayer insulating film 400 after the process of FIG. 21 of the third embodiment, for example, a SiO 2 film or SiOC (silicon oxycarbide) formed by the SOD method. ) Form a film.

（第５の実施形態）
図２３は、第５の実施形態第に係る半導体装置を示す断面図である。図２３は、第１の実施形態の図２Ａに相当する断面図である。 Fifth Embodiment
FIG. 23 is a cross-sectional view showing the semiconductor device according to the fifth embodiment. FIG. 23 is a cross-sectional view corresponding to FIG. 2A of the first embodiment.

本実施形態が第１の実施形態と異なる点は、グラフェン配線３０上にハードマスク３０３が設けられていることにある。   The present embodiment is different from the first embodiment in that a hard mask 303 is provided on the graphene wiring 30.

第１の実施形態の場合、図８、図９Ａおよび図９Ｂに示される工程で、図示しないレジストパターンが形成され、当該レジストパターンを用いたエッチングプロセスが行われ、その後、上記レジストパターンは除去される。   In the case of the first embodiment, in the steps shown in FIGS. 8, 9A and 9B, a resist pattern not shown is formed, an etching process using the resist pattern is performed, and then the resist pattern is removed. Ru.

本実施形態では、レジストパターンの代わりにハードマスク３０３が用いられているので、上記エッチングプロセスの後にハードマスク３０３を除去することは不要となる。その結果、製造プロセスは簡略化される。   In the present embodiment, since the hard mask 303 is used instead of the resist pattern, it is not necessary to remove the hard mask 303 after the etching process. As a result, the manufacturing process is simplified.

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。   Hereinafter, the semiconductor device of the present embodiment will be further described according to the manufacturing method thereof.

図２４は、本実施形態の半導体装置の製造方法を説明するための平面図を示している。図２５は図２４の一点鎖線２５−２５に沿った断面図である。このような平面図および断面図の関係は、図２６の平面図および図２７の断面図、ならびに、図２８の平面図および図２９の断面図にもある。   FIG. 24 is a plan view for illustrating the method for manufacturing the semiconductor device of the present embodiment. FIG. 25 is a cross-sectional view taken along an alternate long and short dash line 25-25 in FIG. The relationship between such a plan view and a cross-sectional view also exists in the plan view of FIG. 26 and the cross-sectional view of FIG. 27, and also in the plan view of FIG. 28 and the cross-sectional view of FIG.

［図２４、図２５］
まず、第１の実施形態と同様に、基板上に層間絶縁膜１０１を形成する工程から、プラグ２０２を形成する工程までが行われる。 [Figure 24, Figure 25]
First, as in the first embodiment, the steps from the step of forming the interlayer insulating film 101 on the substrate to the step of forming the plug 202 are performed.

その後、層間絶縁膜２０１、バリアメタル膜２０２およびプラグ２０３を含む領域上に下地層３００およびグラフェン層３０１ａが形成され、続いて、グラフェン層３０１ａ上にハードマスク３０３が形成される。   After that, the base layer 300 and the graphene layer 301a are formed over the region including the interlayer insulating film 201, the barrier metal film 202, and the plug 203, and then the hard mask 303 is formed over the graphene layer 301a.

ハードマスク３０３を形成する方法は以下の工程を含む。   The method of forming the hard mask 303 includes the following steps.

すなわち、当該方法は、グラフェン層３０１ａ上にハードマスク３０３となる膜を形成する工程と、当該膜上にハードマスク３０３に対応するレジストパターン（不図示）を形成する工程と、当該レジストパターンをマスクにして上記膜をエッチングすることにより、ハードマスク３０３を形成する工程とを含む。したがって、ハードマスク３０３を形成した段階では、ハードマスク３０３上に上記レジストパターンが残っている。   That is, the method includes the steps of: forming a film to be the hard mask 303 on the graphene layer 301a; forming a resist pattern (not shown) corresponding to the hard mask 303 on the film; and masking the resist pattern And forming the hard mask 303 by etching the film. Therefore, at the stage of forming the hard mask 303, the resist pattern remains on the hard mask 303.

ハードマスク３０３の材料は、例えば、シリコン酸化物もしくはシリコン窒化物等の絶縁物、ＷもしくはＴｉＮ等の金属（プラグ材料）、または、ＣｏもしくはＮｉ等の金属（触媒材料）である。   The material of the hard mask 303 is, for example, an insulator such as silicon oxide or silicon nitride, a metal (plug material) such as W or TiN, or a metal (catalyst material) such as Co or Ni.

［図２６、図２７］
ハードマスク３０３をマスクにして一つのグラフェン層３０１ａおよび一つの下地層３００をエッチングすることにより、当該一つのグラフェン層３０１ａおよび当該一つの下地層３００をそれぞれ複数のグラフェン層３０１ａおよび複数の下地層３００に分割する。上記エッチングの最中にレジストパターンは消滅するので、上記レジストパターンを除去する工程は不要である。 [Figure 26, Figure 27]
The one graphene layer 301 a and the one underlayer 300 are respectively formed into a plurality of graphene layers 301 a and a plurality of underlayers 300 by etching the one graphene layer 301 a and the one underlayer 300 using the hard mask 303 as a mask. Divide into Since the resist pattern disappears during the etching, the step of removing the resist pattern is unnecessary.

［図２８、図２９］
グラフェン層３０１ａの露出された側面からグラフェン層３０１ａ内にドーパントを導入することにより、グラフェン層３０１ａはそれよりも抵抗が低いグラフェン層３０１に変えられる。グラフェン層３０１ａの上面はハードマスクで覆われているので、グラフェン層３０１ａ内に導入されたドーパントがグラフェン層３０１ａの上面から抜け出すことは抑制される。 [FIG. 28, FIG. 29]
By introducing the dopant into the graphene layer 301a from the exposed side surface of the graphene layer 301a, the graphene layer 301a is converted into the graphene layer 301 having a lower resistance. The top surface of the graphene layer 301a is covered with a hard mask, so that the dopant introduced into the graphene layer 301a is suppressed from coming off the top surface of the graphene layer 301a.

その後、層間絶縁膜４００を形成することにより、図２３に示された半導体装置は得られる。   Thereafter, interlayer insulating film 400 is formed, whereby the semiconductor device shown in FIG. 23 is obtained.

（第６の実施形態）
図３０は、第６の実施形態第に係る半導体装置を示す断面図である。図３０は、第１の実施形態の図２Ａに相当する断面図である。 Sixth Embodiment
FIG. 30 is a cross-sectional view showing a semiconductor device according to the sixth embodiment. FIG. 30 is a cross-sectional view corresponding to FIG. 2A of the first embodiment.

本実施形態が第５の実施形態と異なる点は、下地層３００を保護する下地保護膜３０４と、グラフェン層３０１内のドーパントを封止するためのドーパント封止膜３０５とをさらに備えていることにある。   The present embodiment is different from the fifth embodiment in that a base protection film 304 for protecting the base layer 300 and a dopant sealing film 305 for sealing the dopant in the graphene layer 301 are further provided. It is in.

下地保護膜３０４は下地層３００の側面に設けられている。ドーパント封止膜３０５はグラフェン層３０１の側面に設けられている。下地保護膜３０４の材料は、例えば、酸化ニッケル等の下地層３００（触媒層）の材料の酸化物である。ドーパント封止膜３０５の材料は、例えば、シリコン酸化物、または、シリコン窒化物もしくは窒化チタン等の窒化物である。   The underlayer protective film 304 is provided on the side surface of the underlayer 300. The dopant sealing film 305 is provided on the side surface of the graphene layer 301. The material of the underlying protective film 304 is, for example, an oxide of the material of the underlying layer 300 (catalyst layer), such as nickel oxide. The material of the dopant sealing film 305 is, for example, silicon oxide or nitride such as silicon nitride or titanium nitride.

下地保護膜３０４は、例えば、層間絶縁膜４００を形成する工程における下地層３００のダメージ（変質）を抑制する。例えば、プラズマＣＶＤプロセスを用いて層間絶縁膜４００としてシリコン酸化膜またはシリコン窒化膜を形成する場合、下地保護膜３０４はプラズマによる下地層３００の側面（露出表面）のダメージおよびプラズマ中の酸化種または窒化種による下地層３００の側面（露出表面）の酸化または窒化を抑制する。   The underlayer protective film 304 suppresses damage (alteration) of the underlayer 300 in the process of forming the interlayer insulating film 400, for example. For example, in the case of forming a silicon oxide film or a silicon nitride film as the interlayer insulating film 400 using a plasma CVD process, the base protective film 304 is a damage to the side surface (exposed surface) of the base layer 300 by plasma and an oxide species in plasma or It suppresses oxidation or nitridation of the side surface (exposed surface) of the base layer 300 by a nitriding species.

ドーパント封止膜３０５は、ドーパントを封止する機能に加えて、グラフェン層３０１を保護する機能も有する。例えば、ドーパント封止膜３０５は、プラズマＣＶＤプロセスを用いて層間絶縁膜４００を形成する工程において、グラフェン層３０１の側面のダメージ（変質）を抑制する。   The dopant sealing film 305 also has a function of protecting the graphene layer 301 in addition to the function of sealing the dopant. For example, the dopant sealing film 305 suppresses the damage (alteration) of the side surface of the graphene layer 301 in the step of forming the interlayer insulating film 400 using a plasma CVD process.

図３１および図３２は、本実施形態の半導体装置の製造方法を説明するための断面図を示している。図３１および図３２は、第１の実施形態の図２Ａに相当する断面図である。   31 and 32 show cross-sectional views for explaining the method of manufacturing the semiconductor device of the present embodiment. 31 and 32 are cross-sectional views corresponding to FIG. 2A of the first embodiment.

第５の実施形態の図２８および図２９に示される工程後に、図３１に示すように、層間絶縁膜２０１、耐腐食部材３０２、グラフェン配線３０およびハードマスク３０３の露出面を覆う下地保護膜３０４が形成される。その後、図３２に示すように、下地保護膜３０４をエッチバックすることにより、下地層３００の側面に下地保護膜３０４を選択的に残置させる。   After the steps shown in FIGS. 28 and 29 of the fifth embodiment, as shown in FIG. 31, an underlying protective film 304 covering the exposed surfaces of the interlayer insulating film 201, the corrosion resistant member 302, the graphene wiring 30, and the hard mask 303. Is formed. Thereafter, as shown in FIG. 32, the base protection film 304 is etched back to selectively leave the base protection film 304 on the side surface of the base layer 300.

どのようにしてドーパント封止膜３０５は形成される。すなわち、層間絶縁膜２０１、耐腐食部材３０２、グラフェン配線３０（下地層３００、グラフェン層３０１）、ハードマスク３０３および下地保護膜３０４の露出面を覆うドーパント封止膜３０５が形成され、その後、ドーパント封止膜３０５をエッチバックすることにより、グラフェン層３０１の側面にドーパント封止膜３０５を選択的に残置させる。   How is the dopant encapsulation film 305 formed. That is, a dopant sealing film 305 covering the exposed surfaces of the interlayer insulating film 201, the corrosion resistant member 302, the graphene wiring 30 (the base layer 300, the graphene layer 301), the hard mask 303 and the base protective film 304 is formed. The dopant sealing film 305 is selectively left on the side surface of the graphene layer 301 by etching back the sealing film 305.

（第７の実施形態）
図３３は、第７の実施形態第に係る半導体装置を示す断面図である。図３３は、第１の実施形態の図２Ａに相当する断面図である。 Seventh Embodiment
FIG. 33 is a cross-sectional view showing a semiconductor device according to the seventh embodiment. FIG. 33 is a cross-sectional view corresponding to FIG. 2A of the first embodiment.

本実施形態が第６の実施形態と異なる点は、隣接するグラフェン配線３０間に空隙３４が設けられていることにある。これにより、グラフェン配線３０を流れる信号の遅延(ＲＣ遅延)は低減される。空隙３４は、例えば、層間絶縁膜４００として埋込み性が低い絶縁膜を形成することにより得られる。   The present embodiment is different from the sixth embodiment in that a gap 34 is provided between adjacent graphene wires 30. Thereby, the delay (RC delay) of the signal flowing through the graphene wiring 30 is reduced. The air gap 34 can be obtained, for example, by forming an insulating film with low embeddability as the interlayer insulating film 400.

（第８の実施形態）
図３４は、第８の実施形態第に係る半導体装置を示す平面図である。図３５Ａおよび図３５Ｂは、それぞれ、図３４の一点鎖線３５Ａ−３５Ａおよび一点鎖線３５Ｂ−３５Ｂに沿った断面図である。なお、図３４および図３５Ａには、グラフェン配線３０とプラグ２０３との間に合わせずれが生じ、プラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれた例が示されている。 Eighth Embodiment
FIG. 34 is a plan view showing a semiconductor device according to the eighth embodiment. 35A and 35B are cross-sectional views taken along dashed dotted line 35A-35A and dashed dotted line 35B-35B in FIG. 34, respectively. 34 and 35A, misalignment occurs between the graphene wiring 30 and the plug 203, and the center line (not shown) of the graphene wiring 30 is shifted to the left with respect to the center line (not shown) of the plug 203. An example is shown.

本実施形態が第１−７の実施形態と異なる点、プラグ２０３上に導電性を有するプラグ状の耐腐食部材２０４が設けられており、耐腐食部材２０４がプラグ２０３の上面を覆っていることにある。本実施形態では、バリアメタル膜２０２の上面上にも耐腐食部材２０４が設けられている。   The present embodiment differs from the first to seventh embodiments in that a plug-like corrosion-resistant member 204 having conductivity is provided on the plug 203, and the corrosion-resistant member 204 covers the top surface of the plug 203. It is in. In the present embodiment, the corrosion resistant member 204 is provided also on the upper surface of the barrier metal film 202.

グラフェン配線３０は耐腐食部材２０４上に設けられており、グラフェン配線３０は耐腐食部材２０４およびプラグ２０３を介して配線１０２に接続されている。耐腐食部材２０４の上面はグラフェン配線３０で覆われていることにある。   The graphene wire 30 is provided on the corrosion resistant member 204, and the graphene wire 30 is connected to the wire 102 via the corrosion resistant member 204 and the plug 203. The upper surface of the corrosion resistant member 204 is covered with the graphene wiring 30.

図３５Ａの断面では、耐腐食部材２０４の上面はグラフェン配線３０の下面（下地層３００の下面）に一致している。耐腐食部材２０４の下部は層間絶縁膜２０１内に設けられている。耐腐食部材２０４の上記下部よりも上の部分は層間絶縁膜４００内に設けられている。   In the cross section of FIG. 35A, the upper surface of the corrosion resistant member 204 matches the lower surface of the graphene wire 30 (the lower surface of the underlayer 300). The lower portion of the corrosion resistant member 204 is provided in the interlayer insulating film 201. A portion of the corrosion resistant member 204 above the lower portion is provided in the interlayer insulating film 400.

本実施形態のプラグ２０３および耐腐食部材２０４を含む構造は、第３の実施形態（図１７）において、プラグ２０３の上部２０３Ｕを耐腐食部材２０４に置き換え、そして、耐腐食部材３０２を省いた構造に対応する。   The structure including the plug 203 and the corrosion resistant member 204 of the present embodiment is a structure in which the upper portion 203U of the plug 203 is replaced with the corrosion resistant member 204 and the corrosion resistant member 302 is omitted in the third embodiment (FIG. 17). Corresponds to

耐腐食部材２０４の材料は、例えば、上述した耐腐食部材３０２の材料のうち導電性を有する材料を含む。耐腐食部材２０４の材料が炭素または炭化物（プラグ２０３の材料の炭化物）を含む場合、耐腐食部材２０４とグラフェン配線３０との間で良好なコンタクトを取ることが可能となる。   The material of the corrosion resistant member 204 includes, for example, a conductive material among the materials of the corrosion resistant member 302 described above. When the material of the corrosion resistant member 204 contains carbon or carbide (carbide of the material of the plug 203), it is possible to make good contact between the corrosion resistant member 204 and the graphene wiring 30.

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。   Hereinafter, the semiconductor device of the present embodiment will be further described according to the manufacturing method thereof.

図３６Ａおよび図３６Ｂは、それぞれ、図３４の一点鎖線３５Ａ−３５Ａおよび一点鎖線３５Ｂ−３５Ｂに沿った断面図に相当する。図３７Ａおよび図３７Ｂ−図４１Ａおよび図４１Ｂについても同様である。   36A and 36B correspond to cross-sectional views taken along dashed dotted line 35A-35A and dashed dotted line 35B-35B in FIG. 34, respectively. The same applies to FIGS. 37A and 37B-41A and 41B.

［図３６Ａ、図３６Ｂ］
第１の実施形態の図６、図７Ａおよび図７Ｂに示される工程後に、フォトリソグラフィプロセスおよびエッチングプロセスを用いて、バリアメタル膜２０２およびプラグ２０３の上部は除去される。その結果、層間絶縁膜２０１の表面には溝２４が形成される。溝２４の底面は、バリアメタル膜２０２およびプラグ２０３の上面である。 [FIG. 36A, FIG. 36B]
After the steps shown in FIGS. 6, 7A and 7B of the first embodiment, the upper portions of the barrier metal film 202 and the plug 203 are removed using a photolithography process and an etching process. As a result, a groove 24 is formed on the surface of interlayer insulating film 201. The bottom of the groove 24 is the top of the barrier metal film 202 and the plug 203.

［図３７Ａ、図３７Ｂ］
溝２４を埋める耐腐食部材２０４が形成される。より詳細には、溝２４を埋めるように、層間絶縁膜２０１、バリアメタル膜２０２およびプラグ２０３の上に耐腐食部材２０４となる膜が形成され、その後、ＣＭＰまたはドライエッチングを用いたいエッチバックにより溝２４外の上記膜を除去するとともに、層間絶縁膜２０１および上記膜の表面を平坦化することにより、耐腐食部材２０４は形成される。 [FIG. 37A, FIG. 37B]
A corrosion resistant member 204 is formed which fills the groove 24. More specifically, a film to be the corrosion resistant member 204 is formed on the interlayer insulating film 201, the barrier metal film 202 and the plug 203 so as to fill the groove 24, and then etch back which is desired to use CMP or dry etching. The corrosion resistant member 204 is formed by removing the film outside the groove 24 and planarizing the surface of the interlayer insulating film 201 and the film.

［図３８Ａ、図３８Ｂ］
層間絶縁膜２０１および耐腐食部材２０４の上に下地層３００が形成され、続いて、下地層３００上にグラフェン層３０１ａが形成される。 [FIG. 38A, FIG. 38B]
Underlayer 300 is formed on interlayer insulating film 201 and corrosion resistant member 204, and subsequently, graphene layer 301a is formed on underlayer 300.

その後、グラフェン層３０１ａ上に図示しないレジストパターンが形成される。   Thereafter, a resist pattern (not shown) is formed on the graphene layer 301a.

［図３９Ａ、図３９Ｂ］
上記の図示しないレジストパターンをマスクにしてグラフェン層３０１ａおよび下地層３００をエッチングすることにより、耐腐食部材２０４とコンタクトするグラフェン配線３０ａが層間絶縁膜２１０上に形成される。図３９Ａには、プラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれた例が示されている。 [FIG. 39A, FIG. 39B]
The graphene layer 301 a and the base layer 300 are etched using the resist pattern (not shown) as a mask to form the graphene wiring 30 a in contact with the corrosion resistant member 204 on the interlayer insulating film 210. FIG. 39A shows an example in which the center line (not shown) of the graphene wiring 30 is shifted to the left with respect to the center line (not shown) of the plug 203.

［図４０Ａ、図４０Ｂ］
上記の図示しないレジストパターンをマスクにして層間絶縁膜２０１および耐腐食部材２０４をエッチングすることにより、層間絶縁膜２０１および耐腐食部材２０４内に、グラフェン配線３０ａの長手方向側の側面に沿った溝２５が形成される。その結果、ショートの原因となる部分の耐腐食部材２０４は除去される。具体的には、耐腐食部材２０４のグラフェン配線３０の外側の部分が除去される。 [FIG. 40A, FIG. 40B]
The interlayer insulating film 201 and the corrosion resistant member 204 are etched using the resist pattern (not shown) as a mask to form grooves in the interlayer insulating film 201 and the corrosion resistant member 204 along the side surfaces of the graphene wiring 30 a in the longitudinal direction. 25 are formed. As a result, the corrosion resistant member 204 in the portion causing the short circuit is removed. Specifically, the outer portion of the graphene wiring 30 of the corrosion resistant member 204 is removed.

溝２５の底は耐腐食部材２０４の底面よりも上にあり、バリアメタル膜２０２およびプラグ２０３の上面は露出されない。バリアメタル膜２０２およびプラグ２０３の腐食耐性は、耐腐食部材２０４の腐食耐性よりも低い。そのため、溝２５内において、バリアメタル膜２０２およびプラグ２０３が露出すると、バリアメタル膜２０２およびプラグ２０３は腐食する可能性がある。そこで、本実施形態では、耐腐食部材２０４の下面よりも上に底がある溝２５が形成される。   The bottom of the groove 25 is above the bottom surface of the corrosion resistant member 204, and the top surfaces of the barrier metal film 202 and the plug 203 are not exposed. The corrosion resistance of the barrier metal film 202 and the plug 203 is lower than the corrosion resistance of the corrosion resistant member 204. Therefore, if the barrier metal film 202 and the plug 203 are exposed in the groove 25, the barrier metal film 202 and the plug 203 may be corroded. Therefore, in the present embodiment, the groove 25 having a bottom above the lower surface of the corrosion resistant member 204 is formed.

図４０Ａの断面図において、耐腐食部材２０４が線対称の形状を持たないのは、グラフェン配線３０とプラグ２０３との間に合わせずれに起因する。   In the cross-sectional view of FIG. 40A, the corrosion-resistant member 204 does not have a line-symmetrical shape because of misalignment between the graphene wire 30 and the plug 203.

［図４１Ａ、図４１Ｂ］
グラフェン層３０１ａをそれよりも抵抗が低いグラフェン層３０１に変え、そして、グラフェン配線３０、層間絶縁膜２０１および耐腐食部材２０４の上に層間絶縁膜４００を形成することにより、図３４、図３５Ａおよび図３５Ｂに示された半導体装置は得られる。 [FIG. 41A, FIG. 41B]
FIG. 34, FIG. 35A, and FIG. 35A are obtained by changing the graphene layer 301a to a graphene layer 301 having a lower resistance than that and forming an interlayer insulating film 400 on the graphene wiring 30, the interlayer insulating film 201, and the corrosion resistant member 204. The semiconductor device shown in FIG. 35B is obtained.

なお、第２の実施形態、第４の実施形態、第７の実施形態と同様に、図４２に示すように、隣接するグラフェン配線３０間に空隙３４が設けられた構造を採用しても構わない。   In addition, as shown in FIG. 42, as in the second embodiment, the fourth embodiment, and the seventh embodiment, a structure in which the air gap 34 is provided between the adjacent graphene wires 30 may be employed. Absent.

（第９の実施形態）
図４３は、第９の実施形態第に係る半導体装置を示す平面図である。図４４Ａおよび図４４Ｂは、それぞれ、図４３の一点鎖線４４Ａ−４４Ａおよび一点鎖線４４Ｂ−４４Ｂに沿った断面図である。なお、図４３Ａには、プラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれた例が示されている。 Ninth Embodiment
FIG. 43 is a plan view showing a semiconductor device according to the ninth embodiment. 44A and 44B are cross-sectional views taken along dashed dotted line 44A-44A and dashed dotted line 44B-44B in FIG. 43, respectively. Note that FIG. 43A shows an example in which the center line (not shown) of the graphene wiring 30 is shifted to the left with respect to the center line (not shown) of the plug 203.

本実施形態が第８の実施形態と異なる点は、プラグ２０３がある領域以外にも耐腐食部材２０４が設けられていることにある。具体的には、耐腐食部材２０４はグラフェン配線３０下に配線長手方向に沿って配置されている。   The present embodiment is different from the eighth embodiment in that a corrosion resistant member 204 is provided outside the region where the plug 203 is present. Specifically, the corrosion resistant member 204 is disposed under the graphene wiring 30 along the wiring longitudinal direction.

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。   Hereinafter, the semiconductor device of the present embodiment will be further described according to the manufacturing method thereof.

図４５Ａおよび図４５Ｂ−図４７Ａおよび図４７Ｂは、本実施形態の半導体装置の製造方法を説明するための断面図を示している。図４５Ａおよび図４５Ｂは、それぞれ、図４３の一点鎖線４５Ａ−４５Ａおよび一点鎖線４５Ｂ−４５Ｂに沿った断面図に相当する。図４６Ａおよび図４６Ｂ、ならびに、図４７Ａおよび図４７Ｂについても同様である。   45A and 45B to 47A and 47B are cross-sectional views for describing the method for manufacturing a semiconductor device of the present embodiment. 45A and 45B correspond to cross-sectional views taken along dashed dotted line 45A-45A and dashed dotted line 45B-45B in FIG. 43, respectively. The same applies to FIGS. 46A and 46B and FIGS. 47A and 47B.

［図４５Ａ、図４５Ｂ］
第８の実施形態の図３６Ａおよび図３６Ｂに示される工程後、層間絶縁膜２０１、バリアメタル膜２０２およびプラグ２０３の上に、溝２４を埋め込むよりも厚い耐腐食部材２０４が形成され、その後、層間絶縁膜２０１が露出しない程度に、ＣＭＰプロセスにより耐腐食部材２０４の表面は平坦化される。したがって、本実施形態では、層間絶縁膜２０１の上面は耐腐食部材２０４で覆われる。 [FIG. 45A, FIG. 45B]
After the steps shown in FIGS. 36A and 36B of the eighth embodiment, a corrosion resistant member 204 thicker than the groove 24 is formed is formed on the interlayer insulating film 201, the barrier metal film 202 and the plug 203, and then The surface of the corrosion resistant member 204 is planarized by the CMP process to such an extent that the interlayer insulating film 201 is not exposed. Therefore, in the present embodiment, the upper surface of the interlayer insulating film 201 is covered with the corrosion resistant member 204.

［図４６Ａ、図４６Ｂ］
耐腐食部材２０４上に下地層３００、グラフェン層３０１ａが順次形成される。その後、グラフェン層３０１ａ上に図示しないレジストパターンが形成される。 [FIG. 46A, FIG. 46B]
The underlayer 300 and the graphene layer 301 a are sequentially formed on the corrosion resistant member 204. Thereafter, a resist pattern (not shown) is formed on the graphene layer 301a.

［図４７Ａ、図４７Ｂ］
上記の図示しないレジストパターンをマスクにしてグラフェン層３０１ａおよび下地層３００をエッチングし、その後、上記の図示しないレジストパターンをマスクにして層間絶縁膜２０１および耐腐食部材２０４をエッチングすることにより、グラフェン配線３０ａの長手方向の側面に沿って溝２５が形成される。図４７Ａの断面では、グラフェン配線３０ａの側面は耐腐食部材２０４の上部の側面に整合する。 [FIG. 47A, FIG. 47B]
The graphene layer 301a and the base layer 300 are etched using the resist pattern (not shown) as a mask, and then the interlayer insulating film 201 and the corrosion resistant member 204 are etched using the resist pattern (not shown) as a mask to form graphene wiring A groove 25 is formed along the longitudinal side of 30a. In the cross section of FIG. 47A, the side surface of the graphene wire 30 a is aligned with the side surface of the top of the corrosion resistant member 204.

その後、グラフェン層３０１ａをそれよりも抵抗が低いグラフェン層３０に変え、そして、溝２５を埋め込むように、グラフェン配線３０、層間絶縁膜２０１および耐腐食部材２０４の上に層間絶縁膜４００を形成することにより、図４３、図４４Ａおよび図４４Ｂに示された半導体装置は得られる。   After that, the graphene layer 301a is changed to a graphene layer 30 having a lower resistance than that, and the interlayer insulating film 400 is formed on the graphene wiring 30, the interlayer insulating film 201, and the corrosion resistant member 204 so as to embed the groove 25. Thus, the semiconductor device shown in FIGS. 43, 44A and 44B is obtained.

なお、第８の実施形態と同様に、図４８に示すように、隣接するグラフェン配線３０間に空隙３４が設けられた構造を採用しても構わない。   As in the eighth embodiment, as shown in FIG. 48, a structure may be employed in which the air gap 34 is provided between the adjacent graphene wires 30.

（第１０の実施形態）
図４９は、第１０の実施形態第に係る半導体装置を示す平面図である。図５０Ａおよび図５０Ｂは、それぞれ、図４９の一点鎖線５０Ａ−５０Ａおよび一点鎖線５０Ｂ−５０Ｂに沿った断面図である。なお、図５０Ａには、プラグ２０３の中心線（不図示）に対してグラフェン配線３０の中心線（不図示）が左側にずれた例が示されている。 Tenth Embodiment
FIG. 49 is a plan view showing a semiconductor device according to the tenth embodiment. 50A and 50B are cross-sectional views taken along dashed dotted line 50A-50A and dashed dotted line 50B-50B in FIG. 49, respectively. Note that FIG. 50A shows an example in which the center line (not shown) of the graphene wiring 30 is shifted to the left with respect to the center line (not shown) of the plug 203.

本実施形態が第９の実施形態と異なる点は、耐腐食部材２０４ａの材料として、プラグ２０２の材料と耐腐食部材２０４の材料とを含む合金が用いられていることにある。プラグ２０２の材料は例えばＷやＴｉであり、耐腐食部材２０４の材料は例えば炭素である。この場合、耐腐食部材２０４ａはＷやＴｉの炭化物を含み、耐腐食部材２０４ａとグラフェン配線３０との間で良好なコンタクトを取ることが可能となる。   The difference between the present embodiment and the ninth embodiment is that an alloy containing the material of the plug 202 and the material of the corrosion resistant member 204 is used as the material of the corrosion resistant member 204 a. The material of the plug 202 is, for example, W or Ti, and the material of the corrosion resistant member 204 is, for example, carbon. In this case, the corrosion resistant member 204 a contains a carbide of W or Ti, and it is possible to make good contact between the corrosion resistant member 204 a and the graphene wiring 30.

以下、本実施形態の半導体装置の製造方法の一例を説明する。   Hereinafter, an example of a method of manufacturing the semiconductor device of the present embodiment will be described.

図５１Ａおよび図５１Ｂ、ならびに、図５２Ａおよび図５２Ｂは、本実施形態の半導体装置の製造方法を説明するための断面図を示している。図５１Ａおよび５１Ｂは、それぞれ、図４９の一点鎖線５０Ａ−５０Ａおよび一点鎖線５０Ｂ−５０Ｂに沿った断面図に相当する。図５２Ａおよび図５２Ｂについても同様である。   51A and 51B, and FIGS. 52A and 52B show cross-sectional views for describing the method for manufacturing a semiconductor device of the present embodiment. 51A and 51B correspond to cross-sectional views taken along dashed dotted line 50A-50A and dashed dotted line 50B-50B in FIG. 49, respectively. The same applies to FIGS. 52A and 52B.

［図５１Ａ、図５１Ｂ］
第９の実施形態の図４５Ａおよび図４５Ｂに示される工程後、熱処理によりプラグ２０２と耐腐食部材２０４とを反応させ、プラグ２０２上の耐腐食部材２０４を２０４ａに変える。 [FIG. 51A, FIG. 51B]
After the process shown in FIGS. 45A and 45B of the ninth embodiment, the plug 202 and the corrosion resistant member 204 are reacted by heat treatment to change the corrosion resistant member 204 on the plug 202 into 204a.

［図５２Ａ、図５２Ｂ］
耐腐食部材２０４，２０４ａ上に下地層３００、グラフェン層３０１ａが順次形成される。本実施形態の図５２Ａ、図５２Ｂに示される工程は、第９の実施形態の図４６Ａおよび図４６Ｂに示される工程に相当する。この後は、第９の実施形態の同様の工程を行うことにより、図４９、図５０Ａおよび図５０Ｂに示された半導体装置は得られる。 [FIG. 52A, FIG. 52B]
The underlayer 300 and the graphene layer 301a are sequentially formed on the corrosion resistant members 204 and 204a. The steps shown in FIGS. 52A and 52B of the present embodiment correspond to the steps shown in FIGS. 46A and 46B of the ninth embodiment. Thereafter, the semiconductor device shown in FIG. 49, FIG. 50A and FIG. 50B is obtained by performing the same process of the ninth embodiment.

なお、本実施形態においても、図５３に示すように、隣接するグラフェン配線３０間に空隙３４が設けられた構造を採用しても構わない。   In addition, also in the present embodiment, as shown in FIG. 53, a structure in which the air gap 34 is provided between the adjacent graphene wires 30 may be adopted.

以上述べた実施形態の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２０で表現できる。   The superordinate concept, the medium concept, and some or all of the subordinate concepts of the embodiment described above can be expressed by, for example, the following supplementary notes 1-20.

［付記１］
導電領域と、
前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材と、
前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面の一部の領域を覆うグラフェン配線と、
前記接続部材の前記上面のうち前記一部の領域とは異なる領域を覆う、前記接続部材よりも耐腐食性が高い耐腐食部材と
を具備してなることを特徴とする半導体装置。 [Supplementary Note 1]
A conductive region,
A connecting member provided on the conductive region, including a lower surface and an upper surface, the lower surface being connected to the conductive region;
A graphene wire connected to the conductive region via the connection member and covering a partial region of the upper surface of the connection member;
A semiconductor device comprising: a corrosion resistant member having higher corrosion resistance than the connection member; and covering a region different from the partial region of the upper surface of the connection member.

［付記２］
前記接続部材の側面を囲む第１の絶縁膜、および
前記耐腐食部材の側面を囲む第２の絶縁膜
をさらに具備してなることを特徴とする付記１に記載の半導体装置。 [Supplementary Note 2]
The semiconductor device according to claim 1, further comprising a first insulating film surrounding the side surface of the connection member, and a second insulating film surrounding the side surface of the corrosion resistant member.

［付記３］
導電領域と、
前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材と、
前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面を覆うグラフェン配線と、
前記接続部材の上部の側面を覆う、前記接続部材よりも耐腐食性が高い耐腐食部材と
を具備してなることを特徴とする半導体装置。 [Supplementary Note 3]
A conductive region,
A connecting member provided on the conductive region, including a lower surface and an upper surface, the lower surface being connected to the conductive region;
A graphene wire connected to the conductive region via the connection member and covering the upper surface of the connection member;
A semiconductor device comprising: a corrosion resistant member which covers the side surface of the upper portion of the connection member and which has higher corrosion resistance than the connection member.

［付記４］
前記接続部材の下部の側面を囲む第１の絶縁膜、および、
前記接続部材の前記上部の側面を前記耐腐食部材を介して囲む第２の絶縁膜
をさらに具備してなることを特徴とする付記３に記載の半導体装置。 [Supplementary Note 4]
A first insulating film surrounding a lower side surface of the connection member;
The semiconductor device according to claim 3, further comprising a second insulating film surrounding a side surface of the upper portion of the connection member via the corrosion resistant member.

［付記５］
前記接続部材の前記上部は、上から下に向かって幅が広くなることを特徴とする付記３に記載の半導体装置。 [Supplementary Note 5]
The semiconductor device according to claim 3, wherein the upper portion of the connection member is wider from top to bottom.

［付記６］
前記接続部材の下部は、上から下に向かって幅が狭くなることを特徴とする付記５に記載の半導体装置。 [Supplementary Note 6]
The semiconductor device according to claim 5, wherein a width of the lower portion of the connection member is narrowed from top to bottom.

［付記７］
導電領域と、
前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材と、
前記接続部材の前記上面上に設けられ、前記上面を覆う、前記接続部材よりも耐腐食性が高く、導電性を有する耐腐食部材と、
前記耐腐食部材上に設けられ、前記耐腐食および前記接続部材を介して前記導電領域に接続されるグラフェン配線と
を具備してなることを特徴とする半導体装置。 [Supplementary Note 7]
A conductive region,
A connecting member provided on the conductive region, including a lower surface and an upper surface, the lower surface being connected to the conductive region;
A corrosion resistant member provided on the upper surface of the connecting member and covering the upper surface, the corrosion resistant member being higher in corrosion resistance than the connecting member and having conductivity;
And a graphene wiring provided on the corrosion resistant member and connected to the conductive region via the corrosion resistant and the connection member.

［付記８］
前記接続部材の側面および前記耐腐食部材の下部の側面を囲む第１の絶縁膜、および、
前記耐腐食部材の上部の側面を囲む第２の絶縁膜
をさらに具備してなることを特徴とする付記７に記載の半導体装置。 [Supplementary Note 8]
A first insulating film surrounding the side surface of the connecting member and the lower side surface of the corrosion resistant member;
The semiconductor device according to claim 7, further comprising a second insulating film surrounding a side surface of the upper portion of the corrosion resistant member.

［付記９］
前記グラフェン配線は一方向に沿って延びており、かつ、前記一方向と垂直な平面による前記耐腐食部材およびグラフェン配線の断面において、前記耐腐食部材は線対称の形状を持たないことを特徴とする付記７または８に記載の半導体装置。 [Supplementary Note 9]
The graphene wiring extends in one direction, and the corrosion resistant member does not have a line-symmetrical shape in a cross section of the corrosion resistant member and the graphene wiring in a plane perpendicular to the one direction. The semiconductor device according to Appendix 7 or 8.

［付記１０］
前記耐腐食部材は、前記接続部材の材料を含むことを特徴とする付記７ないし９のいずれか１項に記載の半導体装置。 [Supplementary Note 10]
The semiconductor device according to any one of appendices 7 to 9, wherein the corrosion resistant member includes a material of the connection member.

［付記１１］
前記耐腐食部材は、ハロゲン化合物に対する耐腐食性が前記接続部材よりも高いことを特徴とする付記１ないし１０のいずれか１項に記載の半導体装置。 [Supplementary Note 11]
The semiconductor device according to any one of appendices 1 to 10, wherein said corrosion resistant member is higher in corrosion resistance to a halogen compound than said connecting member.

［付記１２］
グラフェン層はハロゲン化合物を含むことを特徴とする付記１１に記載の半導体装置。 [Supplementary Note 12]
The semiconductor device according to claim 11, wherein the graphene layer contains a halogen compound.

［付記１３］
前記グラフェン配線は一方向に沿って延びており、かつ、前記一方向と垂直な平面による、前記接続部材およびグラフェン配線の断面において、前記グラフェン配線の中心線は前記接続部材の中心線からずれていることを特徴とする付記１ないし１２のいずれか１項に記載の半導体装置。 [Supplementary Note 13]
The graphene wire extends along one direction, and the center line of the graphene wire is offset from the center line of the connection member in the cross section of the connection member and the graphene wire by a plane perpendicular to the one direction. The semiconductor device according to any one of appendices 1 to 12, characterized in that:

［付記１４］
前記第２の絶縁膜は、前記グラフェン配線の上面および側面をさらに覆い、前記第２の絶縁膜は前記グラフェン配線の前記側面に対応する領域において空隙を含むことを特徴とする付記２、付記４および付記８のいずれか１項に記載の半導体装置。 [Supplementary Note 14]
The second insulating film further covers an upper surface and a side surface of the graphene wiring, and the second insulating film includes an air gap in a region corresponding to the side surface of the graphene wiring. And the semiconductor device according to any one of Appendix 8.

［付記１５］
前記導電領域は配線であることを特徴とする付記１ないし１４のいずれか１項に記載の半導体装置。 [Supplementary Note 15]
15. The semiconductor device according to any one of appendices 1 to 14, wherein the conductive region is a wiring.

［付記１６］
一部が露出した接続部材を形成する工程と、
前記接続部材の前記露出した一部を覆う、前記接続部材よりも耐腐食性が高い耐腐食部材を形成する工程と、
前記耐腐食部材を形成する前または後に、前記接続部材に接続されるグラフェン層を形成する工程と、
前記耐腐食部材を形成した後、前記グラフェン層中にドーパントを導入する工程と
を具備してなることを特徴とする半導体装置の製造方法。 [Supplementary Note 16]
Forming a partially exposed connection member;
Forming a corrosion resistant member that covers the exposed part of the connecting member and is more resistant to corrosion than the connecting member;
Forming a graphene layer connected to the connecting member before or after forming the corrosion resistant member;
And D. introducing a dopant into the graphene layer after forming the corrosion resistant member.

［付記１７］
前記耐腐食部材は、ハロゲン化合物に対する耐腐食性が前記接続部材よりも高いことを特徴とする付記１６に記載の半導体装置の方法。 [Supplementary Note 17]
The method of a semiconductor device according to claim 16, wherein the corrosion resistant member is higher in corrosion resistance to a halogen compound than the connection member.

［付記１８］
前記ドーパントはハロゲン化合物を含むことを特徴とする付記１７に記載の半導体装置の方法。 [Supplementary Note 18]
The method according to claim 17, wherein the dopant comprises a halogen compound.

［付記１９］
前記露出した一部は、前記接続部材の上面であることを特徴とする付記１６に記載の半導体装置の製造方法。 [Supplementary Note 19]
The method according to claim 16, wherein the exposed part is an upper surface of the connection member.

［付記２０］
前記露出した一部は、前記接続部材の上部の側面であることを特徴とする付記１６に記載の半導体装置の製造方法。 [Supplementary Note 20]
The method of manufacturing a semiconductor device according to claim 16, wherein the exposed part is a side surface of an upper portion of the connection member.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   While certain embodiments of the present invention have been described, these embodiments have been presented by way of example only, and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, substitutions, and modifications can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and the gist of the invention, and are included in the invention described in the claims and the equivalent scope thereof.

２１…第１のプラグ構造、２２…第２のプラグ構造、２４，２５…溝、３０，３０ａ…グラフェン配線、３１…空洞、３３…導電性部材、３４…空隙、４１…溝、１００…基板、１０１…層間絶縁膜、１０２…配線、２０１…層間絶縁膜、２０２…バリアメタル膜、２０３…プラグ、２０３Ｕ…プラグの上部、２０３Ｌ…プラグの下部、２０４，２０４ａ…耐腐食部材、３００…下地層、３０１，３０１ａ…グラフェン層、３０２…耐腐食部材、３０３…ハードマスク、３０４…下地保護膜、３０５…ドーパント封止膜、４００…層間絶縁膜。   DESCRIPTION OF SYMBOLS 21 ... 1st plug structure, 22 ... 2nd plug structure, 24, 25 ... groove | channel 30, 30, 30a ... graphene wiring, 31 ... cavity, 33 ... electroconductive member, 34 ... space | gap, 41 ... groove, 100 ... board | substrate 101: interlayer insulating film, 102: wiring, 201: interlayer insulating film, 202: barrier metal film, 203: plug, 203U: upper portion of plug, 203L: lower portion of plug, 204, 204a: corrosion resistant member, 300: lower portion Layer, 301, 301a: graphene layer, 302: corrosion resistant member, 303: hard mask, 304: base protective film, 305: dopant sealing film, 400: interlayer insulating film.

Claims (7)

導電領域と、
前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材と、
前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面の一部の領域を覆う、ハロゲン化合物を含むグラフェン配線と、
前記接続部材の前記上面のうち前記一部の領域とは異なる領域を覆う、前記接続部材よりも前記ハロゲン化合物に対する耐腐食性が高い耐腐食部材と
を具備してなることを特徴とする半導体装置。 A conductive region,
A connecting member provided on the conductive region, including a lower surface and an upper surface, the lower surface being connected to the conductive region;
A graphene wire containing a halogen compound, which is connected to the conductive region via the connection member and covers a partial region of the upper surface of the connection member;
A semiconductor device comprising: a corrosion resistant member which is higher in corrosion resistance to the halogen compound than the connection member and covers a region different from the partial region of the upper surface of the connection member. . 前記接続部材の側面を囲む第１の絶縁膜、および
前記耐腐食部材の側面を囲む第２の絶縁膜
をさらに具備してなることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising: a first insulating film surrounding a side surface of the connecting member; and a second insulating film surrounding the side surface of the corrosion resistant member. 導電領域と、
前記導電領域上に設けられ、下面および上面を含み、前記下面が前記導電領域に接続された接続部材と、
前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面を覆う、ハロゲン化合物を含むグラフェン配線と、
前記接続部材の上部の側面を覆う、前記接続部材よりも前記ハロゲン化合物に対する耐腐食性が高い耐腐食部材と
を具備してなることを特徴とする半導体装置。 A conductive region,
A connecting member provided on the conductive region, including a lower surface and an upper surface, the lower surface being connected to the conductive region;
A graphene wire containing a halogen compound, which is connected to the conductive region via the connection member and covers the upper surface of the connection member;
A semiconductor device comprising: a corrosion resistant member which covers the side surface of the upper portion of the connection member and which has higher corrosion resistance to the halogen compound than the connection member. 前記グラフェン配線は一方向に沿って延びており、かつ、前記一方向と垂直な平面による、前記接続部材およびグラフェン配線の断面において、前記グラフェン配線の中心線は前記接続部材の中心線からずれていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。 The graphene wire extends along one direction, and the center line of the graphene wire is offset from the center line of the connection member in the cross section of the connection member and the graphene wire by a plane perpendicular to the one direction. The semiconductor device according to any one of claims 1 to 3 , characterized in that: 前記第２の絶縁膜は、前記グラフェン配線の上面および側面をさらに覆い、前記第２の絶縁膜は前記グラフェン配線の前記側面に対応する領域において空隙を含むことを特徴とする請求項２に記載の半導体装置。   3. The device according to claim 2, wherein the second insulating film further covers the upper surface and the side surface of the graphene wiring, and the second insulating film includes a void in a region corresponding to the side surface of the graphene wiring. Semiconductor devices. 導電領域上に、下面および上面を含み、前記下面が前記導電領域に接続された接続部材を形成する工程と、
前記接続部材を介して前記導電領域に接続され、かつ、前記接続部材の前記上面の一部の領域を覆うグラフェン配線を形成する工程と、
前記接続部材の前記上面のうち前記一部の領域とは異なる領域を覆う、前記接続部材よりもハロゲン化合物に対する耐腐食性が高い耐腐食部材を形成する工程と、
前記耐腐食部材を形成した後、前記グラフェン配線中に前記ハロゲン化合物を含むドーパントを導入する工程と
を具備してなることを特徴とする半導体装置の製造方法。 Forming a connecting member including a lower surface and an upper surface on the conductive region, the lower surface being connected to the conductive region;
Forming a graphene wire connected to the conductive region through the connection member and covering a partial region of the upper surface of the connection member;
Forming a corrosion resistant member which is higher in corrosion resistance to a halogen compound than the connection member and covers a region different from the partial region of the upper surface of the connection member;
And D. introducing a dopant containing the halogen compound into the graphene wiring after forming the corrosion resistant member. 上面が露出する接続部材を形成する工程と、
前記接続部材の前記上面の一部を覆う、前記接続部材に接続されるグラフェン層を形成する工程と、
前記接続部材の前記上面のうち前記一部の領域とは異なる領域をエッチングし、前記接続部材の側面の一部を露出する工程と、
前記接続部材の前記側面の前記露出した一部を覆う、前記接続部材よりもハロゲン化合物に対する耐腐食性が高い耐腐食部材を形成する工程と、
前記耐腐食部材を形成する前記工程の後、前記グラフェン層中に前記ハロゲン化合物を含むドーパントを導入する工程と
を具備してなることを特徴とする半導体装置の製造方法。 Forming a connecting member whose upper surface is exposed;
Forming a graphene layer connected to the connecting member, covering a part of the upper surface of the connecting member;
Etching a region different from the partial region of the upper surface of the connection member to expose a part of the side surface of the connection member;
Forming a corrosion resistant member which covers the exposed part of the side surface of the connecting member and which is more resistant to halogen compounds than the connecting member;
After the step of forming the corrosion resistant member, the step of introducing a dopant containing the halogen compound into the graphene layer.
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