JP6496561B2 - 成膜装置および成膜方法 - Google Patents

Description

本発明は、処理対象である基材にダイヤモンドライクカーボン（diamond-like carbon：ＤＬＣ）膜を成膜する技術に関する。

ＤＬＣ膜は、硬度および強度（機械的強度）が高く、低摩耗性および耐摩耗性に優れているため、ハードコーティング等の各種の用途に幅広く用いられている。

ＤＬＣ膜の成膜法として、例えば、プラズマベースドイオン注入（Plasma Based Ion Implantation：ＰＢＩＩ）法が用いられる。ＰＢＩＩ法では、処理対象である基材の表面近傍にプラズマが生成され、基材に負のパルス電圧が印加される。そして、基材の表面近傍に形成されるプラズマと基材との間にかかる電圧によりイオンが加速して基材に引き込まれる。また、ラジカルが基材の表面に作用する。その結果、基材の表面にＤＬＣ膜が成膜される。特許文献１〜３には、ＰＢＩＩ法によってＤＬＣ膜を成膜する装置が記載されている。

特許第４１４５３６１号公報 特許第４６４６７６３号公報 特許第４７０４４５３号公報

ＤＬＣ膜は非導電性膜であるので、上述のようにイオンを引き込む成膜処理の際には、基材表面のＤＬＣ膜にチャージアップ電荷（正電荷）が滞留しやすい。滞留したチャージアップ電荷がＤＬＣ膜から周辺部に瞬時に飛び移る場合があり、これに起因して異常放電（アーク放電）が発生する。アーク放電の発生は、基板表面がダメージを受ける問題やパーティクルが発生する問題等を生じさせるため、良好な薄膜形成の阻害要因となる。また、バイオ、電池、自動車等の多分野でＤＬＣ膜が用いられており、ＤＬＣ膜に要求される膜質も高くなってきているため、アーク放電によるＤＬＣ膜の不良は許容されなくなりつつある。

アーク放電の発生を抑制する手法としては、例えば、基材に正のパルス電圧を印加する手法が用いられる。これにより、ＤＬＣ膜に電子が引き込まれ、ＤＬＣ膜に滞留したチャージアップ電荷が電子により打ち消され、アーク放電の発生が抑制される。しかしながら、基材に正のパルス電圧が印加される期間においては、基材表面と正に帯電したイオンとの間で斥力が生じて、ＤＬＣ膜の成膜速度が低下するという問題が生じる。

本発明は、上記課題に鑑みてなされたものであり、アーク放電の発生および成膜速度の低下を抑制しつつＤＬＣ膜の成膜を行う技術を提供することを目的とする。

本発明の第１の態様にかかる成膜装置は、内部に処理空間を形成するチャンバーと、前記処理空間に炭化水素を含むガスを供給するガス供給部と、前記処理空間内で処理対象となる基材を保持する保持部と、前記処理空間に配置された誘導結合型アンテナと、前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、前記基材に正負のパルス電圧を印加するパルス電圧印加部と、前記正負のパルス電圧の印加を制御する印加制御部と、を備え、前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、前記正電圧の印加量は、複数のパルスを含む所定期間内における正のパルス電圧を時間軸に沿って積分して得られる積分値であることを特徴とする。

本発明の第２の態様にかかる成膜装置は、本発明の第１の態様にかかる成膜装置であって、前記パルス電圧制御は、前記第２状態から前記第１状態へと前記正負のパルス電圧の状態を遷移させる第２遷移制御をさらに含み、前記第１遷移制御と前記第２遷移制御とは時間的に交互に繰り返して実行されることを特徴とする。

本発明の第３の態様にかかる成膜装置は、内部に処理空間を形成するチャンバーと、前記処理空間に炭化水素を含むガスを供給するガス供給部と、前記処理空間内で処理対象となる基材を保持する保持部と、前記処理空間に配置された誘導結合型アンテナと、前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、前記基材に正負のパルス電圧を印加するパルス電圧印加部と、前記正負のパルス電圧の印加を制御する印加制御部と、を備え、前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、前記第１遷移制御は、前記正電圧の印加量を段階的に増加させることにより、少なくとも１つの中間状態を経て前記第１状態から前記第２状態に遷移させる制御であることを特徴とする。

本発明の第４の態様にかかる成膜装置は、内部に処理空間を形成するチャンバーと、前記処理空間に炭化水素を含むガスを供給するガス供給部と、前記処理空間内で処理対象となる基材を保持する保持部と、前記処理空間に配置された誘導結合型アンテナと、前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、前記基材に正負のパルス電圧を印加するパルス電圧印加部と、前記正負のパルス電圧の印加を制御する印加制御部と、を備え、前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、前記処理空間内で生じるアーク放電を検出する検出器、を備え、前記印加制御部は、前記検出器によるアーク放電の検出結果に応答して遷移制御を実行することを特徴とする。

本発明の第５の態様にかかる成膜装置は、本発明の第１の態様ないし第４の態様のいずれかにかかる成膜装置であって、前記パルス電圧印加部は、正のパルス電圧を出力する正のＤＣパルス電源回路と、負のパルス電圧を出力する負のＤＣパルス電源回路と、を有し、前記パルス電圧制御は、前記負のパルス電圧が印加されることを許容する第１単位時間と、前記正のパルス電圧が印加されることを許容する第２単位時間と、が交互に配列された時分割制御であることを特徴とする。

本発明の第６の態様にかかる成膜装置は、本発明の第５の態様にかかる成膜装置であって、前記印加制御部は繰返しパルス波形であるタイミング信号を生成し、前記タイミング信号の立上りおよび立下りのうちの一方に応答して前記第１単位時間が開始され、前記タイミング信号の立上りおよび立下りのうちの他方に応答して前記第２単位時間が開始されることを特徴とする。

本発明の第７の態様にかかる成膜装置は、内部に処理空間を形成するチャンバーと、前記処理空間に炭化水素を含むガスを供給するガス供給部と、前記処理空間内で処理対象となる基材を保持する保持部と、前記処理空間に配置された誘導結合型アンテナと、前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、前記基材に正負のパルス電圧を印加するパルス電圧印加部と、前記正負のパルス電圧の印加を制御する印加制御部と、を備え、前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、前記パルス電圧印加部は、正のパルス電圧を出力する正のＤＣパルス電源回路と、負のパルス電圧を出力する負のＤＣパルス電源回路と、を有し、前記パルス電圧制御は、前記負のパルス電圧が印加されることを許容する第１単位時間と、前記正のパルス電圧が印加されることを許容する第２単位時間と、が交互に配列された時分割制御であり、前記正のＤＣパルス電源回路が正のパルス電圧を可変に出力し、かつ、前記負のＤＣパルス電源回路が一定波形の負のパルス電圧を周期的に出力することにより、前記正負のパルス電圧における正電圧の印加量が変化することを特徴とする。

本発明の第８の態様にかかる成膜方法は、内部に処理空間を形成するチャンバー内で基材を保持する保持工程と、前記処理空間に炭化水素ガスを含むガスを供給するガス供給工程と、前記処理空間に配置された誘導結合型アンテナに高周波電力を供給する高周波電力供給工程と、前記基材に正負のパルス電圧を印加するパルス電圧印加工程と、前記パルス電圧印加工程の際に、前記正負のパルス電圧の印加を制御する印加制御工程と、を備え、前記印加制御工程は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御工程を含み、前記正電圧の印加量は、複数のパルスを含む所定期間内における正のパルス電圧を時間軸に沿って積分して得られる積分値であることを特徴とする。

本発明の第９の態様にかかる成膜方法は、本発明の第８の態様にかかる成膜方法であって、前記印加制御工程は、前記第２状態から前記第１状態へと前記正負のパルス電圧の状態を遷移させる第２遷移制御工程をさらに含み、前記第１遷移制御工程と前記第２遷移制御工程とは時間的に交互に繰り返して実行されることを特徴とする。

本発明の第１の態様ないし第９の態様では、パルス電圧制御が、第１状態から正電圧の印加量が第１状態よりも大きい第２状態へと正負のパルス電圧の状態を遷移させる第１遷移制御を含む。これにより、基材の表面にチャージアップ電荷が滞留していない成膜処理の初期段階においては、第１状態によって成膜速度が優先される。また、基材の表面にチャージアップ電荷が滞留するその後の段階においては、第２状態によってアーク放電の抑制が優先される。その結果、本発明のパルス電圧制御では、第１状態を維持するパルス電圧制御に比べてアーク放電の発生が抑制され、かつ、第２状態を維持するパルス電圧制御に比べて成膜速度の低下が抑制される。

特に、本発明の第２の態様および第９の態様では、パルス電圧制御が第２状態から第１状態へと正負のパルス電圧の状態を遷移させる第２遷移制御をさらに含み、第１遷移制御と第２遷移制御とは時間的に交互に繰り返して実行される。これにより、第２状態の処理過程でチャージアップ電荷を十分に打ち消した後に、第２状態から成膜速度が優先される第１状態へとパルス電圧の状態が遷移される。また、第１状態の処理過程でチャージアップ電荷が滞留すると、第１状態からチャージアップ電荷の打消しが優先される第２状態へとパルス電圧の状態が遷移される。このため、アーク放電の発生および成膜速度の低下を抑制した成膜処理が、より高精度に実現される。

プラズマ処理装置の概略構成を模式的に示す図である。 成膜装置の構成を模式的に示す側断面図である。 パルス電圧制御の第１制御例を示すタイミングチャートである。 パルス電圧制御の第２制御例を示すタイミングチャートである。 パルス電圧制御の第３制御例を示すタイミングチャートである。 成膜処理の全期間において基材に印加されるパルス電圧の波形を示す図である。 変形例に係る成膜処理の全期間において基材に印加されるパルス電圧の波形を示す図である。 変形例に係る成膜処理の全期間において基材に印加されるパルス電圧の波形を示す図である。 変形例に係る成膜処理の全期間において基材に印加されるパルス電圧の波形を示す図である。

以下、図面を参照しながら、実施形態について説明する。また、図面においては、理解容易のため、各部の寸法や数が誇張または簡略化して図示されている場合がある。

＜１ 実施形態＞
＜１．１プラズマ処理装置１００＞
プラズマ処理装置１００の構成について、図１を参照しながら説明する。図１は、プラズマ処理装置１００の概略構成を模式的に示す図である。

プラズマ処理装置１００は、受け渡しチャンバー１１０を介して接続された２個の搬送チャンバー１２０ａ，１２０ｂの各々を取り囲んで、一群のチャンバー１３０〜１７０が、クラスタ状に接続された構成を備える。

具体的には、一方の搬送チャンバー（第１搬送チャンバー）１２０ａの周囲には、２個のロードロックチャンバー１３０，１３０と、１個の前処理チャンバー１４０と、１個の成膜チャンバー１５０と、が配置される。また、他方の搬送チャンバー（第２搬送チャンバー）１２０ｂの周囲には、１個の成膜チャンバー１５０と、１個の後処理チャンバー１６０と、２個のアンロードロックチャンバー１７０，１７０と、が配置される。なお、各チャンバー１１０〜１７０の個数およびレイアウトは、図に例示されるものに限らない。例えば、各チャンバー１１０〜１７０の個数は、各チャンバー１１０〜１７０での処理に要する処理時間等に基づいて規定されてもよい。

各チャンバー１１０〜１７０の接続部分には、ゲート１９０が設けられている。ゲート１９０は、例えばゲートバルブによって開閉されて、これと隣り合うチャンバーに対して接続された状態（開状態）と、当該隣り合うチャンバーを遮断密閉する状態（閉状態）との間で切替可能となっている。また、各チャンバー１１０〜１７０には、高真空排気系（図示省略）が設けられており、各チャンバー１１０〜１７０の内部空間を真空状態に減圧できるようになっている。また、プラズマ処理装置１００は、各チャンバー１１０〜１７０内に配置された装置等を統括制御する制御部（図示省略）を備える。

第１搬送チャンバー１２０ａおよび第２搬送チャンバー１２０ｂの各々の内部には、その周囲に接続された各チャンバー１３０〜１７０との間で、処理対象物である基材９の授受を行う搬送装置（図示省略）が配置される。

ロードロックチャンバー１３０、および、アンロードロックチャンバー１７０は、プラズマ処理装置１００内を真空に保持する（すなわち、大気に開放しない）ために設けられる。ロードロックチャンバー１３０は、第１搬送チャンバー１２０ａへ未処理の基材９を搬入するためのチャンバーであり、アンロードロックチャンバー１７０は、第２搬送チャンバー１２０ｂから処理済みの基材９を搬出するためのチャンバーである。

前処理チャンバー１４０の内部空間は、前処理を行うための処理空間を形成し、当該内部空間には、前処理を行うための装置が配置される。前処理とは、基材９に対する成膜処理に先立って行われる処理であり、具体的には、例えば、酸素プラズマ等を用いたデソーバー（クリーニング）処理である。

成膜チャンバー１５０の内部空間は、成膜処理を行うための処理空間を形成し、当該内部空間には、成膜処理を行うための装置である成膜装置１０が配置される。成膜処理とは、具体的には、ＰＢＩＩ法によって、膜付けの対象物である基材９にＤＬＣ膜を形成する処理である。成膜装置１０については、後に具体的に説明する。

後処理チャンバー１６０の内部空間は、後処理を行うための処理空間を形成し、当該内部空間には、後処理を行うための装置が配置される。後処理とは、成膜処理を施された後の基材９に対する処理であり、具体的には、例えば、アルゴンプラズマ、あるいは、水素プラズマ等を用いた表面改質処理である。

プラズマ処理装置１００において実行される処理の流れについて説明する。以下に説明する処理は、プラズマ処理装置１００の制御部（図示省略）の制御下で実行される。

ロードロックチャンバー１３０を介してプラズマ処理装置１００に搬入された基材９は、前処理チャンバー１４０、成膜チャンバー１５０、および、後処理チャンバー１６０に、この順番で搬送されながら、各チャンバー１４０，１５０，１６０内で定められた処理を次々と施される。そして、処理済みの基材９は、アンロードロックチャンバー１７０を介してプラズマ処理装置１００から搬出される。

すなわち、ロードロックチャンバー１３０を介してプラズマ処理装置１００に搬入された基材９は、まず、第１搬送チャンバー１２０ａ内の搬送装置（第１搬送装置）によって、前処理チャンバー１４０に搬入され、ここで前処理を施される。

前処理チャンバー１４０で前処理を施された基材９は、第１搬送装置によって前処理チャンバー１４０から搬出されて、続いて、成膜チャンバー１５０に搬入され、ここで成膜処理を施される。ただし、第１搬送チャンバー１２０ａと接続されている成膜チャンバー（第１成膜チャンバー）１５０が空いている場合は、第１搬送装置は、前処理後の基材９を第１成膜チャンバー１５０にそのまま搬入する。この場合、基材９は、第１成膜チャンバー１５０で成膜処理を施されることになる。一方、第１成膜チャンバー１５０で別の基材９が処理されている場合は、第１搬送装置は、前処理後の基材９を、受け渡しチャンバー１１０を介して、第２搬送チャンバー１２０ｂ内の搬送装置（第２搬送装置）に受け渡す。第２搬送装置は、受け取った基材９を、第２搬送チャンバー１２０ｂと接続されている成膜チャンバー（第２成膜チャンバー）１５０に搬入する。この場合、基材９は、第２成膜チャンバー１５０で成膜処理を施されることになる。

第１成膜チャンバー１５０で成膜処理を施された基材９は、第１搬送装置により第１成膜チャンバー１５０から搬出され、受け渡しチャンバー１１０を介して、第２搬送装置に受け渡される。第２搬送装置は、受け取った基材９を、後処理チャンバー１６０に搬入する。また、第２成膜チャンバー１５０で成膜処理を施された基材９は、第２搬送装置により第２成膜チャンバー１５０から搬出され、そのまま後処理チャンバー１６０に搬入される。後処理チャンバー１６０に搬入された基材９は、ここで後処理を施される。

後処理チャンバー１６０で後処理を施された基材９は、第２搬送装置によって後処理チャンバー１６０から搬出され、アンロードロックチャンバー１７０を介してプラズマ処理装置１００から搬出される。

＜１．２ 成膜装置１０＞
図２は、成膜装置１０の構成を模式的に示す側断面図である。以下では、図２を参照しつつ、成膜装置１０について説明する。なお、図２には、方向を説明するためにＸＹＺ直交座標軸が、適宜付されている。この座標軸におけるＺ軸の方向は鉛直線の方向を示し、ＸＹ平面は水平面である。また、Ｘ軸およびＹ軸の各々はチャンバー１の側壁と平行な軸である。また、Ｙ軸は基材９の搬送方向と平行な軸である。

成膜装置１０は、膜付けの対象物である基材９にＤＬＣ膜を形成する装置である。基材９は、具体的には、例えば、ガラス板である。

成膜装置１０は、内部に処理空間Ｖを形成するチャンバー１と、処理空間Ｖにプラズマを発生させるプラズマ発生部２と、処理空間Ｖに材料ガスを供給するガス供給部３と、基材９を保持する保持部４と、保持部４を介して基材９に正負のパルス電圧を印加するパルス電圧印加部５と、を備える。また、成膜装置１０は、これが備える各構成要素等を制御する制御部７を備える。また、成膜装置１０は、他にも、処理空間Ｖ内の圧力を調整するための機構（具体的には、例えば、高真空排気系、真空ゲージ、等）等を備える（いずれも図示省略）。

チャンバー１は、例えば、直方体形状の外形を呈する中空部材であり、内部に処理空間Ｖを形成する。チャンバー１の天板１１は、その下面が水平姿勢となるように配置されており、当該下面から処理空間Ｖに向けて、複数の誘導結合型アンテナ２１が、間隔をあけて突設されている。また、チャンバー１の側壁の一つには、例えばゲートバルブによって開閉されるゲート１９０（図１参照）が設けられており、チャンバー１は、このゲート１９０を介して、搬送チャンバー（第１搬送チャンバー１２０ａ、あるいは、第２搬送チャンバー１２０ｂ）と接続されている。

プラズマ発生部２は、処理空間Ｖにプラズマを発生させる装置であり、低インダクタンスの誘導結合型アンテナ（誘導結合タイプの高周波アンテナ）２１を、複数個、備える。もっとも、誘導結合型アンテナ２１の個数は、必ずしも複数である必要はなく、１個であってもよい。ここでいう「低インダクタンスの誘導結合型アンテナ」とは、例えば、単体のインダクタンスが１１．５μＨ（マイクロヘンリー）以下であるような誘導結合型アンテナをいう。

誘導結合型アンテナ２１は、具体的には、例えば、金属製のパイプ状導体をＵ字形状に曲げたものを、石英などの誘電体で覆ったものである。このようなＵ字形状の誘導結合型アンテナ２１は、巻数が１回未満の誘導結合型アンテナに相当し、巻数が１回以上の誘導結合型アンテナよりもインダクタンスが低い。

本実施形態では、複数の誘導結合型アンテナ２１は、ＸＹ方向に沿って等間隔でマトリクス状に配列されて、天板１１に対して固定される。また、各誘導結合型アンテナ２１は、そのＵ字形状の両端がＸ方向に沿って配されるように、天板１１に対して固定される。なお、誘導結合型アンテナ２１の配置態様は、本実施形態の他、種々の態様を採用しうる。

各誘導結合型アンテナ２１の一端は、給電器２２およびマッチングボックス２３を介して、高周波電力供給部２４に接続されている。高周波電力供給部２４は、例えば、高周波電源（ＲＦ電源）を含んで構成される。また、各誘導結合型アンテナ２１の他端は接地されている。この構成において、高周波電力供給部２４から各誘導結合型アンテナ２１に高周波電力（具体的には、例えば、出力周波数が１３．５６ＭＨｚの高周波電力）が供給されると、誘導結合型アンテナ２１の周囲の高周波誘導電界により電子が加速されて、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）が発生する。ここでは、誘導結合型アンテナ２１に高周波電力が供給（給電）されることによって、処理空間Ｖに、電子密度が３×１０１０（個／ｃｍ３）以上の高密度のプラズマが生成される。

ガス供給部３は、処理空間Ｖに、成膜の材料となる材料ガスを供給する。材料ガスとして、例えば、各種の炭化水素ガス（例えば、メタンガス、アセチレンガス等）を含むガスが用いられる。

ガス供給部３は、具体的には、例えば、材料ガスの供給源であるガス供給源３１と、一端がガス供給源３１と接続された導入配管３２と、を備える。導入配管３２の他端は、チャンバー１の天板１１を上下に貫通して設けられた複数のガス供給ポート３３の各々と接続される。また、導入配管３２の経路途中には、供給バルブ３４が介挿される。供給バルブ３４は、導入配管３２を流れるガスの流量を自動調整できるバルブであることが好ましく、例えば、マスフローコントローラ等を含んで構成することが好ましい。この構成において、供給バルブ３４が開放されると、ガス供給源３１から供給される材料ガスが、導入配管３２および各ガス供給ポート３３を介して、処理空間Ｖの全体に満遍なく吐出される。

保持部４は、処理空間Ｖの下方で基材９を水平姿勢で支持する板状部であり、導電性の材料（例えば、アルミニウム）により形成される。また、保持部４は、基材９をその表面（膜付けの対象面）が上側を向くように保持する。このため、基材９は、その表面が複数の誘導結合型アンテナ２１と対向する状態で、保持部４に保持される。保持部４は、平面視にて基材９よりも大きなサイズとされることが好ましい。この構成によると、基材９の下面の全体に保持部４の上面が当接することになる。

パルス電圧印加部５は、負のパルス電圧を出力する負のＤＣパルス電源回路５１と、正のパルス電圧を出力する正のＤＣパルス電源回路５２と、を有する。そして、パルス電圧印加部５が出力するパルス電圧の波形は、負のＤＣパルス電源回路５１が出力する負のパルス電圧の波形と、正のＤＣパルス電源回路５２が出力する正のパルス電圧の波形と、の重ね合わせとなる。このため、制御部７（印加制御部）が負のＤＣパルス電源回路５１および正のＤＣパルス電源回路５２による出力を予め設定されたパラメータで制御することにより、パルス電圧印加部５が所望のパルス波形のパルス電圧を出力することが可能となる。また、パルス電圧印加部５は保持部４と電気的に接続されている。このため、パルス電圧印加部５から正負のパルス電圧が出力されると、該パルス電圧は保持部４を介して基材９に印加される。

制御部７は、成膜装置１０が備える各構成要素と電気的に接続され、これら各要素を制御する。制御部７は、具体的には、例えば、各種演算処理を行うＣＰＵ、プログラム等を記憶するＲＯＭ、演算処理の作業領域となるＲＡＭ、プログラムや各種のデータファイル、例えば、電圧印加条件などを記憶するハードディスク、ＬＡＮ等を介したデータ通信機能を有するデータ通信部等がバスラインなどにより互いに接続された、一般的なコンピュータにより構成される。また、制御部７は、各種表示を行うディスプレイ、キーボードおよびマウスなどで構成される入力部等と接続されている。成膜装置１０においては、制御部７の制御下で、基材９に対して定められた処理が実行される。

＜１．３ 成膜処理の流れ＞
成膜装置１０において実行される成膜処理の流れについて説明する。この成膜処理は、制御部７の制御下で実行される。

まず、膜付けの対象物となる基材９が、外部の搬送装置によって、ゲート１９０を介して成膜装置１０の処理空間Ｖに搬入される。搬入された基材９は、膜付けの対象面を上側に向けた状態で、保持部４の上面に保持される（保持工程）。保持部４に基材９が支持された状態となると、高真空排気系により処理空間Ｖが真空状態とされる。

処理空間Ｖが真空状態となると、ガス供給部３が、処理空間Ｖに、炭化水素ガスを含む材料ガスの供給する（ガス供給工程）。具体的には、供給バルブ３４が開放されることによって、ガス供給源３１から供給される材料ガスが、導入配管３２および各ガス供給ポート３３を介して、処理空間Ｖに吐出開始される。

続いて、高周波電力供給部２４が誘導結合型アンテナ２１に高周波電力を供給する（高周波電力供給工程）。これにより、誘導結合型アンテナ２１の周囲に高周波誘導電界が形成され、この電界により電子が加速されて、誘導結合プラズマが発生する。プラズマが発生すると、処理空間Ｖ内に材料ガスとして供給されている炭化水素ガスが活性化されて、イオンやラジカルが生成される。上述したとおり、本実施形態では電子密度が３×１０１０（個／ｃｍ３）以上の高密度のプラズマが発生するので、生成されるイオンやラジカルも非常に高いエネルギーを持つことになる。

また、パルス電圧印加部５が基材９に正負のパルス電圧を印加する（パルス電圧印加工程）。

基材９に負電圧が印加される期間においては、基材９の表面に負の電界が形成される。処理空間Ｖ内に発生しているイオンは正に帯電しているため、基材９の電圧が低下すると、当該イオンが基材９に引き込まれる。すなわち、イオンが、基材９に向かう方向に加速されて、表面に勢いよく衝突する。また、ラジカルが、基材９の表面に作用する。高エネルギーのイオンやラジカルが基材９の表面に作用することによって基材９の表面でダイヤモンド晶が成長し、基材９の表面にＤＬＣ膜が生成される。このように、基材９に負電圧が印加される期間においては、ＤＬＣ膜の成膜が促進される。しかしながら、基材９に負電圧が印加される期間においては、基材９の表面のＤＬＣ膜にチャージアップ電荷（正電荷）が滞留しやすい。滞留したチャージアップ電荷がＤＬＣ膜から周辺部に瞬時に飛び移る場合があり、これに起因して異常放電（アーク放電）が発生する。アーク放電の発生は、基板表面がダメージを受ける問題やパーティクルが発生する問題等を生じさせるため、良好な薄膜形成の阻害要因となる。

基材９に正電圧が印加される期間においては、基材９の表面に正の電界が形成される。このため、ＤＬＣ膜に電子が引き込まれ、基材９の表面に滞留したチャージアップ電荷が電子により打ち消される。しかしながら、基材９に正電圧が印加される期間においては、基材９の表面と正に帯電したイオンとの間で斥力が生じて、ＤＬＣ膜の成膜速度が低下する。

パルス電圧印加工程の際には、制御部７がパルス電圧印加部５によるパルス電圧の出力を調整し、基材９に印加されるパルス電圧が制御される（印加制御工程）。これにより、アーク放電の発生および成膜速度の低下を抑制した成膜処理が実現される。印加制御工程については、後述する＜１．４ パルス電圧制御＞で詳細に説明する。

成膜処理が開始されてから所定の時間が経過して、膜付けの対象面に所定の膜厚のＤＬＣ膜が形成されると、誘導結合型アンテナ２１に対する高周波電力の供給および基材９に対するパルス電圧の印加が停止される。また、材料ガスの供給も停止される。そして、保持部４に支持されている基材９が、外部の搬送装置によって処理空間Ｖから搬出される。

以上で、一枚の基材９に対する成膜処理が終了する。新たな基材９が成膜装置１０に搬入されると、当該基材９に対して、上述した成膜処理が行われることになる。

＜１．４ パルス電圧制御＞
以下では、パルス電圧制御の例について、図３〜図６を参照しつつ説明する。図３は、パルス電圧制御の第１制御例を示すタイミングチャートである。図４は、パルス電圧制御の第２制御例を示すタイミングチャートである。図５は、パルス電圧制御の第３制御例を示すタイミングチャートである。図６は、成膜処理の全期間において基材９に印加されるパルス電圧の波形を示す図である。

図３〜図５に示すように、本実施形態におけるパルス電圧制御は、基材９に対して負のパルス電圧が印加されることを許容する第１単位時間Δｔ１と、基材９に対して正のパルス電圧が印加されることを許容する第２単位時間Δｔ２と、が交互に配列された時分割制御となっている。

より具体的には、制御部７が繰返しパルス波形であるタイミング信号ＴＳを生成し、タイミング信号ＴＳの立下りに応答して第１単位時間Δｔ１が開始され、タイミング信号ＴＳの立上りに応答して第２単位時間Δｔ２が開始される。なお、第１単位時間Δｔ１および第２単位時間Δｔ２の開始タイミングは逆であっても構わない。また、第１単位時間Δｔ１および第２単位時間Δｔ２の時間幅は、タイミング信号ＴＳの半周期と一致する。

図３に示す第１制御例では、負のＤＣパルス電源回路５１は、各第１単位時間Δｔ１の全時間幅において−１０ｋＶ（キロボルト、以下同様。）の負電圧を出力する。また、正のＤＣパルス電源回路５２は、各第２単位時間Δｔ２の全時間幅において正電圧を出力しない。このため、上述した重ね合わせにより、パルス電圧印加部５により出力されるパルス電圧の波形は、各第１単位時間Δｔ１において−１０ｋＶであり各第２単位時間Δｔ２において０ｋＶである波形となる。

図４に示す第２制御例では、負のＤＣパルス電源回路５１は、各第１単位時間Δｔ１の全時間幅において−１０ｋＶの負電圧を出力する。また、正のＤＣパルス電源回路５２は、奇数回目の各第２単位時間Δｔ２の全時間幅において１０ｋＶの正電圧を出力する。他方、正のＤＣパルス電源回路５２は、偶数回目の各第２単位時間Δｔ２の全時間幅において正電圧を出力しない。このため、上述した重ね合わせにより、パルス電圧印加部５により出力されるパルス電圧の波形は、各第１単位時間Δｔ１において−１０ｋＶであり奇数回目の各第２単位時間Δｔ２において１０ｋＶであり偶数回目の各第２単位時間Δｔ２において０ｋＶである波形となる。

図５に示す第３制御例では、負のＤＣパルス電源回路５１は、各第１単位時間Δｔ１の全時間幅において−１０ｋＶの負電圧を出力する。また、正のＤＣパルス電源回路５２は、各第２単位時間Δｔ２の全時間幅において１０ｋＶの正電圧を出力する。このため、上述した重ね合わせにより、パルス電圧印加部５により出力されるパルス電圧の波形は、各第１単位時間Δｔ１において−１０ｋＶであり各第２単位時間Δｔ２において１０ｋＶである波形となる。

そして、印加制御工程によってパルス電圧制御が行われることにより、まず時刻ｔ０〜ｔ１の期間において第１制御例が実行され、時刻ｔ１〜ｔ２において第２制御例が実行され、最後に時刻ｔ２〜ｔ３において第３制御例が実行される（図６）。時刻ｔ１〜ｔ３の各時刻は、成膜処理の条件によって予め定められている。

時刻ｔ０〜ｔ１の期間中は、第１制御例により、基材９に対して負のパルス電圧のみが印加される。したがって、この期間中は、基材９に対するイオンの引き込みが促進されて、相対的に速い速度で基材９の表面にＤＬＣ膜が生成される。

時刻ｔ１〜ｔ２の期間中は、第２制御例により、基材９に対して各第１単位時間Δｔ１において負のパルス電圧が印加され、奇数回目の各第２単位時間Δｔ２において正のパルス電圧が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷がある程度打ち消され、かつ、相対的に中間の速度で基材９の表面にＤＬＣ膜が生成される。

時刻ｔ２〜ｔ３の期間中は、第３制御例により、基材９に対して負のパルス電圧と正のパルス電圧とが交互に印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷が十分に打ち消され、かつ、相対的に遅い速度で基材９の表面にＤＬＣ膜が生成される。

＜１．５ 効果＞
本実施形態の効果を説明する。以下では、基材９に印加される正電圧の印加量が相対的に小さい第１制御例の状態を第１状態と呼び、基材９に印加される正電圧の印加量が相対的に中間である第２制御例の状態を中間状態と呼び、基材９に印加される正電圧の印加量が相対的に大きい第３制御例の状態を第２状態と呼ぶ。

本実施形態では、制御部７によるパルス電圧制御が、第１状態から正電圧の印加量が第１状態よりも大きい第２状態へとパルス電圧の状態を遷移させる第１遷移制御を含む。ここで、「正電圧の印加量」とは、「正のパルス電圧を時間軸に沿って積分して得られる積分値」を意味する。これにより、基材９の表面にチャージアップ電荷が滞留していない成膜処理の初期段階においては第１状態によって成膜速度が優先され、基材９の表面にチャージアップ電荷が滞留する成膜処理の後期段階においては第２状態によってアーク放電の抑制が優先される。その結果、アーク放電の発生および成膜速度の低下を抑制した成膜処理が実現される。

また、本実施形態では、第１遷移制御が、正電圧の印加量を段階的に増加させることにより、１つの中間状態を経て第１状態から第２状態に遷移させる制御である。このため、各状態の処理時間が適宜に設定されることにより、アーク放電の発生および成膜速度の低下を抑制した成膜処理が高精度に実現される。

また、本実施形態では、正のＤＣパルス電源回路５２が正のパルス電圧を可変に出力し、かつ、負のＤＣパルス電源回路５１が一定波形の負のパルス電圧を周期的に出力することにより、正負のパルス電圧における正電圧の印加量が変化する。ここで、「負のＤＣパルス電源回路５１が一定波形の負のパルス電圧を周期的に出力する」とは、「負のＤＣパルス電源回路５１が、同一電圧、同一パルス幅、かつ、同一パルス回数となる周期的な負のパルス電圧を出力する」ことを意味する。成膜速度の最高速度は主として負のパルス電圧の印加量に依存するため、負のパルス電圧の印加量を好適な値に定めた状態で正のパルス電圧を可変に制御することにより、成膜速度を好適に設定しつつアーク放電の発生を抑制することが可能となる。

また、本実施形態では、基材９の下面の全体に保持部４が当接し、この保持部４を介して基材９にパルス電圧が印加される。これによって、基材表面の全体に、均一な厚みのＤＬＣ膜を成膜できる。

また、本実施形態では、処理空間Ｖに、電子密度が３×１０１０（個／ｃｍ３）以上の高密度のプラズマが生成されるので、高エネルギーのイオンやラジカルが生成される。これにより、良好な膜質のＤＬＣ膜が高い成膜効率で成膜される。

また、本実施形態では、巻き数が一周未満の誘導結合型アンテナ２１を用いてプラズマが生成される。巻き数が一周未満の誘導結合型アンテナ２１によると、低いインダクタンスが容易に実現される。

また、本実施形態では、制御部７が繰返しパルス波形であるタイミング信号ＴＳを生成し、タイミング信号ＴＳの立下りに応答して第１単位時間Δｔ１が開始され、タイミング信号ＴＳの立上りに応答して第２単位時間Δｔ２が開始される。これにより、タイミング信号ＴＳの一周期の間に基材９に対して負のパルス電圧および正のパルス電圧を一回ずつ印加可能となり、基材９に対する高速なパルス電圧の印加が実現される。

＜２ 変形例＞
以上、本発明の実施の形態について説明したが、この発明はその趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。

図７〜図９は、変形例に係る成膜処理の全期間において基材９に印加されるパルス電圧の波形を示す図である。

上記実施形態では、正のパルス電圧におけるパルス回数を制御することで基材９に対する正電圧の印加量を変化させる態様について説明した。この他にも、図７に示すように、正のパルス電圧における電圧値を制御することで基材９に対する正電圧の印加量を変化させてもよい。

図７に示す態様では、時刻ｔ０〜ｔ１の期間中は、基材９に対して負のパルス電圧（−１０ｋＶ）のみが印加される。したがって、この期間中は、基材９に対するイオンの引き込みが促進されて、相対的に速い速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ１〜ｔ２の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧（−１０ｋＶ）が印加され、各第２単位時間Δｔ２において正のパルス電圧（５ｋＶ）が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷がある程度打ち消され、かつ、相対的に中間の速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ２〜ｔ３の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧（−１０ｋＶ）が印加され、各第２単位時間Δｔ２において正のパルス電圧（１０ｋＶ）が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷が十分に打ち消され、かつ、相対的に遅い速度で基材９の表面にＤＬＣ膜が生成される。

上記実施形態では、正のパルス電圧におけるパルス回数を制御することで基材９に対する正電圧の印加量を変化させる態様について説明した。この他にも、図８に示すように、正のパルス電圧におけるパルス幅（時間幅）を制御することで基材９に対する正電圧の印加量を変化させてもよい。

図８に示す態様では、時刻ｔ０〜ｔ１の期間中は、基材９に各第１単位時間Δｔ１において対して負のパルス電圧が印加される。したがって、この期間中は、基材９に対するイオンの引き込みが促進されて、相対的に速い速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ１〜ｔ２の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧が印加され、各第２単位時間Δｔ２のうち半分の時間幅において正のパルス電圧が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷がある程度打ち消され、かつ、相対的に中間の速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ２〜ｔ３の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧が印加され、各第２単位時間Δｔ２において正のパルス電圧が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷が十分に打ち消され、かつ、相対的に遅い速度で基材９の表面にＤＬＣ膜が生成される。

上記実施形態では、制御部７によるパルス電圧制御が、第１状態から正電圧の印加量が第１状態よりも大きい第２状態へとパルス電圧の状態を遷移させる第１遷移制御を含む態様について説明した。この他にも、図９に示すように、制御部７によるパルス電圧制御が、第１遷移制御と、第２状態から第１状態へとパルス電圧の状態を遷移させる第２遷移制御とを含み、第１遷移制御の工程と第２遷移制御の工程とが時間的に交互に繰り返して実行されてもよい。

図９に示す態様では、時刻ｔ０〜ｔ１の期間中は、基材９に各第１単位時間Δｔ１において対して負のパルス電圧が印加される。したがって、この期間中は、基材９に対するイオンの引き込みが促進されて、相対的に速い速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ１〜ｔ２の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧が印加され、奇数回目の各第２単位時間Δｔ２において正のパルス電圧が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷がある程度打ち消され、かつ、相対的に中間の速度で基材９の表面にＤＬＣ膜が生成される。時刻ｔ２〜ｔ３の期間中は、基材９に対して各第１単位時間Δｔ１において負のパルス電圧が印加され、各第２単位時間Δｔ２において正のパルス電圧が印加される。したがって、この期間中は、基材９の表面に滞留したチャージアップ電荷が十分に打ち消され、かつ、相対的に遅い速度で基材９の表面にＤＬＣ膜が生成される。また、時刻ｔ３〜ｔ６においては、時刻ｔ０〜ｔ３と同様のパルス電圧制御が実行される。この場合、時刻ｔ３において実行される制御が、第２状態から第１状態へとパルス電圧の状態を遷移させる第２遷移制御に相当する。

この態様では、第２状態の処理過程でチャージアップ電荷を十分に打ち消した後に（時刻ｔ３の時点で）、第２状態から成膜速度が優先される第１状態へとパルス電圧の状態が遷移される。また、第１状態の処理過程でチャージアップ電荷が滞留すると、第１状態からアーク放電の抑制が優先される第２状態へとパルス電圧の状態が遷移される。このため、アーク放電の発生および成膜速度の低下を抑制した成膜処理が、より高精度に実現される。

また、上記実施形態では、第１状態（時刻ｔ０〜ｔ１におけるパルス電圧の状態）と第２状態（時刻ｔ２〜ｔ３におけるパルス電圧の状態）との間に、１つの中間状態（時刻ｔ１〜ｔ２におけるパルス電圧の状態）が介在する態様について説明した。この他にも、第１状態と第２状態との間に中間状態が介在しない態様や、第１状態と第２状態との間に複数の中間状態が介在する態様であっても構わない。なお、第１状態、中間状態、および、第２状態は、成膜処理時の正電圧の印加量に応じて相対的に定められる状態であり、上記実施形態で説明したパルス電圧の状態に限られるものではない。

また、上記実施形態では、負のＤＣパルス電源回路５１が各第１単位時間Δｔ１の全時間幅において−１０ｋＶの負電圧を出力する態様について説明した（図３〜図６）。この態様では、負のＤＣパルス電源回路５１が、各第１単位時間Δｔ１に、１つの方形パルスを出力している。この他にも、負のＤＣパルス電源回路５１が、各第１単位時間Δｔ１に複数の方形パルスを出力してもよいし、各第１単位時間Δｔ１に方形パルスを出力しなくてもよい。例えば、負のＤＣパルス電源回路５１が高速な（応答性の高い）回路で構成され、正のＤＣパルス電源回路５２が低速な（応答性の低い）回路で構成される場合がある。この場合、例えば、タイミング信号ＴＳは正のＤＣパルス電源回路５２の応答性に対応したパルス波形となり、高速な負のＤＣパルス電源回路５１は各第１単位時間Δｔ１に複数の方形パルスを出力しうる。このように、第１単位時間Δｔ１は負のＤＣパルス電源回路５１が負のパルス電圧を出力することが許容される単位時間であり、各第１単位時間Δｔ１において複数の負のパルス電圧が出力されてもよい。同様に、各第２単位時間Δｔ２において複数の正のパルス電圧が出力されてもよい。

また、上記実施形態では、制御部７が予め定められたタイミング（時刻ｔ１〜ｔ３の各時刻）で遷移制御を実行する態様について説明した。この他にも、成膜装置１０が処理空間Ｖ内で生じるアーク放電を検出する検出器、を備え、制御部７が検出器によるアーク放電の検出結果に応答して遷移制御を実行する態様でもよい。この態様では、検出されるアーク放電の回数が多くなることに応じて正電圧の印加量が大きくなるよう遷移制御される。これにより、アーク放電が有効に抑制される。また、検出されるアーク放電の回数が少なくなることに応じて正電圧の印加量が小さくなるよう遷移制御される。これにより、成膜速度の低下が有効に抑制される。

また、上記実施形態において、各部の個数は、図示される個数に限られるものではなく、チャンバー１の寸法等に応じて、適宜その個数を選択することができる。また、各部の配置も適宜に設定することができる。例えば、複数の誘導結合型アンテナ２１は、必ずしもマトリクス状に配される必要はなく、千鳥状、あるいは、列状に配されてもよい。また、各構成要素は、同様の機能を有する他の構成要素で代替可能である。例えば、パルス電圧印加部５は、必ずしも負のＤＣパルス電源回路５１および正のＤＣパルス電源回路５２をそれぞれ備えた独立の電源で構成される必要はなく、バイポーラの（正負両極性を出力可能な）パルス電源で構成されてもよい。また、単一の負のＤＣパルス電源が出力するパルス電圧にオフセット電圧が段階的に付与されることで、正負のパルス電圧のうち正電圧の印加量が制御されてもよい。また、印加される電圧値等の各種処理条件は適宜に変更可能である。

また、処理空間Ｖに供給されるガスには、必要に応じて、Ｎ、Ｆ、Ｓｉ、Ｔｉ等の元素、あるいは、これらの元素の化合物等が、ドーパントとして含まれていてもよい。

また、上記実施形態においては、プラズマ処理装置１００にて、基材９に対して、前処理、成膜処理、および、後処理がこの順に行われていたが、前処理と後処理とは必ずしも必須ではない。プロセス設計によっては、前処理および後処理のうち一方または両方の処理が省略されてもよい。

以上、実施形態およびその変形例に係る成膜装置および成膜方法について説明したが、これらは本発明に好ましい実施形態の例であって、本発明の実施の範囲を限定するものではない。本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。

１ チャンバー
２ プラズマ発生部
３ ガス供給部
４ 保持部
５ パルス電圧印加部
７ 制御部
９ 基材
１０ 成膜装置
５１ 負のＤＣパルス電源回路
５２ 正のＤＣパルス電源回路
１００ プラズマ処理装置
ｔ０〜ｔ６ 時刻
Δｔ１ 第１単位時間
Δｔ２ 第２単位時間
ＴＳ タイミング信号
Ｖ 処理空間

Claims (9)

1. 内部に処理空間を形成するチャンバーと、
   前記処理空間に炭化水素を含むガスを供給するガス供給部と、
   前記処理空間内で処理対象となる基材を保持する保持部と、
   前記処理空間に配置された誘導結合型アンテナと、
   前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、
   前記基材に正負のパルス電圧を印加するパルス電圧印加部と、
   前記正負のパルス電圧の印加を制御する印加制御部と、
   を備え、
   前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、
   前記正電圧の印加量は、複数のパルスを含む所定期間内における正のパルス電圧を時間軸に沿って積分して得られる積分値であることを特徴とする成膜装置。
2. 請求項１に記載の成膜装置であって、
   前記パルス電圧制御は、前記第２状態から前記第１状態へと前記正負のパルス電圧の状態を遷移させる第２遷移制御をさらに含み、
   前記第１遷移制御と前記第２遷移制御とは時間的に交互に繰り返して実行されることを特徴とする成膜装置。
3. 内部に処理空間を形成するチャンバーと、
   前記処理空間に炭化水素を含むガスを供給するガス供給部と、
   前記処理空間内で処理対象となる基材を保持する保持部と、
   前記処理空間に配置された誘導結合型アンテナと、
   前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、
   前記基材に正負のパルス電圧を印加するパルス電圧印加部と、
   前記正負のパルス電圧の印加を制御する印加制御部と、
   を備え、
   前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、
   前記第１遷移制御は、前記正電圧の印加量を段階的に増加させることにより、少なくとも１つの中間状態を経て前記第１状態から前記第２状態に遷移させる制御であることを特徴とする成膜装置。
4. 内部に処理空間を形成するチャンバーと、
   前記処理空間に炭化水素を含むガスを供給するガス供給部と、
   前記処理空間内で処理対象となる基材を保持する保持部と、
   前記処理空間に配置された誘導結合型アンテナと、
   前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、
   前記基材に正負のパルス電圧を印加するパルス電圧印加部と、
   前記正負のパルス電圧の印加を制御する印加制御部と、
   を備え、
   前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、
   前記処理空間内で生じるアーク放電を検出する検出器、
   を備え、
   前記印加制御部は、前記検出器によるアーク放電の検出結果に応答して遷移制御を実行することを特徴とする成膜装置。
5. 請求項１ないし請求項４のいずれかに記載の成膜装置であって、
   前記パルス電圧印加部は、
   正のパルス電圧を出力する正のＤＣパルス電源回路と、
   負のパルス電圧を出力する負のＤＣパルス電源回路と、
   を有し、
   前記パルス電圧制御は、前記負のパルス電圧が印加されることを許容する第１単位時間と、前記正のパルス電圧が印加されることを許容する第２単位時間と、が交互に配列された時分割制御であることを特徴とする成膜装置。
6. 請求項５に記載の成膜装置であって、
   前記印加制御部は繰返しパルス波形であるタイミング信号を生成し、
   前記タイミング信号の立上りおよび立下りのうちの一方に応答して前記第１単位時間が開始され、
   前記タイミング信号の立上りおよび立下りのうちの他方に応答して前記第２単位時間が開始されることを特徴とする成膜装置。
7. 内部に処理空間を形成するチャンバーと、
   前記処理空間に炭化水素を含むガスを供給するガス供給部と、
   前記処理空間内で処理対象となる基材を保持する保持部と、
   前記処理空間に配置された誘導結合型アンテナと、
   前記誘導結合型アンテナに高周波電力を供給する高周波電力供給部と、
   前記基材に正負のパルス電圧を印加するパルス電圧印加部と、
   前記正負のパルス電圧の印加を制御する印加制御部と、
   を備え、
   前記印加制御部によるパルス電圧制御は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御を含み、
   前記パルス電圧印加部は、
   正のパルス電圧を出力する正のＤＣパルス電源回路と、
   負のパルス電圧を出力する負のＤＣパルス電源回路と、
   を有し、
   前記パルス電圧制御は、前記負のパルス電圧が印加されることを許容する第１単位時間と、前記正のパルス電圧が印加されることを許容する第２単位時間と、が交互に配列された時分割制御であり、
   前記正のＤＣパルス電源回路が正のパルス電圧を可変に出力し、かつ、前記負のＤＣパルス電源回路が一定波形の負のパルス電圧を周期的に出力することにより、前記正負のパルス電圧における正電圧の印加量が変化することを特徴とする成膜装置。
8. 内部に処理空間を形成するチャンバー内で基材を保持する保持工程と、
   前記処理空間に炭化水素ガスを含むガスを供給するガス供給工程と、
   前記処理空間に配置された誘導結合型アンテナに高周波電力を供給する高周波電力供給工程と、
   前記基材に正負のパルス電圧を印加するパルス電圧印加工程と、
   前記パルス電圧印加工程の際に、前記正負のパルス電圧の印加を制御する印加制御工程と、
   を備え、
   前記印加制御工程は、第１状態から正電圧の印加量が前記第１状態よりも大きい第２状態へと前記正負のパルス電圧の状態を遷移させる第１遷移制御工程を含み、
   前記正電圧の印加量は、複数のパルスを含む所定期間内における正のパルス電圧を時間軸に沿って積分して得られる積分値であることを特徴とする成膜方法。
9. 請求項８に記載の成膜方法であって、
   前記印加制御工程は、前記第２状態から前記第１状態へと前記正負のパルス電圧の状態を遷移させる第２遷移制御工程をさらに含み、
   前記第１遷移制御工程と前記第２遷移制御工程とは時間的に交互に繰り返して実行されることを特徴とする成膜方法。

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