JP6490552B2 - 情報処理装置、電子機器、制御プログラム、および情報処理装置の制御方法 - Google Patents

Description

本発明は、複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置、該情報処理装置が搭載された電子機器、上記情報処理装置の制御プログラム、および上記情報処理装置の制御方法に関する。

携帯電話機、スマートフォン、およびＰＤＡ（Personal Digital Assistance）等の携帯型の情報処理装置では、バッテリーの容量に限界があるため、消費電力を低減させることが従来から求められている。特に、画像を表示する際に消費される電力は、情報処理装置の消費電力の中で大きいウェイトを占めているので、画像表示の際の消費電力を低減することが求められている。

このような画像表示の際の消費電力を低減することを目的とした従来技術として、特許文献１に開示された技術がある。この技術では、ディプレイドライバがアプリケーションプログラムからの描画要求に基づいたフレームレートを計算し、ディスプレイのリフレッシュレートよりも高ければ、ＧＰＵ（Graphics Processing Unit）の動作クロックを制限することで、ＧＰＵの消費電力を低減させている。

特開２００７−１６４０７１号公報（２００７年６月２８日公開）

しかしながら、上記の従来技術ではＧＰＵの電力削減しか言及されておらず、システム全体の消費電力の多くを占めるＣＰＵ（Central Processing Unit）の電力削減にはつながらないという問題点がある。また、近年、技術の進化によってＣＰＵのピークパフォーマンスが高くなっているが、それに伴い、ＣＰＵの消費電力およびそれに伴う発熱も、携帯型の情報処理装置では見逃せなくなっている。このため、ＣＰＵのパフォーマンス（ポテンシャル）をいかに解放するかが、大きな課題となっている。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができる情報処理装置などを実現することにある。

上記の課題を解決するために、本発明の一態様に係る情報処理装置は、複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置であって、上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部を備えたことを特徴としている。

上記の課題を解決するために、本発明の一態様に係る情報処理装置の制御方法は、複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置の制御方法であって、上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御ステップを含むことを特徴としている。

本発明の一態様によれば、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができるという効果を奏する。

本発明の実施形態１に係る電子機器の概要構成を示すブロック図である。 上記電子機器の画像表示装置における設定画面の例を示す図である。 上記電子機器の動作に係るフローチャートであり、（ａ）は、省電力重視モードの動作に係るフローチャートであり、（ｂ）は、倍速パフォーマンスモードの動作に係るフローチャートである。 本発明の実施形態２に係る電子機器の概要構成を示すブロック図である。 上記電子機器の画像表示装置における表示ドライバ（液晶パネルドライバ）側の動作に係るフローチャートである。 上記電子機器のアプリケーションプロセッサ（ＡＰ）側の動作に係るフローチャートである。 本発明の実施形態３に係る電子機器の概要構成を示すブロック図である。 上記電子機器のＣＰＵ制御部による処理に係るフローチャートである。 上記画像表示装置のリフレッシュレートと、ＣＰＵ制御部による処理との関係を示す図であり、（ａ）は、上記実施形態２の電子機器に関し、上記リフレッシュレート、制御信号およびＣＰＵ制御部による処理の関係を示す図であり、（ｂ）は、上記実施形態３の電子機器に関し、上記リフレッシュレート、およびＣＰＵ制御部による処理の関係を示す図である。

本発明の実施の形態について図１〜図９に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。また、図面における長さ、大きさ、幅などの寸法関係は、図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法を表してはいない。

また、以下で説明する本発明を適用することが可能な電子機器の例としては、タブレットＰＣ（Personal Computer）、スマートフォン、携帯電話機、ＰＤＡ（Personal Digital Assistant）、ゲーム機、電子辞書、およびノートＰＣなどの各種電子機器を例示することができる。また、本発明を適用することが可能な電子機器は、これらに限定されず、いわゆるマルチコアを有するＣＰＵが搭載され、画像を表示する機能を備えた機器であればどんな電子機器であっても良い。

〔実施形態１〕
図１に基づき、本発明の実施形態１に係る電子機器１０ａの概要構成について説明する。図１は、電子機器１０ａの概要構成を示すブロック図である。同図に示すように、電子機器１０ａは、ＡＰ（情報処理装置）１ａ、記憶部２、および画像表示装置３ａを備える。

ＡＰ１ａは、さまざまなアプリケーションの処理が可能な半導体集積回路であり、Webブラウズや映像や音楽などのマルチメディア処理などの機能を担当するプロセッサである。「ＡＰ」は、アプリケーションプロセッサ（Application Processor）の略である。ＡＰ１ａは、後述する画像表示装置３ａに表示データ（例えば、画像データの各フレーム）を転送したり、後述する記憶部２とデータのやり取りを行ったりする。

また、図１に示すようにＡＰ１ａは、ＣＰＵ（中央処理装置）１１、ＧＰＵ１２、ディスプレイＩＦ１３（Display I/F）、モード選択部１４、リフレッシュレート制御部１５、およびＣＰＵ制御部（中央処理装置制御部）１６を備える。

ＣＰＵ１１は、電子機器１０全体を制御するものであり、電子機器１０ａの状態を動的に変化させる。本実施形態のＣＰＵ１１は、マルチコアを有するＣＰＵであり、複数のＣＰＵコア（コア）１１１〜１１８を有しており、これらのコアのうち、ＣＰＵコア１１１〜１１４のそれぞれは、比較的パフォーマンスの低いＣＰＵコアの集合体である第１コアグループに属している。一方、ＣＰＵコア１１５〜１１８のそれぞれは、比較的パフォーマンスの高いＣＰＵコアの集合体である第２コアグループに属している。第１コアグループは、ローパフォーマンスクラスタ（Littleクラスタ）と、第２コアグループは、ハイパフォーマンスクラスタ（Bigクラスタ）と呼称しても良い。

第１コアグループに属するＣＰＵコア１１１〜１１４のそれぞれは、共通の特性を有しており、動作周波数の上限が例えば１．４ＧＨｚであり、流れる電流は比較的小さい。一方、第２コアグループに属するＣＰＵコア１１５〜１１８のそれぞれは、共通の特性を有しており、動作周波数の上限が例えば２．０ＧＨｚであり、流れる電流は比較的大きい。

なお、本実施形態では、第１コアグループには、４つのＣＰＵコアが属しているが、第１コアグループに属するＣＰＵコアの数はこれに限定されず、第１コアグループには、１つ以上３つ以下、または５つ以上のＣＰＵコアが属していても良い。また、本実施形態では、第２コアグループには、４つのＣＰＵコアが属しているが、第２コアグループに属するＣＰＵコアの数はこれに限定されず、第２コアグループには、１つ以上３つ以下、または５つ以上のＣＰＵコアが属していても良い。また、本実施形態では、ＣＰＵ１１が特性の異なる２種類のコアグループ（第１コアグループおよび第２コアグループ）を有する形態について説明するが、ＣＰＵ１１は、同一の特性を有するＣＰＵコアの集合体であるコアグループを１種類のみ有していても良く、また、特性の異なる３種類以上のコアグループを有していても良い。

ＧＰＵ１２は、ＣＰＵ１１からの信号に基づいて、記憶部２内における指定されたデータを用いて画像処理をすることによって、出力データである画像データを記憶部２内に生成する。生成された画像データは、ディスプレイＩＦ１３に出力される。ディスプレイＩＦ１３は、ＧＰＵ１２から出力された記憶部２内の画像データ（表示データともいう）を画像表示装置３ａに出力する。これにより、画像表示装置３ａの表示画面に画像データ（表示データ）が表示される。なお、ディスプレイＩＦ１３は、表示データだけでなく、画像表示を制御するための制御データも画像表示装置３ａに出力する。例えば、制御データを用いて表示ドライバの基本設定を行う場合だけでなく、液晶パネルのリフレッシュレートの上限をＡＰ１ａから制御データを用いて設定する場合も、ディスプレイＩＦ１３を介して行う。

モード選択部１４は、各アプリケーションに対して、電子機器１０ａの動作モードを選択する処理を実行するものである。電子機器１０ａの動作モードとしては、省電力重視モードや倍速パフォーマンスモードを例示することができる。省電力重視モードは、電池持ちを重視して、パフォーマンスを制限した動作モードであり、このモードでは、画像表示装置３ａの最大リフレッシュレートが６０ｆｐｓに制限される。

倍速パフォーマンスモードは、電子機器１０ａのパフォーマンスを最大限見せるための動作モードであり、画像表示装置３ａの最大リフレッシュレートが１２０ｆｐｓに設定される。

リフレッシュレート制御部１５は、モード選択部１４によって選択された動作モードに応じて、画像表示装置３ａのリフレッシュレートを制御するものである。モード選択部１４によって選択された動作モードが、省電力重視モードであった場合、リフレッシュレート制御部１５は、画像表示装置３ａの最大リフレッシュレートを６０ｆｐｓに制限する。一方、モード選択部１４によって選択された動作モードが、倍速パフォーマンスモードであった場合、リフレッシュレート制御部１５は、画像表示装置３ａの最大リフレッシュレートを１２０ｆｐｓに設定する。なお、モード選択部１４は、ユーザの指示に従って、電子機器１０ａの動作モードを選択するように構成しても良い。図２は、倍速パフォーマンスモードを選択した場合における設定画面の例を示す。

ＣＰＵ制御部１６は、電子機器１０ａにおける画像表示装置３ａのリフレッシュレートを示すリフレッシュレート情報に応じて、ＣＰＵコア１１１〜１１８のうちの動作させるコアの動作周波数の上限、およびＣＰＵコア１１１〜１１８のうちの動作させるコアの数の上限、の少なくとも一方を制御するものである。この制御は、ＣＰＵ制御部１６からＣＰＵ１１に対してＣＰＵ制御信号が送信されることにより実行される。これにより、リフレッシュレートに応じてＣＰＵコア１１１〜１１８のうちの動作させるコアの動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を大きくすれば、電子機器１０ａのパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートに応じてＣＰＵコア１１１〜１１８のうちの動作させるコアの動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を小さくすれば、電子機器１０ａの消費電力および発熱量を抑制することができる。以上により、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができる。

また、ＣＰＵ制御部１６は、上記リフレッシュレート情報に応じて、第１コアグループおよび第２コアグループの何れのコアグループに属するコアを動作させるかを決定しても良い。例えば、ＣＰＵ制御部１６は、リフレッシュレートが高い場合、パフォーマンスの高い第２コアグループに属するコアを動作させ、リフレッシュレートが低い場合、パフォーマンスの低い第１コアグループに属するコアを動作させても良い。これにより、リフレッシュレートが高い場合に、パフォーマンスの高い第２コアグループに属するコアを動作させれば、電子機器のパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートが低い場合に、パフォーマンスの低い第１コアグループに属するコアを動作させれば、電子機器の消費電力および発熱量を抑制することができる。

より具体的には、リフレッシュレート制御部１５が、画像表示装置３ａの最大リフレッシュレートを６０ｆｐｓに制限した場合、第２コアグループをオフラインに制限する（動作させるコアグループとして第１コアグループを選択する）。一方、リフレッシュレート制御部１５が、画像表示装置３ａの最大リフレッシュレートを１２０ｆｐｓに設定した場合、第２コアグループがオフラインであれば、オフラインを解除する（動作させるコアグループとして第１コアグループおよび第２コアグループの両方を選択可能にする）。これにより、リフレッシュレートに応じて高いパフォーマンスの第２コアグループに属するコアを動作させれば、電子機器１０ａのパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートに応じて低いパフォーマンスの第１コアグループに属するコアを動作させれば、電子機器１０ａの消費電力および発熱量を抑制することができる。

電子機器１０ａにとって、画像表示装置３ａ（ディスプレイ）はユーザがパフォーマンスを体感する重要なインターフェースであり、リフレッシュレートと合わせて、ＣＰＵ１１のパフォーマンスを解放することで、パフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートを高くする必要がないユースケースでは、ＣＰＵ１１の稼働領域を絞ることで、大きく消費電力、発熱量を抑えることが可能になる。

記憶部２は、例えば、DDR SDRAM (Double-Data-Rate SDRAM)やLPDDR（Low Power DDR）で構成されている。記憶部２には、後述するＧＰＵ１２が生成する画像データの各フレームが記録される他、電子機器１０ａの動作モードに係る情報（例えば、省電力重視モードや倍速パフォーマンスモードなどに係る情報）、後述する画像表示装置３ａのリフレッシュレートを示すリフレッシュレート情報、ＣＰＵ制御部１６の処理に必要なデータ〔例えば、図９に示す各表（テーブル情報）参照〕などが記録される。

画像表示装置３ａは、ＡＰ１ａから転送される表示データを表示する装置である。また、本実施形態では、画像表示装置３ａが搭載する表示パネルに液晶パネルを用いた表示装置を例に挙げて説明するが、本実施形態に係る表示装置はこれに限定されるものではない。例えば、本発明は、プラズマ表示装置（ＰＤＰ）、有機エレクトロルミネッセンス（ＥＬ）表示装置など、表示方式（表示媒体）に拘らず、いずれの表示装置にも適用することができる。また、画像表示装置３ａは、リフレッシュレートが可変なディスプレイとなっている。

次に、図３に基づき、電子機器１０ａの動作について説明する。図３は、電子機器１０ａの動作に係るフローチャートである。図３の（ａ）は、省電力重視モードの動作に係るフローチャートであり、図３の（ｂ）は、倍速パフォーマンスモードの動作に係るフローチャートである。

図３の（ａ）に示すように、モード選択部１４により省電力重視モードが選択されている場合、省電力重視モード処理が実行される。モード選択部１４により省電力重視モードが選択されていることは、モード選択部１４からリフレッシュレート制御部１５に通知される。

ステップＳ（以下、「ステップ」は省略する）１０１では、リフレッシュレート制御部１５が、画像表示装置３ａのリフレッシュレートを最大６０ｆｐｓに制限して、Ｓ１０２に進む。画像表示装置３ａのリフレッシュレートが最大６０ｆｐｓに制限されたことは、リフレッシュレート制御部１５からＣＰＵ制御部１６に通知される。

Ｓ１０２では、ＣＰＵ制御部１６がＣＰＵ１１に対してＣＰＵ制御信号を送信し、第２コアグループ（に属するＣＰＵコア１１５〜１１８）をオフラインに制限する制御を行う（中央処理装置制御ステップ）。ＣＰＵ１１は、第２コアグループ（に属するＣＰＵコア１１５〜１１８）をオフラインに制限する（終了）。

次に、図３の（ｂ）に示すように、モード選択部１４により倍速パフォーマンスモードが選択されている場合、倍速パフォーマンスモード処理が実行される。モード選択部１４により倍速パフォーマンスモードが選択されていることは、モード選択部１４からリフレッシュレート制御部１５に通知される。

Ｓ１０３では、リフレッシュレート制御部１５が、画像表示装置３ａのリフレッシュレートを最大１２０ｆｐｓに設定して、Ｓ１０４に進む。画像表示装置３ａのリフレッシュレートが最大１２０ｆｐｓに設定されたことは、リフレッシュレート制御部１５からＣＰＵ制御部１６に通知される。

Ｓ１０４では、ＣＰＵ制御部１６がＣＰＵ１１に対してＣＰＵ制御信号を送信し、第２コアグループ（に属するＣＰＵコア１１５〜１１８）がオフラインに制限されていた場合、この制限を解除する制御を行う（中央処理装置制御ステップ）。ＣＰＵ１１は、第２コアグループ（に属するＣＰＵコア１１５〜１１８）がオフラインに制限されていた場合、この制限を解除する（終了）。

〔実施形態２〕
次に、図４に基づき、本発明の実施形態２に係る電子機器１０ｂの概要構成について説明する。図４は、電子機器１０ｂの概要構成を示すブロック図である。本実施形態の電子機器１０ｂは、画像表示装置３ｂのリフレッシュレートに紐付けて、ＣＰＵ１１を動的に制御する点で、実施形態１と異なっている。

また、本実施形態の電子機器１０ｂは、実施形態１のＡＰ１ａに替えて、ＡＰ１ｂを備えている点で、実施形態１と異なっている。ＡＰ１ｂは、リフレッシュレート制御部１５およびモード選択部１４を備えていない点で、実施形態１と異なっているが、それ以外の構成は、実施形態１のＡＰ１ａの構成とほぼ同じである。

また、本実施形態の電子機器１０ｂは、実施形態１の画像表示装置３ａに替えて、画像表示装置３ｂを備えている点で、実施形態１と異なっている。画像表示装置３ｂは、表示ドライバ３１ｂを備えており、表示ドライバ３１ｂは、リフレッシュレート特定部３１１および制御信号出力部３１２を備えている。

リフレッシュレート特定部３１１は、ＡＰ１ｂから転送される表示データの更新周期に基づき、１秒間の表示更新回数をカウントすることで、画像表示装置３ｂのリフレッシュレートを計算する（特定する）処理を実行するものである。

制御信号出力部３１２は、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果（リフレッシュレート情報）に応じて、図９の（ａ）に示す制御信号をＡＰ１ｂのＣＰＵ制御部１６に出力する処理を行うものである。図９の（ａ）は、実施形態２の電子機器１０ｂに関し、リフレッシュレート、制御信号およびＣＰＵ制御部による処理の関係を示す図である。

ＣＰＵ制御部１６は、制御信号出力部３１２から受信する上記リフレッシュレートに応じて決定される制御信号に従って、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御する。これにより、リフレッシュレートを特定する構成をＡＰ１ｂの外部に設けることで、ＡＰ１ｂの処理コストを低減させることができる。

次に、図９の（ａ）に示すように、ＣＰＵ制御部１６は、リフレッシュレートが高い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を大きくし、リフレッシュレートが低い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を小さくすることが好ましい。これにより、リフレッシュレートが高い場合に、動作周波数の上限、および、動作させるコアの数の上限、の少なくとも一方を大きくすれば、電子機器１０ｂのパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートが低い場合に、動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を小さくすれば、電子機器１０ｂの消費電力および発熱量を抑制することができる。

次に、図５に基づき、電子機器１０ｂの画像表示装置３ｂにおける表示ドライバ３１ｂ側の動作について説明する。図５は、電子機器１０ｂの画像表示装置３ｂにおける表示ドライバ３１ｂ側の動作に係るフローチャートである。

Ｓ２０１では、リフレッシュレート特定部３１１が、ＡＰ１ｂから転送される表示データの更新周期に基づき、画像表示装置３ｂのリフレッシュレートを計算（特定）する。このリフレッシュレートの計算結果（リフレッシュレート情報）は、随時図示しないメモリに記憶される。画像表示装置３ｂのリフレッシュレートを計算したことは、制御信号出力部３１２に通知され、Ｓ２０２に進む。Ｓ２０２では、制御信号出力部３１２が、前回算出したリフレッシュレートと、現在のリフレッシュレートとを比較してＳ２０３に進む。

Ｓ２０３で、今回算出したリフレッシュレートが前回算出したリフレッシュレートと同じ場合は、終了する。一方、今回算出したリフレッシュレートが前回算出したリフレッシュレートと異なっている場合は、Ｓ２０４に進む。Ｓ２０４では、制御信号出力部３１２が、今回算出したリフレッシュレートに応じて適切な制御信号を生成して出力する（制御信号を切り替える）。

次に、図６に基づき、電子機器１０ｂのＡＰ１ｂ側の動作について説明する。図６は、電子機器１０ｂのＡＰ１ｂ側の動作に係るフローチャートである。

Ｓ２０５では、ＣＰＵ制御部１６が、制御信号出力部３１２から送信されてくる制御信号の切り替わりを検出して、Ｓ２０６に進む。Ｓ２０６では、ＣＰＵ制御部１６が、現在受信した制御信号に基づき、表１〔図９の（ａ）〕に従って、ＣＰＵ１１のコア数の上限や、クロック周波数（動作周波数）の上限を切り替える（中央処理装置制御ステップ）。

具体的には、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果が１Ｈｚの場合、制御信号出力部３１２が出力する制御信号は、「ＬＯＷ ＬＯＷ（００）」とされ、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が２に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１ＧＨｚに制限される。

また、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果が３０Ｈｚの場合、制御信号出力部３１２が出力する制御信号は、「ＬＯＷ ＨＩＧＨ（０１）」とされ、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が４に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１ＧＨｚに制限される。

また、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果が６０Ｈｚの場合、制御信号出力部３１２が出力する制御信号は、「ＨＩＧＨ ＬＯＷ（１０）」とされ、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が４に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１．４ＧＨｚに制限される。

また、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果が１２０Ｈｚの場合、制御信号出力部３１２が出力する制御信号は、「ＨＩＧＨ ＨＩＧＨ（１１）」とされ、第２コアグループの動作するコア数の上限が４に設定され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、２ＧＨｚに設定される。また、第１コアグループの動作するコア数の上限が４に設定され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１．４ＧＨｚに設定される。

なお、本実施形態では、設定されるリフレッシュレートの最高値が１２０Ｈｚである形態について説明しているが、例えば、将来的に設定されるリフレッシュレートの最高値が２４０Ｈｚとなる可能性がある。この場合、例えば、リフレッシュレート特定部３１１が計算したリフレッシュレートの計算結果が１２０Ｈｚの場合に、第２コアグループの動作するコア数の上限を２に設定し（動作するＣＰＵコアのそれぞれの動作周波数の上限は、２ＧＨｚに設定される）、リフレッシュレートの計算結果が２４０Ｈｚの場合に、第２コアグループの動作するコア数の上限を４に設定する（動作するＣＰＵコアのそれぞれの動作周波数の上限は、２ＧＨｚに設定される）などのケースも想定される。即ち、表示パネルのリフレッシュレートの種類に応じて制御信号の組合せおよびＣＰＵのパフォーマンス設定を適宜設定すればよい。

〔実施形態３〕
次に、図７に基づき、本発明の実施形態３に係る電子機器１０ｃの概要構成について説明する。図７は、電子機器１０ｃの概要構成を示すブロック図である。本実施形態の電子機器１０ｃは、画像表示装置３ａのリフレッシュレートに紐付けて、ＣＰＵ１１を動的に制御する点で、実施形態１と異なっている。また、本実施形態の電子機器１０ｃは、リフレッシュレート特定部１７をＡＰ１ｃに設けた（ＡＰ１ｃの内部で、一連の処理を完結させたシステムである）点で、実施形態２と異なっている。

リフレッシュレート特定部１７は、ディスプレイＩＦ１３から出力される表示データの更新周期に従って、画像表示装置３ａのリフレッシュレートを特定し、ＣＰＵ制御部１６に通知する。

ＣＰＵ制御部１６は、リフレッシュレート特定部１７が特定したリフレッシュレートに応じて、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御する。これにより、リフレッシュレート特定部１７をＡＰ１ｃに設けることで、一連の動作をＡＰ１ｃ内で完結させることができる。

次に、図８に基づき、電子機器１０ｃのＣＰＵ制御部１６による処理について説明する。図８は、電子機器１０ｃのＣＰＵ制御部１６による処理に係るフローチャートである。まず、リフレッシュレート特定部１７が、ディスプレイＩＦ１３から出力される表示データの更新周期に従って、画像表示装置３ａのリフレッシュレートを特定しＣＰＵ制御部１６に通知してＳ３０１が開始される。なお、リフレッシュレート特定部１７が特定したリフレッシュレートは、随時図示しないメモリに記録される。

Ｓ３０１では、ＣＰＵ制御部１６が、前回のリフレッシュレートと現在のリフレッシュレートとを比較してＳ３０２に進む。Ｓ３０２で、現在のリフレッシュレートが前回のリフレッシュレートと同じ場合は、終了する。一方、現在のリフレッシュレートが前回のリフレッシュレートと異なる場合は、Ｓ３０３に進む。

Ｓ３０３では、ＣＰＵ制御部１６が、ＣＰＵ１１にＣＰＵ制御信号を送信し、表２〔図９の（ｂ）〕に従ってＣＰＵ１１のコア数の上限や、動作させるＣＰＵコアのクロック周波数（動作周波数）の上限を切り替える制御を実行する（中央処理装置制御ステップ）（終了）。

具体的には、今回のリフレッシュレートの特定結果が１Ｈｚの場合、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が２に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１ＧＨｚに制限される。

また、今回のリフレッシュレートの特定結果が３０Ｈｚの場合、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が４に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１ＧＨｚに制限される。

また、今回のリフレッシュレートの特定結果が６０Ｈｚの場合、第２コアグループはオフラインに制限され、第１コアグループの動作するコア数の上限が４に制限され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１．４ＧＨｚに制限される。

また、今回のリフレッシュレートの特定結果が１２０Ｈｚの場合、第２コアグループの動作するコア数の上限が４に設定され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、２ＧＨｚに設定される。また、第１コアグループの動作するコア数の上限が４に設定され、動作するＣＰＵコアのそれぞれの動作周波数の上限が、１．４ＧＨｚに設定される。

なお、本実施形態では、設定されるリフレッシュレートの最高値が１２０Ｈｚである形態について説明しているが、例えば、将来的に設定されるリフレッシュレートの最高値が２４０Ｈｚとなる可能性がある。この場合、例えば、今回のリフレッシュレートの特定結果が１２０Ｈｚの場合に、第２コアグループの動作するコア数の上限を２に設定し（動作するＣＰＵコアのそれぞれの動作周波数の上限は、２ＧＨｚに設定される）、今回のリフレッシュレートの特定結果が２４０Ｈｚの場合に、第２コアグループの動作するコア数の上限を４に設定する（動作するＣＰＵコアのそれぞれの動作周波数の上限は、２ＧＨｚに設定される）などのケースも想定される。即ち、表示パネルのリフレッシュレートの種類に応じてＣＰＵのパフォーマンス設定を適宜設定すればよい。

〔実施形態４：ソフトウェアによる実現例〕
ＡＰ１ａ，１ｂ，１ｃの制御ブロック（特にＣＰＵ制御部１６）は、集積回路（ＩＣチップ）等に形成された論理回路（ハードウェア）によって実現してもよいし、ＣＰＵ（Central Processing Unit）を用いてソフトウェアによって実現してもよい。

後者の場合、ＡＰ１ａ，１ｂ，１ｃは、各機能を実現するソフトウェアであるプログラムの命令を実行するＣＰＵ、上記プログラムおよび各種データがコンピュータ（またはＣＰＵ）で読み取り可能に記録されたＲＯＭ（Read Only Memory）または記憶装置（これらを「記録媒体」と称する）、上記プログラムを展開するＲＡＭ（Random Access Memory）などを備えている。そして、コンピュータ（またはＣＰＵ）が上記プログラムを上記記録媒体から読み取って実行することにより、本発明の目的が達成される。上記記録媒体としては、「一時的でない有形の媒体」、例えば、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、上記プログラムは、該プログラムを伝送可能な任意の伝送媒体（通信ネットワークや放送波等）を介して上記コンピュータに供給されてもよい。なお、本発明は、上記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。

〔まとめ〕
本発明の態様１に係る情報処理装置は、複数のコア（ＣＰＵコア１１１〜１１８）を有する中央処理装置（ＣＰＵ１１）が搭載された電子機器（１０ａ，１０ｂ，１０ｃ）に実装される情報処理装置（ＡＰ１ａ，１ｂ，１ｃ）であって、上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部（ＣＰＵ制御部１６）を備えた構成である。

上記構成によれば、リフレッシュレートに応じて複数のコアのうちの動作させるコアの動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を大きくすれば、電子機器のパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートに応じて複数のコアのうちの動作させるコアの動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を小さくすれば、電子機器の消費電力および発熱量を抑制することができる。以上により、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができる。

本発明の態様２に係る情報処理装置は、上記態様１において、上記中央処理装置制御部は、上記リフレッシュレートが高い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を大きくし、上記リフレッシュレートが低い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を小さくすることが好ましい。上記構成によれば、リフレッシュレートが高い場合に、動作周波数の上限、および、動作させるコアの数の上限、の少なくとも一方を大きくすれば、電子機器のパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートが低い場合に、動作周波数の上限、および動作させるコアの数の上限、の少なくとも一方を小さくすれば、電子機器の消費電力および発熱量を抑制することができる。

本発明の態様３に係る情報処理装置は、上記態様１において、上記複数のコアのそれぞれは、パフォーマンスの高低で分類された複数のコアグループの何れかに属しており、上記中央処理装置制御部は、上記リフレッシュレート情報に応じて、複数のコアグループのうちの何れのコアグループに属するコアを動作させるかを決定しても良い。上記構成によれば、リフレッシュレートに応じて高いパフォーマンスのコアグループに属するコアを動作させれば、電子機器のパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートに応じて低いパフォーマンスのコアグループに属するコアを動作させれば、電子機器の消費電力および発熱量を抑制することができる。

本発明の態様４に係る情報処理装置は、上記態様３において、上記中央処理装置制御部は、上記リフレッシュレートが高い場合、パフォーマンスの高いコアグループに属するコアを動作させ、上記リフレッシュレートが低い場合、パフォーマンスの低いコアグループに属するコアを動作させても良い。上記構成によれば、リフレッシュレートが高い場合に、パフォーマンスの高いコアグループに属するコアを動作させれば、電子機器のパフォーマンスアップを効果的に感じさせることができる。また、リフレッシュレートが低い場合に、パフォーマンスの低いコアグループに属するコアを動作させれば、電子機器の消費電力および発熱量を抑制することができる。

本発明の態様５に係る情報処理装置は、上記態様１〜４の何れかにおいて、上記中央処理装置制御部は、外部から受信した上記リフレッシュレートに応じて決定される制御信号に従って、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御しても良い。上記構成によれば、リフレッシュレートを特定する構成を情報処理装置の外部に設けることで、情報処理装置の処理コストを低減させることができる。

本発明の態様６に係る情報処理装置は、上記態様１〜４の何れかにおいて、上記画像表示装置のリフレッシュレートを特定するリフレッシュレート特定部（リフレッシュレート特定部１７）を備え、上記中央処理装置制御部は、上記リフレッシュレート特定部が特定した上記リフレッシュレートに応じて、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御しても良い。上記構成によれば、リフレッシュレート特定部を情報処理装置に設けることで、一連の動作を情報処理装置内で完結させることができる。

本発明の態様７に係る電子機器は、上記態様１〜６の何れかの情報処理装置が実装されていることが好ましい。上記構成によれば、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができる電子機器を実現できる。

本発明の態様８に係る制御プログラムは、上記態様１の情報処理装置としてコンピュータを機能させるための制御プログラムであって、上記中央処理装置制御部としてコンピュータを機能させるための制御プログラムであることが好ましい。上記構成によれば、パフォーマンスアップを効果的に感じさせるという要請と、消費電力および発熱量を抑制させるという要請と、を両立させることができる制御プログラムを実現できる。

本発明の態様９に係る情報処理装置の制御方法は、複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置の制御方法であって、上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御ステップを含む方法である。上記方法によれば、上記態様１と同様の効果を奏する。

本発明の各態様に係る情報処理装置は、コンピュータによって実現してもよく、この場合には、コンピュータを上記情報処理装置が備える各部（ソフトウェア要素）として動作させることにより上記情報処理装置をコンピュータにて実現させる情報処理装置の制御プログラム、およびそれを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に入る。

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１ａ，１ｂ，１ｃ ＡＰ（情報処理装置）
３ａ，３ｂ 画像表示装置
１０ａ，１０ｂ，１０ｃ 電子機器
１１ ＣＰＵ（中央処理装置）
１６ ＣＰＵ制御部（中央処理装置制御部）
１７ リフレッシュレート特定部
１１１〜１１８ ＣＰＵコア（コア）
３１１ リフレッシュレート特定部

Claims (10)

1. リフレッシュレートを変更可能な画像表示装置と、複数のコアを有する中央処理装置と、が搭載された電子機器に実装される情報処理装置であって、
   上記電子機器における上記画像表示装置の上記リフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部を備えたことを特徴とする情報処理装置。
2. 上記電子機器が、上記画像表示装置の表示データの更新周期に基づき、上記リフレッシュレートを特定するリフレッシュレート特定部を備えることを特徴とする請求項１に記載の情報処理装置。
3. 複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置であって、
   上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部を備え、
   上記中央処理装置制御部は、上記リフレッシュレートが高い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を大きくし、上記リフレッシュレートが低い場合、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を小さくすることを特徴とする情報処理装置。
4. 複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置であって、
   上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部を備え、
   上記複数のコアのそれぞれは、パフォーマンスの高低で分類された複数のコアグループの何れかに属しており、
   上記中央処理装置制御部は、上記リフレッシュレート情報に応じて、複数のコアグループのうちの何れのコアグループに属するコアを動作させるかを決定することを特徴とする情報処理装置。
5. 上記中央処理装置制御部は、上記リフレッシュレートが高い場合、パフォーマンスの高いコアグループに属するコアを動作させ、上記リフレッシュレートが低い場合、パフォーマンスの低いコアグループに属するコアを動作させることを特徴とする請求項４に記載の情報処理装置。
6. 複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置であって、
   上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部を備え、
   上記中央処理装置制御部は、外部から受信した上記リフレッシュレートに応じて決定される制御信号に従って、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御することを特徴とする情報処理装置。
7. 複数のコアを有する中央処理装置が搭載された電子機器に実装される情報処理装置であって、
   上記電子機器における画像表示装置のリフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御部と、
   上記画像表示装置の上記リフレッシュレートを特定するリフレッシュレート特定部と、を備え、
   上記中央処理装置制御部は、上記リフレッシュレート特定部が特定した上記リフレッシュレートに応じて、上記動作周波数の上限、および上記動作させるコアの数の上限、の少なくとも一方を制御することを特徴とする情報処理装置。
8. 請求項１から７までの何れか１項に記載の情報処理装置が実装されていることを特徴とする電子機器。
9. 請求項１に記載の情報処理装置としてコンピュータを機能させるための制御プログラムであって、上記中央処理装置制御部としてコンピュータを機能させるための制御プログラム。
10. リフレッシュレートを変更可能な画像表示装置と、複数のコアを有する中央処理装置と、が搭載された電子機器に実装される情報処理装置の制御方法であって、
    上記電子機器における上記画像表示装置の上記リフレッシュレートを示すリフレッシュレート情報に応じて、上記複数のコアのうちの動作させるコアの動作周波数の上限、および上記複数のコアのうちの動作させるコアの数の上限、の少なくとも一方を制御する中央処理装置制御ステップを含むことを特徴とする情報処理装置の制御方法。

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