JP6483679B2 - 集積回路および集積回路アレイを製造する方法 - Google Patents

集積回路および集積回路アレイを製造する方法 Download PDF

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Description

本発明は、集積回路アレイに関し、より特定的には、超音波画像化システムといった2次元センサアレイに関する。そして、対応する集積回路アレイを製造する方法に関する。本発明は、さらに、超音波トランスデューサに関する。例えば、血管内超音波システムである。
2次元センサアレイの技術分野においては、柔軟及び/又は伸縮可能なセンサアレイを提供するために、回路とセンサを、折り曲げ可能及び/又は伸縮可能な電気的インターコネクト(interconnect)を用いて接続することが一般的に知られている。そうした伸縮可能及び/又は折り曲げ可能な回路とセンサは、バイオ医療システムの技術分野において重要性が増している。回路とセンサが、人間の体と調和するようなやり方で形成または加工され得るからである。円筒形血管内超音波トランスデューサ、または、網膜インプラント光センサといったインプラントセンサアレイ、といったものである。
低侵襲医療装置の技術分野においては、柔軟かつ伸縮可能な回路が、円筒形または球形の装置に取り付けることができる画像化システムのように、高性能なセンサシステムを形成するために重要である。伸縮可能な静電容量型マイクロマシン超音波トランスデューサ(CMUT)アレイのために、固いチップは薄くされて、装置の周りに曲げられて、トランスデューサアレイの中で機械的なストレスを生じる。伸縮可能なCMUTアレイを製造するために、個々のトランスデューサエレメントは、たいてい、シリコン製ウェファ上で製作されて、柔軟なレイヤまたはフォイル(foil)に取り付けられ、そして、エッチングプロセスによって相互に分離される。個々のセンサデバイスは、たいてい、相互に電気的に接続されている。別のプロセスステップにおいて、センサデバイスそれぞれに対して接続された電気的インターコネクトを用いるものである。カテーテルのための対応する静電容量型マイクロマシン超音波トランスデューサアレイは、例えば、国際公開第2012/066477号から知られるものである。
既知の回路アレイおよびセンサアレイの不利な点は、ポストプロセス段階の最中の電気的インターコネクトの接続が複雑であり、回路アレイ及び/又はセンサアレイの製造のための技術的労力が増加することである。
国際公開第98/32595号から、マイクロエレクトロメカニカルデバイスを組み込んでいる柔軟な皮膚(flexible skin)が知られている。ここで、柔軟な皮膚は、ポリイミド(polyimide)フィルムでカプセル化されたシリコン(silicon)アイランドを含む。シリコンアイランドは、ウェットエッチングにより所望の厚さまでシリコン製ウェファをエッチングすること、および、反応性イオンエッチングにより背面からパターニングすることによって形成される。
米国特許出願公開第2006/0255433A1号から、半導体を含んでいる柔軟な皮膚が知られている。インテリジェントな織物アプリケーションにおける使用に適したものであり、金属レイヤ、絶縁層、および、第1フレキシブルポリマーレイヤと第2フレキシブルポリマーレイヤとの間に挟まれた一つまたはそれ以上の半導体アイランドを含んでいる。
J.Chen著、”Topical Review;Capacitive micromachined ultrasonic transducer array for minimally invasive medical ultrasound”、Journal of Micromechanics and Microengineering、Vol,20、No.2、1 February 2010、page23001、から、平面モノリシック(planar monolithic)CMUTアレイが知られている。ここで、イメージャ(imager)プレートは、トランスデューサを伴なってモノリシックに製作された柔軟な絶縁膜(dielectric membrane)によって相互に接続されている。欧州特許出願公開第1883107A2号から、パッケージされたマイクロエレクトロニックデバイスが知られている。パッケージの中にエンベッドされたチップを含む少なくとも一つの電極を有しており、チップは、柔軟な電気的インターコネクトによって相互に接続されている。
改善された柔軟または伸縮可能な集積回路アレイであって、少ない技術的労力で製作できるもの、を提供することが本発明の目的である。さらに、少ない技術的労力を用いて柔軟及び/又は伸縮可能な集積回路アレイを製造するための改善された方法を提供することも本発明の目的である。最終的には、少ない技術的労力で製作できる柔軟及び/又は伸縮可能な超音波トランスデューサアセンブリを提供することが本発明の目的である。
本発明の第1の態様において、特には、超音波画像化システムといった2次元センサアレイのための集積回路アレイが提供される。本集積回路アレイは、
−それぞれがサブストレート部分において形成されている複数の集積回路エレメントであり、サブストレート部分は相互に分離されている複数の集積回路エレメントと、
−集積回路エレメントを相互に柔軟に接続するために集積回路エレメントに対して結合されている柔軟及び/又は伸縮可能な接続レイヤと、
−集積回路エレメントを相互に電気的に接続するための複数の電気的インターコネクトであり、集積回路エレメントの統合されたインターコネクトと一体に金属ラインとして形成される電気的インターコネクトと、を含む。
本発明のさらなる態様において、超音波画像化システムといった2次元センサアレイのための集積回路エレメントのアレイを製造する方法が提供される。本方法は、
−統合された金属ラインとして形成された電気的インターコネクトを用いて相互に電気的に接続された複数の集積回路エレメントを含んでいるサブストレートを提供するステップと、
−電気的インターコネクトを露出させるステップと、
−集積回路エレメント間において柔軟な接続を提供するために集積回路エレメントに対して柔軟及び/又は伸縮可能な接続レイヤを結合するステップと、
−集積回路エレメントを含んでいるサブストレート部分を相互に機械的に分離するステップであり、柔軟及び/又は伸縮可能な接続レイヤを用いて集積回路エレメントが柔軟に接続されているステップと、を含む。
本発明のさらなる態様においては、例えば、血管内超音波システムのための、超音波トランスデューサが提供される。超音波を放射及び/又は受信するための複数の超音波トランスデューサエレメントを含んでいるトランスデューサアレイと、トランスデューサエレメントを駆動するための本発明に従った集積回路アレイとを含むものである。
本発明の望ましい実施例は、独立請求項において定められる。請求される方法は、請求されるデバイスおよび従属請求項において定められるものと同様及び/又は同一な望ましい実施例を有していることが理解されるべきである。
本発明は、集積回路を柔軟に相互に接続するように分離された集積回路を相互に電気的に接続するために、統合されたインターコネクトを使用するためのアイデアに基づいている。統合されたインターコネクトは、ICプロセスにおいて集積回路と一緒に統合された金属ラインとして形成され、そして、サブストレート部分が相互に分離されるときに露出される。電気的インターコネクトはICプロセスの最中に既に処理されているので、フレキシブル接続レイヤに接続した後のポストプロセスにおける集積回路の電気的接続を省略することができる。従って、集積回路アレイを製作するための製造労力が低減され得る。本発明に従って、用語「柔軟(flexible)」は、集積回路がお互いに関してあらゆる方向において移動可能であることを意味している。例えば、お互いに関して、折り曲げ可能及び/又は伸縮可能であってよい。電気的インターコネクトは、製造プロセスの最中、部分的または全体的に露出されてよい。
望ましい実施例において、電気的インターコネクトは接続レイヤから絶縁されている。これにより、少ない技術的労力で、集積回路エレメント間において折り曲げ可能及び/又は伸縮可能な電気的接続を形成することが可能である。
望ましい実施例において、電気的インターコネクトは、絶縁層を用いて相互に電気的に絶縁されている。これにより、集積回路エレメントの電子的機能を保証しながら、相互に短い距離にある複数の電気的インターコネクトを提供することが、簡単にできる。
さらなる望ましい実施例において、絶縁層は、パリレン層を含んでいる。これにより、少ない技術的労力で、電気的インターコネクトに対して均一でピンホールの無い絶縁層を適用することが可能であり、そして、さらに、集積回路アレイが医療アプリケーションに対して使用され得るように、さらに、生体適合性(biocompatible)がある。
さらなる実施例において、絶縁層は、原子層堆積(atomic layer deposition)によってデポジットされたレイヤである。
望ましい実施例において、集積回路エレメントは、測定値を検出するために、センサエレメントに対してそれぞれ接続されている。これにより、例えば、血管内アプリケーションのための、小さな寸法の2次元測定アレイを提供することが可能である。集積回路エレメントは、センサエレメントを駆動するため、および、検出された測定データを評価するために使用され得るからである。
さらに望ましい実施例において、センサエレメントは、超音波を放射及び/又は受信するための超音波トランスデューサエレメントである。これにより、例えば、血管内超音波システムのための折り曲げ可能及び/又は伸縮可能な超音波トランスデューサアレイを提供することが可能であり、例えば、円筒形または球形の装置に対して適合され得る。
さらなる望ましい実施例において、電気的インターコネクトは、サブミクロン単位の金属ラインとして形成されている。これにより、低減されたサイズを伴う集積回路間で高速または大容量のデータ接続を実現することが可能である。集積回路エレメント間において多くの平行な金属ラインが接続され得るからである。
望ましい実施例において、電気的インターコネクトは、集積回路エレメントを相互に柔軟及び/又は伸縮可能に接続するために、立面図において少なくとも区分ごと(section−wise)に曲線形状である。これにより、集積回路エレメント間において折り曲げ可能または伸縮可能な電気的インターコネクトを発生することが可能である。集積回路アレイが、異なる表面に対する高い柔軟性を伴って適用され得るようにである。
望ましい実施例において、電気的インターコネクトは、相互に上に配置された複数のレベルにおいて形成されており、ここで、異なるレベルの電気的インターコネクトは、絶縁層によって、特には酸化層を用いて、相互に少なくとも部分的に機械的に接続されている。電気的インターコネクトは、絶縁層が電気的インターコネクト間においてピラーを形成するように、相互に区分ごとに接続されてよい。これにより、電気的インターコネクトの機械的安定性を増加することが可能である。
方法に係る望ましい実施例において、電気的インターコネクトは、パリレンを含む絶縁層を用いてコーティングされている。これにより、少ない技術的労力で、信頼性のあるピンホール無しのレイヤを用いて電気的インターコネクトを相互に絶縁することが可能であり、集積回路アレイが医療アプリケーションに対して使用され得るように生体適合性がある。
方法に係るさらに望ましい実施例において、インターコネクトは、フレキシブル接続レイヤを結合する以前に、除去可能な保護モールドを用いてエンベッド又はオーバーモールドされている。これにより、集積回路アレイの信頼性のある製造方法が提供できるように、電気的インターコネクトが、柔軟及び/又は伸縮可能な接続レイヤに対して統合され又は取り付けられるのを避けることが可能である。
望ましい実施例において、保護モールドは、電気的インターコネクトを露出するために除去される。これにより、信頼性のある柔軟な集積回路アレイが提供され得るように、曲げ伸ばしされ得る独立して立っている(free standing)電気的インターコネクトを提供することが可能である。
望ましい実施例において、本方法は、さらに、測定値を検出するために、集積回路エレメントそれぞれに対してセンサエレメントを接続するステップを含む。これにより、小さいサイズの2次元センサアレイを提供することが可能である。集積回路エレメントは、センサエレメントを駆動するため、および、検出された測定データを評価するために使用され得るからである。
望ましい実施例において、センサエレメントは、超音波を放射及び/又は受信するための超音波トランスデューサエレメントである。これにより、柔軟または伸縮可能な超音波トランスデューサアレイを提供することが可能である。
集積回路が、露出されたインターコネクトの位置に対応する位置においてサブストレート部分を切断することによって、相互に機械的に分離されるとすれば、さらに望ましい。これにより、集積回路エレメントを相互に切断し、そして、集積回路の柔軟な2次元アレイを提供することが簡単にできる。
上述のように、電気的インターコネクトを用いた集積回路エレメントの電気的な接続のおかげで、集積回路の柔軟なアレイを製造するための全体の技術的労力が低減され得るように、フレキシブル接続レイヤの取付けに先立って少ない技術的労力で電気的インターコネクトを製造することができる。電気的インターコネクトは、集積回路エレメントの集積回路プロセスの最中に、集積回路エレメントの統合されたインターコネクトと一体に形成されるものである。
本発明に係るこれら及び他の態様は、以降に説明される実施例から自明であり、実施例に関して明確にされる。
図1は、柔軟な集積回路アレイの模式的な断面図である。 図2は、図1に示された柔軟な集積回路アレイの部分的な立面図である。 図3aは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3bは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3cは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3dは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3eは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3fは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3gは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3hは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図3iは、図1の柔軟な集積回路アレイを製作するための製造段階のシーケンスを示している。 図4aは、露出された電気的インターコネクトの異なる実施例を模式的な斜視図において示している。 図4bは、露出された電気的インターコネクトの異なる実施例を模式的な斜視図において示している。 図4cは、露出された電気的インターコネクトの異なる実施例を模式的な斜視図において示している。
図1は、柔軟な集積回路アレイの模式的な断面図であり、10として広く示されている。集積回路アレイ10は、それぞれがサブストレート14において形成された、複数の集積回路エレメント12を含んでいる。集積回路エレメント12は、センサデバイス16に対してそれぞれ接続されている。センサデバイスは、所定の実施例において、静電容量型マイクロマシン超音波トランスデューサ(CMUT)エレメントといった超音波トランスデューサエレメント16として形成されている。集積回路エレメント12は、COMS製造の最中に形成される複数のレイヤにおける集積回路を含んでいる。集積回路は、シリコン製サブストレート14の中で集積回路プロセスによって形成される。集積回路エレメントのサブストレート14は、相互に分離されている。ここで、集積回路エレメント12または集積回路エレメント12の集積回路は、複数の電気的インターコネクト18を用いて相互に電気的に接続されている。電気的インターコネクト18は、金属ライン(metal line)であり、集積回路製造プロセスの最中に集積回路エレメント12の統合された電気的インターコネクト19と一緒に形成される。従って、統合された電気的インターコネクト19と一体でモノリシックに形成される。電気的インターコネクト18は、絶縁層(isolation layer)20を用いてカバーされる。パリレン(parylene)層として形成されるものである。パリレンは、コーティング(coating)であり、低圧における化学気相蒸着(CVD)によって、室温において適用される。パリレンは、コンフォーマル(conformal)なデポジションを提供し、ピンホールの無い(pin hole−free)層であり、50−100nmの厚さを有して形成され得る。パリレンは、さらに、生体適合性(biocompatible)があり、この材料は、医療アプリケーション、そして、特には、長期間インプラントに対して使用され得るものである。
電気的インターコネクト18は、集積回路エレメント12の統合された金属ラインの製造プロセスの最中に電気的金属インターコネクトとして形成され、かつ、以下に説明されるように、電気的インターコネクト18が集積回路エレメント12の間で独立して立っている(free standing)電気的接続であるように、エッチ(etch)プロセスを用いて露出される。電気的インターコネクト18が容易に折り曲げ可能または伸縮可能であるように、電気的インターコネクト18は、上面図において蛇行形状、または、馬蹄形状である。電気的インターコネクト18は、望ましくは、複数のレイヤにおいて形成されたサブミクロン単位のインターコネクトである。大量のデータを提出するためのデータ接続を提供できるようにであり、例えば、バスライン(bus line)といった画像データである。電気的インターコネクト18は、また、集積回路エレメント12に対して電力を提供するためにも役に立つ。
集積回路エレメント12は、フレキシブル接続レイヤ22に接続されており、望ましくは、集積回路エレメント12を相互にフレキシブルに接続するためのジメチルポリシロキサン(PDMS)によって形成されている。
サブストレート14は機械的に相互に分離しているので、もしくは、別の言葉で言えば、集積回路エレメント12は硬直した接続がなく、かつ、フレキシブル接続レイヤ22が集積回路エレメント12に接続されているので、集積回路アレイ10は、集積回路12に係る2次元の柔軟なアレイ(flexible array)として提供され得る。電気的インターコネクト18が曲げ可能かつ伸縮可能なので、柔軟な集積回路アレイ10は、ほとんどあらゆる形状に形成または変形され得る。例えば、例として血管内センサまたは内視鏡の円筒形または球形の表面をカバーするようにである。センサエレメント16が直接的に集積回路エレメント12に接触しているので、センサエレメント16は集積回路エレメント12を用いて駆動され、かつ、センサエレメント16によって提供される測定値は直接的に評価されて、電気的インターコネクト18を介して送信され得る。小さな寸法の2次元センサアレイが提供され得るようにである。
望ましい実施例において、センサエレメント16は、超音波を放射し、受信するための静電容量型マイクロマシントランスデューサエレメントとして形成される。例えば、血管内センサアプリケーションのために、小さな寸法の柔軟な超音波画像センサが提供され得るようにである。代替的な実施例において、センサエレメント16は光センサであり、例えば、画像化アレイを提供するためのフォトダイオードである。
図2には、図1に示された柔軟な集積回路アレイ10の部分的な立面図が模式的に示されている。同じエレメントは、同一の参照番号によって示されており、ここにおいては、単に相違点が詳細に説明される。
集積回路12は、電気的インターコネクト18を介して相互に接続されている。電気的インターコネクト18は、曲げ伸ばしできるように蛇行形状を有しており、集積回路アレイ10は、ほとんどあらゆる平坦でない表面をカバーすることができ、そして、集積回路アレイ10の柔軟な使用が可能である。
集積回路アレイ10は、図2に示されるように、2次元アレイとして形成される。ここで、内側の集積回路エレメント12それぞれは、周囲の4つの集積回路エレメント12に対して接続されている。集積回路アレイ10の端にある集積回路エレメント12は単に3つの集積回路エレメント12に接続されるだけであり、そして、集積回路アレイ10の角にある集積回路エレメント12は単に周囲の2つの集積回路エレメント12に接続されるだけであることが理解されよう。集積回路アレイ10は、より少ない又はより多い量の接続された隣接する集積回路エレメント12から構成されてよい。例えば、六角形アレイである。一般的に、エレメントの形状、サイズ、及び/又は、配置は、図に示された実施例に限定されるものではない。
図3aから図3iは、集積回路アレイ10を製作するための製造段階のシーケンスを示している。同じエレメントは、同一の参照番号によって示されており、ここにおいては、単に相違点が詳細に説明される。
図3aでは、本方法の開始点が示されており、ここでは、完全に製作されたICウェファが提供されている。集積回路エレメント12は、未だ一体として形成されているサブストレート14において統合されている。集積回路エレメント12は、異なる回路層(circuit layer)を有し、ここで、集積回路エレメント12は、電気的インターコネクト18を用いて電気的に接続されている。プロセスのこの段階では、シリコン製ウェファにおいて未だに統合されているものである。この開始点でのシリコン製ウェファは、集積回路エレメント12それぞれに接続されたセンサエレメント16と共に提供されてよい。ここで、センサエレメント16は、図3に示されていない。
図3bに示される後続の段階においては、フォトレジストまたはハードマスク(hard mask)層といったレジスト層(resist layer)24が、シリコン製ウェファの表面26に対して適用される。レジスト層は、集積回路エレメント12がレジスト層24によってカバーされ、かつ、電気的インターコネクト18の上の集積回路エレメント12間における表面26の部分が露出するように、パターン化されている。
図3cに示される後続の段階においては、電気的インターコネクト18が露出されるように、電気的インターコネクト18の周囲の金属間絶縁体(intermetal dielectric)を形成する酸化物がエッチングされる。エッチプロセスは、望ましくは、電気的インターコネクト18が完全に露出され、かつ、全ての金属間絶縁体が除去されるように、等方性エッチ(isotropic etch)プロセスである。代替的な実施例においては、電気的インターコネクト18が部分的に露出されるように、酸化物が部分的に除去されて、電気的インターコネクト18は、残りの酸化層によって相互に部分的に接続されている。これは、ドライエッチ(dry etch)プロセスを用いて実行され得る。ドライエッチプロセスは、反応性イオンエッチ(RIE)であってよく、電気的インターコネクト18のアルミニウムに関して選択的に酸化物をエッチする。適切なウェットエッチ(wet etch)の実施例は、一の(one part)酸性酸(acidic acid)と二の(two parts)フッ化アンモニウムからなるエッチング液である。適切なRIEエッチの一つの実施例は、CF4ベースの化学(CF4−based chemistry)である。
エッチプロセスの後で、レジスト層24は、図3dに示されるように除去される。電気的インターコネクト18は寸法が小さく、かつ、重量が軽いので、電気的インターコネクト18は、数十ミクロンの距離にわたり曲がることなく吊り下げられて残っている。
図3eでは、シリコン製ウェファ全体の上に絶縁層20がデポジットされる。ここで、絶縁層は、パリレン層で形成されている。低圧および室温における化学気相蒸着(CVD)によって適用されるコーティングである。パリレン層は、電気的インターコネクト18が、パリレン層を用いて完全にカバー及び/又は分離されるように、あらゆる全ての露出された構造体の上および周囲で成長するコンフォーマル(conformal)なデポジションを示している。さらに、パリレンは、50−100nmまでの層についてピンホールが無い。最終的に、パリレン層は、そのようにコーティングされたエレメントが医療アプリケーション、および、長期間インプラントに対しても使用され得るように、生体適合性がある。
図3fに示される後続の段階においては、以降のプロセス段階に対して分離された電気的インターコネクト18を保護するように、一時的なレジスト構造体28が、集積回路エレメント12間に形成される。レジストは、フォトレジストであってよく、スピンコーティングまたはスプレーコティングによって適用され得る。ここで、レジスト28は、集積回路エレメント12の表面を露出するように、例えば、フォトリソグラフィおよび現像プロセス(dveloping process)を用いてパターン化されている。
図3gに示される後続の段階においては、集積回路エレメントの表面をカバーしている絶縁層20が除去される。パリレン層に対するPDMSの付着力は、酸化シリコンに対するPDMSの付着力と比較できるほど低いからである。
図3hに示される後続の段階においては、集積回路エレメント12間を柔軟に接続するためのフレキシブル接続レイヤ22を形成するように、ジメチルポリシロキサン(PDMS)層がシリコン製ウェファの表面に対して適用される。PDMS層は、望ましくは、要求される層の厚さに応じて、スピンコーティングまたはスプレーコティングもしくはモールディングによって適用される、
図3iに示される後続の段階においては、集積回路エレメント12間のサブストレート14、または、電気的インターコネクト18とレジスト28の下で集積回路エレメント12を相互に堅く接続しているサブストレート14の部分が、エッチングプロセスを用いて除去される。望ましくは、深堀り反応性イオンエッチ(DRIE)を用いるものであり、電気的インターコネクト18の周囲のレジスト層28の上で停止する。
最終段階において、レジスト層28が溶媒(solvent)によって除去される。例えば、アセトンまたは現像液(developer)によるものであり、図1に示されるように、分離された電気的インターコネクト18は独立して立っており、そして、集積回路12は、フレキシブル接続レイヤ22を用いて相互に単に柔軟に接続されているだけである。
最終的に、集積回路エレメント12は電気的インターコネクトを介して接続されており、電気的インターコネクトは統合された金属ラインとして集積回路プロセスの最中に形成され、かつ、従って、集積回路エレメント12の統合された電気的インターコネクト19と共に一体でモノリシックに形成され、そして、以降の段階の最中には露出されている。そのため、集積回路エレメント12間の電気的接続が、少ない技術的労力で達成され得る。
図4a−図4cは、露出された電気的インターコネクトの異なる実施例を模式的な斜視図において示している。同じエレメントは、同一の参照番号によって示されており、ここにおいては、単に相違点が詳細に説明される。
図4aにおいて、電気的インターコネクト18は、相互に上に配置されており、かつ、完全に露出されている、つまり、例えば、ウェットエッチプロセスまたは等方性ドライエッチプロセスによって、例として、酸化物が完全に除去されている。電気的インターコネクト18は、インターコネクトのスタック、または、マルチレベルのインターコネクトを形成している。
図4bにおいては、電気的インターコネクト18の上および横の酸化物が除去されており、ここで、電気的インターコネクト18と電気的インターコネクト18の下との間の金属間(intermetal)酸化層29は保存されている。これらの金属間酸化層29は、電気的インターコネクト間の短絡を防ぐことができ、かつ、電気的インターコネクト18の増加した機械的安定性を提供することができる。これらの金属間酸化層29は、反応性イオンエッチング(RIE)のようなドライエッチプロセスを用いて製造され得る。
図4cにおいては、酸化物のピラー(pillar)によって相互に接続されるように、電気的インターコネクト18間の金属間酸化層29が、部分的又は区分ごと(sectionwise)に除去されている。これらのピラーは、電気的インターコネクト18間の短絡を防ぐことができ、かつ、電気的インターコネクト18がいまだに柔軟である一方で、電気的インターコネクト18の増加した機械的安定性を提供することができる。
図4a−図4cには、集積回路アレイ10の模式的な図面が示されている。明確化のために、図4a−図4cには、フレキシブル接続レイヤ22が示されていない。金属間酸化層29は、または、曲線状の電気的インターコネクト18に対して、そして、より大きな次元の(dimensional)回路アレイに対しても適用できることが理解されるべきである。
本発明が、図面および前出の記載において、詳細に説明され記述されてきたが、そうした説明および記載は、説明的または例示的なものであり、制限的なものではないと考えられるべきである。つまり、本発明は、開示された実施例に限定されるものではない。図面、明細書、および添付の特許請求の範囲を研究すれば、請求される本発明の実施において、当業者によって、開示された実施例に対する他の変形が理解され、もたらされ得る。
請求項において、用語「含む(“comprising“)」は、他のエレメントまたは段階の存在を排除するものではなく、不定冠詞「一つの(”a“または”an“)」は、複数を排除するものではない。単一のエレメントまたは他のユニットは、請求項で述べられる数個のアイテムに係る機能を満たし得る。特定の手段が、お互いに異なる従属請求項の中で引用されているという事実だけでは、これらの手段の組み合せが有利に使用され得ないことを示すものではない。
請求項におけるいかなる参照番号も、発明の範囲を限定するものと解釈されるべきではない。

Claims (15)

  1. 超音波画像化システムといった2次元センサアレイのための集積回路アレイであって、
    複数の集積回路エレメントおよび複数の統合された金属ラインのそれぞれがサブストレート部分において形成されており、前記サブストレート部分は相互に分離されている、複数の集積回路エレメントおよび複数の統合された金属ラインと、
    前記集積回路エレメントを相互に柔軟に接続するために前記集積回路エレメントに対して結合されている柔軟及び/又は伸縮可能な接続レイヤと、
    前記集積回路エレメントを相互に電気的に接続するための複数の電気的インターコネクトであり、それぞれの集積回路エレメントは分離されたサブストレート部分において形成されており、前記電気的インターコネクトは前記集積回路エレメントの統合されたインターコネクトと共に一体でモノリシックに形成され、前記金属ラインを構成する、複数の電気的インターコネクトと、
    を含む、集積回路アレイ。
  2. 前記電気的インターコネクトは、前記接続レイヤから絶縁されている、
    請求項1に記載の集積回路アレイ。
  3. 前記電気的インターコネクトは、絶縁層を用いて相互に電気的に絶縁されている、
    請求項2に記載の集積回路アレイ。
  4. 前記絶縁層は、パリレン層、または、原子層堆積技術(ALD)によってデポジットされたレイヤ、を含む、
    請求項3に記載の集積回路アレイ。
  5. 前記集積回路エレメントは、測定値を検出するために、センサエレメントに対してそれぞれ接続されている、
    請求項1に記載の集積回路アレイ。
  6. 前記センサエレメントは、超音波を放射および受信するための超音波トランスデューサエレメントである、
    請求項5に記載の集積回路アレイ。
  7. 前記電気的インターコネクトは、サブミクロン単位の金属ラインとして形成されている、
    請求項1に記載の集積回路アレイ。
  8. 前記電気的インターコネクトは、前記集積回路エレメントを相互に柔軟に接続するために、立面図において少なくとも区分ごとに曲線形状である、
    請求項1に記載の集積回路アレイ。
  9. 超音波画像化システムといった2次元センサアレイのための集積回路エレメントのアレイを製造する方法であって、
    統合された金属ラインとして形成された電気的インターコネクトを用いて相互に電気的に接続された複数の集積回路エレメントを含んでいるサブストレートを提供するステップと、
    前記電気的インターコネクトを露出させるステップと、
    前記集積回路エレメント間において柔軟な接続を提供するために前記集積回路エレメントに対して柔軟及び/又は伸縮可能な接続レイヤを結合するステップと、
    前記柔軟及び/又は伸縮可能な接続レイヤを用いて前記集積回路エレメントが柔軟に接続されるように、前記集積回路エレメントを含んでいるサブストレート部分を相互に機械的に分離するステップと、
    を含む、方法。
  10. 前記インターコネクトは、フレキシブル接続レイヤを結合する以前に、除去可能な保護モールドを用いてエンベッドされている、
    請求項9に記載の方法。
  11. 前記保護モールドは、前記電気的インターコネクトを露出するために除去される、
    請求項10に記載の方法。
  12. 前記方法は、さらに、
    測定値を検出するために、前記集積回路エレメントそれぞれに対してセンサエレメントを接続するステップ、
    を含む、請求項9に記載の方法。
  13. 前記センサエレメントは、超音波を放射及び/又は受信するための超音波トランスデューサエレメントである、
    請求項12に記載の方法。
  14. 前記集積回路は、前記露出されたインターコネクトの位置に対応する位置において前記サブストレート部分を切断することによって、相互に機械的に分離される、
    請求項9に記載の方法。
  15. 血管内超音波システムのための超音波トランスデューサであって、
    超音波を放射及び/又は受信するために、複数の超音波トランスデューサエレメントを含んでいるトランスデューサアレイと、
    前記トランスデューサエレメントを駆動するために、請求項1乃至8いずれか一項に記載の前記集積回路アレイと、
    を含む、超音波トランスデューサ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014151362A2 (en) * 2013-03-15 2014-09-25 Butterfly Network, Inc. Monolithic ultrasonic imaging devices, systems and methods
CN106456115B (zh) * 2014-04-18 2020-03-20 蝴蝶网络有限公司 超声成像压缩方法及设备
CN105181811B (zh) * 2015-10-21 2017-09-05 江苏融庆科技有限公司 一种自适应超声换能器模组
US10109784B2 (en) * 2016-03-01 2018-10-23 Qualcomm Incorporated Sensor device
JP6700916B2 (ja) * 2016-03-31 2020-05-27 キヤノン株式会社 音響波プローブ、及び情報取得装置
US10888897B2 (en) 2016-10-27 2021-01-12 Cts Corporation Transducer, transducer array, and method of making the same
CN111968958B (zh) * 2016-12-30 2022-08-19 华为技术有限公司 一种封装芯片及基于封装芯片的信号传输方法
GB2583366B (en) * 2019-04-25 2023-05-24 Vojo Ip Ltd System and method of verifying display of visual information

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6071819A (en) * 1997-01-24 2000-06-06 California Institute Of Technology Flexible skin incorporating mems technology
US7348645B2 (en) * 2005-05-13 2008-03-25 Wayne State University Intelligent textile technology based on flexible semiconductor skins
EP1907133A4 (en) * 2005-06-17 2012-05-09 Kolo Technologies Inc MICROELECTROMECHANICAL TRANSDUCER HAVING AN ISOLATION EXTENSION
US7880565B2 (en) 2005-08-03 2011-02-01 Kolo Technologies, Inc. Micro-electro-mechanical transducer having a surface plate
US20080046080A1 (en) * 2006-07-07 2008-02-21 Interuniversitair Microelektronica Centrum (Imec) Method for forming packaged microelectronic devices and devices thus obtained
US7892176B2 (en) * 2007-05-02 2011-02-22 General Electric Company Monitoring or imaging system with interconnect structure for large area sensor array
US9408588B2 (en) * 2007-12-03 2016-08-09 Kolo Technologies, Inc. CMUT packaging for ultrasound system
JP5611830B2 (ja) * 2007-12-03 2014-10-22 コロ テクノロジーズ インコーポレイテッド 静電型変換器アレイのパッケージングおよび接続
US8345508B2 (en) * 2009-09-20 2013-01-01 General Electric Company Large area modular sensor array assembly and method for making the same
JP5529577B2 (ja) * 2010-02-14 2014-06-25 キヤノン株式会社 電気機械変換装置及びその作製方法
EP2455133A1 (en) 2010-11-18 2012-05-23 Koninklijke Philips Electronics N.V. Catheter comprising capacitive micromachined ultrasonic transducers with an adjustable focus

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